JP6863368B2 - 信号処理装置および方法、撮像素子、並びに電子機器 - Google Patents

Description

本開示は、信号処理装置および方法、撮像素子、並びに電子機器に関し、特に、面積の増大を抑制することができるようにした信号処理装置および方法、撮像素子、並びに電子機器に関する。

シングルスロープ積分型A/D変換用の参照信号の傾きを高精度に制御できるD/A変換装置として、ゲイン制御D/A変換回路で電流制御した電流源セルを順次選択し、基準抵抗へ流れる電流を変化させるD/A変換回路が提案されている（例えば、特許文献１参照）。このD/A変換回路では、非選択の電流源セルの電流は基準電圧に流すことで、総電流を一定とする仕組みが採用されている。

特許第４６８２７５０号公報

しかしながら、この方法の場合、例えば適応ゲインマルチスロープA/D変換器やマルチスロープA/D変換器等のように同時に複数系統の参照信号が必要になると、参照信号を生成するために系統毎にD/A変換器が必要であった。したがって、参照信号の系統数が増大するに従って、回路面積が増大するおそれがあった。

本開示は、このような状況に鑑みてなされたものであり、面積の増大を抑制することができるようにするものである。

本技術の一側面の信号処理装置は、デジタル信号をアナログ信号に変換するD/A変換部であって、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて第１の出力電流と第１の非出力電流に分割し、前記第１の非出力電流を前記デジタル信号の値に応じて第２の出力電流と第２の非出力電流に分割し、前記第１の出力電流および前記第２の出力電流をそれぞれアナログ信号として出力する第１のD/A変換部を備える信号処理装置である。

前記デジタル信号の値は、時間方向に、前記第１の出力電流を増大させ、かつ、前記第２の出力電流を低減させるように変化するようにすることができる。

前記デジタル信号の値は、時間方向に、前記第１の出力電流および前記第２の出力電流を増大させるように変化するようにすることができる。

前記ゲイン制御信号を受けて前記電流を生成する電流源をさらに備えることができる。

前記第１のD/A変換部は、前記デジタル信号を制御信号として駆動し、前記アナログ信号が出力される複数の出力端子のそれぞれに接続される各信号線、並びに、電圧源に接続される信号線と、前記電流源との接続を制御するスイッチを有することができる。

前記第１のD/A変換部は、並列に構成される複数の前記スイッチを有し、各信号線と前記電流源とを接続する前記スイッチの数の比に応じて、前記電流を、前記複数の出力電流および前記非出力電流に分割することができる。

複数の前記出力電流のそれぞれに対して、前記出力電流を電圧に変換する抵抗をさらに備えることができる。

各出力電流に対応する前記抵抗の抵抗値は、互いに異なるようにすることができる。

デジタル信号をアナログ信号に変換する変換部であって、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力された前記デジタル信号の値に応じて単数の出力電流および非出力電流に分割し、前記出力電流を用いて、前記第１のD/A変換部より出力されるアナログ信号の信号レベルを制御する第２のD/A変換部をさらに備えることができる。

前記ゲイン制御信号を生成して前記第１のD/A変換部に供給し、ゲインを制御するゲイン制御部をさらに備えることができる。

前記デジタル信号を生成し、前記第１のD/A変換部に供給するデジタル信号生成部をさらに備えることができる。

前記第１のD/A変換部より出力される前記複数のアナログ信号を参照信号として利用して、アナログ信号をデジタル信号に変換するA/D変換部をさらに備えることができる。

前記A/D変換部は、前記複数のアナログ信号を参照信号として利用することにより、ゲインを適応的に切り替えることができるように構成されるようにすることができる。

前記複数のアナログ信号は、互いに異なる前記A/D変換部により利用されるようにすることができる。

前記A/D変換部は、複数の単位画素が行列状に配置される画素アレイのカラム毎に備えられ、自身に対応するカラムの各画素から読み出された画素信号を、アナログ信号からデジタル信号に変換することができる。

前記A/D変換部は、複数の単位画素が行列状に配置される画素アレイのエリア毎に備えられ、自身に対応するエリアの各画素から読み出された画素信号を、アナログ信号からデジタル信号に変換することができる。

本技術の一側面の信号処理方法は、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて第１の出力電流と第１の非出力電流に分割し、前記第１の非出力電流を前記デジタル信号の値に応じて第２の出力電流と第２の非出力電流に分割し、前記第１の出力電流および前記第２の出力電流をそれぞれアナログ信号として出力する信号処理方法である。

本技術の他の側面の撮像素子は、複数の単位画素が行列状に配置される画素アレイと、デジタル信号をアナログ信号に変換するD/A変換部であって、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて第１の出力電流と第１の非出力電流に分割し、前記第１の非出力電流を前記デジタル信号の値に応じて第２の出力電流と第２の非出力電流に分割し、前記第１の出力電流および前記第２の出力電流をそれぞれアナログ信号として出力するD/A変換部と、前記D/A変換部より出力される前記複数のアナログ信号を参照信号として利用して、アナログ信号である前記画素アレイから読み出された画素信号をデジタル信号に変換するA/D変換部とを備える撮像素子である。

本技術のさらに他の側面の電子機器は、被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、複数の単位画素が行列状に配置される画素アレイと、デジタル信号をアナログ信号に変換するD/A変換部であって、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて第１の出力電流と第１の非出力電流に分割し、前記第１の非出力電流を前記デジタル信号の値に応じて第２の出力電流と第２の非出力電流に分割し、前記第１の出力電流および前記第２の出力電流をそれぞれアナログ信号として出力するD/A変換部と、前記D/A変換部より出力される前記複数のアナログ信号を参照信号として利用して、アナログ信号である前記画素アレイから読み出された画素信号をデジタル信号に変換するA/D変換部とを備える電子機器である。

本技術の一側面の信号処理装置および方法においては、ゲインを制御するゲイン制御信号を受けて生成される所定の電流が、入力されたデジタル信号の値に応じて複数の出力電流および非出力電流に分割され、その複数の出力電流が複数のアナログ信号として出力される。

本技術の他の側面の撮像素子においては、ゲインを制御するゲイン制御信号を受けて生成される所定の電流が、デジタル信号の値に応じて複数の出力電流および非出力電流に分割され、その複数の出力電流がそれぞれアナログ信号とされ、その複数のアナログ信号が参照信号として利用されて、複数の単位画素が行列状に配置される画素アレイから読み出されたアナログ信号の画素信号がデジタル信号に変換される。

本技術のさらに他の側面の電子機器においては、ゲインを制御するゲイン制御信号を受けて生成される所定の電流が、デジタル信号の値に応じて複数の出力電流および非出力電流に分割され、その複数の出力電流がそれぞれアナログ信号とされ、その複数のアナログ信号が参照信号として利用されて、複数の単位画素が行列状に配置される画素アレイから読み出されたアナログ信号の画素信号がデジタル信号に変換され、そのデジタル信号からなる画像データが画像処理される。

本開示によれば、信号を処理することができる。特に、面積の増大を抑制することができる。

撮像素子の主な構成例を示す図である。 単位画素の主な構成例を示す図である。 列並列処理部の主な構成例を示す図である。 参照信号生成部の主な構成例を示す図である。 ゲイン制御D/A変換部の主な構成例を示す図である。 カレントミラーの主な構成例を示す図である。 スロープD/A変換部Tの主な構成例を示す図である。 電流分割の様子の例を説明する図である。 電流分割の様子の例を説明する図である。 スロープD/A変換部Bの主な構成例を示す図である。 デジタル信号波形の例を示す図である。 シフトレジスタの主な構成例を示す図である。 フリップフロップの主な構成例を示す図である。 デジタル信号波形の例を示す図である。 出力電流波形の例を示す図である。 参照信号波形の例を示す図である。 電流分割の遷移の様子の例を示す図である。 暗い場合のA/D変換に関する信号の波形の例を示す図である。 明るい場合のA/D変換に関する信号の波形の例を示す図である。 列並列処理部の他の構成例を示す図である。 A/D変換に関する信号の波形の例を示す図である。 参照信号生成部の他の構成例を示す図である。 スロープD/A変換部Tの他の構成例を示す図である。 電流分割の遷移の様子の他の例を示す図である。 撮像装置の主な構成例を示す図である。

以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（撮像素子）
２．第２の実施の形態（列並列処理部）
３．第３の実施の形態（参照信号生成部）
４．その他

＜１．第１の実施の形態＞
＜複数の参照信号の生成＞
従来、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサにおけるA/D（Analog / Digital）変換には、スロープ信号を参照電圧として画像信号と比較器で比較し、比較器の出力が反転するまでの時間をカウントする、スロープ方式A/D変換器が広く利用されている。さらに、画素列ごと複数個のA/D変換器を配列して同時にA/D変換をするカラムA/D変換器は、A/D変換器１個あたりの動作周波数を落として低ノイズ・高速を両立できることや、参照電圧を各A/D変換器で共有するため面積・消費電力効率が良く、他のA/D変換方式と比較してCMOSイメージセンサとの相性が良い。

シングルスロープ積分型A/D変換用の参照信号の傾きを高精度に制御できるD/A（Digital / Analog）変換装置として、ゲイン制御D/A変換回路で電流制御した電流源セルを順次選択し、基準抵抗へ流れる電流を変化させるD/A変換回路が提案されている（特許文献１参照）。この先願では、非選択の電流源セルの電流は基準電圧に流すことで、総電流を一定とする仕組みを採用している。総電流を一定にすることで、電圧レベルに寄らず電源電圧降下が一定となるため参照信号の線形性が解善し、更に静定時間を短縮するなどの効果がある。

しかしながら、適応ゲインマルチスロープA/D変換器や、マルチスロープA/D変換器などの、同時に複数の参照信号を生成する必要がある場合、複数のD/A変換器必要であった。そのため、参照信号の系統数が増大するに従って、回路面積が増大するおそれがあった。回路面積が増大すると、その分、例えば、半導体基板を大きくしたり、画素アレイ（撮像領域）を小さくしたりする必要があった。そのため、コストが増大したり、画質が低減したりするおそれがあった。また、参照信号の系統数が増大するに従って、消費電力が増大するおそれがあった。そのため、コストが増大したり、バッテリ駆動の際の動作可能期間が短くなったり、耐用期間が短くなったりするおそれがあった。

例えば、撮像素子の総電力3.0Wのうち、D/A変換回路が0.85Wを占める場合もあり、2倍の系統数を必要とする構成では面積・電力が大幅に増大することとなるおそれがあった。

＜複数の参照信号の生成＞
そこで、デジタル信号をアナログ信号に変換するD/A変換部において、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて複数の出力電流および非出力電流に分割し、その複数の出力電流を複数のアナログ信号として出力するようにする。

このようにすることにより、１つのD/A変換部によって複数のアナログ信号を出力することができ、面積や消費電力の増大を抑制することができる。

＜撮像素子＞
本技術を適用した撮像素子の一実施の形態であるイメージセンサの主な構成例を、図１に示す。図１に示されるイメージセンサ１００は、被写体からの光を光電変換して画像データとして出力するデバイスである。例えば、イメージセンサ１００は、CMOS（Complementary Metal Oxide Semiconductor）を用いたCMOSイメージセンサ、CCD（Charge Coupled Device）を用いたCCDイメージセンサ等として構成される。

図１に示されるように、イメージセンサ１００は、画素アレイ１０１、列並列処理部１０２、バス１０３、出力端子１０４、システム制御部１１１、行走査部１１２、および列走査部１１３を有する。

画素アレイ１０１は、フォトダイオード等の光電変換素子を有する画素構成（単位画素）が平面状または曲面状に配置される画素領域である。図１の例の場合、Ｎ×Ｍ個の単位画素１２１（単位画素１２１−１１乃至単位画素１２１−ＮＭ）が、Ｎ行Ｍ列の行列状（アレイ状）に並べられて配置されている。以下において、単位画素１２１−１１乃至単位画素１２１−ＮＭを互いに区別して説明する必要が無い場合、単位画素１２１と称する。単位画素１２１の並べ方は任意であり、例えば、所謂ハニカム構造等のように、行列状以外の並べ方であってもよい。

画素アレイ１０１の各単位画素１２１は、単位画素列（カラム）毎に垂直信号線１２２−１乃至垂直信号線１２２−Ｍに接続されている。以下において、垂直信号線１２２−１乃至垂直信号線１２２−Ｍを互いに区別して説明する必要が無い場合、垂直信号線１２２と称する。各単位画素１２１から読み出されたアナログ信号は、その単位画素列（カラム）に対応する垂直信号線１２２（垂直信号線１２２−１乃至垂直信号線１２２−Ｍのいずれか）を介して列並列処理部１０２に伝送される。

列並列処理部１０２は、画素アレイ１０１の各単位画素１２１から垂直信号線１２２を介してカラム毎に伝送される信号をそのカラム毎に互いに独立に処理する。例えば、列並列処理部１０２は、画素アレイ１０１から読み出された各カラムのアナログ信号（例えば画素信号）をそれぞれA/D変換する。

また、列並列処理部１０２は、信号線１２３−１乃至信号線１２３−Ｍによりカラム毎にバス１０３に接続されている。以下において、信号線１２３−１乃至信号線１２３−Ｍを互いに区別して説明する必要が無い場合、信号線１２３と称する。列並列処理部１０２は、得られた各カラムの信号処理結果（例えば各A/D変換により得られた各デジタルデータ）を、そのカラムに対応する信号線１２３（信号線１２３−１乃至信号線１２３−Ｍのいずれか）を介してバス１０３に供給する。

列並列処理部１０２から信号線１２３を介してバス１０３に供給された各デジタルデータは、そのバス１０３を介して順次出力端子１０４に転送され、その出力端子１０４を介してイメージセンサ１００の外部に出力される。

システム制御部１１１は、制御線１３１を介して制御信号を供給することにより列並列処理部１０２を制御する。また、システム制御部１１１は、制御線１３２を介して制御信号を供給することにより行走査部１１２を制御する。また、システム制御部１１１は、制御線１３３を介して制御信号を供給することにより列走査部１１３を制御する。このように、イメージセンサ１００の各部を制御することにより、システム制御部１１１は、イメージセンサ１００全体の動作（各部の動作）を制御する。なお、図１においては、上述した制御線１３１乃至制御線１３３がそれぞれ１本の点線（点線矢印）により示されているが、これらの制御線はいずれも、複数の制御線により構成されるようにしてもよい。

行走査部１１２は、システム制御部１１１に制御されて、制御線１２４−１乃至制御線１２４−Ｎを介して制御信号を供給することにより、画素アレイ１０１の各単位画素１２１を単位画素行毎に制御する。なお、以下において、制御線１２４−１乃至制御線１２４−Ｎを互いに区別して説明する必要が無い場合、制御線１２４と称する。

つまり、単位画素１２１は、自身が属するカラムに割り当てられた垂直信号線１２２と、自身が属する単位画素行に割り当てられた制御線１２４とに接続されており、その制御線１２４を介して供給される制御信号に基づいて駆動し、自身において得られる電気信号を、その垂直信号線１２２を介して列並列処理部１０２に供給する。

列走査部１１３は、システム制御部１１１に制御されて、制御線１２５−１乃至制御線１２５−Ｍを介して制御信号を供給することにより、列並列処理部１０２の動作をカラム毎に制御する。なお、以下において、制御線１２５−１乃至制御線１２５−Ｍを互いに区別して説明する必要が無い場合、制御線１２５と称する。

なお、図１においては、各単位画素行の制御線１２４は１本の線として示されているが、この各単位画素行の制御線１２４が複数の制御線により構成されるようにしてもよい。また、各カラムの制御線１２５は１本の線として示されているが、この各カラムの制御線１２５が複数の制御線により構成されるようにしてもよい。

＜単位画素構成＞
図２は、単位画素１２１の回路構成の主な構成の例を示す図である。図２に示されるように、単位画素１２１は、フォトダイオード（PD）１５１、転送トランジスタ１５２、リセットトランジスタ１５３、増幅トランジスタ１５４、選択トランジスタ１５５、およびフローティングディフュージョン（FD）１５６を有する。

フォトダイオード１５１は、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。その蓄積された光電荷は、所定のタイミングにおいて読み出される。フォトダイオード１５１のアノード電極は画素領域のグランド（画素グランド）に接続され、カソード電極は転送トランジスタ１５２を介してフローティングディフュージョン１５６に接続されている。また、例えば、フォトダイオード１５１のカソード電極が画素領域の電源（画素電源）に接続され、アノード電極が転送トランジスタ１５２を介してフローティングディフュージョン１５６に接続され、光電荷が光正孔として読み出される方式としてもよい。

転送トランジスタ１５２は、フォトダイオード１５１からの光電荷の読み出しを制御する。転送トランジスタ１５２は、ドレイン電極がフローティングディフュージョンに接続され、ソース電極がフォトダイオード１５１のカソード電極に接続される。また、転送トランジスタ１５２のゲート電極には、行走査部１１２から供給される転送制御信号を伝送する転送制御線（TRF）が接続される。この転送制御線（TRF）は、図１の制御線１２４に含まれる制御線である。転送制御線（TRF）の信号（すなわち、転送トランジスタ１５２のゲート電位）がオフ状態のとき、フォトダイオード１５１からの光電荷の転送が行われない（フォトダイオード１５１において光電荷が蓄積される）。これに対して、転送制御線（TRF）の信号がオン状態のとき、フォトダイオード１５１に蓄積された光電荷がフローティングディフュージョン１５６に転送される。

リセットトランジスタ１５３は、フローティングディフュージョン１５６の電位をリセットする。リセットトランジスタ１５３は、ドレイン電極が電源電位に接続され、ソース電極がフローティングディフュージョン１５６に接続される。また、リセットトランジスタ１５３のゲート電極には、行走査部１１２から供給されるリセット制御信号を伝送するリセット制御線（RST）が接続される。このリセット制御線（RST）は、図１の制御線１２４に含まれる制御線である。リセット制御線（RST）の信号（すなわち、リセットトランジスタ１５３のゲート電位）がオフ状態のとき、フローティングディフュージョン１５６は電源電位と切り離されている。これに対して、リセット制御線（RST）の信号がオン状態のとき、フローティングディフュージョン１５６の電荷が電源電位に捨てられ、フローティングディフュージョン１５６がリセットされる。

増幅トランジスタ１５４は、フローティングディフュージョン１５６の電位変化を増幅し、電気信号（アナログ信号）として出力する。増幅トランジスタ１５４は、ゲート電極がフローティングディフュージョン１５６に接続され、ドレイン電極がソースフォロワ電源電圧に接続され、ソース電極が選択トランジスタ１５５のドレイン電極に接続されている。例えば、増幅トランジスタ１５４は、リセットトランジスタ１５３によってリセットされたフローティングディフュージョン１５６の電位をリセット信号（リセットレベル）として選択トランジスタ１５５に出力する。また、増幅トランジスタ１５４は、転送トランジスタ１５２によって光電荷が転送されたフローティングディフュージョン１５６の電位を光蓄積信号（信号レベル）として選択トランジスタ１５５に出力する。

選択トランジスタ１５５は、増幅トランジスタ１５４から供給される電気信号の垂直信号線（VSL）１２２（すなわち、列並列処理部１０２）への出力を制御する。選択トランジスタ１５５は、ドレイン電極が増幅トランジスタ１５４のソース電極に接続され、ソース電極が垂直信号線１２２に接続されている。また、選択トランジスタ１５５のゲート電極には、行走査部１１２から供給されるセレクト制御信号を伝送するセレクト制御線（SEL）が接続される。このセレクト制御線（SEL）は、図１の制御線１２５に含まれる制御線である。

セレクト制御線（SEL）の信号（すなわち、選択トランジスタ１５５のゲート電位）がオフ状態のとき、増幅トランジスタ１５４と垂直信号線１２２は電気的に切り離されている。したがって、この状態のとき、当該単位画素１２１からリセット信号や画素信号等が出力されない。これに対して、セレクト制御線（SEL）がオン状態のとき、当該単位画素１２１が選択状態となる。つまり、増幅トランジスタ１５４と垂直信号線１２２が電気的に接続され、増幅トランジスタ１５４から出力される信号が、当該単位画素１２１の信号として、垂直信号線１２２に供給される。すなわち、当該単位画素１２１からリセット信号や画素信号等が読み出される。

フローティングディフュージョン（FD）１５６は、フォトダイオード１５１から読み出された電荷を保持する電荷蓄積部である。上述したように、例えば、フローティングディフュージョン１５６の電位変化は、増幅トランジスタ１５４により増幅され、アナログ信号として出力される。また、例えば、フローティングディフュージョン１５６の電位は、リセットトランジスタ１５３によりリセットされる。

なお、単位画素１２１の構成は任意であり、図２の例に限定されない。例えば、５トランジスタ型の画素構成、フローティングディフュージョン共有型の画素構成、トランジスタ共有型の画素構成、メモリ搭載のグローバルシャッタ動作可能な画素構成等、様々な画素構成を適用することができる。

＜列並列処理部＞
図３は、列並列処理部１０２の主な構成例を示す図である。図３に示されるように、列並列処理部１０２は、バイアス回路１６１−１乃至バイアス回路１６１−Ｍを有する。以下においてバイアス回路１６１−１乃至バイアス回路１６１−Ｍを互いに区別して説明する必要がない場合、バイアス回路１６１と称する。バイアス回路１６１は、垂直信号線１２２毎（つまりカラム毎）に設けられている。各垂直信号線１２２は、自身に対応するバイアス回路１６１により所定の電圧レベルに制御される。

また、列並列処理部１０２は、カラムA/D変換部１６２−１乃至カラムA/D変換部１６２−Ｍを有する。以下においてカラムA/D変換部１６２−１乃至カラムA/D変換部１６２−Ｍを互いに区別する必要がない場合、カラムA/D変換部１６２と称する。カラムA/D変換部１６２は、垂直信号線１２２毎（つまりカラム毎）に設けられており、自身が対応する垂直信号線１２２を介して供給されるアナログ信号（例えばそのカラムの各単位画素から供給される画素信号）をA/D変換する。カラムA/D変換部１６２は、そのA/D変換により得られたデジタル信号を、自身に対応する信号線１２３を介してバス１０３に供給する。

さらに、列並列処理部１０２は、参照信号生成部１６３、並びに、参照信号線１６４−１および参照信号線１６４−２を有する。参照信号生成部１６３は、各カラムA/D変換部１６２により利用される参照信号を生成する。参照信号生成部１６３は、参照信号１および参照信号２の２系統の参照信号を生成する。参照信号１および参照信号２は、ランプ波形の信号であり、その波形のスロープの傾きが互いに異なる。参照信号１は、参照信号線１６４−１を介して各カラムA/D変換部１６２に供給される。参照信号２は、参照信号線１６４−２を介して各カラムA/D変換部１６２に供給される。以下において、参照信号線１６４−１および参照信号線１６４−２を互いに区別して説明する必要がない場合、参照信号線１６４と称する。

カラムA/D変換部１６２は、このようなランプ波系の参照信号を利用して垂直信号線１２２を介して供給されるアナログ信号をA/D変換する。つまり、カラムA/D変換部１６２は、参照信号とアナログ信号とを比較し、その比較結果が反転するまでの期間の長さをデジタルデータ（すなわち、アナログ信号のA/D変換結果）として出力する。上述したように、参照信号１および参照信号２は、スロープの傾きが互いに異なる。カラムA/D変換部１６２は、２系統の参照信号（参照信号１および参照信号２）の内、A/D変換するアナログ信号に対してスロープの傾きが適切な方を選択して利用する。つまり、カラムA/D変換部１６２は、アナログ信号のA/D変換において、そのアナログ信号の信号レベルに応じて、参照信号のスロープの傾きを適応的に切り替えることができる。これにより、カラムA/D変換部１６２は、A/D変換するアナログ信号の信号レベルに関わらず、高速かつ高ダイナミックレンジの、より正確なA/D変換を実現することができる。

なお、図示は省略するが、参照信号生成部１６３は、制御線１３１を介してシステム制御部１１１から供給される制御信号（すなわち、システム制御部１１１の制御）に基づいて駆動する。また、カラムA/D変換部１６２は、列走査部１１３から制御線１２５を介して供給される制御信号（すなわち列走査部１１３の制御）に基づいて駆動する。

カラムA/D変換部１６２は、比較部１７１、カウンタ１７２、判定値ラッチ１７３、セレクタ１７４、キャパシタ１７５、およびキャパシタ１７６を有する。

比較部１７１は、２つの入力端子に入力される各信号の信号レベルを比較し、その比較結果を１つの出力端子より出力する。比較部１７１の一方の入力端子は、キャパシタ１７５を介してセレクタ１７４に接続されており、参照信号１または参照信号２が入力される。また、比較部１７１の他方の入力端子には、キャパシタ１７６を介して垂直信号線１２２に接続されており、そのカラムの単位画素から供給されるアナログ信号が入力される。つまり、比較部１７１は、参照信号１または参照信号２の信号レベルと、垂直信号線１２２を介して供給されるアナログ信号の信号レベルとを比較する。比較部１７１はそのどちらの信号の信号レベルが大きいかを示す情報を、比較結果としてカウンタ１７２および判定値ラッチ１７３に供給する。

例えば、この比較結果は、１ビットのデジタルデータである。例えば、参照信号の信号レベルがアナログ信号の信号レベルより大きい場合、この比較結果の値が「０」となり、逆の場合、値が「１」となる。もちろんこの値の取り方は逆でもよい。また、この比較結果のビット長は任意であり、複数ビットからなる情報であってもよい。

カウンタ１７２は、入力端子が比較部１７１の出力端子に接続され、出力端子が、自身に対応するカラムの信号線１２３に接続されている。カウンタ１７２には、比較部１７１から比較結果が供給される。カウンタ１７２は、カウント開始からその比較結果が反転（比較部１７１の出力信号の信号レベルが変化）するまでの時間を計測（例えば、所定のクロック信号のクロック数をカウント）する。そして、カウンタ１７２は、その比較結果が反転した時点でそれまでのカウント値を、単位画素１２１から読み出されたアナログ信号のA/D変換結果（デジタルデータ）として、信号線１２３を介してバス１０３に供給する。

判定値ラッチ１７３は、比較部１７１から供給される比較結果を保持する。判定値ラッチ１７３は、その保持している比較結果、または、列走査部１１３（システム制御部１１１）の制御に従って、セレクタ１７４の動作（選択）を制御する制御信号を生成し、その制御信号をセレクタ１７４に供給する。

２入力１出力のセレクタ１７４は、その一方の入力端子が参照信号線１６４−１に接続され、他方の入力端子が参照信号線１６４−２に接続され、出力端子がキャパシタ１７５を介して比較部１７１の一方の入力端子に接続される。セレクタ１７４は、判定値ラッチ１７３から供給される制御信号に基づいて、比較部１７１に供給する参照信号を選択する。

キャパシタ１７５は、セレクタ１７４の出力端子と、比較部１７１の一方の入力端子との間に設けられている。キャパシタ１７６は、垂直信号線１２２と比較部１７１の他方の入力端子との間に設けられている。キャパシタ１７５およびキャパシタ１７６は、アナログ的な素子バラつきをキャンセルするアナログCDSのための容量素子である。

例えば、判定値ラッチ１７３は、相関二重サンプリング（CDS（Correlated Double Sampling））の第１Ｐ相において、セレクタ１７４に参照信号１を選択させ、第２Ｐ相において、セレクタ１７４に参照信号２を選択させる。比較部１７１は、リセット信号と、これらの参照信号とを順次比較する。つまり、リセット信号が各参照信号を用いてA/D変換される。

また、例えば、判定値ラッチ１７３は、CDSのＤ相において、セレクタ１７４に画素信号の信号レベルに応じた参照信号を選択させる。つまり、セレクタ１７４は、比較結果（すなわちアナログ信号の信号レベルの大きさ）に応じて、参照信号１または参照信号２（すなわち参照信号のスロープの傾き）を選択する。そして、比較部１７１は、画素信号と、その選択された参照信号とを比較し、カウンタ１７２は、その比較結果が反転するまでの期間をカウントする。つまり、画素信号が、その信号レベルに応じた参照信号を用いてA/D変換される。

このようにすることにより、カラムA/D変換部１６２は、Ｄ相において、画素信号の信号レベルに対してより適切な参照信号（例えばより適切な傾きのスロープを有する参照信号）を用いて、画素信号のA/D変換を行うことができる。つまり、カラムA/D変換部１６２は、Ｄ相において不要な参照信号を用いたA/D変換を省略することができ、高速かつ高ダイナミックレンジの、より正確なA/D変換を実現することができる。

＜参照信号生成部＞
図４は、参照信号生成部１６３の主な構成例を示すブロック図である。図４に示されるように、参照信号生成部１６３は、定電圧生成部２０１、ゲイン制御デコーダ２０２、ゲイン制御D/A変換部２０３、およびカレントミラー２０４を有する。また、参照信号生成部１６３は、スロープD/A変換部T２０５、スロープD/A変換部B２０６（スロープD/A変換部B1）、スロープD/A変換部B２０７（スロープD/A変換部B2）、抵抗２０８、および抵抗２０９を有する。さらに、参照信号生成部１６３は、分周器２１１、NOTゲート２１２、シフトレジスタ２１３、分周器２２１、NOTゲート２２２、シフトレジスタ２２３、NOTゲート２２４、およびNOTゲート２２５を有する。

定電圧生成部２０１は、定電圧Vbを生成し、ゲイン制御D/A変換部２０３に供給する。ゲイン制御デコーダ２０２は、システム制御部１１１から供給されるゲイン制御信号（図示せず）をデコードして（ｎ＋１）個のゲイン制御信号PGC[n:0]を生成し、それらをゲイン制御D/A変換部２０３に供給する。

ゲイン制御D/A変換部２０３は、定電圧生成部２０１より供給される定電圧Vbに応じた電流を生成し、ゲイン制御デコーダ２０２から供給されるゲイン制御信号PGC[n:0]の値に応じた割合で、その電流を電流Ipgcuと電流Ipgcに分割する。ゲイン制御D/A変換部２０３においては、定電圧Vbに応じた電流を生成し、その電流を電流Ipgcuまたは電流Ipgcに割り当てる構成が（ｎ＋１）個並列に設置されている。ｎは任意の自然数である。つまり、この構成の数は任意である。この（ｎ＋１）個の構成が、それぞれ、ゲイン制御信号PGC[n:0]の内の、自身に対応する値に応じて電流を割り当てることにより、全体として、定電圧Vbに応じた電流が、ゲイン制御信号PGC[n:0]の値に応じた割合で電流Ipgcuと電流Ipgcに分割される。換言するに、ゲイン制御信号がいずれのコードであっても電流Ipgcuと電流Ipgcの和（すなわち、定電圧Vbに応じた電流）は一定となる。電流Ipgcuはグランド（GND）に出力され、電流Ipgcは、カレントミラー２０４に供給される。

カレントミラー２０４は、電流Ipgcを電流電圧変換し、バイアス電圧Vpgを生成する。このバイアス電圧Vpgは、スロープD/A変換部T２０５、スロープD/A変換部B２０６、およびスロープD/A変換部２０７に供給される。

スロープD/A変換部T２０５は、バイアス電圧Vpgに応じた電流Ittを生成し、その電流Ittを、デジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]の値に応じた割合で、電流It1、電流It2、電流Ituに分割する。スロープD/A変換部T２０５においては、バイアス電圧Vpgに応じた電流Ittを生成し、その電流Ittを電流It1、電流It2、電流Ituのいずれかに割り当てる構成が（ｋ＋１）個並列に設置されている。ｋは任意の自然数である。つまり、この構成の数は任意である。この（ｋ＋１）個の構成が、それぞれ、デジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]の内の、自身に対応する値に応じて電流Ittの割り当てを行うことにより、全体として、バイアス電圧Vpgに応じた電流Ittが、デジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]の値に応じた割合で、電流It1、電流It2、電流Ituに分割される。換言するに、デジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]の値に依らず、Itt＝It1＋It2＋Ituとなる。

電流It1が流れる信号線には、抵抗値R1の抵抗２０８と参照信号線１６４−１が接続されており、電流It1は、抵抗２０８によって電圧に変換され、アナログ信号（参照信号１）として参照信号線１６４−１から出力される。また、電流It2が流れる信号線には、抵抗値R2の抵抗２０９と参照信号線１６４−２が接続されており、電流It2は、抵抗２０９によって電圧に変換され、アナログ信号（参照信号２）として参照信号線１６４−２から出力される。上述したように参照信号１および参照信号２は、カラムA/D変換部１６２に供給される。また、電流Ituが流れる信号線は、電源電位AVD（例えば3.3V）に接続される。

つまり、電流It1および電流It2は、出力される出力電流であり、電流Ituは、出力されない非出力電流（捨て電流とも称する）である。つまり、スロープD/A変換部T２０５は、バイアス電圧Vpgに応じた所定の電流Ittを生成し、その電流Ittを、デジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]の値に応じた割合で、複数の出力電流（電流It1および電流It2）と、非出力電流（電流Itu）に分割する。そして、複数の出力電流は、電圧に変換され、アナログ信号（参照信号１および参照信号２）として出力される。

スロープD/A変換部B２０６（スロープD/A変換部B1）は、参照信号１用のバイナリコード電流源である。スロープD/A変換部B２０６は、バイアス電圧Vpgに応じた電流Itb1を生成し、その電流Itb1を、デジタル信号CK1[4:0]の値に応じた割合で、電流Ib1と電流Ibu1とに分割する。スロープD/A変換部B２０６は、この電流Ib1により、例えば、参照信号１の信号レベルの下位ビットを制御する。スロープD/A変換部B２０６においては、バイアス電圧Vpgに応じた電流Itb1を生成し、その電流Itb1を電流Ib1または電流Ibu1に割り当てる構成が５個並列に設置されている。この５個の構成が、それぞれ、デジタル信号CK1[4:0]の内の、自身に対応する値に応じて電流Itb1の割り当てを行うことにより、全体として、バイアス電圧Vpgに応じた電流Itb1が、デジタル信号CK1[4:0]の値に応じた割合で、電流Ib1と電流Ibu1とに分割される。換言するに、デジタル信号CK1[4:0]の値に依らず、Itb1＝Ib1＋Ibu1となる。この場合、スロープD/A変換部B２０６は、例えば、参照信号１の信号レベルの下位５ビットを制御する。

同様に、スロープD/A変換部B２０７（スロープD/A変換部B2）は、参照信号２用のバイナリコード電流源である。スロープD/A変換部B２０７は、バイアス電圧Vpgに応じた電流Itb2を生成し、その電流Itb2を、デジタル信号CK2[4:0]の値に応じた割合で、電流Ib2と電流Ibu2とに分割する。スロープD/A変換部B２０７は、この電流Ib2により、例えば、参照信号２の信号レベルの下位ビットを制御する。スロープD/A変換部B２０７においては、バイアス電圧Vpgに応じた電流Itb2を生成し、その電流Itb2を電流Ib2または電流Ibu2に割り当てる構成が５個並列に設置されている。この５個の構成が、それぞれ、デジタル信号CK2[4:0]の内の、自身に対応する値に応じて電流Itb2の割り当てを行うことにより、全体として、バイアス電圧Vpgに応じた電流Itb2が、デジタル信号CK2[4:0]の値に応じた割合で、電流Ib2と電流Ibu2とに分割される。換言するに、デジタル信号CK2[4:0]の値に依らず、Itb2＝Ib2＋Ibu2となる。この場合、スロープD/A変換部B２０７は、例えば、参照信号２の信号レベルの下位５ビットを制御する。

電流Ib1は、抵抗２０８によって電圧に変換され、アナログ信号（参照信号１）として参照信号線１６４−１から出力される。参照信号１の電圧は、AVD−（It1＋Ib1）×R1となる。電流Ib2は、抵抗２０９によって電圧に変換され、アナログ信号（参照信号２）として参照信号線１６４−２から出力される。参照信号２の電圧は、AVD−（It2＋Ib2）×R2となる。なお、電流Ibu1が流れる信号線、および、電流Ibu2が流れる信号線は、電源電位AVD（例えば3.3V）に接続される。

つまり、電流Ib1は、出力される出力電流であり、電流Ibu1は、出力されない非出力電流（捨て電流とも称する）である。つまり、スロープD/A変換部B２０６は、バイアス電圧Vpgに応じた所定の電流Itb1を生成し、その電流Itb1を、デジタル信号CK1[4:0]の値に応じた割合で、単数の出力電流（電流Ib1）と、非出力電流（電流Ibu1）に分割する。そして、この単数の出力電流（電流Ib1）は、電圧に変換され、アナログ信号（参照信号１）として出力される。つまり、スロープD/A変換部B２０６は、この単数の出力電流（電流Ib1）を用いて、スロープD/A変換部T２０５より出力されるアナログ信号（参照信号１）の信号レベルを制御する。

同様に、電流Ib2は、出力される出力電流であり、電流Ibu2は、出力されない非出力電流（捨て電流とも称する）である。つまり、スロープD/A変換部B２０７は、バイアス電圧Vpgに応じた所定の電流Itb2を生成し、その電流Itb2を、デジタル信号xCK2[4:0]の値に応じた割合で、単数の出力電流（電流Ib2）と、非出力電流（電流Ibu2）に分割する。そして、この単数の出力電流（電流Ib2）は、電圧に変換され、アナログ信号（参照信号２）として出力される。つまり、スロープD/A変換部B２０７は、この単数の出力電流（電流Ib2）を用いて、スロープD/A変換部T２０５より出力されるアナログ信号（参照信号２）の信号レベルを制御する。

なお、スロープD/A変換部B２０６およびスロープD/A変換部B２０７の並列数は任意であり、５個以外であってもよい。

抵抗２０８は、一方の端が電源電位AVDに接続され、他方の端が、電流It1が流れる信号線や参照信号１が流れる参照信号線１６４−１に接続される、抵抗値R1の抵抗である。つまり、抵抗２０８は、電流It1や電流Ib1を電圧に変換する。抵抗２０９は、一方の端が電源電位AVDに接続され、他方の端が、電流It2が流れる信号線や参照信号２が流れる参照信号線１６４−２に接続される、抵抗値R2の抵抗である。つまり、抵抗２０９は、電流It2や電流Ib2を電圧に変換する。抵抗２０８の抵抗値R1と抵抗２０９の抵抗値R2とが、互いに異なるようにしてもよい。

分周器２１１は、入力クロックINCKを分周し、デジタル信号CK1[4:0]を生成する。NOTゲート２１２は、その内、デジタル信号CK1[4]を反転させ、デジタル信号xCK1[4]を生成する。シフトレジスタ２１３は、そのデジタル信号xCK1[4]を用いてデジタル信号TH1[k:0]を生成する。シフトレジスタ２１３は、そのデジタル信号TH1[k:0]をスロープD/A変換部T２０５に供給する。また、分周器２１１は、生成したデジタル信号CK1[4:0]をスロープD/A変換部B２０６（スロープD/A変換部B1）に供給する。

分周器２２１は、入力クロックINCKを分周し、デジタル信号CK2[4:0]を生成する。分周器２１１と分周器２２１とで分周比を互いに異なる値とすることにより、デジタル信号CK1[4]とデジタル信号CK2[4]とを互いに異なる周波数とすることができる。NOTゲート２２２は、その内、デジタル信号CK2[4]を反転させ、デジタル信号xCK2[4]を生成する。シフトレジスタ２２３は、そのデジタル信号xCK2[4]を用いてデジタル信号TH2[k:0]を生成する。NOTゲート２２４は、そのデジタル信号TH2[k:0]を反転させ、デジタル信号xTH2[k:0]を生成する。NOTゲート２２４は、そのデジタル信号xTH2[k:0]をスロープD/A変換部T２０５に供給する。また、NOTゲート２２５は、分周器２２１により生成されたデジタル信号CK2[4:0]を反転させ、デジタル信号xCK2[4:0]を生成する。NOTゲート２２５は、生成したデジタル信号xCK2[4:0]をスロープD/A変換部B２０７（スロープD/A変換部B2）に供給する。

なお、図４において点線で示されるように、スロープD/A変換部T２０５に、抵抗２０８および抵抗２０９を加えて、スロープD/A変換部T２３１としてもよい。スロープD/A変換部T２３１は、デジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]をD/A変換し、アナログ信号として、参照信号１および参照信号２を出力することができる。また、図４において点線で示されるように、スロープD/A変換部T２３１の構成に、スロープD/A変換部B２０６およびスロープD/A変換部B２０７を加えて、スロープD/A変換部２３２としてもよい。スロープD/A変換部２３２は、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、デジタル信号CK1[4:0]、デジタル信号xCK2[4:0]をD/A変換し、アナログ信号として、下位ビットも含む参照信号１および参照信号２を出力することができる。

なお、図４において点線で示されるように、定電圧生成部２０１、ゲイン制御デコーダ２０２、ゲイン制御D/A変換部２０３、および、カレントミラー２０４をまとめて、ゲイン制御部２３３としてもよい。ゲイン制御部２３３は、入力されるゲイン制御信号に応じてバイアス電圧Vpgを生成し、そのバイアス電圧VpgをスロープD/A変換部２３２（スロープD/A変換部T２０５、スロープD/A変換部B２０６、スロープD/A変換部B２０７）に供給する。

また、図４において点線で示されるように、分周器２１１、NOTゲート２１２、シフトレジスタ２１３、分周器２２１、NOTゲート２２２、シフトレジスタ２２３、NOTゲート２２４、およびNOTゲート２２５をまとめて、デジタル信号生成部２３４としてもよい。デジタル信号生成部２３４は、入力クロックINCKを用いて、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、デジタル信号CK1[4:0]、およびデジタル信号xCK2[4:0]を生成し、それらをスロープD/A変換部２３２に供給する。

＜ゲイン制御D/A変換部＞
図５は、ゲイン制御D/A変換部２０３の主な構成例を示す図である。図５においては、ゲイン制御D/A変換部２０３の、並列に配置される（ｎ＋１）個の構成の内の１つのみが示されている。その他のｎ個の構成も、図５に示される構成と同様であるので、それらについての説明は省略する。

図５に示されるように、ゲイン制御D/A変換部２０３は、PMOS電流源２５１を有する。PMOS電流源２５１は、バイアス電圧として入力された定電圧Vbに応じた電流を生成する。また、ゲイン制御D/A変換部２０３は、スイッチ２５２およびスイッチ２５３を有する。スイッチ２５２およびスイッチ２５３は、並列に配置され、NOTゲート２５４を用いて、一方がオン（ON）の場合に、他方がオフ（OFF）となるように制御される。つまり、PMOS電流源２５１により生成された電流が流れる経路が選択される。例えば、スイッチ２５２がオン（スイッチ２５３がオフ）の場合、PMOS電流源２５１により生成された電流は、電流Ipgcuとして、グランド電位（GND）に向かって流れる。また、例えば、スイッチ２５２がオフ（スイッチ２５３がオン）の場合、PMOS電流源２５１により生成された電流は、電流Ipgcとして、カレントミラー２０４に向かって流れる。

スイッチ２５２およびスイッチ２５３の制御は、デジタル信号PGC[n:0]によって行われる。並列に配置された（ｎ＋１）個のこのような構成のそれぞれにおいて、PMOS電流源２５１により生成された電流が流れる経路が選択されることにより、PMOS電流源２５１により生成された電流が、デジタル信号PGC[n:0]の値に応じた割合で、電流Ipgcuと電流Ipgcとに分割される。

＜カレントミラー＞
図６は、カレントミラー２０４の主な構成例を示す図である。図６に示されるように、カレントミラー２０４は、NMOSFET２６１を有し、このNMOSFET２６１により、電流Ipgcをバイアス電圧Vpgに変換する。バイアス電圧Vpgは、例えば、スロープD/A変換部T２０５、スロープD/A変換部B２０６、およびスロープD/A変換部B２０７に供給される。

＜スロープD/A変換部T＞
図７は、スロープD/A変換部T２０５の主な構成例を示す図である。図７においては、スロープD/A変換部T２０５の、並列に配置される（ｋ＋１）個の構成の内の１つのみが示されている。その他のｋ個の構成も、図７に示される構成と同様であるので、それらについての説明は省略する。

図７に示されるように、スロープD/A変換部T２０５は、NMOSスイッチ２７１、NMOSスイッチ２７２、NMOSスイッチ２７３、NOTゲート２７４、NORゲート２７５、NORゲート２７６、およびNMOS電流源２７７（NMOS電流源T）を有する。

NMOS電流源２７７は、バイアス電圧Vpgに応じた電流Ittを生成する。つまり、NMOS電流源２７７は、ゲイン制御信号を受けて所定の電流（電流Itt）を生成する。NMOSスイッチ２７１乃至NMOSスイッチ２７３は、その電流Ittの経路を制御する。NMOSスイッチ２７１は、NMOS電流源２７７と抵抗２０８との接続を制御する。すなわち、NMOSスイッチ２７１は、電流Ittを電流It1とするか否かを制御する。NMOSスイッチ２７２は、NMOS電流源２７７と抵抗２０９との接続を制御する。すなわち、NMOSスイッチ２７２は、電流Ittを電流It2とするか否かを制御する。NMOSスイッチ２７３は、NMOS電流源２７７と電源電位AVDとの接続を制御する。すなわち、NMOSスイッチ２７３は、電流Ittを電流Ituとするか否かを制御する。

NMOSスイッチ２７１乃至NMOSスイッチ２７３は、デジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]により、いずれか１つがオンになるように制御される。シフトレジスタ２１３から供給されるデジタル信号TH1[k:0]は、NMOSスイッチ２７１のゲート、NORゲート２７５の一方の入力端子、およびNORゲート２７６の一方の入力端子に供給される。また、NOTゲート２２４から供給されるデジタル信号xTH2[k:0]は、NOTゲート２７４およびNORゲート２７６の他方の入力端子に供給される。NOTゲート２７４は、デジタル信号xTH2[k:0]の値を反転させてNORゲート２７５の他方の入力端子に供給する。NORゲート２７５は、デジタル信号TH2[k:0]とデジタル信号TH1[k:0]との否定論理和をNMOSスイッチ２７２のゲートに供給する。NORゲート２７６は、デジタル信号xTH2[k:0]とデジタル信号TH1[k:0]との否定論理和をNMOSスイッチ２７３のゲートに供給する。

例えば、デジタル信号TH1[k:0]が「１」の場合、NMOSスイッチ２７１がオンになり、NMOSスイッチ２７２およびNMOSスイッチ２７３はオフになる。また、例えば、デジタル信号TH1[k:0]が「０」の場合、NMOSスイッチ２７１がオフになる。このとき、デジタル信号xTH2[k:0]が「１」であれば、NMOSスイッチ２７２がオンになり、NMOSスイッチ２７３がオフになる。逆に、デジタル信号xTH2[k:0]が「０」であれば、NMOSスイッチ２７２がオフになり、NMOSスイッチ２７３がオンになる。

このようにすることにより、電流Ittは、電流It1、電流It2、若しくは電流Ituのいずれかとされる。つまり、NMOSスイッチ２７１乃至NMOSスイッチ２７３は、電流Ittを、電流It1、電流It2、電流Ituのいずれにするかを選択する。

なお、図７において点線で示されるように、NMOSスイッチ２７１乃至NMOSスイッチ２７３をまとめてスイッチ２８１としてもよい。つまり、スイッチ２８１は、デジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]を制御信号として駆動し、アナログ信号が出力される複数の出力信号線（参照信号線１６４−１および参照信号線１６４−２）のそれぞれに接続される各信号線、並びに、電圧源（電源電位AVD）に接続される信号線と、電流源（NMOS電流源２７７）との接続を制御するスイッチを有する。このスイッチ２８１の構成は、電流Ittを、電流It1、電流It2、電流Ituのいずれにするかを選択することができるような構成である限り、任意であり、上述のNMOSスイッチ２７１乃至NMOSスイッチ２７３の構成例に限定されない。

また、図７において点線で示されるように、スイッチ２８１の構成に、NOTゲート２７４、NORゲート２７５、およびNORゲート２７６をさらに加えて、D/A変換部２８２としてもよい。D/A変換部２８２は、デジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]に応じた電流It1および電流It2を出力することができる。

上述したように、スロープD/A変換部T２０５は、図７のような構成を（ｋ＋１）個有し、それらを並列に配置している。各構成のNMOS電流源２７７は互いに同一のサイズ（Ｗ長、Ｌ長、並列数等）であり、それぞれ等しい電流を流す。並列に配置された（ｋ＋１）個のこのような構成のそれぞれにおいて、NMOS電流源２７７により生成された電流が流れる経路が選択される。したがって、スロープD/A変換部T２０５全体においては、この選択の比に応じて、NMOS電流源２７７により生成された電流Ittが電流It1、電流It2、電流Ituに分割される。つまり、NMOS電流源２７７を、電流It1を流す信号線に接続したスイッチ２８１の数、NMOS電流源２７７を、電流It2を流す信号線に接続したスイッチ２８１の数、NMOS電流源２７７を、電流Ituを流す信号線に接続したスイッチ２８１の数の比に応じて、電流Ittが電流It1、電流It2、電流Ituに分割される。換言するに、オン状態のNMOSスイッチ２７１の数、オン状態のNMOSスイッチ２７２の数、オン状態のNMOSスイッチ２７３の数の比に応じて、電流Ittが電流It1、電流It2、電流Ituに分割される。

従来の場合、スロープD/A変換部は、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、単数の出力電流と非出力電流（捨て電流）とに分割していた。そのため、図８のＡおよび図８のＢに示されるように、ゲイン毎にスロープD/A変換部を設ける必要があった。そのため、回路面積や消費電力が増大するおそれがあった。

これに対して、スロープD/A変換部T２０５は、図９に示されるように、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて複数の出力電流および非出力電流に分割する。

したがって、スロープD/A変換部T２０５は、図８の例の場合に比べて、回路面積や消費電力の増大を抑制することができる。

その際、スロープD/A変換部T２０５は、電流（非出力電流）の出力電流と非出力電流への分割を再帰的に繰り返す。例えば、スロープD/A変換部T２０５は、所定の電流をデジタル信号の値に応じた割合で第１の出力電流と第１の非出力電流とに分割し、さらに、その第１の非出力電流をデジタル信号の値に応じた割合で第２の出力電流と第２の非出力電流とに分割し、第１の出力電流および第２の出力電流をそれぞれ出力する。第１の出力電流および第２の出力電流は、抵抗により電圧に変換され、アナログ信号として出力される。

より具体的には、例えば、スロープD/A変換部T２０５は、電流Ittをデジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]の値に応じた割合で電流It1と電流（Itt−It1）とに分割し、さらに、その電流（Itt−It1）をデジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]の値に応じた割合で電流It2と電流Ituとに分割し、電流It1および電流It2をそれぞれ出力する。この電流It1および電流It2は、抵抗２０８および抵抗２０９により電圧に変換され、参照信号１および参照信号２として出力される。

このようにすることにより、スロープD/A変換部T２０５は、より容易に、ゲイン制御信号を受けて生成された電流を、複数の出力電流と、非出力電流とに分割することができる。

＜スロープD/A変換部B＞
図１０は、スロープD/A変換部B２０６およびスロープD/A変換部B２０７の主な構成例を示す図である。図１０のＡは、スロープD/A変換部B２０６の主な構成例を示す図であり、図１０のＢは、スロープD/A変換部B２０７の主な構成例を示す図である。図１０のＡおよび図１０のＢにおいては、スロープD/A変換部B２０６およびスロープD/A変換部B２０７の、並列に配置される５個の構成の内の１つのみが示されている。

図１０のＡに示されるように、スロープD/A変換部B２０６は、NMOSスイッチ３０１、NMOSスイッチ３０２、NOTゲート３０３、およびNMOS電流源３０４を有する。

NMOS電流源３０４（NMOS電流源B1）は、バイアス電圧Vpgに応じた電流Itb1を生成する。NMOSスイッチ３０１（Nb1）およびNMOSスイッチ３０２（Nbu1）は、並列に配置され、NOTゲート３０３を用いて、一方がオン（ON）の場合に、他方がオフ（OFF）となるように制御される。つまり、NMOS電流源３０４により生成された電流Itb1が流れる経路が選択される。例えば、NMOSスイッチ３０１がオン（NMOSスイッチ３０２がオフ）の場合、電流Itb1は、電流Ib1として、参照信号線１６４−１からグランド電位GNDに向かって流れる。また、例えば、NMOSスイッチ３０１がオフ（NMOSスイッチ３０２がオン）の場合、電流Itb1は、電流Ibu1として、電源電位AVDからグランド電位GNDに向かって流れる。つまり、NMOSスイッチ３０１（Nb1）およびNMOSスイッチ３０２（Nbu1）の状態により、電流Itb1を出力電流（電流Ib1）とするか、非出力電流（電流Ibu1）とするかが選択される。

NMOSスイッチ３０１およびNMOSスイッチ３０２の制御は、デジタル信号CK1[4:0]によって行われる。また、スロープD/A変換部B２０６として、並列に配置される５個の構成は、基本的に図１０のＡと同様の構成を有する。ただし、NMOS電流源３０４のサイズ（並列数もしくはW/L）はそれぞれ異なる。例えば、NMOS電流源２７７のサイズを１としたとき、各NMOS電流源３０４のサイズを、デジタル信号CK1[n]（n=0乃至4）とデジタル信号CK1[4]との周波数比T1に応じて1/2×1/T1倍のサイズとしてもよい。例えばデジタル信号CK1[0]が入力される構成の場合、デジタル信号CK1[0]がデジタル信号CK1[4]に対し16倍の周波数であるため、NMOS電流源３０４のサイズは1/32倍となるようにしてもよい。

並列に配置された５個のこのような構成のそれぞれにおいて、NMOS電流源３０４により生成された電流が流れる経路が選択される。したがって、スロープD/A変換部B２０６全体においては、この選択の比に応じて、NMOS電流源３０４により生成された電流Itb1が電流Ib1と電流Ibu1とに分割される。つまり、オン状態のNMOSスイッチ３０１の数とオン状態のNMOSスイッチ３０２の数との比に応じて、電流Itb1が電流Ib1と電流Ibu1とに分割される。

図１０のＢに示されるように、スロープD/A変換部B２０７は、NMOSスイッチ３１１、NMOSスイッチ３１２、NOTゲート３１３、およびNMOS電流源３１４を有する。

NMOS電流源３１４（NMOS電流源B2）は、バイアス電圧Vpgに応じた電流Itb2を生成する。NMOSスイッチ３１１（Nb2）およびNMOSスイッチ３１２（Nbu2）は、並列に配置され、NOTゲート３１３を用いて、一方がオン（ON）の場合に、他方がオフ（OFF）となるように制御される。つまり、NMOS電流源３１４により生成された電流Itb2が流れる経路が選択される。例えば、NMOSスイッチ３１１がオン（NMOSスイッチ３１２がオフ）の場合、電流Itb2は、電流Ib2として、参照信号線１６４−２からグランド電位GNDに向かって流れる。また、例えば、NMOSスイッチ３１１がオフ（NMOSスイッチ３１２がオン）の場合、電流Itb2は、電流Ibu2として、電源電位AVDからグランド電位GNDに向かって流れる。つまり、NMOSスイッチ３１１（Nb2）およびNMOSスイッチ３１２（Nbu2）の状態により、電流Itb2を出力電流（電流Ib2）とするか、非出力電流（電流Ibu2）とするかが選択される。

NMOSスイッチ３１１およびNMOSスイッチ３１２の制御は、デジタル信号xCK2[4:0]によって行われる。また、スロープD/A変換部B２０７として、並列に配置される５個の構成は、基本的に図１０のＢと同様の構成を有する。ただし、NMOS電流源３１４のサイズ（並列数もしくはW/L）はそれぞれ異なる。例えば、NMOS電流源２７７のサイズを１としたとき、各NMOS電流源３１４のサイズを、デジタル信号CK2[n]（n=0乃至4）とデジタル信号CK2[4]との周波数比T2に応じて1/2×1/T2倍のサイズとしてもよい。

並列に配置された５個のこのような構成のそれぞれにおいて、NMOS電流源３１４により生成された電流が流れる経路が選択される。したがって、スロープD/A変換部B２０７全体においては、この選択の比に応じて、NMOS電流源３１４により生成された電流Itb2が電流Ib2と電流Ibu2とに分割される。つまり、オン状態のNMOSスイッチ３１１の数とオン状態のNMOSスイッチ３１２の数との比に応じて、電流Itb2が電流Ib2と電流Ibu2とに分割される。

＜デジタル信号波形＞
図１１は、デジタル信号波形の例を示す図である。分周器２１１に入力された入力クロックINCKは、その分周器２１１により、デジタル信号CK1[0]から1/2ずつ分周され、デジタル信号CK1[4:0]が生成される。この内、デジタル信号xCK1[4]がシフトレジスタ２１３の基準クロックとなる。デジタル信号xCK1[4]のロー（Low）からハイ（High）に向かうエッジでシフトレジスタ２１３の値が遷移していく。シフトレジスタ２１３の初段にハイ（High）が入力され、デジタル信号TH1[0]からデジタル信号TH1[k]までデジタル信号CK1[4]の周波数でハイ（High）に値が順次遷移していく。

デジタル信号xCK2[0]はロー（Low）固定に制御される。分周器２２１に入力された入力クロックINCKは、その分周器２２１により、デジタル信号xCK2[1]から1/2ずつ分周され、デジタル信号xCK1[4:0]が生成される。このようにデジタル信号TH1[k:0]の系統と、デジタル信号TH2[k:0]の系統とで、入力段を互いに変更することでより容易に分周比を変更することができる。

以上のようにして、デジタル信号CK2[4]は、デジタル信号CK1[4]に対し２倍の周波数となる。デジタル信号xTH2[m-1:0]はシフトレジスタのリセット・セットによる初期設定動作でロー（Low）に固定されており、デジタル信号xTH2[m]から遷移が始まる。図１１の例のようにデジタル信号xTH2[k:0]がデジタル信号TH1[k:0]より動作周波数が速い場合、シフトレジスタ２２３の初期設定コードを、シフトレジスタ２１３の初期設定コードTと同じか、または先のコードに進めておくことができる。

＜シフトレジスタ＞
図１２は、シフトレジスタ２１３の主な構成例を示す図である。シフトレジスタ２１３は、フリップフロップ３３１−０乃至フリップフロップ３３１−ｋ、並びに、シフトレジスタ初期値制御信号デコーダ３３２を有する。以下において、フリップフロップ３３１−０乃至フリップフロップ３３１−ｋを互いに区別して説明する必要が無い場合、フリップフロップ３３１と称する。

フリップフロップ３３１は、（ｋ＋１）個順列に接続されている。先頭のフリップフロップのD端子にはハイ（High）信号が入力される。制御信号xRSをロー（Low）にすると、各フリップフロップ３３１の保持データがリセットされ、Ｑ端子がロー（Low）になる。シフトレジスタ２１３の初期設定を進める場合、シフトレジスタ初期値制御信号デコーダ３３２は、制御信号xRSによってリセットされるタイミングと同時または以後のタイミングにおいて、制御信号ST[m-1:0]をハイ（High）にすることで、デジタル信号TH1[m-1:0]をハイ（High）にセットすることができる。デジタル信号CK1[4]のクロック動作が始まったとき、デジタル信号TH[m]からシフトレジスタ２１３のデータ遷移が開始される。初期値制御信号は、シフトレジスタ初期値制御信号デコーダ３３２により、値を「１」の数で表す温度計コードにデコードされる。

なお、各フリップフロップ３３１は、例えば図１３に示されるような構成を有する。ただし、フリップフロップ３３１の構成は、任意であり、図１３の例に限定されない。

シフトレジスタ２２３も、上述したシフトレジスタ２１３と同様の構成を有し、同様の処理を行うので、図１２や図１３の説明は、シフトレジスタ２２３にも適用することができる。したがって、シフトレジスタ２２３の説明は省略する。

＜参照信号生成部の動作波形例＞
図１４乃至図１６に参照信号生成部１６３の動作に関する各種信号波形の例を示す。シフトレジスタ２１３の初期値コードは０、シフトレジスタ２２３の初期値コードは（ｍ−１）に設定されている。図１４に示されるように、デジタル信号xCK2[4]は、デジタル信号CK1[4]に対し２倍の周波数である。また、抵抗２０９の抵抗値R2は、抵抗２０８の抵抗値R1に対して２倍となっている。

参照信号生成部１６３は、図１４に示されるような波形の各種デジタル信号に基づいて処理を行い、図１５に示されるような波形の出力電流（電流It1、電流Ib1、電流It2、電流Ib2）を生成する。これにより、図１６に示されるような波形の参照信号１および参照信号２が生成され、参照信号生成部１６３から出力される。このとき、参照信号１の傾き１と参照信号２の傾き２の関係は、［参照信号２の傾き］＝［参照信号１の傾き］×（−４）となる。

＜電流値の遷移例＞
図１７に、図１５の例の電流It1、電流It2、電流Ituの電流値の遷移を示す。NMOS電流源２７７の１個当たりの電流値をItとすると、（ｋ＋１）個の合計電流Ittは、Itt＝（ｋ＋１）×Itとなる。電流It2の初期値は（ｍ−１）×Itと設定されている。電流Ittは時間に対し一定で、Itt＝It1＋It2＋Ituとなっている。つまり、ゲインを制御するゲイン制御信号を受けて生成される所定の電流が、入力されたデジタル信号の値に応じて複数の出力電流および非出力電流に分割されている。したがって、ゲイン毎にスロープD/A変換部を設ける必要がなく、回路面積や消費電力の増大を抑制することができる。

なお、図１７の例の場合、時間方向に、電流It1を増大させるにつれて、電流It2を低減させている。このように、電流を２系統の出力電流と１系統の非出力電流とに分割する場合において、時間方向に、第１の出力電流を増大させ、かつ、第２の出力電流を低減させるようにしてもよい。このように、各出力電流の変化の向きを互いに逆向きとすることにより、電流It1と電流It2の和の時間方向の変化をより小さくすることができるので、電流Ittをより有効に利用することができる。したがって、例えば、電流It1および電流It2のそれぞれのスロープの傾きを緩やかにしたり、参照信号を利用可能な期間を短くしたりする必要がない。

もちろん、時間方向に、第１の出力電流および第２の出力電流をともに増大させる（または低減させる）ようにしてもよい。つまり、各出力電流の変化の向きを互いに同一の向きとしてもよい。

なお、図７の例の場合、デジタル信号TH1[q]とデジタル信号xTH2[q]が同時にハイ（High）になった場合、NMOSスイッチ２７２（Ｎ２）に対してNMOSスイッチ（Ｎ１）の方が優先されてオン（ON）状態にされるが、参照信号２のスロープ傾きが変動してしまうため通常使用しない。そこで、スロープD/A変換部T２０５のq番目の構成に入力されるデジタル信号TH1[q]とデジタル信号xTH2[q]とが同時にハイ（High）にならないような制約で動作させるようにしてもよい。

＜A/D変換に関する信号の波形＞
以上のような参照信号生成部１６３により生成された参照信号１および参照信号２を用いてカラムA/D変換部１６２が行うA/D変換における各種信号の波形の例を図１８および図１９に示す。

図１８は、画素信号が小さい（暗い）場合の適応ゲインA/D変換の波形例を示す図である。カラムA/D変換部１６２は、A/D変換する画素信号の大きさに基づいて利用する参照信号を適応的に切り替えることができる適応ゲインA/D変換を行う。

画素のリセットレベルは参照信号１（第１Ｐ相）、参照信号２（第２Ｐ相）でそれぞれ取得する。画素信号転送後の垂直信号線信号と、参照信号１のシフトレジスタのセット信号で生成した所定の判定電圧とを比較し、画素信号が小さい場合、セレクタ１７４は、図１８に示されるように、参照信号１に接続したままでＤ相を取得する。カウンタ１７２は、INCKのクロック遷移が始まってから比較部１７１の出力がハイ（High）からロー（Low）に遷移するタイミングまでをカウントする。判定値ラッチ１７３は、第１Ｐ相のカウント値P1を取得し、自身が有する保持回路にそのカウント値P1を保持する。その後、判定値ラッチ１７３は、カウンタ１７２のカウント値をリセットする。

さらに判定値ラッチ１７３は、第２Ｐ相のカウント値P2を取得する。その判定結果を受けて、判定値ラッチ１７３は、カウント値P1を保持回路から読み出して復元し、ビット反転を行い-P1をカウンタ１７２の初期値としてセットする。そして、判定値ラッチ１７３は、セレクタ１７４に参照信号１を選択させる。カウンタ１７２は、Ｄ相をカウントすることでデジタルCDSされたD-P1のデータを取得することができる。

図１９は、画素信号が大きい（明るい）場合の適応ゲインA/D変換の波形例を示す図である。判定動作で画素信号が判定電圧よりも小さいため、判定値ラッチ１７３は、ビット反転を行い-P2をカウンタ１７２の初期値としてセットする。そして、判定値ラッチ１７３は、セレクタ１７４に参照信号２を選択させる。カウンタ１７２は、Ｄ相をカウントすることでデジタルCDSされたD-P2のデータを取得することができる。

以上のように、カラムA/D変換部１６２は、参照信号生成部１６３が生成した複数の参照信号（参照信号１および参照信号２）を用いて、適応ゲインA/D変換を行うことができる。つまり、カラムA/D変換部１６２は、高速かつ高ダイナミックレンジの、より正確なA/D変換を実現することができる。

＜２．第２の実施の形態＞
＜マルチスロープA/D変換＞
以上においては、適応ゲインA/D変換について説明したが、本技術は、他の方法のA/D変換にも適用することができる。例えば、本技術は、マルチスロープA/D変換を行うA/D変換部にも適用することができる。

＜列並列処理部＞
図２０は、本技術を適用した列並列処理部１０２の他の構成例を示す図である。図２０に示されるように、この場合の列並列処理部１０２は、カラムA/D変換部１６２−１乃至カラムA/D変換部１６２−Ｍの代わりに、カラムA/D変換部４１１−１乃至カラムA/D変換部４１１−Ｍを有する。なお、以下において、カラムA/D変換部４１１−１乃至カラムA/D変換部４１１−Ｍを互いに区別して説明する必要が無い場合、カラムA/D変換部４１１と称する。

カラムA/D変換部４１１は、複数の参照信号のそれぞれを用いてA/D変換対象のアナログ信号をA/D変換し、そのA/D変換結果（デジタルデータ）に基づいて、いずれかのA/D変換結果を選択するマルチスロープA/D変換を行う。

図２０に示されるように、カラムA/D変換部４１１は、比較部４２１、カウンタ４２２、キャパシタ４２３、およびキャパシタ４２４、並びに、比較部４３１、カウンタ４３２、キャパシタ４３３、およびキャパシタ４３４を有する。

比較部４２１乃至キャパシタ４２４は、参照信号１に対する構成である。比較部４２１の一方の入力端子は、キャパシタ４２３を介して参照信号線１６４−１に接続されている。また、比較部４２１の他方の入力端子はキャパシタ４２４を介して垂直信号線１２２に接続されている。また、比較部４２１の出力端子は、カウンタ４２２に接続されている。

キャパシタ４２３に接続される比較部４２１の一方の入力端子には、そのキャパシタ４２３を介して、参照信号１が入力される。また、キャパシタ４２４が接続される比較部４２１の他方の入力端子には、画素アレイ１０１の単位画素１２１から読み出されたアナログ信号（例えば画素信号等）が入力される。比較部４２１は、これらの信号の大きさを比較して、そのどちらの信号の信号レベルが大きいかを示す情報を、比較結果としてカウンタ４２２に供給する。

カウンタ４２２の入力端子には、比較部４２１の出力端子に接続されており、その比較部４２１から比較結果が供給される。カウンタ４２２は、カウント開始からその比較結果が反転（比較部４２１の出力信号の信号レベルが変化）するまでの時間を計測（例えば、所定のクロック信号のクロック数をカウント）する。

キャパシタ４２３およびキャパシタ４２４は、アナログ的な素子バラつきをキャンセルするアナログCDSのための容量素子である。

比較部４３１乃至キャパシタ４３４は、参照信号２に対する構成である。比較部４３１の一方の入力端子は、キャパシタ４３３を介して参照信号線１６４−２に接続されている。また、比較部４３１の他方の入力端子はキャパシタ４３４を介して垂直信号線１２２に接続されている。また、比較部４３１の出力端子は、カウンタ４３２に接続されている。

キャパシタ４３３に接続される比較部４３１の一方の入力端子には、そのキャパシタ４３３を介して、参照信号２が入力される。また、キャパシタ４３４が接続される比較部４３１の他方の入力端子には、画素アレイ１０１の単位画素１２１から読み出されたアナログ信号（例えば画素信号等）が入力される。比較部４３１は、これらの信号の大きさを比較して、そのどちらの信号の信号レベルが大きいかを示す情報を、比較結果としてカウンタ４３２に供給する。

カウンタ４３２の入力端子には、比較部４３１の出力端子に接続されており、その比較部４３１から比較結果が供給される。カウンタ４３２は、カウント開始からその比較結果が反転（比較部４３１の出力信号の信号レベルが変化）するまでの時間を計測（例えば、所定のクロック信号のクロック数をカウント）する。

キャパシタ４３３およびキャパシタ４３４は、アナログ的な素子バラつきをキャンセルするアナログCDSのための容量素子である。

以上のように、マルチスロープA/D変換の場合、複数の参照信号（アナログ信号）は、それぞれ、互いに異なるA/D変換部により利用される。

図２１は、このマルチスロープA/D変換の場合の動作波形の例を示す図である。マルチスロープA/D変換の場合、上述した適応ゲインA/D変換の場合とは異なり、並列でのA/D変換が可能なため、Ｐ相Ｄ相は１回ずつ行えば良い。参照信号１の傾きは緩く電圧レンジが小さく、比較部４２１とカウンタ４２２とでカウント値（D−P１）が得られる。参照信号２の傾きは急だが電圧レンジが大きく、比較部４３１とカウンタ４３２とでカウント値（D−P2）が得られる。参照信号１と参照信号２は傾きの符号が異なるため、カウンタ４３２は、このカウント値（D−P2）を、正負反転してオフセット値Ｙを加算し、（P2−Ｄ＋Ｙ）とする。

完全に遮光された状態の画素信号を取得したときにP2−Ｄ＋Ｙ＝０となるようにＹを決定する。P2−Ｄ＋Ｙが所定コードより小さいときは（Ｄ−P1）を選択し、所定コードより大きいときは（P2−Ｄ＋Ｙ）を選択することで、ダイナミックレンジやフレームレートを犠牲にせず、暗所のA/D分解能を向上することができる。また、参照信号１と参照信号２の傾き比が−1となるようにA/D変換をするモードでは多重A/D変換によるランダムノイズ改善の効果がある。（（Ｄ−P1）＋（Ｄ−P2＋Ｙ））÷２の演算で加算平均を取ることで、画素のランダムノイズは電圧換算で１/√２倍改善する。

このように、本技術はマルチスロープA/D変換に対しても適用することができ、本技術を適用することにより、適応ゲインA/D変換の場合と同様の効果を得ることができる。

＜３．第３の実施の形態＞
＜出力アナログ信号の系統数＞
なお、以上においては、２系統のアナログ信号（参照信号）を生成する場合について説明したが、本技術は、３系統以上のアナログ信号を生成する場合にも適用することができる。すなわち、本技術は、複数系統のアナログ信号を生成する場合に適用することができる。

＜参照信号生成部＞
図２２は、本技術を適用した参照信号生成部１６３の他の構成例を示す図である。この場合の参照信号生成部１６３は、３系統の参照信号（参照信号１乃至参照信号３）を出力する。参照信号１は、参照信号線１６４−１から出力される。参照信号２は、参照信号線１６４−２から出力される。参照信号３は、参照信号線１６４−３から出力される。

なお、この場合も、ゲイン制御部２３３は、図４の場合と同様の構成を有するため、図２２においては、その図示を省略している。この場合の参照信号生成部１６３は、スロープD/A変換部T２０５の代わりに、スロープD/A変換部T５０５を有する。また、この場合の参照信号生成部１６３は、スロープD/A変換部B２０６およびスロープD/A変換部B２０７に加え、さらにスロープD/A変換部B５１８を有する。さらに、この場合の参照信号生成部１６３は、抵抗２０８および抵抗２０９に加え、さらに抵抗値R3の抵抗５２０を有する。

また、この場合の参照信号生成部１６３は、分周器２１１乃至シフトレジスタ２１３、並びに、分周器２２１乃至NOTゲート２２５に加え、分周器５３１、NOTゲート５３２、およびシフトレジスタ５３３を有する。

つまり、この場合の参照信号生成部１６３は、アナログ信号の出力系統（参照信号線１６４）が３系統（３本）になっているので、各処理部もそれに対応している。

スロープD/A変換部５０５は、バイアス電圧Vpgに応じた電流Ittを生成し、その電流Ittを、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、およびデジタル信号TH3[k:0]の値に応じた割合で、電流It1、電流It2、電流It3、電流Ituに分割する。スロープD/A変換部T５０５においては、バイアス電圧Vpgに応じた電流Ittを生成し、その電流Ittを電流It1、電流It2、電流It3、電流Ituのいずれかに割り当てる構成が（ｋ＋１）個並列に設置されている。ｋは任意の自然数である。つまり、この構成の数は任意である。この（ｋ＋１）個の構成が、それぞれ、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、およびデジタル信号TH3[k:0]の内の、自身に対応する値に応じて電流Ittの割り当てを行うことにより、全体として、バイアス電圧Vpgに応じた電流Ittが、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、およびデジタル信号TH3[k:0]の値に応じた割合で、電流It1、電流It2、電流It3、電流Ituに分割される。換言するに、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、およびデジタル信号TH3[k:0]の値に依らず、Itt＝It1＋It2＋It3＋Ituとなる。

電流It3が流れる信号線には、抵抗値R3の抵抗５２０と参照信号線１６４−３が接続されており、電流It3は、抵抗５２０によって電圧に変換され、アナログ信号（参照信号３）として参照信号線１６４−３から出力される。

つまり、電流It1、電流It2、電流It3は、出力される出力電流であり、電流Ituは、出力されない非出力電流（捨て電流とも称する）である。つまり、スロープD/A変換部T５０５は、バイアス電圧Vpgに応じた所定の電流Ittを生成し、その電流Ittを、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、およびデジタル信号TH3[k:0]の値に応じた割合で、３系統の出力電流（電流It1、電流It2、電流It3）と、非出力電流（電流Itu）に分割する。そして、３系統の出力電流は、電圧に変換され、３系統のアナログ信号（参照信号１、参照信号２、参照信号３）として出力される。

スロープD/A変換部B５１８（スロープD/A変換部B3）は、参照信号３用のバイナリコード電流源である。スロープD/A変換部B５１８は、バイアス電圧Vpgに応じた電流Itb3を生成し、その電流Itb3を、デジタル信号CK3[4:0]の値に応じた割合で、電流Ib3と電流Ibu3とに分割する。スロープD/A変換部B５１８は、この電流Ib3により、例えば、参照信号３の信号レベルの下位ビットを制御する。スロープD/A変換部B５１８においては、バイアス電圧Vpgに応じた電流Itb3を生成し、その電流Itb3を電流Ib3または電流Ibu3に割り当てる構成が５個並列に設置されている。この５個の構成が、それぞれ、デジタル信号CK3[4:0]の内の、自身に対応する値に応じて電流Itb3の割り当てを行うことにより、全体として、バイアス電圧Vpgに応じた電流Itb3が、デジタル信号CK3[4:0]の値に応じた割合で、電流Ib3と電流Ibu3とに分割される。換言するに、デジタル信号CK3[4:0]の値に依らず、Itb3＝Ib3＋Ibu3となる。この場合、スロープD/A変換部B５１８は、例えば、参照信号３の信号レベルの下位５ビットを制御する。

電流Ib3は、抵抗５２０によって電圧に変換され、アナログ信号（参照信号３）として参照信号線１６４−３から出力される。参照信号３の電圧は、AVD−（It3＋Ib3）×R3となる。なお、電流Ibu3が流れる信号線は、電源電位AVD（例えば3.3V）に接続される。

つまり、電流Ib3は、出力される出力電流であり、電流Ibu3は、出力されない非出力電流（捨て電流とも称する）である。つまり、スロープD/A変換部B５１８は、バイアス電圧Vpgに応じた所定の電流Itb3を生成し、その電流Itb3を、デジタル信号CK3[4:0]の値に応じた割合で、単数の出力電流（電流Ib3）と、非出力電流（電流Ibu3）に分割する。そして、この単数の出力電流（電流Ib3）は、電圧に変換され、アナログ信号（参照信号３）として出力される。つまり、スロープD/A変換部B５１８は、この単数の出力電流（電流Ib3）を用いて、スロープD/A変換部T５０５より出力されるアナログ信号（参照信号３）の信号レベルを制御する。

なお、スロープD/A変換部B５１８の並列数は任意であり、５個以外であってもよい。また、スロープD/A変換部B５１８の構成は、スロープD/A変換部B２０６やスロープD/A変換部B２０７と同様であるのでその説明は省略する。

抵抗５２０は、一方の端が電源電位AVDに接続され、他方の端が、電流It3が流れる信号線や参照信号３が流れる参照信号線１６４−３に接続される、抵抗値R3の抵抗である。つまり、抵抗５２０は、電流It3や電流Ib3を電圧に変換する。抵抗５２０の抵抗値R3が、抵抗２０８の抵抗値R1や抵抗２０９の抵抗値R2と互いに異なるようにしてもよい。

分周器５３１は、入力クロックINCKを分周し、デジタル信号CK3[4:0]を生成する。分周器５３１の分周比を、分周器２１１や分周器２２１の分周比と異なる値とすることにより、デジタル信号CK3[4]を、デジタル信号CK1[4]やデジタル信号CK2[4]と異なる周波数とすることができる。NOTゲート５３２は、その内、デジタル信号CK3[4]を反転させ、デジタル信号xCK3[4]を生成する。シフトレジスタ５３３は、そのデジタル信号xCK3[4]を用いてデジタル信号TH3[k:0]を生成する。シフトレジスタ５３３は、そのデジタル信号TH3[k:0]をスロープD/A変換部T５０５に供給する。また、分周器５３１は、生成したデジタル信号CK3[4:0]をスロープD/A変換部B５１８（スロープD/A変換部B3）に供給する。

この場合も、図１１の例と同様に、デジタル信号xCK2[4]がデジタル信号xCK1[4]の２倍の周波数とするが、デジタル信号xCK2[4]の遷移が速いため、デジタル信号xCK3[4]は、デジタル信号xCK1[4]と同じもしくは遅い周波数に設定する必要がある。ここではデジタル信号xCK3[4]は、デジタル信号xCK1[4]に対し1/2倍の周波数とする。

なお、図２２において点線で示されるように、スロープD/A変換部T５０５に、抵抗２０８、抵抗２０９、および抵抗５２０を加えて、スロープD/A変換部T５４１としてもよい。スロープD/A変換部T５４１は、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、およびデジタル信号TH3[k:0]をD/A変換し、アナログ信号として、参照信号１乃至参照信号３を出力することができる。また、図２２において点線で示されるように、スロープD/A変換部T５４１の構成に、スロープD/A変換部B２０６、スロープD/A変換部B２０７、およびスロープD/A変換部B５１８を加えて、スロープD/A変換部５４２としてもよい。スロープD/A変換部５４２は、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、デジタル信号TH3[k:0]、デジタル信号CK1[4:0]、デジタル信号xCK2[4:0]、デジタル信号CK3[4:0]をD/A変換し、アナログ信号として、下位ビットも含む参照信号１乃至参照信号３を出力することができる。

なお、図２２において点線で示されるように、分周器２１１、NOTゲート２１２、シフトレジスタ２１３、分周器２２１、NOTゲート２２２、シフトレジスタ２２３、NOTゲート２２４、NOTゲート２２５、分周器５３１、NOTゲート５３２、シフトレジスタ５３３をまとめて、デジタル信号生成部５４４としてもよい。デジタル信号生成部５４４は、入力クロックINCKを用いて、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、デジタル信号TH3[k:0]、デジタル信号CK1[4:0]、デジタル信号xCK2[4:0]、およびデジタル信号CK3[4:0]を生成し、それらをスロープD/A変換部５４２に供給する。

＜スロープD/A変換部T＞
図２３は、スロープD/A変換部T５０５の主な構成例を示す図である。図２３においては、スロープD/A変換部T５０５の、並列に配置される（ｋ＋１）個の構成の内の１つのみが示されている。その他のｋ個の構成も、図２３に示される構成と同様であるので、それらについての説明は省略する。

図２３に示されるように、スロープD/A変換部T５０５は、NMOSスイッチ２７１、NMOSスイッチ２７２、およびNMOSスイッチ２７３に加え、さらに、NMOSスイッチ５５１を有する。また、スロープD/A変換部T５０５は、NOTゲート５６１、NORゲート５６２、NOTゲート５６３、NORゲート５６４、NORゲート５６５、およびNMOS電流源２７７（NMOS電流源T）を有する。

NMOSスイッチ２７１乃至NMOSスイッチ２７３、並びに、NMOSスイッチ５５１は、その電流Ittの経路を制御する。NMOSスイッチ５５１は、NMOS電流源２７７と抵抗５２０との接続を制御する。すなわち、NMOSスイッチ５５１は、電流Ittを電流It3とするか否かを制御する。

NMOSスイッチ２７１乃至NMOSスイッチ２７３、並びに、NMOSスイッチ５５１は、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、およびデジタル信号TH3[k:0]により、いずれか１つがオンになるように制御される。

シフトレジスタ２１３から供給されるデジタル信号TH1[k:0]は、NOTゲート５６１、NORゲート５６４、およびNORゲート５６５に供給される。また、NOTゲート２２４から供給されるデジタル信号xTH2[k:0]は、NOTゲート５６３およびNORゲート５６５に供給される。さらに、シフトレジスタ５３３から供給されるデジタル信号TH3[k:0]は、NORゲート５６２、NORゲート５６４、NMOSスイッチ５５１のゲート、および、NORゲート５６５に供給される。

例えば、デジタル信号TH3[k:0]が「１」の場合、NMOSスイッチ５５１がオンになり、NMOSスイッチ２７１、NMOSスイッチ２７２、およびNMOSスイッチ２７３はオフになる。また、例えば、デジタル信号TH3[k:0]が「０」の場合、NMOSスイッチ５５１がオフになる。このとき、デジタル信号xTH2[k:0]が「１」であれば、NMOSスイッチ２７２がオンになり、NMOSスイッチ２７１およびNMOSスイッチ２７３がオフになる。逆に、デジタル信号xTH2[k:0]が「０」であれば、NMOSスイッチ２７２がオフになり、NMOSスイッチ２７１およびNMOSスイッチ２７３がオンになる。このとき、デジタル信号TH1[k:0]が「１」であれば、NMOSスイッチ２７１がオンになり、NMOSスイッチ２７３がオフになる。逆に、デジタル信号TH1[k:0]が「０」であれば、NMOSスイッチ２７１がオフになり、NMOSスイッチ２７３がオンになる。

このようにすることにより、電流Ittは、電流It1、電流It2、電流It3、または電流Ituのいずれかとされる。つまり、NMOSスイッチ２７１乃至NMOSスイッチ２７３、並びに、NMOSスイッチ５５１は、電流Ittを、電流It1、電流It2、電流It3、電流Ituのいずれにするかを選択する。

なお、図２３において点線で示されるように、NMOSスイッチ２７１乃至NMOSスイッチ２７３、並びに、NMOSスイッチ５５１をまとめてスイッチ５８１としてもよい。つまり、スイッチ５８１は、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、デジタル信号TH3[k:0]を制御信号として駆動し、アナログ信号が出力される複数の出力信号線（参照信号線１６４−１乃至参照信号線１６４−３）のそれぞれに接続される各信号線、並びに、電圧源（電源電位AVD）に接続される信号線と、電流源（NMOS電流源２７７）との接続を制御するスイッチを有する。このスイッチ５８１の構成は、電流Ittを、電流It1、電流It2、電流It3、電流Ituのいずれにするかを選択することができるような構成である限り、任意であり、上述の構成例に限定されない。

また、図２３において点線で示されるように、スイッチ５８１の構成に、NOTゲート５６１、NORゲート５６２、NOTゲート５６３、NORゲート５６４、およびNORゲート５６５をさらに加えて、D/A変換部５８２としてもよい。D/A変換部５８２は、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、デジタル信号TH3[k:0]に応じた電流It1、電流It2、および電流It3を出力することができる。

上述したように、スロープD/A変換部T５０５は、図２３のような構成を（ｋ＋１）個有し、それらを並列に配置している。各構成のNMOS電流源２７７は互いに同一のサイズ（Ｗ長、Ｌ長、並列数等）であり、それぞれ等しい電流を流す。並列に配置された（ｋ＋１）個のこのような構成のそれぞれにおいて、NMOS電流源２７７により生成された電流が流れる経路が選択される。したがって、スロープD/A変換部T５０５全体においては、この選択の比に応じて、NMOS電流源２７７により生成された電流Ittが電流It1、電流It2、電流It3、電流Ituに分割される。つまり、NMOS電流源２７７を、電流It1を流す信号線に接続したスイッチ５８１の数、NMOS電流源２７７を、電流It2を流す信号線に接続したスイッチ５８１の数、NMOS電流源２７７を、電流It3を流す信号線に接続したスイッチ５８１の数、NMOS電流源２７７を、電流Ituを流す信号線に接続したスイッチ５８１の数の比に応じて、電流Ittが電流It1、電流It2、電流It3、電流Ituに分割される。換言するに、オン状態のNMOSスイッチ２７１の数、オン状態のNMOSスイッチ２７２の数、オン状態のNMOSスイッチ５５１の数、オン状態のNMOSスイッチ２７３の数の比に応じて、電流Ittが電流It1、電流It2、電流It3、電流Ituに分割される。

したがって、スロープD/A変換部T５０５は、回路面積や消費電力の増大を抑制することができる。

この場合も、スロープD/A変換部T２０５は、電流（非出力電流）の出力電流と非出力電流への分割を再帰的に繰り返す。このようにすることにより、スロープD/A変換部T５０５は、より容易に、ゲイン制御信号を受けて生成された電流を、複数の出力電流と、非出力電流とに分割することができる。

＜電流値の遷移例＞
図２４に、この場合の電流It1、電流It2、電流It3、電流Ituの電流値の遷移の例を示す。NMOS電流源２７７の１個当たりの電流値をItとすると、（ｋ＋１）個の合計電流Ittは、Itt＝（ｋ＋１）×Itとなる。電流It1の初期値は（ｐ−１）×Itと設定され、電流It2の初期値は（ｍ−１）×Itと設定されている。電流Ittは時間に対し一定で、Itt＝It1＋It2＋It3＋Ituとなっている。A/D変換期間に、デジタル信号TH1[q]がデジタル信号TH3[q]を追い越さないように初期値設定を行い、デジタル信号TH1[q]をデジタル信号xTH2[q]が追い越さないように初期値設定を行う。

抵抗２０８の抵抗値R1、抵抗２０９の抵抗値R2、および抵抗５２０の抵抗値R3の比がR1：R2：R3＝２：４：１である場合、参照信号１乃至参照信号３のそれぞれのスロープの傾きの比は４：−１６：１となる。

以上のように、出力されるアナログ信号が３系統以上の場合も、ゲインを制御するゲイン制御信号を受けて生成される所定の電流が、入力されたデジタル信号の値に応じて複数の出力電流および非出力電流に分割されている。したがって、ゲイン毎にスロープD/A変換部を設ける必要がなく、回路面積や消費電力の増大を抑制することができる。

＜４．その他＞
＜カラムA/D変換＞
なお、以上においては、カラムA/D変換部１６２が画素アレイ１０１のカラム毎に設けられるように説明したが、カラムA/D変換部１６２の数は任意であり、画素アレイ１０１のカラム数より多くても少なくてもよい。例えば、カラムA/D変換部１６２が複数カラム毎に設けられるようにしてもよいし、１カラムのアナログ信号が、複数のカラムA/D変換部１６２によりA/D変換されるようにしてもよい。

＜エリアA/D変換＞
また、以上においては、各単位画素から読み出されたアナログ信号がカラムA/D変換部１６２により（すなわち、カラム毎に）A/D変換されるように説明したが、A/D変換部の構成はこれに限定されない。例えば、画素アレイ１０１において、所定数の単位画素１２１毎に画素ユニットが形成されるようにし、この画素ユニット毎にA/D変換部（エリアA/D変換部とも称する）を設け、各単位画素から読み出されたアナログ信号がこのエリアA/D変換部により（すなわち、画素ユニット毎に）A/D変換されるようにしてもよい。

画素ユニットは、複数の単位画素（例えばＹ行Ｘ列（Ｘ，Ｙは、それぞれ任意の自然数））により構成される単位画素群である。画素ユニットは、画素アレイ１０１全体に形成され、各単位画素１２１は、いずれかの画素ユニットに属する。つまり、画素ユニットは、画素アレイ１０１からなる画素領域を複数に分割する部分領域に含まれる単位画素群である。なお、画素ユニットのサイズ（画素ユニットに含まれる単位画素１２１の数）や形状は任意である。各画素ユニットのサイズ（単位画素１２１の数）や形状が互いに同一でなくてもよい。

各単位画素から読み出されたアナログ信号（例えば画素信号）は、画素ユニット毎に設けられた信号線を介してエリアA/D変換部に供給される。エリアA/D変換部は、上述したカラムA/D変換部１６２やカラムA/D変換部４１１と同様に、参照信号生成部１６３が生成する複数の参照信号を利用して、各単位画素から読み出されたアナログ信号を画素ユニット毎にA/D変換する。

このような場合においても、参照信号生成部１６３が、上述した各実施の形態において説明したような構成を有するようにしてもよい。つまり、画素ユニット毎にA/D変換を行う場合にも、本技術を適用することができ、上述した各実施の形態の場合と同様の効果を得ることができる。

＜その他信号＞
また、本技術は、例えば、画素アレイ１０１の全ての単位画素から読み出されたアナログ信号を１つのA/D変換部においてA/D変換する場合にも適用することができる。つまり、本技術は、複数系統の参照信号を生成する参照信号生成部であれば適用することができ、その複数系統の参照信号がどのようなA/D変換部により利用されるようにしてもよい。

また、本技術を適用して生成される参照信号は、任意の信号のA/D変換に利用することができ、例えば、単位画素から読み出されたアナログ信号以外の信号のA/D変換に用いられるようにしてもよい。すなわち、本技術は、イメージセンサに限らず、任意のデバイスに適用することができる。さらに、本技術を適用して生成される信号は、A/D変換部により利用される参照信号でなくてもよい。つまり、本技術は、複数系統の任意の信号を生成する場合に適用することができる。

＜多層構造＞
また、イメージセンサ１００の回路構成は、単数の半導体基板に形成されるようにしてもよいし、複数の半導体基板に形成されるようにしてもよい。例えば、イメージセンサ１００が、複数の半導体基板が互いに重畳された多層構造の半導体基板を有し、図１等に示したイメージセンサ１００の回路構成が、それらの半導体基板に形成されるようにしてもよい。例えば、第１の半導体基板に画素アレイ１０１が形成され、第２の半導体基板に列並列処理部１０２（カラムA/D変換部１６２や参照信号生成部１６３等）が形成されるようにしてもよい。半導体基板の数、各半導体基板の形状や大きさ、どの半導体基板にどの構成が形成されるか等は任意である。

＜撮像装置＞
本技術は、任意のシステム、装置、処理部等に適用することができる。例えば、本技術を、撮像素子を用いる撮像装置に適用してもよい。図２５は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図２５に示される撮像装置６００は、被写体を撮像し、その被写体の動画像や静止画像を画像データとして出力する装置である。

図２５に示されるように撮像装置６００は、光学部６１１、CMOSイメージセンサ６１２、画像処理部６１３、表示部６１４、コーデック処理部６１５、記憶部６１６、出力部６１７、通信部６１８、制御部６２１、操作部６２２、およびドライブ６２３を有する。

光学部６１１は、撮像の際の光学に関する処理を行う。例えば、光学部６１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等を有する。CMOSイメージセンサ６１２による被写体の撮像は、この光学部６１１を介して行われる。つまり、被写体からの光（入射光）は、この光学部６１１を介してCMOSイメージセンサ６１２に供給される。

CMOSイメージセンサ６１２は、撮像素子であり、被写体の撮像に関する処理を行う。例えば、CMOSイメージセンサ６１２は、被写体からの光を受光し、それを光電変換して、画素毎のアナログ信号（画素信号）を生成し、それをA/D変換してデジタルデータ（画像データ）を生成することができる。また、CMOSイメージセンサ６１２は、画像データに対してCDS（Correlated Double Sampling）等の信号処理を行い、処理後の画像データを画像処理部６１３に供給することができる。

画像処理部６１３は、画像データに対する画像処理に関する処理を行う。例えば、画像処理部６１３は、画像データに対して画像処理を行うことができる。この画像処理の内容は任意である。例えば、画像処理部６１３は、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、YC変換等を行うことができる。また、例えば、画像処理部６１３は、画像データを表示部６１４やコーデック処理部６１５に供給することができる。さらに、例えば、画像処理部６１３は、コーデック処理部６１５から画像データを取得することもできる。例えば、画像処理部６１３は、CMOSイメージセンサ６１２により得られた画像データに対して所定の画像処理を施し、画像処理を施した画像データを表示部６１４やコーデック処理部６１５に供給することができる。また、例えば、画像処理部６１３は、コーデック処理部６１５から供給された画像データに対して所定の画像処理を施し、画像処理を施した画像データを表示部６１４やコーデック処理部６１５に供給することができる。

表示部６１４は、例えば、液晶ディスプレイ等を有し、画像の表示に関する処理を行う。例えば、表示部６１４は、画像処理部６１３から供給される画像データの画像（例えば、被写体の画像）を表示することができる。

コーデック処理部６１５は、画像データの符号化・復号に関する処理を行う。例えば、コーデック処理部６１５は、画像データを符号化し、符号化データを生成することができる。例えば、コーデック処理部６１５は、画像処理部６１３、記憶部６１６、通信部６１８等から画像データを取得してそれを符号化して符号化データを生成することができる。また、例えば、コーデック処理部６１５は、符号化データを復号し、復号画像の画像データを生成することができる。例えば、コーデック処理部６１５は、記憶部６１６や通信部６１８等から符号化データを取得してそれを復号して復号画像の画像データを生成することができる。さらに、例えば、コーデック処理部６１５は、画像データや符号化データを、画像処理部６１３、記憶部６１６、出力部６１７、通信部６１８等に供給することができる。

記憶部６１６は、例えばハードディスクや半導体メモリ等を有し、符号化データや画像データの記憶に関する処理を行う。例えば、記憶部６１６は、コーデック処理部６１５から供給される符号化データや画像データ等を記憶することができる。また、例えば、記憶部６１６は、所定のタイミングにおいてまたはコーデック処理部６１５等の要求に応じて、記憶している符号化データや画像データを読み出し、コーデック処理部６１５に供給することができる。

出力部６１７は、例えば外部出力端子等の外部出力インタフェースを有し、画像データや符号化データの出力に関する処理を行う。例えば、出力部６１７は、コーデック処理部６１５から供給される画像データや符号化データを撮像装置６００の外部（例えば他の装置やリムーバブルメディア等）に出力することができる。

通信部６１８は、所定の通信規格の通信インタフェースを有し、他の装置とのデータの送受信に関する処理を行う。例えば、通信部６１８は、コーデック処理部６１５から供給される画像データや符号化データ等の各種情報を、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置に供給することができる。また、例えば、通信部６１８は、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置から、画像データや符号化データ等の各種情報を取得し、それをコーデック処理部６１５に供給することができる。

制御部６２１は、撮像装置６００の各処理部（点線６２０内に示される各処理部、操作部６２２、並びに、ドライブ６２３）の動作を制御する。

操作部６２２は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等の任意の入力デバイスにより構成され、例えばユーザ等による操作入力を受け、その操作入力に対応する信号を制御部６２１に供給する。

ドライブ６２３は、自身に装着された、例えば、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア６２４に記憶されている情報を読み出す。ドライブ６２３は、リムーバブルメディア６２４からプログラムやデータ等の各種情報を読み出し、それを制御部６２１に供給する。また、ドライブ６２３は、書き込み可能なリムーバブルメディア６２４が自身に装着された場合、制御部６２１を介して供給される、例えば画像データや符号化データ等の各種情報を、そのリムーバブルメディア６２４に記憶させることができる。

以上のような撮像装置６００のCMOSイメージセンサ６１２として、各実施の形態において上述した本技術を適用するようにしてもよい。すなわち、CMOSイメージセンサ６１２として、上述したイメージセンサ１００を適用してもよい。これにより、CMOSイメージセンサ６１２は、イメージセンサ１００と同様の効果を得ることができる。したがって、撮像装置６００も同様の効果を得ることができる。

＜本技術の適用分野＞
本技術を適用したシステム、装置、処理部等は、例えば、交通、医療、防犯、農業、畜産業、鉱業、美容、工場、家電、気象、自然監視等、任意の分野に利用することができる。

例えば、本技術は、画像の鑑賞の用に供されるシステムやデバイスにも適用することができる。また、例えば、本技術は、交通の用に供されるシステムやデバイスにも適用することができる。さらに、例えば、本技術は、セキュリティの用に供されるシステムやデバイスにも適用することができる。また、例えば、本技術は、スポーツの用に供されるシステムやデバイスにも適用することができる。さらに、例えば、本技術は、農業の用に供されるシステムやデバイスにも適用することができる。また、例えば、本技術は、畜産業の用に供されるシステムやデバイスにも適用することができる。さらに、例えば、本技術は、火山、森林、海洋等の自然の状態を監視するシステムやデバイスにも適用することができる。また、本技術は、気象観測の用に供されるシステムやデバイスに適用することができる。さらに、本技術は、例えば鳥類、魚類、ハ虫類、両生類、哺乳類、昆虫、植物等の野生生物の生態を観測するシステムやデバイス等にも適用することができる。

＜その他＞
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

例えば、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。

また、例えば、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。

なお、本明細書において複数説明した本技術は、矛盾が生じない限り、それぞれ独立に単体で実施することができる。もちろん、任意の複数の本技術を併用して実施することもできる。例えば、いずれかの実施の形態において説明した本技術を、他の実施の形態において説明した本技術と組み合わせて実施することもできる。また、上述した任意の本技術を、上述していない他の技術と併用して実施することもできる。

なお、本技術は以下のような構成も取ることができる。
（１） デジタル信号をアナログ信号に変換するD/A変換部であって、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて複数の出力電流および非出力電流に分割し、前記複数の出力電流を複数のアナログ信号として出力する第１のD/A変換部
を備える信号処理装置。
（２） 前記第１のD/A変換部は、前記電流を前記デジタル信号の値に応じて第１の出力電流と第１の非出力電流に分割し、前記第１の非出力電流を前記デジタル信号の値に応じて第２の出力電流と第２の非出力電流に分割し、前記第１の出力電流および前記第２の出力電流をそれぞれ出力する
（１）に記載の信号処理装置。
（３） 前記デジタル信号の値は、時間方向に、前記第１の出力電流を増大させ、かつ、前記第２の出力電流を低減させるように変化する
（１）または（２）に記載の信号処理装置。
（４） 前記デジタル信号の値は、時間方向に、前記第１の出力電流および前記第２の出力電流を増大させるように変化する
（１）乃至（３）のいずれかに記載の信号処理装置。
（５） 前記ゲイン制御信号を受けて前記電流を生成する電流源をさらに備える
（１）乃至（４）のいずれかに記載の信号処理装置。
（６） 前記第１のD/A変換部は、前記デジタル信号を制御信号として駆動し、前記アナログ信号が出力される複数の出力端子のそれぞれに接続される各信号線、並びに、電圧源に接続される信号線と、前記電流源との接続を制御するスイッチを有する
（１）乃至（５）のいずれかに記載の信号処理装置。
（７） 前記第１のD/A変換部は、並列に構成される複数の前記スイッチを有し、各信号線と前記電流源とを接続する前記スイッチの数の比に応じて、前記電流を、前記複数の出力電流および前記非出力電流に分割する
（１）乃至（６）のいずれかに記載の信号処理装置。
（８） 前記複数の出力電流のそれぞれに対して、前記出力電流を電圧に変換する抵抗をさらに備える
（１）乃至（７）のいずれかに記載の信号処理装置。
（９） 各出力電流に対応する前記抵抗の抵抗値は、互いに異なる
（１）乃至（８）のいずれかに記載の信号処理装置。
（１０） デジタル信号をアナログ信号に変換する変換部であって、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力された前記デジタル信号の値に応じて単数の出力電流および非出力電流に分割し、前記出力電流を用いて、前記第１のD/A変換部より出力されるアナログ信号の信号レベルを制御する第２のD/A変換部をさらに備える
（１）乃至（９）のいずれかに記載の信号処理装置。
（１１） 前記ゲイン制御信号を生成して前記第１のD/A変換部に供給し、ゲインを制御するゲイン制御部をさらに備える
（１）乃至（１０）のいずれかに記載の信号処理装置。
（１２） 前記デジタル信号を生成し、前記第１のD/A変換部に供給するデジタル信号生成部をさらに備える
（１）乃至（１１）のいずれかに記載の信号処理装置。
（１３） 前記第１のD/A変換部より出力される前記複数のアナログ信号を参照信号として利用して、アナログ信号をデジタル信号に変換するA/D変換部をさらに備える
（１）乃至（１２）のいずれかに記載の信号処理装置。
（１４） 前記A/D変換部は、前記複数のアナログ信号を参照信号として利用することにより、ゲインを適応的に切り替えることができるように構成される
（１）乃至（１３）のいずれかに記載の信号処理装置。
（１５） 前記複数のアナログ信号は、互いに異なる前記A/D変換部により利用される
（１）乃至（１４）のいずれかに記載の信号処理装置。
（１６） 前記A/D変換部は、複数の単位画素が行列状に配置される画素アレイのカラム毎に備えられ、自身に対応するカラムの各画素から読み出された画素信号を、アナログ信号からデジタル信号に変換する
（１）乃至（１５）のいずれかに記載の信号処理装置。
（１７） 前記A/D変換部は、複数の単位画素が行列状に配置される画素アレイのエリア毎に備えられ、自身に対応するエリアの各画素から読み出された画素信号を、アナログ信号からデジタル信号に変換する
（１）乃至（１６）のいずれかに記載の信号処理装置。
（１８） ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて複数の出力電流および非出力電流に分割し、前記複数の出力電流を複数のアナログ信号として出力する
信号処理方法。
（１９） 複数の単位画素が行列状に配置される画素アレイと、
デジタル信号をアナログ信号に変換するD/A変換部であって、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて複数の出力電流および非出力電流に分割し、前記複数の出力電流を複数のアナログ信号として出力するD/A変換部と、
前記D/A変換部より出力される前記複数のアナログ信号を参照信号として利用して、アナログ信号である前記画素アレイから読み出された画素信号をデジタル信号に変換するA/D変換部と
を備える撮像素子。
（２０） 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
複数の単位画素が行列状に配置される画素アレイと、
デジタル信号をアナログ信号に変換するD/A変換部であって、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて複数の出力電流および非出力電流に分割し、前記複数の出力電流を複数のアナログ信号として出力するD/A変換部と、
前記D/A変換部より出力される前記複数のアナログ信号を参照信号として利用して、アナログ信号である前記画素アレイから読み出された画素信号をデジタル信号に変換するA/D変換部と
を備える電子機器。

１００ イメージセンサ， １０１ 画素アレイ， １０２ 列並列処理部， １０３ バス， １０４ 出力端子， １１１ システム制御部， １１２ 行走査部， １１３ 列走査部， １２１ 単位画素， １２２ 垂直信号線， １２３ 信号線， １２４および１２５ 制御線， １３１乃至１３３ 制御線， １５１ フォトダイオード， １５２ 転送トランジスタ， １５３ リセットトランジスタ， １５４ 増幅トランジスタ， １５５ 選択トランジスタ， １５６ フローティングディフュージョン， １６１ バイアス回路， １６２ カラムA/D変換部， １６３ 参照信号生成部， １６４ 参照信号線， １７１ 比較部， １７２ カウンタ， １７３ 判定値ラッチ， １７４ セレクタ， １７５および１７６ キャパシタ， ２０１ 定電圧生成部， ２０２ ゲイン制御デコーダ， ２０３ ゲイン制御D/A変換部， ２０４ カレントミラー， ２０５ スロープD/A変換部T， ２０６および２０７ スロープD/A変換部B， ２０８および２０９ 抵抗， ２１１ 分周器， ２１２ NOTゲート， ２１３ シフトレジスタ， ２２１ 分周器， ２２２ NOTゲート， ２２３ シフトレジスタ， ２２４および２２５ NOTゲート， ２３１ スロープD/A変換部T， ２３２ スロープD/A変換部， ２３３ ゲイン制御部， ２３４ デジタル信号生成部， ２５１ PMOS電流源， ２５２ PMOSスイッチ， ２５３ PMOSスイッチ， ２５４ NOTゲート， ２６１ NMOSFET， ２７１乃至２７３ NMOSスイッチ， ２７４ NOTゲート， ２７５および２７６ NORゲート， ２７７ NMOS電流源， ２８１ スイッチ， ２８２ D/A変換部， ３０１および３０２ NMOSスイッチ， ３０３ NOTゲート， ３０４ NMOS電流源， ３１１および３１２ NMOSスイッチ， ３１３ NOTゲート， ３１４ NMOS電流源， ３３１ フリップフロップ， ３３２ シフトレジスタ初期値制御信号デコーダ， ４１１ カラムA/D変換部， ４２１ 比較部， ４２２ カウンタ， ４２３および４２４ キャパシタ， ４３１ 比較部， ４３２ カウンタ， ４３３および４３４ キャパシタ， ５０５ スロープD/A変換部T， ５１８ スロープD/A変換部B， ５２０ 抵抗， ５３１ 分周器， ５３２ NOTゲート， ５３３ シフトレジスタ， ５４１ スロープD/A変換部T， ５４２ スロープD/A変換部， ５４４ デジタル信号生成部， ５５１ NMOSスイッチ， ５６１ NOTゲート， ５６２ NORゲート， ５６３ NOTゲート， ５６４ NORゲート， ５６５ NORゲート， ５８１ スイッチ， ５８２ D/A変換部， ６００ 撮像装置， ６１２ CMOSイメージセンサ

Claims (19)

1. デジタル信号をアナログ信号に変換するD/A変換部であって、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて第１の出力電流と第１の非出力電流に分割し、前記第１の非出力電流を前記デジタル信号の値に応じて第２の出力電流と第２の非出力電流に分割し、前記第１の出力電流および前記第２の出力電流をそれぞれアナログ信号として出力する第１のD/A変換部
   を備える信号処理装置。
2. 前記デジタル信号の値は、時間方向に、前記第１の出力電流を増大させ、かつ、前記第２の出力電流を低減させるように変化する
   請求項１に記載の信号処理装置。
3. 前記デジタル信号の値は、時間方向に、前記第１の出力電流および前記第２の出力電流を増大させるように変化する
   請求項１に記載の信号処理装置。
4. 前記ゲイン制御信号を受けて前記電流を生成する電流源をさらに備える
   請求項１に記載の信号処理装置。
5. 前記第１のD/A変換部は、前記デジタル信号を制御信号として駆動し、前記アナログ信号が出力される複数の出力端子のそれぞれに接続される各信号線、並びに、電圧源に接続される信号線と、前記電流源との接続を制御するスイッチを有する
   請求項４に記載の信号処理装置。
6. 前記第１のD/A変換部は、並列に構成される複数の前記スイッチを有し、各信号線と前記電流源とを接続する前記スイッチの数の比に応じて、前記電流を、前記複数の出力電流および前記非出力電流に分割する
   請求項５に記載の信号処理装置。
7. 複数の前記出力電流のそれぞれに対して、前記出力電流を電圧に変換する抵抗をさらに備える
   請求項１に記載の信号処理装置。
8. 各出力電流に対応する前記抵抗の抵抗値は、互いに異なる
   請求項７に記載の信号処理装置。
9. デジタル信号をアナログ信号に変換する変換部であって、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力された前記デジタル信号の値に応じて単数の出力電流および非出力電流に分割し、前記出力電流を用いて、前記第１のD/A変換部より出力されるアナログ信号の信号レベルを制御する第２のD/A変換部をさらに備える
   請求項１に記載の信号処理装置。
10. 前記ゲイン制御信号を生成して前記第１のD/A変換部に供給し、ゲインを制御するゲイン制御部をさらに備える
    請求項１に記載の信号処理装置。
11. 前記デジタル信号を生成し、前記第１のD/A変換部に供給するデジタル信号生成部をさらに備える
    請求項１に記載の信号処理装置。
12. 前記第１のD/A変換部より出力される前記複数のアナログ信号を参照信号として利用して、アナログ信号をデジタル信号に変換するA/D変換部をさらに備える
    請求項１に記載の信号処理装置。
13. 前記A/D変換部は、前記複数のアナログ信号を参照信号として利用することにより、ゲインを適応的に切り替えることができるように構成される
    請求項１２に記載の信号処理装置。
14. 前記複数のアナログ信号は、互いに異なる前記A/D変換部により利用される
    請求項１２に記載の信号処理装置。
15. 前記A/D変換部は、複数の単位画素が行列状に配置される画素アレイのカラム毎に備えられ、自身に対応するカラムの各画素から読み出された画素信号を、アナログ信号からデジタル信号に変換する
    請求項１２に記載の信号処理装置。
16. 前記A/D変換部は、複数の単位画素が行列状に配置される画素アレイのエリア毎に備えられ、自身に対応するエリアの各画素から読み出された画素信号を、アナログ信号からデジタル信号に変換する
    請求項１２に記載の信号処理装置。
17. ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて第１の出力電流と第１の非出力電流に分割し、前記第１の非出力電流を前記デジタル信号の値に応じて第２の出力電流と第２の非出力電流に分割し、前記第１の出力電流および前記第２の出力電流をそれぞれアナログ信号として出力する
    信号処理方法。
18. 複数の単位画素が行列状に配置される画素アレイと、
    デジタル信号をアナログ信号に変換するD/A変換部であって、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて第１の出力電流と第１の非出力電流に分割し、前記第１の非出力電流を前記デジタル信号の値に応じて第２の出力電流と第２の非出力電流に分割し、前記第１の出力電流および前記第２の出力電流をそれぞれアナログ信号として出力するD/A変換部と、
    前記D/A変換部より出力される前記複数のアナログ信号を参照信号として利用して、アナログ信号である前記画素アレイから読み出された画素信号をデジタル信号に変換するA/D変換部と
    を備える撮像素子。
19. 被写体を撮像する撮像部と、
    前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
    を備え、
    前記撮像部は、
    複数の単位画素が行列状に配置される画素アレイと、
    デジタル信号をアナログ信号に変換するD/A変換部であって、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて第１の出力電流と第１の非出力電流に分割し、前記第１の非出力電流を前記デジタル信号の値に応じて第２の出力電流と第２の非出力電流に分割し、前記第１の出力電流および前記第２の出力電流をそれぞれアナログ信号として出力するD/A変換部と、
    前記D/A変換部より出力される前記複数のアナログ信号を参照信号として利用して、アナログ信号である前記画素アレイから読み出された画素信号をデジタル信号に変換するA/D変換部と
    を備える電子機器。

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