JP7222736B2 - 撮像素子及びその制御方法、及び撮像装置 - Google Patents

Description

本発明は撮像素子およびその制御方法、及び撮像装置に関し、特に、画素毎にＡＤ変換部を備えた撮像素子およびその制御方法、及び撮像装置に関する。

従来より、被写体の動きなどのイベントの有無を検出し、そのイベントの有無に基づいて画像を記録する撮像装置が知られている。

特許文献１には、画素加算を行う画素加算モードと、画素加算を行わない通常モードとを有し、イベントの発生数が所定数未満の場合に通常モードを用い、イベントが発生していないか、または所定数以上の場合に、画素加算モードを用いる撮像装置が開示されている。このように制御することで、イベントの有無を検出することが可能な撮像装置において、消費電力を低減することが記載されている。

特開２０１８－２２９３５号公報

しかしながら、特許文献１に記載の方法では、イベントの発生数が所定数以上の場合に画素加算モードを用いるのでＡＤ変換の回数が減って低電力となるものの、加算された画像を用いてイベントを高精度に検出するのは困難であった。一方、通常モードでは、画素加算モードのように高頻度でイベントを検出することができない。

本発明は上記問題点を鑑みてなされたものであり、画素毎に高速に被写体の動きを検出すると共に、ＡＤ変換の回数を抑制することを目的とする。

上記目的を達成するために、複数の画素からなる本発明の撮像素子は、各画素が、入射した光の光量に応じた電荷を繰り返し生成する光電変換部と、前記光電変換部で生成された電荷に対応する電圧を、経過時間に応じて変化する参照電圧と比較して、デジタル信号にＡＤ変換するＡＤ変換手段と、前記電荷に対応する電圧に基づく基準電圧を保持する保持手段と、前記光電変換部により新たに生成された電荷に対応する電圧と、前記保持手段に保持された前記基準電圧とに基づく比較結果に応じて、前記新たに生成された電荷に対応する電圧をＡＤ変換するかどうかを切り替える切り替え手段とを有する。

本発明によれば、画素毎に高速に被写体の動きを検出すると共に、ＡＤ変換の回数を抑制することができる。

本発明の実施形態に係る撮像装置の概略構成を示すブロック図。 実施形態に係る撮像素子の構成例を示すブロック図。 第１の実施形態における撮像素子の各画素の構成を示す等価回路図。 第１の実施形態における撮像素子の駆動方法を示すタイミングチャート。 第１の実施形態における撮像装置の処理を示すフローチャート。 第２の実施形態における撮像素子の各画素の構成を示す等価回路図。 第３の実施形態における撮像素子の各画素の構成を示す等価回路図。 第４の実施形態における撮像素子の各画素の構成を示す等価回路図。 第４の実施形態における撮像素子の駆動方法を示すタイミングチャート。 第５の実施形態における撮像素子の各画素の構成を示す等価回路図。 第５の実施形態における撮像素子の駆動方法を示すタイミングチャート。 第６の実施形態における撮像素子の処理を示すフローチャート。 第６の実施形態における画像処理部の制御方法を示すフローチャート。 第７の実施形態における撮像素子のＤＦＥ部の構成を示すブロック図。

以下、添付図面を参照して実施形態を詳しく説明する。尚、以下の実施形態は特許請求の範囲に係る発明を限定するものでするものでなく、また実施形態で説明されている特徴の組み合わせの全てが発明に必須のものとは限らない。実施形態で説明されている複数の特徴うち二つ以上の特徴が任意に組み合わされてもよい。また、同一若しくは同様の構成には同一の参照番号を付し、重複した説明は省略する。

まず、本発明の実施形態に係る撮像装置について説明する。図１は、本発明の撮像装置の構成の一例を示すブロック図である。

撮影光学系１０は、ズームレンズ、フォーカスレンズ等の複数のレンズを含み、レンズ駆動回路１２を介して、後述するシステム制御部１４により制御される。撮像素子１１は複数の画素を含み、撮影光学系１０により結像された光を受光して、光量に応じた電圧に変換する。そして、各画素で得られた電圧をＡＤ変換し、ＡＤ変換により得られた各画素の画素値を含む画素情報を画像処理部１３に送る。なお、ここで送られる画素情報は、各画素の画素値の他に、各画素の座標に関する座標情報を含む。

画像処理部１３は、撮像素子１１から得られる画素値に対して、ホワイトバランス補正、３面同時化処理、ノイズリダクション処理、シャープネス調節等の所定の画像処理を行い、画像データを出力する。また、撮像素子１１は動画の撮影が可能であって、動画撮影時に画像処理部１３は、前のフレームの画素値及び現在のフレームの画素値と、座標情報とに基づいて画像を再構成する処理を行う。なお、この画像再構成処理については、詳細に後述する。

画像処理部１３により画像処理を施された画像データは、記録回路１６において、ＪＰＥＧやＭＰＥＧ等の規格に基づいて圧縮が行われた後、記録媒体１９に記録される。

また、画像処理部１３から出力された画像データは、表示回路１７において８Ｋ ＵＨＤＴＶ、４Ｋ、ＨＤＴＶ他、解像度やフレームレート、輝度域および色域等の表示フォーマット調整を行い、表示装置１８に表示することもできる。なお、表示装置１８は、本実施形態の撮像装置と一体に構成してもよいし、撮像装置とは別に構成し、接続端子を介して接続してもよい。

システム制御部１４は、撮像装置全体を制御するプログラムを実行する。なお、制御プログラムの全部または一部をＲＯＭ１５に格納し、制御モード毎に必要なプログラムを読み出して実行するように構成してもよい。また、システム制御部１４は、画像処理部１３から得られる画像データに対して所定の演算を行うことで、露出制御やＡＦ制御を行うことができる。更に、不図示の操作手段からズーム、フォーカス等の指定を受け付け、レンズ駆動回路１２を介して撮影光学系１０を制御することもできる。

次に、本実施形態に係る撮像素子１１の構成について説明する。図２は、本実施形態に係る撮像素子１１の構成例を示すブロック図である。なお、図２に示す例では、図の簡略化のため、３行４列分の画素２０を示しているが、実際には非常に多くの画素から構成されている。また、画素２０内の括弧に示す（ｐ，ｑ）は、垂直及び水平に２次元状に配置された画素のうち、第ｐ行目かつ第ｑ列目に存在する画素を表す。なお、詳細構成は後述するが、各画素２０は、入射した光を光電変換するフォトダイオードなどの光電変換素子と、光電変換素子により得られたアナログ信号をデジタル信号に変換するＡＤ変換部とを有する。

電源部２１は、不図示の電源ピンを介して、各種電圧を撮像素子１１に供給するものである。なお、電源部２１は、撮像素子１１の外部に構成してあっても構わない。

タイミング発生回路（ＴＧ）２２は、撮像装置のシステム制御部１４からの制御を受けて、垂直同期信号ＶＤ等の各種タイミング信号を発生し、各画素２０、垂直走査回路２３及び水平走査回路２４に供給する。ＴＧ２２からのタイミング信号に基づいて、垂直走査回路２３は、画素２０（ｐ，ｑ）を制御し、水平走査回路２４は、画素２０（ｐ，ｑ）のＬａｔｃｈ端子やｐｓａｖｅ端子に現れる、ＡＤ変換された撮像信号やＡＤ変換した座標に関わる情報を読み出す。より具体的には、垂直走査回路２３は、第ｐ行目の画素２０（ｐ，ｑ）のＬａｔｃｈ端子やｐｓａｖｅ端子に接続されたスイッチを順次オンとして、各列の垂直信号線２５に画素値やＡＤ変換した座標に関わる画素情報を出力する。その後、水平走査回路２４は、垂直信号線２５をスイッチにて水平信号線２６に順次接続していくことで、各画素の情報をデジタルフロントエンド（ＤＦＥ）２７に出力する。

ＤＦＥ２７は、画素値の補正と共に、ＡＤ変換した画素の座標情報など、後述する画像再構成に有効な処理を行う。

出力回路２８は、処理済みの画素値をパラレルシリアル変換し、公知のＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌ）などの高速シリアル伝送フォーマットに変換し、ＡＤ変換した画素の座標情報を付して、画素情報を出力する。

＜第１の実施形態＞
次に、本発明の第１の実施形態について説明する。

●画素構成
まず、第１の実施形態における撮像素子１１の各画素２０の構成について、図３の等価回路図を参照して説明する。

図３において、フォトダイオード等の光電変換部ＰＤは、撮像装置の撮影光学系１０により結像された光を受けて光電変換を行う。光電変換部ＰＤにて発生した信号電荷に対応する信号電圧は、ゲートに転送制御信号ＰＴＸを受ける転送トランジスタＴｘを介して第１のトランジスタＴｒ１のゲートに入力される。第１のトランジスタＴｒ１は、経過時間に応じて変化するランプ信号である参照電圧Ｖｒａｍｐをゲートに受ける第２のトランジスタＴｒ２と、差動対を構成する。ゲートに定電圧Ｖｂを受けるトランジスタＴｖｂは、この差動対の負荷として機能する。

光電変換部ＰＤはまた、オーバーフローゲート（ＯＦＧ）制御信号ＰＯＦＧをゲートに受けるトランジスタＴｏｆによって、信号電荷をドレインに排出することもできる。ドレインは例えば電源電圧ＶＤＤに接続される。

電源電圧ＶＤＤは、前述の差動対の電源としても接続されており、後述する差動対の駆動と併せて、第１のトランジスタＴｒ１のドレイン及びゲートを電源電圧ＶＤＤにリセットすることができる。

本第１の実施形態では、第２のトランジスタＴｒ２のドレイン電圧ともなるノードＶＣＲを、ＮＭＯＳトランジスタＴｒ３のゲートに入力する。そして、必要に応じて低電圧電源ＶＤＤＬ（＜ＶＤＤ）をゲートに入力するトランジスタＴｒ４を通じて、ＮＡＮＤ素子Ｎ１の一方の入力として、ノードＶＣＲの極性（以下、「ＶＣＲ極性」と呼ぶ。）を伝達している。

ＮＡＮＤ素子Ｎ１の他方の入力である制御信号ＣＭＰは、ＡＤ変換の参照電圧Ｖｒａｍｐを、トランジスタＴｒ５を介して第２のトランジスタＴｒ２のゲートに入力するか否かを切り替える制御信号としての機能を持つ。これと同時に、制御信号ＣＭＰは、ＶＣＲ極性がＨｉのときのＮＡＮＤ素子Ｎ１の出力極性を決定する。

ＶＣＲ極性を伝達するノードはまた、制御信号ＩＮＩによりＧＮＤ（Ｌｏ）にリセットすることも可能である。制御信号ＩＮＩがＬｏとなったときは、低電圧電源ＶＤＤＬを電源とするトランジスタＴｒ６やＴｒ７を通じて、このノードをＨｉにする正帰還をかけることができる。これにより、ＶＣＲ極性の変化を制御する負荷ＭＯＳトランジスタＴｖｂのゲート電圧Ｖｂが小さい場合、すなわち差動対の電流が低い場合であっても、ＶＣＲ極性の変化を素早く伝達することができる。以降、トランジスタＴｒ４、Ｔｒ６、Ｔｒ７、ＮＡＮＤ素子Ｎ１をまとめて「正帰還回路」と称する。

ＮＡＮＤ素子Ｎ１の出力はまた、ＨｉからＬｏに変化したときに不図示のカウンタから出力されるカウンタ値ＣＮＴがラッチ回路Ｌａｔ１のＱ端子Ｌａｔｃｈに現れるように、ラッチ回路Ｌａｔ１のクロック端子に入力している。このように、差動対によって、画素の電圧と、時間に比例して変化する参照電圧Ｖｒａｍｐとを比較して、その大小関係が逆転した瞬間のカウンタ値ＣＮＴを記録することでＡＤ変換を行う。なお、本実施形態においては、この大小関係が逆転した瞬間を、「ＡＤ変換の確定時」と呼ぶ。

ここで、本実施形態において重要な構成要素として、次の２点を挙げることができる。１点は、第２のトランジスタＴｒ２の電圧、すなわち参照電圧Ｖｒａｍｐ（基準電圧）の電圧を保持する、容量Ｃが存在することである。もう１点は、容量Ｃへの書き込みを制御するトランジスタＴｒ８のゲートにかかる制御信号ＳＨＴＲが、ＮＡＮＤ素子Ｎ１の出力、すなわちラッチ回路Ｌａｔ１のクロック端子にも入力される信号であることである。これらは、図４に示すタイミングチャートを参照して後述するように、先に処理されたフレームにおけるＡＤ変換の確定時の参照電圧Ｖｒａｍｐ（基準電圧。以下、「光参照電圧」と呼ぶ。）の保持に用いられる。容量Ｃは、ＮＯＲ素子Ｎ２を介してリセットできるように構成されている。

また、パワーセーブ制御信号Ｐｐｓａｖｅをクロック端子に入力するラッチ回路Ｌａｔ２は、正帰還のかかったＶＣＲ極性を記憶し、当該画素の出力信号の一つでもあるパワーセーブ信号ｐｓａｖｅ（判定信号）を生成する。このパワーセーブ信号ｐｓａｖｅによりトランジスタを制御して、正帰還に関わる回路を省電力化する。更に、ラッチ回路Ｌａｔ１にカウンタ値ＣＮＴを入力する配線をスイッチＳＷにより遮断して、低電圧電源ＶＤＤＬやカウンタ値ＣＮＴの負荷を減じて省電力化する。なお、この省電力化に関する動作についても、後述する図４に示すタイミングチャートを参照して説明する。

時刻ｔ４００から時刻ｔ４０７の期間では、全ての画素２０においてＡＤ変換を行う。第１の実施形態では、この間に光参照電圧をＶＳとして容量Ｃで保持する点が重要となる。

また、２フレーム目の期間のうち、時刻ｔ４０７から時刻ｔ４１１の期間では、２フレーム目の画像の各画素の明るさが、１フレーム目よりも明るいかどうか、すなわち各画素の電圧が光参照電圧ＶＳよりも低いか否かを検出する。ここでの検出結果に応じて、時刻ｔ４１１から時刻ｔ４１３において画素選択的にＡＤ変換を行うことにより省電力化の制御を行う。なお、時刻ｔ４０７から時刻ｔ４１１における検出結果に応じて、時刻ｔ４１１から時刻ｔ４１３においてＡＤ変換を行う画素と行わない画素とが存在するので、後に両者について説明する。

時刻ｔ４００において、パワーセーブ制御信号ＰｐｓａｖｅをＨｉとして、パワーセーブ信号ｐｓａｖｅを全画素Ｌｏに初期化しておく。

時刻ｔ４００から時刻ｔ４０１において垂直同期信号ＶＤをＬｏとして、ＮＯＲ素子Ｎ２を介して容量Ｃをリセットする。またこのとき、制御信号ＣＭＰはＬｏとなっているため、ＮＡＮＤ素子Ｎ１の出力端子からの制御信号ＳＨＴＲはＨｉとなる。さらに、このとき制御信号ＣＭＰにより参照電圧Ｖｒａｍｐを第２のトランジスタＴｒ２のゲートから遮断しているので、制御信号ＳＨＴＲをゲートに入力するトランジスタＴｒ８を介して第２のトランジスタＴｒ２のゲートをＬｏにリセットしていることとなる。

一方、第１のトランジスタＴｒ１のゲートは、制御信号ＰＯＦＧと転送制御信号ＰＴＸが共にＨｉとなっており、光電変換部ＰＤと共に電源電圧ＶＤＤにリセットされている。これにより、電圧Ｖｂで制御する負荷ＭＯＳトランジスタＴｖｂの電流は、差動対のうち第１のトランジスタＴｒ１を介して流れ、ＶＣＲノードがＨｉとなる。この期間、低電圧電源ＶＤＤＬが全画素２０でＯＦＦとなっており、いわゆる正帰還回路は機能していないため、制御信号ＩＮＩがＨｉとなってＮＡＮＤ素子Ｎ１の一方の入力ノードがＬｏとなっていても構わない。

時刻ｔ４０１において、垂直同期信号ＶＤがＨｉとなって容量Ｃのリセットを解除し、制御信号ＣＭＰがＨｉとなって第２のトランジスタＴｒ２のゲートに参照電圧Ｖｒａｍｐを入力する。ここで、参照電圧Ｖｒａｍｐの初期電圧を、ＯＦＧ制御信号ＰＯＦＧと転送制御信号ＰＴＸとをＬｏとして光電変換部ＰＤと第１のトランジスタＴｒ１のゲート電圧リセットを解除した直後の電圧（ほぼ電源電圧ＶＤＤと等しい。）よりも大きくしておく。これにより、差動対のうち、第２のトランジスタＴｒ２を介して電流が流れるようになり、ノードＶＣＲはＬｏとなる。制御信号ＣＭＰがＨｉとなっても、制御信号ＩＮＩがＨｉであることによってＮＡＮＤ素子Ｎ１の一方の入力ノードがＬｏとなっているため、出力端子からの制御信号ＳＨＴＲはＨｉを維持する。なお、時刻ｔ４０１の転送制御信号ＰＴＸをＬｏとした瞬間から、光電変換部ＰＤにおける蓄積が開始される。ただし、時刻ｔ４０３から時刻ｔ４０４の間に再度転送制御信号ＰＴＸをＨｉとするまでの時間が所望の蓄積期間となるよう、時刻ｔ４０１から時刻ｔ４０２までの間に転送制御信号ＰＴＸをＬｏとするタイミングを制御しても構わない。

時刻ｔ４０２において、低電圧電源ＶＤＤＬを全画素２０でＨｉとし、制御信号ＩＮＩをＬｏとする。これにより、正帰還回路がＯＮとなり、時刻ｔ４０１においてＬｏとなっているＶＣＲ極性がＮＡＮＤ素子Ｎ１の一方の入力ノードの極性として伝達される。したがってＮＡＮＤ素子Ｎ１の出力端子からの制御信号ＳＨＴＲはＨｉを維持する。

時刻ｔ４０３から時刻ｔ４０４において転送制御信号ＰＴＸをＨｉとして、時刻ｔ４０１から時刻ｔ４０４までに光電変換部ＰＤが蓄積した信号電荷を第１のトランジスタＴｒ１のゲートに転送する。

そして時刻ｔ４０５において、参照電圧Ｖｒａｍｐの電圧変化を開始するとともに、カウンタＣＮＴをイネーブルとする。この参照電圧Ｖｒａｍｐの電圧変化は、時刻ｔ４０５からの経過時間に比例するものとする。

時刻ｔ４０６において、画素２０の信号電荷に対応した第１のトランジスタＴｒ１のゲートの電圧が参照電圧Ｖｒａｍｐを下回ると、差動対の第１のトランジスタＴｒ１側に電流が流れてノードＶＣＲがＨｉとなる。すると、ＮＡＮＤ素子Ｎ１の入力が共にＨｉとなるので、ＮＡＮＤ素子Ｎ１の出力端子から制御信号ＳＨＴＲがＬｏとなる。これにより、時刻ｔ４０５からの経過時間に対応するカウンタ値ＣＮＴをラッチ回路Ｌａｔ１にラッチし、端子Ｌａｔｃｈに出力させて、画素２０のＡＤ変換を完了する。この瞬間を司るＮＡＮＤ素子Ｎ１の出力端子から出力される制御信号ＳＨＴＲは、容量Ｃへの参照電圧Ｖｒａｍｐの電圧サンプルホールド時刻も決定する。言い換えると、参照電圧Ｖｒａｍｐと大小比較するＡＤ変換の確定時の参照電圧Ｖｒａｍｐを容量Ｃにサンプルホールドするので、１フレーム目の光信号に対応した参照電圧Ｖｒａｍｐが、光参照電圧ＶＳとして容量Ｃに保持されることとなる。

時刻ｔ４０７において、制御信号ＣＭＰをＬｏとすることにより、全画素２０のＮＡＮＤ素子Ｎ１の出力である制御信号ＳＨＴＲをＨｉとする。すると、第２のトランジスタＴｒ２のゲートから参照電圧Ｖｒａｍｐを遮断し、代わりに容量Ｃに保持された画素毎に異なる光参照電圧ＶＳに対応した電圧を第２のトランジスタＴｒ２のゲートに入力する。また時刻ｔ４０８までの間、制御信号ＰＯＦＧと転送制御信号ＰＴＸをＨｉとして、第１のトランジスタＴｒ１のゲートと光電変換部ＰＤを電源電圧ＶＤＤにリセットする。

次に、１フレーム目の蓄積期間である時刻ｔ４０１から時刻ｔ４０４までの時間と同一の時間となるように時刻ｔ４１０を設定し、時刻ｔ４０９から時刻ｔ４１０において転送制御信号ＰＴＸをＨｉとする。これにより、容量Ｃに保持された光参照電圧ＶＳに対応する電圧と、時刻ｔ４０８から時刻ｔ４１０までの２フレーム目の蓄積期間に光電変換部ＰＤにより蓄積された信号電荷（光信号）に対応する電圧とを、差動対で比較することとなる。

この比較の比較結果、光信号に対応する電圧が光参照電圧ＶＳよりも小さい場合、すなわち、２フレーム目の方が明るい場合にはＶＣＲ極性はＬｏとなり、光参照電圧ＶＳ以上の場合、すなわち、２フレーム目の方が暗い場合には、ＶＣＲ極性はＨｉとなる。

そして、時刻ｔ４１０でパワーセーブ制御信号ＰｐｓａｖｅをＨｉに立ち上げて、差動対のＶＣＲ極性を、ラッチ回路Ｌａｔ２でラッチする。これにより、ラッチ回路Ｌａｔ２でラッチされたＶＣＲ極性が、２フレーム目の間のパワーセーブ信号ｐｓａｖｅとなる。そして、パワーセーブ信号ｐｓａｖｅがＨｉの場合、すなわち、２フレーム目の方が暗い場合には、正帰還回路への低電圧電源ＶＤＤＬの供給やカウンタＣＮＴの当該画素への供給を停止する。これにより、時刻ｔ４１１からの２フレーム目のＡＤ変換を行わない画素の低電力化に寄与する。

例えば、暗い環境下で赤外照明を用いた監視カメラなどでは、画角から当該赤外照明を反射した人物や物体を抽出してＡＤ変換し、そうでない背景を構成する画素をＡＤ変換せず低電力化することができる。このような光参照電圧ＶＳとの大小関係比較を差動対を用いることで、たとえ電圧Ｖｂで制御する負荷トランジスタＴｖｂの電流が小さくても非常に高速に行うことができる。そうした点でも低電力化に寄与する。

さらに時刻ｔ４１０から時刻ｔ４１１において、垂直同期信号ＶＤをＬｏとしてＮＯＲ素子Ｎ２の出力をＨｉとして容量Ｃをリセットする。ただし、ＮＯＲ素子Ｎ２の他方の入力はパワーセーブ信号ｐｓａｖｅであり、光参照電圧ＶＳよりも明るくなった画素以外はＨｉである。そのため、ＡＤ変換を行わない画素のＮＯＲ素子Ｎ２の出力はＬｏのままであるので、１フレーム目の光参照電圧ＶＳが容量Ｃに維持される。

参照電圧Ｖｒａｍｐは、時刻ｔ４１１までのいずれかの時刻（ここでは時刻ｔ４０９）にて初期電圧にリセットしておく。そして、時刻ｔ４１１において時刻ｔ４０５と同様に参照電圧Ｖｒａｍｐの電圧変化を開始し、時刻ｔ４１３までの間で２フレーム目のＡＤ変換を画素選択的に行う。ＡＤ変換を行うため、時刻ｔ４１１において制御信号ＣＭＰを再びＨｉにして参照電圧Ｖｒａｍｐを第２のトランジスタＴｒ２のゲートに入力し、カウンタＣＮＴを再度イネーブルとする。ここで、上述したように、ＡＤ変換を行わない画素のパワーセーブ信号ｐｓａｖｅはＨｉであるので、ラッチ回路Ｌａｔ１にカウンタ値ＣＮＴを入力する配線は、スイッチＳＷがＯＦＦとなることにより遮断され、ＡＤ変換は行われない。一方、パワーセーブ信号ｐｓａｖｅがＬｏである画素では、スイッチＳＷはＯＮとなり、ラッチ回路Ｌａｔ１にカウンタ値ＣＮＴが入力されるため、画素選択的にＡＤ変換が行われることになる。

また、この２フレーム目でＡＤ変換された画素では、時刻ｔ４０５から時刻ｔ４０７における１フレーム目のＡＤ変換と同様に、差動対の大小関係が確定した時刻ｔ４１２のときの参照電圧Ｖｒａｍｐの電圧が、先にリセットしておいた容量Ｃに保持される。これにより、ＡＤ変換を行った画素については、不図示の３フレーム目の光信号の電圧を、２フレーム目の光参照電圧ＶＳと比較することが可能となる。

このように、本第１の実施形態における駆動方法は、時刻ｔ４００から時刻ｔ４０７で行われる処理を１回と、時刻ｔ４０７から時刻ｔ４１３の処理を複数回行うものである。

なお、２フレーム目の光信号の電圧を容量Ｃに保持された光参照電圧ＶＳと比較したり、画素選択的なＡＤ変換をしたりする時刻ｔ４０７から時刻ｔ４１３において、１フレーム目の光信号をＡＤ変換した画素値と、パワーセーブ信号ｐｓａｖｅとを、全画素から水平走査回路２４及び垂直走査回路２３によりＤＦＥ２７及び出力回路２８を介して画像処理部１３に伝送しておく。２フレーム目以降は画素選択的にＡＤ変換を行っているため、画素値は小さなデータ量となるが、同様に次のフレーム期間でパワーセーブ信号ｐｓａｖｅと共に画像処理部１３に伝送する。以下、Ｎフレーム目の画素２０（ｐ，ｑ）のパワーセーブ信号ｐｓａｖｅをｐｓａｖｅＮ（ｐ，ｑ）、画素値をＳｉｇＮ（ｐ，ｑ）と表す。

●画像再構成処理
続いて、画素値ＳｉｇＮ（ｐ，ｑ）とパワーセーブ信号ｐｓａｖｅ（ｐ，ｑ）とを用いた画像再構成処理について説明する。

図５は、第１の実施形態の撮像装置における処理の一例を示すフローチャートであり、特に、画像再構成処理について詳しく表している。Ｓ５００にて処理を開始すると、Ｓ５０１にて、１フレーム目の場合、図４のタイミングチャートにおける時刻ｔ４００から時刻ｔ４０７に相当する光電変換部ＰＤの電荷蓄積とＡＤ変換を行う。次のＳ５０２にて、画素値ＳｉｇＮ（ｐ，ｑ）及びパワーセーブ信号ｐｓａｖｅＮ（ｐ，ｑ）を画像処理部１３に出力する。

Ｓ５０３にて、画像処理部１３は、Ｎ＝１フレーム目であるか判定し、１フレーム目の場合はＳ５１４に進み、１フレーム目でない場合はＳ５０５からＳ５１２で行われる画像再構成処理に進む。この画像再構成処理では、１フレーム前の画像をベースとした処理を行う。

まずＳ５０５では、処理対象画素の座標を（０，０）に初期化する。Ｓ５０６では、Ｎフレーム目の画素２０（ｐ，ｑ）のパワーセーブ信号ｐｓａｖｅＮ（ｐ，ｑ）の極性を確認する。ここで、Ｌｏである場合はＳ５０７に進み、Ｎフレーム目の画素２０（ｐ，ｑ）の画素値を、画素値ＳｉｇＮ（ｐ，ｑ）とする。一方、パワーセーブ信号ｐｓａｖｅＮ（ｐ，ｑ）が１（Ｈｉ）である場合は画素値を更新せず、Ｎ－１フレーム目の画素値ＳｉｇＮ－１（ｐ，ｑ）としたまま、Ｓ５０８に進む。

Ｓ５０８にて、列座標を表すｑが最大値ｑＭＡＸであるか確認し、達していないときはＳ５１０に進んでｑをインクリメントし、Ｓ５０６及びＳ５０７の画素値更新処理を繰り返す。ｑがｑＭＡＸに達していたときはＳ５０９に進んでｑのみを初期化し、さらにＳ５１１に進む。

Ｓ５１１において、行座標を表すｐが最大値ｐＭＡＸであるか確認し、達していないときはＳ５１２に進んでｐをインクリメントし、Ｓ５０６からＳ５１０の画素値更新及びｑのインクリメントを繰り返す。ｐがｐＭＡＸに達したら再構成処理を終了し、Ｓ５１４に進む。

Ｓ５１４にて、１フレーム目の画像の画像処理、または２フレーム以降の再構成画像の画像処理を行う。

Ｓ５１５にて、撮影を終了するか判定し、終了しない場合はＳ５１６に進んでＮをインクリメントして、Ｓ５０１から次のフレームの処理を再開する。撮影を終了する場合はＳ５１７にて処理を終了する。

上記の通り第１の実施形態によれば、前のフレームの光参照電圧と、現在のフレームの光信号の電圧を、画素毎に設けた差動対によって遅滞なく大小比較することができる。これにより、ＡＤ変換を行いながら画素毎に高速に輝度変化を検出することができると共に、明るく変化した画素の画素値のみをＡＤ変換するので、ＡＤ変換時の消費電力を下げることができる。また、画素毎のＡＤ変換に用いる差動対を用いて次のフレームのＡＤ変換の必要性を判定することで、画角の中で小さな被写体の動きを検出することもできるようになると共に、この検出のための動作も低い電流で行うことができる。

なお、この判定時の正帰還回路は必ずしも必要でない。正帰還回路は、ＡＤ変換の確定時に第１のトランジスタＴｒ１のゲートと第２のトランジスタＴｒ２のゲートの電圧を素早く大小比較するのに必要な回路である。従って、第２のトランジスタＴｒ２側に入力する容量Ｃにオフセット電圧を加えることができれば、差動対のこうしたゆらぎを超えてＡＤ変換対象画素を決定することができるため、正帰還回路を省略することができる。

また、第１のトランジスタＴｒ１のドレインノードを正帰還回路に接続し、あるいはノードＶＣＲの反転極性を伝達するように構成し、暗くなった画素をＡＤ変換できるように構成しても構わない。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。

図６は、第２の実施形態における撮像素子１１の画素２０の構成の一例を示す等価回路図である。第１の実施形態で説明した図３との差は、制御信号ＳＨＴＲをトランジスタＴｒ８のゲートに入力する前に、反転素子ＮＯＴ１，ＮＯＴ２を２段直列し、遅延回路を構成している点である。なお、２段は一例であって、反転素子を偶数段直列すればよい。

これにより、反転素子ＮＯＴ２への入力と、反転素子ＮＯＴ１の出力すなわち制御信号ＳＨＴＲは同極性でありながら、ラッチ回路Ｌａｔ１におけるＡＤ変換の確定時よりも遅れたタイミングでＳＨＴＲが発生することとなる。従って、容量Ｃには、ＡＤ変換の確定時の参照電圧Ｖｒａｍｐよりも低い電圧、すなわちわずかに明るい電圧ＶＳ’が保持される。そのため、図４のタイミングチャートにおける時刻ｔ４０９から時刻ｔ４１１で行われる次のフレームの光信号との明暗比較における比較結果、光参照電圧ＶＳよりも明るい電圧ＶＳ’より明るいときにパワーセーブ信号ｐｓａｖｅがＬｏとなる。これにより、ノイズ等の影響を超えて明るく変化した画素に対してのみ、ＡＤ変換することができる。

上記の通り第２の実施形態によれば、画素毎にＡＤ変換の確定時から遅れて参照電圧Ｖｒａｍｐを容量Ｃにサンプルホールドするため、次のフレームがノイズ等の影響を超えて明るく変化した画素のみをＡＤ変換することができる。これにより、より多くの画素でＡＤ変換にかかる電力を低減することができる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。

図７は、第３の実施形態における撮像素子１１の画素２０の構成の一例を示す等価回路図である。第１の実施形態で説明した図３との差は、制御信号ＣＭＰをゲートに受けるトランジスタＴｒ１０を介して、電圧Ｖｃを容量Ｃの一端に入力できるように構成している点である。

図４のタイミングチャートにおける時刻ｔ４０７から時刻ｔ４１１のように制御信号ＣＭＰがＬｏのとき、トランジスタＴｒ１０はＯＮとなる。制御信号ＳＨＲＴがＨｉであることと併せ、第２のトランジスタＴｒ２のゲートに容量Ｃに保持された光参照電圧ＶＳとＶｃとの和を入力することができる。これにより、Ｖｃが負電圧であれば、光参照電圧ＶＳよりもＶｃだけ明るいときにパワーセーブ信号ｐｓａｖｅがＬｏとなり、ノイズ等の影響を超えて明るく変化した画素のみをＡＤ変換することができる。

上記の通り第３の実施形態によれば、サンプルホールドした容量Ｃの電圧にオフセット電圧Ｖｃを加算することができるため、次のフレームがノイズ等の影響を超えて明るく変化した画素のみをＡＤ変換することができる。これにより、より多くの画素でＡＤ変換にかかる電力を低減することができるようになる。

なお、Ｖｃを正電圧として、明るく変化した画素を多めにＡＤ変換しても構わない。また、ＶｃをＩＳＯ感度、ゲイン、蓄積時間等の撮影条件に応じて変更しても構わない。

＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。

図８は、第４の実施形態における撮像素子１１の画素２０の構成の一例を示す等価回路図である。第１の実施形態で説明した図３との差は、容量Ｃへの制御信号ＳＨＴＲを独立させている点である。そして、後述する図９に示すタイミングチャートに示すように、差動対が静定したときにＬｏとして、トランジスタＴｒ１１を介して容量Ｃに光参照電圧ＶＳを保持する。

図９は、第４の実施形態に係る撮像素子１１の駆動方法を示すタイミングチャートである。図９において、時刻ｔ９００からｔ９０５の処理は、図４に示す処理と同様であるため、説明を省略する。第１の実施形態で説明した図４との差は、時刻ｔ９０６におけるＡＤ変換の確定時に光参照電圧ＳＶを容量Ｃに保持するのではなく、新たに追加した時刻ｔ９０７から時刻ｔ９０９の間の制御信号ＳＨＴＲのＬｏ極性への変化に応じて保持する点である。時刻ｔ９０９からｔ９１５のＡＤ変換対象画素を決定する期間と次のフレームのＡＤ変換期間とは、参照電圧Ｖｒａｍｐを初期電圧にリセットするタイミングを除いて図４のタイミングチャートの時刻ｔ４０７からｔ４１３と同様であるため、説明を省略する。

時刻ｔ９０６において、参照電圧Ｖｒａｍｐを電源電圧ＶＤＤより高い初期電圧にリセットする。これにより、全画素２０において、一旦差動対の電流は第２のトランジスタＴｒ２側を流れ、第１のトランジスタＴｒ１側のドレイン電圧が略電源電圧ＶＤＤに上昇する。この状態で時刻ｔ９０７において制御信号ＣＭＰをＬｏとすると、参照電圧Ｖｒａｍｐが第２のトランジスタＴｒ２のゲートから遮断され、差動対の第２のトランジスタＴｒ２側がフローティング状態となる。すると、差動対は一時的に、第１のトランジスタＴｒ１のゲート電圧に生じている各画素の光信号の電圧を、略電源電圧ＶＤＤのソースフォロワ回路で差動対の共通ソースノードに出力させることとなる。差動対として静定するのを待つと、フローティングであった第２のトランジスタＴｒ２のゲート電圧が第１のトランジスタＴｒ１のゲート電圧に収束して行く。

その後、時刻ｔ９０８において、制御信号ＳＨＴＲをＬｏとして、上記の通り静定した第２のトランジスタＴｒ２のゲート電圧を光参照電圧ＶＳとして容量Ｃに保持する。

このように、静定までの時間を待つ必要は生じるが、ＡＤ変換の確定時の情報を使用せずＴＧ２２からの制御信号によって、容量Ｃに画素毎の光参照電圧ＶＳを保持することもでき、より簡易な回路により実現できる。

＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。第５の実施形態では、明るく変化した画素だけでなく、所定の範囲を超えて暗く変化した画素もＡＤ変換対象画素とするように制御する。

図１０は、第５の実施形態における撮像素子１１の画素２０の構成の一例を示す等価回路図である。第１の実施形態で説明した図３との差は、新たな制御信号ＣＭＰ＋をゲートに受けるトランジスタを介して、電圧Ｖｃと電圧－Ｖｃとを選択的に容量Ｃの一端に入力できるように構成している点である。図４のタイミングチャートの時刻ｔ４０７から時刻ｔ４１１のように、制御信号ＳＨＴＲがＨｉであることと併せ、第２のトランジスタＴｒ２のゲートに容量Ｃに保持された光参照電圧ＶＳとＶｃまたは－Ｖｃとの和を入力することができる。ＡＤ変換対象画素の検出時にオフセットを持たせることができる点は第３の実施形態と同様であるが、どのようにこのオフセットを用いて光参照電圧ＶＳからの明るさの変化範囲を定めているかは、図１１に示すタイミングチャートを参照して後述する。

また、ラッチ回路Ｌａｔ＋を新たに設け、ＶＣＲ極性を、制御信号ＣＭＰ＋がＬｏ、且つパワーセーブ制御信号ＰｐｓａｖｅがＨｉに変化したときにラッチできるように構成している。さらに反転素子Ｎ３とＮＯＲ素子Ｎ４を備えて、ラッチしたＶＣＲ極性と、ＣＭＰ＋がＨｉでパワーセーブ制御信号ＰｐｓａｖｅがＨｉに変化したときのＶＣＲノードの反転極性との否定論理和をパワーセーブ信号ｐｓａｖｅとして記憶、発効できるように構成している。

図１１は、第５の実施形態における撮像素子１１の駆動方法を示すタイミングチャートである。第１の実施形態で説明した図４との差は、新たな制御信号ＣＭＰ＋を追加し、時刻ｔ１１１０から時刻ｔ１１１４でＡＤ変換対象画素を決定する間の、時刻ｔ１１１１にてこのＣＭＰ＋の極性をＬｏからＨｉに変更している点である。また、パワーセーブ制御信号Ｐｐｓａｖｅを２回ＬｏからＨｉに極性変化させている。

制御信号ＣＭＰ＋がＬｏとなっている時刻ｔ１１１０のパワーセーブ制御信号ＰｐｓａｖｅのＬｏからＨｉへの極性変化により、光参照電圧ＶＳ＋Ｖｃよりも明るく変化したか否かをラッチ回路Ｌａｔ＋に記憶する。明るく変化した場合はＬｏであり、暗く変化した場合はＨｉである。ＣＭＰ＋を時刻ｔ１１１１においてＨｉとした後は、光参照電圧ＶＳ－Ｖｃよりも明るく変化したか否かがＶＣＲノードの極性に現れる。明るく変化した場合はＬｏであり、暗く変化した場合はＨｉである。これを反転して、先にラッチしたＬａｔｃｈ＋の極性とＮＯＲ素子にて否定論理和を取り、その否定論理和を、時刻ｔ１１１２にパワーセーブ制御信号Ｐｐｓａｖｅ信号がＬｏからＨｉに変化することで、パワーセーブ信号ｐｓａｖｅとしてラッチする。これにより、パワーセーブ信号ｐｓａｖｅは、光参照電圧ＶＳを中心として±Ｖｃ以内であるときＨｉとなり、±Ｖｃを超えるときＬｏとなる。

これにより、時刻ｔ１１１４から行われる、２フレーム目以降のＡＤ変換対象画素を、±Ｖｃ以上明るさが変化した画素とすることができる。

＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。第６の実施形態では、ある画素２０（ｐ，ｑ）のパワーセーブ信号ｐｓａｖｅＮ（ｎ）がＬｏであるとき、次にＬｏとなるパワーセーブ信号ｐｓａｖｅＮ（ｎ＋Δｎ）のΔｎ（連続数）を画素値ＳｉｇＮ（ｎ）とともに伝送する。これにより、撮像装置の画像処理部１３で行われる画像再構成処理のためのデータ量を軽減する。

図１２は、第６の実施形態における撮像素子１１の駆動方法を示すフローチャートであり、特に、ＤＦＥ２７にて行われるデータ処理の制御を示している。

Ｓ１２００にて処理を開始し、Ｓ１２０１において、撮像素子１１の蓄積とＡＤ変換を終了すると、Ｓ１２０２にて、（ｐ，ｑ）の画素位置をｎとして、ｎ＝０に初期化する。次にＳ１２０３において、Δｎも０に初期化する。

次にＳ１２０４にて、パワーセーブ信号ｐｓａｖｅＮ（ｎ）＝Ｌｏであるか否かを確認し、Ｈｉである場合はＳ１２０５に進み、ΔｎをインクリメントしてＳ１２０４に戻る。Ｌｏである場合はＡＤ変換対象画素であるので、Ｓ１２０６に進んで画素値ＳｉｇＮ（ｎ）と、ここまでにインクリメントしたΔｎを伝送する。次にＳ１２０７に進んでｎをインクリメントし、Ｓ１２０８にてｎが最終画素を表すｎＭＡＸ＝ｐＭＡＸ×水平画素数＋ｑＭＡＸに到達していない限り、Ｓ１２０３に戻り、次のパワーセーブ信号ｐｓａｖｅＮ（ｎ）の極性を確認して行く。

このように、撮像素子のＤＦＥ２７において、パワーセーブ信号ｐｓａｖｅＮ（ｎ）＝Ｈｉとなる画素の画素値ＳｉｇＮ（ｎ）を、撮像装置の画像処理部１３に伝送することがないので、出力回路２８の消費電力を低減することができる。

続いて、このようなデータ伝送を受けて、画像処理部１３にて行われる画像再構成処理について説明する。図１３は、第６の実施形態における撮像装置における処理を示すフローチャートであり、特に、画像再構成処理について詳しく表している。なお、図５に示すフローチャートと同様の処理には同じステップ番号を付し、説明を省略する。また、この画像再構成処理においても、１フレーム前の画像をベースとした処理を行う。

Ｓ５０３にて、１フレーム目では無いと判定された場合、Ｓ１３０５に進み、画素位置を示すｎを０に初期化する。そして、Ｓ１３０６において、Δｎだけ座標ｎをインクリメントすることで画素値更新の必要な座標に移動し、Ｓ１３０７において、Ｎフレーム目の画素２０（ｎ）の画素値を、画素値ＳｉｇＮ（ｎ）に更新する。

Ｓ１３０８にて、画素位置ｎがｎＭＡＸに到達するまで、Ｓ１３０６に戻って画素値更新処理をを繰り返す。

上記の通り本第６の実施形態によれば、撮像素子１１から画像処理部１３へ転送する画素情報を減らすことができると共に、画像処理部１３における画像再構成処理を簡略化することが可能になる。

＜第７の実施形態＞
次に、本発明の第７の実施形態について説明する。第７の実施形態では、パワーセーブ信号ｐｓａｖｅとの積を取った撮像信号ＳｉｇＮ（ｐ，ｑ）を伝送することで、パワーセーブ信号分だけ伝送するデータ量を軽減し、第６の実施形態と同様に出力回路２８の消費電力を低減するものである。

図１４は、第７の実施形態における撮像素子１１のＤＦＥ２７の構成の一例を示すブロックである。ＡＤ変換対象画素すなわち、画素値の更新が必要な画素２０でＬｏとなるパワーセーブ信号ｐｓａｖｅＮ（ｐ，ｑ）に反転素子１４０を介して、乗算器１４１にて当該画素２０の画素値ＳｉｇＮ（ｐ，ｑ）とビット毎乗算を行う。これにより、画素値の更新が必要ではない画素の画素値が０となる。乗算器１４１の出力端子は、例えば出力回路２８に接続される。このため、パワーセーブ信号ｐｓａｖｅ信号分だけ伝送するデータ量を軽減しつつ、画素値更新に必要な画素値Ｓｉｇを撮像装置の画像処理部１３に送ることができる。

画像処理部１３では、第１の実施形態の図５に準じたフローで画像再構成処理を行うが、パワーセーブ信号ｐｓａｖｅＮ（ｐ，ｑ）の極性をＳ５０６で確認する代わりに、画素値ＳｉｇＮ（ｐ，ｑ）が０でないか否かを確認すればよい。そして、０でない場合に、Ｓ５０７のような画素値の更新を行えば良い。

なお、再構成処理の方式はこの他、次にようにして行うこともできる。即ち、パワーセーブ信号ｐｓａｖｅＮ（ｐ，ｑ）を伝送して、本実施形態のＤＦＥ２７と同様の乗算により、Ｎ－１フレームの撮像信号ＳｉｇＮ－１（ｐ，ｑ）と極性を反転したパワーセーブ信号ｐｓａｖｅＮ（ｐ，ｑ）との乗算を取る。そして、得られた画素値ＳｉｇＮ－１（ｐ，ｇ）と、ＳｉｇＮ（ｐ，ｇ）との和によって、Ｎフレーム目の画像を形成する。また、このような画像再構成までを撮像素子のＤＦＥ２７で行っても構わない。

いずれの実施形態においても、光電変換部を含む基板と、正帰還回路や参照電圧発生部やラッチ回路、ＴＧ２２、垂直走査回路２３、水平走査回路２４を含む基板とを、別の半導体プロセスで形成した後、積層接続して、本発明の撮像素子を構成することができる。もちろん、各基板への回路構成はこれに限られるものでは無く、光電変換部を含む基板をいわゆる裏面照射型とし、上述した正帰還回路や差動対の一部を、当該基板の表面側を使用して形成しても構わない。また、画素毎の信号をラッチするためのラッチ回路を、光電変換部を含む基板と別の基板に配置する場合は、画素毎の基板接続部により積層接続すると良い。

発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。

１０：撮像素子、１３：画像処理部、１４：システム制御部、２０：画素、２７：ＤＦＥ部、２８：出力回路、ＰＤ：光電変換部、Ｌａｔ１，Ｌａｔ２，Ｌａｔ３：ラッチ回路、ＳＷ：スイッチ、Ｃ：容量、ｐｓａｖｅ：パワーセーブ信号、Ｐｐｓａｖｅ：パワーセーブ制御信号

Claims (14)

1. 複数の画素からなる撮像素子であって、各画素が、
   入射した光の光量に応じた電荷を繰り返し生成する光電変換部と、
   前記光電変換部で生成された電荷に対応する電圧を、経過時間に応じて変化する参照電圧と比較して、デジタル信号にＡＤ変換するＡＤ変換手段と、
   前記電荷に対応する電圧に基づく基準電圧を保持する保持手段と、
   前記光電変換部により新たに生成された電荷に対応する電圧と、前記保持手段に保持された前記基準電圧とに基づく比較結果に応じて、前記新たに生成された電荷に対応する電圧をＡＤ変換するかどうかを切り替える切り替え手段と
   を有することを特徴とする撮像素子。
2. 前記保持手段は、前記ＡＤ変換手段において前記電荷に対応する電圧がデジタル信号に変換されたときの参照電圧を、前記基準電圧として保持することを特徴とする請求項１に記載の撮像素子。
3. 前記保持手段は、前記光電変換部で生成された電荷に対応する電圧を前記基準電圧として保持することを特徴とする請求項１に記載の撮像素子。
4. 前記保持手段は、前記ＡＤ変換手段において前記電荷に対応する電圧がデジタル信号に変換されたときから予め決められた時間、遅延したときの参照電圧を、前記基準電圧として保持することを特徴とする請求項１に記載の撮像素子。
5. 前記切り替え手段は、前記比較結果が、前記基準電圧に対応する光量よりも前記新たに生成された電荷に対応する電圧に対応する光量が小さいことを示す場合に、ＡＤ変換をしないように切り替えることを特徴とする請求項２乃至４のいずれか１項に記載の撮像素子。
6. 前記切り替え手段は、前記新たに生成された電荷に対応する電圧と、前記基準電圧にオフセット電圧を加算した電圧とを比較し、前記比較結果が、前記基準電圧にオフセット電圧を加算した電圧よりも前記新たに生成された電荷に対応する電圧に対応する光量が小さいことを示す場合に、ＡＤ変換をしないように切り替えることを特徴とする請求項１乃至３のいずれか１項に記載の撮像素子。
7. 前記切り替え手段は、前記新たに生成された電荷に対応する電圧と、前記基準電圧から予め決められた範囲の電圧とを比較し、前記比較結果が、前記新たに生成された電荷に対応する電圧が、前記予め決められた範囲にないことを示す場合に、ＡＤ変換をしないように切り替えることを特徴とする請求項１に記載の撮像素子。
8. 前記ＡＤ変換手段によりＡＤ変換を行った場合に、ＡＤ変換により得られた画素値を含む画像データを出力する出力手段をさらに有することを特徴とする請求項１乃至７のいずれか１項に記載の撮像素子。
9. 前記画像データは、ＡＤ変換を行ったか否かを示す判定信号を更に含むことを特徴とする請求項８に記載の撮像素子。
10. 前記出力手段は、前記ＡＤ変換手段によりＡＤ変換されなかった画素が連続する数を数え、前記画像データは、前記ＡＤ変換されなかった画素が連続する数を更に含むことを特徴とする請求項８に記載の撮像素子。
11. 前記出力手段は、前記ＡＤ変換手段によりＡＤ変換されなかった画素の画素値を０として出力することを特徴とする請求項８に記載の撮像素子。
12. 前記光電変換部が構成された第１の基板と、
    少なくとも前記ＡＤ変換手段が構成された第２の基板と
    を積層して構成したことを特徴とする請求項１乃至１１のいずれか１項に記載の撮像素子。
13. 請求項１乃至１２のいずれか１項に記載の撮像素子と、
    １フレーム前の画像の画素値を、ＡＤ変換して得られた画素値により更新して、新たな画像を構成する画像処理手段と
    を有することを特徴とする撮像装置。
14. 複数の画素からなる撮像素子の制御方法であって、各画素において、
    光電変換部により、入射した光の光量に応じた電荷を繰り返し生成する光電変換工程と、
    ＡＤ変換手段が、前記光電変換工程で生成された電荷に対応する電圧を、経過時間に応じて変化する参照電圧と比較して、デジタル信号にＡＤ変換するＡＤ変換工程と、
    保持手段が、前記電荷に対応する電圧に基づく基準電圧を保持する保持工程と、
    切り替え手段が、前記光電変換部により新たに生成された電荷に対応する電圧と、前記保持工程で保持された前記基準電圧とに基づく比較結果に応じて、前記新たに生成された電荷に対応する電圧をＡＤ変換するかどうかを切り替える切り替え工程と
    を有することを特徴とする撮像素子の制御方法。

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