JP6760064B2 - 比較器、ａｄ変換器、固体撮像装置、電子機器、および比較器の制御方法 - Google Patents

比較器、ａｄ変換器、固体撮像装置、電子機器、および比較器の制御方法 Download PDF

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Description

本開示は、比較器、AD変換器、固体撮像装置、電子機器、および比較器の制御方法に関し、特に、比較器の判定速度を向上させつつ、消費電力を低減させることができるようにする比較器、AD変換器、固体撮像装置、電子機器、および比較器の制御方法に関する。
固体撮像装置の信号読み出し方式で、例えば、画素内などの限られた面積内でAD変換を行う場合、もっとも面積効率が良い方式は、比較器とその後段のデジタル回路で構成される積分型（スロープ型）のAD変換方式である。
積分型のAD変換方式を用いて、限られた面積内でAD変換を実現しようとする技術として、非特許文献１及び２が提案されている。例えば、非特許文献１の方式では、後段のデジタル回路を１つのDRAM回路として、複数回スロープ信号を比較器に入力する回路構成とされている。たとえば8bitのAD変換であれば、同じスロープ信号が８回繰り返し比較器に入力される。そして、比較器の出力が反転した時点の０または１のコードをDRAM回路に記憶する動作が８回繰り返され、全面の比較が終了した時点で、外部に読み出される。
D. Yang, B. Fowler, and A. El Gamal, "A Nyquist rate pixel levelADC for CMOS image sensors," in Proc. IEEE 1998 Custom Integrated Circuits Conf., Santa Clara, CA, May 1998, pp. 237-240. S. Kleinfelder, S. Lim, X. Liu, and A. El Gamal, "A 10 kframe/s 0.18 μm CMOS digital pixel sensor with pixel-level memory," IEEE International Solid-State Circuits Conference, vol. XLIV, pp. 88 - 89, February 2001.
画素内にAD変換器を配置する場合には、画素列ごとにAD変換器を配置するカラム並列などのように比較的面積の自由度がある場合と異なり、回路の収容面積に限りがあるため、要求を十分に満たす比較器を作製することが難しい。例えば、比較の判定速度が遅くなったり、性能を上げようとすると消費電力が大きくなることがある。
本開示は、このような状況に鑑みてなされたものであり、比較器の判定速度を向上させつつ、消費電力を低減させることができるようにするものである。
本開示の第１の側面の比較器は、入力信号と参照信号の電圧を比較して比較結果信号を出力する比較部と、前記比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、前記比較部の出力端子と前記正帰還回路の１の入力端子とを接続する１の配線とを備え、前記比較部は、前記入力信号が入力される第１のトランジスタと、前記参照信号が入力される第２のトランジスタを少なくとも有し、前記第１のトランジスタと前記第２のトランジスタは、第１の基板に配置され、前記正帰還回路は、前記第１の基板と接合された第２の基板に配置されている。
本開示の第２の側面の比較器の制御方法は、比較部と、正帰還回路と、前記比較部の出力端子と前記正帰還回路の１の入力端子とを接続する１の配線とを備え、前記比較部は、前記入力信号が入力される第１のトランジスタと、前記参照信号が入力される第２のトランジスタを少なくとも有し、前記第１のトランジスタと前記第２のトランジスタは第１の基板に配置され、前記正帰還回路は前記第１の基板と接合された第２の基板に配置されている比較器の前記比較部が、入力信号と参照信号との電圧を比較して比較結果信号を出力し、前記正帰還回路が、前記比較結果信号が反転するときの遷移速度を高速化する。
本開示の第１及び第２の側面においては、入力信号と参照信号との電圧が比較されて比較結果信号が出力され、前記比較結果信号が反転するときの遷移速度が高速化される。比較部の出力端子と正帰還回路の１の入力端子とが１の配線で接続される。前記比較部は、前記入力信号が入力される第１のトランジスタと、前記参照信号が入力される第２のトランジスタを少なくとも有し、前記第１のトランジスタと前記第２のトランジスタは第１の基板に配置され、前記正帰還回路は前記第１の基板と接合された第２の基板に配置されている。
本開示の第３の側面のAD変換器は、入力信号と参照信号の電圧を比較して比較結果信号を出力する比較部と、前記比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、前記比較部の出力端子と前記正帰還回路の１の入力端子とを接続する１の配線とを有し、前記比較部は、前記入力信号が入力される第１のトランジスタと、前記参照信号が入力される第２のトランジスタを少なくとも有し、前記第１のトランジスタと前記第２のトランジスタは、第１の基板に配置され、前記正帰還回路は、前記第１の基板と接合されている第２の基板に配置された比較器と、前記比較結果信号が反転したときのコード入力信号を記憶して出力する記憶部とを備える。
本開示の第３の側面においては、入力信号と参照信号との電圧が比較されて比較結果信号が出力され、前記比較結果信号が反転するときの遷移速度が高速化される。比較部の出力端子と正帰還回路の１の入力端子とが１の配線で接続される。前記比較部は、前記入力信号が入力される第１のトランジスタと、前記参照信号が入力される第２のトランジスタを少なくとも有し、前記第１のトランジスタと前記第２のトランジスタは第１の基板に配置され、前記正帰還回路は前記第１の基板と接合された第２の基板に配置されている。
本開示の第４の側面の固体撮像装置は、入力信号と参照信号の電圧を比較して比較結果信号を出力する比較部と、前記比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、前記比較部の出力端子と前記正帰還回路の１の入力端子とを接続する１の配線とを有し、前記比較部は、前記入力信号が入力される第１のトランジスタと、前記参照信号が入力される第２のトランジスタを少なくとも有し、前記第１のトランジスタと前記第２のトランジスタは、第１の基板に配置され、前記正帰還回路は、前記第１の基板と接合された第２の基板に配置されている比較器と、前記比較結果信号が反転したときのコード入力信号を、コード出力信号として記憶して出力する記憶部とを有するAD変換器と、画素に入射された光を受光して光電変換することで生成された電荷信号を、前記入力信号として前記比較部に出力する画素回路とを備える。
本開示の第５の側面の電子機器は、入力信号と参照信号の電圧を比較して比較結果信号を出力する比較部と、前記比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、前記比較部の出力端子と前記正帰還回路の１の入力端子とを接続する１の配線とを有し、前記比較部は、前記入力信号が入力される第１のトランジスタと、前記参照信号が入力される第２のトランジスタを少なくとも有し、前記第１のトランジスタと前記第２のトランジスタは、第１の基板に配置され、前記正帰還回路は、前記第１の基板と接合された第２の基板に配置されている比較器と、前記比較結果信号が反転したときのコード入力信号を、コード出力信号として記憶して出力する記憶部とを有するAD変換器と、画素に入射された光を受光して光電変換することで生成された電荷信号を、前記入力信号として前記比較部に出力する画素回路とを備える固体撮像装置を備える。
本開示の第４及び第５の側面においては、入力信号と参照信号との電圧が比較されて比較結果信号が出力され、前記比較結果信号が反転するときの遷移速度が高速化される。そして、前記比較結果信号が反転されたときのコード入力信号がコード出力信号として記憶されて出力される。画素回路では、画素に入射された光を受光して光電変換することで生成された電荷信号が、前記入力信号として前記比較部に出力される。比較部の出力端子と正帰還回路の１の入力端子とが１の配線で接続される。前記比較部は、前記入力信号が入力される第１のトランジスタと、前記参照信号が入力される第２のトランジスタを少なくとも有し、前記第１のトランジスタと前記第２のトランジスタは第１の基板に配置され、前記正帰還回路は前記第１の基板と接合された第２の基板に配置されている。
比較器、AD変換器、固体撮像装置、及び、電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本開示の第１乃至第５の側面によれば、比較器の判定速度を向上させつつ、消費電力を低減させることができるようにする。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示に係る固体撮像装置の概略構成を示す図である。 画素部の構成例を示すブロック図である。 比較器の詳細構成例を示すブロック図である。 比較器の回路図である。 比較器の入出力信号を示す図である。 ADCの第１の実施の形態を示すブロック図である。 ADCの第１の実施の形態の回路図である。 ADC４２全体の動作及び制御を説明する図である。 コード入力信号が多値信号である場合を説明する図である。 コード入力信号が多値信号である場合を説明する図である。 コード入力信号が多値信号である場合を説明する図である。 コード入力信号が多値信号である場合を説明する図である。 ADCの第２の実施の形態を示す回路図である。 第２の実施の形態に係るADCのラッチ回路のレイアウト例を示す図である。 ADCの第３の実施の形態を示す回路図である。 ADCの第４の実施の形態を示す回路図である。 ADCの第５の実施の形態を示す回路図である。 画素の第１の実施の形態を示す回路図である。 第１の実施の形態に係る画素の動作を説明するタイミングチャートである。 画素の第２の実施の形態を示す回路図である。 画素の第３の実施の形態を示す回路図である。 第３の実施の形態に係る画素の動作を説明するタイミングチャートである。 画素の第４の実施の形態を示す回路図である。 第４の実施の形態に係る画素の動作を説明するタイミングチャートである。 画素共有の第１の実施の形態を示す回路図である。 第１の実施の形態に係る共有画素の動作を説明するタイミングチャートである。 画素共有の第２の実施の形態を示す回路図である。 第２の実施の形態に係る共有画素の動作を説明するタイミングチャートである。 共有画素の読み出し順を説明する図である。 共有画素の読み出し順を説明する図である。 共有画素の読み出し順を説明する図である。 画素共有の第３の実施の形態を示す回路図である。 第３の実施の形態に係る共有画素の動作を説明するタイミングチャートである。 画素共有の第４の実施の形態を示す回路図である。 垂直方向分割制御を説明する図である。 ２枚の半導体基板で構成される例を説明する図である。 ２枚の半導体基板で構成される例を説明する図である。 ２枚の半導体基板で構成される例を説明する図である。 ２枚の半導体基板で構成される例を説明する図である。 ３枚の半導体基板で構成される例を説明する図である。 ３枚の半導体基板で構成される例を説明する図である。 ３枚の半導体基板で構成される例を説明する図である。 側面基板を用いて構成される例を説明する図である。 側面基板を用いて構成される例を説明する図である。 側面基板を用いて構成される例を説明する図である。 画素の第５の実施の形態を示す回路図である。 第５の実施の形態に係る画素の動作を説明するタイミングチャートである。 画素感度を可変とする第１構成例を示す回路図である。 画素感度を可変とする第２構成例を示す回路図である。 スロープ傾きを変更する制御を説明する図である。 コード入力信号の周波数を変更する制御を説明する図である。 デカップリング容量の追加を説明する図である。 ビット回数スロープ入力による駆動を説明する図である。 ビット回数スロープ入力による駆動を説明する図である。 画素の第５の実施の形態を示す回路図である。 光漏れ対策の制御を説明する図である。 反転動作の動作タイミングをずらす構成を説明する図である。 カラムADCの回路構成を示す図である。 カラムADCの回路構成を示す図である。 カラムADCの動作を説明するタイミングチャートである。 黒レベル補正の黒出力画素の配置例を示す図である。 黒レベル補正の補正方法を説明する図である。 黒レベル補正の黒出力画素のその他の配置例を示す図である。 黒レベル補正の制御の例を説明する図である。 画素の第７の実施の形態を示す回路図である。 ラッチ信号のインターリーブ駆動を説明する図である。 ラッチ信号のインターリーブ駆動を説明するタイミングチャートである。 全ビット同時読み出し駆動を説明する図である。 全ビット同時読み出し駆動を説明するタイミングチャートである。 インターリーブ駆動を行う場合のラッチ回路の配線レイアウト例を示す図である。 本開示に係る電子機器としての撮像装置の構成例を示すブロック図である。
以下、本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．固体撮像装置の概略構成例
２．比較器の詳細構成例
３．ADCの第１の実施の形態
４．ADCの第２の実施の形態
５．ADCの第３の実施の形態
６．ADCの第４の実施の形態
７．ADCの第５の実施の形態
８．画素部の第１の実施の形態
９．画素部の第２の実施の形態
１０．画素部の第３の実施の形態
１１．画素部の第４の実施の形態
１２．画素共有の第１の実施の形態
１３．画素共有の第２の実施の形態
１４．画素共有の第３の実施の形態
１５．画素共有の第４の実施の形態
１６．複数基板構成１
１７．複数基板構成２
１８．複数基板構成３
１９．画素部の第５の実施の形態
２０．画素部の第６の実施の形態
２１．カラムADCの構成例
２２．ストリーキング補正演算
２３．画素部の第７の実施の形態
２４．ラッチ回路の出力制御
２５．電子機器への適用例
＜１．固体撮像装置の概略構成例＞
図１は、本開示に係る固体撮像装置の概略構成を示している。
図１の固体撮像装置１は、半導体として例えばシリコン（Si）を用いた半導体基板１１に、画素２１が２次元アレイ状に配列された画素アレイ部２２を有する。そして、半導体基板１１上の画素アレイ部２２の周辺に、画素駆動回路２３、DAC（D/A Converter）２４、垂直駆動回路２５、センスアンプ部２６、出力部２７、及びタイミング生成回路２８が形成されている。
画素２１は、図２に示されるように、その内部に画素回路４１とADC４２を備える。画素回路４１は、受光した光量に応じた電荷信号を生成しかつ蓄積する光電変換部を有し、光電変換部で得られたアナログの画素信号SIGをADC４２に出力する。ADC４２は、画素回路４１から供給されたアナログの画素信号SIGをデジタル信号に変換する。
ADC（AD変換器）４２は、比較器５１とラッチ記憶部５２で構成される。比較器５１は、DAC２４から供給される参照信号REFと画素信号SIGを比較し、比較結果を示す信号として、出力信号VCOを出力する。比較器５１は、参照信号REFと画素信号SIGが同一（の電圧）になったとき、出力信号VCOを反転させる。
ラッチ記憶部５２には、入力信号として、その時の時刻を示すコード値BITXn（ｎ＝１乃至Nの整数）が入力される。そして、ラッチ記憶部５２では、比較器５１の出力信号VCOが反転したときのコード値BITXnが保持され、その後、出力信号Colnとして読み出される。これにより、ADC４２から、アナログの画素信号SIGをNビットにデジタル化したデジタル値が出力される。
図１の画素駆動回路２３は、画素２１内の画素回路４１及び比較器５１を駆動する。DAC２４は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号REFを生成し、各画素２１に供給する。垂直駆動回路２５は、画素２１内で生成されたデジタルの画素信号SIGを、タイミング生成回路２８から供給されるタイミング信号に基づいて、所定の順番でセンスアンプ部２６に出力する。画素２１から出力されたデジタルの画素信号SIGはセンスアンプ部２６で増幅された後、出力部２７から固体撮像装置１の外部へ出力される。出力部２７は、黒レベルを補正する黒レベル補正処理やCDS(Correlated Double Sampling；相関２重サンプリング)処理など、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。
タイミング生成回路２８は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、生成した各種のタイミング信号を、画素駆動回路２３、DAC２４、垂直駆動回路２５等に供給する。
固体撮像装置１は、以上のように構成することができる。なお、図１では、上述したように、固体撮像装置１を構成する全ての回路が、１つの半導体基板１１上に形成されるように説明したが、後述するように、固体撮像装置１を構成する回路を複数枚の半導体基板１１に分けて配置する構成とすることもできる。
＜２．比較器の詳細構成例＞
図３は、比較器５１の詳細構成例を示すブロック図である。
比較器５１は、差動増幅回路６１、正帰還回路（PFB:positive feedback）６２、及び、電流制限部６３により構成される。
図４は、差動増幅回路６１、正帰還回路（PFB:positive feedback）６２、及び、電流制限部６３の回路構成を示す回路図である。
差動増幅回路６１は、差動対となるトランジスタ８１及び８２、カレントミラーを構成するトランジスタ８３及び８４、入力バイアス電流Vbに応じた電流IBを供給する定電流源としてのトランジスタ８５により構成されている。そして、トランジスタ８２と８４の間に、電流制限部６３としてのトランジスタ８６が接続されている。
トランジスタ８１、８２、及び８５は、NMOS(Negative Channel MOS)トランジスタで構成され、トランジスタ８３、８４、及び８６は、PMOS(Positive Channel MOS)トランジスタで構成される。
差動対となるトランジスタ８１及び８２のうち、トランジスタ８１のゲートには、DAC２４から出力された参照信号REFが入力され、トランジスタ８２のゲートには、画素２１内の画素回路４１から出力された画素信号SIGが入力される。トランジスタ８１と８２のソースは、トランジスタ８５のドレインと接続され、トランジスタ８５のソースは、GNDに接続されている。
トランジスタ８１のドレインは、カレントミラー回路を構成するトランジスタ８３及び８４のゲート及びトランジスタ８３のドレインと接続され、トランジスタ８２のドレインは、電流制限部６３としてのトランジスタ８６のドレインと接続されている。トランジスタ８３及び８４のソースは、電源電圧Vddに接続されている。
電流制限部６３としてのトランジスタ８６のソースは、カレントミラー回路を構成するトランジスタ８４のドレインと接続され、トランジスタ８６のゲートは、正帰還回路６２内の所定の接続点に接続されている。
正帰還回路６２は、３つのトランジスタ９１乃至９３で構成される。ここで、トランジスタ９１は、PMOSトランジスタで構成され、トランジスタ９２及び９３は、NMOSトランジスタで構成される。
トランジスタ８４のドレインとトランジスタ８６のソースの接続点が、差動増幅回路６１の出力端とされ、正帰還回路６２内のトランジスタ９１のゲートとトランジスタ９２のドレインに接続されている。差動増幅回路６１から出力された出力信号VCOは、比較器５１の後段のラッチ記憶部５２（図２）に出力されるとともに、正帰還回路６２内のトランジスタ９１のゲートにも出力される。
トランジスタ９１のソースは電源電圧Vddに接続され、トランジスタ９１のドレインは、トランジスタ９２のゲート、トランジスタ９３のドレイン、及び、電流制限部６３であるトランジスタ８６のゲートに接続されている。トランジスタ９２及び９３のソースは、GNDに接続されている。
以上のように構成される比較器５１の動作について説明する。
差動増幅回路６１は、トランジスタ８１のゲートに入力された参照信号REFと、トランジスタ８２のゲートに入力された画素信号SIGとを比較し、参照信号REFと画素信号SIGが同一（の電圧）になったとき、出力信号VCOをHiからLowに反転させる。
出力信号VCOがHiからLowに反転された場合、正帰還回路６２のトランジスタ９１がオンし、ドレイン電圧が持ち上がる。トランジスタ９１のドレインは、トランジスタ９２のゲートと接続されているため、トランジスタ９２がオンする。トランジスタ９２がオンすることにより、トランジスタ９１のゲート及び比較器５１の出力端がGNDに接続されるため、出力信号VCOが急峻にGNDに引き下げられる。これにより、トランジスタ９１がさらに強いオン状態となり、同時に、トランジスタ９２も、さらに強いオン状態となる。
図５は、比較器５１へ入力される信号と、比較器５１から出力される信号を示す図である。
仮に、比較器５１において、正帰還回路６２が無い場合、出力信号VCOは、図５において破線で示されるように、出力の反転が緩やかとなるため、出力の反転検出に時間がかかる。
しかしながら、正帰還回路６２を設けることにより、上述したように、出力信号VCOは、図５において実線で示されるように急峻にGNDに引き下げられ、出力信号VCOの遷移速度が高速化される。これにより、比較器５１の判定速度を向上させることができる。
なお、正帰還回路６２においては、トランジスタ９１及び９２が、一旦オンとなると元に戻らないため、図５に示されるように、初期化信号INIにより、比較動作の最初にトランジスタ９３をオンさせることで、正帰還回路６２が初期状態に設定される。
電流制限部６３の機能について説明する。
仮に、電流制限部６３としてのトランジスタ８６が設けられていないとすると、差動増幅回路６１のトランジスタ８４から正帰還回路６２のトランジスタ９２に流れる、出力信号VCOを高速化するための非常に大きい電流が、流れたままの状態となる。
しかし、電流制限部６３としてのトランジスタ８６を、差動増幅回路６１内のトランジスタ８２と８４の間に挿入することで、出力信号VCOの反転後に、差動増幅回路６１のトランジスタ８４から正帰還回路６２のトランジスタ９２に流れる非常に大きな電流が制限される。制限されたときの電流の大きさは、差動増幅回路６１のカレントミラーのトランジスタ８３及び８４に流れる電流で決定され、カレントミラーのトランジスタ８３及び８４に流れる電流は、定電流源としてのトランジスタ８５の入力バイアス電流Vbにより決定されるため、トランジスタ８５を流れる電流IBとなる。
従って、比較器５１の一連の動作においては、最初、参照信号REFが画素信号SIGよりも大きい状態では、入力バイアス電流Vbにより制限された電流IBが流れる。そして、参照信号REFと画素信号SIGが同一となったときに、比較器５１内で、非常に大きな電流が瞬間的に流れ、出力信号VCOの反転が高速化される。そして、出力信号VCOの反転後、入力バイアス電流Vbにより制限された電流IBと、そのミラー電流IBが比較器５１内を流れる。したがって、電流制限部６３を設けることにより、比較判定後は、比較器５１内を流れる電流が、初期電流IBの２倍に収められ、消費電力が抑制される。
すなわち、固体撮像装置１の画素２１内に設けられた比較器５１によれば、比較器５１の判定速度を向上させつつ、消費電力を低減させることができる。
＜３．ADCの第１の実施の形態＞
図６は、ADC４２の第１の実施の形態を示すブロック図であり、図３に示した比較器５１の詳細構成に、ラッチ記憶部５２を加えたADC４２全体の構成例を示している。
図７は、図４に示した比較器５１の回路図に、ラッチ記憶部５２の回路構成を加えた、ADC４２全体の回路図である。
図８は、図５に示した比較器５１の入出力信号に、ラッチ記憶部５２の動作及び制御を示す信号を加えた、ADC４２全体の動作及び制御を示す信号を示している。
なお、図６以降の説明では、それまでに説明した部分と対応する部分には同一の符号を付してあり、重複する部分についての説明は適宜省略する。
ラッチ記憶部５２には、図７の回路図に示されるように、AD変換ビット数であるNビットに対応して、N個のラッチ回路（データ記憶部）１０１−１乃至１０１−Nが設けられている。なお、以下において、N個のラッチ回路１０１−１乃至１０１−Nそれぞれを特に区別する必要がない場合は、単にラッチ回路１０１と記述する。
N個のラッチ回路１０１−１乃至１０１−Nのトランジスタ１１１のゲートには、比較器５１の出力信号VCOが入力される。
ｎビット目のラッチ回路１０１−ｎのトランジスタ１１１のドレインには、そのときの時刻を示す０または１のコード入力信号（コード値）BITXnが入力される。コード入力信号BITXnは、例えば、グレイコード等のビット信号である。ラッチ回路１０１−ｎでは、トランジスタ１１１のゲートに入力された比較器５１の出力信号VCOが反転した時点のデータLATnが記憶される。
ｎビット目のラッチ回路１０１−ｎのトランジスタ１１２のゲートには、読み出しの制御信号WORDが入力される。ｎビット目のラッチ回路１０１−ｎの読み出しタイミングとなったときに、図８に示されるように制御信号WORDがHiとなり、ｎビット目のラッチ信号（コード出力信号）Colnが、ラッチ信号出力線１１４から出力される。
以上のようにラッチ記憶部５２が構成されることにより、ADC４２は、積分型のAD変換器として動作することができる。
なお、上述の例では、１回のスロープ信号（参照信号REF）を用いて出力信号VCOを駆動し、ビット数分のN個のラッチ回路１０１−１乃至１０１−Nに同時入力し、並列に処理する構成としたが、１個のラッチ回路１０１に、スロープ信号をN回繰り返し入力することでNビットにAD変換する構成とすることも可能である。この場合、コード入力信号BITXnは毎回異なる信号となる。
＜コード入力信号BITXnが多値である場合の例＞
上述した例では、コード入力信号BITXnが０または１の２値の信号（電圧）であったが、コード入力信号BITXnを３値以上の多値信号とすることも可能である。
図９は、出力信号VCOが反転した後の状態である、ラッチ回路１０１−ｎがデータを記憶している状態の回路図を示し、図１０は、制御信号WORDがHiとなり、記憶されていたデータ読み出される状態のラッチ回路１０１−ｎの回路図を示している。ここでは、図９に示されるように、ラッチ信号出力線１１４に初期状態として電源電圧Vddが供給されており、コード入力信号BITXnとして、４値の信号が入力される例について説明する。
図９に示されるデータ記憶状態におけるトランジスタ１１３のゲート電圧をVinとすると、ラッチ回路１０１内に発生する寄生容量Cs及びCbに記憶される全電荷量Qは、Q＝Vi*Cb+（Vi-Vdd）*Csで表すことができる。
制御信号WORDがHiとなり、記憶されていたデータ読み出される状態となると、図１０に示されるように、ラッチ回路１０１がラッチ信号出力線１１４を介して電流源１１５と接続された状態となり、ラッチ回路１０１は、図１１に示されるように、オペアンプとして動作し、トランジスタ１１３のゲートに帰還がかかる。
オペアンプとして動作する状態において、トランジスタ１１３のゲート電圧をVx、ラッチ信号出力線１１４に出力される信号（電圧）をVo、ゲインAvとすると、寄生容量Cs及びCbに記憶される全電荷量Qは、Q＝Vx*Cb+（Vx-Vo）*Csで表すことができ、出力電圧Voは、Vo=-Av*Vxで表すことができる。
そこで、Q＝Vx*Cb+（Vx-Vo）*Csと、Vo=-Av*Vxの関係式から、Voを求めると、
Vo={Cs*Vdd -(Cs+Cb) *Vi}/{(Cb+Cs)/Av + Cs}
と表すことができ、ゲインAvを無限大とすると、
Vo=Vdd-{(Cb+Cs)/Cs}*Vi
で表されるため、出力電圧Voは、図１２に示されるように、初期電圧Vddを基準に、入力電圧Vinに対応する４値となる。
以上のように、ラッチ回路１０１に入力するコード入力信号BITXnを多値の信号とすることにより、ラッチ回路１０１の総数を削減し、ADC４２の回路面積を削減することができる。
＜４．ADCの第２の実施の形態＞
図１３は、ADC４２の第２の実施の形態を示す回路図である。
図１３に示されるADC４２の第２の実施の形態では、ラッチ記憶部５２内のラッチ回路１０１−１乃至１０１−Nが、ラッチ回路１０１’−１乃至１０１’−Nに変更されており、その他の構成は第１の実施の形態と同様である。
第１の実施の形態のラッチ回路１０１では、コード入力信号BITXnを入力する入力配線と、ラッチ信号Colnを出力する出力配線が、別々に設けられていたが、第２の実施の形態のラッチ回路１０１’では、それらが共通化されている。
即ち、出力信号VCOが入力されるトランジスタ１１１のドレインが、制御信号WORDが入力されるトランジスタ１１２のドレインと同じラッチ信号出力線１１４に接続されている。
図１４は、第２の実施の形態のラッチ回路１０１’を半導体基板１１に形成した場合のレイアウト例を示す図である。
図１４には、トランジスタ１１１のゲート１１１G、ソース１１１S、及びドレイン１１１D、トランジスタ１１２のゲート１１２G、ソース１１２S、及びドレイン１１２D、並びに、トランジスタ１１３のゲート１１３G、ソース１１３S、及びドレイン１１３Dが示されている。
図１４に示されるように、トランジスタ１１１のドレイン１１１Dとトランジスタ１１２のドレイン１１２Dは、ともに、ラッチ信号出力線１１４に接続されている。トランジスタ１１１のソース１１１Sとトランジスタ１１３のゲイン１１３Gは、接続配線１１６により接続されている。
半導体基板１１内に形成されるドレイン領域及びソース領域は、拡散層（不純物領域）で形成される。
このように、トランジスタ１１１のドレイン１１１Dとトランジスタ１１２のドレイン１１２Dを共通化し、１本のラッチ信号出力線１１４に接続することで、配線数を削減することができ、隣接間の寄生容量が低減されるため負荷が軽減し、高速動作と面積縮小が可能となる。
＜５．ADCの第３の実施の形態＞
図１５は、ADC４２の第３の実施の形態を示す回路図である。
ADC４２の第３の実施の形態は、図１３に示した第２の実施の形態と比較すると、比較器５１内の正帰還回路６２の後段に、NMOSトランジスタ１３１とPMOSトランジスタ１３２とを用いたインバータ１２１が新たに設けられている。
また、インバータ１２１により反転された信号が比較器５１の出力信号VCOとなるため、インバータ１２１の入力は、正帰還回路６２のトランジスタ９１のゲートではなくドレインに接続されている。すなわち、第３の実施の形態においては、第２の実施の形態の正帰還回路６２の出力信号VCOを反転した信号が、インバータ１２１の入力信号とされる。
ラッチ回路１０１’に書き込まれるコード入力信号BITXnは高速で遷移する信号であるため、ラッチ回路１０１’のトランジスタ１１１と正帰還回路６２のトランジスタ９１が直接接続されていると、コード入力信号BITXnが、トランジスタ１１１のゲート-ドレイン間の寄生容量を介して比較器５１の出力を揺らしてしまう。
そこで、図１５に示したように、インバータ１２１を介在させることにより、コード入力信号BITXnの影響を抑えることができる。
＜６．ADCの第４の実施の形態＞
図１６は、ADC４２の第４の実施の形態を示す回路図である。
ADC４２の第４の実施の形態では、比較器５１内の差動増幅回路６１において、電流制限部６３を構成するトランジスタ８６と対称な位置、即ち、参照信号REFが入力されるトランジスタ８１のドレインと、カレントミラーの一方であるトランジスタ８３のドレインとの間に、電流制限部６３を構成するトランジスタ８６と同一タイプ（PMOS）のトランジスタ１４１が新たに追加されている。トランジスタ１４１のゲートはGNDに接続されている。
上述した第１乃至第３の実施の形態では、トランジスタ８６が、差動増幅回路６１内の片側（右側）のみに存在するため、左右で特性がばらつくおそれがある。そこで、電流制限部６３としてのトランジスタ８６と同一タイプ（PMOS）のトランジスタ１４１をダミートランジスタとして設けることにより、特性ばらつきの発生を抑制することができる。
＜７．ADCの第５の実施の形態＞
図１７は、ADC４２の第５の実施の形態を示す回路図である。
ADC４２の第５の実施の形態では、比較器５１内の差動増幅回路６１において、第４の実施の形態と同様に、電流制限部６３を構成するトランジスタ８６と対称な位置に、電流制限部６３としてのトランジスタ８６と同一タイプ（PMOS）のトランジスタ１５１が、ダミートランジスタとして設けられている。
第５の実施の形態のトランジスタ１５１が第４の実施の形態のトランジスタ１４１と異なる点は、トランジスタ１５１のゲートが、電流制限部６３であるトランジスタ８６のゲートと同じ接続点に接続されており、トランジスタ８６と同様に制御される点である。これにより、回路構成のみならず、トランジスタ１５１の動作も、トランジスタ８６と同じに合わせることができる。
＜信号読み出し時の比較器オフ制御＞
ADC４２の動作は、図８に示したように、参照信号REFと画素信号SIGを比較判定し、コード入力信号BITXnに基づいて、参照信号REFと画素信号SIGが同一となったときのデータLATnをラッチ記憶部５２に書き込む信号書き込み期間と、ラッチ記憶部５２に記憶したデータLATnをラッチ信号Colnとして出力する信号読み出し期間とに分かれる。
出力信号VCOの反転後は、比較器５１内では、上述したように初期電流IBの２倍の電流が流れているが、信号読み出し期間では、この電流は不要な電流である。
そこで、信号書き込み期間が終了し、信号読み出し期間となったときには、比較器５１のトランジスタ８１のゲートに供給する参照信号REFの電圧を、トランジスタ８１がオフするレベル（図１９で後述するスタンバイ電圧Vstb）まで引き下げるように制御することができる。これにより、差動増幅回路６１の左側に流れる電流がゼロとなり、これをコピーする右側の電流もゼロとなるため、正帰還回路６２のトランジスタ９２には定常電流が流れない。したがって、リークを除けば、信号読み出し期間の消費電流をゼロにすることができ、消費電力の低減にさらに貢献できる。
＜画素部の詳細構成例＞
＜８．画素部の第１の実施の形態＞
図１８は、画素２１の第１の実施の形態を示す回路図であって、図１６に示した第５の実施の形態に係るADC４２の回路に、画素回路４１の詳細を追加して示した図である。
なお、比較器５１の回路構成は、図１６に示した回路構成を採用しているが、その他の回路構成を採用してもよい。
画素回路４１は、光電変換部としてのフォトダイオード（PD）１７１、排出トランジスタ１７２、転送トランジスタ１７３、リセットトランジスタ１７４、及び、FD(浮遊拡散層)１７５で構成されている。
排出トランジスタ１７２は、露光期間を調整する場合に使用される。具体的には、露光期間を任意のタイミングで開始したいときに排出トランジスタ１７２をオンさせると、それまでの間にフォトダイオード１７１に蓄積されていた電荷が排出されるので、排出トランジスタ１７２がオフされた以降から、露光期間が開始されることになる。
転送トランジスタ１７３は、フォトダイオード１７１で生成された電荷をFD１７５に転送する。リセットトランジスタ１７４は、FD１７５に保持されている電荷をリセットする。FD１７５は、差動増幅回路６１のトランジスタ８２のゲートに接続されている。これにより、差動増幅回路６１のトランジスタ８２は、画素回路４１の増幅トランジスタとしても機能する。
リセットトランジスタ１７４のソースは、差動増幅回路６１のトランジスタ８２のゲート、及び、FD１７５に接続されており、リセットトランジスタ１７４のドレインは、トランジスタ８２のドレインと接続されている。したがって、FD１７５の電荷をリセットするための固定のリセット電圧がない。これは、差動増幅回路６１の回路状態を制御することで、FD１７５をリセットするリセット電圧を、参照信号REFを用いて任意に設定可能であるためである。
＜画素部タイミングチャート＞
図１９のタイミングチャートを参照して、図１８に示した画素２１の動作について説明する。
初めに、時刻ｔ１において、参照信号REFが、それまでのスタンバイ電圧Vstbから、FD１７５の電荷をリセットするリセット電圧Vrstに設定され、リセットトランジスタ１７４がオンされることにより、FD１７５の電荷がリセットされる。また、時刻ｔ１では、正帰還回路６２のトランジスタ９３のゲートに供給される初期化信号INIがHiに設定され、正帰還回路６２が初期状態に設定される。
時刻ｔ２において、参照信号REFが所定の電圧Vuまで持ち上げられ、参照信号REFと画素信号SIGの比較が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。
参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ３において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、上述したように正帰還回路６２によって出力信号VCOの反転が高速化される。また、ラッチ記憶部５２のラッチ回路１０１’−ｎ（ｎ＝１乃至N）では、出力信号VCOが反転した時点のデータLATnが記憶される。
信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ４において、比較器５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較器５１の消費電流が抑制される。
時刻ｔ５において、制御信号WORDがHiとなり、ｎビット目のラッチ信号Coln（ｎ＝１乃至N）が、ラッチ信号出力線１１４から出力される。ここで取得されるデータは、CDS(Correlated Double Sampling；相関２重サンプリング)処理する際のリセットレベルのP相データとなる。
時刻ｔ６において、参照信号REFが所定の電圧Vuまで持ち上げられるともに、トランジスタ９３のゲートに供給される初期化信号INIがHiに設定され、正帰還回路６２が再び初期状態に設定される。
時刻ｔ７において、画素回路４１の転送トランジスタ１７３がオンされ、フォトダイオード１７１で生成された電荷がFD１７５に転送される。
初期化信号INIがLowに戻された後、参照信号REFと画素信号SIGの比較が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。
そして、参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ８において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、正帰還回路６２によって出力信号VCOの反転が高速化される。また、ラッチ記憶部５２のラッチ回路１０１’−ｎ（ｎ＝１乃至N）では、出力信号VCOが反転した時点のデータLATnが記憶される。
信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ９において、比較器５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較器５１の消費電流が抑制される。
時刻ｔ１０において、制御信号WORDがHiとなり、ｎビット目のラッチ信号Coln（ｎ＝１乃至N）が、ラッチ信号出力線１１４から出力される。ここで取得されるデータは、CDS(Correlated Double Sampling；相関２重サンプリング)処理する際の信号レベルのD相データとなる。時刻ｔ１１は、上述した時刻ｔ１と同じ状態であり、次の１V（１垂直走査期間）の駆動となる。
以上の画素２１の駆動によれば、最初に、P相データ（リセットレベル）が取得された後、読み出され、次に、D相データ（信号レベル）が取得されて、読み出される。
以上の動作により、固体撮像装置１の画素アレイ部２２の各画素２１は、全画素同時にリセットし、かつ、全画素同時に露光するグローバルシャッタ動作が可能である。全画素が同時に露光及び読み出しを行うことが出来るので、通常、画素内に設けられる、電荷が読み出されるまでの間、電荷を保持する保持部が不要である。また、画素２１の構成では、カラム並列読み出し型の固体撮像装置で必要であった、画素信号SIGを出力する画素を選択するための選択トランジスタ等も不要である。
図１９を参照して説明した画素２１の駆動では、排出トランジスタ１７２が常にオフに制御されていた。しかし、図１９において破線で示されるように、所望の時刻で、排出信号OFGをHiに設定して排出トランジスタ１７２を一旦オンさせた後、オフさせることにより、任意の露光期間を設定することも可能である。
＜９．画素部の第２の実施の形態＞
図２０は、画素２１の第２の実施の形態を示す回路図である。
画素２１の第２の実施の形態では、正帰還回路６２内のトランジスタ９１と９２の間に、PMOSトランジスタ１８１が追加されている。PMOSトランジスタ１８１のソースは、トランジスタ９１のドレインに接続され、PMOSトランジスタ１８１のドレインは、トランジスタ９２のドレインに接続されている。PMOSトランジスタ１８１のゲートには初期化信号INIが入力される。
図１８に示した第１の実施の形態に係る画素２１の回路構成では、時刻ｔ１において、参照信号REFの電圧がリセット電圧Vrstに設定され、画素回路４１のFD１７５の電荷リセットを行っている間、正帰還回路６２のトランジスタ９１のゲインにもリセット電圧Vrstが入力される。このとき、正帰還回路６２内において、電源電圧VddからGNDへ貫通電流が流れ続ける状態が発生する。この状態を回避するため、図２０の第２の実施の形態に係る画素２１では、正帰還回路６２内のトランジスタ９１と９２の間に、トランジスタ９３と同じ初期化信号INIで制御されるPMOSトランジスタ１８１が追加されている。これにより、トランジスタ９３がHiの初期化信号INIによりオンとなっている間、PMOSトランジスタ１８１はオフとなるため、正帰還回路６２のトランジスタ９１からトランジスタ９３へ流れる電流をカットすることができる。図２０の第２の実施の形態に係る画素２１の駆動は、図１９と同じである。
＜１０．画素部の第３の実施の形態＞
図２１は、画素２１の第３の実施の形態を示す回路図である。
図２１に示される画素２１の第３の実施の形態は、FD１７５の電荷リセット時に正帰還回路６２内を貫通電流が流れ続ける状態を抑制するその他の回路構成例である。
図２０に示した第２の実施の形態に係る画素２１の回路では、同一の初期化信号INIをトランジスタ９３とPMOSトランジスタ１８１に入力しているため、初期化信号INIがLowに遷移した瞬間に、PMOSトランジスタ１８１のソースに蓄積されている電荷が、インジェクションとなり、電流制限部６３を構成するトランジスタ８６のノードへ分圧する。このときのインジェクション量によっては誤動作する恐れがある。この誤動作を防止するため、第３の実施の形態では、トランジスタ９３に入力される初期化信号INIと、PMOSトランジスタ１８１に入力される初期化信号INI２が分けられる。
図２２は、第３の実施の形態に係る画素２１の動作を示すタイミングチャートを示している。
図２２に示されるように、初期化信号INIと初期化信号INI２は、同時にHiとされるが、Lowとされるタイミングが異なる。即ち、初期化信号INI２がLowとされた後で、初期化信号INIがLowとされるように制御される。その他の動作は、図１９を参照して説明した第１の実施の形態と同様である。
＜１１．画素部の第４の実施の形態＞
図２３は、画素２１の第４の実施の形態を示す回路図である。
図２３に示される画素２１の第４の実施の形態は、FD１７５の電荷リセット時に正帰還回路６２内を貫通電流が流れ続ける状態を抑制するさらにその他の回路構成例である。
第４の実施の形態では、図２１に示した第３の実施の形態に係るPMOSトランジスタ１８１に代えて、NMOSトランジスタ１８２が配置されている。NMOSトランジスタ１８２のゲートには、第３の実施の形態に係るPMOSトランジスタ１８１に入力される初期化信号INI２の反転信号である初期化信号xINI２が入力される。
図２４は、第４の実施の形態に係る画素２１の動作を示すタイミングチャートを示している。
第４の実施の形態に係る画素２１は、初期化信号INI２の反転信号である初期化信号xINI２により駆動される点を除いて、第３の実施の形態に係る画素２１と同様に駆動される。
第３の実施の形態と第４の実施の形態の２つの回路構成は、レイアウト効率などを考慮して適した方を選択すればよい。
＜１２．画素共有の第１の実施の形態＞
これまで説明した各実施の形態は、１つの画素２１内に１つのADC４２が配置される構成とされていたが、複数の画素２１で、１つのADC４２を共有する構成とすることもできる。
図２５は、画素共有の第１の実施の形態を示す回路図である。
図２５に示される画素共有の第１の実施の形態では、画素２１ごとに配置される画素回路４１−ｑ（ｑ＝１乃至４のいずれか）には、フォトダイオード１７１ｑ、排出トランジスタ１７２ｑ、及び、転送トランジスタ１７３ｑが含まれ、４つの画素回路４１−１乃至４１−４で、１つのリセットトランジスタ１７４及びFD１７５、並びに、ADC４２が共有されている。
比較器５１の回路構成は、図２３に示した回路構成を採用しているが、その他の回路構成を採用してもよい。
図２６は、図２５に示した第１の実施の形態に係る画素共有の場合の、画素回路４１−ｑ（ｑ＝１乃至４のいずれか）を有する画素２１の動作を示すタイミングチャートを示している。
画素２１の動作は、排出信号OFGと転送信号TXが、画素回路４１−ｑ内の排出トランジスタ１７２ｑと転送トランジスタ１７３ｑに対応する排出信号OFGｑと転送信号TXｑである点を除いて、図２４と同様である。
＜１３．画素共有の第２の実施の形態＞
図２７は、画素共有の第２の実施の形態を示す回路図である。
図２７に示される画素共有の第２の実施の形態では、画素２１ごとに配置される画素回路４１−ｑ（ｑ＝１乃至４のいずれか）に、フォトダイオード１７１ｑ、排出トランジスタ１７２ｑ、転送トランジスタ１７３ｑ、リセットトランジスタ１７４ｑ、FD１７５ｑ、及び、画素回路４１−ｑの増幅トランジスタとして機能する差動増幅回路６１のトランジスタ８２ｑが含まれる。
そして、４つの画素回路４１−１乃至４１−４で、差動増幅回路６１のトランジスタ８２ｑを除くADC４２が共有されている。
画素共有の第２の実施の形態においても、比較器５１の回路構成は、図２３に示した回路構成を採用しているが、その他の回路構成を採用してもよい。
図２８は、図２７に示した第２の実施の形態に係る画素共有の場合の、画素回路４１−ｑを有する画素２１の動作を示すタイミングチャートを示している。
図２８では、排出信号OFG、リセット信号RST、及び転送信号TXが、画素回路４１−ｑに対応して、排出信号OFGｑ、リセット信号RSTｑ、転送信号TXｑとなっている。
また、図２８では、時刻ｔ１０において制御信号WORDがHiとなり、画素回路２１１−ｑのD相データが読み出された後、時刻ｔ１１において、参照信号REFの電圧が、画素回路４１−ｑが含まれる画素２１を非選択とするための電圧（非選択電圧Vnsel）に設定され、リセットトランジスタ１７４ｑのリセット信号RSTｑがHiとされる。これにより、FD１７５ｑが、非選択電圧Vnselに設定される。
非選択電圧Vnselは、選択トランジスタのオフ状態に対応するものであり、画素信号SIGを出力しない画素回路４１−ｑをオフさせる電位で、かつ、転送トランジスタ１７３ｑを介して、電荷がフォトダイオード１７１ｑに逆流しない電圧である。
画素信号SIGを出力する画素回路４１−ｑの選択は、時刻ｔ１において、参照信号REFの電圧をリセット電圧Vrstに設定してFD１７５の電圧をリセット電圧Vrstに設定することで行われる。
すなわち、第２の実施の形態に係る画素共有においては、時刻ｔ１のリセット電圧Vrstの設定により、４つの画素回路４１のうちの１つが選択されて、画素信号SIGが出力された後、時刻ｔ１１において、FD１７５の電圧が非選択電圧Vnselに設定されることで、それまで選択されていた画素回路４１が非選択とされる。例えば、リセット電圧Vrstが２Vとすると、非選択電圧Vnselは０．６V程度とすることができる。
このように、第２の実施の形態に係る画素共有の回路構成では、参照信号REFによりFD１７５の電圧を任意に設定可能である点を利用して、選択トランジスタを設けることなく、各画素回路２１１の選択操作を行うことができる。
第２の実施の形態に係る画素共有の回路構成ではADC４２を共有する４画素を、第１画素乃至第４画素と呼ぶことにすると、固体撮像装置１は、「P相データの読み出し（P）、電荷のFDへの転送（転送）、D相データの読み出し（D）」＝「P,転送,D」を、第１画素乃至第４画素の順で、「P,転送,D, P,転送,D, P,転送,D, P,転送,D」のように実行する。
＜共有画素の読み出し順＞
例えば、第１または第２の実施の形態に係る画素共有では、共有されている４画素（４つの画素２１）の画素信号SIGは、上述したように所定の順番で順に読み出されるため、読み出し順序によっては、カラーアーティファクト（偽色）が発生する可能性がある。
図２９は、共有単位が４画素で、カラーフィルタがベイヤ配列で配置されている場合に、カラーアーティファクトが発生する場合がある画素の読み出し順を示している。図２９において、画素内に記述された数字は、読み出し順番を表す。
図２９に示されるように、共有単位の４画素に対して、R画素、Gr画素、Gb画素、B画素の順で読み出すようにした場合、共有単位内の４画素どうしの露光期間は、ずれているため、撮像領域内に白いフラッシュ光が入ったような場合に、得られる画素信号としては白にはならず、タイミングにより、各々の色が強調される場合や、フラッシュ光が入らなかった画素の補色が出現する。
そこで、共有単位内の４画素の信号を、図３０に示されるような読み出し順で読み出すことで、カラーアーティファクトの発生を抑制することができる。図３０では、２×２の４つの共有単位で構成される１６画素に対し、同時に読み出される画素の色の組み合わせが白（即ち、R画素、Gr画素、Gb画素、B画素）となるように画素信号SIGが読み出される。この読み出し順によれば、撮像領域内に白いフラッシュ光が入ったような場合、同じ露光時間の画素に同量の信号が入るため、カラーアーティファクトの発生を抑制することができる。
あるいはまた、読み出し画素の制御は図２９と同じとして、図３１に示されるように色配列を工夫してもよい。図３１では、共有単位の４画素を同色のカラーフィルタとし、２×２の４つの共有単位からなる１６画素でベイヤ配列となるようにカラーフィルタが配置されている。そして、それぞれの共有単位内で同位置の画素が同時に読み出されるように読み出し順が制御される。この場合にも、２×２の４つの共有単位からなる１６画素に対し、同時に読み出される画素の色の組み合わせが白となるので、撮像領域内に白いフラッシュ光が入ったような場合、同じ露光時間の画素に同量の信号が入るため、カラーアーティファクトの発生を抑制することができる。
なお、上述したような４画素でADC４２を共有する構造では、４回の読み出し後の画素信号を合わせて１枚の撮像画像とすると、共有単位内の４画素それぞれで露光期間が異なることとなるが、同時に読み出された画素のみで１枚の撮像画像を生成すれば、画素数が1/4で、空間解像度が1/4であるが、速度が４倍のグローバルシャッタ画像が得られる。また、４回の読み出しで、画素数が1/4で空間解像度が1/4で、画素が１画素ずつシフトした関係にある４枚のグローバルシャッタ画像が得られる。
＜１４．画素共有の第３の実施の形態＞
第２の実施の形態に係る画素共有の回路構成では、第１画素乃至第４画素の順で、「P,転送,D, P,転送,D, P,転送,D, P,転送,D」のように読み出しが実行されるため、共有単位内の４画素どうしの露光期間がずれ、グローバルシャッタ動作を実現できない。
そこで、図３２に示される回路構成とすることで、ADC４２を４画素で共有しつつ、グローバルシャッタ動作を実行することができる。
図３２は、画素共有の第３の実施の形態を示す回路図である。
図３２に示される第３の実施の形態に係る画素共有の回路構成を、図２７に示した第２の実施の形態に係る画素共有の回路構成と比較すると、第３の実施の形態では、画素２１ごとに配置される画素回路４１−ｑに、選択トランジスタ１７６ｑがさらに含まれている。
図３３は、図３２に示した第３の実施の形態に係る画素共有の場合の、ADC４２を共有する４画素の動作を示すタイミングチャートを示している。
第３の実施の形態に係る画素共有では、固体撮像装置１は、図３３に示されるように、「P,P,P,P,転送,D,D,D,D」のように、駆動制御する。即ち、固体撮像装置１は、各共有単位の第１乃至第４画素の順でP相データの読み出しを行った後に、全画素一斉に蓄積電荷をFD１７５ｑに転送し、続いて、各共有単位の第１乃至第４画素の順でD相データの読み出しを行う。
各画素２１の露光時間は、転送信号TXｑの立ち下がり、または、排出信号OFGｑの立ち下がりで決定されるため、全画素で同一の露光時間が設定できる。即ち、グローバルシャッタ動作が実現可能である。
ただし、全画素同時に露光転送しているため、共有画素の全てのFD１７５ｑの電圧がリセット電圧Vrstとなるため、第２の実施の形態のように、共有画素の一部のFD１７５ｑの電圧を非選択電圧Vnselに設定することはできない。そのため、新たに追加された選択トランジスタ１７６ｑを用いて、比較器５１からの信号出力が制限される。
＜１５．画素共有の第４の実施の形態＞
図３４は、画素共有の第４の実施の形態を示す回路図である。
図３４に示される第４の実施の形態に係る画素共有の回路構成を、図３２に示した第３の実施の形態に係る画素共有の回路構成と比較すると、差動増幅回路６１内において、選択トランジスタ１７６ｑと対称な位置、即ち、トランジスタ１４１のドレインと、参照信号REFが入力されるトランジスタ８１のドレインとの間に、選択トランジスタ１７６ｑと同一タイプ（NMOS）のトランジスタ１９１が新たに追加されている。トランジスタ１９１のゲートは所定の電圧に接続されている。
図３２に示した第３の実施の形態に係る画素共有の回路構成では、差動増幅回路６１の片側（右側）のみに選択トランジスタ１７６ｑが追加されているため、左右で特性のばらつきが発生するおそれがある。そこで、選択トランジスタ１７６ｑと同一タイプ（NMOS）のトランジスタ１９１をダミートランジスタとして設けることにより、特性ばらつきの発生を抑制することができる。
第４の実施の形態に係る共有画素の駆動方法は、図３３を参照して説明した第３の実施の形態と同様である。
＜垂直方向分割制御＞
本開示の回路構成によれば、差動増幅回路６１内の、参照信号REFで制御されるトランジスタ８１の入力信号（すなわち、参照信号REF）を、トランジスタ８１の閾値電圧以下にすると、定電流源としてのトランジスタ８５もオフして動作しなくなる。
換言すれば、参照信号REFの電圧を、例えばGND等に落とすことで、画素２１を休止状態に設定することが可能となる。そこで、図３５に示されるように、画素アレイ部２２を、所定のエリア数に分割して、参照信号REFの電圧をエリア単位で制御することで、駆動エリアを変更することができる。
例えば、画素アレイ部２２が、図３５に示されるように、画素アレイ部２２−H、２２−M、及び２２−Lのように、垂直方向に３分割され、DAC２４の後段に、画素アレイ部２２−H、２２−M、及び２２−Lそれぞれに対応させた出力バッファ２３１−H、２３１−M、及び２３１−Lが設けられる。そして、例えば、出力バッファ２３１−H及び２３１−Lからの出力をGNDに落とすことで、固体撮像装置１は、上下の画素アレイ部２２−H及び２２−Lを休止状態とし、中段の画素アレイ部２２−Mのみ駆動させる。これにより、必要なエリアのみの駆動とすることができ、消費電力を削減することができる。
なお、図３５は、画素アレイ部２２を垂直方向に３分割した例であるが、分割数は３に限らず、２または４以上でもよい。また、分割する方向も水平方向に分割してもよいし、垂直方向に出力バッファ２３１を設け、水平方向では初期化信号INIを常時オンとするような制御を行うことでタイル状にエリア分割して、所望のエリアを休止制御してもよい。
＜１６．複数基板構成１＞
これまでの説明では、固体撮像装置１が、１枚の半導体基板１１上に形成されるものとして説明したが、複数枚の半導体基板１１に回路を作り分けることで、固体撮像装置１を構成してもよい。
図３６は、上側基板１１Aと下側基板１１Cの２枚の半導体基板１１を積層することで固体撮像装置１を構成する概念図を示している。
上側基板１１Aには、フォトダイオード１７１を含む画素回路４１が少なくとも形成されている。下側基板１１Cには、１つ以上のラッチ回路１０１を含むラッチ記憶部５２が少なくとも形成されている。上側基板１１Aと下側基板１１Cは、例えば、Cu-Cuなどの金属結合などにより接合される。
＜２枚基板構成例１−１＞
図３７は、上側基板１１Aと下側基板１１Cのそれぞれに形成される回路構成の第１の例を示している。
上側基板１１Aには、画素回路４１と、ADC４２のうちの比較器５１の回路が形成されている。下側基板１１Cには、ADC４２のうちのラッチ記憶部５２の回路が形成されている。
なお、図３７の回路構成は、図２０に示した画素２１の第２の実施の形態を示す回路構成であるが、その他の実施の形態の回路構成とすることもできる。
＜２枚基板構成例１−２＞
図３８は、上側基板１１Aと下側基板１１Cのそれぞれに形成される回路構成の第２の例を示している。
上側基板１１Aには、画素回路４１と、ADC４２のうちの差動増幅回路６１のトランジスタ８２の回路が形成されている。下側基板１１Cには、トランジスタ８２を除くADC４２の回路が形成されている。
画素２１の開口率を最大限に大きくする場合には、図３８に示されるように、上側基板１１Aを画素回路４１だけに近い構成となるようにする。FD１７５は寄生容量が付くと変換効率が下がるため、変換効率を下げない方法として、図３８に示されるように、差動増幅回路６１のトランジスタ８２が、画素回路４１とともに上側基板１１Aに形成されている。
従って、図３８に示される回路の分配構成は、受光部（フォトダイオード１７１）の感度を優先する配置構成である。
＜２枚基板構成例１−３＞
図３９は、上側基板１１Aと下側基板１１Cのそれぞれに形成される回路構成の第３の例を示している。
上側基板１１Aには、画素回路４１と、ADC４２のうちの差動増幅回路６１のトランジスタ８１、８２、及び８５の回路が形成されている。下側基板１１Cには、トランジスタ８１、８２、及び８５を除くADC４２の回路が形成されている。
図３８に示した第２の回路構成では、差動増幅回路６１の差動対となるトランジスタ８１と８２のうち、トランジスタ８２のみが上側基板１１Aに配置され、トランジスタ８１は下側基板１１Cに配置されるため、特性差が出る懸念がある。そのため、第３の回路構成では、差動増幅回路６１のトランジスタ８１と８５も、上側基板１１Aに形成されている。
従って、図３９に示される回路の分配構成は、特性差分を最小限とする配置構成である。
＜１７．複数基板構成２＞
図３６乃至図３９は、固体撮像装置１を２枚の半導体基板１１で構成した例であるが、３枚の半導体基板１１で構成することもできる。
図４０は、上側基板１１A、中間基板１１B、及び、下側基板１１Cの３枚の半導体基板１１を積層することで、固体撮像装置１を構成する概念図を示している。
上側基板１１Aには、フォトダイオード１７１を含む画素回路４１と、比較器５１の一部の回路が少なくとも形成されている。下側基板１１Cには、１つ以上のラッチ回路１０１を含むラッチ記憶部５２が少なくとも形成されている。中間基板１１Bには、上側基板１１Aに配置されない比較器５１の残りの回路が形成されている。上側基板１１Aと中間基板１１B、及び、中間基板１１Bと下側基板１１Cは、例えば、Cu-Cuなどの金属結合などにより接合される。
図４１は、固体撮像装置１を３枚の半導体基板１１で形成する場合の各半導体基板１１への回路の配置例を示している。
図４１の例では、上側基板１１Aに配置した回路は、図３９に示した特性差分を最小限とする上側基板１１Aの回路と同じであり、比較器５１の残りの回路が中間基板１１Bに配置され、ラッチ記憶部５２が下側基板１１Cに配置されている。
図４２は、固体撮像装置１を３枚の半導体基板１１で構成した場合の概略断面図を示している。
上側基板１１Aは、配線層２５１が形成された表面側とは反対の裏面側に、フォトダイオード１７１、カラーフィルタ２５２、OCL（オンチップレンズ）２５３などが形成された裏面照射型となっている。
上側基板１１Aの配線層２５１は、中間基板１１Bの表面側である配線層２６１とCu-Cu接合により貼り合わされている。
中間基板１１Bと下側基板１１Cは、下側基板１１Cの表面側に形成された配線層２７１と、中間基板１１Bの接続用配線２６３とのCu-Cu接合により貼り合わされている。中間基板１１Bの接続用配線２６３は、貫通電極２６２により、中間基板１１Bの表面側の配線層２６１と接続されている。
図４２の例では、中間基板１１Bの表面側である配線層２６１が上側基板１１Aの配線層２５１と向き合うように接合されているが、中間基板１１Bの上下を反転して、中間基板１１Bの配線層２６１が下側基板１１Cの配線層２７１と向き合うように接合してもよい。
＜１８．複数基板構成３＞
図４３は、固体撮像装置１を複数枚の半導体基板１１で形成した他の概念図を示している。
固体撮像装置１は、図４３に示されるように、複数の半導体基板１１−D１乃至１１−Dｘ（以下、積層基板１１−D１乃至１１−Dｘという。ｘ＞１）の側壁に、１枚の半導体基板１１−E（以下、側面基板１１−Eという。）を貼り付けた構成とされている。
図４４は、固体撮像装置１を図４３のように形成した場合の各半導体基板１１への回路の配置例を示している。
側面基板１１−Eには、図４４に示されるように、画素回路４１と、ADC４２のうちの差動増幅回路６１のトランジスタ８１、８２、及び８５の回路が形成されている。
積層基板１１−D１乃至１１−Dｘには、トランジスタ８１、８２、及び８５を除くADC４２の回路が適切に分配されて形成されている。
図４３に示される基板構成では、受光部（フォトダイオード１７１）が側面基板１１−Eに形成されており、積層基板１１−D１乃至１１−Dｘ側では、画素２１の面積（領域）と同程度に回路を配置しなければならないという面積制約が外れる。そのため、例えば、積層基板１１−D１乃至１１−Dｘ側には、ラッチ回路１０１ではなく、CDS処理が可能なアップダウンカウンタ回路を形成したり、補正処理回路など、特性を改善するための信号処理回路を形成することも可能となる。
積層基板１１−D１乃至１１−Dｘのそれぞれは、同一のプロセスにより同一特性の基板として製造され、積層基板１１−D１乃至１１−Dｘが積層されたときに、自身の積層基板１１−Dを認識するためのIDが割り当てられる。例えば、検査組立工程時に、積層基板１１−Dに形成された不揮発性メモリに所定のIDを書き込むことで、各積層基板１１−Dを認識するためのIDが割り当てられる。固体撮像装置１の駆動制御時は、各積層基板１１−Dに割り当てられたIDを参照して制御することで、制御の衝突が回避される。
図４５は、積層基板１１−D１乃至１１−Dｘと側面基板１１−Eの接合面の断面図を示している。
側面基板１１−Eの各画素２１のフォトダイオード１７１（不図示）で生成された画素信号SIGは、側面基板１１−Eの接合面の所定の領域に集約して配置された接続部２９１に、接続配線２９２により引き出される。
積層基板１１−D１乃至１１−Dｘの接合面にも、側面基板１１−Eの接合面の各接続部２９１に対向する位置に、接続部３０１が形成されている。
側面基板１１−Eの接続部２９１と、それに対向する位置にある積層基板１１−D１乃至１１−Dｘの接続部３０１が、例えば、Cu-Cu結合により接続される。
接続部２９１と接続部３０１の形状は、多少のずれに対して冗長性を持たせるため、接続部２９１と接続部３０１の一方が縦長形状で、他方が横長形状で形成されている。
図３６乃至図４５を参照して説明したように、複数の半導体基板１１を積層して固体撮像装置１を構成することにより、水平方向の面積占有を垂直方向に移動させることが可能となり、配線の自由度が向上するとともに、フォトダイオード１７１を配置する半導体基板１１では、フォトダイオード１７１の受光面積を広く確保することができるので、受光感度を向上させることができる。
＜１９．画素部の第５の実施の形態＞
＜P相データD相データ同時出力＞
図４６は、画素２１の第５の実施の形態を示す回路図である。
上述した各実施の形態では、P相データとD相データを順番に出力していたが、図４６に示される第５の実施の形態に係る画素２１は、P相データとD相データを同時に出力することができる構成とされている。
図４６に示される第５の実施の形態に係る画素２１の構成を、図２０に示した第２の実施の形態に係る画素２１の構成と比較して異なる部分について説明する。
図４６の比較器５１には、正帰還回路６２の後段にマルチプレクサ３２１が設けられており、マルチプレクサ３２１は、P相データ用のインバータ１２１PとD相データ用のインバータ１２１Dで構成されている。ただし、P相データ用のインバータ１２１PのPMOSトランジスタ１３２のソースには、制御信号ENPが供給され、D相データ用のインバータ１２１DのPMOSトランジスタ１３２のソースには、制御信号ENDが供給される。
ラッチ記憶部５２も、P相データ用のP相ラッチ部３２２PとD相データ用のD相ラッチ部３２２Dで構成されている。P相データ用のP相ラッチ部３２２PとD相データ用のD相ラッチ部３２２Dは、いずれも、ラッチ回路１０１’−１乃至１０１’−Nで構成されている。
P相データ用のインバータ１２１Pは、P相データ用の出力信号VCOPをP相ラッチ部３２２Pに出力し、P相ラッチ部３２２Pのラッチ回路１０１−ｎは、入力されるコード入力信号PBITXnに基づいて、ラッチ信号PColnを出力する。
D相データ用のインバータ１２１Dは、D相データ用の出力信号VCODをD相ラッチ部３２２Dに出力し、D相ラッチ部３２２Dのラッチ回路１０１−ｎは、入力されるコード入力信号DBITXnに基づいて、ラッチ信号DColnを出力する。
P相データとD相データの同時出力は、上述のように、P相データ用のP相ラッチ部３２２PとD相データ用のD相ラッチ部３２２Dをそれぞれ用意し、その入力としてマルチプレクサ３２１を搭載していればどのような構成でも構わないが、上記のように、P相データ用のインバータ１２１PとD相データ用のインバータ１２１Dのソースに供給する電圧を制御する方法が面積効率の観点で良いと考えられる。
P相データとD相データの同時出力が可能である場合、出力先となる後段の回路では、P相データを記憶しておくメモリが不要となる。
＜画素部タイミングチャート＞
図４７のタイミングチャートを参照して、P相データとD相データを同時出力する図４６の画素２１の動作について説明する。
初めに、時刻ｔ２１において、参照信号REFがFD１７５の電荷をリセットするリセット電圧Vrstに設定され、リセットトランジスタ１７４がオンされることにより、FD１７５の電荷がリセットされる。また、時刻ｔ２１では、正帰還回路６２のトランジスタ９３のゲートに供給される初期化信号INIがHiに設定され、正帰還回路６２が初期状態に設定される。
時刻ｔ２２において、参照信号REFが所定の電圧Vuまで持ち上げられる。また、P相データ用のインバータ１２１PのPMOSトランジスタ１３２のソースに供給される制御信号ENPがHiに変更され、P相データ用のインバータ１２１Pが、参照信号REFと画素信号SIGの比較結果に応じた出力信号VCOPを出力する。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOPはHiとなっている。
参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ２３において、出力信号VCOPが反転（Lowに遷移）される。出力信号VCOPが反転されると、正帰還回路６２によって出力信号VCOPの反転が高速化される。また、P相データ用のP相ラッチ部３２２Pのラッチ回路１０１’−ｎ（ｎ＝１乃至N）では、出力信号VCOが反転した時点のデータPLATnが記憶される。即ち、画素アレイ部２２内の全画素のラッチ回路１０１’で、データPLATnが記憶される。
時刻ｔ２４において、P相データ用のインバータ１２１PのPMOSトランジスタ１３２のソースに供給される制御信号ENPがLowに変更され、P相データ用のインバータ１２１Pの出力がオフされる。
時刻ｔ２５において、参照信号REFが再び所定の電圧Vuまで持ち上げられる。また、D相データ用のインバータ１２１DのPMOSトランジスタ１３２のソースに供給される制御信号ENDがHiに変更され、D相データ用のインバータ１２１Dが、参照信号REFと画素信号SIGの比較結果に応じた出力信号VCODを出力する。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCODはHiとなっている。
また、時刻ｔ２５では、正帰還回路６２のトランジスタ９３のゲートに供給される初期化信号INIがHiに設定され、正帰還回路６２が再び初期状態に設定される。
時刻ｔ２６において、画素回路４１の転送トランジスタ１７３がオンされ、フォトダイオード１７１で生成された電荷がFD１７５に転送される。
参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ２７において、出力信号VCODが反転（Lowに遷移）される。出力信号VCODが反転されると、正帰還回路６２によって出力信号VCODの反転が高速化される。また、D相データ用のD相ラッチ部３２２Dのラッチ回路１０１’−ｎ（ｎ＝１乃至N）では、出力信号VCOが反転した時点のデータDLATnが記憶される。即ち、画素アレイ部２２内の全画素のラッチ回路１０１’で、データDLATnが記憶される。
時刻ｔ２８において、D相データ用のインバータ１２１DのPMOSトランジスタ１３２のソースに供給される制御信号ENDがLowに変更され、D相データ用のインバータ１２１Dの出力がオフされる。
また、時刻ｔ２８で信号書き込み期間が終了し、その後は信号読み出し期間となるので、時刻ｔ２８において、比較器５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較器５１の消費電流が抑制される。
時刻ｔ２９において、制御信号WORDがHiとなり、P相データ用のP相ラッチ部３２２Pに保持されていたデータPLATnが、ラッチ信号PColn（ｎ＝１乃至N）として出力され、D相データ用のD相ラッチ部３２２Dに保持されていたデータDLATnが、ラッチ信号DColn（ｎ＝１乃至N）として出力される。すなわち、P相データとD相データが同時に出力される。
以上の動作により、上述した各実施の形態に係る固体撮像装置１が備える効果に加えて、P相データとD相データの同時出力が可能となる。
＜画素感度を可変とする構成例＞
本開示の画素２１の面積は、画素２１内に配置される比較器５１で面積が決まり、比較器５１が配置されない通常のCMOSイメージセンサと比較すると、画素２１の面積が大きくなる可能性もある。画素２１の面積が大きくなり、信号電荷量が多く取れてしまう場合、画素２１の変換効率を下げる必要があるが、必要以上に下げてしまうと、低照度時の感度が悪くなり、S/Nが低下する。
そこで、画素２１の変換効率を必要に応じて変えられるようにするため、FD１７５の容量が調整できるような構成を採用することができる。
図４８は、FD１７５の容量可変を可能とする画素回路４１の第１構成例を示す回路図である。
図４８では、転送トランジスタ１７３とFD１７５との間に、NMOSトランジスタ３４１が新たに追加されている。NMOSトランジスタ３４１のゲートは、転送トランジスタ１７３のドレイン及びFD１７５の一端と接続され、NMOSトランジスタ３４１のソース及びドレインには、制御信号CTRが供給される。
図４９は、FD１７５の容量可変を可能とする画素回路４１の第２構成例を示す回路図である。
図４９では、転送トランジスタ１７３とFD１７５との間に、NMOSトランジスタ３４２とキャパシタ３４３が新たに追加されている。キャパシタ３４３の一端はGNDに接続され、他端がNMOSトランジスタ３４２のソースに接続されている。NMOSトランジスタ３４２のドレインは、転送トランジスタ１７３のドレイン及びFD１７５の一端と接続され、NMOSトランジスタ３４２のゲートに制御信号CTRが供給される。
図４８及び図４９のいずれの構成においても、制御信号CTRの電圧（HiまたはLow）に応じてFD１７５の容量を可変することができ、高照度時の飽和を抑制することができる。
＜参照信号REFのスロープ傾き変更制御＞
本開示の画素２１の構成によれば、固体撮像装置１は、P相データとD相データを個別に読み出すため、CDS処理を行う前の個々のデジタルデータを取得可能である。
そこで、固体撮像装置１のDAC２４は、図５０に示されるように、参照信号REFのスロープ傾き（電圧変化率）を、１V内で少なくとも１回以上変更することができる。
図５０上段は、参照信号REFのスロープ傾きを変更しない場合の例を示し、図５０下段は、参照信号REFのスロープ傾きをD相データ取得期間に４回変更した場合の例を示している。参照信号REFのスロープ傾きを変更した場合には、図５０から明らかなように、１Vの時間が短縮されるので、AD変換処理の速度を向上させることができる。
高照度信号は本質的にショットノイズの影響を受けることと、後段のガンマ処理などにより分解能が粗くても目立たないため、スロープ傾きの変更による影響は少ない。また、P相データとD相データを個別に読み出さない場合に、途中でスロープ傾きを変更すると、スロープの接続点のコードがP相反転分布の影響を受けるため不明となり、接続点を抽出不可能となるが、P相データとD相データを個別に読み出す場合には、参照信号REFのスロープ傾きを変更した場合の接続点は取得データから明らかとなるため、後段の処理で信号復元が可能である。
＜コード入力信号BITXnの周波数変更制御＞
参照信号REFのスロープ傾き変更が可能である理由と同様の理由により、コード入力信号BITXnの周波数を１V内で少なくとも１回以上変更することができる。
図５１上段は、コード入力信号BITXnの周波数を変更しない場合の例を示し、図５１下段は、コード入力信号BITXnの周波数をD相データ取得期間に４回変更した場合の例を示している。
参照信号REFのスロープ傾きを変更したときのようなAD変換処理時間の時短効果はないが、コード入力信号BITXnの周波数を変更することで、カウンタのビット数を少なくすることができる（上位ビットまで持たなくてもよい）ため、カウンタの回路実装面積を緩和することができる。また、クロック遷移回数の低減による電力削減効果も有する。
＜デカップリング容量の追加＞
本開示の画素２１の構成によれば、全ての回路がほぼ同時に動さするため、回路動作による瞬時電流が懸念される。
そこで、図５２に示されるように、瞬時電流を抑制するためのキャパシタ３６１を設ける構成とすることができる。
キャパシタ３６１は、例えば、大きな瞬時電流を発生させる回路である正帰還回路６２とインバータ１２１の電源電圧Vdd−GND間に設けられる。キャパシタ３６１は、例えば、形成されるときの面積やプロセス上の制約からトランジスタで作成するMOSキャパシタとすることができるが、これに限られない。
キャパシタ３６１は、正帰還回路６２とインバータ１２１に対して１つ設けてもよいし、正帰還回路６２とインバータ１２１のそれぞれに１つずつ設けてもよい。また、面積制約が厳しい場合には、２つの比較器５１に１つのキャパシタ３６１を設けてもよい。
＜ビット回数スロープ入力＞
上述した各実施の形態では、ADC４２のラッチ記憶部５２がビット数分のN個のメモリ（ラッチ回路１０１−１乃至１０１−N）を備え、１つのスロープ信号（参照信号REF）をN個のメモリに並列入力する構成例について説明した。
しかし、本開示のADC４２は、非特許文献１に開示されるような、ビット数と同じ回数（N回）だけスロープ信号（参照信号REF）の入力を繰り返す動作とすることもできる。この場合、ADC４２のラッチ記憶部５２は、１個（１ビット分）のラッチ回路１０１で済む。
図５３は、Nビットに対応するN回のスロープ信号を繰り返し入力する場合の駆動制御（スロープ信号と１ビットデータの読み出しとの関係）の概略を示すタイミングチャートである。
図５４は、図５３のタイミングチャートの詳細を示す図である。
図５３の例では、P相データ期間の時間Tに対して、D相データ期間の時間がL倍のL*Tに設定されており、ダイナミックレンジが露光比によりL倍に拡大されている。
このように、ビット数と同じ回数（N回）のスロープ信号を繰り返し入力する動作においても、本開示の比較器５１の構成により、比較器５１の判定速度を向上させつつ、消費電力を低減させることができる。
＜２０．画素部の第６の実施の形態＞
＜コード入力信号が差動信号＞
図５５は、画素２１の第６の実施の形態を示す回路図である。
図５５に示される第６の実施の形態に係る画素２１の構成を、図２０に示した第２の実施の形態に係る画素２１の構成と比較して異なる部分について説明する。
第６の実施の形態に係る画素２１では、ラッチ記憶部５２が、２つのラッチ部３８１と３８１Xを有している。ラッチ部３８１と３８１Xのそれぞれは、Nビットデータを記憶するラッチ回路１０１’−１乃至１０１’−Nを備える。ただし、ラッチ部３８１に入力されるコード入力信号BITXnと、ラッチ部３８１Xに入力されるコード入力信号XBITXnは差動信号となっており、ラッチ部３８１から出力されるラッチ信号Colnとラッチ部３８１Xから出力されるラッチ信号XColnも作動信号となっている。
画素アレイ部２２の画素数が多い場合には、書き込み回路と読み出し回路の配線長が長くなり、ノイズの影響により、正確なデータの書き込み及び読み出しが難しくなってくる。
そこで、第６の実施の形態に係る画素２１は、図５５に示されるように、ラッチ記憶部５２が、ラッチ部３８１と３８１Xの２つのNビットメモリを持つようにし、入出力信号が差動信号となるように構成される。即ち、ラッチ部３８１と３８１Xの一方の入出力信号がHiであれば、他方の入出力信号がLowとなるように、ラッチ記憶部５２が構成される。これにより、両者の配線にのるコモンモードノイズに強くなる。また、書き込み及び読み出し回路は、信号が必ず相補的に動作するため、電力消費を一定に保つことができる。
＜光漏れ対策＞
フォトダイオード１７１に強い光が当たると、転送ゲート１７３を介して電荷がFD１７５へ漏れていく。また、FD１７５の遮光が十分でない場合には、FD１７５での光電変換により電荷が発生することもある。そのような状況が発生した場合、転送前にFD１７５に発生した、本来の受光により発生した画素信号SIGではない電荷により、図５６に破線で示されるように、画素信号SIGがドロップしていく。なお、図５６において１点鎖線が、転送前の正常な画素信号SIGを示している。
転送前にFD１７５に発生した電荷により画素信号SIGがドロップすると、図５６の参照信号REFと比べて分かるように、P相データ期間に参照信号REFと画素信号SIGが交差しないため、正しいAD変換ができない。
そこで、固体撮像装置１は、P相データ期間の最後のコード入力信号BITXnを、光漏れを表す所定のコード値HL_CODEに設定する。
図１９等を参照して説明したように、信号書き込み期間が終了した後は、消費電流抑制のため、参照信号REFの電圧がトランジスタ８１がオフするスタンバイ電圧Vstbまで引き下げられるため、スロープ期間外ではあるが、出力信号VCOは反転し、ADC４２の後段において、予め定めた所定のコード値HL_CODEを取得することができる。これにより、所定のコード値HL_CODEを取得した回路は、上述した強い光が入射された状況が発生したことを検出し、例えば、最大の輝度値に値を書き変える処理などを行うことが可能となる。
なお、光漏れを表す所定のコード値HL_CODEは、例えば、ラッチ記憶部５２のラッチ回路１０１にも光が当たった場合に発現するコードであればさらによい。例えば、本開示のラッチ回路１０１のように、NMOSトランジスタを用いてラッチ回路１０１を構成した場合には、浮遊拡散層に光が当たると電荷が発生し、０[V]となることから、コード値HL_CODEはオール“0”となるような電圧とすることができる。
＜画素アレイ部内でディレイを持たせた構成＞
本開示の方式では、受光及びAD変換の動作が全画素で一斉に行われるため、瞬時電流や瞬時ノイズが懸念される。
そこで、CDS処理等で誤差成分がキャンセル可能であったり、一斉動作が不要な回路については、反転動作の動作タイミングを意図的にずらす構成とすることができる。
例えば、画素アレイ部２２を、例えば、図５７に示されるように、画素アレイ部２２−A、２２−B、及び２２−Cのように、水平方向に３分割し、画素アレイ部２２の各画素２１のラッチ記憶部５２で行われるP相データとD相データの取得動作を、画素アレイ部２２−A、２２−B、及び２２−Cの３つの領域でずらす構成とすることができる。
この場合、画素アレイ部２２の各画素２１のラッチ記憶部５２にコード入力信号BITXnを出力するカウンタ３９１の他に、ディレイ回路３９２及び３９３が設けられる。
画素アレイ部２２−Aに属する各画素２１のラッチ記憶部５２には、カウンタ３９１から出力されたコード入力信号BITXnがそのまま入力される。画素アレイ部２２−Bに属する各画素２１のラッチ記憶部５２には、ディレイ回路３９２により、画素アレイ部２２−Aよりも一定時間ディレイされたコード入力信号BITXnが入力される。さらに、画素アレイ部２２−Cに属する各画素２１のラッチ記憶部５２には、ディレイ回路３９３により、画素アレイ部２２−Bよりも一定時間ディレイされたコード入力信号BITXnが入力される。これらのずれ成分は、P相データとD相データで同量だけ発生するのでCDS処理でキャンセルすることができる。また、ディレイ量は、コード入力信号BITXnのビットの遷移順が変わらない範囲とされる。
＜２１．カラムADCの構成例＞
これまでの説明では、ADC４２が各画素２１に設けられる構成について説明したが、本開示の比較器５１を含むADCを画素列ごとに配置して、カラム並列読み出し型の固体撮像装置１とすることもできる。
図５８は、本開示の比較器５１を含むADCを画素列ごとに有する回路構成を示す図である。
ADCを画素列ごとに設ける場合、画素２１は、フォトダイオード１７１、転送トランジスタ１７３、リセットトランジスタ１７４、FD１７５、増幅トランジスタ４１１、及び選択トランジスタ４１２で構成される。増幅トランジスタ４１１は、定電流源としての負荷MOS４４０とソースフォロワ回路を構成する。なお、排出トランジスタ１７２は省略されているが、排出トランジスタ１７２も設けても勿論よい。
そして、画素アレイ部２２の各画素列に対応して設けられるカラムADC４３１には、本開示の比較器５１と、U/Dカウンタ（アップダウンカウンタ）４４１が設けられる。ADCを画素列ごとに配置した場合には、画素毎にADCを配置する場合と比べると、素子の形成面積に余裕ができるため、ラッチ記憶部５２に代えて、U/Dカウンタ４４１とすることができる。これにより、デジタルCDS処理を行うことが可能となる。
カラムADC４３１の画素信号SIGが入力される入力端には、DC成分をカットするためのキャパシタ４４２と、浮遊拡散層を初期化するためのNMOSトランジスタ４４３が追加されている。
なお、上述したその他の例と同様に、差動増幅回路６１の左右の特性ばらつきを考慮して、図５９に示されるように、差動増幅回路６１の左側にも、キャパシタ４４４とNMOSトランジスタ４４５を追加した構成としてもよい。
図６０のタイミングチャートを参照して、図５８に示したカラム並列読み出し型の固体撮像装置１の動作について説明する。
初めに、時刻ｔ４１において、画素２１の選択トランジスタ４１２に供給される選択信号SELがHiとなり、画素２１が選択されるとともに、リセットトランジスタ１７４がオンされることにより、FD１７５の電荷がリセットされる。また、時刻ｔ４１では、正帰還回路６２のトランジスタ９３のゲートに供給される初期化信号INIがHiに設定され、正帰還回路６２が初期状態に設定され、画素信号SIGが入力されるトランジスタ８２のゲート（浮遊部）を初期化するため、NMOSトランジスタ４４３のゲートに入力される制御信号AZがHiに設定される。
時刻ｔ４２において、参照信号REFが所定の電圧Vuまで持ち上げられ、参照信号REFと画素信号SIGの比較が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。U/Dカウンタ４４１は、参照信号REFがスロープ信号となって、出力信号VCOがHiの間、ダウンカウントする。
参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ４３において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、正帰還回路６２によって出力信号VCOの反転が高速化される。また、U/Dカウンタ４４１は、ダウンカウントを停止し、現時点のカウント値を保持する。
時刻ｔ４４において、参照信号REFが所定の電圧Vuまで持ち上げられる。これにより、参照信号REFが画素信号SIGよりも大きくなるため、出力信号VCOがHiとなる。また、正帰還回路６２のトランジスタ９３のゲートに供給される初期化信号INIがHiに設定され、正帰還回路６２が再び初期状態に設定される。
時刻ｔ４５において、画素２１の転送トランジスタ１７３がオンされ、フォトダイオード１７１で生成された電荷がFD１７５に転送される。
U/Dカウンタ４４１は、参照信号REFがスロープ信号となって、出力信号VCOがHiの間、アップカウントする。そして、参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ４６において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、正帰還回路６２によって出力信号VCOの反転が高速化される。U/Dカウンタ４４１は、アップカウントを停止し、CDS処理後のカウント値CDS_dataを保持する。
時刻ｔ４７において、画素２１の選択トランジスタ４１２に供給される選択信号SELがLowとなり、画素２１が非選択されるとともに、比較器５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、非選択の画素２１の比較器５１の消費電流が抑制される。
＜２２．ストリーキング補正演算＞
本開示の回路構成によれば、画素アレイ部２２の全画素（画素毎にADC４２を有する場合）または、画素並列（カラムADC４３１の場合）で動作するため、回路の一斉反転に伴い、基準黒レベルが変動することが懸念される。換言すれば、全画素黒の信号を出力する場合と、一定の割合で明るい信号を出力する場合とで、基準の黒レベルが異なる現象が発生することが懸念される。この現象は、ローリングシャッタ型のイメージセンサでは、ストリーキングとして知られている。
以下では、固体撮像装置１の出力部２７において、基準黒レベルの変動（ストリーキング）を補正する方法について説明する。
図６１に示されるように、画素アレイ部２２の有効画素領域内に、黒レベルを出力する黒出力画素２１Bが複数配置される。黒出力画素２１Bは、同一行または同一列に少なくとも３か所配置する必要があるため、例えば、画素アレイ部２２の有効画素領域内に３×３の９か所配置される。
いま、画素アレイ部２２の水平方向（ｘ方向）に基準黒レベルの補正をする場合、黒レベル誤差ERRORは、以下の式（１）で表すことができるが、演算軽量化と効果のトレードオフから、３次以降を省略して式（２）で考える。式（１）及び式（２）のｘは、水平方向の画素位置を表す。
Figure 0006760064
Figure 0006760064
図６２に示されるように、ｘ＝０の位置で黒出力画素２１Bの出力値Y(0)、ｘ＝H/2の位置で位置の黒出力画素２１Bの出力値Y(H/2)、ｘ＝Hの位置で黒出力画素２１Bの出力値Y(H)が、得られたとする。
この場合、係数α0とα１は、式（２）の切片と傾きであるから、
Figure 0006760064
 で得られる。
そして、式（２）に、ｘ＝H/2の出力値Y(H/2)と、上述の係数α0とα１とを代入すると、
Figure 0006760064
 となり、係数α２を求める式に変形すると、
Figure 0006760064
 で表される。この係数α２を求める式のうち、支配的な項を抽出し、簡略化すると、
Figure 0006760064
 と表すことができる。この係数α２の式によれば、補正位置Hを、２のべき乗表現となる位置にすると、係数α２の計算を簡単にすることができる。
固体撮像装置１の出力部２７は、以上のようにして求めた係数α0、α１、及びα２を用いて、各ｘ位置に応じた黒レベル誤差ERRORを算出する。そして、出力部２７は、各画素のデジタル画素値から、黒レベル誤差値を減算することで、基準黒レベルの変動を抑制した信号を出力することができる。
上述の計算例は、水平方向の位置に応じた補正演算式であるが、垂直方向の位置についても同様に計算が可能である。
なお、基準黒レベルの変動は、ADCの電源またはGNDに対しての大きさに依存性があることが知られているため、電源線またはGND線と平行な方向に配置されている複数の黒出力画素２１Bを用いて計算することができる。
また３次以降の項については無視したが、３次以上の係数α３、α４、・・・を使用すれば補正精度を向上させることができる。
あるいはまた、図６３に示されるように、画素アレイ部２２内における黒出力画素２１Bの配置数を増やすことによっても補正精度を向上させることができる。
黒レベルを出力する黒出力画素２１Bは、受光部（フォトダイオード１７１）の上面を遮光膜で覆った補正専用の画素でもよいし、他の画素２１と同様の通常画素であって、画素２１内で制御信号TXによる電荷転送を行わずに信号出力するものでもよい。あるいは、画素アレイ部２２内に、受光部の一部が遮光されている位相差検出画素が配置されている場合には、その位相差検出画素を、電荷転送を行わない駆動として、黒出力画素２１Bとして利用してもよい。
遮光膜で物理的に遮光されていない画素２１や、位相差検出画素を、電荷転送を行わず、黒出力画素２１Bとして使用する場合、図６３のように、電荷転送を行う画素２１と電荷転送を行わない画素２１（黒出力画素２１B）を画素行内に混在させるためには、行単位で駆動する固体撮像装置１においては、２本のTX信号制御線が必要となる。
そこで、２本のTX信号制御線を設けずに、図６４に示されるように、電荷転送を行わない画素行を任意に設定し、行単位で黒出力画素２１Bを設定してもよい。基準黒レベルの補正は、同一行の複数の黒出力画素２１Bを用いて水平方向で行ってもよいし、画素アレイ部２２内の同一列の複数の黒出力画素２１Bを用いて垂直方向で行ってもよい。
なお、電荷伝送を行わない場合には、黒出力画素２１Bの暗電流成分が出力されないことになるが、有効画素領域より外側に黒レベルを検出する遮光画素を設け、その遮光画素から暗電流成分を検出することで、暗電流成分の補正は可能である。
基準黒レベルの補正演算においては、ノイズレベルの抑制のため、黒出力画素２１Bからの出力信号を複数回取得し、それらの平均や移動平均を用いるなどして高周波成分を除去した信号を用いて補正演算を行ってもよい。
＜２３．画素部の第７の実施の形態＞
＜ストリーキング対策回路＞
図６５は、画素２１の第７の実施の形態を示す回路図である。
図６５に示される画素２１の第７の実施の形態は、回路の一斉反転に伴う基準黒レベルの変動の補正を、演算ではなく、回路により実現した構成例を示している。
図６５に示される第７の実施の形態に係る画素２１の構成を、図２０に示した第２の実施の形態に係る画素２１の構成と比較して異なる部分について説明する。
図２０に示した第２の実施の形態では、画素回路４１のリセットトランジスタ１７４のドレインと、画素信号SIG入力のトランジスタ８２のドレインが接続されていたが、図６５に示される第７の実施の形態では、画素回路４１のリセットトランジスタ１７４のドレインは、電源電圧Vddに接続されている。
このようにすることで、画素信号SIG入力のトランジスタ８２の閾値ばらつきと、リセットトランジスタ１７４の閾値ばらつきがそのまま浮遊拡散層に影響するため、そのばらつきで一斉反転が分散され、ストリーキングの発生を抑制することができる。なお、配線レイアウトとしては、リセットトランジスタ１７４のソースは、排出トランジスタ１７２のドレインと共通化することができる。
＜２４．ラッチ回路の出力制御＞
次に、ラッチ記憶部５２のN個のラッチ回路１０１’−１乃至１０１’−Nのラッチ信号Colnの読み出し制御について説明する。
図６６は、各画素２１内のラッチ記憶部５２とセンスアンプ部２６の読み出し制御に関する回路図である。書き込み制御の回路については図示が省略されている。
ラッチ記憶部５２のN個のラッチ回路１０１’は、それぞれ、図６６に示されるように、ラッチ信号出力線１１４を介してセンスアンプ部２６のSAコア（センスアンプコア回路）４７１と接続されている。
ラッチ回路１０１’とSAコア４７１との間には、ラッチ信号出力線１１４に接続されたキャパシタ４７５と、そのキャパシタ４７５に所定の電位をプリチャージするためのトランジスタ４７２が配置されている。
ラッチ信号Colnの読み出しは、読み出し前に、トランジスタ４７２によってキャパシタ４７５に所定の電位がプリチャージされ、SAコア４７１が、プリチャージされたキャパシタ４７５の電位がラッチ信号Colnによってディスチャージされたか否かを検出することによって、ラッチ信号Colnの読み出しを行う。例えば、ラッチ信号Colnが“１”であれば、プリチャージされた電位がディスチャージされ、ラッチ信号Colnが“０”であれば、プリチャージされた電位が保持される。
ここで、仮に、各画素２１内のラッチ記憶部５２のN個のラッチ回路１０１’のラッチ信号Colnを同時に読み出すと、隣接間のスペースが狭いため、隣接の信号線とカップリングを起こし、誤動作するおそれがある。
そこで、本開示の固体撮像装置１では、図６６に示されるように、読み出しの制御信号WORDを伝送するWORD制御線５１１が、奇数ビットの制御信号WORDonを伝送するWORD制御線５１１onと、偶数ビットの制御信号WORDenを伝送するWORD制御線５１１enとに分けられている。
また、キャパシタ４７５にプリチャージを行うトランジスタ４７２に制御信号xPCを伝送するxPC制御線４７３も、奇数ビットのトランジスタ４７２に制御信号xPCを伝送するxPC制御線４７３oと、偶数ビットのトランジスタ４７２に制御信号xPCを伝送するxPC制御線４７３eとに分けられている。
さらに、SAコア４７１がラッチ信号Colnの検出を行うタイミングを制御する制御信号ENを伝送するEN制御線４７４も、奇数ビットのSAコア４７１に制御信号ENoを伝送するEN制御線４７４eと、偶数ビットのSAコア４７１に制御信号ENeを伝送するEN制御線４７４oに分けられている。
そして、固体撮像装置１では、隣接するSAコア４７１どうしが異なる動作を行うように、制御信号WORDon、制御信号WORDen、制御信号ENo、及び、制御信号ENeが入力される。具体的には、奇数ビットのSAコア４７１がラッチ回路１０１’の読み出し動作を行っている場合には、偶数ビットのSAコア４７１はラッチ回路１０１’のプリチャージ動作を行う。一方、奇数ビットのSAコア４７１がラッチ回路１０１’のプリチャージ動作を行っている場合には、偶数ビットのSAコア４７１はラッチ回路１０１’の読み出し動作を行う。
図６７は、図６６に示したラッチ記憶部５２とセンスアンプ部２６のタイミングチャートである。
比較のため、図６８に、N個のラッチ回路１０１’のラッチ信号Colnを同時に読み出す場合のラッチ記憶部５２Xとセンスアンプ部２６Xの配線接続例を示し、図６９に、図６８に示したラッチ記憶部５２Xとセンスアンプ部２６Xの駆動タイミングチャートを示す。
図６８の全ビット同時読み出しの駆動において、１回の読み出しにかかる単位時間をTとすると、図６７に示した奇数ビットと偶数ビットを交互に読み出すインターリーブ駆動では、T/2時間だけずらして奇数ビットと偶数ビットのデータ（N/２ビット分のデータ）が交互に読み出される。トータルの読み出し時間としては、インターリーブ駆動は、全ビット同時読み出し駆動に対してT/2時間の増加だけで済む。
図７０は、図６６及び図６７に示した奇数ビットと偶数ビットを交互に読み出すインターリーブ駆動を行う場合のラッチ回路１０１’部分の配線レイアウト例を示している。
出力信号VCOが入力されるトランジスタ１１１のゲート１１１Gが、共通に中央に一直線に配置され、トランジスタ１１１のソース１１１Sとドレイン１１１Dは、奇数ビットと偶数ビットで上下に交互に配置されている。
読み出しの制御信号WORDが入力されるトランジスタ１１２のゲート１１２Gが、中央のトランジスタ１１１のゲート１１１Gの上下それぞれに一直線に配置され、それらの一方が偶数ビット用、他方が奇数ビット用とされている。
トランジスタ１１３のゲート１１３Gが、トランジスタ１１２のゲート１１２Gそれぞれのさらに外側に一直線に配置され、それらの一方が偶数ビット用、他方が奇数ビット用とされている。
このように、奇数ビットと偶数ビットで交互に配置することで、配線レイアウトを効率的に配置することができる。
＜２５．電子機器への適用例＞
本開示は、固体撮像装置への適用に限られるものではない。即ち、本開示は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
図７１は、本開示に係る電子機器としての、撮像装置の構成例を示すブロック図である。
図７１の撮像装置６００は、レンズ群などからなる光学部６０１、図１の固体撮像装置１の構成が採用される固体撮像装置（撮像デバイス）６０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像装置６０２の撮像面上に結像する。固体撮像装置６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置６０２として、図１の固体撮像装置１、即ち、画素信号をAD変換する際の比較器５１の判定速度を向上させつつ、消費電力を低減させた固体撮像装置を用いることができる。
表示部６０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像装置６０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
操作部６０７は、ユーザによる操作の下に、撮像装置６００が持つ様々な機能について操作指令を発する。電源部６０８は、DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上述したように、固体撮像装置６０２として、上述した実施の形態に係る固体撮像装置１を用いることで、AD変換の判定速度を高速化させつつ、消費電力を低減することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００においても、撮影の高速化と低消費電力を実現することができる。
なお、上述した説明では、比較器５１及びADC４２は、固体撮像装置１に組み込まれた部品として説明したが、それぞれ単独で流通する製品（比較器、AD変換器）とすることができる。
また、本開示は、固体撮像装置に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
上述した各実施の形態の回路構成は、電子を電荷とする回路構成として説明したが、本開示は、正孔を電荷とする回路構成とすることもできる。また、上述した各回路構成において、トランジスタの極性（NMOSトランジスタとPMOSトランジスタ）を入れ替えた回路構成でも実現可能である。その場合、トランジスタに入力される制御信号は、HiとLowが反対の信号となる。
上述した各実施の形態では、参照信号REFが時間経過に応じてレベル（電圧）が単調減少するスロープ信号であるとして説明したが、参照信号REFは、時間経過に応じてレベル（電圧）が単調増加するスロープ信号とすることもできる。
上述した各実施の形態では、画素回路４１が共有される場合、４個の画素回路４１が共有される例について説明したが、共有される画素回路４１の個数は４個に限らず、その他の個数（例えば、８個）とすることができる。
その他、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。上述した実施の形態では説明していない他の実施の形態どうしを適宜組み合わせた形態も可能である。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
なお、本開示は以下のような構成も取ることができる。
（１）
入力信号と参照信号の電圧を比較して比較結果信号を出力する比較部と、
前記比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
前記比較結果信号の反転後、前記比較部に流れる電流を制限する電流制限部と
を備える比較器。
（２）
入力信号と参照信号の電圧を比較して比較結果信号を出力する比較部と、
前記比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
前記比較結果信号の反転後、前記比較部に流れる電流を制限する電流制限部と
を有する比較器と、
前記比較結果信号が反転したときのコード入力信号を記憶して出力する記憶部と
を備えるAD変換器。
（３）
前記記憶部は、複数ビットに対応する複数個のデータ記憶部を有する
前記（２）に記載のAD変換器。
（４）
前記記憶部は、３値以上の前記コード入力信号を記憶して出力する
前記（２）または（３）のいずれかに記載のAD変換器。
（５）
前記コード入力信号を入力する入力配線と、記憶された前記コード入力信号をコード出力信号として出力する出力配線が、共通化されている
前記（２）乃至（４）のいずれかに記載のAD変換器。
（６）
前記正帰還回路により高速化された前記比較結果信号を反転するインバータをさらに備え、
前記インバータにより反転された前記比較結果信号が後段に出力される
前記（２）乃至（５）のいずれかに記載のAD変換器。
（７）
前記電流制限部はトランジスタで構成され、
前記比較部は、前記電流制限部のトランジスタの特性差を抑制する抑制トランジスタを有する
前記（２）乃至（６）のいずれかに記載のAD変換器。
（８）
前記抑制トランジスタは、前記電流制限部のトランジスタと同じに制御される
前記（７）に記載のAD変換器。
（９）
前記比較結果信号が反転した後、前記参照信号の電圧が、前記参照信号が入力されるトランジスタがオフするレベルとされる
前記（２）乃至（８）のいずれかに記載のAD変換器。
（１０）
入力信号と参照信号の電圧を比較して比較結果信号を出力する比較部と、
前記比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
前記比較結果信号の反転後、前記比較部に流れる電流を制限する電流制限部と
を有する比較器と、
前記比較結果信号が反転したときのコード入力信号を、コード出力信号として記憶して出力する記憶部と
を有するAD変換器と、
画素に入射された光を受光して光電変換することで生成された電荷信号を、前記入力信号として前記比較部に出力する画素回路と
を備える固体撮像装置。
（１１）
前記比較部は、前記入力信号が入力される第１のトランジスタと、前記参照信号が入力される第２のトランジスタを少なくとも有し、
前記第１のトランジスタは、前記電荷信号を保持する前記画素回路の浮遊拡散層と接続されている
前記（１０）に記載の固体撮像装置。
（１２）
前記第２のトランジスタに入力される前記参照信号の電圧が所定の電圧に設定されることにより、前記画素回路の浮遊拡散層がリセットされる
前記（１１）に記載の固体撮像装置。
（１３）
前記第２のトランジスタに入力される前記参照信号の電圧が、前記画素回路の浮遊拡散層がリセットされるリセット電圧に設定されるとき、前記正帰還回路を流れる貫通電流を抑制する抑制トランジスタをさらに備える
前記（１２）に記載の固体撮像装置。
（１４）
前記AD変換器の記憶部は、前記画素のリセットレベルの前記コード出力信号を記憶して出力し、その後、前記画素の信号レベルの前記コード出力信号を記憶して出力する
前記（１０）乃至（１３）のいずれかに記載の固体撮像装置。
（１５）
１つの前記画素回路に対して１つの前記比較器が設けられている
前記（１０）乃至（１４）のいずれかに記載の固体撮像装置。
（１６）
複数の前記画素回路に対して１つの前記比較器が設けられている
前記（１０）乃至（１４）のいずれかに記載の固体撮像装置。
（１７）
前記第２のトランジスタに入力される前記参照信号の電圧が所定の電圧に設定されることにより、複数の前記画素回路の少なくとも１つが非選択に設定される
前記（１６）に記載の固体撮像装置。
（１８）
カラーフィルタの色の組み合わせが白となる組み合わせで、複数の前記画素が同時に読み出される
前記（１６）または（１７）に記載の固体撮像装置。
（１９）
同時に読み出された複数の前記画素で１枚の画像が構成される
前記（１６）乃至（１８）のいずれかに記載の固体撮像装置。
（２０）
M個（M＞１）の前記画素回路に対して１つの前記比較器が設けられており、
前記比較器を共有するM個の前記画素回路は、M個の前記画素回路のリセットレベルの前記入力信号を前記比較部に出力した後、M個の前記画素回路の信号レベルの前記入力信号を前記比較部に出力する
前記（１６）乃至（１９）のいずれかに記載の固体撮像装置。
（２１）
前記画素回路は、前記画素の選択を制御する選択トランジスタを少なくとも備える
前記（１６）乃至（２０）のいずれかに記載の固体撮像装置。
（２２）
前記比較部は、前記選択トランジスタによる特性差を抑制する抑制トランジスタを有する
前記（２１）に記載の固体撮像装置。
（２３）
複数の前記画素が２次元配列された画素アレイ部を複数のエリアに分割し、
前記エリアごとに、前記参照信号の電圧が制御される
前記（１０）乃至（２２）のいずれかに記載の固体撮像装置。
（２４）
複数の前記エリアの少なくとも１つの前記エリアの前記参照信号の電圧は、前記参照信号が入力されるトランジスタの閾値電圧以下とされる
前記（２３）に記載の固体撮像装置。
（２５）
複数の半導体基板で構成されている
前記（１０）乃至（２４）のいずれかに記載の固体撮像装置。
（２５A）
第１の半導体基板と第２の半導体基板とで構成され、
前記第１の半導体基板と前記第２の半導体基板は、前記記憶部の入力部で接続されている
前記（２５）に記載の固体撮像装置。
（２５B）
第１の半導体基板と第２の半導体基板とで構成され、
前記第１の半導体基板と前記第２の半導体基板は、前記画素回路から出力された前記電荷信号が入力される前記比較部の電荷信号入力トランジスタのドレイン及びソースで接続されている
前記（２５）に記載の固体撮像装置。
（２５C）
第１の半導体基板と第２の半導体基板とで構成され、
前記第１の半導体基板と前記第２の半導体基板は、前記画素回路から出力された前記電荷信号が入力される前記比較部の電荷信号入力トランジスタのドレインと、前記参照信号が入力される前記比較部の参照信号入力トランジスタのドレインで接続されている
前記（２５）に記載の固体撮像装置。
（２５D）
第１乃至第３の半導体基板とで構成され、
前記第１の半導体基板と前記第２の半導体基板は、前記画素回路から出力された前記電荷信号が入力される前記比較部の電荷信号入力トランジスタのドレインと、前記参照信号が入力される前記比較部の参照信号入力トランジスタのドレインで接続され、
前記第２の半導体基板と前記第３の半導体基板は、前記記憶部の入力部で接続されている
前記（２５）に記載の固体撮像装置。
（２５E）
半導体基板が積層された複数の積層基板と、前記複数の積層基板の側壁に接合された側面基板とで構成される
前記（２５）に記載の固体撮像装置。
（２６）
前記記憶部は、前記画素のリセットレベルの前記コード出力信号を記憶するP相記憶部と、前記画素の信号レベルの前記コード出力信号を記憶するD相記憶部とを有し、
前記P相記憶部と前記D相記憶部は、前記画素のリセットレベルの前記コード出力信号と信号レベルの前記コード出力信号を同時に出力する
前記（１０）乃至（２５）のいずれかに記載の固体撮像装置。
（２７）
前記画素回路は、前記比較部に出力するまで前記電荷信号を保持する浮遊拡散層の容量を変更するトランジスタを有する
前記（１０）乃至（２６）のいずれかに記載の固体撮像装置。
（２８）
前記参照信号の電圧変化率が、１垂直走査期間内で１回以上変更される
前記（１０）乃至（２７）のいずれかに記載の固体撮像装置。
（２９）
前記コード値となる信号の周波数が、１垂直走査期間内で１回以上変更される
前記（１０）乃至（２８）のいずれかに記載の固体撮像装置。
（３０）
前記画素回路は、ソースフォロワ回路により増幅された前記電荷信号を、前記入力信号として前記比較部に出力する
前記（１０）乃至（２９）のいずれかに記載の固体撮像装置。
（３０A）
前記比較器は、電源−GND間に接続されたキャパシタをさらに備える
前記（１０）乃至（３０）のいずれかに記載の固体撮像装置。
（３０B）
前記記憶部は、１ビットのデータを記憶するデータ記憶部を有し、AD変換ビット数と同じ回数だけ前記コード出力信号の記憶及び出力を繰り返す
前記（１０）乃至（３０A）のいずれかに記載の固体撮像装置。
（３０C）
前記記憶部は、前記コード出力信号を記憶する２つのデータ記憶部を有し、
前記２つのデータ記憶部において前記コード入力信号は差動信号となっており、記憶された前記コード出力信号も差動信号となっている
前記（１０）乃至（３０B）のいずれかに記載の固体撮像装置。
（３０D）
前記記憶部には、前記画素のリセットレベルを検出するリセット検出期間の最後の前記コード入力信号が所定の値に設定されて入力される
前記（１０）乃至（３０C）のいずれかに記載の固体撮像装置。
（３０E）
前記所定の値は、前記画素回路の浮遊拡散層に光が当たったときに発生する電圧値である
前記（３０D）に記載の固体撮像装置。
（３０F）
複数の前記画素が２次元配列された画素アレイ部を水平方向に複数のエリアに分割し、
各エリアで前記コード入力信号が入力されるタイミングが異なる
前記（１０）乃至（３０E）のいずれかに記載の固体撮像装置。
（３１）
複数の前記画素が２次元配列された画素アレイ部内の、黒レベル補正用の黒出力画素から黒レベルを算出し、複数の前記画素の画素信号から前記黒レベルを減算して出力する出力部をさらに備える
前記（１０）乃至（１２）のいずれかに記載の固体撮像装置。
（３１A）
前記出力部は、電源線と平行な方向に配置されている複数の前記黒出力画素を用いて前記黒レベルを算出する
前記（３１）に記載の固体撮像装置。
（３１B）
前記出力部は、GND線と平行な方向に配置されている複数の前記黒出力画素を用いて前記黒レベルを算出する
前記（３１）に記載の固体撮像装置。
（３１C）
前記黒出力画素は、電荷転送を行わずに駆動した通常画素である
前記（３１）に記載の固体撮像装置。
（３１D）
前記黒出力画素は、電荷転送を行わずに駆動した位相差検出画素である
前記（３１）に記載の固体撮像装置。
（３１E）
前記黒出力画素は、電荷転送を行わずに駆動した画素行の通常画素である
前記（３１）に記載の固体撮像装置。
（３２）
前記画素回路は、前記電荷信号を保持する浮遊拡散層をリセットするリセットトランジスタを備え、
前記リセットトランジスタのドレインは電源電圧に接続されている
前記（１０）乃至（３１）のいずれかに記載の固体撮像装置。
（３３）
プリチャージ動作と読み出し動作を行うことにより、前記記憶部に記憶されている前記コード出力信号を読み出すコード読み出し部をさらに備え、
前記コード読み出し部は、隣りの前記コード読み出し部が前記プリチャージ動作を行っているとき、前記読み出し動作を行う
前記（１０）乃至（３２）のいずれかに記載の固体撮像装置。
（３４）
入力信号と参照信号の電圧を比較して比較結果信号を出力する比較部と、
前記比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
前記比較結果信号の反転後、前記比較部に流れる電流を制限する電流制限部と
を有する比較器と、
前記比較結果信号が反転したときのコード入力信号を、コード出力信号として記憶して出力する記憶部と
を有するAD変換器と、
画素に入射された光を受光して光電変換することで生成された電荷信号を、前記入力信号として前記比較部に出力する画素回路と
を備える固体撮像装置
を備える電子機器。
（３５）
比較部と、正帰還回路と、電流制限部とを備える比較器の
前記比較部が、入力信号と参照信号との電圧を比較して比較結果信号を出力し、
前記正帰還回路が、前記比較結果信号が反転するときの遷移速度を高速化し、
前記電流制限部が、前記比較結果信号の反転後、前記比較部に流れる電流を制限する
比較器の制御方法。
１ 固体撮像装置， ２１ 画素， ２２ 画素アレイ部， ２４ DAC， ２６ センスアンプ部， ２７ 出力部， ４１ 画素回路， ４２ ADC， ５１ 比較器， ５２ ラッチ記憶部， ６１ 差動増幅回路， ６２ 正帰還回路， ６３ 電流制限部， ８１,８２,８６ トランジスタ， １２１ インバータ， １４１ トランジスタ， １７４ リセットトランジスタ， １７５ FD， １７６ 選択トランジスタ， １８１ PMOSトランジスタ， ２１１ トランジスタ， ３２２P P相ラッチ部， ３２２D D相ラッチ部， ３４１,３４２ NMOSトランジスタ， ３６１ キャパシタ， ３８１,３８１X ラッチ部， ６００ 撮像装置， ６０２ 固体撮像装置

Claims (34)

  1. 入力信号と参照信号の電圧を比較して比較結果信号を出力する比較部と、
    前記比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
    前記比較部の出力端子と前記正帰還回路の１の入力端子とを接続する１の配線と
    を備え、
    前記比較部は、前記入力信号が入力される第１のトランジスタと、前記参照信号が入力される第２のトランジスタを少なくとも有し、
    前記第１のトランジスタと前記第２のトランジスタは、第１の基板に配置され、
    前記正帰還回路は、前記第１の基板と接合された第２の基板に配置されている
    比較器。
  2. 入力信号と参照信号の電圧を比較して比較結果信号を出力する比較部と、
    前記比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
    前記比較部の出力端子と前記正帰還回路の１の入力端子とを接続する１の配線と
    を有し、
    前記比較部は、前記入力信号が入力される第１のトランジスタと、前記参照信号が入力される第２のトランジスタを少なくとも有し、
    前記第１のトランジスタと前記第２のトランジスタは、第１の基板に配置され、
    前記正帰還回路は、前記第１の基板と接合された第２の基板に配置されている
    比較器と、
    前記比較結果信号が反転したときのコード入力信号を記憶して出力する記憶部と
    を備えるAD変換器。
  3. 前記記憶部は、複数ビットに対応する複数個のデータ記憶部を有する
    請求項２に記載のAD変換器。
  4. 前記記憶部は、３値以上の前記コード入力信号を記憶して出力する
    請求項２に記載のAD変換器。
  5. 前記コード入力信号を入力する入力配線と、記憶された前記コード入力信号をコード出力信号として出力する出力配線が、共通化されている
    請求項２に記載のAD変換器。
  6. 前記正帰還回路により高速化された前記比較結果信号を反転するインバータをさらに備え、
    前記インバータにより反転された前記比較結果信号が後段に出力される
    請求項２に記載のAD変換器。
  7. 前記比較結果信号の反転後、前記比較部に流れる電流を制限する電流制限部としての第３のトランジスタと、
    前記比較部内の前記第３のトランジスタと対称に配置された第４のトランジスタと
    をさらに備える
    請求項２に記載のAD変換器。
  8. 前記第４のトランジスタは、前記第３のトランジスタと同じに制御される
    請求項７に記載のAD変換器。
  9. 前記比較結果信号が反転した後、前記参照信号の電圧が、前記参照信号が入力されるトランジスタがオフするレベルとされる
    請求項２に記載のAD変換器。
  10. 入力信号と参照信号の電圧を比較して比較結果信号を出力する比較部と、
    前記比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
    前記比較部の出力端子と前記正帰還回路の１の入力端子とを接続する１の配線と
    を有し、
    前記比較部は、前記入力信号が入力される第１のトランジスタと、前記参照信号が入力される第２のトランジスタを少なくとも有し、
    前記第１のトランジスタと前記第２のトランジスタは、第１の基板に配置され、
    前記正帰還回路は、前記第１の基板と接合された第２の基板に配置されている
    比較器と、
    前記比較結果信号が反転したときのコード入力信号を、コード出力信号として記憶して出力する記憶部と
    を有するAD変換器と、
    画素に入射された光を受光して光電変換することで生成された電荷信号を、前記入力信号として前記比較部に出力する画素回路と
    を備える固体撮像装置。
  11. 前記第１のトランジスタは、前記電荷信号を保持する前記画素回路の浮遊拡散層と接続されている
    請求項１０に記載の固体撮像装置。
  12. 前記第２のトランジスタに入力される前記参照信号の電圧が所定の電圧に設定されることにより、前記画素回路の浮遊拡散層がリセットされる
    請求項１１に記載の固体撮像装置。
  13. 前記第２のトランジスタに入力される前記参照信号の電圧が、前記画素回路の浮遊拡散層がリセットされるリセット電圧に設定されるとき、前記正帰還回路を流れる貫通電流を抑制する抑制トランジスタをさらに備える
    請求項１２に記載の固体撮像装置。
  14. 前記AD変換器の記憶部は、前記画素のリセットレベルの前記コード出力信号を記憶して出力し、その後、前記画素の信号レベルの前記コード出力信号を記憶して出力する
    請求項１０に記載の固体撮像装置。
  15. １つの前記画素回路に対して１つの前記比較器が設けられている
    請求項１１に記載の固体撮像装置。
  16. 複数の前記画素回路に対して１つの前記比較器が設けられている
    請求項１１に記載の固体撮像装置。
  17. 前記第２のトランジスタに入力される前記参照信号の電圧が所定の電圧に設定されることにより、複数の前記画素回路の少なくとも１つが非選択に設定される
    請求項１６に記載の固体撮像装置。
  18. カラーフィルタの色の組み合わせが白となる組み合わせで、複数の前記画素が同時に読み出される
    請求項１６に記載の固体撮像装置。
  19. 同時に読み出された複数の前記画素で１枚の画像が構成される
    請求項１６に記載の固体撮像装置。
  20. M個（M＞１）の前記画素回路に対して１つの前記比較器が設けられており、
    前記比較器を共有するM個の前記画素回路は、M個の前記画素回路のリセットレベルの前記入力信号を前記比較部に出力した後、M個の前記画素回路の信号レベルの前記入力信号を前記比較部に出力する
    請求項１６に記載の固体撮像装置。
  21. 前記画素回路は、前記画素の選択を制御する選択トランジスタを少なくとも備える
    請求項１６に記載の固体撮像装置。
  22. 前記比較部において前記選択トランジスタと対称に配置されたトランジスタを有する
    請求項２１に記載の固体撮像装置。
  23. 複数の前記画素が２次元配列された画素アレイ部を複数のエリアに分割し、
    前記エリアごとに、前記参照信号の電圧が制御される
    請求項１０に記載の固体撮像装置。
  24. 複数の前記エリアの少なくとも１つの前記エリアの前記参照信号の電圧は、前記参照信号が入力される前記第２のトランジスタの閾値電圧以下とされる
    請求項２３に記載の固体撮像装置。
  25. 前記記憶部は、前記画素のリセットレベルの前記コード出力信号を記憶するP相記憶部と、前記画素の信号レベルの前記コード出力信号を記憶するD相記憶部とを有し、
    前記P相記憶部と前記D相記憶部は、前記画素のリセットレベルの前記コード出力信号と信号レベルの前記コード出力信号を同時に出力する
    請求項１０に記載の固体撮像装置。
  26. 前記画素回路は、前記比較部に出力するまで前記電荷信号を保持する浮遊拡散層の容量を変更するトランジスタを有する
    請求項１０に記載の固体撮像装置。
  27. 前記参照信号の電圧変化率が、１垂直走査期間内で１回以上変更される
    請求項１０に記載の固体撮像装置。
  28. 前記コード入力信号の周波数が、１垂直走査期間内で１回以上変更される
    請求項１０に記載の固体撮像装置。
  29. 前記画素回路は、ソースフォロワ回路により増幅された前記電荷信号を、前記入力信号として前記比較部に出力する
    請求項１０に記載の固体撮像装置。
  30. 複数の前記画素が２次元配列された画素アレイ部内の、黒レベル補正用の黒出力画素から黒レベルを算出し、複数の前記画素の画素信号から前記黒レベルを減算して出力する出力部をさらに備える
    請求項１０に記載の固体撮像装置。
  31. 前記画素回路は、前記電荷信号を保持する浮遊拡散層をリセットするリセットトランジスタを備え、
    前記リセットトランジスタのドレインは電源電圧に接続されている
    請求項１０に記載の固体撮像装置。
  32. プリチャージ動作と読み出し動作を行うことにより、前記記憶部に記憶されている前記コード出力信号を読み出すコード読み出し部をさらに備え、
    前記コード読み出し部は、隣りの前記コード読み出し部が前記プリチャージ動作を行っているとき、前記読み出し動作を行う
    請求項１０に記載の固体撮像装置。
  33. 入力信号と参照信号の電圧を比較して比較結果信号を出力する比較部と、
    前記比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
    前記比較部の出力端子と前記正帰還回路の１の入力端子とを接続する１の配線と
    を有し、
    前記比較部は、前記入力信号が入力される第１のトランジスタと、前記参照信号が入力される第２のトランジスタを少なくとも有し、
    前記第１のトランジスタと前記第２のトランジスタは、第１の基板に配置され、
    前記正帰還回路は、前記第１の基板と接合された第２の基板に配置されている
    比較器と、
    前記比較結果信号が反転したときのコード入力信号を、コード出力信号として記憶して出力する記憶部と
    を有するAD変換器と、
    画素に入射された光を受光して光電変換することで生成された電荷信号を、前記入力信号として前記比較部に出力する画素回路と
    を備える固体撮像装置
    を備える電子機器。
  34. 比較部と、正帰還回路と、前記比較部の出力端子と前記正帰還回路の１の入力端子とを接続する１の配線とを備え、前記比較部は、前記入力信号が入力される第１のトランジスタと、前記参照信号が入力される第２のトランジスタを少なくとも有し、前記第１のトランジスタと前記第２のトランジスタは第１の基板に配置され、前記正帰還回路は前記第１の基板と接合された第２の基板に配置されている比較器の
    前記比較部が、入力信号と参照信号との電圧を比較して比較結果信号を出力し、
    前記正帰還回路が、前記比較結果信号が反転するときの遷移速度を高速化する
    比較器の制御方法。
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