JP2019149713A

JP2019149713A - センサ素子および電子機器

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Publication number: JP2019149713A
Application number: JP2018033621A
Authority: JP
Inventors: 雅樹榊原; Masaki Sakakibara
Original assignee: Sony Semiconductor Solutions Corp
Current assignee: Sony Semiconductor Solutions Corp
Priority date: 2018-02-27
Filing date: 2018-02-27
Publication date: 2019-09-05
Also published as: CN111758251B; WO2019167608A1; CN111758251A; CN115604558B; US20210092313A1; CN115604558A; US11381764B2

Abstract

【課題】より低ノイズ化を図る。【解決手段】画素内でAD変換を行う固体撮像装置において、画素が備える比較回路が、画素回路から出力される画素信号と、時間経過に応じてレベルが単調減少するスロープ信号である参照信号とを比較する比較部と、比較部における比較の結果に従って変化する信号の帯域を狭めて帯域制限する帯域制限部と、帯域制限部を介して帯域制限された信号を増幅する増幅部とを少なくとも有する。本技術は、例えば、画素内でAD変換を行う固体撮像装置に適用できる。【選択図】図２

Description

本開示は、センサ素子および電子機器に関し、特に、より低ノイズ化を図ることができるようにしたセンサ素子および電子機器に関する。

従来、固体撮像装置における信号の読み出し方式で、例えば、画素内などの限られた面積内でAD（Analog to Digital）変換を行う場合、もっとも面積効率が良い方式は、比較器とその後段のデジタル回路で構成される積分型（スロープ型）のAD変換方式である。

例えば、特許文献１には、受光部や、転送部、電荷電圧比較部、ラッチ制御部、ラッチ部、および、信号読み出し部（リピータ）などの素子が１画素内に形成され、画素内でAD変換を行うことができる固体撮像装置が開示されている。

国際公開第２０１６／１３６４４８号

ところで、上述したような構成の固体撮像装置では、例えば、２層以上のウェハを貼り合わせる積層技術を適用しても、数μｍレベルの面積制約のある小さな面積であることや、数ｎＡのサブスレッショルド電流のような少ない電流であることなどに起因して、ノイズの発生が顕著となっていた。

本開示は、このような状況に鑑みてなされたものであり、より低ノイズ化を図ることができるようにするものである。

本開示の一側面のセンサ素子は、所定の検出信号と所定の参照信号とを比較する比較部と、前記比較部における比較の結果に従って変化する信号の帯域を狭めて帯域制限する帯域制限部と、前記帯域制限部を介して帯域制限された前記信号を増幅して出力する増幅部とを備える。

本開示の一側面の電子機器は、所定の検出信号と所定の参照信号とを比較する比較部と、前記比較部における比較の結果に従って変化する信号の帯域を狭めて帯域制限する帯域制限部と、前記帯域制限部を介して帯域制限された前記信号を増幅して出力する増幅部とを有するセンサ素子を備える。

本開示の一側面においては、所定の検出信号と所定の参照信号とが比較され、その比較の結果に従って変化する信号の帯域が狭められる帯域制限が行われ、帯域制限された信号が増幅して出力される。

本開示の一側面によれば、より低ノイズ化を図ることができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。比較回路の第１の構成例を示すブロック図である。比較回路の第２の構成例を示すブロック図である。物理量検出回路の構成例を示すブロック図である。画素の第１の構成例を示すブロック図である。画素の第２の構成例を示すブロック図である。画素の第３の構成例を示すブロック図である。画素の第４の構成例を示すブロック図である。画素の第５の構成例を示すブロック図である。図９に示す画素の第１の回路構成例を示す図である。図９に示す画素の第２の回路構成例を示す図である。信号入出力部の回路構成を示す図である。信号入出力部の前段部分のトランジスタレベルの回路構成を示す図である。ＦＦ回路のトランジスタレベルの回路構成を示す図である。１ビットのラッチのトランジスタレベルの回路構成を示す図である。画素の制御方法を説明する駆動波形の一例を示す図である。撮像装置の構成例を示すブロック図である。イメージセンサを使用する使用例を示す図である。車両制御システムの概略的な構成の一例を示すブロック図である。車外情報検出部及び撮像部の設置位置の一例を示す説明図である。

以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。

＜固体撮像装置の構成例＞
図１は、本技術を適用した固体撮像装置の一実施の形態の構成例を示すブロック図である。

図１に示すように、固体撮像装置１は、例えば、シリコン（Si）などの半導体を用いた半導体基板に、２次元アレイ状に複数の画素２が配列された画素アレイ部４を有する。さらに、画素アレイ部４には、時刻コード発生部７で生成された時刻コードを各画素２に転送する時刻コード転送部３も設けられている。また、固体撮像装置１は、画素アレイ部４の周辺に、画素駆動回路５、DAC（D/A Converter）６、時刻コード発生部７、垂直駆動回路８、出力部９、およびタイミング生成回路１０が形成されている。

２次元アレイ状に配列された複数の画素２それぞれには、図１の右上に示すように、比較回路１１およびデータ記憶部１２を有するADC１３と、受光素子（例えば、後述する図１０のＰＤ５２）を有する画素回路１４とが設けられている。例えば、画素２は、受光素子が受光した光量に応じた電荷信号が画素回路１４から出力され、その電荷信号をADC１３によって、アナログである画素信号SIGからデジタルの画素信号SIGに変換して出力する。

画素駆動回路５は、画素２内の画素回路１４を駆動する。DAC６は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号（基準電圧信号）REFを生成し、各画素２に供給する。

時刻コード発生部７は、各画素２が、アナログの画素信号SIGをデジタルの信号に変換（AD変換）する際に使用される時刻コードを生成し、対応する時刻コード転送部３に供給する。時刻コード発生部７は、画素アレイ部４に対して複数個設けられており、画素アレイ部４内には、時刻コード発生部７に対応する数だけ、時刻コード転送部３が設けられている。即ち、時刻コード発生部７と、そこで生成された時刻コードを転送する時刻コード転送部３は、１対１に対応する。

垂直駆動回路８は、画素２内で生成されたデジタルの画素信号SIGを、タイミング生成回路１０から供給されるタイミング信号に基づいて、所定の順番で出力部９に出力させる制御を行う。画素２から出力されたデジタルの画素信号SIGは、出力部９から固体撮像装置１の外部へ出力される。出力部９は、黒レベルを補正する黒レベル補正処理やCDS(Correlated Double Sampling；相関２重サンプリング)処理など、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。

タイミング生成回路１０は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、生成した各種のタイミング信号を、画素駆動回路５、DAC６、垂直駆動回路８などに供給する。

固体撮像装置１は、以上のように構成されている。なお、図１では、上述したように、固体撮像装置１を構成する全ての回路が、１つの半導体基板上に形成されるように説明したが、例えば、固体撮像装置１を構成する回路を複数枚の半導体基板に分けて配置する構成とすることもできる。

ここで、画素２の動作について説明する。

画素２では、受光素子が受光した光量に応じた電荷信号が、アナログの画素信号SIGとして画素回路１４からADC１３に出力され、ADC１３においてデジタルの画素信号SIGにAD変換されて出力される。

ADC１３では、比較回路１１が、DAC６から供給される参照信号REFと画素信号SIGを比較し、比較結果を表す比較結果信号として出力信号VCOを出力する。例えば、比較回路１１は、参照信号REFと画素信号SIGが同一（の電圧）になったとき、出力信号VCOを反転させる。

データ記憶部１２には、比較回路１１から出力信号VCOが入力される他、垂直駆動回路８から、画素信号の書き込み動作であることを表すWR信号（以下では、書き込み制御信号WRともいう）、画素信号の読み出し動作であることを表すRD信号（以下では、読み出し制御信号RDともいう）、および、画素信号の読み出し動作中における画素２の読み出しタイミングを制御するWORD信号が供給される。また、データ記憶部１２には、時刻コード転送部３を介して、時刻コード発生部７で生成された時刻コードも供給される。なお、ここでは、画素２の動作を分かり易くするために、垂直駆動回路８が制御信号を生成して画素アレイ部４へ供給すると説明しているが、全画素同時に駆動する制御信号を生成する回路（図示せず）が、例えば、水平部分に配置される構成としてもよい。即ち、制御信号が画素アレイ部４へ供給される構成であれば、制御信号を生成する回路の配置が制約されることはない。

例えば、データ記憶部１２は、WR信号及びRD信号に基づいて、時刻コードの書き込み動作と読み出し動作を制御するラッチ制御回路（例えば、後述する図９の入出力制御部３０）と、時刻コードを記憶するラッチ記憶部（例えば、後述する図９の信号記憶部３１）で構成される。

ラッチ制御回路は、時刻コードの書き込み動作においては、比較回路１１からHi（High）の出力信号VCOが入力されている間、時刻コード転送部３から供給される、単位時間ごとに更新される時刻コードをラッチ記憶部に記憶させる。そして、参照信号REFと画素信号SIGが同一（の電圧）になり、比較回路１１から供給される出力信号VCOがLo(Low)に反転されたとき、供給される時刻コードの書き込み（更新）を中止し、最後にラッチ記憶部に記憶された時刻コードをラッチ記憶部に保持させる。ラッチ記憶部に記憶された時刻コードは、画素信号SIGと参照信号REFが等しくなった時刻を表しており、画素信号SIGがその時刻の基準電圧であったことを示すデータ、即ち、デジタル化された光量値を表す。

参照信号REFの掃引が終了し、画素アレイ部４内の全ての画素２のラッチ記憶部に時刻コードが記憶された後、画素２の動作が、書き込み動作から読み出し動作に変更される。

ラッチ制御回路は、時刻コードの読み出し動作においては、読み出しタイミングを制御するWORD信号に基づいて、画素２が自分の読み出しタイミングとなったときに、ラッチ記憶部に記憶されている時刻コード（デジタルの画素信号SIG）を、時刻コード転送部３に出力する。時刻コード転送部３は、供給された時刻コードを、列方向（垂直方向）に順次転送し、出力部９に供給する。

以下では、時刻コードの書き込み動作においてラッチ記憶部に書き込まれる時刻コードと区別するため、時刻コードの読み出し動作においてラッチ記憶部から読み出される出力信号VCOが反転したときの反転時刻コードである、画素信号SIGがその時刻の基準電圧であったことを示すデジタル化された画素データを、AD変換画素データとも称する。

＜比較回路の第１の構成例＞
図２は、比較回路１１の第１の構成例を示すブロック図である。

図２に示すように、比較回路１１は、比較器２１、帯域制限部２２、および増幅部２３を備えて構成される。

比較器２１には、図１の画素２内の画素回路１４から出力されたアナログの画素信号SIGが−入力端子に入力されるとともに、DAC６から出力された参照信号REFが＋入力端子に入力される。そして、比較器２１は、アナログの画素信号SIGと参照信号REFとを比較し、アナログの画素信号SIGが参照信号REFよりも高いときに、所定の電流を出力信号として出力する。

帯域制限部２２は、比較器２１から出力される出力信号に対する帯域制限を行う。例えば、帯域制限部２２は、後述の図１０に示す容量６３、または、後述の図１１に示すトランジスタ１１１により実現することができる。

増幅部２３は、帯域制限部２２により帯域制限された比較器２１の出力信号を増幅して、比較回路１１における比較結果を示す比較結果信号として出力信号VCOを、例えば、図１のデータ記憶部１２に供給する。

このように比較回路１１は構成されており、帯域制限部２２が、比較器２１から出力される比較結果信号に対する帯域制限を行うことができる。これにより、比較回路１１では、帯域制限による出力信号の低ノイズ化を図ることができる。

＜比較回路の第２の構成例＞
図３は、比較回路１１の第２の構成例を示すブロック図である。なお、図３に示す比較回路１１Ａにおいて、図２の比較回路１１の構成と共通するブロックについては同一の符号を付し、その詳細な説明は省略する。

即ち、図３に示すように、比較回路１１Ａは、比較器２１、帯域制限部２２、および応答高速化部２４を備えて構成される。即ち、比較回路１１Ａは、図１の比較回路１１の増幅部２３に替えて応答高速化部２４を備えた構成となっている。

応答高速化部２４は、例えば、出力の一部をフィードバックして入力に加算するポジティブフィードバック回路（正帰還回路）により構成することができる。従って、応答高速化部２４は、比較器２１から出力される出力信号に対する応答の高速化を図ることができる。

このように構成される比較回路１１Ａは、図２の比較回路１１と同様に低ノイズ化を図ることができるとともに、出力信号に対する応答の高速化を図ることができる。

ところで、図２の比較回路１１および図３の比較回路１１Ａは、図１に示したような固体撮像装置１における画素２での使用に限定されることはない。即ち、図２の比較回路１１および図３の比較回路１１Ａは、例えば、様々な物理量を検出する際に、その物理量の検出信号と参照信号REFとの比較に用いることができる。

＜物理量検出部の構成例＞
図４は、図２を参照して説明した比較回路１１が用いられる物理量検出回路１６の構成例を示すブロック図である。

図４に示すように、物理量検出回路１６は、比較回路１１および物理量検出部２５を備えて構成されており、図１のDAC６と同様の参照信号REFを発生する参照信号発生部１７が接続されている。

物理量検出部２５は、光量以外の様々な物理量を検出し、図１の画素回路１４と同様に、その物理量に応じたアナログの検出信号を出力する。

比較回路１１では、参照信号発生部１７から出力される参照信号REFが比較器２１の＋入力端子に入力されるとともに、物理量検出部２５から出力されるアナログの検出信号が比較器２１の−入力端子に入力される。そして、比較回路１１は、検出信号と参照信号REFとを比較した比較結果を示す比較結果信号を、出力信号VCOとして出力することができる。このとき、比較回路１１では、帯域制限部２２によって比較器２１の出力信号が帯域制限される。

従って、物理量検出回路１６は、図２を参照して説明したのと同様に、帯域制限による低ノイズ化を図ることができる。

例えば、物理量検出回路１６を１次元的に配列することにより、ライン状に物理量を検出可能なセンサを構成したり、物理量検出回路１６を２次元的に配列することにより、平面的に物理量を検出可能なセンサを構成したりすることができる。このような物理量検出回路１６を備えたセンサは、上述したように、帯域制限による低ノイズ化を図ることができる。

＜画素の第１の構成例＞
図５は、図２を参照して説明した比較回路１１が用いられる画素２の第１の構成例を示すブロック図である。

図５に示すように、画素２は、比較回路１１および画素回路１４を備えて構成されており、図示しないデータ記憶部１２（図１参照）も備えている。また、比較回路１１は、図２の比較回路１１と同様に、比較器２１、帯域制限部２２、および増幅部２３を有して構成され、その詳細な説明は省略する。

画素回路１４は、光電変換部２６および電荷電圧変換部２７を有している。光電変換部２６は、例えば、受光した光を電荷に光電変換して蓄積する受光素子（例えば、後述する図１０のＰＤ５２）により構成される。電荷電圧変換部２７は、光電変換部２６に蓄積されている電荷を比較器２１に入力するための電圧に変換する浮遊拡散領域および増幅トランジスタ（例えば、後述する図１０のＦＤ部５４および増幅トランジスタ５５）により構成される。

このように画素２は構成されており、画素回路１４において、光電変換部２６における光電変換により発生した電荷が電荷電圧変換部２７により電圧に変換され、比較回路１１が有する比較器２１の−入力端子に入力される。そして、比較回路１１では、DAC６から出力された参照信号REFが比較器２１の＋入力端子に入力される。

従って、このように構成される画素２において、比較回路１１によって、上述したように、帯域制限による出力信号の低ノイズ化を図ることができる。

＜画素の第２の構成例＞
図６は、図２を参照して説明した比較回路１１が用いられる画素２の第２の構成例を示すブロック図である。なお、図６に示す画素２Ａにおいて、図５の画素２の構成と共通するブロックについては同一の符号を付し、その詳細な説明は省略する。

即ち、図６に示す画素２Ａは、比較回路１１および画素回路１４Ａを備えて構成される。そして、比較回路１１が、比較器２１、帯域制限部２２、および増幅部２３を有し、画素回路１４Ａが、光電変換部２６、および電荷電圧変換部２７を有している点で、図５の画素２と共通の構成となっている。

一方、画素２Ａは、画素回路１４Ａが、光電変換部２６および電荷電圧変換部２７の間に転送部２８を有している点で、図５の画素２と異なる構成となっている。即ち、図２の画素２では、光電変換部２６が直接的に電荷電圧変換部２７に接続されていたのに対し、画素２Ａでは、光電変換部２６が転送部２８を介して電荷電圧変換部２７に接続される構成となっている。

転送部２８は、光電変換部２６において光電変換により蓄積されている電荷を、所定のタイミングで電荷電圧変換部２７に転送するための転送トランジスタ（例えば、後述する図１０の転送トランジスタ５３）により構成される。

このように構成される画素２Ａにおいても、比較回路１１によって、上述したように、帯域制限による出力信号の低ノイズ化を図ることができる。

＜画素の第３の構成例＞
図７は、図２を参照して説明した比較回路１１が用いられる画素２の第３の構成例を示すブロック図である。なお、図７に示す画素２Ｂにおいて、図５の画素２の構成と共通するブロックについては同一の符号を付し、その詳細な説明は省略する。

即ち、図７に示す画素２Ｂは、比較回路１１および画素回路１４Ｂを備えて構成される。そして、比較回路１１が、比較器２１、帯域制限部２２、および増幅部２３を有し、画素回路１４が、電荷電圧変換部２７を有している点で、図５の画素２と共通の構成となっている。

一方、画素２Ｂは、所定個数の光電変換部２６および所定個数の転送部２８を有して構成され、それぞれ光電変換部２６が転送部２８を介して同一の電荷電圧変換部２７に接続されている点で、図５の画素２と異なる構成となっている。つまり、画素２Ｂは、所定個数の光電変換部２６が電荷電圧変換部２７を共有するＦＤ共有構造を採用している。

このように構成される画素２Ｂにおいても、比較回路１１によって、上述したように、帯域制限による出力信号の低ノイズ化を図ることができる。

＜画素の第４の構成例＞
図８は、図２を参照して説明した比較回路１１が用いられる画素２の第４の構成例を示すブロック図である。なお、図８に示す画素２Ｃにおいて、図５の画素２の構成と共通するブロックについては同一の符号を付し、その詳細な説明は省略する。

図８に示すように、２つの画素２Ｃ−１および２Ｃ−１では、１つの光電変換部２６を共有するＰＤ共有構造が採用されている。即ち、光電変換部２６において光電変換された電荷は、画素２Ｃ−１側では、転送部２８−１を介して電荷電圧変換部２７−１に供給されるとともに、画素２Ｃ−２側では、転送部２８−２を介して電荷電圧変換部２７−２に供給されるように構成されている。

このように構成される画素２Ｃにおいても、比較回路１１によって、上述したように、帯域制限による出力信号の低ノイズ化を図ることができる。

＜画素の第５の構成例＞
図９は、図２を参照して説明した比較回路１１が用いられる画素２の第５の構成例を示すブロック図である。なお、図９に示す画素２Ｄにおいて、図３の比較回路１１Ａ、図５の画素２、および図６の画素２Ａの構成と共通するブロックについては同一の符号を付し、その詳細な説明は省略する。ここで、画素２Ｄは、１つの光電変換部２６と１つの転送部２８とを有する最良の構成例である。

図９に示すように、画素２Ｄは、比較回路１１Ｄ、画素回路１４Ｄ、入出力制御部３０、および信号記憶部３１を備えて構成される。

比較回路１１Ｄは、図３の比較回路１１Ａと同様に、比較器２１、帯域制限部２２、および応答高速化部２４を有し、画素回路１４Ｄは、図６の画素回路１４Ａと同様に、光電変換部２６、電荷電圧変換部２７、および転送部２８を有して構成される。また、入出力制御部３０および信号記憶部３１は、図１のデータ記憶部１２に対応し、比較回路１１Ｄ、入出力制御部３０、および信号記憶部３１によりADC１３（図１）が構成される。

また、入出力制御部３０は、選択手段４１（テスト手段）による選択に従って入出力を制御し、信号記憶部３１は、図１の時刻コード転送部３に対応する信号入出力部４２との間で信号を入出力する。信号入出力部４２は、図１の時刻コード発生部７に対応するデジタルコード生成部４３からデジタルの時刻コードが供給され、信号記憶部３１から信号入出力部４２に出力された信号は、図１の出力部９に対応する信号処理部４４および出力制御部４５を介して出力される。また、光電変換部２６、電荷電圧変換部２７、および比較器２１は、初期化手段４６によって初期化（リセット）することができる。

＜画素の第１の回路構成例＞
図１０は、図９に示した画素２Ｄの第１の回路構成を示す図である。

図１０に示す画素２Ｄ−ａは、容量６３により帯域制限部２２が実現される回路構成となっている。

図示するように、画素２Ｄ−ａは、受光側ウェハに、排出トランジスタ５１、ＰＤ（Photodiode）５２、転送トランジスタ５３、ＦＤ（Floating Diffusion）部５４、増幅トランジスタ５５、接続トランジスタ５６、容量５７、リセットトランジスタ５８、並びに、トランジスタ５９および６０が形成されている。また、画素２Ｄ−ａは、ロジック回路ウェハに、トランジスタ６１および６２、容量６３、トランジスタ６４乃至７２、インバータ７３、NAND回路７４、インバータ７５、並びに、複数個の１ビットのラッチ８１により構成される信号記憶部３１が形成されている。

ＰＤ５２は、例えば、図９の光電変換部２６に対応し、排出トランジスタ５１は、ＰＤ５２に蓄積されている電荷を排出する。転送トランジスタ５３は、図９の転送部２８に対応し、ＰＤ５２からＦＤ部５４に電荷を転送する。ＦＤ部５４および増幅トランジスタ５５により、図９の電荷電圧変換部２７が構成される。接続トランジスタ５６は、ＦＤ部５４に容量５７を接続し、リセットトランジスタ５８を介してＦＤ部５４に蓄積されている電荷がリセットされる。

トランジスタ５９には入力バイアス電流Vbが供給されるとともに、トランジスタ６０には参照信号REFが供給され、トランジスタ６０は増幅トランジスタ５５と差動対を構成する。また、トランジスタ６１および６２はカレントミラーを構成し、図９の比較器２１を構成する。

そして、容量６３は、図９の帯域制限部２２を構成し、Ｈレベルのドレーン電源VDDHを供給する配線と、比較器２１から出力信号を出力する配線との間に設けられた回路の容量６３である。

また、トランジスタ６６乃至７２により、図９の応答高速化部２４となるポジティブフィードバック回路（PFB）を構成し、応答高速化部２４は、トランジスタ６９乃至７２からなるNOR回路を有する構成となっている。インバータ７３、NAND回路７４、およびインバータ７５により、図９の入出力制御部３０が構成されている。また、必要なビット数に応じた個数のラッチ８１により、図９の信号記憶部３１が構成されており、それぞれのラッチ８１は、スイッチ８２、並びに、インバータ８３および８４により構成されている。

このように構成される画素２Ｄにおいて、容量６３による帯域制限で効果的にノイズを低減するには、図１０に示すように、初段の出力に容量６３を設けることが望ましい。例えば、容量６３は、メタル配線で構成してもよいし、Poly-DiffusionのMOS型で構成してもよい。

INIの制御信号が接続されるトランジスタ（NMOS）６６は、２段目の入力CURが接続されるトランジスタ（PMOS）６４と、INI2の制御信号が接続されるトランジスタ６７と直列に接続されるポジティブフィードバックされるトランジスタ（PMOS）６８との両者のリーク電流よりも多くなるように設計される。これは、トランジスタ（NMOS）６６のリーク量の方が、トランジスタ（PMOS）６４および６８のリーク量より少ない状態だと、入力信号（ここでは２段目の入力CUR）の如何に拘らず、その電流差で、図１０のV2ndで示す浮遊部が意図せず反転してしまうことになる。

そのため、INIで制御されるトランジスタ（NMOS）６６は、必然的に、トランジスタ（PMOS）６４および６８のパスから流れるリークよりもリーク量の多い、閾値調整したトランジスタを使用せざるを得ず、出力抵抗Ｒが必然的に低くなる。出力抵抗Ｒを大きくすることは意図しない反転を起こし易くすることと等価である。そのため、出力抵抗Ｒを向上させて帯域を狭くすることが困難である。このことより、初段の出力に容量６３を設けて、そこで帯域制限をすることが好適である。なお、初段に替えて、図１０のV2ndで示す浮遊部に、帯域制限部２２となる容量（図示せず）を設けてもよい。

＜画素の第２の回路構成例＞
図１１は、図９に示した画素２Ｄの第２の回路構成を示す図である。

図１１に示す画素２Ｄ−ｂは、トランジスタ１１１の出力抵抗Ｒを使用して帯域制限部２２が実現される回路構成となっている。なお、図１１に示す画素２Ｄ−ｂにおいて、図１０の画素２Ｄ−ａと共通する構成については、同一の符号を付し、その詳細な説明は省略する。

即ち、画素２Ｄ−ｂは、２段目の入力CURが接続されるトランジスタ（PMOS）６４と直列的に接続されるトランジスタ６５と、接地レベルとの間に設けられるトランジスタ１１１により、帯域制限部２２が構成される。また、トランジスタ１１１のドレーン端子と接地レベルとの間に容量１１２が設けられる。

また、応答高速化部２４は、トランジスタ６７，６６，１１３，および１２１乃至１２４からなるポジティブフィードバック回路（PFB）により構成され、応答高速化部２４は、トランジスタ１２１乃至１２４からなるNAND回路を有する構成となっている。そして、応答高速化部２４と入出力制御部３０との間にインバータ１３１が配置されている。

ここで、上述の図１０の画素２Ｄ−ａでは、２つのトランジスタ（PMOS）６４および６８のリークパスを、ＩＮＩ接続の１つのトランジスタ（NMOS）６６が受け持つ形となり、リークによる誤反転を防止するために、トランジスタ（NMOS）６６の出力抵抗Ｒを小さくすることが困難であった。

そこで、画素２Ｄ−ｂでは、トランジスタ（PMOS）６４のパスを１つとすることで、ＩＮＩ接続の１つのトランジスタ（NMOS）１１１の出力抵抗Ｒを大きくすることが可能となる。

例えば、上述の図１０の画素２Ｄ−ａでは、２つのトランジスタ（PMOS）６４および６８は、ＣＵＲの入力される側の方が高電圧トランジスタを用い、フィードバック側の方は低電圧トランジスタが用いられている。一般的に、低電圧トランジスタの方におけるリークが多いことより、フィードバック側のリークの方が支配的である。

これに対し、図１１に示すように、画素２Ｄ−ｂでは、リーク電流のパスが、高電圧PMOSであるトランジスタ６４のみとなり、そのリーク電流をカバーするＮＭＯＳのトランジスタ１１１は、図１０の画素２Ｄ−ａの構成よりも、少なくとも１桁近く抵抗値を大きくすることができる。これは、画素２Ｄ−ｂにおいて、比較器２１の帯域を１桁狭くできることを意味し、低ノイズ化を図ることができる。

＜信号入出力部の回路構成例＞
図１２は、図９に示した信号入出力部４２の回路構成を示す図である。

図１２に示すように、信号入出力部４２は、トランジスタ９０、トライステートインバータ９１、トライステートバッファ９２、ＦＦ回路１０１−１乃至１０１−Ｎ、バッファ回路１０２−１乃至１０２−Ｎ、ＦＦ回路１０３−１乃至１０３−Ｎ、バッファ回路１０４−１乃至１０４−Ｎが接続されて構成されている。ここで、ＦＦ回路およびバッファ回路は、信号記憶部３１が有するラッチ８１に対して１セットずつ設けられ、信号記憶部３１に必要なビット数分に応じて複数セット備えた構成となる。

図１３は、図１２に示した信号入出力部４２の前段部分を構成するトライステートインバータ９１およびトライステートバッファ９２のトランジスタレベルの回路構成を示す図である。

図１３に示すように、トライステートインバータ９１およびトライステートバッファ９２は、インバータ１５１、トランジスタ１５２乃至１５７、NAND回路１５８、NOR回路１５９、およびインバータ１６０が接続されて構成されている。

図１４は、図１２に示したＦＦ回路１０１および１０３のトランジスタレベルの回路構成を示す図である。また、図１４の上側には、クロックCLKがＬであるときのＦＦ回路１０１および１０３の内部状態が示されており、図１４の下側には、クロックCLKがＨであるときのＦＦ回路１０１および１０３の内部状態が示されている。

図１４に示すように、ＦＦ回路１０１および１０３は、トランジスタ１８１乃至１９１が接続されて構成される。

＜ラッチの回路構成例＞
図１５は、図１０および図１１に示した１ビットのラッチ８１のトランジスタレベルの回路構成を示す図である。

図１５に示すように、１ビットのラッチ８１は、スイッチ８２を構成するトランジスタ２０１および２０２、インバータ８３を構成するトランジスタ２０３乃至２０６、並びに、インバータ８４を構成するトランジスタ２０７および２０８が接続されて構成されている。

＜駆動波形例＞
図１６に示す駆動波形を参照して、図１０の画素２Ｄ−ａの制御方法について説明する。なお、図１１の画素２Ｄ−ｂも同様の制御方法により制御することができ、基本的には、制御信号の符号が異なるのみで機能に違いはない。なお、コードの書き込み、比較器２１の駆動は全画素同時に行われ、いわゆるグローバルシャッタ動作となり、信号記憶部３１（ラッチ８１）に記憶されたコードの読み出しはクラスタ読み出し方式で順次行われる。

まず、タイミングＴ０において、露光制御として、排出トランジスタ５１に供給されるOFG信号によりＰＤ５２を初期化する。そして、OFG信号がONからOFFに切り替わったタイミングから、転送トランジスタ５３に供給されるTG信号がONからOFFに切り替わるタイミングまでが露光（蓄積）期間となる。また、排出トランジスタ５１が設けられない構成では、１フレーム前でTG信号がONからOFFに切り替わったタイミングから、次にTG信号がONからOFFに切り替わるタイミングまでが露光（蓄積）期間となる。なお、図１６では、OFG信号は、ONである期間が短いパルスで図示されているが、ONである期間が長くてもよいし、ONである期間が２回以上の複数のパルスで入力されてもよい。また、オーバーフローの抑制の観点から、OFG信号として、ONおよびOFFの２値ではなく、中間電圧や中間パルスなどを用いてもよい。

タイミングＴ１において、トランジスタ６０に供給されるREF信号の電位が、ＦＤ部５４の初期電圧になるように設定され、接続トランジスタ５６に供給されるFDG信号がONとなった後にOFFとなることで、ＦＤ部５４が初期化される。このとき、REF信号の電位を上昇させながらFDG信号をOFFすることで、ＦＤ部５４をソフトリセット（線形から飽和領域へ徐々に移行してkT/Cノイズを約1/2に低減）させることが可能になる。また、ＦＤ部５４の動作範囲を高い電圧にすることができる結果、取り扱い最大電荷量の向上を図り、ＰＤ５２からＦＤ部５４への信号転送のマージンを拡大することができる。また、接続トランジスタ５６に供給されるFDG信号をONし続けたままとし、リセットトランジスタ５８に供給されるRST信号により同様の制御を行うことで、リセットトランジスタ５８と接続トランジスタ５６との間に接続されている容量５７によって、変換効率を低下させることができる。もちろん、RST信号およびFDG信号は、固定電圧ではなく、それらを同時に制御してもよい。

タイミングＴ２において、トランジスタ６６に供給されるINI信号、および、トランジスタ６７に供給されるINI2信号により、比較器２１の２段目の浮遊部が初期化される。ここでは、INI信号およびINI2信号を分けて説明しているが、それらが同一の信号であってもよい。INI信号およびINI2信号を同一とする場合には、配線を一本マージすることができ、レイアウト設計のマージンの拡大が可能となる。また、トランジスタ７０および７２に供給されるFORCEVCO信号を制御することで、比較器２１の出力はＲｅａｄｙ状態となり、ラッチ８１に信号の書き込みが可能な状態となる。

タイミングＴ３において、時刻コード発生部７において生成される時刻コードの入力、および、信号記憶部３１に記憶されている時刻コードであるAD変換画素データの出力を行う信号入出力部４２（リピータ）を制御し、トライステートバッファ９２に供給されるWEN信号により、外部からラッチ８１へ時刻コードの書き込みを行う。同時に、単調減少のスロープ信号であるREF信号をトランジスタ６０に入力し、ＦＤ部５４の電位と比較して反転したタイミングで、VCO信号が反転する。そして、このタイミングで、書き込み続けられていた時刻コードがラッチ８１に記憶され、対応するラッチ８１への書き込み動作を停止する。

このVCO信号は、比較器２１の前段における電流が数ｎAでも動作するように、正帰還回路である応答高速化部２４が構成されている。従って、比較器２１の前段の出力を、２段目のトランジスタ６４で一旦受けることで、高いPSRR（電源電圧変動除去比）を実現することができる。続いて、高電圧NMOSであるトランジスタ６６へ接続することで、その先の浮遊部V2ndの電圧がゲート電位以上にならないように制御される。このゲート電位は、後段のロジック回路と同じ電源を使用可能であるが、別電圧を使用してもよい。また、浮遊部V2ndには、テスト信号、誤動作防止機能としてのFORCEVCO信号により制御されるNOR回路で正帰還が組まれており、高速遷移を可能としている。ここで、ラッチ８１に書き込まれる時刻コードは、図１２に示したように信号入出力部４２がフリップフロップの多段接続で構成されていることより、場所により、１コードずつずれが生じた固定のオフセットとなる。しかしながら、後述するように、CDSの演算により信号レベルも同じオフセットが重畳することより、ラッチ８１に書き込まれる時刻コードのオフセットはキャンセルされる。

タイミングＴ４において、REF信号のスロープが任意の電圧まで低下したところで全画素２のリセットレベルのAD変換が終了する。なお、何らかの理由で反転しなかった比較器２１に関しては、FORCEVCO信号にて強制的に反転され、後段の読み出し処理に影響を及ぼすことが回避される。例えば、何らかの反転しない理由とは、回路の故障や、ＰＤ５２に強い光が当たって電位がスロープの終了時の電圧よりも下回ることなどの理由が挙げられる。そして、AD変換の終了とともにREF信号の電圧を低電位にすること、例えば、ＧＮＤにすることで、比較器２１の定電流をゼロとすることができ、次にREF信号の電位が高くなり、比較器２１に定電流が流れるまで消費電力を抑制することが可能となる。

タイミングＴ５において、ラッチ８１に記憶されたAD変換画素データ（デジタルデータ）を外部に読み出す。例えば、ラッチ８１は面積的な理由から、加工可能な最小寸法に近いサイズで作成されるため、NMOSとPMOSの駆動力のバランスは取れていない。従って、ラッチ８１の内部の信号が"Ｈ"か"Ｌ"かによって、また、読み出し先のLBL（Local Bit Line）が"Ｈ"か"Ｌ"かによって、読み出し能力（時間）が異なるものとなってしまう。また、LBLのインピーダンス如何により、ラッチ８１の信号読み出し時に、ラッチ８１の信号そのものが変化してしまうことが懸念される。そのような懸念を防止するために、xPC信号で制御されるトランジスタ９０と、ラッチ信号の読み出し時にラッチ８１の外部のインピーダンスがラッチ８１から見て高くなるように制御による工夫を行う。

ここで、トランジスタで相互コンダクタンスｇｍが高いのはPMOSよりもNMOSであるので、LBLの"Ｌ"を"Ｈ"にPMOSで引き上げるよりも、LBLの"Ｈ"を"Ｌ"にNMOSで引き下げる方が高速に動作する。このことより、xPC信号により読み出す前に一旦電源にセットし、LBLを毎回"Ｈ"にプリセットする。そして、ラッチ８１からの読み出しは、読み出し信号が"Ｈ"である場合はプリセット値と差がないので、PMOSの能力が低くても影響を受けることはなく、PMOSは駆動力が低い状態であってもよい。一方、ラッチ８１からの読み出し信号が"Ｌ"である場合、"Ｈ"にプリチャージされたLBLの電位の引き下げはNMOSが担うことになる。しかしながら、最小サイズのトランジスタでは十分な相互コンダクタンスｇｍを確保できないことから、たいていはゲート幅Ｗを大きくしたりするが、これは面積コストが大きくなってしまう。

そこで、ラッチ８１の出力に設けられているスイッチ８２の抵抗を書き込み時よりも向上させることにより、ラッチ８１の内部のインバータ８３および８４から見たLBLのインピーダンスを向上させる。具体的には、ラッチ８１の出力に設けられているスイッチ８２について、書き込み時には、トランジスタ（NMOS）２０１とトランジスタ（PMOS）２０２の両方をONにする一方で、読み出し時には、トランジスタ（NMOS）２０１のみをONにするような制御を行う。これにより、ラッチ８１の内部に多数あるNMOSトランジスタのサイズを増大させることなく、高速でロバストな信号読み出しを可能とすることができる。そして、LBLへ読み出された信号は、REN信号のONとともに、AD変換クロックをＬとした状態でフリップフロップへ読み出され、REN信号のOFF後にAD変換クロックを入力することで出力へと信号をバケツリレー式に転送する。また、CDSを行うために、一旦、固体撮像装置１の内部に設けられた図示しないSRAM（static Random Access Memory）などのメモリへ一時書き込みを行う。

タイミングＴ６において、REF信号の電圧が高いレベルに戻され、転送トランジスタ５３に供給されるTG信号をONとして、ＰＤ５２の電荷をＦＤ部５４へ転送する。

タイミングＴ７からタイミングＴ１０までにおいて、タイミングＴ２からタイミングＴ５までと同様の処理が行われ、信号レベルのAD変換が行われる。そして、タイミングＴ１０において、信号レベルの出力時には一旦記憶したSRAMからリセットレベルを読み出して信号レベルと減算を行う。これにより、比較器２１および信号入出力部４２の固定パタンノイズ、並びに、画素２および比較器２１のランダムノイズを含む一連の回路ノイズをキャンセル（相関２重サンプリング）することができる。

タイミングＴ１１において、信号読み出し回路を介して、例えば、SLVS-EC（Scalable Low Voltage Signaling with Embedded Clock）などの高速シリアルインタフェースを介して、固体撮像装置１の外部へ送信する処理が行われる。なお、この処理の前段に、信号圧縮などのデータ帯域を絞る処理を行ってもよい。

以上のような制御方法により画素２Ｄ−ａが駆動され、出力信号の低ノイズ化および高速化を図ることができる。

なお、信号記憶部３１は、リセットレベルのコードと、受光信号レベルのコードとの両方を記憶し、順次、または、２つ以上の複数のリピータにより同時に、固体撮像装置１の外部へ出力する構成を採用することができる。また、比較回路１１を備えた固体撮像装置１として、半導体ウェハが２層積層または３層積層された積層構造や、それ以上の積層された積層構造を採用してもよい。また、AD変換の分解能を可変とするため、REF信号のスロープは一定の傾きのまま、AD変換クロックによるコード遷移について、低照度時にはコード遷移を細かくし、高照度時になるにつれてコード遷移を粗くするように制御することで、回路の遷移回数を低減させて電力効率を向上させることも可能である。さらに、図示しないが、多画素、多回路になり、固体撮像装置１の内部で制御信号がセトリング不足となる場合、バッファを行うなど、適宜信号の駆動能力の向上を行って、設計行為の範疇である回路変更を図ってもよい。

＜電子機器の構成例＞
上述したような固体撮像装置１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。

図１７は、電子機器に搭載される撮像装置の構成例を示すブロック図である。

図１７に示すように、撮像装置３０１は、光学系３０２、撮像素子３０３、信号処理回路３０４、モニタ３０５、およびメモリ３０６を備えて構成され、静止画像および動画像を撮像可能である。

光学系３０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子３０３に導き、撮像素子３０３の受光面（センサ部）に結像させる。

撮像素子３０３としては、上述した固体撮像装置１が適用される。撮像素子３０３には、光学系３０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子３０３に蓄積された電子に応じた信号が信号処理回路３０４に供給される。

信号処理回路３０４は、撮像素子３０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路３０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ３０５に供給されて表示されたり、メモリ３０６に供給されて記憶（記録）されたりする。

このように構成されている撮像装置３０１では、上述した固体撮像装置１を適用することで、例えば、より低ノイズで高画質な画像を撮像することができる。

＜イメージセンサの使用例＞
図１８は、上述のイメージセンサ（固体撮像装置）を使用する使用例を示す図である。

上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。

・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置

＜移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図１９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（ＡｄｖａｎｃｅｄＤｒｉｖｅｒＡｓｓｉｓｔａｎｃｅＳｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図２０は、撮像部１２０３１の設置位置の例を示す図である。

図２０では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。

撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図２０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。撮像部１２０３１等に本開示に係る技術を適用することにより、より低ノイズで高画質な撮影画像の画像を得ることができるため、例えば、撮像画像を用いた画像認識処理を高精度に行うことができる。

＜構成の組み合わせ例＞
なお、本技術は以下のような構成も取ることができる。
（１）
所定の検出信号と所定の参照信号とを比較する比較部と、
前記比較部における比較の結果に従って変化する信号の帯域を狭めて帯域制限する帯域制限部と、
前記帯域制限部を介して帯域制限された前記信号を増幅して出力する増幅部と
を備えるセンサ素子。
（２）
前記増幅部は、出力の一部をフィードバックして入力に加算するポジティブフィードバック回路により構成される
上記（１）に記載のセンサ素子。
（３）
所定の物理量を検出する物理量検出部をさらに備え、
前記比較部の一方の入力端子には、前記物理量検出部による検出量を示す前記検出信号が入力され、
前記比較部の他方の入力端には、時間経過に応じてレベルが単調減少するスロープ信号である前記参照信号が入力される
上記（１）または（２）に記載のセンサ素子。
（４）
前記比較部、前記帯域制限部、および前記増幅部を少なくとも有する比較回路が２次元アレイ状に配置されたアレイ部
をさらに備える上記（１）から（３）までのいずれかに記載のセンサ素子。
（５）
前記物理量検出部と、前記比較部、前記帯域制限部、および前記増幅部を少なくとも有する比較回路とが１次元状に配置され、ライン状に前記物理量を検出する
上記（３）に記載のセンサ素子。
（６）
前記物理量検出部と、前記比較部、前記帯域制限部、および前記増幅部を少なくとも有する比較回路とが２次元状に配置され、平面的に前記物理量を検出する
上記（３）に記載のセンサ素子。
（７）
光を電荷に光電変換して蓄積する光電変換部、および前記光電変換部で発生した電荷を電圧に変換する電荷電圧変換部を少なくとも有する画素回路と、
前記比較部、前記帯域制限部、および前記増幅部を少なくとも有する比較回路
が設けられる画素
をさらに備え、
前記比較部は、前記画素回路から出力される画素信号と、前記所定の参照信号とを比較する
上記（１）から（６）までのいずれかに記載のセンサ素子。
（８）
前記光電変換部から前記電荷電圧変換部へ所定のタイミングで電荷を転送する電荷転送部
をさらに備える上記（７）に記載のセンサ素子。
（９）
前記画素回路は、所定個数の前記光電変換部および所定個数の前記電荷転送部を有しており、
所定個数の前記光電変換部により前記電荷電圧変換部が共有される共有構造で構成される
上記（８）に記載のセンサ素子。
（１０）
複数の前記画素により１個の前記光電変換部が共有される共有構造で構成される
上記（８）に記載のセンサ素子。
（１１）
前記帯域制限部は、回路の容量によって帯域を制限する
上記（１）から（１０）までのいずれかに記載のセンサ素子。
（１２）
前記帯域制限部は、トランジスタの出力抵抗によって帯域を制限する
上記（１）から（１１）までのいずれかに記載のセンサ素子。
（１３）
所定の検出信号と所定の参照信号とを比較する比較部と、
前記比較部における比較の結果に従って変化する信号の帯域を狭めて帯域制限する帯域制限部と、
前記帯域制限部を介して帯域制限された前記信号を増幅して出力する増幅部と
を有するセンサ素子を備える電子機器。

なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。

１固体撮像装置，２画素，３時刻コード転送部，４画素アレイ部，５画素駆動回路，６ DAC，７時刻コード発生部，８垂直駆動回路，９出力部，１０タイミング生成回路，１１比較回路，１２データ記憶部，１３ ADC，１４画素回路，１６物理量検出回路，１７参照信号発生部，２１比較器，２２帯域制限部，２３増幅部，２４応答高速化部，２５物理量検出部，２６光電変換部，２７電荷電圧変換部，２８転送部，３０入出力制御部，３１信号記憶部，４１選択手段，４２信号入出力部，４３デジタルコード生成部，４４信号処理部，４５出力制御部，４６初期化手段，６３容量，１１１トランジスタ

Claims

所定の検出信号と所定の参照信号とを比較する比較部と、
前記比較部における比較の結果に従って変化する信号の帯域を狭めて帯域制限する帯域制限部と、
前記帯域制限部を介して帯域制限された前記信号を増幅して出力する増幅部と
を備えるセンサ素子。
前記増幅部は、出力の一部をフィードバックして入力に加算するポジティブフィードバック回路により構成される
請求項１に記載のセンサ素子。
所定の物理量を検出する物理量検出部をさらに備え、
前記比較部の一方の入力端子には、前記物理量検出部による検出量を示す前記検出信号が入力され、
前記比較部の他方の入力端には、時間経過に応じてレベルが単調減少するスロープ信号である前記参照信号が入力される
請求項１に記載のセンサ素子。
前記比較部、前記帯域制限部、および前記増幅部を少なくとも有する比較回路が２次元アレイ状に配置されたアレイ部
をさらに備える請求項１に記載のセンサ素子。
前記物理量検出部と、前記比較部、前記帯域制限部、および前記増幅部を少なくとも有する比較回路とが１次元状に配置され、ライン状に前記物理量を検出する
請求項３に記載のセンサ素子。
前記物理量検出部と、前記比較部、前記帯域制限部、および前記増幅部を少なくとも有する比較回路とが２次元状に配置され、平面的に前記物理量を検出する
請求項３に記載のセンサ素子。
光を電荷に光電変換して蓄積する光電変換部、および前記光電変換部で発生した電荷を電圧に変換する電荷電圧変換部を少なくとも有する画素回路と、
前記比較部、前記帯域制限部、および前記増幅部を少なくとも有する比較回路
が設けられる画素
をさらに備え、
前記比較部は、前記画素回路から出力される画素信号と、前記所定の参照信号とを比較する
請求項１に記載のセンサ素子。
前記光電変換部から前記電荷電圧変換部へ所定のタイミングで電荷を転送する電荷転送部
をさらに備える請求項７に記載のセンサ素子。
前記画素回路は、所定個数の前記光電変換部および所定個数の前記電荷転送部を有しており、
所定個数の前記光電変換部により前記電荷電圧変換部が共有される共有構造で構成される
請求項８に記載のセンサ素子。
複数の前記画素により１個の前記光電変換部が共有される共有構造で構成される
請求項８に記載のセンサ素子。
前記帯域制限部は、回路の容量によって帯域を制限する
請求項１に記載のセンサ素子。
前記帯域制限部は、トランジスタの出力抵抗によって帯域を制限する
請求項１に記載のセンサ素子。
所定の検出信号と所定の参照信号とを比較する比較部と、
前記比較部における比較の結果に従って変化する信号の帯域を狭めて帯域制限する帯域制限部と、
前記帯域制限部を介して帯域制限された前記信号を増幅して出力する増幅部と
を有するセンサ素子を備える電子機器。