WO2023286311A1 - 撮像装置および撮像方法 - Google Patents

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WO2023286311A1
WO2023286311A1 PCT/JP2022/006501 JP2022006501W WO2023286311A1 WO 2023286311 A1 WO2023286311 A1 WO 2023286311A1 JP 2022006501 W JP2022006501 W JP 2022006501W WO 2023286311 A1 WO2023286311 A1 WO 2023286311A1
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control
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茂 齊藤
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors

Definitions

  • the present disclosure relates to an imaging device and an imaging method for imaging a subject.
  • pixels including photodiodes are arranged in a matrix, and each pixel generates a pixel voltage according to the amount of received light. Then, for example, an analog-to-digital converter circuit converts the pixel voltage (analog signal) into a digital signal.
  • an analog-to-digital converter circuit converts the pixel voltage (analog signal) into a digital signal.
  • Patent Document 1 discloses an imaging device in which each of a plurality of pixel circuits converts a pixel voltage into a digital signal.
  • imaging devices are desired to have a high degree of freedom in imaging operation, and further improvements in the degree of freedom are expected.
  • An imaging device includes a signal generation circuit, a first selection control circuit, and a plurality of pixel circuits.
  • the signal generation circuit is configured to be able to generate the first control signal.
  • the first selection control circuit is configured to generate a plurality of first selection signals.
  • Each of the plurality of pixel circuits has a light receiving element, an accumulation section, a first switch, a first circuit, and a comparison circuit.
  • the light-receiving element is configured to be capable of generating electric charge according to the amount of light received.
  • the accumulation section is configured to be capable of accumulating charges generated by the light receiving element.
  • the first switch is configured to be able to connect the light-receiving element and the storage unit when turned on.
  • the first circuit is configured to be able to control operation of the first switch based on one of the plurality of first selection signals and the first control signal.
  • the comparison circuit is configured to be able to compare the pixel signal including the voltage in the accumulation section and the reference signal having the ramp waveform.
  • An imaging method includes generating a first control signal, generating a plurality of first selection signals, the first switch connects the light receiving element and the storage unit based on one of the plurality of first selection signals and the first control signal; and the comparison circuit connects the storage unit and comparing a pixel signal comprising a voltage at and a reference signal having a ramp waveform.
  • the light receiving element generates electric charge according to the amount of light received
  • the first switch selects one of the plurality of first selection signals and the first selection signal.
  • the light receiving element and the storage section are connected based on the control signal of .
  • the comparison circuit compares the pixel signal including the voltage in the storage section with the reference signal having the ramp waveform.
  • FIG. 1 is a block diagram showing a configuration example of an imaging device according to a first embodiment of the present disclosure
  • FIG. FIG. 2 is an explanatory diagram showing an implementation example of the imaging device shown in FIG. 1
  • 2 is an explanatory diagram showing one configuration example of a pixel array shown in FIG. 1
  • FIG. 2 is a circuit diagram showing a configuration example of a pixel circuit corresponding to the pixel shown in FIG. 1
  • FIG. FIG. 2 is a block diagram showing a configuration example of a pixel array and a pixel driving section shown in FIG. 1
  • 5 is a truth table showing an operation example of the first logic circuit shown in FIG. 4
  • 5 is a truth table showing an operation example of the second logic circuit shown in FIG. 4
  • FIG. 2 is a timing waveform diagram showing an operation example of the imaging device shown in FIG. 1; 3 is a timing waveform diagram showing another operation example of the imaging device shown in FIG. 1.
  • FIG. 3 is an explanatory diagram showing another example of operation of the imaging device shown in FIG. 1;
  • FIG. 3 is a timing chart showing another operation example of the imaging device shown in FIG. 1;
  • FIG. 3 is an explanatory diagram showing another example of operation of the imaging device shown in FIG. 1;
  • FIG. FIG. 11 is an explanatory diagram showing one operation state in another operation example of the imaging device shown in FIG. 1;
  • FIG. 9 is an explanatory diagram showing another operation state in another operation example of the imaging device shown in FIG. 1;
  • 3 is a timing chart showing another operation example of the imaging device shown in FIG. 1;
  • FIG. 1 is an explanatory diagram showing another example of operation of the imaging device shown in FIG. 1;
  • FIG. 11 is an explanatory diagram showing one operation state in another operation example of the imaging device shown in
  • FIG. 3 is a timing chart showing another operation example of the imaging device shown in FIG. 1;
  • FIG. 3 is an explanatory diagram showing another example of operation of the imaging device shown in FIG. 1;
  • FIG. 3 is an explanatory diagram showing another example of operation of the imaging device shown in FIG. 1;
  • FIG. It is a circuit diagram showing one configuration example of a pixel circuit according to a modification of the first embodiment.
  • 19 is a block diagram showing a configuration example of a pixel array and a pixel driving section shown in FIG. 18;
  • FIG. It is a block diagram showing one structural example of the imaging device which concerns on 2nd Embodiment.
  • 21 is a circuit diagram showing a configuration example of a pixel circuit corresponding to the pixel shown in FIG. 20;
  • FIG. 20 is a circuit diagram showing a configuration example of a pixel circuit corresponding to the pixel shown in FIG. 20;
  • FIG. 21 is a block diagram showing a configuration example of a pixel array and a pixel driving section shown in FIG. 20;
  • FIG. 22 is a truth table showing an operation example of the first logic circuit shown in FIG. 21;
  • 22 is a truth table showing an operation example of the second logic circuit shown in FIG. 21;
  • 21 is an explanatory diagram showing an operation example of the imaging device shown in FIG. 20;
  • FIG. 21 is a timing waveform diagram showing another operation example of the imaging device shown in FIG. 20;
  • FIG. FIG. 11 is an explanatory diagram showing one configuration example of a pixel array according to a modification of the second embodiment;
  • FIG. 11 is an explanatory diagram showing an operation example of an imaging device according to a modification of the second embodiment;
  • FIG. 11 is a timing waveform diagram showing an operation example of an imaging device according to a modification of the second embodiment;
  • FIG. 11 is an explanatory diagram showing a configuration example of an imaging device according to a third embodiment;
  • 31 is a circuit diagram showing a configuration example of a pixel circuit corresponding to the pixel shown in FIG. 30;
  • FIG. 31 is a block diagram showing a configuration example of a pixel array and a pixel driving section shown in FIG. 30;
  • FIG. 22 is a truth table showing an operation example of the first logic circuit shown in FIG. 21;
  • 22 is a truth table showing an operation example of the second logic circuit shown in FIG. 21;
  • 31 is an explanatory diagram showing an operation example of the imaging device shown in FIG. 30;
  • FIG. 11 is an explanatory diagram showing a configuration example of an imaging device according to a fourth embodiment
  • 37 is a circuit diagram showing a configuration example of a pixel circuit corresponding to the pixel shown in FIG. 36
  • FIG. FIG. 37 is a block diagram showing a configuration example of the pixel array and the pixel driving section shown in FIG. 36
  • 38 is a truth table showing an operation example of the first logic circuit shown in FIG. 37
  • 38 is another truth table showing an operation example of the first logic circuit shown in FIG. 37
  • 38 is a truth table showing an operation example of the second logic circuit shown in FIG. 37
  • 38 is another truth table representing an operation example of the second logic circuit shown in FIG. 37
  • 37 is an explanatory diagram showing an operation example of the imaging device shown in FIG. 36
  • FIG. 37 is a timing waveform diagram showing another operation example of the imaging device shown in FIG. 36;
  • 37 is an explanatory diagram showing another operation example of the imaging device shown in FIG. 36;
  • FIG. FIG. 21 is an explanatory diagram showing an operation example of an imaging device according to a modification of the fourth embodiment;
  • FIG. 14 is a timing waveform diagram showing another operation example of the imaging device according to the modification of the fourth embodiment;
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • FIG. FIG. 4 is an explanatory diagram showing an example of installation positions of an outside information detection unit and an imaging unit;
  • FIG. 1 shows a configuration example of an imaging device (imaging device 1) according to an embodiment.
  • the imaging device 1 includes a pixel array 11, a reference signal generator 12, a time code generator 13, a bias generator 14, a pixel driver 15, a signal processor 16, and a timing generator 17. there is The imaging device 1 is formed on two semiconductor substrates in this example.
  • FIG. 2 shows an implementation example of the imaging device 1.
  • FIG. The imaging device 1 is formed on two semiconductor substrates 101 and 102 in this example.
  • the semiconductor substrate 101 is arranged on the imaging surface S side of the imaging device 1
  • the semiconductor substrate 102 is arranged on the side opposite to the imaging surface S of the imaging device 1 .
  • Semiconductor substrates 101 and 102 are overlaid on each other.
  • the wiring of the semiconductor substrate 101 and the wiring of the semiconductor substrate 102 are connected by the wiring 103 .
  • metal bonding such as Cu--Cu can be used.
  • the pixel array 11 (Fig. 1) has a plurality of pixels P arranged in a matrix.
  • the pixel P has a photodiode PD, generates a pixel signal SIG including a pixel voltage Vpix corresponding to the amount of light received, and is configured to perform AD conversion based on the pixel signal SIG.
  • FIG. 3 shows a configuration example of the pixel array 11.
  • unit pixels PP including four pixels P (pixels PR, PGr, PGb, and PB) are arranged side by side.
  • the pixel PR has a red (R) color filter and is configured to receive red light.
  • the pixels PGr and PGb have green (G) color filters and are configured to receive green light.
  • the pixel PB has a blue (B) color filter and is configured to receive blue light.
  • the pixel PR is arranged at the upper left
  • the pixel PGr is arranged at the upper right
  • the pixel PGb is arranged at the lower left
  • the pixel PB is arranged at the lower right.
  • the four pixels PR, PGr, PGb, and PB are arranged in a so-called Bayer arrangement.
  • FIG. 4 shows a configuration example of the pixel circuit 20 related to the pixel P.
  • the pixel circuit 20 has a light receiving circuit 21 , a comparison circuit 22 and a latch 23 .
  • the light receiving circuit 21 is configured to generate a pixel signal SIG including a pixel voltage Vpix corresponding to the amount of light received.
  • the light receiving circuit 21 has a photodiode PD, transistors MN1 to MN3, a floating diffusion FD, and logic circuits 28 and 29.
  • the transistors MN1 to MN3 are N-type MOS (Metal Oxide Semiconductor) transistors.
  • the light receiving circuit 21 is arranged over the two semiconductor substrates 101 and 102 as shown in FIG. Specifically, photodiode PD, transistors MN1 to MN3, and floating diffusion FD are arranged on semiconductor substrate 101, and logic circuits 28 and 29 are arranged on semiconductor substrate .
  • the photodiode PD is a photoelectric conversion element that generates an amount of charge corresponding to the amount of light received and accumulates it inside.
  • the photodiode PD has an anode grounded and a cathode connected to the sources of the transistors MN1 and MN2.
  • the gate of the transistor MN1 is supplied with the control signal OFG0 from the logic circuit 29 through the wiring 103 between the semiconductor substrates 101 and 102, the drain is supplied with the voltage VOFG, and the source is the cathode of the photodiode PD and the source of the transistor MN2. connected to
  • the gate of the transistor MN2 is supplied with the control signal TRG0 from the logic circuit 28 through the wiring 103 between the semiconductor substrates 101 and 102, the source is connected to the cathode of the photodiode PD and the source of the transistor MN1, and the drain is the floating diffusion FD. , the source of transistor MN3, and the gate of transistor MN11 (described later) in comparison circuit 22.
  • FIG. 1 The gate of the transistor MN2 is supplied with the control signal TRG0 from the logic circuit 28 through the wiring 103 between the semiconductor substrates 101 and 102, the source is connected to the cathode of the photodiode PD and the source of the transistor MN1, and the drain is the floating diffusion FD. , the source of transistor MN3, and the gate of transistor MN11 (described later) in comparison circuit 22.
  • the floating diffusion FD is configured to accumulate charges transferred from the photodiode PD.
  • the floating diffusion FD is configured using a diffusion layer formed on the surface of the semiconductor substrate 101, for example. In FIG. 4, the floating diffusion FD is shown using a capacitive element symbol.
  • the gate of the transistor MN3 is supplied with the control signal RST from the pixel driving section 15 (FIG. 1) through the wiring 103 between the semiconductor substrates 101 and 102, and the drain is connected to the drain of the transistor MN11 (described later) of the comparison circuit 22. , the source is connected to the floating diffusion FD, the drain of the transistor MN2, and the gate of the transistor MN11 (described later) of the comparison circuit 22.
  • FIG. 1 The gate of the transistor MN3 is supplied with the control signal RST from the pixel driving section 15 (FIG. 1) through the wiring 103 between the semiconductor substrates 101 and 102, and the drain is connected to the drain of the transistor MN11 (described later) of the comparison circuit 22.
  • the source is connected to the floating diffusion FD, the drain of the transistor MN2, and the gate of the transistor MN11 (described later) of the comparison circuit 22.
  • the light receiving circuit 21 the charge accumulated in the photodiode PD is discharged by turning on the transistor MN1 based on the control signal OFG0. Then, the exposure period TE is started by turning off the transistor MN1, and the photodiode PD accumulates an amount of charge corresponding to the amount of light received. After the exposure period TE ends, the light receiving circuit 21 supplies the pixel signal SIG including the reset voltage Vreset and the pixel voltage Vpix to the comparison circuit 22 . Specifically, as will be described later, the light receiving circuit 21 sets the voltage of the floating diffusion FD at that time as the reset voltage Vreset during the P-phase (pre-charge phase) period TP after the voltage of the floating diffusion FD is reset.
  • the light receiving circuit 21 supplies the voltage of the floating diffusion FD at that time to the comparison circuit 22 as the pixel voltage Vpix in the D-phase (Data phase) period TD after the charge is transferred from the photodiode PD to the floating diffusion FD. It's like
  • the logic circuit 28 is configured to generate the control signal TRG0 based on the control signal TRG and the selection signals SX and SY supplied from the pixel driving section 15 (FIG. 1).
  • the logic circuit 29 is configured to generate the control signal OFG0 based on the control signal OFG and the selection signals SX and SY supplied from the pixel driving section 15 (FIG. 1).
  • FIG. 5 shows a configuration example of the pixel driving section 15 and the logic circuits 28 and 29.
  • FIG. The pixel array 11 has multiple selection signal lines LX and multiple selection signal lines LY.
  • the plurality of selection signal lines LX extend in the vertical direction (vertical direction) in FIG. 5 and are arranged side by side in the horizontal direction (horizontal direction).
  • the plurality of selection signal lines LX are configured to transmit the plurality of selection signals SX supplied from the pixel driving section 15, respectively.
  • the plurality of selection signal lines LY extend in the lateral direction (horizontal direction) in FIG. 5 and are arranged in parallel in the longitudinal direction (vertical direction).
  • the plurality of selection signal lines LY are configured to transmit the plurality of selection signals SY supplied from the pixel driving section 15, respectively.
  • the logic circuit 28 has AND circuits (AND) L11 and L12. Two input terminals of AND circuit L11 are connected to select signal line LX and select signal line LY, respectively.
  • AND circuit L11 is configured to obtain a logical product of selection signal SX and selection signal SY.
  • the logical product circuit L12 is configured to obtain the logical product of the output signal of the logical product circuit L11 and the control signal TRG supplied from the pixel driving section 15, and output the result as the control signal TRG0.
  • FIG. 6 shows an example of the truth table of the logic circuit 28.
  • the logic circuit 28 outputs the control signal TRG as the control signal TRG0 when both the selection signals SX and SY are at a high level, and otherwise outputs the control signal TRG0 at a low level. It is designed to be level.
  • the logic circuit 29 (FIG. 5) has a negative AND circuit (NAND) L13 and a logical sum circuit (OR) L14. Two input terminals of NAND circuit L13 are connected to select signal line LX and select signal line LY, respectively. NAND circuit L13 is configured to obtain the NAND of selection signal SX and selection signal SY. The logical sum circuit L14 is configured to obtain the logical sum of the output signal of the NAND circuit L13 and the control signal OFG supplied from the pixel driving section 15, and output the result as the control signal OFG0.
  • FIG. 7 shows an example of the truth table of the logic circuit 29.
  • the logic circuit 29 outputs the control signal OFG as the control signal OFG0 when both the selection signals SX and SY are at a high level, and otherwise outputs the control signal OFG0 at a high level. It is designed to be level.
  • the pixel circuit 20 when the selection signals SX and SY are both at high level, the pixel circuit 20 is in the selected state.
  • the logic circuit 28 In the pixel circuit 20 in such a selected state, the logic circuit 28 outputs the control signal TRG as the control signal TRG0, and the logic circuit 29 outputs the control signal OFG as the control signal OFG0.
  • the pixel circuit 20 In other cases, the pixel circuit 20 is in a non-selected state. In such a non-selected pixel circuit 20, the logic circuit 28 sets the control signal TRG0 to low level and the control signal OFG0 to high level.
  • the comparison circuit 22 (FIG. 4) is configured to generate the signal CMP by comparing the reference signal REF and the pixel signal SIG (pixel voltage Vpix and reset voltage Vreset).
  • the comparison circuit 22 sets the signal CMP to high level when the voltage of the reference signal REF is higher than the voltage of the pixel signal SIG, and sets the signal CMP to low level when the voltage of the reference signal REF is lower than the voltage of the pixel signal SIG. It is designed to
  • the comparison circuit 22 has transistors MN11, MN12, MN13, MP14, MP15 and an amplifier AMP.
  • the transistors MN11, MN12 and MN13 are N-type MOS transistors, and the transistors MP14 and MP15 are P-type MOS transistors.
  • the comparison circuit 22 is arranged over the two semiconductor substrates 101 and 102 as shown in FIG. Specifically, transistors MN11 to MN13 are arranged on semiconductor substrate 101, and transistors MP14 and MP15 and amplifier AMP are arranged on semiconductor substrate
  • the pixel signal SIG is supplied to the gate of the transistor MN11, the drain is connected to the drain of the transistor MN3 in the light receiving circuit 21, and the drain of the transistor MP14 and the input of the amplifier AMP are connected via the wiring 103 between the semiconductor substrates 101 and 102. terminal, and the source is connected to the source of transistor MN12 and the drain of transistor MN13.
  • the gate of the transistor MN12 is supplied with the reference signal REF from the reference signal generator 12 through the wiring 103 between the semiconductor substrates 101 and 102, and the drain of the transistor MN12 is supplied through the wiring 103 between the semiconductor substrates 101 and 102 to the drain of the transistor MP15.
  • the reference signal REF which will be described later in detail, is a signal having a so-called ramp waveform in which the voltage level gradually changes over time in the P-phase period TP and the D-phase period TD.
  • a bias voltage Vb is supplied from the bias generator 14 (FIG. 1) to the gate of the transistor MN13, the drain is connected to the sources of the transistors MN11 and MN12, and the source is grounded.
  • Transistors MN11 and MN12 form a differential pair, and transistor MN13 forms a constant current source.
  • the gate of the transistor MP14 is connected to the gate and drain of the transistor MP15, and is also connected to the drain of the transistor MN12 through the wiring 103 between the semiconductor substrates 101 and 102.
  • the source is supplied with the power supply voltage VDD, and the drain is connected to the amplifier AMP. , and is connected to the drain of the transistor MN11 and the drain of the transistor MN3 in the light receiving circuit 21 through the wiring 103 between the semiconductor substrates 101 and .
  • the gate of the transistor MP15 is connected to the gate of the transistor MP14 and the drain of the transistor MP15, and is also connected to the drain of the transistor MN12 via the wiring 103 between the semiconductor substrates 101 and 102. is connected to the gates of the transistors MP14 and MP15 and to the drain of the transistor MN12 through the wiring 103 between the semiconductor substrates 101 and 102.
  • Transistors MP14 and MP15 constitute active loads for transistors MN11 and MN12.
  • the input terminal of the amplifier AMP is connected to the drain of the transistor MP14 and to the drain of the transistor MN11 and the drain of the transistor MN3 in the light receiving circuit 21 through the wiring 103 between the semiconductor substrates 101 and 102.
  • the output terminal of the amplifier AMP is connected to the latch 23. Connected.
  • the amplifier AMP supplies the signal CMP, which is the output signal of the comparison circuit 22 , to the latch 23 .
  • the comparison circuit 22 generates the signal CMP by comparing the reference signal REF and the pixel signal SIG.
  • the latch 23 is configured to latch the time code TC supplied from the time code generator 13 (FIG. 1), which changes over time, based on the signal CMP supplied from the comparison circuit 22 .
  • Gray code for example, can be used for the time code TC.
  • the latch 23 latches the time code TC at the transition timing of the signal CMP during the P-phase period TP, so that the time from the start of the P-phase period TP to the transition of the signal CMP (code value CP). Further, the latch 23 latches the time code TC at the transition timing of the signal CMP during the D-phase period TD, thereby calculating the time (code value CD) from the start of the D-phase period TD to the transition of the signal CMP. get.
  • the difference between these two code values (CD-CP) corresponds to the pixel value according to the amount of received light.
  • the latch 23 then supplies these two code values CD and CP to the signal processing section 16 .
  • the pixel circuit 20 generates the pixel signal SIG including the pixel voltage Vpix corresponding to the amount of received light, and performs AD conversion based on the pixel signal SIG to generate the code values CP and CD. It's becoming
  • the reference signal generation section 12 (FIG. 1) is configured to generate the reference signal REF based on the instruction from the timing generation section 17 .
  • the reference signal REF has a so-called ramp waveform in which the voltage level gradually changes over time in the P-phase period TP and the D-phase period TD.
  • the reference signal generator 12 then supplies the generated reference signal REF to the plurality of pixel circuits 20 in the pixel array 11 .
  • the reference signal generator 12 is arranged on the semiconductor substrate 102 as shown in FIG.
  • the time code generator 13 is configured to generate the time code TC based on the instruction from the timing generator 17 .
  • the time code TC is a multi-bit code that changes with the passage of time, and can use, for example, a Gray code.
  • the time code generator 13 then supplies the generated time code TC to the plurality of pixel circuits 20 in the pixel array 11 .
  • the time code generator 13 is arranged, for example, on the semiconductor substrate 102 (FIG. 2).
  • the bias generator 14 is configured to generate various bias voltages and bias currents used in the imaging device 1 .
  • the bias generator 14 generates a bias voltage Vb and supplies the bias voltage Vb to the comparison circuit 22 (FIG. 4) of the pixel circuit 20.
  • FIG. 1 A bias voltage diagram illustrating an exemplary bias voltage Vb.
  • the pixel driving section 15 is configured to control operations of the plurality of pixel circuits 20 in the pixel array 11 . Specifically, the pixel drive unit 15 generates control signals TRG, OFG, RST, a plurality of selection signals SX, and a plurality of selection signals SY, and supplies these signals to the pixel array 11. , to control the operation of the pixel circuit 20 .
  • the pixel driving section 15 is arranged, for example, on the semiconductor substrate 102 (FIG. 2).
  • the pixel drive unit 15 has selection control circuits 31 and 32 and a signal generation circuit 33.
  • the selection control circuit 31 is configured to generate a plurality of selection signals SX based on the selection signal SELX and the trigger signal STX supplied from the signal generation circuit 33 .
  • the selection control circuit 31 has a shift register 37X, a plurality of AND circuits 38X, and a register 39X.
  • the shift register 37X is configured using, for example, a plurality of D-type flip-flop circuits connected in a daisy chain, and based on the selection signal SELX supplied from the signal generation circuit 33, a plurality of shift registers 37X are supplied to the plurality of AND circuits 38X.
  • the shift register 37X converts the selection signal SELX, which is a serial signal, into a plurality of signals, which are parallel signals.
  • the plurality of AND circuits 38X are configured to obtain the respective ANDs of the trigger signal STX supplied from the signal generating circuit 33 and the plurality of signals supplied from the shift register 37X.
  • the multiple AND circuits 38X supply the multiple signals supplied from the shift register 37X to the register 39X while the trigger signal STX is at high level.
  • the plurality of AND circuits 38X set the plurality of output signals to low level while the trigger signal STX is at low level.
  • the register 39X stores the output signals of the plurality of AND circuits 38X during the period when the trigger signal STX is at high level, and uses these plurality of signals as the plurality of selection signals SX to connect the plurality of selection signal lines LX. are supplied to the pixel array 11 via the respective channels.
  • the selection control circuit 32 is configured to generate a plurality of selection signals SY based on the selection signal SELY and the trigger signal STY supplied from the signal generation circuit 33.
  • the selection control circuit 32 has a shift register 37Y, a plurality of AND circuits 38Y, and a register 39Y.
  • the shift register 37Y is configured using, for example, a plurality of D-type flip-flop circuits connected in a daisy chain, and based on the selection signal SELY supplied from the signal generation circuit 33, a plurality of shift registers 37Y are supplied to the plurality of AND circuits 38Y.
  • the plurality of AND circuits 38Y are configured to obtain the respective ANDs of the trigger signal STY supplied from the signal generating circuit 33 and the plurality of signals supplied from the shift register 37Y.
  • the register 39Y stores the output signals of the plurality of AND circuits 38Y during the period when the trigger signal STY is at high level. are supplied to the pixel array 11 via the respective channels.
  • the signal generation circuit 33 is configured to generate control signals TRG, OFG, RST, selection signals SELX, SELY, and trigger signals STX, STY.
  • the pixel drive unit 15 generates control signals TRG, OFG, RST, a plurality of selection signals SX, and a plurality of selection signals SY, and supplies these signals to the pixel array 11. ing.
  • the signal processing unit 16 (FIG. 1) is configured to generate the image signal Spic by performing predetermined image processing based on the code values CP and CD generated by the plurality of pixel circuits 20, respectively.
  • the predetermined image processing includes, for example, a process of generating a pixel value using the principle of correlated double sampling (CDS) based on two code values CP and CD, and a process of generating a black level for correcting the black level. Including correction processing.
  • the signal processing unit 16 is arranged, for example, on a semiconductor substrate 102 (FIG. 2).
  • the timing generation unit 17 generates various timing signals and supplies the generated various timing signals to the reference signal generation unit 12, the time code generation unit 13, the pixel drive unit 15, and the signal processing unit 16. 1 is configured to control the operation of The timing generator 17 is arranged, for example, on the semiconductor substrate 102 (FIG. 2).
  • the signal generation circuit 33 corresponds to a specific example of "signal generation circuit” in the present disclosure.
  • the control signal TRG corresponds to a specific example of "first control signal” in the present disclosure.
  • the control signal OFG corresponds to a specific example of "second control signal” in the present disclosure.
  • the selection control circuit 32 corresponds to a specific example of "first selection control circuit” in the present disclosure.
  • a plurality of selection signals SY corresponds to a specific example of "a plurality of first selection signals” in the present disclosure.
  • the selection control circuit 31 corresponds to a specific example of "second selection control circuit” in the present disclosure.
  • the multiple selection signals SX correspond to a specific example of "a plurality of second selection signals” in the present disclosure.
  • a plurality of pixel circuits 20 corresponds to a specific example of "a plurality of pixel circuits" in the present disclosure.
  • the photodiode PD corresponds to a specific example of "light receiving element” in the present disclosure.
  • the floating diffusion FD corresponds to a specific example of the "accumulator” in the present disclosure.
  • the transistor MN2 corresponds to a specific example of "first switch” in the present disclosure.
  • the logic circuit 28 corresponds to a specific example of "first circuit” in the present disclosure.
  • the transistor MN1 corresponds to a specific example of "second switch” in the present disclosure.
  • the logic circuit 29 corresponds to a specific example of "second circuit” in the present disclosure.
  • the comparison circuit 22 corresponds to a specific example of the "comparison circuit” in the present disclosure.
  • the pixel signal SIG corresponds to a specific example of "pixel signal” in the present disclosure.
  • the reference signal REF corresponds to a specific example of "reference signal” in the present disclosure.
  • the select signal line LY corresponds to a specific example of "a plurality of first select signal lines” in the present disclosure.
  • the select signal line LX corresponds to a specific example of "a plurality of second select signal lines” in the present disclosure.
  • the reference signal generator 12 generates a reference signal REF.
  • the time code generator 13 generates a time code TC.
  • the pixel drive section 15 controls operations of the plurality of pixel circuits 20 in the pixel array 11 .
  • Each of the plurality of pixel circuits 20 in the pixel array 11 generates a pixel signal SIG containing a pixel voltage Vpix corresponding to the amount of received light, and performs AD conversion based on this pixel signal SIG to generate code values CP and CD. do.
  • the signal processing unit 16 generates an image signal Spic by performing predetermined image processing based on the code values CP and CD generated by each of the plurality of pixel circuits 20 .
  • the timing generation unit 17 generates various timing signals and supplies the generated various timing signals to the reference signal generation unit 12, the time code generation unit 13, the pixel drive unit 15, and the signal processing unit 16. 1 operation.
  • the signal generation circuit 33 generates control signals TRG, OFG, RST, selection signals SELX, SELY, and trigger signals STX, STY.
  • the selection control circuit 31 generates a plurality of selection signals SX based on the selection signal SELX and the trigger signal STX supplied from the signal generation circuit 33, and the selection control circuit 32 generates the selection signals supplied from the signal generation circuit 33.
  • a plurality of selection signals SY are generated based on SELY and the trigger signal STY.
  • the pixel circuits 20 selected by the selection signals SX and SY operate based on the control signals TRG, OFG and RST.
  • FIG. 8 shows an operation example of the pixel circuit 20 in the selected state, where (A) shows the waveform of the synchronization signal XVS, (B) shows the waveform of the control signal RST, and (C) shows the control signal. (D) shows the waveform of the control signal TRG, (E) shows the waveform of the selection signal SX, (F) shows the waveform of the selection signal SY, and (G) shows the waveform of the control signal OFG0. (H) shows the waveform of the control signal TRG0, (I) shows the waveform of the reference signal REF, (J) shows the waveform of the pixel signal SIG, and (K) shows the waveform of the signal CMP. show. In FIGS.
  • the pixel driving section 15 changes the control signal OFG from low level to high level ((C) in FIG. 8). Since both the selection signals SX and SY are at high level ((E) and (F) in FIG. 8), the logic circuit 29 of the pixel circuit 20 outputs the control signal OFG as the control signal OFG0. Therefore, the logic circuit 29 changes the control signal OFG0 from low level to high level according to the change of the control signal OFG ((G) in FIG. 8). As a result, in the pixel circuit 20, the transistor MN1 is turned on and the charge generated in the photodiode PD is discharged.
  • the pixel driving section 15 changes the control signal OFG from high level to low level ((C) in FIG. 8).
  • the logic circuit 29 changes the control signal OFG0 from high level to low level (FIG. 8(G)). This turns off the transistor MN1.
  • the exposure period TE in the pixel circuit 20 starts.
  • the photodiode PD generates and accumulates an amount of charge corresponding to the amount of light received.
  • the pixel driving section 15 changes the control signal RST from low level to high level ((B) in FIG. 8).
  • the transistor MN3 is turned on, the floating diffusion FD is reset, and the voltage of the pixel signal SIG becomes the reset voltage Vreset ((J) in FIG. 8).
  • the pixel driving section 15 changes the control signal RST from high level to low level ((B) in FIG. 8). As a result, the transistor MN3 is turned off.
  • the reference signal generator 12 changes the voltage of the reference signal REF from the reset voltage Vreset to the voltage V1 ((I) in FIG. 8).
  • the voltage of the reference signal REF becomes higher than the voltage of the pixel signal SIG, so the comparison circuit 22 sets the signal CMP to a high level ((K) in FIG. 8).
  • the pixel circuit 20 performs AD conversion based on the voltage (reset voltage Vreset) of the pixel signal SIG. Specifically, at timing t14, the reference signal generator 12 starts to lower the voltage of the reference signal REF from the voltage V1 by a predetermined degree of change ((I) in FIG. 8). Also, the time code generator 13 starts the increment operation of the time code TC at this timing t14. As a result, the latch 23 is supplied with the time code TC that changes with the passage of time.
  • the comparison circuit 22 changes the signal CMP from high level to low level ((K) in FIG. 8).
  • the latch 23 latches the time code TC based on the transition of this signal CMP.
  • the code value CP of the time code TC latched by the latch 23 is a code value corresponding to the length of time between timings t14 and t15 and a code value corresponding to the reset voltage Vreset.
  • the reference signal generator 12 stops changing the voltage of the reference signal REF ((I) in FIG. 8), and the time code generator 13 generates the time code TC. end the increment operation.
  • the reference signal generator 12 changes the voltage of the reference signal REF to voltage V1 ((I) in FIG. 8).
  • the voltage of the reference signal REF becomes higher than the voltage of the pixel signal SIG, so the comparison circuit 22 sets the signal CMP to a high level ((K) in FIG. 8).
  • the pixel driving section 15 changes the control signal TRG from low level to high level ((D) in FIG. 8). Since both of the selection signals SX and SY are at high level ((E) and (F) in FIG. 8), the logic circuit 28 of the pixel circuit 20 outputs the control signal TRG as the control signal TRG0.
  • the logic circuit 28 changes the control signal TRG0 from low level to high level according to the change of the control signal TRG (FIG. 8(H)).
  • the transistor MN2 is turned on, the charge generated in the photodiode PD during the exposure period TE is transferred to the floating diffusion FD, and the voltage of the pixel signal SIG becomes the pixel voltage Vpix (see FIG. 8 ( J)).
  • the pixel driving section 15 changes the control signal TRG from high level to low level ((D) in FIG. 8).
  • the logic circuit 28 changes the control signal TRG0 from high level to low level (FIG. 8(H)). This turns off the transistor MN2.
  • the exposure period TE ends.
  • the pixel circuit 20 performs AD conversion based on the voltage of the pixel signal SIG (pixel voltage Vpix). Specifically, at timing t18, the reference signal generator 12 starts to lower the voltage of the reference signal REF from the voltage V1 by a predetermined degree of change ((I) in FIG. 8). Also, the time code generator 13 starts the increment operation of the time code TC at this timing t18. As a result, the latch 23 is supplied with the time code TC that changes with the passage of time.
  • the comparison circuit 22 changes the signal CMP from high level to low level ((K) in FIG. 8).
  • the latch 23 latches the time code TC based on the transition of this signal CMP.
  • the code value CD of the time code TC latched by the latch 23 is a code value corresponding to the length of time between timings t18 and t19 and a code value corresponding to the pixel voltage Vpix.
  • the reference signal generator 12 stops changing the voltage of the reference signal REF ((I) in FIG. 8), and the time code generator 13 generates the time code TC. end the increment operation.
  • the latch 23 supplies the code values CP and CD generated by the pixel circuit 20 to the signal processing section 16 during the period from timing t20 to t22.
  • the pixel driving section 15 changes the control signal OFG from low level to high level ((C) in FIG. 8). Since both the selection signals SX and SY are at high level ((E) and (F) in FIG. 8), the logic circuit 29 of the pixel circuit 20 outputs the control signal OFG as the control signal OFG0. Therefore, the logic circuit 29 changes the control signal OFG0 from low level to high level according to the change of the control signal OFG ((G) in FIG. 8). As a result, in the pixel circuit 20, the transistor MN1 is turned on and the charge generated in the photodiode PD is discharged.
  • the pixel driving section 15 changes the control signal OFG from high level to low level ((C) in FIG. 8).
  • the logic circuit 29 changes the control signal OFG0 from high level to low level (FIG. 8(G)). This turns off the transistor MN1.
  • the next exposure period TE begins.
  • the pixel circuit 20 in the selected state repeats such operations at timings t11 to t22.
  • FIG. 9 shows an operation example of the pixel circuit 20 in the non-selected state
  • A shows the waveform of the synchronization signal XVS
  • B shows the waveform of the control signal RST
  • C shows the waveform of the control signal RST.
  • D shows the waveform of the control signal TRG
  • E shows the waveform of the selection signal SX
  • F shows the waveform of the selection signal SY
  • G shows the waveform of the control signal.
  • the waveform of OFG0 is shown
  • (H) shows the waveform of the control signal TRG0
  • I shows the waveform of the reference signal REF.
  • both selection signals SX and SY are at low level.
  • the pixel circuit 20 is in a non-selected state.
  • both the selection signals SX and SY are set to low level, but when at least one of the selection signals SX and SY is at low level, the pixel circuit 20 is in a non-selected state.
  • the reference signal generator 12 supplies the reference signal REF to the pixel circuit 20 (FIG. 9(I)). Also, the pixel driving section 15 supplies the control signals RST, OFG, and TRG to the pixel circuit 20 ((B), (C), and (D) in FIG. 9). Since both the selection signals SX and SY are at low level ((E) and (F) in FIG. 8), in the pixel circuit 20, the logic circuit 29 maintains the control signal OFG0 at high level, and the logic circuit 28 keeps the control signal TRG0 at high level. is maintained at a low level (FIGS. 9(G) and (H)).
  • the transistor MN1 Since the control signal OFG0 is at high level, in the pixel circuit 20, the transistor MN1 maintains the ON state and the charge generated in the photodiode PD is discharged. Also, since the control signal TRG0 is at low level, in the pixel circuit 20, the transistor MN2 is kept off. Thus, the pixel circuits 20 in the non-selected state do not perform the exposure operation.
  • the signal processing unit 16 performs predetermined image processing based on the code values CP and CD generated by each of the plurality of pixel circuits 20 in the selected state. For example, the signal processing unit 16 generates pixel values using the principle of correlated double sampling based on the code values CP and CD. Specifically, the signal processing unit 16 generates a pixel value by, for example, subtracting the code value CP from the code value CD. The signal processing unit 16 also performs black level correction processing for correcting the black level. Thus, the signal processing unit 16 generates the image signal Spic.
  • each of the plurality of pixel circuits 20 can be set to the selected state or the non-selected state using the plurality of selection signals SX and the plurality of selection signals SY.
  • the imaging apparatus 1 can increase the degree of freedom of operation. The operation of the imaging device 1 will be described in detail below using several examples.
  • the imaging device 1 can obtain a high-resolution captured image by performing an imaging operation using all the pixels P in the pixel array 11 .
  • the selection control circuit 31 sets all of the plurality of selection signals SX to "1", and the selection control circuit 32 sets all of the plurality of selection signals SY to "1".
  • the logic circuit 28 outputs the control signal TRG as the control signal TRG0
  • the logic circuit 29 outputs the control signal OFG as the control signal OFG0.
  • all the pixel circuits 20 in the pixel array 11 perform the exposure operation as shown in FIG. 8 and generate the pixel signal SIG including the pixel voltage Vpix corresponding to the amount of received light. Then, the pixel circuit 20 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the signal processing unit 16 generates image data of the captured image based on the code values CP and CD generated in the plurality of pixel circuits 20 in the selected state. In this manner, the imaging device 1 can obtain a captured image with high resolution.
  • the imaging device 1 can obtain a low-resolution captured image in which pixel values are thinned out by performing an imaging operation using some of the pixels P of the plurality of pixels P in the pixel array 11 . . This operation will be described in detail below.
  • FIG. 10 shows an example of pixels P related to the imaging operation in the pixel array 11.
  • pixels P indicated by thick lines indicate pixels P in a selected state, and pixels P other than that indicate pixels P in a non-selected state.
  • the selection control circuit 31 outputs a plurality of selection signals SX as . is set so that "1" appears at a rate of one in three.
  • the selection control circuit 32 divides the plurality of selection signals SY into three such as . Set so that "1" appears at a rate of one.
  • the pixels P to which the high-level selection signal SX and the high-level selection signal SY are supplied are in the selected state, and the other pixels P are in the non-selected state.
  • one out of three pixels P in the lateral direction (horizontal direction) is selected according to the plurality of selection signals SX, and the pixels P are selected in the vertical direction (vertical direction) according to the plurality of selection signals SY. direction)
  • the pixel P is in the selected state at a rate of 1 out of 3 pixels. Therefore, in the pixel array 11, one out of nine pixels P (pixel circuits 20) are in the selected state.
  • FIG. 11 shows an operation example of the pixel circuit 20 in the operation example E12, where (A) shows the waveform of the synchronization signal XVS, (B) shows the waveform of the control signal RST, and (C) shows the control signal. (D) shows the waveform of the control signal TRG; (E) shows the waveform of the selection signals SELX and SELY; (F) shows the waveforms of the trigger signals STX and STY; (H) shows the waveform of the control signal TRG0 in the pixel circuit 20 in the selected state, (I) shows the waveform of the control signal OFG0 in the pixel circuit 20 in the non-selected state. , (J) shows the waveform of the control signal TRG0 in the non-selected pixel circuit 20, and (K) shows the waveform of the reference signal REF.
  • the signal generation circuit 33 of the pixel driving unit 15 first supplies the selection signal SELX, which is a serial signal, to the selection control circuit 31 during the frame period F starting at timing t25. , supplies the selection signal SELY, which is a serial signal, to the selection control circuit 32 (FIG. 11(E)).
  • the signal generation circuit 33 generates the trigger signals STX and STY ((F) in FIG. 11). Accordingly, the selection control circuit 31 supplies a plurality of selection signals SX corresponding to the selection signal SELX to the pixel array 11 via a plurality of selection signal lines LX, and the selection control circuit 32 supplies the selection signal SELY. A plurality of corresponding selection signals SY are supplied to the pixel array 11 via a plurality of selection signal lines LY.
  • the pixel circuits 20 for which the selection signals SX and SY are both set to high level are set to the selected state.
  • the logic circuit 28 outputs the control signal TRG as the control signal TRG0 (FIGS. 11(D) and (H)), and the logic circuit 29 outputs the control signal OFG as the control signal OFG0. (Fig. 11(C), (G)).
  • the logic circuit 29 changes the control signal OFG0 from low level to high level at timing t27, and changes the control signal OFG0 from high level to low level after a predetermined time has elapsed from timing t27 (FIG. 11). (G)).
  • the logic circuit 28 changes the control signal TRG0 from low level to high level at timing t28, and changes the control signal TRG0 from high level to low level after a predetermined time has elapsed from this timing t28 (FIG. 11). (H)).
  • the exposure period TE is set.
  • the pixel circuit 20 in the selected state performs an exposure operation based on such control signals TRG0 and OFG0, and generates a pixel signal SIG including a pixel voltage Vpix corresponding to the amount of received light, as shown in FIG. Then, the pixel circuit 20 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the pixel circuits 20 for which at least one of the selection signals SX and SY is set to a low level are set to a non-selected state.
  • the logic circuit 28 maintains the control signal TRG0 at low level ((J) in FIG. 11)
  • the logic circuit 29 maintains the control signal OFG0 at high level ((I) in FIG. 11). Therefore, the pixel circuit 20 in the non-selected state does not perform the exposure operation.
  • the signal processing unit 16 generates image data of the captured image based on the code values CP and CD generated in the plurality of pixel circuits 20 in the selected state. In this manner, the imaging device 1 can obtain a captured image with low resolution.
  • FIG. 12 shows an example of pixels P related to the imaging operation in the pixel array 11.
  • FIG. Pixels P indicated by thick lines indicate pixels P in a selected state, and pixels P other than the selected pixels P indicate pixels P in a non-selected state.
  • the pixel circuit 20 associated with the pixel P in the selected state performs an exposure operation to generate a pixel signal SIG including a pixel voltage Vpix corresponding to the amount of received light, and performs AD conversion based on this pixel signal SIG.
  • Generate code values CP and CD are examples of code values CP and CD.
  • the non-selected pixels P do not perform the exposure operation.
  • the control signal OFG0 is It is maintained at a high level, and the control signal TRG0 is maintained at a low level. Since the control signal TRG0 is kept low, the transistor MN2 is kept off. Therefore, since the voltage of the floating diffusion FD is maintained at the reset voltage Vreset, the pixel signal SIG is maintained at this reset voltage Vreset.
  • the pixel circuit 20 generates code values CP and CD by performing AD conversion based on such pixel signals SIG.
  • the signal processing unit 16 generates a pixel value by, for example, subtracting the code value CP from the code value CD based on the code values CP and CD supplied from the pixel circuit 20 in the selected state. Similarly, the signal processing unit 16 generates a pixel value by subtracting the code value CP from the code value CD based on the code values CP and CD supplied from the non-selected pixel circuit 20, for example. . Then, for example, the signal processing unit 16 calculates the pixel value related to the pixel circuit 20 in the selected state based on the pixel values obtained by the pixel circuit 20 in the selected state and the pixel circuit 20 in the non-selected state, which are adjacent to each other. Subtraction processing is performed to subtract the pixel value associated with the pixel circuit 20 in the non-selected state from the pixel value. In this manner, the imaging device 1 can reduce noise components included in pixel values.
  • noises can occur in an electronic device in which the imaging device 1 is mounted.
  • Noise is superimposed on the pixel signals SIG in the plurality of pixel circuits 20 in the pixel array 11 .
  • two adjacent pixel circuits 20 are expected to have substantially the same amount of superimposed noise. Therefore, by performing such a subtraction process based on the pixel values obtained by the pixel circuits 20 in the selected state and the pixel circuits 20 in the non-selected state, which are adjacent to each other, the noise components contained in the pixel values are reduced. can be reduced.
  • the imaging device 1 can perform an interlaced operation by selecting a plurality of pixels P in the pixel array 11 for each pixel line and performing an imaging operation. This operation will be described in detail below.
  • FIGS. 13A and 13B show an example of pixels P related to the imaging operation in the pixel array 11.
  • FIG. in FIGS. 13A and 13B the pixels P indicated by thick lines indicate the pixels P in the selected state, and the other pixels P indicate the pixels P in the non-selected state.
  • the selection control circuit 31 sets all of the multiple selection signals SX to "1". , "1", “1”, “0”, “0”, “1”, “1”, “0”, “0” . Set to repeat two "1”s and two "0s” as follows.
  • the pixels P to which the high-level selection signal SX and the high-level selection signal SY are supplied are in the selected state, and the other pixels P are in the non-selected state.
  • FIG. 13A the selection control circuit 31 sets all of the multiple selection signals SX to "1". , "1", “1”, “0”, “0”, “1”, “1”, “0”, “0” .
  • the pixels P belonging to the first and second pixel lines from the top are in the selected state
  • the pixels P belonging to the third and fourth pixel lines from the top are in the unselected state
  • the The pixels P belonging to the 5th and 6th pixel lines from the top are in the selected state
  • the pixels P belonging to the 7th and 8th pixel lines from the top are in the non-selected state.
  • the selection control circuit 31 sets all of the multiple selection signals SX to "1". , "0", “0”, “1”, “1”, “0”, “0”, “1”, “1”, . set to repeat two 0's and two 1's.
  • the plurality of selection signals SY in FIG. 13B are the inverses of the plurality of selection signals SY in FIG. 13A.
  • the pixels P to which the high-level selection signal SX and the high-level selection signal SY are supplied are in the selected state, and the other pixels P are in the non-selected state. In this example, in FIG.
  • pixels P belonging to the first and second pixel lines from the top are in a non-selected state
  • pixels P belonging to the third and fourth pixel lines from the top are in a selected state
  • pixels P belonging to the third and fourth pixel lines from the top are selected.
  • the pixels P belonging to the 5th and 6th pixel lines from the top are in a non-selected state
  • the pixels P belonging to the 7th and 8th pixel lines from the top are in a selected state.
  • the imaging device 1 alternately repeats the state shown in FIG. 13A and the state shown in FIG. 13B.
  • 14A and 14B show an operation example of the pixel circuit 20 in the operation example E14, where (A) shows the waveform of the synchronization signal XVS, (B) shows the waveform of the control signal RST, and (C) shows the control signal XVS. (D) shows the waveform of the control signal TRG; (E) shows the waveform of the selection signals SELX and SELY; (F) shows the waveforms of the trigger signals STX and STY; 3 shows the waveform of the control signal OFG0 in the pixel circuits 20 belonging to the first pixel line L1 and the second pixel line L2, and (H) shows the control signal OFG0 in the pixel circuits 20 belonging to the first pixel line L1 and the second pixel line L2.
  • (I) shows the waveform of the control signal OFG0 in the pixel circuits 20 belonging to the third pixel line L3 and the fourth pixel line L4;
  • (J) shows the waveform of the third pixel line L3 and L4;
  • 4 shows the waveform of the control signal TRG0 in the pixel circuit 20 belonging to the th pixel line L4, and
  • (K) shows the waveform of the reference signal REF.
  • the plurality of pixels P are set as shown in FIG.
  • a plurality of pixels P are set as shown in FIG. 13B.
  • the signal generation circuit 33 of the pixel driving unit 15 supplies the selection signal SELX, which is a serial signal, to the selection control circuit 31, and supplies the selection signal SELY, which is a serial signal, to the selection control circuit 32 ( FIG. 14(E)).
  • the signal generation circuit 33 generates the trigger signals STX and STY ((F) in FIG. 14). Accordingly, the selection control circuit 31 supplies a plurality of selection signals SX corresponding to the selection signal SELX to the pixel array 11 via a plurality of selection signal lines LX, and the selection control circuit 32 supplies the selection signal SELY. A plurality of corresponding selection signals SY are supplied to the pixel array 11 via a plurality of selection signal lines LY.
  • the pixels P (pixel circuits 20) belonging to the first pixel line L1 and the second pixel line L2 are set to the selected state, and the third pixel line L3 and the fourth pixel line L3 are selected.
  • the pixels P (pixel circuits 20) belonging to the pixel line L4 of are set to a non-selected state.
  • the logic circuit 28 outputs the control signal TRG as the control signal TRG0 (FIGS. 14(D) and (H)), and the logic circuit 29 outputs the control signal OFG as the control signal. It is output as OFG0 (FIGS. 14(C) and (G)).
  • the logic circuit 29 changes the control signal OFG0 from low level to high level at timing t33, and changes the control signal OFG0 from high level to low level after a predetermined time has elapsed from timing t33 (FIG. 14). (G)).
  • the logic circuit 28 changes the control signal TRG0 from low level to high level at timing t34, and changes the control signal TRG0 from high level to low level after a predetermined time has elapsed from timing t34 (FIG. 14). (H)).
  • the exposure period TE is set.
  • the pixel circuits 20 belonging to the pixel lines L1 and L2 perform exposure operations based on such control signals TRG0 and OFG0, and as shown in FIG. Generate. Then, the pixel circuit 20 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the logic circuit 28 maintains the control signal TRG0 at low level ((J) in FIG. 14), and the logic circuit 29 maintains the control signal OFG0 at high level (FIG. 14J). 14(I)). Therefore, the pixel circuits 20 belonging to the pixel lines L3 and L4 do not perform the exposure operation.
  • the signal generation circuit 33 of the pixel drive unit 15 supplies the selection signal SELX as a serial signal to the selection control circuit 31 and supplies the selection signal SELY as a serial signal to the selection control circuit 32 . (FIG. 14(E)).
  • the signal generation circuit 33 generates the trigger signals STX and STY ((F) in FIG. 14). Accordingly, the selection control circuit 31 supplies a plurality of selection signals SX corresponding to the selection signal SELX to the pixel array 11 via a plurality of selection signal lines LX, and the selection control circuit 32 supplies the selection signal SELY. A plurality of corresponding selection signals SY are supplied to the pixel array 11 via a plurality of selection signal lines LY.
  • the pixels P (pixel circuits 20) belonging to the first pixel line L1 and the second pixel line L2 are set to the non-selected state, and the third pixel lines L3 and L4 are set to the non-selected state.
  • the pixel P (pixel circuit 20) belonging to the th pixel line L4 is set to the selected state.
  • the logic circuit 28 outputs the control signal TRG as the control signal TRG0 (FIGS. 14(D) and (J)), and the logic circuit 29 outputs the control signal OFG as the control signal. It is output as OFG0 (FIGS. 14(C) and (I)).
  • the logic circuit 29 changes the control signal OFG0 from low level to high level at timing t37, and changes the control signal OFG0 from high level to low level after a predetermined time has elapsed from timing t37 (FIG. 14). (I)).
  • the logic circuit 28 changes the control signal TRG0 from low level to high level at timing t38, and changes the control signal TRG0 from high level to low level after a predetermined time has elapsed from timing t38 (FIG. 14). (J)).
  • the exposure period TE is set.
  • the pixel circuits 20 belonging to the pixel lines L3 and L4 perform exposure operations based on such control signals TRG0 and OFG0, and as shown in FIG. Generate. Then, the pixel circuit 20 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the logic circuit 28 maintains the control signal TRG0 at a low level ((H) in FIG. 14), and the logic circuit 29 maintains the control signal OFG0 at a high level (FIG. 14(H)). 14(G)). Therefore, the pixel circuits 20 belonging to the pixel lines L1 and L2 do not perform the exposure operation.
  • the imaging device 1 alternately repeats the operation at timings t31 to t35 and the operation at timings t35 to t39.
  • the signal processing unit 16 generates image data of the captured image based on the code values CP and CD generated in the plurality of pixel circuits 20 in the selected state. In this manner, the imaging device 1 can perform an interlace operation.
  • control signals RST, OFG, TRG and the reference signal REF as shown in FIG. 14 are used, but the present invention is not limited to this, and as shown in FIG.
  • the used control signals RST, OFG, TRG and reference signal REF may be used.
  • the imaging device 1 can obtain a so-called ROI (Region of Interest) image by performing an imaging operation using a plurality of pixels P belonging to a certain image region among the plurality of pixels P in the pixel array 11. . This operation will be described in detail below.
  • ROI Region of Interest
  • FIG. 16 shows an example of a region of a plurality of pixels P related to imaging operation in the pixel array 11.
  • FIG. A region W1 indicates a region in the pixel array 11 where a ROI image is desired.
  • the selection control circuit 31 sets the selection signal SX related to the area W1 to "1" among the plurality of selection signals SX, and sets the other selection signals SX to "0". Similarly, the selection control circuit 32 sets the selection signal SY relating to the area W1 to "1” among the plurality of selection signals SY, and sets the other selection signals SY to "0". In this manner, in the pixel array 11, a plurality of pixels P belonging to the area W1 are selected.
  • the pixel circuit 20 corresponding to the pixel P belonging to the region W1 generates a pixel signal SIG including a pixel voltage Vpix corresponding to the amount of light received, and performs AD conversion based on this pixel signal SIG to obtain the code values CP and CD. Generate.
  • the signal processing unit 16 generates image data of the captured image based on the code values CP and CD generated in the plurality of pixel circuits 20 belonging to the area W1. In this manner, the imaging device 1 can obtain an ROI image.
  • FIG. 17 shows another example of the area of the plurality of pixels P related to the imaging operation in the pixel array 11.
  • Regions W2, W3, and W4 indicate regions in the pixel array 11 for which ROI images are desired.
  • the region W2 is set at the lower left
  • the region W3 is set at the upper center in the horizontal direction
  • the region W3 is set at the lower right.
  • the selection control circuit 31 sets the selection signals SX related to the regions W2, W3, and W4 among the plurality of selection signals SX to "1", and sets the other selection signals SX to "0". ”.
  • the selection signals SX belonging to three portions corresponding to the three areas W2 to W4 among the plurality of selection signals SX are "1". set.
  • the selection control circuit 32 sets the selection signals SY relating to the regions W2, W3, and W4 to "1" among the plurality of selection signals SY, and sets the other selection signals SY to "0".
  • the regions W2 to W4 do not overlap each other in the vertical direction, among the plurality of selection signals SY, the selection signals SY belonging to three portions corresponding to the three regions W2 to W4 are "1". set. As a result, in the pixel array 11, nine regions are set in which the pixel circuits 20 are in the selected state.
  • the pixel circuits 20 corresponding to the pixels P belonging to these nine regions generate a pixel signal SIG containing a pixel voltage Vpix corresponding to the amount of light received, and perform AD conversion based on this pixel signal SIG to obtain the code value CP. , to generate a CD.
  • the signal processing unit 16 performs imaging based on the code values CP and CD generated in the plurality of pixel circuits 20 belonging to the three regions W2 to W4. Generate image data for an image. In this manner, the imaging device 1 can obtain three ROI images.
  • the signal generation circuit 33 that generates the first control signal (control signal TRG) and the first selection control circuit ( A selection control circuit 32) and a plurality of pixel circuits 20 are provided.
  • Each of the plurality of pixel circuits 20 includes a photodiode PD that generates charges according to the amount of light received, a floating diffusion FD that accumulates the charges generated by the photodiode PD, and a floating diffusion FD that stores the charges generated by the photodiode PD.
  • a first switch (transistor MN2) connecting the diffusion FD and a first selection signal (control signal TRG) based on one of a plurality of first selection signals (selection signal SY) and a first control signal (control signal TRG).
  • a first circuit that controls the operation of the switch (transistor MN2), and a comparison circuit 22 that compares the pixel signal SIG including the voltage in the floating diffusion FD with the reference signal REF having a ramp waveform. bottom.
  • all the pixels P can be set to the selected state as in the operation example E11, and the pixels P can be set to the selected state for each pixel line as in the operation example E14. , or in a non-selected state, it is possible to increase the degree of freedom of the imaging operation.
  • the signal generation circuit 33 generates a second control signal (control signal OFG), and each of the plurality of pixel circuits 20 outputs a plurality of first selection signals (selection signal SY).
  • a first signal which is any one of them, is supplied.
  • the first circuit (logic circuit 28) controls the operation of the first switch (transistor MN2) based on the first signal (selection signal SY) and the first control signal (control signal TRG).
  • Each of the plurality of pixel circuits 20 includes a second switch (transistor MN1) capable of applying a predetermined voltage VOFG to the photodiode PD when turned on, a first signal (selection signal SY) and a second switch.
  • a second circuit for controlling the operation of the second switch (transistor MN1) based on the control signal (control signal OFG).
  • a second selection control circuit that generates a plurality of second selection signals (selection signal SX) is provided. Then, each of the plurality of pixel circuits 20 is supplied with a second signal that is one of the plurality of second selection signals (selection signal SX), and the first circuit (logic circuit 28) controls the operation of the first switch (transistor MN2) based on a first signal (selection signal SY), a second signal (selection signal SX), and a first control signal (control signal TRG); The second circuit (the logic circuit 29) operates the second switch (the The operation of the transistor MN1) is controlled.
  • the pixel P can be set to the selected state or the non-selected state in units of the pixel P, so that the degree of freedom of the imaging operation can be increased.
  • a signal generation circuit that generates a first control signal, a first selection control circuit that generates a plurality of first selection signals, and a plurality of pixel circuits are provided. bottom.
  • Each of the plurality of pixel circuits includes a photodiode that generates charges according to the amount of light received, a floating diffusion that accumulates the charges generated by the photodiode, and an ON state that connects the photodiode and the floating diffusion.
  • a first switch a first circuit that controls operation of the first switch based on one of a plurality of first selection signals and a first control signal; and a pixel signal that includes a voltage at a floating diffusion. and a reference signal having a ramp waveform.
  • the signal generation circuit generates the second control signal, and each of the plurality of pixel circuits receives the first signal, which is one of the plurality of first selection signals. made to be supplied.
  • the first circuit controls the operation of the first switch based on the first signal and the first control signal.
  • Each of the plurality of pixel circuits has a second switch that can apply a predetermined voltage to the photodiode when turned on, and operates the second switch based on the first signal and the second control signal. and a second circuit for controlling.
  • a second selection control circuit that generates a plurality of second selection signals.
  • Each of the plurality of pixel circuits is supplied with a second signal that is one of the plurality of second selection signals, and the first circuit receives the first signal and the second signal.
  • a first control signal and a second circuit controls operation of the second switch based on the first signal, the second signal, and the second control signal. to control the action.
  • the degree of freedom of imaging operation can be increased.
  • Modification 1 Although both the selection control circuit 31 that generates a plurality of selection signals SX and the selection control circuit 32 that generates a plurality of selection signals SY are provided in the above embodiment, the present invention is not limited to this. For example, only one of the selection control circuits 31 and 32 may be provided. This modification will be described in detail below.
  • FIG. 18 shows a configuration example of a pixel circuit 20A according to this modified example.
  • FIG. 19 shows a configuration example of a pixel driving section 15A and logic circuits 28A and 29A according to this modification.
  • the pixel circuit 20A has a light receiving circuit 21A.
  • the light receiving circuit 21A has logic circuits 28A and 29A.
  • the logic circuit 28A is configured to generate the control signal TRG0 based on the control signal TRG and the selection signal SY supplied from the pixel driving section 15A.
  • the logic circuit 28A has an AND circuit L12.
  • the logical product circuit L12 is configured to obtain the logical product of the selection signal SY supplied from the selection control circuit 32 and the control signal TRG supplied from the pixel driving section 15A, and output the result as the control signal TRG0.
  • the logic circuit 29A is configured to generate the control signal OFG0 based on the control signal OFG and the selection signal SY supplied from the pixel driving section 15A.
  • the logic circuit 29A has an inverter L15 and an OR circuit L14.
  • Inverter L15 is configured to generate an inverted signal of selection signal SY supplied from selection control circuit 32 .
  • the logical sum circuit L14 is configured to obtain the logical sum of the output signal of the inverter L15 and the control signal OFG supplied from the pixel driving section 15A, and output the result as the control signal OFG0.
  • the pixel drive section 15A has a selection control circuit 32 and a signal generation circuit 33A.
  • the signal generation circuit 33A is configured to generate control signals TRG, OFG, RST, a selection signal SELY, and a trigger signal STY.
  • the pixels P can be set to the selected state or the non-selected state for each pixel line.
  • the degree of freedom of imaging operation can be increased.
  • an imaging device 2 according to a second embodiment will be described.
  • This embodiment provides two control signals TRG and two control signals OFG, and supplies one of the two control signals TRG and one of the two control signals OFG to the pixel circuit.
  • Components substantially identical to those of the imaging apparatus 1 according to the first embodiment are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • FIG. 20 shows a configuration example of the imaging device 2.
  • the imaging device 2 includes a pixel array 41 and a pixel driving section 45 .
  • FIG. 21 shows a configuration example of the pixel circuit 50 related to the pixel P.
  • the pixel circuit 50 has a light receiving circuit 51 .
  • the light receiving circuit 51 has logic circuits 58 and 59 .
  • the logic circuit 58 is configured to generate the control signal TRG0 based on the control signals TRG1 and TRG2 and the selection signals SX and SY supplied from the pixel driving section 45 (FIG. 20).
  • the logic circuit 59 is configured to generate the control signal OFG0 based on the control signals OFG1 and OFG2 and the selection signals SX and SY supplied from the pixel driving section 45 (FIG. 20).
  • FIG. 22 shows a configuration example of the pixel driving section 45 and the logic circuits 58 and 59.
  • the logic circuit 58 has an AND circuit L21, an inverter L22, AND circuits L23 and L24, and an OR circuit L25. Two input terminals of AND circuit L21 are connected to selection signal line LX and selection signal line LY, respectively.
  • AND circuit L21 is configured to obtain the logical product of selection signal SX and selection signal SY.
  • Inverter L22 is configured to generate an inverted signal of the output signal of AND circuit L21.
  • the logical product circuit L23 is configured to obtain the logical product of the output signal of the logical product circuit L21 and the control signal TRG1 supplied from the pixel driving section 45 .
  • the logical product circuit L24 is configured to obtain the logical product of the output signal of the inverter L22 and the control signal TRG2 supplied from the pixel driving section 45.
  • FIG. Logical sum circuit L25 is configured to obtain the logical sum of the output signal of logical product circuit L23 and the output signal of logical product circuit L24, and to output the result as control signal TRG0.
  • FIG. 23 shows an example of the truth table of the logic circuit 58.
  • the logic circuit 58 outputs the control signal TRG1 as the control signal TRG0 when both the selection signals SX and SY are at high level, and otherwise controls the control signal TRG2. It is designed to be output as a signal TRG0.
  • the logic circuit 59 (FIG. 22) has an AND circuit L26, an inverter L27, AND circuits L28 and L29, and an OR circuit L30. Two input terminals of AND circuit L26 are connected to select signal line LX and select signal line LY, respectively.
  • AND circuit L26 is configured to obtain the AND of select signal SX and select signal SY.
  • Inverter L27 is configured to generate an inverted signal of the output signal of AND circuit L26.
  • the logical product circuit L28 is configured to obtain the logical product of the output signal of the logical product circuit L26 and the control signal OFG1 supplied from the pixel driving section 45.
  • the logical product circuit L29 is configured to obtain the logical product of the output signal of the inverter L27 and the control signal OFG2 supplied from the pixel driving section 45.
  • FIG. OR circuit L30 is configured to obtain the logical sum of the output signal of AND circuit L28 and the output signal of AND circuit L29, and to output the result as control signal OFG0.
  • FIG. 24 shows an example of the truth table of the logic circuit 59.
  • the logic circuit 59 outputs the control signal OFG1 as the control signal OFG0 when both the selection signals SX and SY are at high level, and otherwise controls the control signal OFG2. It is designed to be output as a signal OFG0.
  • the pixel driving section 45 (FIGS. 20 and 22) generates control signals TRG1, TRG2, OFG1, OFG2, RST, a plurality of selection signals SX, and a plurality of selection signals SY, and outputs these signals to the pixel array 41. , the operation of the pixel circuit 50 is controlled.
  • the pixel drive section 45 has a signal generation circuit 53.
  • the signal generation circuit 53 is configured to generate control signals TRG1, TRG2, OFG1, OFG2, RST, selection signals SELX, SELY, and trigger signals STX, STY.
  • the signal generation circuit 53 corresponds to a specific example of "signal generation circuit” in the present disclosure.
  • the control signal TRG1 corresponds to a specific example of "first control signal” in the present disclosure.
  • the control signal OFG1 corresponds to a specific example of "second control signal” in the present disclosure.
  • the control signal TRG2 corresponds to a specific example of "third control signal” in the present disclosure.
  • the control signal OFG2 corresponds to a specific example of "fourth control signal” in the present disclosure.
  • a plurality of pixel circuits 50 corresponds to a specific example of "a plurality of pixel circuits" in the present disclosure.
  • the logic circuit 58 corresponds to a specific example of "first circuit” in the present disclosure.
  • the logic circuit 59 corresponds to a specific example of "second circuit” in the present disclosure.
  • the imaging device 2 can obtain a high-resolution captured image by performing an imaging operation using all the pixels P in the pixel array 41.
  • the selection control circuit 31 sets all of the plurality of selection signals SX to "1"
  • the selection control circuit 32 sets all of the plurality of selection signals SY to "1”.
  • the signal generation circuit 53 generates control signals TRG1, OFG1, RST in the same manner as the control signals TRG, OFG, RST in the case of the first embodiment (FIG. 8). Further, the signal generation circuit 53 maintains, for example, the control signal TRG2 at low level and the control signal OFG2 at high level.
  • all pixel circuits 50 are in a selected state.
  • the logic circuit 58 outputs the control signal TRG1 as the control signal TRG0
  • the logic circuit 59 outputs the control signal OFG1 as the control signal OFG0.
  • all the pixel circuits 50 in the pixel array 41 perform the exposure operation as shown in FIG. 8, and generate the pixel signal SIG including the pixel voltage Vpix corresponding to the amount of light received. Then, the pixel circuit 50 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the signal processing unit 16 generates image data of the captured image based on the code values CP and CD generated in the plurality of pixel circuits 50 in the selected state. In this manner, the imaging device 2 can obtain a captured image with high resolution.
  • the imaging device 2 performs the imaging operation using some of the pixels P of the plurality of pixels P in the pixel array 41, thereby thinning out the pixel values. , a captured image with low resolution can be obtained.
  • the selection control circuit 31 outputs a plurality of selection signals SX to . “, “0”, “0”, . , “1”, “0”, “0”, “1”, “, as in the case of the first embodiment (FIG. 10). 0”, “0”, .
  • the signal generation circuit 53 generates the control signals TRG1, OFG1, RST in the same way as the control signals TRG, OFG, RST in the case of the first embodiment (FIG. 8). Further, the signal generation circuit 53 maintains, for example, the control signal TRG2 at low level and the control signal OFG2 at high level.
  • the pixel circuits 50 for which the selection signals SX and SY are both set to high level are set to the selected state.
  • the logic circuit 58 outputs the control signal TRG1 as the control signal TRG0
  • the logic circuit 59 outputs the control signal OFG1 as the control signal OFG0.
  • the pixel circuit 50 in the selected state performs an exposure operation based on such control signals TRG0 and OFG0, and generates a pixel signal SIG including a pixel voltage Vpix corresponding to the amount of received light, as shown in FIG. Then, the pixel circuit 50 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the pixel circuits 50 for which at least one of the selection signals SX and SY is set to a low level are set to a non-selected state.
  • the logic circuit 58 outputs the control signal TRG2 as the control signal TRG0
  • the logic circuit 59 outputs the control signal OFG2 as the control signal OFG0. Since control signal TRG2 is maintained low and control signal OFG2 is maintained high, logic circuit 58 maintains control signal TRG0 low and logic circuit 59 maintains control signal OFG0 high. Therefore, the pixel circuit 50 in the non-selected state does not perform the exposure operation.
  • the signal processing unit 16 generates image data of the captured image based on the code values CP and CD generated in the plurality of pixel circuits 50 in the selected state. In this manner, the imaging device 2 can obtain a captured image with low resolution.
  • the imaging device 2 uses some of the pixels P in the pixel array 41 to perform the imaging operation. can be used to reduce the noise component contained in the pixel value.
  • the imaging device 2 can perform an interlace operation by selecting a plurality of pixels P in the pixel array 41 for each pixel line and performing an imaging operation.
  • the exposure periods can overlap between subframes. This operation will be described in detail below.
  • FIG. 25 shows an example of pixels P related to the imaging operation in the pixel array 41.
  • the pixels P indicated by thick lines indicate the pixels P in the selected state, and the other pixels P indicate the pixels P in the non-selected state.
  • the selection control circuit 31 sets all of the plurality of selection signals SX to "1". , "1", “1”, “0”, “0”, “1”, “1”, “0”, “0” . Set to repeat two "1”s and two "0s” as follows.
  • the pixels P to which the high-level selection signal SX and the high-level selection signal SY are supplied are in the selected state, and the other pixels P are in the non-selected state. In this example, in FIG.
  • the pixels P belonging to the first and second pixel lines from the top are in the selected state, the pixels P belonging to the third and fourth pixel lines from the top are in the non-selected state, and the The pixels P belonging to the 5th and 6th pixel lines from the top are in the selected state, and the pixels P belonging to the 7th and 8th pixel lines from the top are in the non-selected state.
  • FIG. 26 shows an operation example of the pixel circuit 50 in the operation example E24, where (A) shows the waveform of the synchronization signal XVS, (B) shows the waveform of the control signal RST, and (C) shows the control signal. (D) shows the waveform of the control signal TRG1, (E) shows the waveform of the control signal OFG1, (F) shows the waveform of the control signal TRG2, and (G) shows the waveform of the selection signal SELX.
  • SELY shows the waveforms of the trigger signals STX and STY
  • (I) shows the waveform of the control signal OFG0 in the pixel circuits 50 belonging to the first pixel line L1 and the second pixel line L2
  • (J) shows the waveform of the control signal TRG0 in the pixel circuit 50 belonging to the first pixel line L1 and the second pixel line L2
  • (K) shows the waveform of the third pixel line L3 and the fourth pixel.
  • (L) shows the waveform of the control signal OFG0 in the pixel circuit 50 belonging to the line L4
  • (L) shows the waveform of the control signal TRG0 in the pixel circuit 50 belonging to the third pixel line L3 and the fourth pixel line L4
  • (M) indicates the waveform of the reference signal REF.
  • the signal generation circuit 53 of the pixel driving unit 45 supplies the selection signal SELX, which is a serial signal, to the selection control circuit 31.
  • the selection signal SELY is supplied to the selection control circuit 32 (FIG. 26(G)).
  • the signal generation circuit 53 generates the trigger signals STX and STY (FIG. 26(H)). Accordingly, the selection control circuit 31 supplies a plurality of selection signals SX corresponding to the selection signal SELX to the pixel array 41 via a plurality of selection signal lines LX, and the selection control circuit 32 supplies the selection signal SELY. A corresponding plurality of selection signals SY are supplied to the pixel array 41 via a plurality of selection signal lines LY.
  • the logic circuit 58 outputs the control signal TRG1 as the control signal TRG0 (FIGS. 26(D) and (J)), and the logic circuit 59 outputs the control signal OFG1 as the control signal. Output as OFG0 (FIGS. 26(C) and (I)).
  • the logic circuit 59 changes the control signal OFG0 from the low level to the high level at the timing t44, and changes the control signal OFG0 from the high level to the low level after a predetermined time has elapsed from the timing t44 (see FIG. 26). (I)).
  • the logic circuit 58 changes the control signal TRG0 from the low level to the high level at the timing t47, and changes the control signal TRG0 from the high level to the low level after the lapse of a predetermined time from the timing t47 (FIG. 26). (J)).
  • the exposure period TE is set.
  • the pixel circuits 50 belonging to the pixel lines L1 and L2 perform exposure operations based on such control signals TRG0 and OFG0, and as shown in FIG. Generate. Then, the pixel circuit 50 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the logic circuit 58 outputs the control signal TRG2 as the control signal TRG0 (FIGS. 26(F) and (L)), and the logic circuit 59 outputs the control signal OFG2. It is output as the control signal OFG0 (FIGS. 26(E) and (K)).
  • the logic circuit 59 changes the control signal OFG0 from the low level to the high level at the timing t43, and changes the control signal OFG0 from the high level to the low level after a predetermined time has elapsed from the timing t43 (FIG. 26). (K)).
  • the logic circuit 58 changes the control signal TRG0 from the low level to the high level at the timing t45, and changes the control signal TRG0 from the high level to the low level after a predetermined time has passed from the timing t45 (FIG. 26). (L)).
  • the exposure period TE is set.
  • the pixel circuits 50 belonging to the pixel lines L3 and L4 perform exposure operations based on such control signals TRG0 and OFG0, and as shown in FIG. Generate. Then, the pixel circuit 50 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the length of the exposure period TE is made longer than in the first embodiment (FIG. 4). Accordingly, the exposure period TE for the pixel circuits 50 belonging to the pixel lines L1 and L2 and the exposure period TE for the pixel circuits 50 belonging to the pixel lines L3 and L4 partially overlap each other.
  • the signal processing unit 16 generates image data of a captured image based on the code values CP and CD generated in the plurality of pixel circuits 50 in the selected state, and generates image data in the plurality of pixel circuits 50 in the non-selected state. Image data of the captured image is generated based on the code values CP and CD obtained. In this manner, the imaging device 2 can perform an interlace operation.
  • the imaging device 2 does not need to set a plurality of selection signals SY for each sub-frame period, so the operation can be simplified. . Moreover, in this way, the length of the exposure period TE can be lengthened as compared with the case of the first embodiment (FIG. 4).
  • the imaging device 2 performs an imaging operation using a plurality of pixels P belonging to a certain image region among the plurality of pixels P in the pixel array 41, thereby obtaining an ROI image. can be obtained.
  • the selection control circuit 31 when setting one ROI region, the selection control circuit 31 outputs the selection signal SX related to the region W1 among the plurality of selection signals SX, as in the case of the first embodiment (FIG. 16). is set to “1", and the other selection signals SX are set to "0". Similarly, the selection control circuit 32 sets the selection signal SY relating to the area W1 to "1" among the plurality of selection signals SY, and sets the other selection signals SY to "0". In this manner, in the pixel array 41, a plurality of pixels P belonging to the area W1 are selected.
  • the signal generation circuit 53 generates the control signals TRG1, OFG1, RST in the same way as the control signals TRG, OFG, RST in the case of the first embodiment (FIG. 8). Further, the signal generation circuit 53 maintains the control signal TRG2 at low level and the control signal OFG2 at high level.
  • the pixel circuit 50 corresponding to the pixel P belonging to the region W1 generates a pixel signal SIG including a pixel voltage Vpix corresponding to the amount of received light, and performs AD conversion based on this pixel signal SIG to obtain the code values CP and CD. Generate.
  • the signal processing unit 16 generates image data of the captured image based on the code values CP and CD generated by the plurality of pixel circuits 50 belonging to the area W1. In this manner, the imaging device 2 can obtain an ROI image.
  • the selection control circuit 31 selects regions W2, W3, and W4 among the plurality of selection signals SX as in the case of the first embodiment (FIG. 18).
  • the relevant selection signal SX is set to "1", and the other selection signals SX are set to "0".
  • the selection control circuit 32 sets the selection signals SY relating to the regions W2, W3, and W4 to "1" among the plurality of selection signals SY, and sets the other selection signals SY to "0".
  • the selection control circuit 31 sets the selection signals SY relating to the regions W2, W3, and W4 to "1" among the plurality of selection signals SY, and sets the other selection signals SY to "0".
  • the signal generation circuit 53 generates the control signals TRG1, OFG1, RST in the same way as the control signals TRG, OFG, RST in the case of the first embodiment (FIG. 8). Further, the signal generation circuit 53 maintains the control signal TRG2 at low level and the control signal OFG2 at high level.
  • the pixel circuits 50 corresponding to the pixels P belonging to these nine regions generate a pixel signal SIG containing a pixel voltage Vpix corresponding to the amount of light received, and perform AD conversion based on this pixel signal SIG to obtain the code value CP. , to generate a CD.
  • the signal processing unit 16 performs imaging based on the code values CP and CD generated in the plurality of pixel circuits 50 belonging to the three regions W2 to W4. Generate image data for an image. In this manner, the imaging device 2 can obtain three ROI images.
  • the signal generation circuit 53 generates the third control signal (control signal TRG2) and the fourth control signal (control signal OFG2).
  • the first circuit (logic circuit 58) outputs a first signal (selection signal SY), a second signal (selection signal SX), a first control signal (control signal TRG1), and a third control signal.
  • the operation of the first switch (transistor MN2) is controlled based on (control signal TRG2).
  • the second circuit (logic circuit 59) outputs the first signal (selection signal SY), the second signal (selection signal SX), the second control signal (control signal OFG1), and the fourth control signal.
  • the operation of the second switch (transistor MN1) is controlled based on (control signal OFG2).
  • the pixel circuit 50 can selectively operate based on one of the control signals TRG1, OFG1 and the control signals TRG2, OFG2, so that the degree of freedom of imaging operation can be increased.
  • the signal generation circuit generates the third control signal and the fourth control signal.
  • the first circuit controls the operation of the first switch based on the first signal, the second signal, the first control signal, and the third control signal.
  • the second circuit controls the operation of the second switch based on the first signal, the second signal, the second control signal, and the fourth control signal.
  • the pixel array 41 is provided with a plurality of pixels P.
  • This pixel P may include a pixel for obtaining the defocus amount in the imaging device 2 . This modification will be described in detail below.
  • FIG. 27 shows a configuration example of a pixel array 41A according to this modified example.
  • the pixel array 41A has six pixels P (pixels PR, PGr, PGb, PB, PF1, PF2).
  • the pixels PF1 and PF2 are so-called phase difference pixels for obtaining the defocus amount.
  • hatched areas shown in the pixels PF1 and PF2 indicate light shielding films provided on the light receiving surface.
  • the right half of the pixel PF1 is shielded from light, and the left half of the pixel PF2 is shielded from light.
  • Pixels PF1 and PF2 are arranged instead of pixel PB in this example.
  • the pixel PF1 is arranged instead of the pixel PB in the second pixel line and the tenth pixel line from the top.
  • Pixel PF2 is arranged instead of pixel PB in the sixth pixel line from the top. Note that the arrangement of the pixels PF1 and PF2 is not limited to this, and various arrangements are possible.
  • FIG. 28 shows an example of pixels P related to the imaging operation in the pixel array 41A.
  • pixels P indicated by thick lines indicate pixels P in a selected state, and pixels P other than that indicate pixels P in a non-selected state.
  • the selection control circuits 31 and 32 generate multiple selection signals SX and multiple selection signals SY in accordance with the positions of the pixels PF1 and PF2. Specifically, in this example, the selection control circuit 31 converts the plurality of selection signals SX to . , "1" . . . , and the selection control circuit 32 sets the plurality of selection signals SY to . , “0”, “0”, . . . As a result, the pixels PF1 and PF2 to which the high-level selection signal SX and the high-level selection signal SY are supplied are in the selected state, and the other pixels P are in the non-selected state.
  • FIG. 29 shows an operation example of the pixel circuit 50 related to the pixel P according to this modified example
  • A shows the waveform of the synchronization signal XVS
  • B shows the waveform of the control signal RST
  • C shows the waveform of the control signal OFG1
  • D shows the waveform of the control signal TRG1
  • E shows the waveform of the control signal OFG2
  • F shows the waveform of the control signal TRG2
  • G indicates the selection signals SELX and SELY
  • H indicates the waveforms of the trigger signals STX and STY
  • I indicates the waveform of the control signal OFG0 in the pixel circuit 50 of the phase difference pixels (pixels PF1 and PF2)
  • J shows the waveform of the control signal TRG0 in the pixel circuit 50 of the phase difference pixel
  • K shows the waveform of the control signal OFG0 in the pixel circuit 50 of the normal pixels (pixels PR, PGr, PGb, PB)
  • L shows the waveform of the control signal OFG
  • the signal generation circuit 53 of the pixel driving unit 45 supplies the selection signal SELX, which is a serial signal, to the selection control circuit 31.
  • the selection signal SELY which is a serial signal, to the selection control circuit 32 (FIG. 29(G)).
  • the signal generation circuit 53 generates the trigger signals STX and STY (FIG. 29(H)). Accordingly, the selection control circuit 31 supplies a plurality of selection signals SX corresponding to the selection signal SELX to the pixel array 41A via a plurality of selection signal lines LX, and the selection control circuit 32 supplies the selection signal SELY. A corresponding plurality of selection signals SY are supplied to the pixel array 41A via a plurality of selection signal lines LY.
  • the logic circuit 58 In the pixel circuit 50 in the phase difference pixels (pixels PF1 and PF2), the logic circuit 58 outputs the control signal TRG1 as the control signal TRG0 ((D) and (J) in FIG. 29), and the logic circuit 59 outputs the control signal OFG1. is output as the control signal OFG0 (FIGS. 29(C) and (I)).
  • the logic circuit 59 changes the control signal OFG0 from low level to high level at timing t54, and changes the control signal OFG0 from high level to low level after a predetermined time has elapsed from timing t54 (FIG. 29). (I)).
  • the logic circuit 58 changes the control signal TRG0 from the low level to the high level at the timing t57, and changes the control signal TRG0 from the high level to the low level after a predetermined time has passed from the timing t57 (FIG. 29). (J)).
  • the exposure period TE is set.
  • the pixel circuit 50 in the selected state performs an exposure operation based on such control signals TRG0 and OFG0, and generates a pixel signal SIG including a pixel voltage Vpix corresponding to the amount of received light, as shown in FIG. Then, the pixel circuit 50 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the logic circuit 58 outputs the control signal TRG2 as the control signal TRG0 ((F), (L) in FIG. 29), and the logic circuit 59 outputs the control signal OFG2 as the control signal OFG0 (FIGS. 29(E) and (K)).
  • the logic circuit 59 changes the control signal OFG0 from the low level to the high level at the timing t53, and changes the control signal OFG0 from the high level to the low level after a predetermined time has elapsed from the timing t53 (see FIG. 29). (K)).
  • the logic circuit 58 changes the control signal TRG0 from the low level to the high level at the timing t55, and changes the control signal TRG0 from the high level to the low level after the lapse of a predetermined time from the timing t55 (FIG. 29). (L)).
  • the exposure period TE is set.
  • the pixel circuit 50 in the selected state performs an exposure operation based on such control signals TRG0 and OFG0, and generates a pixel signal SIG including a pixel voltage Vpix corresponding to the amount of received light, as shown in FIG.
  • the pixel circuit 50 generates code values CP and CD by performing AD conversion based on this pixel signal SIG. The same applies to the period from timing t56 to t57.
  • the signal processing unit 16 generates phase difference data based on the code values CP and CD generated in the plurality of pixel circuits 50 in the selected state, and generates phase difference data in the plurality of pixel circuits 50 in the non-selected state.
  • Image data of the captured image is generated based on the code values CP and CD obtained.
  • a camera equipped with the imaging device 2 determines the defocus amount based on this phase difference data, and moves the position of the photographing lens based on this defocus amount. In this way, the camera can achieve autofocus.
  • the length of the exposure period TE in the phase difference pixels and the length of the exposure period TE in the normal pixels can be set individually. For example, in the phase difference pixel, as shown in FIG. 27, since half of the light receiving surface is shielded, the length of the exposure period TE in the phase difference pixel is longer than the length of the exposure period TE in the normal pixel. is desirable. Since the imaging device 2 can set the exposure period TE suitable for the phase difference pixels in this way, the accuracy of autofocus can be improved.
  • This embodiment includes a selection control circuit that generates a plurality of selection signals SX1, a selection control circuit that generates a plurality of selection signals SY1, a selection control circuit that generates a plurality of selection signals SX2, and a plurality of selection signals SY2.
  • a selection control circuit is provided to supply control signals TRG and OFG to the pixel circuits selected by the plurality of selection signals SX1 and SY1 and to the pixel circuits selected by the plurality of selection signals SX2 and SY2.
  • Components substantially identical to those of the imaging apparatus 1 according to the first embodiment are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • FIG. 30 shows a configuration example of the imaging device 3.
  • the imaging device 3 includes a pixel array 61 and a pixel driving section 65 .
  • FIG. 31 shows a configuration example of the pixel circuit 70 related to the pixel P.
  • the pixel circuit 70 has a light receiving circuit 71 .
  • the light receiving circuit 71 has logic circuits 78 and 79 .
  • the logic circuit 78 is configured to generate the control signal TRG0 based on the control signal TRG and the selection signals SX1, SY1, SX2, SY2 supplied from the pixel driving section 65 (FIG. 30).
  • the logic circuit 79 is configured to generate the control signal OFG0 based on the control signal OFG and the selection signals SX1, SY1, SX2, SY2 supplied from the pixel driving section 65 (FIG. 30).
  • FIG. 32 shows a configuration example of the pixel driving section 65 and logic circuits 78 and 79.
  • the pixel array 61 has multiple selection signal lines LX1, multiple selection signal lines LY1, multiple selection signal lines LX2, and multiple selection signal lines LY2.
  • the select signal lines LX1 extend in the longitudinal direction (vertical direction) in FIG. 32 and are arranged side by side in the lateral direction (horizontal direction).
  • the plurality of selection signal lines LX1 are configured to transmit the plurality of selection signals SX1 supplied from the pixel driving section 65, respectively.
  • the select signal lines LY1 extend in the lateral direction (horizontal direction) in FIG. 32 and are arranged side by side in the longitudinal direction (vertical direction).
  • the plurality of selection signal lines LY1 are configured to transmit the plurality of selection signals SY1 supplied from the pixel driving section 65, respectively.
  • Selection signal lines LX2 extend in the vertical direction in FIG. 32 and are arranged in parallel in the horizontal direction.
  • the plurality of selection signal lines LX2 are configured to transmit the plurality of selection signals SX2 supplied from the pixel driving section 65, respectively.
  • the selection signal lines LY2 extend in the horizontal direction in FIG. 32 and are arranged in parallel in the vertical direction.
  • the plurality of selection signal lines LY2 are configured to transmit the plurality of selection signals SY2 supplied from the pixel driving section 65, respectively.
  • the logic circuit 78 has logical product circuits L31 and L32, a logical sum circuit L33, and a logical product circuit L34.
  • Two input terminals of AND circuit L31 are connected to selection signal line LX1 and selection signal line LY1, respectively.
  • AND circuit L31 is configured to obtain the AND of select signal SX1 and select signal SY1.
  • Two input terminals of AND circuit L32 are connected to select signal line LX2 and select signal line LY2, respectively.
  • AND circuit L32 is configured to obtain a logical product of selection signal SX2 and selection signal SY2.
  • Logical sum circuit L33 is configured to obtain the logical sum of the output signal of logical product circuit L31 and the output signal of logical product circuit L32.
  • the logical product circuit L34 is configured to obtain the logical product of the output signal of the logical sum circuit L33 and the control signal TRG supplied from the pixel driving section 65, and output the result as the control signal TRG0.
  • FIG. 33 shows an example of the truth table of the logic circuit 78.
  • the logic circuit 78 operates when at least one of the selection signals SX1 and SY1 are both at high level and the selection signals SX2 and SY2 are both at high level is satisfied.
  • the control signal TRG is output as the control signal TRG0, and in other cases, the control signal TRG0 is set to a low level.
  • the logic circuit 79 (FIG. 32) has NAND circuits L35 and L36, an AND circuit L37, and an OR circuit L38. Two input terminals of NAND circuit L35 are connected to select signal line LX1 and select signal line LY1, respectively. NAND circuit L35 is configured to obtain the NAND of selection signal SX1 and selection signal SY1. Two input terminals of NAND circuit L36 are connected to select signal line LX2 and select signal line LY2, respectively. NAND circuit L36 is configured to obtain the NAND of selection signal SX2 and selection signal SY2.
  • AND circuit L37 is configured to obtain the AND of the output signal of NAND circuit L35 and the output signal of NAND circuit L36.
  • the logical sum circuit L38 is configured to obtain the logical sum of the output signal of the logical product circuit L37 and the control signal OFG supplied from the pixel driving section 65, and output the result as the control signal OFG0.
  • FIG. 34 shows an example of the truth table of the logic circuit 79.
  • the logic circuit 79 operates when at least one of the selection signals SX1 and SY1 are both at high level and the selection signals SX2 and SY2 are both at high level is satisfied.
  • the control signal OFG is output as the control signal OFG0, and in other cases, the control signal OFG0 is set to a high level.
  • the pixel drive unit 65 (FIGS. 30 and 32) generates control signals TRG, OFG, RST, multiple selection signals SX1, multiple selection signals SY1, multiple selection signals SX2, and multiple selection signals SY2. By supplying these signals to the pixel array 61, the operation of the pixel circuit 70 is controlled.
  • the pixel drive section 65 has selection control circuits 31, 131, 32, and 132 and a signal generation circuit 73. Note that in FIG. 32, the selection control circuits 31 and 32 are illustrated in a simplified manner, unlike FIG. 5 and the like.
  • the selection control circuit 31 is configured to generate a plurality of selection signals SX1 based on the selection signal SELX1 and the trigger signal STX1 supplied from the signal generation circuit 73.
  • the selection control circuit 131 is configured to generate a plurality of selection signals SX2 based on the selection signal SELX2 and the trigger signal STX2 supplied from the signal generation circuit 73.
  • FIG. The circuit configuration of the selection control circuit 131 is the same as the circuit configuration of the selection control circuit 31 (for example, FIG. 5).
  • the selection control circuit 32 is configured to generate a plurality of selection signals SY1 based on the selection signal SELY1 and the trigger signal STY1 supplied from the signal generation circuit 73.
  • the selection control circuit 132 is configured to generate a plurality of selection signals SY2 based on the selection signal SELY2 and the trigger signal STY2 supplied from the signal generation circuit 73.
  • FIG. The circuit configuration of the selection control circuit 132 is similar to the circuit configuration of the selection control circuit 32 (for example, FIG. 5).
  • the signal generation circuit 73 is configured to generate control signals TRG, OFG, RST, selection signals SELX1, SELX2, SELY1, SELY2, and trigger signals STX1, STY1, STX2, STY2.
  • the signal generation circuit 73 corresponds to a specific example of "signal generation circuit” in the present disclosure.
  • the selection control circuit 32 corresponds to a specific example of "first selection control circuit” in the present disclosure.
  • the plurality of selection signals SY1 corresponds to a specific example of "plurality of first selection signals” in the present disclosure.
  • the selection control circuit 31 corresponds to a specific example of “second selection control circuit” in the present disclosure.
  • the plurality of selection signals SX1 correspond to a specific example of "a plurality of second selection signals” in the present disclosure.
  • the selection control circuit 132 corresponds to a specific example of the "third selection control circuit” in the present disclosure.
  • the plurality of selection signals SY2 corresponds to a specific example of "a plurality of third selection signals” in the present disclosure.
  • the selection control circuit 131 corresponds to a specific example of "fourth selection control circuit” in the present disclosure.
  • the plurality of selection signals SX2 correspond to a specific example of the "plurality of fourth selection signals” in the present disclosure.
  • a plurality of pixel circuits 70 corresponds to a specific example of "a plurality of pixel circuits" in the present disclosure.
  • the logic circuit 78 corresponds to a specific example of "first circuit” in the present disclosure.
  • the logic circuit 79 corresponds to a specific example of "second circuit” in the present disclosure.
  • the imaging device 3 can obtain a high-resolution captured image by performing the imaging operation using all the pixels P in the pixel array 61.
  • the selection control circuit 31 sets all of the plurality of selection signals SX1 to “1", and the selection control circuit 32 sets all of the plurality of selection signals SY1 to “1". Also, the selection control circuit 131 sets all of the plurality of selection signals SX2 to "0", and the selection control circuit 132 sets all of the plurality of selection signals SY2 to "0".
  • the logic circuit 78 outputs the control signal TRG as the control signal TRG0, and the logic circuit 79 outputs the control signal OFG as the control signal OFG0.
  • all the pixel circuits 70 in the pixel array 61 perform the exposure operation as shown in FIG. 8, and generate the pixel signal SIG including the pixel voltage Vpix corresponding to the amount of light received. Then, the pixel circuit 70 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the signal processing unit 16 generates image data of the captured image based on the code values CP and CD generated in the plurality of pixel circuits 70 in the selected state. In this manner, the imaging device 3 can obtain a captured image with high resolution.
  • the imaging device 3 uses some of the pixels P in the pixel array 61 to perform the imaging operation, thereby thinning out the pixel values. , a captured image with low resolution can be obtained.
  • the selection control circuit 31 outputs a plurality of selection signals SX1 to . “, “0”, “0”, . , “1”, “0”, “0”, “1”, “, as in the case of the first embodiment (FIG. 10). 0”, “0”, . Also, the selection control circuit 131 sets all of the plurality of selection signals SX2 to "0”, and the selection control circuit 132 sets all of the plurality of selection signals SY2 to "0".
  • the pixel circuits 70 for which the selection signals SX1 and SY1 are both set to high level are set to the selected state.
  • the logic circuit 78 outputs the control signal TRG as the control signal TRG0
  • the logic circuit 79 outputs the control signal OFG as the control signal OFG0.
  • the pixel circuit 70 in the selected state performs an exposure operation based on such control signals TRG0 and OFG0, and generates a pixel signal SIG including a pixel voltage Vpix corresponding to the amount of received light, as shown in FIG.
  • the pixel circuit 70 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the pixel circuits 70 for which at least one of the selection signals SX1 and SY1 is set to a low level are set to a non-selected state.
  • the logic circuit 78 maintains the control signal TRG0 at low level
  • the logic circuit 79 maintains the control signal OFG0 at high level. Therefore, the pixel circuit 70 in the non-selected state does not perform the exposure operation.
  • the signal processing unit 16 generates image data of the captured image based on the code values CP and CD generated in the plurality of pixel circuits 70 in the selected state. In this manner, the imaging device 3 can obtain a captured image with low resolution.
  • the imaging device 3 can perform an interlace operation by selecting a plurality of pixels P in the pixel array 61 for each pixel line and performing an imaging operation.
  • the selection control circuit 31 sets all of the plurality of selection signals SX1 to "1", as in the case of the first embodiment (FIG. 13A). , "1", “1”, “0”, “0”, “1”, “1”, “0”, “0” . Set to repeat two "1”s and two "0s” as follows. Also, the selection control circuit 131 sets all of the plurality of selection signals SX2 to "0", and the selection control circuit 132 sets all of the plurality of selection signals SY2 to "0".
  • the selection control circuit 31 sets all of the plurality of selection signals SX1 to "1", as in the case of the first embodiment (FIG. 13B). , "0", “0", “1”, “1”, “0”, “0”, “1”, “1” . set to repeat two 0's and two 1's. Also, the selection control circuit 131 sets all of the plurality of selection signals SX2 to "0", and the selection control circuit 132 sets all of the plurality of selection signals SY2 to "0".
  • the logic circuit 78 In the subframe period SF1, in the pixel circuits 70 belonging to the pixel lines L1 and L2, the logic circuit 78 outputs the control signal TRG as the control signal TRG0, and the logic circuit 79 outputs the control signal OFG as the control signal OFG0.
  • the pixel circuits 70 belonging to the pixel lines L1 and L2 perform exposure operations based on such control signals TRG0 and OFG0, and as shown in FIG. Generate. Then, the pixel circuit 70 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the logic circuit 78 maintains the control signal TRG0 at low level, and the logic circuit 79 maintains the control signal OFG0 at high level. Therefore, the pixel circuits 70 belonging to the pixel lines L3 and L4 do not perform the exposure operation.
  • the logic circuit 78 In the subframe period SF2, in the pixel circuits 70 belonging to the pixel lines L3 and L4, the logic circuit 78 outputs the control signal TRG as the control signal TRG0, and the logic circuit 79 outputs the control signal OFG as the control signal OFG0.
  • the pixel circuits 70 belonging to the pixel lines L3 and L4 perform exposure operations based on such control signals TRG0 and OFG0, and as shown in FIG. Generate. Then, the pixel circuit 70 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the logic circuit 78 maintains the control signal TRG0 at low level, and the logic circuit 79 maintains the control signal OFG0 at high level. Therefore, the pixel circuits 70 belonging to the pixel lines L1 and L2 do not perform the exposure operation.
  • the signal processing unit 16 generates image data of the captured image based on the code values CP and CD generated in the plurality of pixel circuits 70 in the selected state. In this manner, the imaging device 3 can perform an interlace operation.
  • the imaging device 3 performs an imaging operation using a plurality of pixels P belonging to a certain image region among the plurality of pixels P in the pixel array 61, thereby obtaining a ROI image. can be obtained. This operation will be described in detail below.
  • FIG. 35 shows an example of a region of a plurality of pixels P related to imaging operation in the pixel array 61.
  • FIG. Areas W5 and W6 indicate areas in the pixel array 61 from which ROI images are desired.
  • the selection control circuit 31 sets the selection signal SX1 related to the area W5 to "1" among the plurality of selection signals SX1, and sets the other selection signals SX1 to "0". .
  • the selection control circuit 32 sets the selection signal SY1 related to the area W5 to "1” among the plurality of selection signals SY1, and sets the other selection signals SY1 to "0".
  • the selection control circuit 131 sets the selection signal SX2 related to the area W6 to "1" among the plurality of selection signals SX2, and sets the other selection signals SX2 to "0".
  • the selection control circuit 132 sets the selection signal SY2 related to the area W6 to "1" among the plurality of selection signals SY2, and sets the other selection signals SY2 to "0".
  • the regions W5 and W6 overlap each other in the vertical direction.
  • two regions are set in which the pixel circuits 70 are in the selected state.
  • the pixel circuit 70 in the selected state generates a pixel signal SIG containing a pixel voltage Vpix corresponding to the amount of light received, and performs AD conversion based on this pixel signal SIG to generate code values CP and CD.
  • the signal processing unit 16 generates image data of the captured image based on the code values CP and CD generated in the plurality of pixel circuits 70 belonging to the two regions W5 and W6. In this way, the imaging device 3 can obtain two ROI images.
  • the third selection control circuit that generates a plurality of third selection signals (selection signal SY2) and the plurality of fourth selection signals (selection signal SX2) and a fourth selection control circuit for generating .
  • Each of the plurality of pixel circuits 70 is supplied with a third signal that is one of the plurality of third selection signals (selection signal SY2), and is supplied with a plurality of fourth selection signals (selection signal SY2).
  • the first circuit (logic circuit 78) outputs a first signal (selection signal SY1), a second signal (selection signal SX1), a third signal (selection signal SY2), and a fourth signal (selection signal SX2). , and the first control signal (control signal TRG), the operation of the first switch (transistor MN2) is controlled.
  • the second circuit (logic circuit 79) outputs the first signal (selection signal SY1), the second signal (selection signal SX1), the third signal (selection signal SY2), the fourth signal (selection signal SX2) and a second control signal (control signal OFG) to control the operation of the second switch (transistor MN1).
  • the pixel circuit 70 can obtain two ROI images even when two regions overlap each other in the horizontal direction or the vertical direction as in operation example E35. degree can be increased.
  • the third selection control circuit that generates a plurality of third selection signals and the fourth selection control circuit that generates a plurality of fourth selection signals are provided.
  • Each of the plurality of pixel circuits is supplied with a third signal that is any one of the plurality of third selection signals, and is supplied with any one of the plurality of fourth selection signals.
  • a fourth signal was provided.
  • the first circuit controls the operation of the first switch based on the first signal, second signal, third signal, fourth signal, and first control signal.
  • the second circuit controls the operation of the second switch based on the first signal, the second signal, the third signal, the fourth signal, and the second control signal.
  • the selection control circuit 31 that generates a plurality of selection signals SX1, the selection control circuit 32 that generates a plurality of selection signals SY1, the selection control circuit 131 that generates a plurality of selection signals SX2, and the plurality of selection signals
  • the selection control circuit 132 for generating SY2 is provided, and the control signals TRG and OFG are supplied to the pixel circuits selected by the plurality of selection signals SX1 and SY1 and to the pixel circuits selected by the plurality of selection signals SX2 and SY2. , but not limited to.
  • a selection control circuit that generates a plurality of selection signals SX1, a selection control circuit that generates a plurality of selection signals SY1, a selection control circuit that generates a plurality of selection signals SX2, and a plurality of selection signals SY2.
  • a selection control circuit that generates a plurality of selection signals SX3, and a selection control circuit that generates a plurality of selection signals SY3 are provided.
  • the control signals TRG and OFG may be supplied to the pixel circuits selected by SX2 and SY2 and to the pixel circuits selected by the plurality of selection signals SX3 and SY3. In this case, for example, three ROI images can be obtained even when three regions overlap each other in the horizontal or vertical direction.
  • This embodiment includes a selection control circuit that generates a plurality of selection signals SX1, a selection control circuit that generates a plurality of selection signals SY1, a selection control circuit that generates a plurality of selection signals SX2, and a plurality of selection signals SY2.
  • the control signals TRG1 and OFG1 are supplied to the pixel circuits selected by the plurality of selection signals SX1 and SY1, and the control signals TRG2 and TRG2 are supplied to the pixel circuits selected by the plurality of selection signals SX2 and SY2. It supplies OFG2.
  • symbol is attached
  • FIG. 36 shows a configuration example of the imaging device 4.
  • the imaging device 4 includes a pixel array 81 and a pixel driving section 85 .
  • FIG. 37 shows a configuration example of the pixel circuit 90 related to the pixel P.
  • the pixel circuit 90 has a light receiving circuit 91 .
  • the light receiving circuit 91 has logic circuits 98 and 99 .
  • the logic circuit 98 is configured to generate the control signal TRG0 based on the control signals TRG1, TRG2 and the selection signals SX1, SY1, SX2, SY2 supplied from the pixel driving section 85 (FIG. 36).
  • the logic circuit 99 is configured to generate the control signal OFG0 based on the control signals OFG1, OFG2 and the selection signals SX1, SY1, SX2, SY2 supplied from the pixel driving section 85 (FIG. 36).
  • FIG. 38 shows a configuration example of the pixel driving section 85 and the logic circuits 98 and 99.
  • FIG. 38 shows a configuration example of the pixel driving section 85 and the logic circuits 98 and 99.
  • the logic circuit 98 has AND circuits L41 to L43, an inverter L44, AND circuits L45 and L46, and an OR circuit L47.
  • Two input terminals of AND circuit L41 are connected to selection signal line LX1 and selection signal line LY1, respectively.
  • AND circuit L41 is configured to obtain the AND of select signal SX1 and select signal SY1.
  • Two input terminals of AND circuit L42 are connected to selection signal line LX2 and selection signal line LY2, respectively.
  • AND circuit L42 is configured to obtain the AND of select signal SX2 and select signal SY2.
  • the logical product circuit L43 is configured to obtain the logical product of the output signal of the logical product circuit L41 and the control signal TRG1 supplied from the signal generation circuit 93 .
  • Inverter L44 is configured to generate an inverted signal of the output signal of AND circuit L42.
  • AND circuit L45 is configured to obtain the AND of the output signal of AND circuit L43 and the output signal of inverter L44.
  • the logical product circuit L46 is configured to obtain the logical product of the output signal of the logical product circuit L42 and the control signal TRG2 supplied from the signal generating circuit 93.
  • FIG. OR circuit L47 is configured to obtain the logical sum of the output signal of AND circuit L45 and the output signal of AND circuit L46, and to output the result as control signal TRG0.
  • FIG. 39A and 39B represent an example of the truth table of the logic circuit 98.
  • FIG. Logic circuit 98 converts control signal TRG1 to control signal TRG0 when both select signals SX1 and SY1 are at a high level and at least one of select signals SX2 and SY2 is at a low level, as indicated by a dashed line. output as The logic circuit 98 outputs the control signal TRG2 as the control signal TRG0 when both the selection signals SX2 and SY2 are at high level. Otherwise, logic circuit 98 sets control signal TRG0 to low level.
  • the logic circuit 98 basically outputs the control signal TRG1 as the control signal TRG0 when both the selection signals SX1 and SY1 are at high level, and both the selection signals SX2 and SY2 are at high level.
  • the control signal TRG2 is output as the control signal TRG0.
  • the logic circuit 98 gives priority to the selection signals SX2 and SY2 and changes the control signal TRG2 to the control signal. It is designed to be output as TRG0.
  • the logic circuit 99 has NAND circuits L51 and L52, an AND circuit L53, an inverter L54, OR circuits L55 and L56, and an AND circuit L57.
  • Two input terminals of NAND circuit L51 are connected to select signal line LX1 and select signal line LY1, respectively.
  • NAND circuit L51 is configured to obtain the NAND of selection signal SX1 and selection signal SY1.
  • Two input terminals of NAND circuit L52 are connected to select signal line LX2 and select signal line LY2, respectively.
  • NAND circuit L52 is configured to obtain the NAND of selection signal SX2 and selection signal SY2.
  • AND circuit L53 is configured to obtain the AND of the output signal of NAND circuit L51 and control signal OFG1 supplied from signal generation circuit 93.
  • Inverter L54 is configured to generate an inverted signal of the output signal of NAND circuit L52.
  • OR circuit L55 is configured to obtain the logical sum of the output signal of AND circuit L53 and the output signal of inverter L54.
  • Logical sum circuit L56 is configured to obtain the logical sum of the output signal of NAND circuit L52 and control signal OFG2 supplied from signal generating circuit 93.
  • FIG. AND circuit L57 is configured to obtain the AND of the output signal of OR circuit L55 and the output signal of OR circuit L56, and to output the result as control signal OFG0.
  • FIG. Logic circuit 98 converts control signal OFG1 to control signal OFG0 when select signals SX1 and SY1 are both at a high level and at least one of select signals SX2 and SY2 is at a low level, as indicated by the dashed line. output as The logic circuit 99 outputs the control signal OFG2 as the control signal OFG0 when both the selection signals SX2 and SY2 are at high level. Otherwise, the logic circuit 99 sets the control signal OFG0 to high level.
  • the logic circuit 99 basically outputs the control signal OFG1 as the control signal OFG0 when both the selection signals SX1 and SY1 are at high level, and the selection signals SX2 and SY2 are both at high level.
  • the control signal OFG2 is output as the control signal OFG0.
  • the logic circuit 99 gives priority to the selection signals SX2 and SY2 and changes the control signal OFG2 to the control signal. It is designed to be output as OFG0.
  • the pixel driving section 85 (FIGS. 36 and 38) outputs control signals TRG1, TRG2, OFG1, OFG2, RST, a plurality of selection signals SX1, a plurality of selection signals SY1, a plurality of selection signals SX2, and a plurality of selection signals. SY2 and are supplied to the pixel array 81 to control the operation of the pixel circuit 90 .
  • the pixel drive section 85 has a signal generation circuit 93.
  • the signal generation circuit 93 is configured to generate control signals TRG1, TRG2, OFG1, OFG2, RST, select signals SELX1, SELX2, SELY1, SELY2, and trigger signals STX1, STY1, STX2, STY2.
  • the signal generation circuit 93 corresponds to a specific example of "signal generation circuit” in the present disclosure.
  • the control signal TRG1 corresponds to a specific example of "first control signal” in the present disclosure.
  • the control signal OFG1 corresponds to a specific example of "second control signal” in the present disclosure.
  • the control signal TRG2 corresponds to a specific example of "third control signal” in the present disclosure.
  • the control signal OFG2 corresponds to a specific example of "fourth control signal” in the present disclosure.
  • the selection control circuit 32 corresponds to a specific example of "first selection control circuit” in the present disclosure.
  • the plurality of selection signals SY1 corresponds to a specific example of "plurality of first selection signals” in the present disclosure.
  • the selection control circuit 31 corresponds to a specific example of "second selection control circuit” in the present disclosure.
  • the plurality of selection signals SX1 correspond to a specific example of "a plurality of second selection signals” in the present disclosure.
  • the selection control circuit 132 corresponds to a specific example of the "third selection control circuit” in the present disclosure.
  • the plurality of selection signals SY2 corresponds to a specific example of "a plurality of third selection signals” in the present disclosure.
  • the selection control circuit 131 corresponds to a specific example of "fourth selection control circuit” in the present disclosure.
  • the plurality of selection signals SX2 correspond to a specific example of the "plurality of fourth selection signals” in the present disclosure.
  • a plurality of pixel circuits 90 corresponds to a specific example of "a plurality of pixel circuits" in the present disclosure.
  • the logic circuit 98 corresponds to a specific example of "first circuit” in the present disclosure.
  • the logic circuit 99 corresponds to a specific example of "second circuit” in the present disclosure.
  • the imaging device 4 can obtain a high-resolution captured image by performing an imaging operation using all the pixels P in the pixel array 81 in the same manner as in the operation example E31 of the imaging device 3 .
  • the selection control circuit 31 sets all of the plurality of selection signals SX1 to "1", and the selection control circuit 32 sets all of the plurality of selection signals SY1 to "1". Also, the selection control circuit 131 sets all of the plurality of selection signals SX2 to "0", and the selection control circuit 132 sets all of the plurality of selection signals SY2 to "0". As a result, all the pixels P (pixel circuits 90) in the pixel array 81 are selected by the selection signals SX1 and SY1.
  • the signal generation circuit 93 generates control signals TRG1, OFG1, RST in the same manner as the control signals TRG, OFG, RST in the case of the first embodiment (FIG. 8). Further, the signal generation circuit 93 maintains, for example, the control signal TRG2 at low level and the control signal OFG2 at high level.
  • all pixel circuits 90 are in the selected state.
  • the logic circuit 98 outputs the control signal TRG1 as the control signal TRG0
  • the logic circuit 99 outputs the control signal OFG1 as the control signal OFG0.
  • all the pixel circuits 90 in the pixel array 81 perform the exposure operation as shown in FIG. 8 and generate the pixel signal SIG including the pixel voltage Vpix corresponding to the amount of received light. Then, the pixel circuit 90 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the signal processing unit 16 generates image data of the captured image based on the code values CP and CD generated in the plurality of pixel circuits 90 in the selected state. In this manner, the imaging device 4 can obtain a captured image with high resolution.
  • the imaging device 4 uses some of the pixels P in the pixel array 81 to perform the imaging operation, thereby thinning out the pixel values. , a captured image with low resolution can be obtained.
  • the selection control circuit 31 outputs a plurality of selection signals SX1 to . “, “0”, “0”, . , “1”, “0”, “0”, “1”, “, as in the case of the first embodiment (FIG. 10). 0”, “0”, . Also, the selection control circuit 131 sets all of the plurality of selection signals SX2 to "0”, and the selection control circuit 132 sets all of the plurality of selection signals SY2 to "0".
  • the signal generation circuit 93 generates the control signals TRG1, OFG1, RST in the same way as the control signals TRG, OFG, RST in the case of the first embodiment (FIG. 8). Further, the signal generation circuit 93 maintains, for example, the control signal TRG2 at low level and the control signal OFG2 at high level.
  • the pixel circuits 90 for which the selection signals SX1 and SY1 are both set to high level are set to the selected state.
  • the logic circuit 98 outputs the control signal TRG1 as the control signal TRG0
  • the logic circuit 99 outputs the control signal OFG1 as the control signal OFG0.
  • the pixel circuit 90 in the selected state performs an exposure operation based on such control signals TRG0 and OFG0, and generates a pixel signal SIG including a pixel voltage Vpix corresponding to the amount of received light, as shown in FIG.
  • the pixel circuit 90 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the pixel circuits 90 for which at least one of the selection signals SX1 and SY1 is set to a low level are set to a non-selected state.
  • the logic circuit 98 maintains the control signal TRG0 at low level
  • the logic circuit 79 maintains the control signal OFG0 at high level. Therefore, the pixel circuit 90 in the non-selected state does not perform the exposure operation.
  • the signal processing unit 16 generates image data of the captured image based on the code values CP and CD generated in the plurality of pixel circuits 90 in the selected state. In this way, the imaging device 4 can obtain a captured image with low resolution.
  • the imaging device 4 can perform an interlace operation by selecting a plurality of pixels P in the pixel array 81 for each pixel line and performing an imaging operation.
  • the exposure periods can overlap between subframes. This operation will be described in detail below.
  • FIG. 41 shows an example of pixels P related to the imaging operation in the pixel array 81.
  • pixels P indicated by thick lines indicate pixels P selected by selection signals SX1 and SY1
  • pixels P indicated by broken lines are pixels P selected by selection signals SX2 and SY2. show.
  • the selection control circuit 31 sets all of the plurality of selection signals SX1 to “1”. , “1", “1”, “0”, “0”, “1”, “1”, “0”, “0” . Set to repeat two “1”s and two “0s” as follows.
  • the selection control circuit 131 sets all of the plurality of selection signals SX2 to “1”. , “0", “0”, “1”, “1”, “0”, “0”, “1”, “1” . Set to repeat two "1”s and two “0s” as follows. In this example, in FIG. 41, the pixels P belonging to the first and second pixel lines from the top are selected by the selection signals SX1 and SY1, and the pixels P belonging to the third and fourth pixel lines from the top are selected.
  • the pixels P which are selected by the signals SX2 and SY2 and belong to the fifth and sixth pixel lines from the top are selected by the selection signals SX1 and SY1 and belong to the seventh and eighth pixel lines from the top. are selected by selection signals SX2 and SY2.
  • FIG. 42 shows an operation example of the pixel circuit 90 in the operation example E44, where (A) shows the waveform of the synchronization signal XVS, (B) shows the waveform of the control signal RST, and (C) shows the control signal. (D) shows the waveform of the control signal TRG1, (E) shows the waveform of the control signal OFG1, (F) shows the waveform of the control signal TRG2, and (G) shows the waveform of the selection signal SELX1. , SELY1, SELX2, and SELY2, (H) shows the waveforms of the trigger signals STX1, STY1, STX2, and STY2, and (I) shows waveforms of the pixel circuits 90 belonging to the first pixel line L1 and the second pixel line L2.
  • (J) shows the waveform of the control signal TRG0 in the pixel circuits 90 belonging to the first pixel line L1 and the second pixel line L2;
  • (K) shows the waveform of the third pixel line L3 and L2;
  • (L) shows the waveform of the control signal OFG0 in the pixel circuit 90 belonging to the fourth pixel line L4, and
  • (L) shows the waveform of the control signal TRG0 in the pixel circuit 90 belonging to the third pixel line L3 and the fourth pixel line L4.
  • (M) show the waveform of the reference signal REF.
  • the signal generation circuit 93 of the pixel driving unit 85 supplies the selection signal SELX1, which is a serial signal, to the selection control circuit 31, and the selection signal SELX1, which is a serial signal.
  • the signal SELY1 is supplied to the selection control circuit 32, the selection signal SELX2 which is a serial signal is supplied to the selection control circuit 131, and the selection signal SELY2 which is a serial signal is supplied to the selection control circuit 132 (FIG. 42(G)).
  • the signal generation circuit 93 supplies a plurality of selection signals SX1 corresponding to the selection signal SELX1 to the pixel array 81 via a plurality of selection signal lines LX1, and the selection control circuit 32 supplies the selection signal SELY1.
  • the selection control circuit 131 supplies the corresponding selection signals SY1 to the pixel array 81 via the selection signal lines LY1, and the selection control circuit 131 outputs the selection signals SX2 corresponding to the selection signals SELX2 to the selection signals SY1.
  • the selection control circuit 132 supplies a plurality of selection signals SY2 corresponding to the selection signal SELY2 to the pixel array 81 via a plurality of selection signal lines LY2. .
  • the logic circuit 98 outputs the control signal TRG1 as the control signal TRG0 (FIGS. 42(D) and (J)), and the logic circuit 99 outputs the control signal OFG1 as the control signal. It is output as OFG0 (FIGS. 42(C) and (I)).
  • the logic circuit 99 changes the control signal OFG0 from low level to high level at timing t64, and changes the control signal OFG0 from high level to low level after a predetermined time has elapsed from timing t64 (FIG. 42). (I)).
  • the logic circuit 98 changes the control signal TRG0 from the low level to the high level at the timing t67, and changes the control signal TRG0 from the high level to the low level after a predetermined time has passed from the timing t67 (FIG. 42). (J)).
  • the exposure period TE is set.
  • the pixel circuits 90 belonging to the pixel lines L1 and L2 perform exposure operations based on such control signals TRG0 and OFG0, and as shown in FIG. Generate. Then, the pixel circuit 90 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the logic circuit 98 outputs the control signal TRG2 as the control signal TRG0 (FIGS. 42(F) and (L)), and the logic circuit 99 outputs the control signal OFG2 as the control signal. Output as OFG0 (FIGS. 42(E) and (K)).
  • the logic circuit 99 changes the control signal OFG0 from low level to high level at timing t63, and changes the control signal OFG0 from high level to low level after a predetermined time has elapsed from timing t63 (FIG. 42). (K)).
  • the logic circuit 88 changes the control signal TRG0 from low level to high level at timing t65, and changes the control signal TRG0 from high level to low level after a predetermined time has elapsed from timing t65 (FIG. 42). (L)).
  • the exposure period TE is set.
  • the pixel circuits 90 belonging to the pixel lines L3 and L4 perform exposure operations based on such control signals TRG0 and OFG0, and as shown in FIG. Generate. Then, the pixel circuit 90 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the length of the exposure period TE is made longer than in the first embodiment (FIG. 4). Accordingly, the exposure period TE for the pixel circuits 90 belonging to the pixel lines L1 and L2 and the exposure period TE for the pixel circuits 90 belonging to the pixel lines L3 and L4 partially overlap each other.
  • the signal processing unit 16 generates image data of a captured image based on the code values CP and CD generated in the plurality of pixel circuits 90 in the selected state, and generates image data in the plurality of pixel circuits 50 in the non-selected state. Image data of the captured image is generated based on the code values CP and CD obtained. In this manner, the imaging device 4 can perform an interlace operation.
  • the imaging device 4 performs an imaging operation using a plurality of pixels P belonging to a certain image region among the plurality of pixels P in the pixel array 81, thereby obtaining an ROI image. can be obtained.
  • the imaging device 4 can set, for example, two ROI regions having different lengths of the exposure period TE. This operation will be described in detail below.
  • FIG. 43 shows an example of a region of a plurality of pixels P related to imaging operation in the pixel array 81.
  • Regions W7 to W10 indicate regions in the pixel array 81 for which ROI images are desired.
  • the selection control circuit 31 sets the selection signal SX1 related to the areas W7 and W8 among the plurality of selection signals SX1 to "1", and sets the other selection signals SX1 to "0". set.
  • the selection control circuit 32 sets the selection signal SY1 related to the areas W7 and W8 to "1" among the plurality of selection signals SY1, and sets the other selection signals SY1 to "0".
  • the selection control circuit 131 sets the selection signal SX2 related to the areas W9 and W10 to "1" among the plurality of selection signals SX2, and sets the other selection signals SX2 to "0".
  • the selection control circuit 132 sets the selection signals SY2 related to the areas W9 and W10 to "1", and sets the other selection signals SY2 to "0".
  • the regions W7, W8 and W10 overlap each other in the vertical direction.
  • four regions are set in which the pixel circuits 90 are in the selected state.
  • the pixel circuits 90 belonging to the regions W7 and W8 are selected by the selection signals SX1 and SY1. Therefore, in these pixel circuits 90, the logic circuit 98 outputs the control signal TRG1 as the control signal TRG0, and the logic circuit 99 outputs the control signal OFG1 as the control signal OFG0.
  • the pixel circuits 90 belonging to the regions W7 and W8 perform an exposure operation based on such control signals TRG0 and OFG0, and generate a pixel signal SIG including a pixel voltage Vpix corresponding to the amount of received light as shown in FIG. do. Then, the pixel circuit 90 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the pixel circuits 90 belonging to the regions W9 and W10 are put into the selected state by the selection signals SX2 and SY2. Therefore, in these pixel circuits 90, the logic circuit 98 outputs the control signal TRG2 as the control signal TRG0, and the logic circuit 99 outputs the control signal OFG2 as the control signal OFG0.
  • the pixel circuits 90 belonging to the regions W9 and W10 perform an exposure operation based on such control signals TRG0 and OFG0, and generate a pixel signal SIG including a pixel voltage Vpix corresponding to the amount of received light as shown in FIG. do. Then, the pixel circuit 90 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the signal processing unit 16 generates image data of the captured image based on the code values CP and CD in the four regions W7 to W10 among the code values CP and CD generated in the plurality of pixel circuits 90 in the selected state. do.
  • the pixel circuits 90 belonging to the regions W7 and W8 perform exposure operations based on the control signals TRG2 and OFG2
  • the pixel circuits 90 belonging to the regions W9 and W10 perform exposure operations based on the control signals TRG2 and OFG2. conduct. Therefore, for example, by making the length of the exposure period TE set by the control signals TRG1 and OFG1 and the length of the exposure period TE set by the control signals TRG2 and OFG2 different from each other, the length of the exposure period TE is different. Multiple ROI images can be obtained.
  • the signal generation circuit 93 generates the third control signal (control signal TRG2) and the fourth control signal (control signal OFG2).
  • the first circuit (logic circuit 98) outputs a first signal (selection signal SY1), a second signal (selection signal SX1), a third signal (selection signal SY2), and a fourth signal (selection signal SX2), the first control signal (control signal TRG1), and the third control signal (control signal TRG2) to control the operation of the first switch (transistor MN2).
  • the second circuit (logic circuit 99) outputs a first signal (selection signal SY1), a second signal (selection signal SX1), a third signal (selection signal SY2), a fourth signal (selection signal SX2), the second control signal (control signal OFG1), and the fourth control signal (control signal OFG2) to control the operation of the second switch (transistor MN1).
  • the pixel circuit 90 can obtain two ROI images having different lengths of the exposure period TE as in the operation example E45, so that the degree of freedom of the imaging operation can be increased.
  • the signal generation circuit generates the third control signal and the fourth control signal.
  • the first circuit operates the first switch based on the first signal, the second signal, the third signal, the fourth signal, the first control signal, and the third control signal. made to control.
  • the second circuit operates the second switch based on the first signal, the second signal, the third signal, the fourth signal, the second control signal, and the fourth control signal. made to control.
  • the pixel array 81 is provided with a plurality of pixels P.
  • the pixels P may include pixels for obtaining the defocus amount in the imaging device 4, as in the second modification.
  • the pixel array 81 has six pixels P (pixels PR, PGr, PGb, PB, PF1, and PF2), like the pixel array 41A (FIG. 27) according to Modification 2.
  • the pixels PF ⁇ b>1 and PF ⁇ b>2 are so-called phase difference pixels for obtaining the focus amount in the imaging device 4 .
  • FIG. 44 shows an example of pixels P related to the imaging operation in the pixel array 81 according to this modified example.
  • pixels P indicated by thick lines indicate pixels P selected by selection signals SX1 and SY1
  • pixels P indicated by broken lines are pixels P selected by selection signals SX2 and SY2. show.
  • the selection control circuit 31 sets all of the plurality of selection signals SX1 to "1", and the selection control circuit 32 sets all of the plurality of selection signals SY1 to "1".
  • the selection control circuits 131 and 132 set a plurality of selection signals SX2 and a plurality of selection signals SY2 according to the positions of the pixels PF1 and PF2.
  • the selection control circuit 131 converts the plurality of selection signals SX2 to . , "1” . . .
  • the selection control circuit 132 sets the plurality of selection signals SY2 to . , “0”, “0”, . . .
  • the pixels PF1 and PF2 supplied with the high-level selection signal SX2 and the high-level selection signal SY2 are selected by the selection signals SX2 and SY2, and the other pixels P are selected by the selection signals SX1 and SY1.
  • the selection signals SX1, SY1, SX2 and SY2 of high level are supplied to the pixels PF1 and PF2, since the selection signals SX2 and SY2 are given priority, the pixels PF1 and PF2 are put into the selected state by the selection signals SX2 and SY2.
  • FIG. 45 shows an operation example of the pixel circuit 90 related to the pixel P according to this modification, where (A) shows the waveform of the synchronization signal XVS, (B) shows the waveform of the control signal RST, (C) shows the waveform of the control signal OFG1, (D) shows the waveform of the control signal TRG1, (E) shows the waveform of the control signal OFG2, (F) shows the waveform of the control signal TRG2, (G ) indicates the selection signals SELX1, SELY1, SELX2, and SELY2, (H) indicates the waveforms of the trigger signals STX1, STY1, STX2, and STY2, and (I) indicates the pixels of the normal pixels (pixels PR, PGr, PGb, and PB).
  • the waveform of the control signal OFG0 in the circuit 90 is shown, (J) shows the waveform of the control signal TRG0 in the pixel circuit 90 of the normal pixel, and (K) shows the control signal in the pixel circuit 90 of the phase difference pixels (pixels PF1 and PF2).
  • the waveform of OFG0 is shown, (L) shows the waveform of the control signal TRG0 in the pixel circuit 90 of the phase difference pixel, and (M) shows the waveform of the reference signal REF.
  • the signal generation circuit 93 of the pixel driving unit 85 supplies the selection signal SELX1, which is a serial signal, to the selection control circuit 31, A serial selection signal SELY1 is supplied to the selection control circuit 32, a serial selection signal SELX2 is supplied to the selection control circuit 131, and a serial selection signal SELY2 is supplied to the selection control circuit 132 (FIG. 45). (G)).
  • the signal generation circuit 93 finishes supplying the selection signals SELX1, SELY1, SELX2, and SELY2, the signal generation circuit 93 generates the trigger signals STX1, STY1, STX2, and STY2 (FIG. 45 (H )). Accordingly, the selection control circuit 31 supplies a plurality of selection signals SX1 corresponding to the selection signal SELX1 to the pixel array 81 via a plurality of selection signal lines LX1, and the selection control circuit 32 supplies the selection signal SELY1.
  • the selection control circuit 131 supplies the corresponding selection signals SY1 to the pixel array 81 via the selection signal lines LY1, and the selection control circuit 131 outputs the selection signals SX2 corresponding to the selection signals SELX2 to the selection signals SY1.
  • the selection control circuit 132 supplies a plurality of selection signals SY2 corresponding to the selection signal SELY2 to the pixel array 81 via a plurality of selection signal lines LY2. .
  • the logic circuit 98 outputs the control signal TRG2 as the control signal TRG0 (FIGS. 45(F) and (L)), and the logic circuit 99 outputs the control signal OFG2. is output as the control signal OFG0 (FIGS. 45(E) and (K)).
  • the logic circuit 99 changes the control signal OFG0 from the low level to the high level at the timing t73, and changes the control signal OFG0 from the high level to the low level after a predetermined time has elapsed from the timing t73 (FIG. 45). (K)).
  • the logic circuit 98 changes the control signal TRG0 from the low level to the high level at the timing t79, and changes the control signal TRG0 from the high level to the low level after the lapse of a predetermined time from the timing t79 (FIG. 45). (L)).
  • the exposure period TE is set.
  • the pixel circuit 90 performs an exposure operation based on such control signals TRG0 and OFG0, and generates a pixel signal SIG including a pixel voltage Vpix corresponding to the amount of received light, as shown in FIG. Then, the pixel circuit 90 generates code values CP and CD by performing AD conversion based on this pixel signal SIG.
  • the logic circuit 98 outputs the control signal TRG1 as the control signal TRG0 (FIGS. 45(D) and (J)), and the logic circuit 89
  • the control signal OFG1 is output as the control signal OFG0 (FIGS. 45(C) and (I)).
  • the logic circuit 99 changes the control signal OFG0 from low level to high level at timing t74, and changes the control signal OFG0 from high level to low level after a predetermined time has elapsed from timing t74 (FIG. 45). (I)).
  • the logic circuit 98 changes the control signal TRG0 from the low level to the high level at the timing t75, and changes the control signal TRG0 from the high level to the low level after a predetermined time has passed from the timing t75 (FIG. 45). (J)).
  • the exposure period TE is set.
  • the pixel circuit 90 performs an exposure operation based on such control signals TRG0 and OFG0, and generates a pixel signal SIG including a pixel voltage Vpix corresponding to the amount of received light, as shown in FIG. Then, the pixel circuit 90 generates code values CP and CD by performing AD conversion based on this pixel signal SIG. The same applies to the period from timings t76 to t77, and the same applies to the period from timings t78 to t79.
  • the signal processing unit 16 generates phase difference data based on the code values CP and CD generated in the pixel circuits 90 corresponding to the phase difference pixels, and generates the phase difference data corresponding to the normal pixels.
  • image data of the picked-up image is generated based on the code values CP and CD generated in the pixel circuit 90 of .
  • a camera equipped with the imaging device 4 determines the defocus amount based on this phase difference data, and moves the position of the photographing lens based on this defocus amount. In this way, the camera can achieve autofocus.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 46 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • vehicle control system 12000 includes drive system control unit 12010 , body system control unit 12020 , vehicle exterior information detection unit 12030 , vehicle interior information detection unit 12040 , and integrated control unit 12050 .
  • integrated control unit 12050 As the functional configuration of the integrated control unit 12050, a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062 and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 47 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • Forward images acquired by the imaging units 12101 and 12105 are mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 47 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • vehicle control system 12000 An example of a vehicle control system to which the technology according to the present disclosure can be applied has been described above.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the vehicle control system 12000 can perform various imaging operations depending on the application, so that, for example, the environment outside the vehicle can be grasped more accurately.
  • the vehicle control system 12000 realizes a vehicle collision avoidance or collision mitigation function, a follow-up driving function based on the distance between vehicles, a vehicle speed maintenance driving function, a vehicle collision warning function, a vehicle lane deviation warning function, etc. with high accuracy. can.
  • This technology can be configured as follows. According to the present technology having the following configuration, it is possible to increase the degree of freedom of imaging operation.
  • a signal generation circuit capable of generating a first control signal; a first selection control circuit capable of generating a plurality of first selection signals; A light-receiving element capable of generating an electric charge corresponding to the amount of light received, an accumulation section capable of accumulating the electric charge generated by the light-receiving element, and connecting the light-receiving element and the accumulation section when turned on.
  • a first switch capable of controlling operation of the first switch based on one of the plurality of first selection signals and the first control signal; and a plurality of pixel circuits each having a comparing circuit capable of comparing a pixel signal including a voltage in a section with a reference signal having a ramp waveform.
  • the signal generation circuit can further generate a second control signal, each of the plurality of pixel circuits is supplied with a first signal that is one of the plurality of first selection signals; the first circuit is capable of controlling operation of the first switch based on the first signal and the first control signal; each of the plurality of pixel circuits, a second switch that can apply a predetermined voltage to the light receiving element when turned on; and a second circuit capable of controlling the operation of the second switch based on the first signal and the second control signal.
  • each of the plurality of pixel circuits is supplied with a second signal that is one of the plurality of second selection signals;
  • the first circuit is capable of controlling operation of the first switch based on the first signal, the second signal, and the first control signal;
  • the imaging device according to (2) wherein the second circuit is capable of controlling operation of the second switch based on the first signal, the second signal, and the second control signal.
  • each of the first signal and the second signal is active or inactive;
  • the first circuit performs the first control the operation of the first switch can be controlled based on a signal, the second circuit can control the operation of the second switch based on the second control signal;
  • the first circuit maintains the first switch in an off state, and the second circuit maintains the second switch. 2 is maintained in an ON state.
  • the imaging device (5) a plurality of first selection signal lines extending in a first direction and arranged in parallel in a second direction and capable of transmitting the plurality of first selection signals;
  • the ( 4) The imaging device according to the above.
  • the plurality of pixel circuits are two or more pixel circuits arranged in parallel in the first direction and connected to one of the plurality of first selection signal lines;
  • the imaging device according to (5) including two or more pixel circuits arranged in parallel in the second direction and connected to one of the plurality of second selection signal lines.
  • the first selection control circuit is capable of activating the plurality of first selection signals at a rate of one in a predetermined number, The imaging device according to (5) or (6), wherein the second selection control circuit can activate the plurality of second selection signals at a ratio of one to a predetermined number.
  • the first selection control circuit can set the plurality of first selection signals to alternately repeat a predetermined number of active signals and a predetermined number of inactive signals, and each time a predetermined time elapses, The imaging device according to (5) or (6), capable of generating the plurality of first selection signals.
  • the first selection control circuit supplies one of the plurality of first selection signals supplied to two or more pixel circuits belonging to a first region among the regions provided with the plurality of pixel circuits. It is possible to activate the above selection signals, The second selection control circuit can activate one or more selection signals out of the plurality of second selection signals supplied to the two or more pixel circuits belonging to the first region.
  • the imaging device according to (6) above.
  • the signal generation circuit is capable of generating a third control signal and a fourth control signal, the first circuit is capable of controlling operation of the first switch based on the first signal, the second signal, the first control signal, and the third control signal;
  • the second circuit is capable of controlling the operation of the second switch based on the first signal, the second signal, the second control signal, and the fourth control signal.
  • each of the first signal and the second signal is active or inactive;
  • the first circuit performs the first control the operation of the first switch can be controlled based on a signal, the second circuit can control the operation of the second switch based on the second control signal;
  • the first circuit can control the operation of the first switch based on the third control signal.
  • the second circuit is capable of controlling the operation of the second switch based on the fourth control signal.
  • the one or more light receiving elements in the one or more pixel circuits are a first light-receiving element provided with a light-shielding film having a first light-shielding pattern on its light-receiving surface;
  • a third selection control circuit capable of generating a plurality of third selection signals; a fourth selection control circuit capable of generating a plurality of fourth selection signals;
  • a third signal that is one of the plurality of third selection signals is supplied to each of the plurality of pixel circuits, and any one of the plurality of fourth selection signals is supplied to each of the plurality of pixel circuits.
  • a fourth signal is provided which is one, The first circuit controls operation of the first switch based on the first signal, the second signal, the third signal, the fourth signal, and the first control signal. is possible and The second circuit controls operation of the second switch based on the first signal, the second signal, the third signal, the fourth signal, and the second control signal.
  • each of the first signal, the second signal, the third signal, and the fourth signal is active or inactive; a first one or more pixel circuits of the plurality of pixel circuits supplied with the first signal being active and the second signal being active, and the third signal being active; and a second one or more pixel circuits supplied with the fourth signal being active, the first circuit being capable of controlling operation of the first switch based on the first control signal.
  • the second circuit is capable of controlling the operation of the second switch based on the second control signal; In two or more pixel circuits other than the first one or more pixel circuits and the second one or more pixel circuits among the plurality of pixel circuits, the first circuit turns off the first switch. state, and the second circuit maintains the second switch in an ON state.
  • the signal generation circuit is capable of generating a third control signal and a fourth control signal,
  • the first circuit performs the first signal based on the first signal, the second signal, the third signal, the fourth signal, the first control signal, and the third control signal.
  • 1 can control the operation of the switch
  • the second circuit performs the first signal based on the first signal, the second signal, the third signal, the fourth signal, the second control signal, and the fourth control signal.
  • the imaging device according to (13) above capable of controlling the operation of the switch.
  • each of the first signal, the second signal, the third signal, and the fourth signal is active or inactive;
  • the first circuit the operation of the first switch can be controlled based on one control signal;
  • the second circuit can control the operation of the second switch based on the second control signal;
  • the first circuit In one or more second pixel circuits supplied with the third signal that is active and the fourth signal that is active, among the plurality of pixel circuits, the first circuit 3, and the second circuit can control the operation of the second switch based on the fourth control signal.
  • the third one or more pixel circuits of the second one or more pixel circuits are included in the first one or more pixel circuits, in the third one or more pixel circuits, the The first circuit can control the operation of the first switch based on the third control signal, and the second circuit can control the operation of the second switch based on the fourth control signal.
  • the one or more light receiving elements in the third one or more pixel circuits are a first light-receiving element provided with a light-shielding film having a first light-shielding pattern on its light-receiving surface;
  • the first signal is active or inactive; In one or more pixel circuits supplied with the first signal that is active, among the plurality of pixel circuits, the first circuit operates the first switch based on the first control signal.
  • the second circuit is operable to control operation of the second switch based on the second control signal;
  • the first circuit maintains the first switch in an off state, and the second circuit maintains the second switch. 2 is maintained in an ON state.
  • (20) generating a first control signal; generating a plurality of first selection signals;
  • a light-receiving element generates an electric charge according to the amount of light received, and a first switch operates based on one of the plurality of first selection signals and the first control signal. connecting the light-receiving element and the storage section with a comparator circuit, and comparing a pixel signal including the voltage in the storage section with a reference signal having a ramp waveform.

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Abstract

本開示の撮像装置は、第１の制御信号を生成可能な信号生成回路と、複数の第１の選択信号を生成可能な第１の選択制御回路と、それぞれが、受光量に応じた電荷を生成可能な受光素子と、受光素子により生成された電荷を蓄積可能な蓄積部と、オン状態になることにより受光素子と蓄積部とを接続可能な第１のスイッチと、複数の第１の選択信号のうちの１つおよび第１の制御信号に基づいて第１のスイッチの動作を制御可能な第１の回路と、蓄積部における電圧を含む画素信号とランプ波形を有する参照信号とを比較可能な比較回路とを有する複数の画素回路とを備える。

Description

撮像装置および撮像方法
　本開示は、被写体を撮像する撮像装置および撮像方法に関する。
　一般に、撮像装置では、フォトダイオードを含む画素がマトリクス状に配置され、各画素が受光量に応じた画素電圧を生成する。そして、例えばアナログデジタル変換回路（Analog to Digital Converter）が、画素電圧（アナログ信号）をデジタル信号に変換する。例えば、特許文献１には、複数の画素回路のそれぞれが画素電圧をデジタル信号に変換する撮像装置が開示されている。
特開２０１９－１４９７１３号公報
　ところで、撮像装置では、撮像動作の自由度が高いことが望まれており、さらなる自由度の向上が期待されている。
　撮像動作の自由度を高めることができる撮像装置を提供することが望ましい。
　本開示の一実施の形態における撮像装置は、信号生成回路と、第１の選択制御回路と、複数の画素回路とを備えている。信号生成回路は、第１の制御信号を生成可能に構成される。第１の選択制御回路は、複数の第１の選択信号を生成可能に構成される。複数の画素回路のそれぞれは、受光素子と、蓄積部と、第１のスイッチと、第１の回路と、比較回路とを有する。受光素子は、受光量に応じた電荷を生成可能に構成される。蓄積部は、受光素子により生成された電荷を蓄積可能に構成される。第１のスイッチは、オン状態になることにより受光素子と蓄積部とを接続可能に構成される。第１の回路は、複数の第１の選択信号のうちの１つおよび第１の制御信号に基づいて第１のスイッチの動作を制御可能に構成される。比較回路は、蓄積部における電圧を含む画素信号とランプ波形を有する参照信号とを比較可能に構成される。
　本開示の一実施の形態における撮像方法は、第１の制御信号を生成することと、複数の第１の選択信号を生成することと、複数の画素回路のそれぞれにおいて、受光素子が受光量に応じて電荷を生成し、第１のスイッチが、複数の第１の選択信号のうちの１つ、および第１の制御信号に基づいて受光素子と蓄積部とを接続し、比較回路が蓄積部における電圧を含む画素信号とランプ波形を有する参照信号とを比較することとを含む。
　本開示の一実施の形態における撮像装置および撮像方法では、受光素子により受光量に応じて電荷が生成され、第１のスイッチにより、複数の第１の選択信号のうちの１つ、および第１の制御信号に基づいて、受光素子と蓄積部とが接続される。そして、比較回路により、蓄積部における電圧を含む画素信号とランプ波形を有する参照信号とが比較される。
本開示の第１の実施の形態に係る撮像装置の一構成例を表すブロック図である。 図１に示した撮像装置の一実装例を表す説明図である。 図１に示した画素アレイの一構成例を表す説明図である。 図１に示した画素に対応する画素回路の一構成例を表す回路図である。 図１に示した画素アレイおよび画素駆動部の一構成例を表すブロック図である。 図４に示した第１の論理回路の一動作例を表す真理値表である。 図４に示した第２の論理回路の一動作例を表す真理値表である。 図１に示した撮像装置の一動作例を表すタイミング波形図である。 図１に示した撮像装置の他の一動作例を表すタイミング波形図である。 図１に示した撮像装置の他の一動作例を表す説明図である。 図１に示した撮像装置の他の一動作例を表すタイミング図である。 図１に示した撮像装置の他の一動作例を表す説明図である。 図１に示した撮像装置の他の一動作例における一動作状態を表す説明図である。 図１に示した撮像装置の他の一動作例における他の動作状態を表す説明図である。 図１に示した撮像装置の他の一動作例を表すタイミング図である。 図１に示した撮像装置の他の一動作例を表すタイミング図である。 図１に示した撮像装置の他の一動作例を表す説明図である。 図１に示した撮像装置の他の一動作例を表す説明図である。 第１の実施の形態の変形例に係る画素回路の一構成例を表す回路図である。 図１８に示した画素アレイおよび画素駆動部の一構成例を表すブロック図である。 第２の実施の形態に係る撮像装置の一構成例を表すブロック図である。 図２０に示した画素に対応する画素回路の一構成例を表す回路図である。 図２０に示した画素アレイおよび画素駆動部の一構成例を表すブロック図である。 図２１に示した第１の論理回路の一動作例を表す真理値表である。 図２１に示した第２の論理回路の一動作例を表す真理値表である。 図２０に示した撮像装置の一動作例を表す説明図である。 図２０に示した撮像装置の他の一動作例を表すタイミング波形図である。 第２の実施の形態の変形例に係る画素アレイの一構成例を表す説明図である。 第２の実施の形態の変形例に係る撮像装置の一動作例を表す説明図である。 第２の実施の形態の変形例に係る撮像装置の一動作例を表すタイミング波形図である。 第３の実施の形態に係る撮像装置の一構成例を表す説明図である。 図３０に示した画素に対応する画素回路の一構成例を表す回路図である。 図３０に示した画素アレイおよび画素駆動部の一構成例を表すブロック図である。 図２１に示した第１の論理回路の一動作例を表す真理値表である。 図２１に示した第２の論理回路の一動作例を表す真理値表である。 図３０に示した撮像装置の一動作例を表す説明図である。 第４の実施の形態に係る撮像装置の一構成例を表す説明図である。 図３６に示した画素に対応する画素回路の一構成例を表す回路図である。 図３６に示した画素アレイおよび画素駆動部の一構成例を表すブロック図である。 図３７に示した第１の論理回路の一動作例を表す真理値表である。 図３７に示した第１の論理回路の一動作例を表す他の真理値表である。 図３７に示した第２の論理回路の一動作例を表す真理値表である。 図３７に示した第２の論理回路の一動作例を表す他の真理値表である。 図３６に示した撮像装置の一動作例を表す説明図である。 図３６に示した撮像装置の他の一動作例を表すタイミング波形図である。 図３６に示した撮像装置の他の一動作例を表す説明図である。 第４の実施の形態の変形例に係る撮像装置の一動作例を表す説明図である。 第４の実施の形態の変形例に係る撮像装置の他の一動作例を表すタイミング波形図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．移動体への応用例
＜１．第１の実施の形態＞
［構成例］
　図１は、一実施の形態に係る撮像装置（撮像装置１）の一構成例を表すものである。撮像装置１は、画素アレイ１１と、参照信号生成部１２と、タイムコード生成部１３と、バイアス生成部１４と、画素駆動部１５と、信号処理部１６と、タイミング生成部１７とを備えている。撮像装置１は、この例では２枚の半導体基板に形成される。
　図２は、撮像装置１の一実装例を表すものである。撮像装置１は、この例では、２枚の半導体基板１０１，１０２に形成される。半導体基板１０１は、撮像装置１における撮像面Ｓの側に配置され、半導体基板１０２は、撮像装置１の撮像面Ｓとは反対側に配置される。半導体基板１０１，１０２は互いに重ね合わされる。半導体基板１０１の配線と、半導体基板１０２の配線とは、配線１０３により接続される。配線１０３は、例えばＣｕ－Ｃｕなどの金属結合などを用いることができる。
　画素アレイ１１（図１）は、マトリクス状に配置された複数の画素Ｐを有している。画素Ｐは、フォトダイオードＰＤを有し、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成し、この画素信号ＳＩＧに基づいてＡＤ変換を行うように構成される。
　図３は、画素アレイ１１の一構成例を表すものである。画素アレイ１１では、４つの画素Ｐ（画素ＰＲ，ＰＧｒ，ＰＧｂ，ＰＢ）を含む単位画素ＰＰが並設される。画素ＰＲは、赤色（Ｒ）のカラーフィルタを有し、赤色の光を受光するように構成される。画素ＰＧｒ，ＰＧｂは、緑色（Ｇ）のカラーフィルタを有し、緑色の光を受光するように構成される。画素ＰＢは、青色（Ｂ）のカラーフィルタを有し、青色の光を受光するように構成される。単位画素ＰＰにおいて、画素ＰＲは左上に配置され、画素ＰＧｒは右上に配置され、画素ＰＧｂは左下に配置され、画素ＰＢは右下に配置される。このように、４つの画素ＰＲ，ＰＧｒ，ＰＧｂ，ＰＢは、いわゆるベイヤー配列により配置される。
　図４は、画素Ｐに係る画素回路２０の一構成例を表すものである。画素回路２０は、受光回路２１と、比較回路２２と、ラッチ２３とを有している。
　受光回路２１は、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成するように構成される。受光回路２１は、フォトダイオードＰＤと、トランジスタＭＮ１～ＭＮ３と、フローティングディフュージョンＦＤと、論理回路２８，２９とを有している。トランジスタＭＮ１～ＭＮ３は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。受光回路２１は、図４に示したように、２枚の半導体基板１０１，１０２にわたって配置される。具体的には、フォトダイオードＰＤ、トランジスタＭＮ１～ＭＮ３、およびフローティングディフュージョンＦＤは半導体基板１０１に配置され、論理回路２８，２９は半導体基板１０２に配置される。
　フォトダイオードＰＤは、受光量に応じた量の電荷を生成して内部に蓄積する光電変換素子である。フォトダイオードＰＤのアノードは接地され、カソードはトランジスタＭＮ１，ＭＮ２のソースに接続される。
　トランジスタＭＮ１のゲートには論理回路２９から制御信号ＯＦＧ０が半導体基板１０１，１０２間の配線１０３を介して供給され、ドレインには電圧ＶＯＦＧが供給され、ソースはフォトダイオードＰＤのカソードおよびトランジスタＭＮ２のソースに接続される。
　トランジスタＭＮ２のゲートには論理回路２８から制御信号ＴＲＧ０が半導体基板１０１，１０２間の配線１０３を介して供給され、ソースはフォトダイオードＰＤのカソードおよびトランジスタＭＮ１のソースに接続され、ドレインはフローティングディフュージョンＦＤ、トランジスタＭＮ３のソース、および比較回路２２におけるトランジスタＭＮ１１（後述）のゲートに接続される。
　フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を蓄積するように構成される。フローティングディフュージョンＦＤは、例えば、半導体基板１０１の表面に形成された拡散層を用いて構成される。図４では、フローティングディフュージョンＦＤを、容量素子のシンボルを用いて示している。
　トランジスタＭＮ３のゲートには画素駆動部１５（図１）から制御信号ＲＳＴが半導体基板１０１，１０２間の配線１０３を介して供給され、ドレインは比較回路２２のトランジスタＭＮ１１（後述）のドレインに接続され、ソースはフローティングディフュージョンＦＤ、トランジスタＭＮ２のドレイン、および比較回路２２のトランジスタＭＮ１１（後述）のゲートに接続される。
　この構成により、受光回路２１では、制御信号ＯＦＧ０に基づいて、トランジスタＭＮ１がオン状態になることにより、フォトダイオードＰＤに蓄積された電荷が排出される。そして、トランジスタＭＮ１がオフ状態になることにより、露光期間ＴＥが開始され、フォトダイオードＰＤに、受光量に応じた量の電荷が蓄積される。そして、露光期間ＴＥが終了した後に、受光回路２１は、リセット電圧Ｖresetおよび画素電圧Ｖpixを含む画素信号ＳＩＧを比較回路２２に対して供給する。具体的には、受光回路２１は、後述するように、フローティングディフュージョンＦＤの電圧がリセットされた後のＰ相（Pre-charge相）期間ＴＰにおいて、その時のフローティングディフュージョンＦＤの電圧をリセット電圧Ｖresetとして比較回路２２に供給する。また、受光回路２１は、フォトダイオードＰＤからフローティングディフュージョンＦＤへ電荷が転送された後のＤ相（Data相）期間ＴＤにおいて、その時のフローティングディフュージョンＦＤの電圧を画素電圧Ｖpixとして比較回路２２に供給するようになっている。
　論理回路２８は、画素駆動部１５（図１）から供給された制御信号ＴＲＧおよび選択信号ＳＸ，ＳＹに基づいて、制御信号ＴＲＧ０を生成するように構成される。
　論理回路２９は、画素駆動部１５（図１）から供給された制御信号ＯＦＧおよび選択信号ＳＸ，ＳＹに基づいて、制御信号ＯＦＧ０を生成するように構成される。
　図５は、画素駆動部１５および論理回路２８，２９の一構成例を表すものである。画素アレイ１１は、複数の選択信号線ＬＸと、複数の選択信号線ＬＹとを有している。複数の選択信号線ＬＸは、この図５における縦方向（垂直方向）に延伸するとともに、横方向（水平方向）に並設される。複数の選択信号線ＬＸは、画素駆動部１５から供給された複数の選択信号ＳＸをそれぞれ伝えるように構成される。複数の選択信号線ＬＹは、この図５における横方向（水平方向）に延伸するとともに、縦方向（垂直方向）に並設される。複数の選択信号線ＬＹは、画素駆動部１５から供給された複数の選択信号ＳＹをそれぞれ伝えるように構成される。
　論理回路２８は、論理積回路（ＡＮＤ）Ｌ１１，Ｌ１２を有している。論理積回路Ｌ１１の２つの入力端子は選択信号線ＬＸおよび選択信号線ＬＹにそれぞれ接続される。論理積回路Ｌ１１は、選択信号ＳＸおよび選択信号ＳＹの論理積を求めるように構成される。論理積回路Ｌ１２は、論理積回路Ｌ１１の出力信号および画素駆動部１５から供給された制御信号ＴＲＧの論理積を求め、その結果を制御信号ＴＲＧ０として出力するように構成される。
　図６は、論理回路２８の真理値表の一例を表すものである。論理回路２８は、破線で示したように、選択信号ＳＸ，ＳＹがともに高レベルである場合には、制御信号ＴＲＧを制御信号ＴＲＧ０として出力し、それ以外の場合には、制御信号ＴＲＧ０を低レベルにするようになっている。
　論理回路２９（図５）は、否定論理積回路（ＮＡＮＤ）Ｌ１３および論理和回路（ＯＲ）Ｌ１４を有している。否定論理積回路Ｌ１３の２つの入力端子は選択信号線ＬＸおよび選択信号線ＬＹにそれぞれ接続される。否定論理積回路Ｌ１３は、選択信号ＳＸおよび選択信号ＳＹの否定論理積を求めるように構成される。論理和回路Ｌ１４は、否定論理積回路Ｌ１３の出力信号および画素駆動部１５から供給された制御信号ＯＦＧの論理和を求め、その結果を制御信号ＯＦＧ０として出力するように構成される。
　図７は、論理回路２９の真理値表の一例を表すものである。論理回路２９は、破線で示したように、選択信号ＳＸ，ＳＹがともに高レベルである場合には、制御信号ＯＦＧを制御信号ＯＦＧ０として出力し、それ以外の場合には、制御信号ＯＦＧ０を高レベルにするようになっている。
　このように、選択信号ＳＸ，ＳＹがともに高レベルである場合には、画素回路２０は選択状態になる。このような選択状態である画素回路２０では、論理回路２８は、制御信号ＴＲＧを制御信号ＴＲＧ０として出力し、論理回路２９は、制御信号ＯＦＧを制御信号ＯＦＧ０として出力する。また、それ以外の場合には、画素回路２０は非選択状態になる。このような非選択状態である画素回路２０では、論理回路２８は、制御信号ＴＲＧ０を低レベルにするとともに、制御信号ＯＦＧ０を高レベルにするようになっている。
　比較回路２２（図４）は、参照信号ＲＥＦと画素信号ＳＩＧ（画素電圧Ｖpixおよびリセット電圧Ｖreset）とを比較することにより信号ＣＭＰを生成するように構成される。比較回路２２は、参照信号ＲＥＦの電圧が画素信号ＳＩＧの電圧よりも高い場合に信号ＣＭＰを高レベルにし、参照信号ＲＥＦの電圧が画素信号ＳＩＧの電圧よりも低い場合に信号ＣＭＰを低レベルにするようになっている。比較回路２２は、トランジスタＭＮ１１，ＭＮ１２，ＭＮ１３，ＭＰ１４，ＭＰ１５と、アンプＡＭＰとを有している。トランジスタＭＮ１１，ＭＮ１２，ＭＮ１３はＮ型のＭＯＳトランジスタであり、トランジスタＭＰ１４，ＭＰ１５はＰ型のＭＯＳトランジスタである。比較回路２２は、図４に示したように、２枚の半導体基板１０１，１０２にわたって配置される。具体的には、トランジスタＭＮ１１～ＭＮ１３は半導体基板１０１に配置され、トランジスタＭＰ１４，ＭＰ１５およびアンプＡＭＰは半導体基板１０２に配置される。
　トランジスタＭＮ１１のゲートには画素信号ＳＩＧが供給され、ドレインは受光回路２１におけるトランジスタＭＮ３のドレインに接続されるとともに、半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＰ１４のドレインおよびアンプＡＭＰの入力端子に接続され、ソースはトランジスタＭＮ１２のソースおよびトランジスタＭＮ１３のドレインに接続される。トランジスタＭＮ１２のゲートには、半導体基板１０１，１０２間の配線１０３を介して参照信号生成部１２から参照信号ＲＥＦが供給され、ドレインは半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＰ１５のドレインおよびトランジスタＭＰ１４，ＭＰ１５のゲートに接続され、ソースはトランジスタＭＮ１１のソースおよびトランジスタＭＮ１３のドレインに接続される。参照信号ＲＥＦは、詳しくは後述するが、Ｐ相期間ＴＰおよびＤ相期間ＴＤにおいて時間の経過に応じて電圧レベルが徐々に変化する、いわゆるランプ波形を有する信号である。トランジスタＭＮ１３のゲートにはバイアス生成部１４（図１）からバイアス電圧Ｖｂが供給され、ドレインはトランジスタＭＮ１１，ＭＮ１２のソースに接続され、ソースは接地される。トランジスタＭＮ１１，ＭＮ１２は差動対を構成し、トランジスタＭＮ１３は定電流源を構成する。
　トランジスタＭＰ１４のゲートはトランジスタＭＰ１５のゲートおよびドレインに接続されるとともに半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＮ１２のドレインに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはアンプＡＭＰの入力端子に接続されるとともに半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＮ１１のドレインおよび受光回路２１におけるトランジスタＭＮ３のドレインに接続される。トランジスタＭＰ１５のゲートはトランジスタＭＰ１４のゲートおよびトランジスタＭＰ１５のドレインに接続されるとともに半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＮ１２のドレインに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタＭＰ１４，ＭＰ１５のゲートに接続されるとともに半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＮ１２のドレインに接続される。トランジスタＭＰ１４，ＭＰ１５は、トランジスタＭＮ１１，ＭＮ１２の能動負荷を構成する。
　アンプＡＭＰの入力端子はトランジスタＭＰ１４のドレインに接続されるとともに半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＮ１１のドレインおよび受光回路２１におけるトランジスタＭＮ３のドレインに接続され、出力端子はラッチ２３に接続される。アンプＡＭＰは、比較回路２２の出力信号である信号ＣＭＰをラッチ２３に供給する。
　この構成により、比較回路２２は、参照信号ＲＥＦと画素信号ＳＩＧとを比較することにより信号ＣＭＰを生成するようになっている。
　ラッチ２３は、比較回路２２から供給された信号ＣＭＰ基づいて、タイムコード生成部１３（図１）から供給された、時間の経過に応じて変化するタイムコードＴＣをラッチするように構成される。タイムコードＴＣは、例えば、グレイコードを用いることができる。ラッチ２３は、後述するように、Ｐ相期間ＴＰにおいて、信号ＣＭＰの遷移タイミングでタイムコードＴＣをラッチすることにより、Ｐ相期間ＴＰが開始してから信号ＣＭＰが遷移するまでの時間（コード値ＣＰ）を取得する。また、ラッチ２３は、Ｄ相期間ＴＤにおいて、信号ＣＭＰの遷移タイミングでタイムコードＴＣをラッチすることにより、Ｄ相期間ＴＤが開始してから信号ＣＭＰが遷移するまでの時間（コード値ＣＤ）を取得する。これらの２つのコード値の差（ＣＤ－ＣＰ）は、受光量に応じた画素値に対応する。そして、ラッチ２３は、これらの２つのコード値ＣＤ，ＣＰを信号処理部１６に供給するようになっている。
　このようにして、画素回路２０は、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成し、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成するようになっている。
　参照信号生成部１２（図１）は、タイミング生成部１７からの指示に基づいて、参照信号ＲＥＦを生成するように構成される。参照信号ＲＥＦは、Ｐ相期間ＴＰおよびＤ相期間ＴＤにおいて、時間の経過に応じて電圧レベルが徐々に変化する、いわゆるランプ波形を有する。そして、参照信号生成部１２は、生成した参照信号ＲＥＦを、画素アレイ１１における複数の画素回路２０に供給するようになっている。参照信号生成部１２は、図４に示したように、半導体基板１０２に配置される。
　タイムコード生成部１３は、タイミング生成部１７からの指示に基づいて、タイムコードＴＣを生成するように構成される。タイムコードＴＣは、時間の経過に応じて変化する複数ビットのコードであり、例えば、グレイコードを用いることができる。そして、タイムコード生成部１３は、生成したタイムコードＴＣを、画素アレイ１１における複数の画素回路２０に供給するようになっている。タイムコード生成部１３は、例えば半導体基板１０２（図２）に配置される。
　バイアス生成部１４は、撮像装置１において使用される様々なバイアス電圧およびバイアス電流を生成するように構成される。例えば、バイアス生成部１４は、バイアス電圧Ｖｂを生成し、画素回路２０の比較回路２２（図４）にこのバイアス電圧Ｖｂを供給するようになっている。
　画素駆動部１５は、画素アレイ１１における複数の画素回路２０の動作を制御するように構成される。具体的には、画素駆動部１５は、制御信号ＴＲＧ，ＯＦＧ，ＲＳＴと、複数の選択信号ＳＸと、複数の選択信号ＳＹとを生成し、これらの信号を、画素アレイ１１に供給することにより、画素回路２０の動作を制御するようになっている。画素駆動部１５は、例えば半導体基板１０２（図２）に配置される。
　図５に示したように、画素駆動部１５は、選択制御回路３１，３２と、信号生成回路３３とを有している。
　選択制御回路３１は、信号生成回路３３から供給された選択信号ＳＥＬＸおよびトリガ信号ＳＴＸに基づいて、複数の選択信号ＳＸを生成するように構成される。選択制御回路３１は、シフトレジスタ３７Ｘと、複数の論理積回路３８Ｘと、レジスタ３９Ｘとを有している。シフトレジスタ３７Ｘは、例えば、デイジーチェーン接続された複数のＤ型フリップフロップ回路を用いて構成され、信号生成回路３３から供給された選択信号ＳＥＬＸに基づいて、複数の論理積回路３８Ｘに供給する複数の信号を生成するように構成される。具体的にはシフトレジスタ３７Ｘは、シリアル信号である選択信号ＳＥＬＸをパラレル信号である複数の信号に変換するようになっている。複数の論理積回路３８Ｘは、信号生成回路３３から供給されたトリガ信号ＳＴＸとシフトレジスタ３７Ｘから供給された複数の信号との論理積をそれぞれ求めるように構成される。具体的には、複数の論理積回路３８Ｘは、トリガ信号ＳＴＸが高レベルである期間において、シフトレジスタ３７Ｘから供給された複数の信号をレジスタ３９Ｘに供給する。また、複数の論理積回路３８Ｘは、トリガ信号ＳＴＸが低レベルである期間において、複数の出力信号を低レベルにする。レジスタ３９Ｘは、トリガ信号ＳＴＸが高レベルである期間における、複数の論理積回路３８Ｘの出力信号をそれぞれ記憶するとともに、これらの複数の信号を複数の選択信号ＳＸとして、複数の選択信号線ＬＸを介して画素アレイ１１にそれぞれ供給するようになっている。
　選択制御回路３２は、選択制御回路３１と同様に、信号生成回路３３から供給された選択信号ＳＥＬＹおよびトリガ信号ＳＴＹに基づいて、複数の選択信号ＳＹを生成するように構成される。選択制御回路３２は、シフトレジスタ３７Ｙと、複数の論理積回路３８Ｙと、レジスタ３９Ｙとを有している。シフトレジスタ３７Ｙは、例えば、デイジーチェーン接続された複数のＤ型フリップフロップ回路を用いて構成され、信号生成回路３３から供給された選択信号ＳＥＬＹに基づいて、複数の論理積回路３８Ｙに供給する複数の信号を生成するように構成される。複数の論理積回路３８Ｙは、信号生成回路３３から供給されたトリガ信号ＳＴＹとシフトレジスタ３７Ｙから供給された複数の信号との論理積をそれぞれ求めるように構成される。レジスタ３９Ｙは、トリガ信号ＳＴＹが高レベルである期間における、複数の論理積回路３８Ｙの出力信号をそれぞれ記憶するとともに、これらの複数の信号を複数の選択信号ＳＹとして、複数の選択信号線ＬＹを介して画素アレイ１１にそれぞれ供給するようになっている。
　信号生成回路３３は、制御信号ＴＲＧ，ＯＦＧ，ＲＳＴ、選択信号ＳＥＬＸ，ＳＥＬＹ、およびトリガ信号ＳＴＸ，ＳＴＹを生成するように構成される。
　この構成により、画素駆動部１５は、制御信号ＴＲＧ，ＯＦＧ，ＲＳＴと、複数の選択信号ＳＸと、複数の選択信号ＳＹとを生成し、これらの信号を、画素アレイ１１に供給するようになっている。
　信号処理部１６（図１）は、複数の画素回路２０のそれぞれが生成したコード値ＣＰ，ＣＤに基づいて所定の画像処理を行うことにより画像信号Ｓpicを生成するように構成される。所定の画像処理は、例えば、２つのコード値ＣＰ，ＣＤに基づいて相関２重サンプリング（ＣＤＳ；Correlated Double Sampling）の原理を利用して画素値を生成する処理や、黒レベルを補正する黒レベル補正処理などを含む。信号処理部１６は、例えば半導体基板１０２（図２）に配置される。
　タイミング生成部１７は、各種タイミング信号を生成し、生成した各種タイミング信号を、参照信号生成部１２、タイムコード生成部１３、画素駆動部１５、および信号処理部１６に供給することにより、撮像装置１の動作を制御するように構成される。タイミング生成部１７は、例えば半導体基板１０２（図２）に配置される。
　ここで、信号生成回路３３は、本開示における「信号生成回路」の一具体例に対応する。制御信号ＴＲＧは、本開示における「第１の制御信号」の一具体例に対応する。制御信号ＯＦＧは、本開示における「第２の制御信号」の一具体例に対応する。選択制御回路３２は、本開示における「第１の選択制御回路」の一具体例に対応する。複数の選択信号ＳＹは、本開示における「複数の第１の選択信号」の一具体例に対応する。選択制御回路３１は、本開示における「第２の選択制御回路」の一具体例に対応する。複数の選択信号ＳＸは、本開示における「複数の第２の選択信号」の一具体例に対応する。複数の画素回路２０は、本開示における「複数の画素回路」の一具体例に対応する。フォトダイオードＰＤは、本開示における「受光素子」の一具体例に対応する。フローティングディフュージョンＦＤは、本開示における「蓄積部」の一具体例に対応する。トランジスタＭＮ２は、本開示における「第１のスイッチ」の一具体例に対応する。論理回路２８は、本開示における「第１の回路」の一具体例に対応する。トランジスタＭＮ１は、本開示における「第２のスイッチ」の一具体例に対応する。論理回路２９は、本開示における「第２の回路」の一具体例に対応する。比較回路２２は、本開示における「比較回路」の一具体例に対応する。画素信号ＳＩＧは、本開示における「画素信号」の一具体例に対応する。参照信号ＲＥＦは、本開示における「参照信号」の一具体例に対応する。選択信号線ＬＹは、本開示における「複数の第１の選択信号線」の一具体例に対応する。選択信号線ＬＸは、本開示における「複数の第２の選択信号線」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の撮像装置１の動作および作用について説明する。
（全体動作概要）
　まず、図１を参照して、撮像装置１の全体動作概要を説明する。参照信号生成部１２は、参照信号ＲＥＦを生成する。タイムコード生成部１３は、タイムコードＴＣを生成する。画素駆動部１５は、画素アレイ１１における複数の画素回路２０の動作を制御する。画素アレイ１１における複数の画素回路２０のそれぞれは、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成し、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。信号処理部１６は、複数の画素回路２０のそれぞれが生成したコード値ＣＰ，ＣＤに基づいて所定の画像処理を行うことにより画像信号Ｓpicを生成する。タイミング生成部１７は、各種タイミング信号を生成し、生成した各種タイミング信号を、参照信号生成部１２、タイムコード生成部１３、画素駆動部１５、および信号処理部１６に供給することにより、撮像装置１の動作を制御する。
（詳細動作）
　図５に示したように、画素駆動部１５において、信号生成回路３３は、制御信号ＴＲＧ，ＯＦＧ，ＲＳＴ、選択信号ＳＥＬＸ，ＳＥＬＹ、およびトリガ信号ＳＴＸ，ＳＴＹを生成する。選択制御回路３１は、信号生成回路３３から供給された選択信号ＳＥＬＸおよびトリガ信号ＳＴＸに基づいて、複数の選択信号ＳＸを生成し、選択制御回路３２は、信号生成回路３３から供給された選択信号ＳＥＬＹおよびトリガ信号ＳＴＹに基づいて、複数の選択信号ＳＹを生成する。画素アレイ１１における複数の画素回路２０のうちの、選択信号ＳＸ，ＳＹにより選択状態になった画素回路２０は、制御信号ＴＲＧ,ＯＦＧ，ＲＳＴに基づいて動作を行う。
　図８は、選択状態である画素回路２０の一動作例を表すものであり、（Ａ）は同期信号ＸＶＳの波形を示し、（Ｂ）は制御信号ＲＳＴの波形を示し、（Ｃ）は制御信号ＯＦＧの波形を示し、（Ｄ）は制御信号ＴＲＧの波形を示し、（Ｅ）は選択信号ＳＸの波形を示し、（Ｆ）は選択信号ＳＹの波形を示し、（Ｇ）は制御信号ＯＦＧ０の波形を示し、（Ｈ）は制御信号ＴＲＧ０の波形を示し、（Ｉ）は参照信号ＲＥＦの波形を示し、（Ｊ）は画素信号ＳＩＧの波形を示し、（Ｋ）は信号ＣＭＰの波形を示す。図８（Ｉ），（Ｊ）では、参照信号ＲＥＦおよび画素信号ＳＩＧの波形を、同じ電圧軸で示している。図８（Ｅ），（Ｆ）に示したように、選択信号ＳＸ，ＳＹはともに高レベルである。よって、画素回路２０は選択状態である。
　まず、タイミングｔ１０において、画素駆動部１５は、制御信号ＯＦＧを低レベルから高レベルに変化させる（図８（Ｃ））。選択信号ＳＸ，ＳＹはともに高レベルであるので（図８（Ｅ），（Ｆ））、画素回路２０の論理回路２９は、制御信号ＯＦＧを制御信号ＯＦＧ０として出力する。よって、論理回路２９は、制御信号ＯＦＧの変化に応じて、制御信号ＯＦＧ０を低レベルから高レベルに変化させる（図８（Ｇ））。これにより、画素回路２０では、トランジスタＭＮ１がオン状態になり、フォトダイオードＰＤで発生した電荷が排出される。そして、タイミングｔ１０から所定の時間が経過した後に、画素駆動部１５は、制御信号ＯＦＧを高レベルから低レベルに変化させる（図８（Ｃ））。これに応じて、論理回路２９は、制御信号ＯＦＧ０を高レベルから低レベルに変化させる（図８（Ｇ））。これにより、トランジスタＭＮ１はオフ状態になる。このようにして、画素回路２０における露光期間ＴＥが開始する。フォトダイオードＰＤは、これ以降、受光量に応じた量の電荷を生成して内部に蓄積する。
　次に、タイミングｔ１１において、同期信号ＸＶＳにパルスが生じ、フレーム期間Ｆが開始する（図８（Ａ））。
　次に、タイミングｔ１２において、画素駆動部１５は、制御信号ＲＳＴを低レベルから高レベルに変化させる（図８（Ｂ））。これにより、画素回路２０では、トランジスタＭＮ３がオン状態になり、フローティングディフュージョンＦＤがリセットされ、画素信号ＳＩＧの電圧がリセット電圧Ｖresetになる（図８（Ｊ））。そして、タイミングｔ１２から所定の時間が経過した後に、画素駆動部１５は、制御信号ＲＳＴを高レベルから低レベルに変化させる（図８（Ｂ））。これにより、トランジスタＭＮ３はオフ状態になる。
　次に、タイミングｔ１３において、参照信号生成部１２は、参照信号ＲＥＦの電圧をリセット電圧Ｖresetから電圧Ｖ１に変化させる（図８（Ｉ））。これにより、参照信号ＲＥＦの電圧は画素信号ＳＩＧの電圧より高くなるので、比較回路２２は、信号ＣＭＰを高レベルにする（図８（Ｋ））。
　次に、タイミングｔ１４～ｔ１６の期間（Ｐ相期間ＴＰ）において、画素回路２０は、この画素信号ＳＩＧの電圧（リセット電圧Ｖreset）に基づいてＡＤ変換を行う。具体的には、タイミングｔ１４において、参照信号生成部１２は、参照信号ＲＥＦの電圧を、電圧Ｖ１から所定の変化度合いで低下させ始める（図８（Ｉ））。また、タイムコード生成部１３は、このタイミングｔ１４において、タイムコードＴＣのインクリメント動作を開始する。これにより、ラッチ２３には、時間の経過に応じて変化するタイムコードＴＣが供給される。
　そして、タイミングｔ１５において、参照信号ＲＥＦの電圧が画素信号ＳＩＧの電圧（リセット電圧Ｖreset）を下回る（図８（Ｉ），（Ｊ））。これに応じて、比較回路２２は、信号ＣＭＰを高レベルから低レベルに変化させる（図８（Ｋ））。ラッチ２３は、この信号ＣＭＰの遷移に基づいて、タイムコードＴＣをラッチする。ラッチ２３においてラッチされたタイムコードＴＣのコード値ＣＰは、タイミングｔ１４～ｔ１５の時間の長さに対応するコード値であるとともに、リセット電圧Ｖresetに対応するコード値である。
　そして、タイミングｔ１６において、Ｐ相期間ＴＰの終了に伴い、参照信号生成部１２は、参照信号ＲＥＦの電圧の変化を停止させ（図８（Ｉ））、タイムコード生成部１３は、タイムコードＴＣのインクリメント動作を終了する。
　次に、タイミングｔ１７において、参照信号生成部１２は、参照信号ＲＥＦの電圧を電圧Ｖ１に変化させる（図８（Ｉ））。これにより、参照信号ＲＥＦの電圧は画素信号ＳＩＧの電圧より高くなるので、比較回路２２は、信号ＣＭＰを高レベルにする（図８（Ｋ））。また、このタイミングｔ１７において、画素駆動部１５は、制御信号ＴＲＧを低レベルから高レベルに変化させる（図８（Ｄ））。選択信号ＳＸ，ＳＹはともに高レベルであるので（図８（Ｅ），（Ｆ））、画素回路２０の論理回路２８は、制御信号ＴＲＧを制御信号ＴＲＧ０として出力する。よって、論理回路２８は、制御信号ＴＲＧの変化に応じて、制御信号ＴＲＧ０を低レベルから高レベルに変化させる（図８（Ｈ））。これにより、画素回路２０では、トランジスタＭＮ２がオン状態になり、露光期間ＴＥにおいてフォトダイオードＰＤで発生した電荷がフローティングディフュージョンＦＤに転送され、画素信号ＳＩＧの電圧が画素電圧Ｖpixになる（図８（Ｊ））。そして、タイミングｔ１７から所定の時間が経過した後に、画素駆動部１５は、制御信号ＴＲＧを高レベルから低レベルに変化させる（図８（Ｄ））。これに応じて、論理回路２８は、制御信号ＴＲＧ０を高レベルから低レベルに変化させる（図８（Ｈ））。これにより、トランジスタＭＮ２はオフ状態になる。このようにして、露光期間ＴＥは終了する。
　次に、タイミングｔ１８～ｔ２０の期間（Ｄ相期間ＴＤ）において、画素回路２０は、この画素信号ＳＩＧの電圧（画素電圧Ｖpix）に基づいてＡＤ変換を行う。具体的には、タイミングｔ１８において、参照信号生成部１２は、参照信号ＲＥＦの電圧を、電圧Ｖ１から所定の変化度合いで低下させ始める（図８（Ｉ））。また、タイムコード生成部１３は、このタイミングｔ１８において、タイムコードＴＣのインクリメント動作を開始する。これにより、ラッチ２３には、時間の経過に応じて変化するタイムコードＴＣが供給される。
　そして、タイミングｔ１９において、参照信号ＲＥＦの電圧が画素信号ＳＩＧの電圧（画素電圧Ｖpix）を下回る（図８（Ｉ），（Ｊ））。これに応じて、比較回路２２は、信号ＣＭＰを高レベルから低レベルに変化させる（図８（Ｋ））。ラッチ２３は、この信号ＣＭＰの遷移に基づいて、タイムコードＴＣをラッチする。ラッチ２３においてラッチされたタイムコードＴＣのコード値ＣＤは、タイミングｔ１８～ｔ１９の時間の長さに対応するコード値であるとともに、画素電圧Ｖpixに対応するコード値である。
　そして、タイミングｔ２０において、Ｄ相期間ＴＤの終了に伴い、参照信号生成部１２は、参照信号ＲＥＦの電圧の変化を停止させ（図８（Ｉ））、タイムコード生成部１３は、タイムコードＴＣのインクリメント動作を終了する。
　そして、タイミングｔ２０～ｔ２２の期間において、ラッチ２３は、画素回路２０が生成したコード値ＣＰ，ＣＤを信号処理部１６に供給する。
　次に、タイミングｔ２１において、画素駆動部１５は、制御信号ＯＦＧを低レベルから高レベルに変化させる（図８（Ｃ））。選択信号ＳＸ，ＳＹはともに高レベルであるので（図８（Ｅ），（Ｆ））、画素回路２０の論理回路２９は、制御信号ＯＦＧを制御信号ＯＦＧ０として出力する。よって、論理回路２９は、制御信号ＯＦＧの変化に応じて、制御信号ＯＦＧ０を低レベルから高レベルに変化させる（図８（Ｇ））。これにより、画素回路２０では、トランジスタＭＮ１がオン状態になり、フォトダイオードＰＤで発生した電荷が排出される。そして、タイミングｔ２１から所定の時間が経過した後に、画素駆動部１５は、制御信号ＯＦＧを高レベルから低レベルに変化させる（図８（Ｃ））。これに応じて、論理回路２９は、制御信号ＯＦＧ０を高レベルから低レベルに変化させる（図８（Ｇ））。これにより、トランジスタＭＮ１はオフ状態になる。このようにして、次の露光期間ＴＥが開始する。
　選択状態である画素回路２０は、このようなタイミングｔ１１～ｔ２２における動作を繰り返す。
　次に、非選択状態である画素回路２０の動作について、詳細に説明する。
　図９は、非選択状態である画素回路２０の一動作例を表すものであり、（Ａ）は同期信号ＸＶＳの波形を示し、（Ｂ）は制御信号ＲＳＴの波形を示し、（Ｃ）は制御信号ＯＦＧの波形を示し、（Ｄ）は制御信号ＴＲＧの波形を示し、（Ｅ）は選択信号ＳＸの波形を示し、（Ｆ）は選択信号ＳＹの波形を示し、（Ｇ）は制御信号ＯＦＧ０の波形を示し、（Ｈ）は制御信号ＴＲＧ０の波形を示し、（Ｉ）は参照信号ＲＥＦの波形を示す。この例では、図９（Ｅ），（Ｆ）に示したように、選択信号ＳＸ，ＳＹはともに低レベルである。よって、画素回路２０は非選択状態である。なお、この例では、選択信号ＳＸ，ＳＹはともに低レベルにしたが、選択信号ＳＸ，ＳＹのうちの少なくとも一方が低レベルである場合に、その画素回路２０は非選択状態になる。
　参照信号生成部１２は、参照信号ＲＥＦを画素回路２０に供給する（図９（Ｉ））。また、画素駆動部１５は、制御信号ＲＳＴ，ＯＦＧ，ＴＲＧを画素回路２０に供給する（図９（Ｂ），（Ｃ），（Ｄ））。選択信号ＳＸ，ＳＹはともに低レベルであるので（図８（Ｅ），（Ｆ））、画素回路２０では、論理回路２９は制御信号ＯＦＧ０を高レベルに維持し、論理回路２８は制御信号ＴＲＧ０を低レベルに維持する（図９（Ｇ），（Ｈ））。制御信号ＯＦＧ０が高レベルであるので、画素回路２０では、トランジスタＭＮ１がオン状態を維持し、フォトダイオードＰＤで発生した電荷が排出される。また、制御信号ＴＲＧ０が低レベルであるので、画素回路２０では、トランジスタＭＮ２がオフ状態を維持する。このように、非選択状態である画素回路２０は、露光動作を行わない。
　信号処理部１６は、選択状態である複数の画素回路２０のそれぞれが生成したコード値ＣＰ，ＣＤに基づいて所定の画像処理を行う。例えば、信号処理部１６は、コード値ＣＰおよびコード値ＣＤに基づいて、相関２重サンプリングの原理を利用して画素値を生成する。具体的には、信号処理部１６は、例えば、コード値ＣＤからコード値ＣＰを減算することにより、画素値を生成する。また、信号処理部１６は、黒レベルを補正する黒レベル補正処理などを行う。このようにして、信号処理部１６は画像信号Ｓpicを生成する。
　撮像装置１では、複数の選択信号ＳＸおよび複数の選択信号ＳＹを用いて、複数の画素回路２０のそれぞれを選択状態または非選択状態に設定することができる。これにより、撮像装置１では動作の自由度を高めることができる。以下に、いくつか例を挙げて、撮像装置１の動作について詳細に説明する。
（動作例Ｅ１１）
　撮像装置１は、画素アレイ１１における全ての画素Ｐを用いて、撮像動作を行うことにより、解像度の高い撮像画像を得ることができる。
　具体的には、選択制御回路３１は、複数の選択信号ＳＸを全て“１”に設定し、選択制御回路３２は、複数の選択信号ＳＹを全て“１”に設定する。これにより、画素アレイ１１では全ての画素Ｐ（画素回路２０）が選択状態になる。よって、全ての画素回路２０では、論理回路２８は、制御信号ＴＲＧを制御信号ＴＲＧ０として出力し、論理回路２９は、制御信号ＯＦＧを制御信号ＯＦＧ０として出力する。
　これにより、画素アレイ１１における全ての画素回路２０は、図８に示したように露光動作を行い、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路２０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　信号処理部１６は、選択状態である複数の画素回路２０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。このようにして、撮像装置１では、解像度の高い撮像画像を得ることができる。
（動作例Ｅ１２）
　撮像装置１は、画素アレイ１１における複数の画素Ｐのうちの一部の画素Ｐを用いて、撮像動作を行うことにより、画素値が間引かれた、解像度の低い撮像画像を得ることができる。以下に、この動作について、詳細に説明する。
　図１０は、画素アレイ１１における、撮像動作に係る画素Ｐの一例を表すものである。図１０では、太線で示した画素Ｐは選択状態である画素Ｐを示し、それ以外の画素Ｐは非選択状態である画素Ｐを示す。
　図１０に示したように、選択制御回路３１は、複数の選択信号ＳＸを、…，“１”，“０”，“０”，“１”，“０”，“０”，…のように、３つに１つの割合で“１”が現れるように設定する。同様に、選択制御回路３２は、複数の選択信号ＳＹを、…，“１”，“０”，“０”，“１”，“０”，“０”，…のように、３つに１つの割合で“１”が現れるように設定する。これにより、高レベルの選択信号ＳＸ、および高レベルの選択信号ＳＹが供給された画素Ｐは選択状態になり、それ以外の画素Ｐは非選択状態になる。この例では、複数の選択信号ＳＸに応じて、横方向（水平方向）において３個に１個の割合で、画素Ｐは選択状態になり、複数の選択信号ＳＹに応じて、縦方向（垂直方向）において３個に１個の割合で、画素Ｐは選択状態になる。よって、画素アレイ１１では、９個に１個の割合で、画素Ｐ（画素回路２０）は選択状態になる。
　図１１は、動作例Ｅ１２における画素回路２０の一動作例を表すものであり、（Ａ）は同期信号ＸＶＳの波形を示し、（Ｂ）は制御信号ＲＳＴの波形を示し、（Ｃ）は制御信号ＯＦＧの波形を示し、（Ｄ）は制御信号ＴＲＧの波形を示し、（Ｅ）は選択信号ＳＥＬＸ，ＳＥＬＹを示し、（Ｆ）はトリガ信号ＳＴＸ，ＳＴＹの波形を示し、（Ｇ）は選択状態の画素回路２０における制御信号ＯＦＧ０の波形を示し、（Ｈ）は選択状態の画素回路２０における制御信号ＴＲＧ０の波形を示し、（Ｉ）は非選択状態の画素回路２０における制御信号ＯＦＧ０の波形を示し、（Ｊ）は非選択状態の画素回路２０における制御信号ＴＲＧ０の波形を示し、（Ｋ）は参照信号ＲＥＦの波形を示す。
　例えば、この動作モードに設定する場合には、まず、タイミングｔ２５から始まるフレーム期間Ｆにおいて、画素駆動部１５の信号生成回路３３は、シリアル信号である選択信号ＳＥＬＸを選択制御回路３１に供給するとともに、シリアル信号である選択信号ＳＥＬＹを選択制御回路３２に供給する（図１１（Ｅ））。
　そして、信号生成回路３３が選択信号ＳＥＬＸ，ＳＥＬＹを供給し終えた後のタイミングｔ２６において、信号生成回路３３は、トリガ信号ＳＴＸ，ＳＴＹを生成する（図１１（Ｆ））。これにより、選択制御回路３１は、選択信号ＳＥＬＸに応じた複数の選択信号ＳＸを、複数の選択信号線ＬＸを介して画素アレイ１１に対して供給し、選択制御回路３２は、選択信号ＳＥＬＹに応じた複数の選択信号ＳＹを、複数の選択信号線ＬＹを介して画素アレイ１１に対して供給する。
　画素アレイ１１における複数の画素回路２０のうち、選択信号ＳＸ，ＳＹがともに高レベルに設定された画素回路２０は、選択状態に設定される。選択状態である画素回路２０では、論理回路２８は、制御信号ＴＲＧを制御信号ＴＲＧ０として出力し（図１１（Ｄ），（Ｈ））、論理回路２９は、制御信号ＯＦＧを制御信号ＯＦＧ０として出力する（図１１（Ｃ），（Ｇ））。例えば、論理回路２９は、タイミングｔ２７において制御信号ＯＦＧ０を低レベルから高レベルに変化させ、このタイミングｔ２７から所定の時間が経過した後に、制御信号ＯＦＧ０を高レベルから低レベルに変化させる（図１１（Ｇ））。また、論理回路２８は、タイミングｔ２８において制御信号ＴＲＧ０を低レベルから高レベルに変化させ、このタイミングｔ２８から所定の時間が経過した後に、制御信号ＴＲＧ０を高レベルから低レベルに変化させる（図１１（Ｈ））。このようにして、露光期間ＴＥが設定される。選択状態である画素回路２０は、このような制御信号ＴＲＧ０，ＯＦＧ０に基づいて露光動作を行い、図８に示したように、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路２０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　また、画素アレイ１１における複数の画素回路２０のうち、選択信号ＳＸ，ＳＹのうちの少なくとも一方が低レベルに設定された画素回路２０は、非選択状態に設定される。非選択状態である画素回路２０では、論理回路２８は制御信号ＴＲＧ０を低レベルに維持し（図１１（Ｊ））、論理回路２９は制御信号ＯＦＧ０を高レベルに維持する（図１１（Ｉ））。よって、非選択状態である画素回路２０は、露光動作を行わない。
　信号処理部１６は、選択状態である複数の画素回路２０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。このようにして、撮像装置１では、解像度の低い撮像画像を得ることができる。
（動作例Ｅ１３）
　撮像装置１は、動作例Ｅ１２に示したように、画素アレイ１１における複数の画素Ｐのうちの一部の画素Ｐを用いて撮像動作を行う際、非選択状態である画素回路２０に係るコード値ＣＰ，ＣＤを利用して、画素値に含まれるノイズ成分を低減することができる。以下に、この動作について、詳細に説明する。
　図１２は、画素アレイ１１における、撮像動作に係る画素Ｐの一例を表すものである。太線で示した画素Ｐは選択状態である画素Ｐを示し、それ以外の画素Ｐは非選択状態である画素Ｐを示す。この例では、画素アレイ１１では、動作例Ｅ１２の場合（図１０）と同様に、９個に１個の割合で、画素Ｐは選択状態になる。選択状態である画素Ｐに係る画素回路２０は、露光動作を行うことにより、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成し、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　一方、非選択状態の画素Ｐは、露光動作を行わない。例えば、図１２において破線で示した、選択状態の画素Ｐと隣り合う非選択状態の画素Ｐに係る画素回路２０では、図１１（Ｉ），（Ｊ）に示したように、制御信号ＯＦＧ０は高レベルに維持され、制御信号ＴＲＧ０は低レベルに維持される。制御信号ＴＲＧ０は低レベルに維持されるので、トランジスタＭＮ２はオフ状態に維持される。よって、フローティングディフュージョンＦＤの電圧は、リセット電圧Ｖresetに維持されるので、画素信号ＳＩＧは、このリセット電圧Ｖresetに維持される。画素回路２０は、このような画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　信号処理部１６は、例えば、選択状態である画素回路２０から供給されたコード値ＣＰ，ＣＤに基づいて、コード値ＣＤからコード値ＣＰを減算することにより、画素値を生成する。同様に、信号処理部１６は、例えば、非選択状態である画素回路２０から供給されたコード値ＣＰ，ＣＤに基づいて、コード値ＣＤからコード値ＣＰを減算することにより、画素値を生成する。そして、信号処理部１６は、例えば、互いに隣り合う、選択状態である画素回路２０、および非選択状態である画素回路２０により得られた画素値に基づいて、選択状態である画素回路２０に係る画素値から、非選択状態である画素回路２０に係る画素値を減算する減算処理を行う。このようにして、撮像装置１では、画素値に含まれるノイズ成分を低減することができる。
　すなわち、撮像装置１が搭載された電子機器では、様々なノイズが生じ得る。ノイズは、画素アレイ１１における複数の画素回路２０における画素信号ＳＩＧに重畳される。例えば、隣り合う２つの画素回路２０では、重畳されるノイズ量はほぼ同じであることが期待される。よって、互いに隣り合う、選択状態である画素回路２０、および非選択状態である画素回路２０により得られた画素値に基づいて、このような減算処理を行うことにより、画素値に含まれるノイズ成分を低減することができる。
（動作例Ｅ１４）
　撮像装置１は、画素アレイ１１における複数の画素Ｐを、画素ライン単位で選択して撮像動作を行うことにより、インターレース動作を行うことができる。以下に、この動作について、詳細に説明する。
　図１３Ａ，１３Ｂは、画素アレイ１１における、撮像動作に係る画素Ｐの一例を表すものである。図１３Ａ，１３Ｂでは、太線で示した画素Ｐは選択状態である画素Ｐを示し、それ以外の画素Ｐは非選択状態である画素Ｐを示す。
　図１３Ａでは、選択制御回路３１は、複数の選択信号ＳＸを全て“１”に設定する。また、選択制御回路３２は、複数の選択信号ＳＹを、…，“１”，“１”，“０”，“０”，“１”，“１”，“０”，“０”…のように、２つの“１”と２つの“０”を繰り返すように設定する。高レベルの選択信号ＳＸ、および高レベルの選択信号ＳＹが供給された画素Ｐは選択状態になり、それ以外の画素Ｐは非選択状態になる。この例では、図１３Ａにおいて、上から１番目および２番目の画素ラインに属する画素Ｐが選択状態になり、上から３番目および４番目の画素ラインに属する画素Ｐが非選択状態になり、上から５番目および６番目の画素ラインに属する画素Ｐが選択状態になり、上から７番目および８番目の画素ラインに属する画素Ｐが非選択状態になる。
　図１３Ｂでは、選択制御回路３１は、複数の選択信号ＳＸを全て“１”に設定する。また、選択制御回路３２は、複数の選択信号ＳＹを、…，“０”，“０”，“１”，“１”，“０”，“０”，“１”，“１”…のように、２つの“０”と２つの“１”を繰り返すように設定する。図１３Ｂにおける複数の選択信号ＳＹは、図１３Ａにおける複数の選択信号ＳＹを反転したものである。高レベルの選択信号ＳＸ、および高レベルの選択信号ＳＹが供給された画素Ｐは選択状態になり、それ以外の画素Ｐは非選択状態になる。この例では、図１３Ｂにおいて、上から１番目および２番目の画素ラインに属する画素Ｐが非選択状態になり、上から３番目および４番目の画素ラインに属する画素Ｐが選択状態になり、上から５番目および６番目の画素ラインに属する画素Ｐが非選択状態になり、上から７番目および８番目の画素ラインに属する画素Ｐが選択状態になる。
　インターレース動作では、撮像装置１は、図１３Ａに示した状態と、図１３Ｂに示した状態とを、交互に繰り返す。
　図１４は、動作例Ｅ１４における画素回路２０の一動作例を表すものであり、（Ａ）は同期信号ＸＶＳの波形を示し、（Ｂ）は制御信号ＲＳＴの波形を示し、（Ｃ）は制御信号ＯＦＧの波形を示し、（Ｄ）は制御信号ＴＲＧの波形を示し、（Ｅ）は選択信号ＳＥＬＸ，ＳＥＬＹを示し、（Ｆ）はトリガ信号ＳＴＸ，ＳＴＹの波形を示し、（Ｇ）は１番目の画素ラインＬ１および２番目の画素ラインＬ２に属する画素回路２０における制御信号ＯＦＧ０の波形を示し、（Ｈ）は１番目の画素ラインＬ１および２番目の画素ラインＬ２に属する画素回路２０における制御信号ＴＲＧ０の波形を示し、（Ｉ）は３番目の画素ラインＬ３および４番目の画素ラインＬ４に属する画素回路２０における制御信号ＯＦＧ０の波形を示し、（Ｊ）は３番目の画素ラインＬ３および４番目の画素ラインＬ４に属する画素回路２０における制御信号ＴＲＧ０の波形を示し、（Ｋ）は参照信号ＲＥＦの波形を示す。
　例えば、動作例Ｅ１４では、タイミングｔ３１～ｔ３５の期間（サブフレーム期間ＳＦ１）において、複数の画素Ｐは図１３Ａに示したように設定され、タイミングｔ３５～ｔ３９の期間（サブフレーム期間ＳＦ２）において、複数の画素Ｐは図１３Ｂに示したように設定される。
　まず、タイミングｔ３１において、画素駆動部１５の信号生成回路３３は、シリアル信号である選択信号ＳＥＬＸを選択制御回路３１に供給するとともに、シリアル信号である選択信号ＳＥＬＹを選択制御回路３２に供給する（図１４（Ｅ））。
　そして、信号生成回路３３が選択信号ＳＥＬＸ，ＳＥＬＹを供給し終えた後のタイミングｔ３２において、信号生成回路３３は、トリガ信号ＳＴＸ，ＳＴＹを生成する（図１４（Ｆ））。これにより、選択制御回路３１は、選択信号ＳＥＬＸに応じた複数の選択信号ＳＸを、複数の選択信号線ＬＸを介して画素アレイ１１に対して供給し、選択制御回路３２は、選択信号ＳＥＬＹに応じた複数の選択信号ＳＹを、複数の選択信号線ＬＹを介して画素アレイ１１に対して供給する。
　これにより、図１３Ａに示すように、例えば、１番目の画素ラインＬ１および２番目の画素ラインＬ２に属する画素Ｐ（画素回路２０）が選択状態に設定され、３番目の画素ラインＬ３および４番目の画素ラインＬ４に属する画素Ｐ（画素回路２０）が非選択状態に設定される。
　画素ラインＬ１，Ｌ２に属する画素回路２０では、論理回路２８は、制御信号ＴＲＧを制御信号ＴＲＧ０として出力し（図１４（Ｄ），（Ｈ））、論理回路２９は、制御信号ＯＦＧを制御信号ＯＦＧ０として出力する（図１４（Ｃ），（Ｇ））。例えば、論理回路２９は、タイミングｔ３３において制御信号ＯＦＧ０を低レベルから高レベルに変化させ、このタイミングｔ３３から所定の時間が経過した後に、制御信号ＯＦＧ０を高レベルから低レベルに変化させる（図１４（Ｇ））。また、論理回路２８は、タイミングｔ３４において制御信号ＴＲＧ０を低レベルから高レベルに変化させ、このタイミングｔ３４から所定の時間が経過した後に、制御信号ＴＲＧ０を高レベルから低レベルに変化させる（図１４（Ｈ））。このようにして、露光期間ＴＥが設定される。画素ラインＬ１，Ｌ２に属する画素回路２０は、このような制御信号ＴＲＧ０，ＯＦＧ０に基づいて露光動作を行い、図８に示したように、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路２０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　また、画素ラインＬ３，Ｌ４に属する画素回路２０では、論理回路２８は制御信号ＴＲＧ０を低レベルに維持し（図１４（Ｊ））、論理回路２９は制御信号ＯＦＧ０を高レベルに維持する（図１４（Ｉ））。よって、画素ラインＬ３，Ｌ４に属する画素回路２０は、露光動作を行わない。
　次に、タイミングｔ３５において、画素駆動部１５の信号生成回路３３は、シリアル信号である選択信号ＳＥＬＸを選択制御回路３１に供給するとともに、シリアル信号である選択信号ＳＥＬＹを選択制御回路３２に供給する（図１４（Ｅ））。
　そして、信号生成回路３３が選択信号ＳＥＬＸ，ＳＥＬＹを供給し終えた後のタイミングｔ３６において、信号生成回路３３は、トリガ信号ＳＴＸ，ＳＴＹを生成する（図１４（Ｆ））。これにより、選択制御回路３１は、選択信号ＳＥＬＸに応じた複数の選択信号ＳＸを、複数の選択信号線ＬＸを介して画素アレイ１１に対して供給し、選択制御回路３２は、選択信号ＳＥＬＹに応じた複数の選択信号ＳＹを、複数の選択信号線ＬＹを介して画素アレイ１１に対して供給する。
　これにより、図１３Ｂに示すように、例えば、１番目の画素ラインＬ１および２番目の画素ラインＬ２に属する画素Ｐ（画素回路２０）が非選択状態に設定され、３番目の画素ラインＬ３および４番目の画素ラインＬ４に属する画素Ｐ（画素回路２０）が選択状態に設定される。
　画素ラインＬ３，Ｌ４に属する画素回路２０では、論理回路２８は、制御信号ＴＲＧを制御信号ＴＲＧ０として出力し（図１４（Ｄ），（Ｊ））、論理回路２９は、制御信号ＯＦＧを制御信号ＯＦＧ０として出力する（図１４（Ｃ），（Ｉ））。例えば、論理回路２９は、タイミングｔ３７において制御信号ＯＦＧ０を低レベルから高レベルに変化させ、このタイミングｔ３７から所定の時間が経過した後に、制御信号ＯＦＧ０を高レベルから低レベルに変化させる（図１４（Ｉ））。また、論理回路２８は、タイミングｔ３８において制御信号ＴＲＧ０を低レベルから高レベルに変化させ、このタイミングｔ３８から所定の時間が経過した後に、制御信号ＴＲＧ０を高レベルから低レベルに変化させる（図１４（Ｊ））。このようにして、露光期間ＴＥが設定される。画素ラインＬ３，Ｌ４に属する画素回路２０は、このような制御信号ＴＲＧ０，ＯＦＧ０に基づいて露光動作を行い、図８に示したように、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路２０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　また、画素ラインＬ１，Ｌ２に属する画素回路２０では、論理回路２８は制御信号ＴＲＧ０を低レベルに維持し（図１４（Ｈ））、論理回路２９は制御信号ＯＦＧ０を高レベルに維持する（図１４（Ｇ））。よって、画素ラインＬ１，Ｌ２に属する画素回路２０は、露光動作を行わない。
　撮像装置１は、タイミングｔ３１～ｔ３５における動作、およびタイミングｔ３５～ｔ３９における動作を交互に繰り返す。
　信号処理部１６は、選択状態である複数の画素回路２０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。このようにして、撮像装置１では、インターレース動作を行うことができる。
　なお、この例では、図１４に示したような制御信号ＲＳＴ，ＯＦＧ，ＴＲＧおよび参照信号ＲＥＦを用いたが、これに限定されるものではなく、図１５に示したように、動作例Ｅ１１で用いた制御信号ＲＳＴ，ＯＦＧ，ＴＲＧおよび参照信号ＲＥＦを用いてもよい。
（動作例Ｅ１５）
　撮像装置１は、画素アレイ１１における複数の画素Ｐのうちの、ある画像領域に属する複数の画素Ｐを用いて、撮像動作を行うことにより、いわゆるＲＯＩ（Region of Interest）画像を得ることができる。以下に、この動作について、詳細に説明する。
　図１６は、画素アレイ１１における、撮像動作に係る複数の画素Ｐの領域の一例を表すものである。領域Ｗ１は、画素アレイ１１における、ＲＯＩ画像を得たい領域を示す。
　図１６に示したように、選択制御回路３１は、複数の選択信号ＳＸのうち、領域Ｗ１に係る選択信号ＳＸを“１”に設定し、それ以外の選択信号ＳＸを“０”に設定する。同様に、選択制御回路３２は、複数の選択信号ＳＹのうち、領域Ｗ１に係る選択信号ＳＹを“１”に設定し、それ以外の選択信号ＳＹを“０”に設定する。このようにして、画素アレイ１１では、領域Ｗ１に属する複数の画素Ｐが選択状態になる。
　領域Ｗ１に属する画素Ｐに対応する画素回路２０は、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成し、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。信号処理部１６は、領域Ｗ１に属する複数の画素回路２０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。このようにして、撮像装置１では、ＲＯＩ画像を得ることができる。
　図１７は、画素アレイ１１における、撮像動作に係る複数の画素Ｐの領域の他の一例を表すものである。領域Ｗ２，Ｗ３，Ｗ４は、画素アレイ１１における、ＲＯＩ画像を得たい領域を示す。この例では、画素アレイ１１において、領域Ｗ２は左下に設定され、領域Ｗ３は左右方向の中央における上部に設定され、領域Ｗ３は右下に設定される。
　図１７に示したように、選択制御回路３１は、複数の選択信号ＳＸのうち、領域Ｗ２，Ｗ３，Ｗ４に係る選択信号ＳＸを“１”に設定し、それ以外の選択信号ＳＸを“０”に設定する。この例では、領域Ｗ２～Ｗ４は、横方向において、互いに重なっていないので、複数の選択信号ＳＸのうち、３つの領域Ｗ２～Ｗ４に対応する３つの部分に属する選択信号ＳＸが“１”に設定される。同様に、選択制御回路３２は、複数の選択信号ＳＹのうち、領域Ｗ２，Ｗ３，Ｗ４に係る選択信号ＳＹを“１”に設定し、それ以外の選択信号ＳＹを“０”に設定する。この例では、領域Ｗ２～Ｗ４は、縦方向において、互いに重なっていないので、複数の選択信号ＳＹのうち、３つの領域Ｗ２～Ｗ４に対応する３つの部分に属する選択信号ＳＹが“１”に設定される。その結果、画素アレイ１１では、画素回路２０が選択状態になる９つの領域が設定される。
　これらの９つの領域に属する画素Ｐに対応する画素回路２０は、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成し、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。信号処理部１６は、これらの画素回路２０において生成されたコード値ＣＰ，ＣＤのうち、３つの領域Ｗ２～Ｗ４に属する複数の画素回路２０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。このようにして、撮像装置１では、３つのＲＯＩ画像を得ることができる。
　このように、撮像装置１では、第１の制御信号（制御信号ＴＲＧ）を生成する信号生成回路３３と、複数の第１の選択信号（選択信号ＳＹ）を生成する第１の選択制御回路（選択制御回路３２）と、複数の画素回路２０とを設けるようにした。複数の画素回路２０のそれぞれは、受光量に応じた電荷を生成するフォトダイオードＰＤと、フォトダイオードＰＤにより生成された電荷を蓄積するフローティングディフュージョンＦＤと、オン状態になることによりフォトダイオードＰＤとフローティングディフュージョンＦＤとを接続する第１のスイッチ（トランジスタＭＮ２）と、複数の第１の選択信号（選択信号ＳＹ）のうちの１つおよび第１の制御信号（制御信号ＴＲＧ）に基づいて第１のスイッチ（トランジスタＭＮ２）の動作を制御する第１の回路（論理回路２８）と、フローティングディフュージョンＦＤにおける電圧を含む画素信号ＳＩＧとランプ波形を有する参照信号ＲＥＦとを比較する比較回路２２と有するようにした。これにより、撮像装置１では、例えば、動作例Ｅ１１のように、全ての画素Ｐを選択状態にすることができ、また、動作例Ｅ１４のように、画素ライン単位で、画素Ｐを選択状態にし、あるいは非選択状態にすることができるので、撮像動作の自由度を高めることができる。
　また、撮像装置１では、信号生成回路３３は、第２の制御信号（制御信号ＯＦＧ）を生成し、複数の画素回路２０のそれぞれには、複数の第１の選択信号（選択信号ＳＹ）のうちのいずれか１つである第１の信号が供給されるようにした。第１の回路（論理回路２８）は、第１の信号（選択信号ＳＹ）および第１の制御信号（制御信号ＴＲＧ）に基づいて第１のスイッチ（トランジスタＭＮ２）の動作を制御するようにした。複数の画素回路２０のそれぞれは、オン状態になることによりフォトダイオードＰＤに所定の電圧ＶＯＦＧを印加可能な第２のスイッチ（トランジスタＭＮ１）と、第１の信号（選択信号ＳＹ）および第２の制御信号（制御信号ＯＦＧ）に基づいて第２のスイッチ（トランジスタＭＮ１）の動作を制御する第２の回路（論理回路２９）とを有するようにした。これにより、例えば、フォトダイオードＰＤの電荷を適切に放出しつつ、撮像動作の自由度を高めることができる。
　また、撮像装置１では、複数の第２の選択信号（選択信号ＳＸ）を生成する第２の選択制御回路（選択制御回路３１）を設けるようにした。そして、複数の画素回路２０のそれぞれには、複数の第２の選択信号（選択信号ＳＸ）のうちのいずれか１つである第２の信号が供給され、第１の回路（論理回路２８）は、第１の信号（選択信号ＳＹ）、第２の信号（選択信号ＳＸ）、および第１の制御信号（制御信号ＴＲＧ）に基づいて第１のスイッチ（トランジスタＭＮ２）の動作を制御し、第２の回路（論理回路２９）は、第１の信号（選択信号ＳＹ）、第２の信号（選択信号ＳＸ）、および第２の制御信号（制御信号ＯＦＧ）に基づいて第２のスイッチ（トランジスタＭＮ１）の動作を制御するようにした。これにより、例えば、動作例Ｅ１２，Ｅ１３，Ｅ１５のように、画素Ｐを単位として、画素Ｐを選択状態にし、あるいは非選択状態にすることができるので、撮像動作の自由度を高めることができる。
［効果］
　以上のように本実施の形態では、第１の制御信号を生成する信号生成回路と、複数の第１の選択信号を生成する第１の選択制御回路と、複数の画素回路とを設けるようにした。複数の画素回路のそれぞれは、受光量に応じた電荷を生成するフォトダイオードと、フォトダイオードにより生成された電荷を蓄積するフローティングディフュージョンと、オン状態になることによりフォトダイオードとフローティングディフュージョンとを接続する第１のスイッチと、複数の第１の選択信号のうちの１つおよび第１の制御信号に基づいて第１のスイッチの動作を制御する第１の回路と、フローティングディフュージョンにおける電圧を含む画素信号とランプ波形を有する参照信号とを比較する比較回路と有するようにした。これにより、撮像動作の自由度を高めることができる。
　本実施の形態では、信号生成回路は、第２の制御信号を生成し、複数の画素回路のそれぞれには、複数の第１の選択信号のうちのいずれか１つである第１の信号が供給されるようにした。第１の回路は、第１の信号および第１の制御信号に基づいて第１のスイッチの動作を制御するようにした。複数の画素回路のそれぞれは、オン状態になることによりフォトダイオードに所定の電圧を印加可能な第２のスイッチと、第１の信号および第２の制御信号に基づいて第２のスイッチの動作を制御する第２の回路とを有するようにした。これにより、フォトダイオードの電荷を適切に放出しつつ、撮像動作の自由度を高めることができる。
　本実施の形態では、複数の第２の選択信号を生成する第２の選択制御回路を設けるようにした。そして、複数の画素回路のそれぞれには、複数の第２の選択信号のうちのいずれか１つである第２の信号が供給され、第１の回路は、第１の信号、第２の信号、および第１の制御信号に基づいて第１のスイッチの動作を制御し、第２の回路は、第１の信号、第２の信号、および第２の制御信号に基づいて第２のスイッチの動作を制御するようにした。これにより、撮像動作の自由度を高めることができる。
［変形例１］
　上記実施の形態では、複数の選択信号ＳＸを生成する選択制御回路３１、および複数の選択信号ＳＹを生成する選択制御回路３２の両方を設けたが、これに限定されるものではない。例えば、選択制御回路３１，３２のうちの一方のみを設けてもよい。以下に、本変形例について詳細に説明する。
　図１８は、本変形例に係る画素回路２０Ａの一構成例を表すものである。図１９は、本変形例に係る画素駆動部１５Ａおよび論理回路２８Ａ，２９Ａの一構成例を表すものである。画素回路２０Ａは、受光回路２１Ａを有している。受光回路２１Ａは、論理回路２８Ａ，２９Ａを有している。
　論理回路２８Ａは、画素駆動部１５Ａから供給された制御信号ＴＲＧおよび選択信号ＳＹに基づいて、制御信号ＴＲＧ０を生成するように構成される。論理回路２８Ａは、論理積回路Ｌ１２を有している。論理積回路Ｌ１２は、選択制御回路３２から供給された選択信号ＳＹおよび画素駆動部１５Ａから供給された制御信号ＴＲＧの論理積を求め、その結果を制御信号ＴＲＧ０として出力するように構成される。
　論理回路２９Ａは、画素駆動部１５Ａから供給された制御信号ＯＦＧおよび選択信号ＳＹに基づいて、制御信号ＯＦＧ０を生成するように構成される。論理回路２９Ａは、インバータＬ１５および論理和回路Ｌ１４を有している。インバータＬ１５は、選択制御回路３２から供給された選択信号ＳＹの反転信号を生成するように構成される。論理和回路Ｌ１４は、インバータＬ１５の出力信号および画素駆動部１５Ａから供給された制御信号ＯＦＧの論理和を求め、その結果を制御信号ＯＦＧ０として出力するように構成される。
　画素駆動部１５Ａは、選択制御回路３２と、信号生成回路３３Ａとを有している。信号生成回路３３Ａは、制御信号ＴＲＧ，ＯＦＧ，ＲＳＴ、選択信号ＳＥＬＹ、およびトリガ信号ＳＴＹを生成するように構成される。
　この構成により、変形例に係る撮像装置では、例えば、動作例Ｅ１４（図１３Ａ，１３Ｂ）のように、画素ライン単位で、画素Ｐを選択状態にし、あるいは非選択状態にすることができるので、撮像動作の自由度を高めることができる。
＜２．第２の実施の形態＞
　次に、第２の実施の形態に係る撮像装置２について説明する。本実施の形態は、２つの制御信号ＴＲＧ、および２つの制御信号ＯＦＧを設け、２つの制御信号ＴＲＧの一方、および２つの制御信号ＯＦＧの一方を画素回路に供給するものである。なお、上記第１の実施の形態に係る撮像装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　図２０は、撮像装置２の一構成例を表すものである。撮像装置２は、画素アレイ４１と、画素駆動部４５とを備えている。
　図２１は、画素Ｐに係る画素回路５０の一構成例を表すものである。画素回路５０は、受光回路５１を有している。受光回路５１は、論理回路５８，５９を有している。
　論理回路５８は、画素駆動部４５（図２０）から供給された制御信号ＴＲＧ１，ＴＲＧ２および選択信号ＳＸ，ＳＹに基づいて、制御信号ＴＲＧ０を生成するように構成される。
　論理回路５９は、画素駆動部４５（図２０）から供給された制御信号ＯＦＧ１，ＯＦＧ２および選択信号ＳＸ，ＳＹに基づいて、制御信号ＯＦＧ０を生成するように構成される。
　図２２は、画素駆動部４５および論理回路５８，５９の一構成例を表すものである。
　論理回路５８は、論理積回路Ｌ２１と、インバータＬ２２と、論理積回路Ｌ２３，Ｌ２４と、論理和回路Ｌ２５とを有している。論理積回路Ｌ２１の２つの入力端子は選択信号線ＬＸおよび選択信号線ＬＹにそれぞれ接続される。論理積回路Ｌ２１は、選択信号ＳＸおよび選択信号ＳＹの論理積を求めるように構成される。インバータＬ２２は、論理積回路Ｌ２１の出力信号の反転信号を生成するように構成される。論理積回路Ｌ２３は、論理積回路Ｌ２１の出力信号および画素駆動部４５から供給された制御信号ＴＲＧ１の論理積を求めるように構成される。論理積回路Ｌ２４は、インバータＬ２２の出力信号および画素駆動部４５から供給された制御信号ＴＲＧ２の論理積を求めるように構成される。論理和回路Ｌ２５は、論理積回路Ｌ２３の出力信号および論理積回路Ｌ２４の出力信号の論理和を求め、その結果を制御信号ＴＲＧ０として出力するように構成される。
　図２３は、論理回路５８の真理値表の一例を表すものである。論理回路５８は、破線で示したように、選択信号ＳＸ，ＳＹがともに高レベルである場合には、制御信号ＴＲＧ１を制御信号ＴＲＧ０として出力し、それ以外の場合には、制御信号ＴＲＧ２を制御信号ＴＲＧ０として出力するようになっている。
　論理回路５９（図２２）は、論理積回路Ｌ２６と、インバータＬ２７と、論理積回路Ｌ２８，Ｌ２９と、論理和回路Ｌ３０とを有している。論理積回路Ｌ２６の２つの入力端子は選択信号線ＬＸおよび選択信号線ＬＹにそれぞれ接続される。論理積回路Ｌ２６は、選択信号ＳＸおよび選択信号ＳＹの論理積を求めるように構成される。インバータＬ２７は、論理積回路Ｌ２６の出力信号の反転信号を生成するように構成される。論理積回路Ｌ２８は、論理積回路Ｌ２６の出力信号および画素駆動部４５から供給された制御信号ＯＦＧ１の論理積を求めるように構成される。論理積回路Ｌ２９は、インバータＬ２７の出力信号および画素駆動部４５から供給された制御信号ＯＦＧ２の論理積を求めるように構成される。論理和回路Ｌ３０は、論理積回路Ｌ２８の出力信号および論理積回路Ｌ２９の出力信号の論理和を求め、その結果を制御信号ＯＦＧ０として出力するように構成される。
　図２４は、論理回路５９の真理値表の一例を表すものである。論理回路５９は、破線で示したように、選択信号ＳＸ，ＳＹがともに高レベルである場合には、制御信号ＯＦＧ１を制御信号ＯＦＧ０として出力し、それ以外の場合には、制御信号ＯＦＧ２を制御信号ＯＦＧ０として出力するようになっている。
　画素駆動部４５（図２０，２２）は、制御信号ＴＲＧ１，ＴＲＧ２，ＯＦＧ１，ＯＦＧ２，ＲＳＴと、複数の選択信号ＳＸと、複数の選択信号ＳＹとを生成し、これらの信号を、画素アレイ４１に供給することにより、画素回路５０の動作を制御するようになっている。
　図２２に示したように、画素駆動部４５は、信号生成回路５３を有している。信号生成回路５３は、制御信号ＴＲＧ１，ＴＲＧ２，ＯＦＧ１，ＯＦＧ２，ＲＳＴ、選択信号ＳＥＬＸ，ＳＥＬＹ、およびトリガ信号ＳＴＸ，ＳＴＹを生成するように構成される。
　ここで、信号生成回路５３は、本開示における「信号生成回路」の一具体例に対応する。制御信号ＴＲＧ１は、本開示における「第１の制御信号」の一具体例に対応する。制御信号ＯＦＧ１は、本開示における「第２の制御信号」の一具体例に対応する。制御信号ＴＲＧ２は、本開示における「第３の制御信号」の一具体例に対応する。制御信号ＯＦＧ２は、本開示における「第４の制御信号」の一具体例に対応する。複数の画素回路５０は、本開示における「複数の画素回路」の一具体例に対応する。論理回路５８は、本開示における「第１の回路」の一具体例に対応する。論理回路５９は、本開示における「第２の回路」の一具体例に対応する。
（動作例Ｅ２１）
　撮像装置２は、撮像装置１の動作例Ｅ１１と同様に、画素アレイ４１における全ての画素Ｐを用いて、撮像動作を行うことにより、解像度の高い撮像画像を得ることができる。
　具体的には、選択制御回路３１は、複数の選択信号ＳＸを全て“１”に設定し、選択制御回路３２は、複数の選択信号ＳＹを全て“１”に設定する。これにより、画素アレイ４１では全ての画素Ｐ（画素回路５０）が選択状態になる。
　また、信号生成回路５３は、第１の実施の形態の場合（図８）における制御信号ＴＲＧ，ＯＦＧ，ＲＳＴと同様に、制御信号ＴＲＧ１，ＯＦＧ１，ＲＳＴを生成する。また、信号生成回路５３は、例えば、制御信号ＴＲＧ２を低レベルに維持し、制御信号ＯＦＧ２を高レベルに維持する。
　画素アレイ４１では、全ての画素回路５０は選択状態である。全ての画素回路５０では、論理回路５８は、制御信号ＴＲＧ１を制御信号ＴＲＧ０として出力し、論理回路５９は、制御信号ＯＦＧ１を制御信号ＯＦＧ０として出力する。
　これにより、画素アレイ４１における全ての画素回路５０は、図８に示したように露光動作を行い、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路５０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　信号処理部１６は、選択状態である複数の画素回路５０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。このようにして、撮像装置２では、解像度の高い撮像画像を得ることができる。
（動作例Ｅ２２）
　撮像装置２は、撮像装置１の動作例Ｅ１２と同様に、画素アレイ４１における複数の画素Ｐのうちの一部の画素Ｐを用いて、撮像動作を行うことにより、画素値が間引かれた、解像度の低い撮像画像を得ることができる。
　具体的には、選択制御回路３１は、第１の実施の形態の場合（図１０）と同様に、複数の選択信号ＳＸを、…，“１”，“０”，“０”，“１”，“０”，“０”，…のように、３つに１つの割合で“１”が現れるように設定する。また、選択制御回路３２は、第１の実施の形態の場合（図１０）と同様に、複数の選択信号ＳＹを、…，“１”，“０”，“０”，“１”，“０”，“０”，…のように、３つに１つの割合で“１”が現れるように設定する。
　信号生成回路５３は、第１の実施の形態の場合（図８）における制御信号ＴＲＧ，ＯＦＧ，ＲＳＴと同様に、制御信号ＴＲＧ１，ＯＦＧ１，ＲＳＴを生成する。また、信号生成回路５３は、例えば、制御信号ＴＲＧ２を低レベルに維持し、制御信号ＯＦＧ２を高レベルに維持する。
　画素アレイ４１における複数の画素回路５０のうち、選択信号ＳＸ，ＳＹがともに高レベルに設定された画素回路５０は、選択状態に設定される。選択状態である画素回路５０では、論理回路５８は、制御信号ＴＲＧ１を制御信号ＴＲＧ０として出力し、論理回路５９は、制御信号ＯＦＧ１を制御信号ＯＦＧ０として出力する。選択状態である画素回路５０は、このような制御信号ＴＲＧ０，ＯＦＧ０に基づいて露光動作を行い、図８に示したように、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路５０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　また、画素アレイ４１における複数の画素回路５０のうち、選択信号ＳＸ，ＳＹのうちの少なくとも一方が低レベルに設定された画素回路５０は、非選択状態に設定される。非選択状態である画素回路５０では、論理回路５８は、制御信号ＴＲＧ２を制御信号ＴＲＧ０として出力し、論理回路５９は、制御信号ＯＦＧ２を制御信号ＯＦＧ０として出力する。制御信号ＴＲＧ２は低レベルに維持され、制御信号ＯＦＧ２は高レベルに維持されるので、論理回路５８は制御信号ＴＲＧ０を低レベルに維持し、論理回路５９は制御信号ＯＦＧ０を高レベルに維持する。よって、非選択状態である画素回路５０は、露光動作を行わない。
　信号処理部１６は、選択状態である複数の画素回路５０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。このようにして、撮像装置２では、解像度の低い撮像画像を得ることができる。
（動作例Ｅ２３）
　撮像装置２では、撮像装置１の動作例Ｅ１３と同様に、画素アレイ４１における複数の画素Ｐのうちの一部の画素Ｐを用いて、撮像動作を行う際、非選択状態である画素回路５０に係るコード値ＣＰ，ＣＤを利用して、画素値に含まれるノイズ成分を低減することができる。
（動作例Ｅ２４）
　撮像装置２は、撮像装置１の動作例Ｅ１４と同様に、画素アレイ４１における複数の画素Ｐを、画素ライン単位で選択して撮像動作を行うことにより、インターレース動作を行うことができる。特に、撮像装置２では、サブフレーム間において、露光期間が重なるようにすることができる。以下に、この動作について、詳細に説明する。
　図２５は、画素アレイ４１における、撮像動作に係る画素Ｐの一例を表すものである。図２５では、太線で示した画素Ｐは選択状態である画素Ｐを示し、それ以外の画素Ｐは非選択状態である画素Ｐを示す。
　選択制御回路３１は、複数の選択信号ＳＸを全て“１”に設定する。また、選択制御回路３２は、複数の選択信号ＳＹを、…，“１”，“１”，“０”，“０”，“１”，“１”，“０”，“０”…のように、２つの“１”と２つの“０”を繰り返すように設定する。高レベルの選択信号ＳＸ、および高レベルの選択信号ＳＹが供給された画素Ｐは選択状態になり、それ以外の画素Ｐは非選択状態になる。この例では、図２５において、上から１番目および２番目の画素ラインに属する画素Ｐが選択状態になり、上から３番目および４番目の画素ラインに属する画素Ｐが非選択状態になり、上から５番目および６番目の画素ラインに属する画素Ｐが選択状態になり、上から７番目および８番目の画素ラインに属する画素Ｐが非選択状態になる。
　図２６は、動作例Ｅ２４における画素回路５０の一動作例を表すものであり、（Ａ）は同期信号ＸＶＳの波形を示し、（Ｂ）は制御信号ＲＳＴの波形を示し、（Ｃ）は制御信号ＯＦＧ１の波形を示し、（Ｄ）は制御信号ＴＲＧ１の波形を示し、（Ｅ）は制御信号ＯＦＧ１の波形を示し、（Ｆ）は制御信号ＴＲＧ２の波形を示し、（Ｇ）は選択信号ＳＥＬＸ，ＳＥＬＹを示し、（Ｈ）はトリガ信号ＳＴＸ，ＳＴＹの波形を示し、（Ｉ）は１番目の画素ラインＬ１および２番目の画素ラインＬ２に属する画素回路５０における制御信号ＯＦＧ０の波形を示し、（Ｊ）は１番目の画素ラインＬ１および２番目の画素ラインＬ２に属する画素回路５０における画素回路５０における制御信号ＴＲＧ０の波形を示し、（Ｋ）は３番目の画素ラインＬ３および４番目の画素ラインＬ４に属する画素回路５０における制御信号ＯＦＧ０の波形を示し、（Ｌ）は３番目の画素ラインＬ３および４番目の画素ラインＬ４に属する画素回路５０における制御信号ＴＲＧ０の波形を示し、（Ｍ）は参照信号ＲＥＦの波形を示す。
　例えば、この動作モードに設定する場合には、まず、タイミングｔ４１において、画素駆動部４５の信号生成回路５３は、シリアル信号である選択信号ＳＥＬＸを選択制御回路３１に供給するとともに、シリアル信号である選択信号ＳＥＬＹを選択制御回路３２に供給する（図２６（Ｇ））。
　そして、信号生成回路５３が選択信号ＳＥＬＸ，ＳＥＬＹを供給し終えた後のタイミングｔ４２において、信号生成回路５３は、トリガ信号ＳＴＸ，ＳＴＹを生成する（図２６（Ｈ））。これにより、選択制御回路３１は、選択信号ＳＥＬＸに応じた複数の選択信号ＳＸを、複数の選択信号線ＬＸを介して画素アレイ４１に対して供給し、選択制御回路３２は、選択信号ＳＥＬＹに応じた複数の選択信号ＳＹを、複数の選択信号線ＬＹを介して画素アレイ４１に対して供給する。
　画素ラインＬ１，Ｌ２に属する画素回路５０では、論理回路５８は、制御信号ＴＲＧ１を制御信号ＴＲＧ０として出力し（図２６（Ｄ），（Ｊ））、論理回路５９は、制御信号ＯＦＧ１を制御信号ＯＦＧ０として出力する（図２６（Ｃ），（Ｉ））。例えば、論理回路５９は、タイミングｔ４４において制御信号ＯＦＧ０を低レベルから高レベルに変化させ、このタイミングｔ４４から所定の時間が経過した後に、制御信号ＯＦＧ０を高レベルから低レベルに変化させる（図２６（Ｉ））。また、論理回路５８は、タイミングｔ４７において制御信号ＴＲＧ０を低レベルから高レベルに変化させ、このタイミングｔ４７から所定の時間が経過した後に、制御信号ＴＲＧ０を高レベルから低レベルに変化させる（図２６（Ｊ））。このようにして、露光期間ＴＥが設定される。画素ラインＬ１，Ｌ２に属する画素回路５０は、このような制御信号ＴＲＧ０，ＯＦＧ０に基づいて露光動作を行い、図８に示したように、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路５０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　また、画素ラインＬ３，Ｌ４に属する画素回路５０では、論理回路５８は、制御信号ＴＲＧ２を制御信号ＴＲＧ０として出力し（図２６（Ｆ），（Ｌ））、論理回路５９は、制御信号ＯＦＧ２を制御信号ＯＦＧ０として出力する（図２６（Ｅ），（Ｋ））。例えば、論理回路５９は、タイミングｔ４３において制御信号ＯＦＧ０を低レベルから高レベルに変化させ、このタイミングｔ４３から所定の時間が経過した後に、制御信号ＯＦＧ０を高レベルから低レベルに変化させる（図２６（Ｋ））。また、論理回路５８は、タイミングｔ４５において制御信号ＴＲＧ０を低レベルから高レベルに変化させ、このタイミングｔ４５から所定の時間が経過した後に、制御信号ＴＲＧ０を高レベルから低レベルに変化させる（図２６（Ｌ））。このようにして、露光期間ＴＥが設定される。画素ラインＬ３，Ｌ４に属する画素回路５０は、このような制御信号ＴＲＧ０，ＯＦＧ０に基づいて露光動作を行い、図８に示したように、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路５０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　この例では、露光期間ＴＥの長さを上記第１の実施の形態の場合（図４）よりも長くしている。これにより、画素ラインＬ１，Ｌ２に属する画素回路５０に係る露光期間ＴＥと、画素ラインＬ３，Ｌ４に属する画素回路５０に係る露光期間ＴＥとは、一部が互いに重なる。
　信号処理部１６は、選択状態である複数の画素回路５０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成し、非選択状態である複数の画素回路５０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。このようにして、撮像装置２では、インターレース動作を行うことができる。
　撮像装置２では、上記第１の実施の形態の場合（図１３Ａ，１３Ｂ）とは異なり、サブフレーム期間ごとに複数の選択信号ＳＹを設定する必要がないので、動作をシンプルにすることができる。また、このように、上記第１の実施の形態の場合（図４）に比べて、露光期間ＴＥの長さを長くすることができる。
（動作例Ｅ２５）
　撮像装置２は、撮像装置１の動作例Ｅ１５と同様に、画素アレイ４１における複数の画素Ｐのうちの、ある画像領域に属する複数の画素Ｐを用いて、撮像動作を行うことにより、ＲＯＩ画像を得ることができる。
　例えば、１つのＲＯＩ領域を設定する場合には、選択制御回路３１は、第１の実施の形態の場合（図１６）と同様に、複数の選択信号ＳＸのうち、領域Ｗ１に係る選択信号ＳＸを“１”に設定し、それ以外の選択信号ＳＸを“０”に設定する。同様に、選択制御回路３２は、複数の選択信号ＳＹのうち、領域Ｗ１に係る選択信号ＳＹを“１”に設定し、それ以外の選択信号ＳＹを“０”に設定する。このようにして、画素アレイ４１では、領域Ｗ１に属する複数の画素Ｐが選択状態になる。
　信号生成回路５３は、第１の実施の形態の場合（図８）における制御信号ＴＲＧ，ＯＦＧ，ＲＳＴと同様に、制御信号ＴＲＧ１，ＯＦＧ１，ＲＳＴを生成する。また、信号生成回路５３は、制御信号ＴＲＧ２を低レベルに維持し、制御信号ＯＦＧ２を高レベルに維持する。
　領域Ｗ１に属する画素Ｐに対応する画素回路５０は、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成し、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。信号処理部１６は、領域Ｗ１に属する複数の画素回路５０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。このようにして、撮像装置２では、ＲＯＩ画像を得ることができる。
　例えば、３つのＲＯＩ領域を設定する場合には、選択制御回路３１は、第１の実施の形態の場合（図１８）と同様に、複数の選択信号ＳＸのうち、領域Ｗ２，Ｗ３，Ｗ４に係る選択信号ＳＸを“１”に設定し、それ以外の選択信号ＳＸを“０”に設定する。同様に、選択制御回路３２は、複数の選択信号ＳＹのうち、領域Ｗ２，Ｗ３，Ｗ４に係る選択信号ＳＹを“１”に設定し、それ以外の選択信号ＳＹを“０”に設定する。その結果、画素アレイ４１では、画素回路５０が選択状態になる９つの領域が設定される。
　信号生成回路５３は、第１の実施の形態の場合（図８）における制御信号ＴＲＧ，ＯＦＧ，ＲＳＴと同様に、制御信号ＴＲＧ１，ＯＦＧ１，ＲＳＴを生成する。また、信号生成回路５３は、制御信号ＴＲＧ２を低レベルに維持し、制御信号ＯＦＧ２を高レベルに維持する。
　これらの９つの領域に属する画素Ｐに対応する画素回路５０は、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成し、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。信号処理部１６は、これらの画素回路５０において生成されたコード値ＣＰ，ＣＤのうち、３つの領域Ｗ２～Ｗ４に属する複数の画素回路５０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。このようにして、撮像装置２では、３つのＲＯＩ画像を得ることができる。
　このように、撮像装置２では、信号生成回路５３は、第３の制御信号（制御信号ＴＲＧ２）および第４の制御信号（制御信号ＯＦＧ２）を生成するようにした。そして、第１の回路（論理回路５８）は、第１の信号（選択信号ＳＹ）、第２の信号（選択信号ＳＸ）、第１の制御信号（制御信号ＴＲＧ１）、および第３の制御信号（制御信号ＴＲＧ２）に基づいて第１のスイッチ（トランジスタＭＮ２）の動作を制御するようにした。また、第２の回路（論理回路５９）は、第１の信号（選択信号ＳＹ）、第２の信号（選択信号ＳＸ）、第２の制御信号（制御信号ＯＦＧ１）、および第４の制御信号（制御信号ＯＦＧ２）に基づいて第２のスイッチ（トランジスタＭＮ１）の動作を制御するようにした。これにより、例えば、画素回路５０は、制御信号ＴＲＧ１，ＯＦＧ１および制御信号ＴＲＧ２，ＯＦＧ２のうちの一方に基づいて選択的に動作することができるので、撮像動作の自由度を高めることができる。
　以上のように本実施の形態では、信号生成回路は、第３の制御信号および第４の制御信号を生成するようにした。そして、第１の回路は、第１の信号、第２の信号、第１の制御信号、および第３の制御信号に基づいて第１のスイッチの動作を制御するようにした。また、第２の回路は、第１の信号、第２の信号、第２の制御信号、および第４の制御信号に基づいて第２のスイッチの動作を制御するようにした。これにより、撮像動作の自由度を高めることができる。
［変形例２］
　上記実施の形態では、画素アレイ４１に複数の画素Ｐを設けるようにした。この画素Ｐは、撮像装置２におけるデフォーカス量を得るための画素を含んでもよい。以下に、本変形例について詳細に説明する。
　図２７は、本変形例に係る画素アレイ４１Ａの一構成例を表すものである。画素アレイ４１Ａは、６つの画素Ｐ（画素ＰＲ，ＰＧｒ，ＰＧｂ，ＰＢ，ＰＦ１，ＰＦ２）を有している。画素ＰＦ１，ＰＦ２は、デフォーカス量を得るための、いわゆる位相差画素である。図２７において、画素ＰＦ１，ＰＦ２に示した斜線領域は、受光面に設けられた遮光膜を示している。画素ＰＦ１は右半分が遮光され、画素ＰＦ２は左半分が遮光される。画素ＰＦ１，ＰＦ２は、この例では、画素ＰＢの代わりに配置される。この例では、画素ＰＦ１は、上から２番目の画素ラインおよび１０番目の画素ラインにおいて、画素ＰＢの代わりに配置される。画素ＰＦ２は、上から６番目の画素ラインにおいて、画素ＰＢの代わりに配置される。なお、画素ＰＦ１，ＰＦ２の配置は、これに限定されるものではなく、様々な配置が可能である。
　図２８は、画素アレイ４１Ａにおける、撮像動作に係る画素Ｐの一例を表すものである。図２８では、太線で示した画素Ｐは選択状態である画素Ｐを示し、それ以外の画素Ｐは非選択状態である画素Ｐを示す。
　図２８に示したように、選択制御回路３１，３２は、画素ＰＦ１，ＰＦ２の位置に合わせて、複数の選択信号ＳＸおよび複数の選択信号ＳＹを生成する。具体的には、この例では、選択制御回路３１は、複数の選択信号ＳＸを、…，“０”，“１”，“０”，“１”，“０”，“１”，“０”，“１”…のように設定し、選択制御回路３２は、複数の選択信号ＳＹを、…，“０”，“１”，“０”，“０”，“０”，“１”，“０”，“０”，…のように設定する。これにより、高レベルの選択信号ＳＸ、および高レベルの選択信号ＳＹが供給された画素ＰＦ１，ＰＦ２は選択状態になり、それ以外の画素Ｐは非選択状態になる。
　図２９は、本変形例に係る画素Ｐに係る画素回路５０の一動作例を表すものであり、（Ａ）は同期信号ＸＶＳの波形を示し、（Ｂ）は制御信号ＲＳＴの波形を示し、（Ｃ）は制御信号ＯＦＧ１の波形を示し、（Ｄ）は制御信号ＴＲＧ１の波形を示し、（Ｅ）は制御信号ＯＦＧ２の波形を示し、（Ｆ）は制御信号ＴＲＧ２の波形を示し、（Ｇ）は選択信号ＳＥＬＸ，ＳＥＬＹを示し、（Ｈ）はトリガ信号ＳＴＸ，ＳＴＹの波形を示し、（Ｉ）は位相差画素（画素ＰＦ１，ＰＦ２）の画素回路５０における制御信号ＯＦＧ０の波形を示し、（Ｊ）は位相差画素の画素回路５０における制御信号ＴＲＧ０の波形を示し、（Ｋ）は通常画素（画素ＰＲ，ＰＧｒ，ＰＧｂ，ＰＢ）の画素回路５０における制御信号ＯＦＧ０の波形を示し、（Ｌ）は通常画素の画素回路５０における制御信号ＴＲＧ０の波形を示し、（Ｍ）は参照信号ＲＥＦの波形を示す。
　例えば、この動作モードに設定する場合には、まず、タイミングｔ５１から始まるフレーム期間Ｆにおいて、画素駆動部４５の信号生成回路５３は、シリアル信号である選択信号ＳＥＬＸを選択制御回路３１に供給するとともに、シリアル信号である選択信号ＳＥＬＹを選択制御回路３２に供給する（図２９（Ｇ））。
　そして、信号生成回路５３が選択信号ＳＥＬＸ，ＳＥＬＹを供給し終えた後のタイミングｔ５２において、信号生成回路５３は、トリガ信号ＳＴＸ，ＳＴＹを生成する（図２９（Ｈ））。これにより、選択制御回路３１は、選択信号ＳＥＬＸに応じた複数の選択信号ＳＸを、複数の選択信号線ＬＸを介して画素アレイ４１Ａに対して供給し、選択制御回路３２は、選択信号ＳＥＬＹに応じた複数の選択信号ＳＹを、複数の選択信号線ＬＹを介して画素アレイ４１Ａに対して供給する。
　位相差画素（画素ＰＦ１，ＰＦ２）における画素回路５０では、論理回路５８は、制御信号ＴＲＧ１を制御信号ＴＲＧ０として出力し（図２９（Ｄ），（Ｊ））、論理回路５９は、制御信号ＯＦＧ１を制御信号ＯＦＧ０として出力する（図２９（Ｃ），（Ｉ））。例えば、論理回路５９は、タイミングｔ５４において制御信号ＯＦＧ０を低レベルから高レベルに変化させ、このタイミングｔ５４から所定の時間が経過した後に、制御信号ＯＦＧ０を高レベルから低レベルに変化させる（図２９（Ｉ））。また、論理回路５８は、タイミングｔ５７において制御信号ＴＲＧ０を低レベルから高レベルに変化させ、このタイミングｔ５７から所定の時間が経過した後に、制御信号ＴＲＧ０を高レベルから低レベルに変化させる（図２９（Ｊ））。このようにして、露光期間ＴＥが設定される。選択状態である画素回路５０は、このような制御信号ＴＲＧ０，ＯＦＧ０に基づいて露光動作を行い、図８に示したように、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路５０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　また、通常画素（画素ＰＲ，ＰＧｒ，ＰＧｂ，ＰＢ）における画素回路５０では、論理回路５８は、制御信号ＴＲＧ２を制御信号ＴＲＧ０として出力し（図２９（Ｆ），（Ｌ））、論理回路５９は、制御信号ＯＦＧ２を制御信号ＯＦＧ０として出力する（図２９（Ｅ），（Ｋ））。例えば、論理回路５９は、タイミングｔ５３において制御信号ＯＦＧ０を低レベルから高レベルに変化させ、このタイミングｔ５３から所定の時間が経過した後に、制御信号ＯＦＧ０を高レベルから低レベルに変化させる（図２９（Ｋ））。また、論理回路５８は、タイミングｔ５５において制御信号ＴＲＧ０を低レベルから高レベルに変化させ、このタイミングｔ５５から所定の時間が経過した後に、制御信号ＴＲＧ０を高レベルから低レベルに変化させる（図２９（Ｌ））。このようにして、露光期間ＴＥが設定される。選択状態である画素回路５０は、このような制御信号ＴＲＧ０，ＯＦＧ０に基づいて露光動作を行い、図８に示したように、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路５０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。タイミングｔ５６～ｔ５７の期間についても同様である。
　信号処理部１６は、例えば、選択状態である複数の画素回路５０において生成されたコード値ＣＰ，ＣＤに基づいて、位相差データを生成するとともに、非選択状態である複数の画素回路５０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。例えば、撮像装置２を搭載したカメラでは、この位相差データに基づいてデフォーカス量を決定し、このデフォーカス量に基づいて、撮影レンズの位置を移動させる。このようにして、カメラでは、オートフォーカスを実現することができる。
　また、撮像装置２では、位相差画素における露光期間ＴＥの長さと、通常画素における露光期間ＴＥの長さをそれぞれ個別に設定することができる。例えば、位相差画素では、図２７に示したように、受光面の半分が遮光されているので、位相差画素における露光期間ＴＥの長さは、通常画素における露光期間ＴＥの長さよりも長いことが望ましい。撮像装置２では、このように、位相差画素に適した露光期間ＴＥを設定することができるので、オートフォーカスの精度を高めることができる。
＜３．第３の実施の形態＞
　次に、第３の実施の形態に係る撮像装置３について説明する。本実施の形態は、複数の選択信号ＳＸ１を生成する選択制御回路、複数の選択信号ＳＹ１を生成する選択制御回路、複数の選択信号ＳＸ２を生成する選択制御回路、および複数の選択信号ＳＹ２を生成する選択制御回路を設け、複数の選択信号ＳＸ１，ＳＹ１により選択された画素回路、および複数の選択信号ＳＸ２，ＳＹ２により選択された画素回路に、制御信号ＴＲＧ，ＯＦＧを供給するものである。なお、上記第１の実施の形態に係る撮像装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　図３０は、撮像装置３の一構成例を表すものである。撮像装置３は、画素アレイ６１と、画素駆動部６５とを備えている。
　図３１は、画素Ｐに係る画素回路７０の一構成例を表すものである。画素回路７０は、受光回路７１を有している。受光回路７１は、論理回路７８，７９を有している。
　論理回路７８は、画素駆動部６５（図３０）から供給された制御信号ＴＲＧおよび選択信号ＳＸ１，ＳＹ１，ＳＸ２，ＳＹ２に基づいて、制御信号ＴＲＧ０を生成するように構成される。
　論理回路７９は、画素駆動部６５（図３０）から供給された制御信号ＯＦＧおよび選択信号ＳＸ１，ＳＹ１，ＳＸ２，ＳＹ２に基づいて、制御信号ＯＦＧ０を生成するように構成される。
　図３２は、画素駆動部６５および論理回路７８，７９の一構成例を表すものである。画素アレイ６１は、複数の選択信号線ＬＸ１と、複数の選択信号線ＬＹ１と、複数の選択信号線ＬＸ２と、複数の選択信号線ＬＹ２とを有している。選択信号線ＬＸ１は、この図３２における縦方向（垂直方向）に延伸するとともに、横方向（水平方向）に並設される。複数の選択信号線ＬＸ１は、画素駆動部６５から供給された複数の選択信号ＳＸ１をそれぞれ伝えるように構成される。選択信号線ＬＹ１は、この図３２における横方向（水平方向）に延伸するとともに、縦方向（垂直方向）に並設される。複数の選択信号線ＬＹ１は、画素駆動部６５から供給された複数の選択信号ＳＹ１をそれぞれ伝えるように構成される。選択信号線ＬＸ２は、この図３２における縦方向に延伸するとともに、横方向に並設される。複数の選択信号線ＬＸ２は、画素駆動部６５から供給された複数の選択信号ＳＸ２をそれぞれ伝えるように構成される。選択信号線ＬＹ２は、この図３２における横方向に延伸するとともに、縦方向に並設される。複数の選択信号線ＬＹ２は、画素駆動部６５から供給された複数の選択信号ＳＹ２をそれぞれ伝えるように構成される。
　論理回路７８は、論理積回路Ｌ３１，Ｌ３２と、論理和回路Ｌ３３と、論理積回路Ｌ３４とを有している。論理積回路Ｌ３１の２つの入力端子は選択信号線ＬＸ１および選択信号線ＬＹ１にそれぞれ接続される。論理積回路Ｌ３１は、選択信号ＳＸ１および選択信号ＳＹ１の論理積を求めるように構成される。論理積回路Ｌ３２の２つの入力端子は選択信号線ＬＸ２および選択信号線ＬＹ２にそれぞれ接続される。論理積回路Ｌ３２は、選択信号ＳＸ２および選択信号ＳＹ２の論理積を求めるように構成される。論理和回路Ｌ３３は、論理積回路Ｌ３１の出力信号および論理積回路Ｌ３２の出力信号の論理和を求めるように構成される。論理積回路Ｌ３４は、論理和回路Ｌ３３の出力信号および画素駆動部６５から供給された制御信号ＴＲＧの論理積を求め、その結果を制御信号ＴＲＧ０として出力するように構成される。
　図３３は、論理回路７８の真理値表の一例を表すものである。論理回路７８は、破線で示したように、選択信号ＳＸ１，ＳＹ１がともに高レベルであることと、選択信号ＳＸ２，ＳＹ２がともに高レベルであることとのうちの少なくとも一方が満たされた場合に、制御信号ＴＲＧを制御信号ＴＲＧ０として出力し、それ以外の場合に、制御信号ＴＲＧ０を低レベルにするようになっている。
　論理回路７９（図３２）は、否定論理積回路Ｌ３５，Ｌ３６と、論理積回路Ｌ３７と、論理和回路Ｌ３８とを有している。否定論理積回路Ｌ３５の２つの入力端子は選択信号線ＬＸ１および選択信号線ＬＹ１にそれぞれ接続される。否定論理積回路Ｌ３５は、選択信号ＳＸ１および選択信号ＳＹ１の否定論理積を求めるように構成される。否定論理積回路Ｌ３６の２つの入力端子は選択信号線ＬＸ２および選択信号線ＬＹ２にそれぞれ接続される。否定論理積回路Ｌ３６は、選択信号ＳＸ２および選択信号ＳＹ２の否定論理積を求めるように構成される。論理積回路Ｌ３７は、否定論理積回路Ｌ３５の出力信号および否定論理積回路Ｌ３６の出力信号の論理積を求めるように構成される。論理和回路Ｌ３８は、論理積回路Ｌ３７の出力信号および画素駆動部６５から供給された制御信号ＯＦＧの論理和を求め、その結果を制御信号ＯＦＧ０として出力するように構成される。
　図３４は、論理回路７９の真理値表の一例を表すものである。論理回路７９は、破線で示したように、選択信号ＳＸ１，ＳＹ１がともに高レベルであることと、選択信号ＳＸ２，ＳＹ２がともに高レベルであることとのうちの少なくとも一方が満たされた場合に、制御信号ＯＦＧを制御信号ＯＦＧ０として出力し、それ以外の場合に、制御信号ＯＦＧ０を高レベルにするようになっている。
　画素駆動部６５（図３０，３２）は、制御信号ＴＲＧ，ＯＦＧ，ＲＳＴと、複数の選択信号ＳＸ１と、複数の選択信号ＳＹ１と、複数の選択信号ＳＸ２と、複数の選択信号ＳＹ２とを生成し、これらの信号を、画素アレイ６１に供給することにより、画素回路７０の動作を制御するようになっている。
　図３２に示したように、画素駆動部６５は、選択制御回路３１，１３１，３２，１３２と、信号生成回路７３を有している。なお、この図３２では、図５などとは異なり、選択制御回路３１，３２を簡略化して描いている。
　選択制御回路３１は、信号生成回路７３から供給された選択信号ＳＥＬＸ１およびトリガ信号ＳＴＸ１に基づいて、複数の選択信号ＳＸ１を生成するように構成される。選択制御回路１３１は、信号生成回路７３から供給された選択信号ＳＥＬＸ２およびトリガ信号ＳＴＸ２に基づいて、複数の選択信号ＳＸ２を生成するように構成される。選択制御回路１３１の回路構成は、選択制御回路３１の回路構成（例えば図５）と同様である。
　選択制御回路３２は、信号生成回路７３から供給された選択信号ＳＥＬＹ１およびトリガ信号ＳＴＹ１に基づいて、複数の選択信号ＳＹ１を生成するように構成される。選択制御回路１３２は、信号生成回路７３から供給された選択信号ＳＥＬＹ２およびトリガ信号ＳＴＹ２に基づいて、複数の選択信号ＳＹ２を生成するように構成される。選択制御回路１３２の回路構成は、選択制御回路３２の回路構成（例えば図５）と同様である。
　信号生成回路７３は、制御信号ＴＲＧ，ＯＦＧ，ＲＳＴ、選択信号ＳＥＬＸ１，ＳＥＬＸ２，ＳＥＬＹ１，ＳＥＬＹ２、およびトリガ信号ＳＴＸ１，ＳＴＹ１，ＳＴＸ２，ＳＴＹ２を生成するように構成される。
　ここで、信号生成回路７３は、本開示における「信号生成回路」の一具体例に対応する。選択制御回路３２は、本開示における「第１の選択制御回路」の一具体例に対応する。複数の選択信号ＳＹ１は、本開示における「複数の第１の選択信号」の一具体例に対応する。選択制御回路３１は、本開示における「第２の選択制御回路」の一具体例に対応する。複数の選択信号ＳＸ１は、本開示における「複数の第２の選択信号」の一具体例に対応する。選択制御回路１３２は、本開示における「第３の選択制御回路」の一具体例に対応する。複数の選択信号ＳＹ２は、本開示における「複数の第３の選択信号」の一具体例に対応する。選択制御回路１３１は、本開示における「第４の選択制御回路」の一具体例に対応する。複数の選択信号ＳＸ２は、本開示における「複数の第４の選択信号」の一具体例に対応する。複数の画素回路７０は、本開示における「複数の画素回路」の一具体例に対応する。論理回路７８は、本開示における「第１の回路」の一具体例に対応する。論理回路７９は、本開示における「第２の回路」の一具体例に対応する。
（動作例Ｅ３１）
　撮像装置３は、撮像装置１の動作例Ｅ１１と同様に、画素アレイ６１における全ての画素Ｐを用いて、撮像動作を行うことにより、解像度の高い撮像画像を得ることができる。
　具体的には、例えば、選択制御回路３１は、複数の選択信号ＳＸ１を全て“１”に設定し、選択制御回路３２は、複数の選択信号ＳＹ１を全て“１”に設定する。また、選択制御回路１３１は、複数の選択信号ＳＸ２を全て“０”に設定し、選択制御回路１３２は、複数の選択信号ＳＹ２を全て“０”に設定する。これにより、画素アレイ６１では全ての画素Ｐ（画素回路７０）が選択状態になる。よって、全ての画素回路７０では、論理回路７８は、制御信号ＴＲＧを制御信号ＴＲＧ０として出力し、論理回路７９は、制御信号ＯＦＧを制御信号ＯＦＧ０として出力する。
　これにより、画素アレイ６１における全ての画素回路７０は、図８に示したように露光動作を行い、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路７０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　信号処理部１６は、選択状態である複数の画素回路７０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。このようにして、撮像装置３では、解像度の高い撮像画像を得ることができる。
（動作例Ｅ３２）
　撮像装置３は、撮像装置１の動作例Ｅ１２と同様に、画素アレイ６１における複数の画素Ｐのうちの一部の画素Ｐを用いて、撮像動作を行うことにより、画素値が間引かれた、解像度の低い撮像画像を得ることができる。
　具体的には、選択制御回路３１は、第１の実施の形態の場合（図１０）と同様に、複数の選択信号ＳＸ１を、…，“１”，“０”，“０”，“１”，“０”，“０”，…のように、３つに１つの割合で“１”が現れるように設定する。また、選択制御回路３２は、第１の実施の形態の場合（図１０）と同様に、複数の選択信号ＳＹ１を、…，“１”，“０”，“０”，“１”，“０”，“０”，…のように、３つに１つの割合で“１”が現れるように設定する。また、選択制御回路１３１は、複数の選択信号ＳＸ２を全て“０”に設定し、選択制御回路１３２は、複数の選択信号ＳＹ２を全て“０”に設定する。
　画素アレイ６１における複数の画素回路７０のうち、選択信号ＳＸ１，ＳＹ１がともに高レベルに設定された画素回路７０は、選択状態に設定される。選択状態である画素回路７０では、論理回路７８は、制御信号ＴＲＧを制御信号ＴＲＧ０として出力し、論理回路７９は、制御信号ＯＦＧを制御信号ＯＦＧ０として出力する。選択状態である画素回路７０は、このような制御信号ＴＲＧ０，ＯＦＧ０に基づいて露光動作を行い、図８に示したように、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路７０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　また、画素アレイ６１における複数の画素回路７０のうち、選択信号ＳＸ１，ＳＹ１のうちの少なくとも一方が低レベルに設定された画素回路７０は、非選択状態に設定される。非選択状態である画素回路７０では、論理回路７８は制御信号ＴＲＧ０を低レベルに維持し、論理回路７９は制御信号ＯＦＧ０を高レベルに維持する。よって、非選択状態である画素回路７０は、露光動作を行わない。
　信号処理部１６は、選択状態である複数の画素回路７０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。このようにして、撮像装置３では、解像度の低い撮像画像を得ることができる。
（動作例Ｅ３３）
　撮像装置３では、撮像装置１の動作例Ｅ１３と同様に、画素アレイ６１における複数の画素Ｐのうちの一部の画素Ｐを用いて、撮像動作を行う際、非選択状態である画素回路７０に係るコード値ＣＰ，ＣＤを利用して、画素値に含まれるノイズ成分を低減することができる。
（動作例Ｅ３４）
　撮像装置３は、撮像装置１の動作例Ｅ１４と同様に、画素アレイ６１における複数の画素Ｐを、画素ライン単位で選択して撮像動作を行うことにより、インターレース動作を行うことができる。
　具体的には、サブフレーム期間ＳＦ１において、第１の実施の形態の場合（図１３Ａ）と同様に、選択制御回路３１は、複数の選択信号ＳＸ１を全て“１”に設定する。また、選択制御回路３２は、複数の選択信号ＳＹ１を、…，“１”，“１”，“０”，“０”，“１”，“１”，“０”，“０”…のように、２つの“１”と２つの“０”を繰り返すように設定する。また、選択制御回路１３１は、複数の選択信号ＳＸ２を全て“０”に設定し、選択制御回路１３２は、複数の選択信号ＳＹ２を全て“０”に設定する。
　また、サブフレーム期間ＳＦ２において、第１の実施の形態の場合（図１３Ｂ）と同様に、選択制御回路３１は、複数の選択信号ＳＸ１を全て“１”に設定する。また、選択制御回路３２は、複数の選択信号ＳＹ１を、…，“０”，“０”，“１”，“１”，“０”，“０”，“１”，“１”…のように、２つの“０”と２つの“１”を繰り返すように設定する。また、選択制御回路１３１は、複数の選択信号ＳＸ２を全て“０”に設定し、選択制御回路１３２は、複数の選択信号ＳＹ２を全て“０”に設定する。
　サブフレーム期間ＳＦ１において、画素ラインＬ１, Ｌ２に属する画素回路７０では、論理回路７８は、制御信号ＴＲＧを制御信号ＴＲＧ０として出力し、論理回路７９は、制御信号ＯＦＧを制御信号ＯＦＧ０として出力する。画素ラインＬ１，Ｌ２に属する画素回路７０は、このような制御信号ＴＲＧ０，ＯＦＧ０に基づいて露光動作を行い、図８に示したように、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路７０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　また、サブフレーム期間ＳＦ１において、画素ラインＬ３，Ｌ４に属する画素回路７０では、論理回路７８は制御信号ＴＲＧ０を低レベルに維持し、論理回路７９は制御信号ＯＦＧ０を高レベルに維持する。よって、画素ラインＬ３，Ｌ４に属する画素回路７０は、露光動作を行わない。
　サブフレーム期間ＳＦ２において、画素ラインＬ３, Ｌ４に属する画素回路７０では、論理回路７８は、制御信号ＴＲＧを制御信号ＴＲＧ０として出力し、論理回路７９は、制御信号ＯＦＧを制御信号ＯＦＧ０として出力する。画素ラインＬ３，Ｌ４に属する画素回路７０は、このような制御信号ＴＲＧ０，ＯＦＧ０に基づいて露光動作を行い、図８に示したように、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路７０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　また、サブフレーム期間ＳＦ２において、画素ラインＬ１，Ｌ２に属する画素回路７０では、論理回路７８は制御信号ＴＲＧ０を低レベルに維持し、論理回路７９は制御信号ＯＦＧ０を高レベルに維持する。よって、画素ラインＬ１，Ｌ２に属する画素回路７０は、露光動作を行わない。
　信号処理部１６は、選択状態である複数の画素回路７０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。このようにして、撮像装置３では、インターレース動作を行うことができる。
（動作例Ｅ３５）
　撮像装置３は、撮像装置１の動作例Ｅ１５と同様に、画素アレイ６１における複数の画素Ｐのうちの、ある画像領域に属する複数の画素Ｐを用いて、撮像動作を行うことにより、ＲＯＩ画像を得ることができる。以下に、この動作について、詳細に説明する。
　図３５は、画素アレイ６１における、撮像動作に係る複数の画素Ｐの領域の一例を表すものである。領域Ｗ５，Ｗ６は、画素アレイ６１における、ＲＯＩ画像を得たい領域を示す。
　図３５に示したように、選択制御回路３１は、複数の選択信号ＳＸ１のうち、領域Ｗ５に係る選択信号ＳＸ１を“１”に設定し、それ以外の選択信号ＳＸ１を“０”に設定する。選択制御回路３２は、複数の選択信号ＳＹ１のうち、領域Ｗ５に係る選択信号ＳＹ１を“１”に設定し、それ以外の選択信号ＳＹ１を“０”に設定する。また、選択制御回路１３１は、複数の選択信号ＳＸ２のうち、領域Ｗ６に係る選択信号ＳＸ２を“１”に設定し、それ以外の選択信号ＳＸ２を“０”に設定する。選択制御回路１３２は、複数の選択信号ＳＹ２のうち、領域Ｗ６に係る選択信号ＳＹ２を“１”に設定し、それ以外の選択信号ＳＹ２を“０”に設定する。この例では、領域Ｗ５および領域Ｗ６は、縦方向において、互いに重なっている。このようにして、画素アレイ６１では、画素回路７０が選択状態になる２つの領域が設定される。
　選択状態である画素回路７０は、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成し、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。信号処理部１６は、２つの領域Ｗ５，Ｗ６に属する複数の画素回路７０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。このようにして、撮像装置３では、２つのＲＯＩ画像を得ることができる。
　このように、撮像装置３では、複数の第３の選択信号（選択信号ＳＹ２）を生成する第３の選択制御回路（選択制御回路１３２）と、複数の第４の選択信号（選択信号ＳＸ２）を生成する第４の選択制御回路とを設けるようにした。複数の画素回路７０のそれぞれには、複数の第３の選択信号（選択信号ＳＹ２）のうちのいずれか１つである第３の信号が供給されるとともに、複数の第４の選択信号（選択信号ＳＸ２）のうちのいずれか１つである第４の信号が供給されるようにした。第１の回路（論理回路７８）は、第１の信号（選択信号ＳＹ１）、第２の信号（選択信号ＳＸ１）、第３の信号（選択信号ＳＹ２）、第４の信号（選択信号ＳＸ２）、および第１の制御信号（制御信号ＴＲＧ）に基づいて第１のスイッチ（トランジスタＭＮ２）の動作を制御するようにした。また、第２の回路（論理回路７９）は、第１の信号（選択信号ＳＹ１）、第２の信号（選択信号ＳＸ１）、第３の信号（選択信号ＳＹ２）、第４の信号（選択信号ＳＸ２）、および第２の制御信号（制御信号ＯＦＧ）に基づいて第２のスイッチ（トランジスタＭＮ１）の動作を制御するようにした。これにより、例えば、画素回路７０は、動作例Ｅ３５のように、横方向または縦方向において、２つの領域が互いに重なっている場合でも、２つのＲＯＩ画像を得ることができるので、撮像動作の自由度を高めることができる。
　以上のように本実施の形態では、複数の第３の選択信号を生成する第３の選択制御回路と、複数の第４の選択信号を生成する第４の選択制御回路とを設けるようにした。複数の画素回路のそれぞれには、複数の第３の選択信号のうちのいずれか１つである第３の信号が供給されるとともに、複数の第４の選択信号のうちのいずれか１つである第４の信号が供給されるようにした。第１の回路は、第１の信号、第２の信号、第３の信号、第４の信号、および第１の制御信号に基づいて第１のスイッチの動作を制御するようにした。また、第２の回路は、第１の信号、第２の信号、第３の信号、第４の信号、および第２の制御信号に基づいて第２のスイッチの動作を制御するようにした。これにより、撮像動作の自由度を高めることができる。
［変形例３］
　上記実施の形態では、複数の選択信号ＳＸ１を生成する選択制御回路３１、複数の選択信号ＳＹ１を生成する選択制御回路３２、複数の選択信号ＳＸ２を生成する選択制御回路１３１、および複数の選択信号ＳＹ２を生成する選択制御回路１３２を設け、複数の選択信号ＳＸ１，ＳＹ１により選択された画素回路、および複数の選択信号ＳＸ２，ＳＹ２により選択された画素回路に、制御信号ＴＲＧ，ＯＦＧを供給したが、これに限定されるものではない。これに代えて、例えば、複数の選択信号ＳＸ１を生成する選択制御回路、複数の選択信号ＳＹ１を生成する選択制御回路、複数の選択信号ＳＸ２を生成する選択制御回路、複数の選択信号ＳＹ２を生成する選択制御回路、複数の選択信号ＳＸ３を生成する選択制御回路、および複数の選択信号ＳＹ３を生成する選択制御回路を設け、複数の選択信号ＳＸ１，ＳＹ１により選択された画素回路、複数の選択信号ＳＸ２，ＳＹ２により選択された画素回路、および複数の選択信号ＳＸ３，ＳＹ３により選択された画素回路に、制御信号ＴＲＧ，ＯＦＧを供給してもよい。この場合には、例えば、横方向または縦方向において、３つの領域が互いに重なっている場合でも、３つのＲＯＩ画像を得ることができる。
＜４．第４の実施の形態＞
　次に、第４の実施の形態に係る撮像装置４について説明する。本実施の形態は、複数の選択信号ＳＸ１を生成する選択制御回路、複数の選択信号ＳＹ１を生成する選択制御回路、複数の選択信号ＳＸ２を生成する選択制御回路、および複数の選択信号ＳＹ２を生成する選択制御回路を設け、複数の選択信号ＳＸ１，ＳＹ１により選択された画素回路に、制御信号ＴＲＧ１，ＯＦＧ１を供給し、複数の選択信号ＳＸ２，ＳＹ２により選択された画素回路に、制御信号ＴＲＧ２，ＯＦＧ２を供給するものである。なお、上記第３の実施の形態に係る撮像装置３と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　図３６は、撮像装置４の一構成例を表すものである。撮像装置４は、画素アレイ８１と、画素駆動部８５とを備えている。
　図３７は、画素Ｐに係る画素回路９０の一構成例を表すものである。画素回路９０は、受光回路９１を有している。受光回路９１は、論理回路９８，９９を有している。
　論理回路９８は、画素駆動部８５（図３６）から供給された制御信号ＴＲＧ１，ＴＲＧ２および選択信号ＳＸ１，ＳＹ１，ＳＸ２，ＳＹ２に基づいて、制御信号ＴＲＧ０を生成するように構成される。
　論理回路９９は、画素駆動部８５（図３６）から供給された制御信号ＯＦＧ１，ＯＦＧ２および選択信号ＳＸ１，ＳＹ１，ＳＸ２，ＳＹ２に基づいて、制御信号ＯＦＧ０を生成するように構成される。
　図３８は、画素駆動部８５および論理回路９８，９９の一構成例を表すものである。
　論理回路９８は、論理積回路Ｌ４１～Ｌ４３と、インバータＬ４４と、論理積回路Ｌ４５，Ｌ４６と、論理和回路Ｌ４７とを有している。論理積回路Ｌ４１の２つの入力端子は選択信号線ＬＸ１および選択信号線ＬＹ１にそれぞれ接続される。論理積回路Ｌ４１は、選択信号ＳＸ１および選択信号ＳＹ１の論理積を求めるように構成される。論理積回路Ｌ４２の２つの入力端子は選択信号線ＬＸ２および選択信号線ＬＹ２にそれぞれ接続される。論理積回路Ｌ４２は、選択信号ＳＸ２および選択信号ＳＹ２の論理積を求めるように構成される。論理積回路Ｌ４３は、論理積回路Ｌ４１の出力信号および信号生成回路９３から供給された制御信号ＴＲＧ１の論理積を求めるように構成される。インバータＬ４４は、論理積回路Ｌ４２の出力信号の反転信号を生成するように構成される。論理積回路Ｌ４５は、論理積回路Ｌ４３の出力信号およびインバータＬ４４の出力信号の論理積を求めるように構成される。論理積回路Ｌ４６は論理積回路Ｌ４２の出力信号および信号生成回路９３から供給された制御信号ＴＲＧ２の論理積を求めるように構成される。論理和回路Ｌ４７は論理積回路Ｌ４５の出力信号および論理積回路Ｌ４６の出力信号の論理和を求め、その結果を制御信号ＴＲＧ０として出力するように構成される。
　図３９Ａ，３９Ｂは、論理回路９８の真理値表の一例を表すものである。論理回路９８は、破線で示したように、選択信号ＳＸ１，ＳＹ１がともに高レベルであり、かつ選択信号ＳＸ２，ＳＹ２のうちの少なくとも一方が低レベルである場合に、制御信号ＴＲＧ１を制御信号ＴＲＧ０として出力する。論理回路９８は、選択信号ＳＸ２，ＳＹ２がともに高レベルである場合に、制御信号ＴＲＧ２を制御信号ＴＲＧ０として出力する。また、論理回路９８は、それ以外の場合に、制御信号ＴＲＧ０を低レベルにする。
　このように、論理回路９８は、基本的には、選択信号ＳＸ１，ＳＹ１がともに高レベルである場合に、制御信号ＴＲＧ１を制御信号ＴＲＧ０として出力し、選択信号ＳＸ２，ＳＹ２がともに高レベルである場合に、制御信号ＴＲＧ２を制御信号ＴＲＧ０として出力する。また、論理回路９８は、選択信号ＳＸ１，ＳＹ１がともに高レベルであり、かつ選択信号ＳＸ２，ＳＹ２がともに高レベルである場合には、選択信号ＳＸ２，ＳＹ２が優先され、制御信号ＴＲＧ２を制御信号ＴＲＧ０として出力するようになっている。
　論理回路９９は、否定論理積回路Ｌ５１，Ｌ５２と、論理積回路Ｌ５３と、インバータＬ５４と、論理和回路Ｌ５５，Ｌ５６と、論理積回路Ｌ５７とを有している。否定論理積回路Ｌ５１の２つの入力端子は選択信号線ＬＸ１および選択信号線ＬＹ１にそれぞれ接続される。否定論理積回路Ｌ５１は、選択信号ＳＸ１および選択信号ＳＹ１の否定論理積を求めるように構成される。否定論理積回路Ｌ５２の２つの入力端子は選択信号線ＬＸ２および選択信号線ＬＹ２にそれぞれ接続される。否定論理積回路Ｌ５２は、選択信号ＳＸ２および選択信号ＳＹ２の否定論理積を求めるように構成される。論理積回路Ｌ５３は、否定論理積回路Ｌ５１の出力信号および信号生成回路９３から供給された制御信号ＯＦＧ１の論理積を求めるように構成される。インバータＬ５４は、否定論理積回路Ｌ５２の出力信号の反転信号を生成するように構成される。論理和回路Ｌ５５は、論理積回路Ｌ５３の出力信号およびインバータＬ５４の出力信号の論理和を求めるように構成される。論理和回路Ｌ５６は否定論理積回路Ｌ５２の出力信号および信号生成回路９３から供給された制御信号ＯＦＧ２の論理和を求めるように構成される。論理積回路Ｌ５７は論理和回路Ｌ５５の出力信号および論理和回路Ｌ５６の出力信号の論理積を求め、その結果を制御信号ＯＦＧ０として出力するように構成される。
　図４０Ａ，４０Ｂは、論理回路９９の真理値表の一例を表すものである。論理回路９８は、破線で示したように、選択信号ＳＸ１，ＳＹ１がともに高レベルであり、かつ選択信号ＳＸ２，ＳＹ２のうちの少なくとも一方が低レベルである場合に、制御信号ＯＦＧ１を制御信号ＯＦＧ０として出力する。論理回路９９は、選択信号ＳＸ２，ＳＹ２がともに高レベルである場合に、制御信号ＯＦＧ２を制御信号ＯＦＧ０として出力する。また、論理回路９９は、それ以外の場合に、制御信号ＯＦＧ０を高レベルにする。
　このように、論理回路９９は、基本的には、選択信号ＳＸ１，ＳＹ１がともに高レベルである場合に、制御信号ＯＦＧ１を制御信号ＯＦＧ０として出力し、選択信号ＳＸ２，ＳＹ２がともに高レベルである場合に、制御信号ＯＦＧ２を制御信号ＯＦＧ０として出力する。また、論理回路９９は、選択信号ＳＸ１，ＳＹ１がともに高レベルであり、かつ選択信号ＳＸ２，ＳＹ２がともに高レベルである場合には、選択信号ＳＸ２，ＳＹ２が優先され、制御信号ＯＦＧ２を制御信号ＯＦＧ０として出力するようになっている。
　画素駆動部８５（図３６，３８）は、制御信号ＴＲＧ１，ＴＲＧ２，ＯＦＧ１，ＯＦＧ２，ＲＳＴと、複数の選択信号ＳＸ１と、複数の選択信号ＳＹ１と、複数の選択信号ＳＸ２と、複数の選択信号ＳＹ２とを生成し、これらの信号を、画素アレイ８１に供給することにより、画素回路９０の動作を制御するようになっている。
　図３８に示したように、画素駆動部８５は、信号生成回路９３を有している。信号生成回路９３は、制御信号ＴＲＧ１，ＴＲＧ２，ＯＦＧ１，ＯＦＧ２，ＲＳＴ、選択信号ＳＥＬＸ１，ＳＥＬＸ２，ＳＥＬＹ１，ＳＥＬＹ２、およびトリガ信号ＳＴＸ１，ＳＴＹ１，ＳＴＸ２，ＳＴＹ２を生成するように構成される。
　ここで、信号生成回路９３は、本開示における「信号生成回路」の一具体例に対応する。制御信号ＴＲＧ１は、本開示における「第１の制御信号」の一具体例に対応する。制御信号ＯＦＧ１は、本開示における「第２の制御信号」の一具体例に対応する。制御信号ＴＲＧ２は、本開示における「第３の制御信号」の一具体例に対応する。制御信号ＯＦＧ２は、本開示における「第４の制御信号」の一具体例に対応する。選択制御回路３２は、本開示における「第１の選択制御回路」の一具体例に対応する。複数の選択信号ＳＹ１は、本開示における「複数の第１の選択信号」の一具体例に対応する。選択制御回路３１は、本開示における「第２の選択制御回路」の一具体例に対応する。複数の選択信号ＳＸ１は、本開示における「複数の第２の選択信号」の一具体例に対応する。選択制御回路１３２は、本開示における「第３の選択制御回路」の一具体例に対応する。複数の選択信号ＳＹ２は、本開示における「複数の第３の選択信号」の一具体例に対応する。選択制御回路１３１は、本開示における「第４の選択制御回路」の一具体例に対応する。複数の選択信号ＳＸ２は、本開示における「複数の第４の選択信号」の一具体例に対応する。複数の画素回路９０は、本開示における「複数の画素回路」の一具体例に対応する。論理回路９８は、本開示における「第１の回路」の一具体例に対応する。論理回路９９は、本開示における「第２の回路」の一具体例に対応する。
（動作例Ｅ４１）
　撮像装置４は、撮像装置３の動作例Ｅ３１と同様に、画素アレイ８１における全ての画素Ｐを用いて、撮像動作を行うことにより、解像度の高い撮像画像を得ることができる。
　具体的には、例えば、選択制御回路３１は、複数の選択信号ＳＸ１を全て“１”に設定し、選択制御回路３２は、複数の選択信号ＳＹ１を全て“１”に設定する。また、選択制御回路１３１は、複数の選択信号ＳＸ２を全て“０”に設定し、選択制御回路１３２は、複数の選択信号ＳＹ２を全て“０”に設定する。これにより、画素アレイ８１では全ての画素Ｐ（画素回路９０）が選択信号ＳＸ１，ＳＹ１により選択状態になる。
　また、信号生成回路９３は、第１の実施の形態の場合（図８）における制御信号ＴＲＧ，ＯＦＧ，ＲＳＴと同様に、制御信号ＴＲＧ１，ＯＦＧ１，ＲＳＴを生成する。また、信号生成回路９３は、例えば制御信号ＴＲＧ２を低レベルに維持し、制御信号ＯＦＧ２を高レベルに維持する。
　画素アレイ８１では、全ての画素回路９０が選択状態になる。全ての画素回路９０では、論理回路９８は、制御信号ＴＲＧ１を制御信号ＴＲＧ０として出力し、論理回路９９は、制御信号ＯＦＧ１を制御信号ＯＦＧ０として出力する。
　これにより、画素アレイ８１における全ての画素回路９０は、図８に示したように露光動作を行い、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路９０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　信号処理部１６は、選択状態である複数の画素回路９０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。このようにして、撮像装置４では、解像度の高い撮像画像を得ることができる。
（動作例Ｅ４２）
　撮像装置４は、撮像装置３の動作例Ｅ３２と同様に、画素アレイ８１における複数の画素Ｐのうちの一部の画素Ｐを用いて、撮像動作を行うことにより、画素値が間引かれた、解像度の低い撮像画像を得ることができる。
　具体的には、選択制御回路３１は、第１の実施の形態の場合（図１０）と同様に、複数の選択信号ＳＸ１を、…，“１”，“０”，“０”，“１”，“０”，“０”，…のように、３つに１つの割合で“１”が現れるように設定する。また、選択制御回路３２は、第１の実施の形態の場合（図１０）と同様に、複数の選択信号ＳＹ１を、…，“１”，“０”，“０”，“１”，“０”，“０”，…のように、３つに１つの割合で“１”が現れるように設定する。また、選択制御回路１３１は、複数の選択信号ＳＸ２を全て“０”に設定し、選択制御回路１３２は、複数の選択信号ＳＹ２を全て“０”に設定する。
　信号生成回路９３は、第１の実施の形態の場合（図８）における制御信号ＴＲＧ，ＯＦＧ，ＲＳＴと同様に、制御信号ＴＲＧ１，ＯＦＧ１，ＲＳＴを生成する。また、信号生成回路９３は、例えば制御信号ＴＲＧ２を低レベルに維持し、制御信号ＯＦＧ２を高レベルに維持する。
　画素アレイ８１における複数の画素回路９０のうち、選択信号ＳＸ１，ＳＹ１がともに高レベルに設定された画素回路９０は、選択状態に設定される。選択状態である画素回路９０では、論理回路９８は、制御信号ＴＲＧ１を制御信号ＴＲＧ０として出力し、論理回路９９は、制御信号ＯＦＧ１を制御信号ＯＦＧ０として出力する。選択状態である画素回路９０は、このような制御信号ＴＲＧ０，ＯＦＧ０に基づいて露光動作を行い、図８に示したように、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路９０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　また、画素アレイ８１における複数の画素回路９０のうち、選択信号ＳＸ１，ＳＹ１のうちの少なくとも一方が低レベルに設定された画素回路９０は、非選択状態に設定される。非選択状態である画素回路９０では、論理回路９８は、制御信号ＴＲＧ０を低レベルに維持し、論理回路７９は、制御信号ＯＦＧ０を高レベルに維持する。よって、非選択状態である画素回路９０は、露光動作を行わない。
　信号処理部１６は、選択状態である複数の画素回路９０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。このようにして、撮像装置４では、解像度の低い撮像画像を得ることができる。
（動作例Ｅ４３）
　撮像装置４では、撮像装置３の動作例Ｅ３３と同様に、画素アレイ８１における複数の画素Ｐのうちの一部の画素Ｐを用いて、撮像動作を行う際、非選択状態である画素回路５０に係るコード値ＣＰ，ＣＤを利用して、画素値に含まれるノイズ成分を低減することができる。
（動作例Ｅ４４）
　撮像装置４は、撮像装置３の動作例Ｅ３４と同様に、画素アレイ８１における複数の画素Ｐを、画素ライン単位で選択して撮像動作を行うことにより、インターレース動作を行うことができる。特に、撮像装置４では、サブフレーム間において、露光期間が重なるようにすることができる。以下に、この動作について、詳細に説明する。
　図４１は、画素アレイ８１における、撮像動作に係る画素Ｐの一例を表すものである。図４１では、太線で示した画素Ｐは、選択信号ＳＸ１，ＳＹ１により選択状態になった画素Ｐを示し、破線で示した画素Ｐは、選択信号ＳＸ２，ＳＹ２により選択状態になった画素Ｐを示す。
　選択制御回路３１は、複数の選択信号ＳＸ１を全て“１”に設定する。また、選択制御回路３２は、複数の選択信号ＳＹ１を、…，“１”，“１”，“０”，“０”，“１”，“１”，“０”，“０”…のように、２つの“１”と２つの“０”を繰り返すように設定する。選択制御回路１３１は、複数の選択信号ＳＸ２を全て“１”に設定する。また、選択制御回路１３２は、複数の選択信号ＳＹ２を、…，“０”，“０”，“１”，“１”，“０”，“０”，“１”，“１”…のように、２つの“１”と２つの“０”を繰り返すように設定する。この例では、図４１において、上から１番目および２番目の画素ラインに属する画素Ｐは選択信号ＳＸ１，ＳＹ１により選択状態になり、上から３番目および４番目の画素ラインに属する画素Ｐは選択信号ＳＸ２，ＳＹ２により選択状態になり、上から５番目および６番目の画素ラインに属する画素Ｐは選択信号ＳＸ１，ＳＹ１により選択状態になり、上から７番目および８番目の画素ラインに属する画素Ｐは選択信号ＳＸ２，ＳＹ２により選択状態になる。
　図４２は、動作例Ｅ４４における画素回路９０の一動作例を表すものであり、（Ａ）は同期信号ＸＶＳの波形を示し、（Ｂ）は制御信号ＲＳＴの波形を示し、（Ｃ）は制御信号ＯＦＧ１の波形を示し、（Ｄ）は制御信号ＴＲＧ１の波形を示し、（Ｅ）は制御信号ＯＦＧ１の波形を示し、（Ｆ）は制御信号ＴＲＧ２の波形を示し、（Ｇ）は選択信号ＳＥＬＸ１，ＳＥＬＹ１，ＳＥＬＸ２，ＳＥＬＹ２を示し、（Ｈ）はトリガ信号ＳＴＸ１，ＳＴＹ１，ＳＴＸ２，ＳＴＹ２の波形を示し、（Ｉ）は１番目の画素ラインＬ１および２番目の画素ラインＬ２に属する画素回路９０における制御信号ＯＦＧ０の波形を示し、（Ｊ）は１番目の画素ラインＬ１および２番目の画素ラインＬ２に属する画素回路９０における制御信号ＴＲＧ０の波形を示し、（Ｋ）は３番目の画素ラインＬ３および４番目の画素ラインＬ４に属する画素回路９０における制御信号ＯＦＧ０の波形を示し、（Ｌ）は３番目の画素ラインＬ３および４番目の画素ラインＬ４に属する画素回路９０における制御信号ＴＲＧ０の波形を示し、（Ｍ）は参照信号ＲＥＦの波形を示す。
　例えば、この動作モードに設定する場合には、まず、タイミングｔ６１において、画素駆動部８５の信号生成回路９３は、シリアル信号である選択信号ＳＥＬＸ１を選択制御回路３１に供給し、シリアル信号である選択信号ＳＥＬＹ１を選択制御回路３２に供給し、シリアル信号である選択信号ＳＥＬＸ２を選択制御回路１３１に供給し、シリアル信号である選択信号ＳＥＬＹ２を選択制御回路１３２に供給する（図４２（Ｇ））。
　そして、信号生成回路９３が選択信号ＳＥＬＸ１，ＳＥＬＹ１，ＳＥＬＸ２，ＳＥＬＹ２を供給し終えた後のタイミングｔ６２において、信号生成回路９３は、トリガ信号ＳＴＸ１，ＳＴＹ１，ＳＴＸ２，ＳＴＹ２を生成する（図４２（Ｈ））。これにより、選択制御回路３１は、選択信号ＳＥＬＸ１に応じた複数の選択信号ＳＸ１を、複数の選択信号線ＬＸ１を介して画素アレイ８１に対して供給し、選択制御回路３２は、選択信号ＳＥＬＹ１に応じた複数の選択信号ＳＹ１を、複数の選択信号線ＬＹ１を介して画素アレイ８１に対して供給し、選択制御回路１３１は、選択信号ＳＥＬＸ２に応じた複数の選択信号ＳＸ２を、複数の選択信号線ＬＸ２を介して画素アレイ８１に対して供給し、選択制御回路１３２は、選択信号ＳＥＬＹ２に応じた複数の選択信号ＳＹ２を、複数の選択信号線ＬＹ２を介して画素アレイ８１に対して供給する。
　画素ラインＬ１，Ｌ２に属する画素回路９０では、論理回路９８は、制御信号ＴＲＧ１を制御信号ＴＲＧ０として出力し（図４２（Ｄ），（Ｊ））、論理回路９９は、制御信号ＯＦＧ１を制御信号ＯＦＧ０として出力する（図４２（Ｃ），（Ｉ））。例えば、論理回路９９は、タイミングｔ６４において制御信号ＯＦＧ０を低レベルから高レベルに変化させ、このタイミングｔ６４から所定の時間が経過した後に、制御信号ＯＦＧ０を高レベルから低レベルに変化させる（図４２（Ｉ））。また、論理回路９８は、タイミングｔ６７において制御信号ＴＲＧ０を低レベルから高レベルに変化させ、このタイミングｔ６７から所定の時間が経過した後に、制御信号ＴＲＧ０を高レベルから低レベルに変化させる（図４２（Ｊ））。このようにして、露光期間ＴＥが設定される。画素ラインＬ１，Ｌ２に属する画素回路９０は、このような制御信号ＴＲＧ０，ＯＦＧ０に基づいて露光動作を行い、図８に示したように、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路９０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　画素ラインＬ３，Ｌ４に属する画素回路９０では、論理回路９８は、制御信号ＴＲＧ２を制御信号ＴＲＧ０として出力し（図４２（Ｆ），（Ｌ））、論理回路９９は、制御信号ＯＦＧ２を制御信号ＯＦＧ０として出力する（図４２（Ｅ），（Ｋ））。例えば、論理回路９９は、タイミングｔ６３において制御信号ＯＦＧ０を低レベルから高レベルに変化させ、このタイミングｔ６３から所定の時間が経過した後に、制御信号ＯＦＧ０を高レベルから低レベルに変化させる（図４２（Ｋ））。また、論理回路８８は、タイミングｔ６５において制御信号ＴＲＧ０を低レベルから高レベルに変化させ、このタイミングｔ６５から所定の時間が経過した後に、制御信号ＴＲＧ０を高レベルから低レベルに変化させる（図４２（Ｌ））。このようにして、露光期間ＴＥが設定される。画素ラインＬ３，Ｌ４に属する画素回路９０は、このような制御信号ＴＲＧ０，ＯＦＧ０に基づいて露光動作を行い、図８に示したように、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路９０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　この例では、露光期間ＴＥの長さを上記第１の実施の形態の場合（図４）よりも長くしている。これにより、画素ラインＬ１，Ｌ２に属する画素回路９０に係る露光期間ＴＥと、画素ラインＬ３，Ｌ４に属する画素回路９０に係る露光期間ＴＥとは、一部が互いに重なる。
　信号処理部１６は、選択状態である複数の画素回路９０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成し、非選択状態である複数の画素回路５０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。このようにして、撮像装置４では、インターレース動作を行うことができる。
（動作例Ｅ４５）
　撮像装置４は、撮像装置３の動作例Ｅ３５と同様に、画素アレイ８１における複数の画素Ｐのうちの、ある画像領域に属する複数の画素Ｐを用いて、撮像動作を行うことにより、ＲＯＩ画像を得ることができる。特に、撮像装置４では、例えば互いに露光期間ＴＥの長さが異なる２つのＲＯＩ領域を設定することができる。以下に、この動作について、詳細に説明する。
　図４３は、画素アレイ８１における、撮像動作に係る複数の画素Ｐの領域の一例を表すものである。領域Ｗ７～Ｗ１０は、画素アレイ８１における、ＲＯＩ画像を得たい領域を示す。
　図４３に示したように、選択制御回路３１は、複数の選択信号ＳＸ１のうち、領域Ｗ７，Ｗ８に係る選択信号ＳＸ１を“１”に設定し、それ以外の選択信号ＳＸ１を“０”に設定する。選択制御回路３２は、複数の選択信号ＳＹ１のうち、領域Ｗ７，Ｗ８に係る選択信号ＳＹ１を“１”に設定し、それ以外の選択信号ＳＹ１を“０”に設定する。また、選択制御回路１３１は、複数の選択信号ＳＸ２のうち、領域Ｗ９，Ｗ１０に係る選択信号ＳＸ２を“１”に設定し、それ以外の選択信号ＳＸ２を“０”に設定する。選択制御回路１３２は、複数の選択信号ＳＹ２のうち、領域Ｗ９，Ｗ１０に係る選択信号ＳＹ２を“１”に設定し、それ以外の選択信号ＳＹ２を“０”に設定する。この例では、領域Ｗ７，Ｗ８および領域Ｗ１０は、縦方向において、互いに重なっている。このようにして、画素アレイ８１では、画素回路９０が選択状態になる４つの領域が設定される。
　領域Ｗ７，Ｗ８に属する画素回路９０は、選択信号ＳＸ１，ＳＹ１により選択状態になる。よって、これらの画素回路９０では、論理回路９８は、制御信号ＴＲＧ１を制御信号ＴＲＧ０として出力し、論理回路９９は、制御信号ＯＦＧ１を制御信号ＯＦＧ０として出力する。領域Ｗ７，Ｗ８に属する画素回路９０は、このような制御信号ＴＲＧ０，ＯＦＧ０に基づいて露光動作を行い、図８に示したように、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路９０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　領域Ｗ９，Ｗ１０に属する画素回路９０は、選択信号ＳＸ２，ＳＹ２により選択状態になる。よって、これらの画素回路９０では、論理回路９８は、制御信号ＴＲＧ２を制御信号ＴＲＧ０として出力し、論理回路９９は、制御信号ＯＦＧ２を制御信号ＯＦＧ０として出力する。領域Ｗ９，Ｗ１０に属する画素回路９０は、このような制御信号ＴＲＧ０，ＯＦＧ０に基づいて露光動作を行い、図８に示したように、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路９０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　信号処理部１６は、選択状態である複数の画素回路９０において生成されたコード値ＣＰ，ＣＤのうち、４つの領域Ｗ７～Ｗ１０におけるコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。
　このように、領域Ｗ７，Ｗ８に属する画素回路９０は、制御信号ＴＲＧ２，ＯＦＧ２に基づいて露光動作を行い、領域Ｗ９、Ｗ１０に属する画素回路９０は、制御信号ＴＲＧ２，ＯＦＧ２に基づいて露光動作を行う。よって、例えば、制御信号ＴＲＧ１，ＯＦＧ１により設定される露光期間ＴＥの長さと、制御信号ＴＲＧ２，ＯＦＧ２により設定される露光期間ＴＥの長さとを互いに異ならせることにより、露光期間ＴＥの長さが異なる複数のＲＯＩ画像を得ることができる。
　このように、撮像装置４では、信号生成回路９３は、第３の制御信号（制御信号ＴＲＧ２）および第４の制御信号（制御信号ＯＦＧ２）を生成するようにした。そして、第１の回路（論理回路９８）は、第１の信号（選択信号ＳＹ１）、第２の信号（選択信号ＳＸ１）、第３の信号（選択信号ＳＹ２）、第４の信号（選択信号ＳＸ２）、第１の制御信号（制御信号ＴＲＧ１）、および第３の制御信号（制御信号ＴＲＧ２）に基づいて第１のスイッチ（トランジスタＭＮ２）の動作を制御するようにした。また、第２の回路（論理回路９９）は、第１の信号（選択信号ＳＹ１）、第２の信号（選択信号ＳＸ１）、第３の信号（選択信号ＳＹ２）、第４の信号（選択信号ＳＸ２）、第２の制御信号（制御信号ＯＦＧ１）、および第４の制御信号（制御信号ＯＦＧ２）に基づいて第２のスイッチ（トランジスタＭＮ１）の動作を制御するようにした。これにより、例えば、画素回路９０は、動作例Ｅ４５のように、互いに露光期間ＴＥの長さが異なる２つのＲＯＩ画像を得ることができるので、撮像動作の自由度を高めることができる。
　以上のように本実施の形態では、信号生成回路は、第３の制御信号および第４の制御信号を生成するようにした。そして、第１の回路は、第１の信号、第２の信号、第３の信号、第４の信号、第１の制御信号、および第３の制御信号に基づいて第１のスイッチの動作を制御するようにした。また、第２の回路は、第１の信号、第２の信号、第３の信号、第４の信号、第２の制御信号、および第４の制御信号に基づいて第２のスイッチの動作を制御するようにした。これにより、撮像動作の自由度を高めることができる。
［変形例４］
　上記実施の形態では、画素アレイ８１に複数の画素Ｐを設けるようにした。この画素Ｐは、変形例２の場合と同様に、撮像装置４におけるデフォーカス量を得るための画素を含んでもよい。
　この場合、本変形例に係る画素アレイ８１は、変形例２に係る画素アレイ４１Ａ（図２７）と同様に、６つの画素Ｐ（画素ＰＲ，ＰＧｒ，ＰＧｂ，ＰＢ，ＰＦ１，ＰＦ２）を有する。画素ＰＦ１，ＰＦ２は、撮像装置４におけるフォーカス量を得るための、いわゆる位相差画素である。
　図４４は、本変形例に係る画素アレイ８１における、撮像動作に係る画素Ｐの一例を表すものである。図４４では、太線で示した画素Ｐは、選択信号ＳＸ１，ＳＹ１により選択状態になった画素Ｐを示し、破線で示した画素Ｐは、選択信号ＳＸ２，ＳＹ２により選択状態になった画素Ｐを示す。
　図４４に示したように、選択制御回路３１は、複数の選択信号ＳＸ１を全て“１”に設定し、選択制御回路３２は、複数の選択信号ＳＹ１を全て“１”に設定する。また、選択制御回路１３１，１３２は、画素ＰＦ１，ＰＦ２の位置に合わせて、複数の選択信号ＳＸ２および複数の選択信号ＳＹ２を設定する。具体的には、この例では、選択制御回路１３１は、複数の選択信号ＳＸ２を、…，“０”，“１”，“０”，“１”，“０”，“１”，“０”，“１”…のように設定し、選択制御回路１３２は、複数の選択信号ＳＹ２を、…，“０”，“１”，“０”，“０”，“０”，“１”，“０”，“０”，…のように設定する。これにより、高レベルの選択信号ＳＸ２、および高レベルの選択信号ＳＹ２が供給された画素ＰＦ１，ＰＦ２は選択信号ＳＸ２，ＳＹ２により選択状態になり、それ以外の画素Ｐは選択信号ＳＸ１，ＳＹ１により選択状態になる。すなわち、画素ＰＦ１，ＰＦ２には、高レベルの選択信号ＳＸ１，ＳＹ１，ＳＸ２，ＳＹ２が供給されるが、選択信号ＳＸ２，ＳＹ２が優先されるので、選択信号ＳＸ２，ＳＹ２により選択状態になる。
　図４５は、本変形例に係る画素Ｐに係る画素回路９０の一動作例を表すものであり、（Ａ）は同期信号ＸＶＳの波形を示し、（Ｂ）は制御信号ＲＳＴの波形を示し、（Ｃ）は制御信号ＯＦＧ１の波形を示し、（Ｄ）は制御信号ＴＲＧ１の波形を示し、（Ｅ）は制御信号ＯＦＧ２の波形を示し、（Ｆ）は制御信号ＴＲＧ２の波形を示し、（Ｇ）は選択信号ＳＥＬＸ１，ＳＥＬＹ１，ＳＥＬＸ２，ＳＥＬＹ２を示し、（Ｈ）はトリガ信号ＳＴＸ１，ＳＴＹ１，ＳＴＸ２，ＳＴＹ２の波形を示し、（Ｉ）は通常画素（画素ＰＲ，ＰＧｒ，ＰＧｂ，ＰＢ）の画素回路９０における制御信号ＯＦＧ０の波形を示し、（Ｊ）は通常画素の画素回路９０における制御信号ＴＲＧ０の波形を示し、（Ｋ）は位相差画素（画素ＰＦ１，ＰＦ２）の画素回路９０における制御信号ＯＦＧ０の波形を示し、（Ｌ）は位相差画素の画素回路９０における制御信号ＴＲＧ０の波形を示し、（Ｍ）は参照信号ＲＥＦの波形を示す。
　例えば、この動作モードに設定する場合には、まず、タイミングｔ７１から始まるフレーム期間Ｆにおいて、画素駆動部８５の信号生成回路９３は、シリアル信号である選択信号ＳＥＬＸ１を選択制御回路３１に供給し、シリアル信号である選択信号ＳＥＬＹ１を選択制御回路３２に供給し、シリアル信号である選択信号ＳＥＬＸ２を選択制御回路１３１に供給し、シリアル信号である選択信号ＳＥＬＹ２を選択制御回路１３２に供給する（図４５（Ｇ））。
　そして、信号生成回路９３が選択信号ＳＥＬＸ１，ＳＥＬＹ１，ＳＥＬＸ２，ＳＥＬＹ２を供給し終えた後のタイミングｔ７２において、信号生成回路９３は、トリガ信号ＳＴＸ１，ＳＴＹ１，ＳＴＸ２，ＳＴＹ２を生成する（図４５（Ｈ））。これにより、選択制御回路３１は、選択信号ＳＥＬＸ１に応じた複数の選択信号ＳＸ１を、複数の選択信号線ＬＸ１を介して画素アレイ８１に対して供給し、選択制御回路３２は、選択信号ＳＥＬＹ１に応じた複数の選択信号ＳＹ１を、複数の選択信号線ＬＹ１を介して画素アレイ８１に対して供給し、選択制御回路１３１は、選択信号ＳＥＬＸ２に応じた複数の選択信号ＳＸ２を、複数の選択信号線ＬＸ２を介して画素アレイ８１に対して供給し、選択制御回路１３２は、選択信号ＳＥＬＹ２に応じた複数の選択信号ＳＹ２を、複数の選択信号線ＬＹ２を介して画素アレイ８１に対して供給する。
　位相差画素（画素ＰＦ１，ＰＦ２）における画素回路９０では、論理回路９８は、制御信号ＴＲＧ２を制御信号ＴＲＧ０として出力し（図４５（Ｆ），（Ｌ））、論理回路９９は、制御信号ＯＦＧ２を制御信号ＯＦＧ０として出力する（図４５（Ｅ），（Ｋ））。例えば、論理回路９９は、タイミングｔ７３において制御信号ＯＦＧ０を低レベルから高レベルに変化させ、このタイミングｔ７３から所定の時間が経過した後に、制御信号ＯＦＧ０を高レベルから低レベルに変化させる（図４５（Ｋ））。また、論理回路９８は、タイミングｔ７９において制御信号ＴＲＧ０を低レベルから高レベルに変化させ、このタイミングｔ７９から所定の時間が経過した後に、制御信号ＴＲＧ０を高レベルから低レベルに変化させる（図４５（Ｌ））。このようにして、露光期間ＴＥが設定される。画素回路９０は、このような制御信号ＴＲＧ０，ＯＦＧ０に基づいて露光動作を行い、図８に示したように、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路９０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。
　通常画素（画素ＰＲ，ＰＧｒ，ＰＧｂ，ＰＢ）における画素回路９０では、論理回路９８は、制御信号ＴＲＧ１を制御信号ＴＲＧ０として出力し（図４５（Ｄ），（Ｊ））、論理回路８９は、制御信号ＯＦＧ１を制御信号ＯＦＧ０として出力する（図４５（Ｃ），（Ｉ））。例えば、論理回路９９は、タイミングｔ７４において制御信号ＯＦＧ０を低レベルから高レベルに変化させ、このタイミングｔ７４から所定の時間が経過した後に、制御信号ＯＦＧ０を高レベルから低レベルに変化させる（図４５（Ｉ））。また、論理回路９８は、タイミングｔ７５において制御信号ＴＲＧ０を低レベルから高レベルに変化させ、このタイミングｔ７５から所定の時間が経過した後に、制御信号ＴＲＧ０を高レベルから低レベルに変化させる（図４５（Ｊ））。このようにして、露光期間ＴＥが設定される。画素回路９０は、このような制御信号ＴＲＧ０，ＯＦＧ０に基づいて露光動作を行い、図８に示したように、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成する。そして、画素回路９０は、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰ，ＣＤを生成する。タイミングｔ７６～ｔ７７の期間についても同様であり、タイミングｔ７８～ｔ７９の期間についても同様である。
　信号処理部１６は、例えば、複数の位相差画素に対応する複数の画素回路９０において生成されたコード値ＣＰ，ＣＤに基づいて、位相差データを生成するとともに、複数の通常画素に対応する複数の画素回路９０において生成されたコード値ＣＰ，ＣＤに基づいて、撮像画像の画像データを生成する。例えば、撮像装置４を搭載したカメラでは、この位相差データに基づいてデフォーカス量を決定し、このデフォーカス量に基づいて、撮影レンズの位置を移動させる。このようにして、カメラでは、オートフォーカスを実現することができる。
＜５．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図４６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４７は、撮像部１２０３１の設置位置の例を示す図である。
　図４７では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図４７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。これにより、車両制御システム１２０００では、用途に応じて様々な撮像動作を行うことができるので、例えば、車外環境をより正確に把握することができる。その結果、車両制御システム１２０００では、車両の衝突回避あるいは衝突緩和機能、車間距離に基づく追従走行機能、車速維持走行機能、車両の衝突警告機能、車両のレーン逸脱警告機能等を、高い精度で実現できる。
　以上、いくつかの実施の形態および変形例、ならびにそれらの具体的な応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記の各実施の形態では、様々な撮像動作を例示したが、これに限定されるものではなく、他の撮像動作を行うようにしてもよい。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、撮像動作の自由度を高めることができる。
（１）
　第１の制御信号を生成可能な信号生成回路と、
　複数の第１の選択信号を生成可能な第１の選択制御回路と、
　それぞれが、受光量に応じた電荷を生成可能な受光素子と、前記受光素子により生成された前記電荷を蓄積可能な蓄積部と、オン状態になることにより前記受光素子と前記蓄積部とを接続可能な第１のスイッチと、前記複数の第１の選択信号のうちの１つおよび前記第１の制御信号に基づいて前記第１のスイッチの動作を制御可能な第１の回路と、前記蓄積部における電圧を含む画素信号とランプ波形を有する参照信号とを比較可能な比較回路とを有する複数の画素回路と
　を備えた撮像装置。
（２）
　前記信号生成回路は、さらに第２の制御信号を生成可能であり、
　前記複数の画素回路のそれぞれには、前記複数の第１の選択信号のうちのいずれか１つである第１の信号が供給され、
　前記第１の回路は、前記第１の信号および前記第１の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、
　前記複数の画素回路のそれぞれは、
　オン状態になることにより前記受光素子に所定の電圧を印加可能な第２のスイッチと、　
　前記第１の信号および前記第２の制御信号に基づいて前記第２のスイッチの動作を制御可能な第２の回路と
　を有する
　前記（１）に記載の撮像装置。
（３）
　複数の第２の選択信号を生成可能な第２の選択制御回路をさらに備え、
　前記複数の画素回路のそれぞれには、前記複数の第２の選択信号のうちのいずれか１つである第２の信号が供給され、
　前記第１の回路は、前記第１の信号、前記第２の信号、および前記第１の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、
　前記第２の回路は、前記第１の信号、前記第２の信号、および前記第２の制御信号に基づいて前記第２のスイッチの動作を制御可能である
　前記（２）に記載の撮像装置。
（４）
　前記第１の信号および前記第２の信号のそれぞれは、アクティブまたは非アクティブであり、
　前記複数の画素回路のうちの、アクティブである前記第１の信号、およびアクティブである前記第２の信号が供給された１以上の画素回路では、前記第１の回路は、前記第１の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、前記第２の回路は、前記第２の制御信号に基づいて前記第２のスイッチの動作を制御可能であり、
　前記複数の画素回路のうちの、前記１以上の画素回路以外の２以上の画素回路では、前記第１の回路は前記第１のスイッチをオフ状態に維持し、前記第２の回路は前記第２のスイッチをオン状態に維持する
　前記（３）に記載の撮像装置。
（５）
　第１の方向に延伸するとともに、第２の方向に並設され、前記複数の第１の選択信号をそれぞれ伝えることが可能な複数の第１の選択信号線と、
　前記第２の方向に延伸するとともに、前記第１の方向に並設され、前記複数の第２の選択信号をそれぞれ伝えることが可能な複数の第２の選択信号線と
　をさらに備えた
　前記（４）に記載の撮像装置。
（６）
　前記複数の画素回路は、
　前記第１の方向に並設され、前記複数の第１の選択信号線のうちの１つに接続された２以上の画素回路を含み、
　前記第２の方向に並設され、前記複数の第２の選択信号線のうちの１つに接続された２以上の画素回路を含む
　前記（５）に記載の撮像装置。
（７）
　前記第１の選択制御回路は、前記複数の第１の選択信号を、所定数に１つの割合でアクティブにすることが可能であり、
　前記第２の選択制御回路は、前記複数の第２の選択信号を、所定数に１つの割合でアクティブにすることが可能である
　前記（５）または（６）に記載の撮像装置。
（８）
　前記第１の選択制御回路は、前記複数の第１の選択信号を、所定数のアクティブ信号および所定数の非アクティブ信号を交互に繰り返すように設定可能であり、所定時間が経過する度に、前記複数の第１の選択信号を生成可能である
　前記（５）または（６）に記載の撮像装置。
（９）
　前記第１の選択制御回路は、前記複数の画素回路が設けられた領域のうちの第１の領域に属する２以上の画素回路に供給される、前記複数の第１の選択信号のうちの１以上の選択信号をアクティブにすることが可能であり、
　前記第２の選択制御回路は、前記第１の領域に属する前記２以上の画素回路に供給される、前記複数の第２の選択信号のうちの１以上の選択信号をアクティブにすることが可能である
　前記（６）に記載の撮像装置。
（１０）
　前記信号生成回路は、さらに第３の制御信号および第４の制御信号を生成可能であり、
　前記第１の回路は、前記第１の信号、前記第２の信号、前記第１の制御信号、および前記第３の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、
　前記第２の回路は、前記第１の信号、前記第２の信号、前記第２の制御信号、および前記第４の制御信号に基づいて前記第２のスイッチの動作を制御可能である
　前記（３）に記載の撮像装置。
（１１）
　前記第１の信号および前記第２の信号のそれぞれは、アクティブまたは非アクティブであり、
　前記複数の画素回路のうちの、アクティブである前記第１の信号、およびアクティブである前記第２の信号が供給された１以上の画素回路では、前記第１の回路は、前記第１の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、前記第２の回路は、前記第２の制御信号に基づいて前記第２のスイッチの動作を制御可能であり、
　前記複数の画素回路のうちの、前記１以上の画素回路以外の２以上の画素回路では、前記第１の回路は、前記第３の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、前記第２の回路は、前記第４の制御信号に基づいて前記第２のスイッチの動作を制御可能である
　前記（１０）に記載の撮像装置。
（１２）
　前記１以上の画素回路における１以上の前記受光素子は、
　受光面に第１の遮光パターンを有する遮光膜が設けられた第１の受光素子と、
　受光面に第２の遮光パターンを有する遮光膜が設けられた第２の受光素子と
　を含む
　前記（１１）に記載の撮像装置。
（１３）
　複数の第３の選択信号を生成可能な第３の選択制御回路と、
　複数の第４の選択信号を生成可能な第４の選択制御回路と
　をさらに備え、
　前記複数の画素回路のそれぞれには、前記複数の第３の選択信号のうちのいずれか１つである第３の信号が供給されるとともに、前記複数の第４の選択信号のうちのいずれか１つである第４の信号が供給され、
　前記第１の回路は、前記第１の信号、前記第２の信号、前記第３の信号、前記第４の信号、および前記第１の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、
　前記第２の回路は、前記第１の信号、前記第２の信号、前記第３の信号、前記第４の信号、および前記第２の制御信号に基づいて前記第２のスイッチの動作を制御可能である
　前記（３）に記載の撮像装置。
（１４）
　前記第１の信号、前記第２の信号、前記第３の信号、および前記第４の信号のそれぞれは、アクティブまたは非アクティブであり、
　前記複数の画素回路のうちの、アクティブである前記第１の信号、およびアクティブである前記第２の信号が供給された第１の１以上の画素回路、およびアクティブである前記第３の信号、およびアクティブである前記第４の信号が供給された第２の１以上の画素回路では、前記第１の回路は、前記第１の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、前記第２の回路は、前記第２の制御信号に基づいて前記第２のスイッチの動作を制御可能であり、
　前記複数の画素回路のうちの、前記第１の１以上の画素回路および前記第２の１以上の画素回路以外の２以上の画素回路では、前記第１の回路は前記第１のスイッチをオフ状態に維持し、前記第２の回路は前記第２のスイッチをオン状態に維持する
　前記（１３）に記載の撮像装置。
（１５）
　前記信号生成回路は、さらに第３の制御信号および第４の制御信号を生成可能であり、
　前記第１の回路は、前記第１の信号、前記第２の信号、前記第３の信号、前記第４の信号、前記第１の制御信号、および前記第３の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、
　前記第２の回路は、前記第１の信号、前記第２の信号、前記第３の信号、前記第４の信号、前記第２の制御信号、および前記第４の制御信号に基づいて前記第２のスイッチの動作を制御可能である
　前記（１３）に記載の撮像装置。
（１６）
　前記第１の信号、前記第２の信号、前記第３の信号、および前記第４の信号のそれぞれは、アクティブまたは非アクティブであり、
　前記複数の画素回路のうちの、アクティブである前記第１の信号、およびアクティブである前記第２の信号が供給された第１の１以上の画素回路では、前記第１の回路は、前記第１の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、前記第２の回路は、前記第２の制御信号に基づいて前記第２のスイッチの動作を制御可能であり、
　前記複数の画素回路のうちの、アクティブである前記第３の信号、およびアクティブである前記第４の信号が供給された第２の１以上の画素回路では、前記第１の回路は、前記第３の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、前記第２の回路は、前記第４の制御信号に基づいて前記第２のスイッチの動作を制御可能である
　前記（１５）に記載の撮像装置。
（１７）
　前記第２の１以上の画素回路のうちの第３の１以上の画素回路が、前記第１の１以上の画素回路に含まれる場合には、前記第３の１以上の画素回路では、前記第１の回路は、前記第３の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、前記第２の回路は、前記第４の制御信号に基づいて前記第２のスイッチの動作を制御可能である
　前記（１６）に記載の撮像装置。
（１８）
　前記第３の１以上の画素回路における１以上の前記受光素子は、
　受光面に第１の遮光パターンを有する遮光膜が設けられた第１の受光素子と、
　受光面に第２の遮光パターンを有する遮光膜が設けられた第２の受光素子と
　を含む
　前記（１７）に記載の撮像装置。
（１９）
　前記第１の信号は、アクティブまたは非アクティブであり、
　前記複数の画素回路のうちの、アクティブである前記第１の信号が供給された１以上の画素回路では、前記第１の回路は、前記第１の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、前記第２の回路は、前記第２の制御信号に基づいて前記第２のスイッチの動作を制御可能であり、
　前記複数の画素回路のうちの、前記１以上の画素回路以外の２以上の画素回路では、前記第１の回路は前記第１のスイッチをオフ状態に維持し、前記第２の回路は前記第２のスイッチをオン状態に維持する
　前記（２）に記載の撮像装置。
（２０）
　第１の制御信号を生成することと、
　複数の第１の選択信号を生成することと、
　複数の画素回路のそれぞれにおいて、受光素子が受光量に応じて電荷を生成し、第１のスイッチが、前記複数の第１の選択信号のうちの１つ、および前記第１の制御信号に基づいて前記受光素子と蓄積部とを接続し、比較回路が前記蓄積部における電圧を含む画素信号とランプ波形を有する参照信号とを比較することと
　を含む撮像方法。
　本出願は、日本国特許庁において２０２１年７月１４日に出願された日本特許出願番号２０２１－１１６７１９号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (20)

  1. 　第１の制御信号を生成可能な信号生成回路と、
    　複数の第１の選択信号を生成可能な第１の選択制御回路と、
    　それぞれが、受光量に応じた電荷を生成可能な受光素子と、前記受光素子により生成された前記電荷を蓄積可能な蓄積部と、オン状態になることにより前記受光素子と前記蓄積部とを接続可能な第１のスイッチと、前記複数の第１の選択信号のうちの１つおよび前記第１の制御信号に基づいて前記第１のスイッチの動作を制御可能な第１の回路と、前記蓄積部における電圧を含む画素信号とランプ波形を有する参照信号とを比較可能な比較回路とを有する複数の画素回路と
    　を備えた撮像装置。
  2. 　前記信号生成回路は、さらに第２の制御信号を生成可能であり、
    　前記複数の画素回路のそれぞれには、前記複数の第１の選択信号のうちのいずれか１つである第１の信号が供給され、
    　前記第１の回路は、前記第１の信号および前記第１の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、
    　前記複数の画素回路のそれぞれは、
    　オン状態になることにより前記受光素子に所定の電圧を印加可能な第２のスイッチと、　
    　前記第１の信号および前記第２の制御信号に基づいて前記第２のスイッチの動作を制御可能な第２の回路と
    　を有する
    　請求項１に記載の撮像装置。
  3. 　複数の第２の選択信号を生成可能な第２の選択制御回路をさらに備え、
    　前記複数の画素回路のそれぞれには、前記複数の第２の選択信号のうちのいずれか１つである第２の信号が供給され、
    　前記第１の回路は、前記第１の信号、前記第２の信号、および前記第１の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、
    　前記第２の回路は、前記第１の信号、前記第２の信号、および前記第２の制御信号に基づいて前記第２のスイッチの動作を制御可能である
    　請求項２に記載の撮像装置。
  4. 　前記第１の信号および前記第２の信号のそれぞれは、アクティブまたは非アクティブであり、
    　前記複数の画素回路のうちの、アクティブである前記第１の信号、およびアクティブである前記第２の信号が供給された１以上の画素回路では、前記第１の回路は、前記第１の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、前記第２の回路は、前記第２の制御信号に基づいて前記第２のスイッチの動作を制御可能であり、
    　前記複数の画素回路のうちの、前記１以上の画素回路以外の２以上の画素回路では、前記第１の回路は前記第１のスイッチをオフ状態に維持し、前記第２の回路は前記第２のスイッチをオン状態に維持する
    　請求項３に記載の撮像装置。
  5. 　第１の方向に延伸するとともに、第２の方向に並設され、前記複数の第１の選択信号をそれぞれ伝えることが可能な複数の第１の選択信号線と、
    　前記第２の方向に延伸するとともに、前記第１の方向に並設され、前記複数の第２の選択信号をそれぞれ伝えることが可能な複数の第２の選択信号線と
    　をさらに備えた
    　請求項４に記載の撮像装置。
  6. 　前記複数の画素回路は、
    　前記第１の方向に並設され、前記複数の第１の選択信号線のうちの１つに接続された２以上の画素回路を含み、
    　前記第２の方向に並設され、前記複数の第２の選択信号線のうちの１つに接続された２以上の画素回路を含む
    　請求項５に記載の撮像装置。
  7. 　前記第１の選択制御回路は、前記複数の第１の選択信号を、所定数に１つの割合でアクティブにすることが可能であり、
    　前記第２の選択制御回路は、前記複数の第２の選択信号を、所定数に１つの割合でアクティブにすることが可能である
    　請求項５に記載の撮像装置。
  8. 　前記第１の選択制御回路は、前記複数の第１の選択信号を、所定数のアクティブ信号および所定数の非アクティブ信号を交互に繰り返すように設定可能であり、所定時間が経過する度に、前記複数の第１の選択信号を生成可能である
    　請求項５に記載の撮像装置。
  9. 　前記第１の選択制御回路は、前記複数の画素回路が設けられた領域のうちの第１の領域に属する２以上の画素回路に供給される、前記複数の第１の選択信号のうちの１以上の選択信号をアクティブにすることが可能であり、
    　前記第２の選択制御回路は、前記第１の領域に属する前記２以上の画素回路に供給される、前記複数の第２の選択信号のうちの１以上の選択信号をアクティブにすることが可能である
    　請求項６に記載の撮像装置。
  10. 　前記信号生成回路は、さらに第３の制御信号および第４の制御信号を生成可能であり、
    　前記第１の回路は、前記第１の信号、前記第２の信号、前記第１の制御信号、および前記第３の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、
    　前記第２の回路は、前記第１の信号、前記第２の信号、前記第２の制御信号、および前記第４の制御信号に基づいて前記第２のスイッチの動作を制御可能である
    　請求項３に記載の撮像装置。
  11. 　前記第１の信号および前記第２の信号のそれぞれは、アクティブまたは非アクティブであり、
    　前記複数の画素回路のうちの、アクティブである前記第１の信号、およびアクティブである前記第２の信号が供給された１以上の画素回路では、前記第１の回路は、前記第１の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、前記第２の回路は、前記第２の制御信号に基づいて前記第２のスイッチの動作を制御可能であり、
    　前記複数の画素回路のうちの、前記１以上の画素回路以外の２以上の画素回路では、前記第１の回路は、前記第３の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、前記第２の回路は、前記第４の制御信号に基づいて前記第２のスイッチの動作を制御可能である
    　請求項１０に記載の撮像装置。
  12. 　前記１以上の画素回路における１以上の前記受光素子は、
    　受光面に第１の遮光パターンを有する遮光膜が設けられた第１の受光素子と、
    　受光面に第２の遮光パターンを有する遮光膜が設けられた第２の受光素子と
    　を含む
    　請求項１１に記載の撮像装置。
  13. 　複数の第３の選択信号を生成可能な第３の選択制御回路と、
    　複数の第４の選択信号を生成可能な第４の選択制御回路と
    　をさらに備え、
    　前記複数の画素回路のそれぞれには、前記複数の第３の選択信号のうちのいずれか１つである第３の信号が供給されるとともに、前記複数の第４の選択信号のうちのいずれか１つである第４の信号が供給され、
    　前記第１の回路は、前記第１の信号、前記第２の信号、前記第３の信号、前記第４の信号、および前記第１の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、
    　前記第２の回路は、前記第１の信号、前記第２の信号、前記第３の信号、前記第４の信号、および前記第２の制御信号に基づいて前記第２のスイッチの動作を制御可能である
    　請求項３に記載の撮像装置。
  14. 　前記第１の信号、前記第２の信号、前記第３の信号、および前記第４の信号のそれぞれは、アクティブまたは非アクティブであり、
    　前記複数の画素回路のうちの、アクティブである前記第１の信号、およびアクティブである前記第２の信号が供給された第１の１以上の画素回路、およびアクティブである前記第３の信号、およびアクティブである前記第４の信号が供給された第２の１以上の画素回路では、前記第１の回路は、前記第１の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、前記第２の回路は、前記第２の制御信号に基づいて前記第２のスイッチの動作を制御可能であり、
    　前記複数の画素回路のうちの、前記第１の１以上の画素回路および前記第２の１以上の画素回路以外の２以上の画素回路では、前記第１の回路は前記第１のスイッチをオフ状態に維持し、前記第２の回路は前記第２のスイッチをオン状態に維持する
    　請求項１３に記載の撮像装置。
  15. 　前記信号生成回路は、さらに第３の制御信号および第４の制御信号を生成可能であり、
    　前記第１の回路は、前記第１の信号、前記第２の信号、前記第３の信号、前記第４の信号、前記第１の制御信号、および前記第３の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、
    　前記第２の回路は、前記第１の信号、前記第２の信号、前記第３の信号、前記第４の信号、前記第２の制御信号、および前記第４の制御信号に基づいて前記第２のスイッチの動作を制御可能である
    　請求項１３に記載の撮像装置。
  16. 　前記第１の信号、前記第２の信号、前記第３の信号、および前記第４の信号のそれぞれは、アクティブまたは非アクティブであり、
    　前記複数の画素回路のうちの、アクティブである前記第１の信号、およびアクティブである前記第２の信号が供給された第１の１以上の画素回路では、前記第１の回路は、前記第１の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、前記第２の回路は、前記第２の制御信号に基づいて前記第２のスイッチの動作を制御可能であり、
    　前記複数の画素回路のうちの、アクティブである前記第３の信号、およびアクティブである前記第４の信号が供給された第２の１以上の画素回路では、前記第１の回路は、前記第３の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、前記第２の回路は、前記第４の制御信号に基づいて前記第２のスイッチの動作を制御可能である
    　請求項１５に記載の撮像装置。
  17. 　前記第２の１以上の画素回路のうちの第３の１以上の画素回路が、前記第１の１以上の画素回路に含まれる場合には、前記第３の１以上の画素回路では、前記第１の回路は、前記第３の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、前記第２の回路は、前記第４の制御信号に基づいて前記第２のスイッチの動作を制御可能である
    　請求項１６に記載の撮像装置。
  18. 　前記第３の１以上の画素回路における１以上の前記受光素子は、
    　受光面に第１の遮光パターンを有する遮光膜が設けられた第１の受光素子と、
    　受光面に第２の遮光パターンを有する遮光膜が設けられた第２の受光素子と
    　を含む
    　請求項１７に記載の撮像装置。
  19. 　前記第１の信号は、アクティブまたは非アクティブであり、
    　前記複数の画素回路のうちの、アクティブである前記第１の信号が供給された１以上の画素回路では、前記第１の回路は、前記第１の制御信号に基づいて前記第１のスイッチの動作を制御可能であり、前記第２の回路は、前記第２の制御信号に基づいて前記第２のスイッチの動作を制御可能であり、
    　前記複数の画素回路のうちの、前記１以上の画素回路以外の２以上の画素回路では、前記第１の回路は前記第１のスイッチをオフ状態に維持し、前記第２の回路は前記第２のスイッチをオン状態に維持する
    　請求項２に記載の撮像装置。
  20. 　第１の制御信号を生成することと、
    　複数の第１の選択信号を生成することと、
    　複数の画素回路のそれぞれにおいて、受光素子が受光量に応じて電荷を生成し、第１のスイッチが、前記複数の第１の選択信号のうちの１つ、および前記第１の制御信号に基づいて前記受光素子と蓄積部とを接続し、比較回路が前記蓄積部における電圧を含む画素信号とランプ波形を有する参照信号とを比較することと
    　を含む撮像方法。
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JP2019149713A (ja) * 2018-02-27 2019-09-05 ソニーセミコンダクタソリューションズ株式会社 センサ素子および電子機器
JP2021082994A (ja) * 2019-11-21 2021-05-27 キヤノン株式会社 撮像装置、撮像装置の制御方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010171637A (ja) * 2009-01-21 2010-08-05 Sony Corp 固体撮像素子およびカメラシステム
JP2019149713A (ja) * 2018-02-27 2019-09-05 ソニーセミコンダクタソリューションズ株式会社 センサ素子および電子機器
JP2021082994A (ja) * 2019-11-21 2021-05-27 キヤノン株式会社 撮像装置、撮像装置の制御方法

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