JP2020107932A - 固体撮像素子および撮像装置 - Google Patents

Abstract

【課題】画素毎にＡＤ変換を行う固体撮像素子において、電力を無駄に消費すること無く、解像度を低下させる際の画質低下を抑制する。【解決手段】固体撮像素子は、複数の画素を具備する。複数の画素のそれぞれには、比較部と、加算回路と、データ記憶部とが設けられる。比較部は、所定座標が割り当てられたアナログの画素信号と所定の参照信号との差分を増幅した差分信号を生成する。加算回路は、差分信号と、その所定座標に隣接する他の座標に係る差分信号とをアナログ加算して加算信号を生成する。データ記憶部は、加算信号に応じた比較部の出力信号が反転したときの時刻を示すデジタル信号を保持する。【選択図】図１１

Description

本技術は、固体撮像素子および撮像装置に関する。詳しくは、アナログ信号をデジタル信号に変換する固体撮像素子および撮像装置に関する。

従来より、撮像装置などにおいては、ＡＤ（Analog to Digital）変換の速度を速くする目的で、画素毎にアナログ信号をデジタル信号に変換する固体撮像素子が用いられている。例えば、アナログの画素信号を生成する画素回路と、画素信号と参照信号とを比較する比較部と、差動入力回路が反転したときのデジタルの時刻コードを保持するデータ記憶部とを画素毎に配置した固体撮像素子が提案されている（例えば、特許文献１参照。）。これらの比較部およびデータ記憶部により、画素毎にアナログの画素信号がデジタルの時刻コードに変換される。

国際公開第２０１６／１３６４４８号

上述の従来技術では、画素毎にＡＤ変換を行うため、カラムごとにＡＤ変換を行う場合と比較してＡＤ変換の速度が向上する。しかしながら、上述の固体撮像素子では、出力先の装置により要求された出力形式に合わせるなどの目的で、画素信号を間引くことにより解像度を低下させると、間引く画素数が多いほど、画像の画質が低下してしまう。これに対し、画素信号を間引かずに、デジタル信号同士の加算により解像度を低下させる方法を用いれば、画質の低下を抑制することができるが、間引く場合と比較して消費電力が増大し、消費電力を十分に抑制することができなくなるため好ましくない。このように、上述の固体撮像素子では、解像度を低下させる際の画像の画質低下と消費電力とを同時に抑制することが困難であるという問題がある。

本技術はこのような状況に鑑みて生み出されたものであり、画素毎にＡＤ変換を行う固体撮像素子において、電力を無駄に消費すること無く、解像度を低下させる際の画質低下を抑制することを目的とする。

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定座標が割り当てられたアナログの画素信号と所定の参照信号との差分を増幅した差分信号を生成する比較部と、上記差分信号と上記所定座標に隣接する他の座標に係る差分信号とをアナログ加算して加算信号を生成する加算回路と、上記加算信号に応じた信号が反転したときの時刻を示すデジタル信号を保持するデータ記憶部とを各々に設けた複数の画素を具備する固体撮像素子である。これにより、画素信号および参照信号の差分を増幅した差分信号がアナログ加算されるという作用をもたらす。

また、この第１の側面において、上記比較部は、上記差分信号を生成して所定の内部ノードに出力し、上記加算回路は、上記複数の画素のうち加算対象の画素のそれぞれの上記内部ノードの接続により上記差分信号をアナログ加算してもよい。これにより、内部ノードの接続により差分信号がアナログ加算されるという作用をもたらす。

また、この第１の側面において、上記加算対象の画素は、一対の画素であり、上記加算回路は、上記一対の画素の一方の上記内部ノードと他方の上記内部ノードとの間の経路を開閉する接続トランジスタを備えてもよい。これにより、一対の画素の差分信号がアナログ加算されるという作用をもたらす。

また、この第１の側面において、上記加算対象の画素は、第１画素、第２画素および第３画素であり、上記第２画素の上記加算回路は、上記第１画素と上記第２画素の上記内部ノードとの間の経路を開閉する第１画素側接続トランジスタと、上記第２画素の上記内部ノードと上記第３画素との間の経路を開閉する第３画素側接続トランジスタとを備えてもよい。これにより、３画素の差分信号がアナログ加算されるという作用をもたらす。

また、この第１の側面において、２画素を加算する２画素加算モードが設定された場合には上記第１画素側接続トランジスタおよび上記第３画素側接続トランジスタの一方が開状態に移行するとともに他方が閉状態に移行し、３画素を加算する３画素加算モードが設定された場合には上記第１画素側接続トランジスタおよび上記第３画素側接続トランジスタの両方が上記閉状態に移行してもよい。これにより、２画素の加算と、３画素の加算とのいずれかに切り替えられるという作用をもたらす。

また、この第１の側面において、上記第１画素および上記第２画素のそれぞれの上記加算回路は、上記第１画素の上記内部ノードと上記第２画素との間の経路を開閉する第２画素側接続トランジスタを備え、上記２画素加算モードが設定された場合には上記第１画素および上記第２画素の一方の上記第２画素側接続トランジスタが上記開状態に移行するとともに他方の上記第２画素側接続トランジスタが上記閉状態に移行し、上記３画素加算モードが設定された場合には上記第１画素および上記第２画素の両方の上記第２画素側接続トランジスタが上記閉状態に移行してもよい。これにより、２画素の加算と、３画素の加算とのいずれかに切り替えられるという作用をもたらす。

また、この第１の側面において、上記複数の画素は、二次元格子状に配列され、上記加算回路は、上記複数の画素のうち所定方向に配列された所定数の画素のそれぞれの上記差分信号をアナログ加算してもよい。これにより、所定方向に配列された所定数の画素がアナログ加算されるという作用をもたらす。

また、この第１の側面において、上記複数の画素のそれぞれには、上記デジタル信号を転送するリピータが設けられ、上記リピータは、所定の水平方向に垂直な垂直方向に配列され、上記加算回路は、上記垂直方向に配列された上記所定数の画素のそれぞれの上記差分信号をアナログ加算してもよい。これにより、水平方向に配列された所定数の画素がアナログ加算されるという作用をもたらす。

また、この第１の側面において、上記複数の画素のそれぞれには、上記デジタル信号を転送するリピータが設けられ、上記リピータは、所定の水平方向に垂直な垂直方向に配列され、上記加算回路は、上記複数の画素のうち上記水平方向に配列された上記所定数の画素のそれぞれの上記差分信号をアナログ加算してもよい。これにより、垂直方向に配列された所定数の画素がアナログ加算されるという作用をもたらす。

また、この第１の側面において、上記比較部の一部は、所定の受光チップに配置され、上記比較部の残りと上記加算回路および上記データ記憶部とは、所定の回路チップに配置されてもよい。これにより、積層構造の固体撮像素子において画素加算が行われるという作用をもたらす。

また、本技術の第２の側面は、所定座標が割り当てられたアナログの画素信号と所定の参照信号との差分を増幅した差分信号を生成する比較部と、上記差分信号と上記所定座標に隣接する他の座標に係る差分信号とをアナログ加算して加算信号を生成する加算回路と、上記加算信号に応じた信号が反転したときの時刻を示すデジタル信号を保持するデータ記憶部とを各々に設けた複数の画素と、上記デジタル信号を処理するロジック回路とを具備する撮像装置である。これにより、アナログ加算された差分信号に応じたアナログ信号がデジタル信号に変換されるという作用をもたらす。

本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における受光チップの一構成例を示すブロック図である。 本技術の第１の実施の形態における回路チップの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるクラスタの一構成例を示すブロック図である。 本技術の第１の実施の形態における画素回路とクラスタ内の回路との接続関係の一例を示す斜視図である。 本技術の第１の実施の形態における画素同士の接続関係の一例を示す図である。 本技術の第１の実施の形態におけるクラスタ内の回路の接続関係の一例を示す図である。 本技術の第１の実施の形態における画素の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態における比較部の接続関係の一例を示す図である。 本技術の第１の実施の形態における画素信号、参照信号および出力信号の変動の一例を示すグラフである。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の変形例における画素同士の接続関係の一例を示す図である。 本技術の第２の実施の形態における画素同士の接続関係の一例を示す図である。 本技術の第２の実施の形態におけるクラスタ内の回路の接続関係の一例を示す図である。 本技術の第２の実施の形態における比較部の接続関係の一例を示す図である。 本技術の第２の実施の形態における画素内の素子のレイアウトの一例を示す図である。 本技術の第２の実施の形態における画素内の制御線の配線の一例を示す図である。 本技術の第３の実施の形態における比較部の接続関係の一例を示す図である。 本技術の第３の実施の形態におけるモードごとの制御の一例を示す図である。 本技術の第３の実施の形態における画素内の制御線の配線の一例を示す図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（差分信号をアナログ加算する例）
２．第２の実施の形態（３画素の差分信号をアナログ加算する例）
３．第３の実施の形態（加算する画素数を切り替えて差分信号をアナログ加算する例）
４．移動体への応用例

＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。

光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号ＶＳＹＮＣに同期して、光電変換により画像データを生成するものである。ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。

ＤＳＰ回路１２０は、固体撮像素子２００からの画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをバス１５０を介してフレームメモリ１６０などに出力する。

表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。

バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。

フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。

［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらの基板は、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ−Ｃｕ接合やバンプ、ＴＣＩ（ThruChip Interface）などの誘導結合通信技術により接続することもできる。

［受光チップの構成例］
図３は、本技術の第１の実施の形態における受光チップ２０１の一構成例を示す平面図である。この受光チップ２０１には、画素領域２１０と、Ｖドライバ２３１および２３２と、Ｈドライバ２３３と、ＤＡＣ（Digital to Analog Converter）２３４とが配置される。また、画素領域２１０には、複数の画素ブロック２１１が二次元格子状に配列される。それぞれの画素ブロック２１１には、複数の画素回路２２０が配列される。例えば、画素ブロック２１１には、１行×６列の６個の画素回路２２０が配列される。また、画素ブロック２１１には、画素回路２２０ごとに、後述する比較部の一部が配置される。なお、画素ブロック２１１内の画素回路２２０の個数は６個に限定されない。

画素回路２２０は、光電変換によりアナログの画素信号を生成するものである。

Ｖドライバ２３１および２３２は、読み出す対象の行の画素回路２２０を駆動し、画素信号を出力させるものである。例えば、Ｖドライバ２３１は、奇数行を駆動し、Ｖドライバ２３２は、偶数行を駆動する。また、Ｈドライバ２３３は、列単位で画素回路２２０を駆動する。なお、Ｖドライバ２３１および２３２のそれぞれが駆動する行を必ずしも偶数行、奇数行などに分ける必要は無い。例えば、セトリングを速くする目的で、Ｖドライバ２３１および２３２が同じ行を駆動することもできる。

ＤＡＣ２３４は、ＤＡ（Digital to Analog）変換により、スロープ状に変化するアナログのランプ信号を参照信号として生成するものである。このＤＡＣ２３４は、生成した参照信号を画素領域２１０に供給する。

［回路チップの構成例］
図４は、本技術の第１の実施の形態における回路チップ２０２の一構成例を示すブロック図である。この回路チップ２０２には、ＡＤ変換回路領域２５０と、Ｖドライバ２６１および２６２と、Ｈドライバ２６３と、ロジック回路２６４とが配置される。ＡＤ変換回路領域２５０には、複数のクラスタ３００が二次元格子状に配列される。クラスタ３００は、画素ブロック２１１ごとに設けられ、画素ブロック２１１の個数をＮ（Ｎは、整数）個とすると、クラスタ３００もＮ個設けられる。画素ブロック２１１とクラスタ３００とは、１対１で接続される。

クラスタ３００は、対応する画素ブロック２１１からのアナログ信号を画素毎にデジタル信号に変換し、ロジック回路２６４に画素データとして供給するものである。

Ｖドライバ２６１および２６２は、クラスタ３００内の回路を駆動してデジタル信号を生成させるものである。例えば、Ｖドライバ２６１は、奇数行に対応する回路を駆動し、Ｖドライバ２６２は、偶数行に対応する回路を駆動する。あるいは、Ｖドライバ２６１および２６２は、同じ行の回路を駆動する。また、Ｈドライバ２６３は、生成されたデジタル信号をクラスタ３００からロジック回路２６４へ画素データとして転送させるものである。

ロジック回路２６４は、転送された画素データに対して画素毎にＣＤＳ（Correlated Double Sampling）処理などの各種の信号処理を行うものである。このロジック回路２６４は、処理後の画素データからなる画像データをＤＳＰ回路１２０に供給する。

［クラスタの構成例］
図５は、本技術の第１の実施の形態におけるクラスタ３００の一構成例を示すブロック図である。クラスタ３００には、画素ブロック２１１内の画素回路２２０毎に、比較部３１０およびデータ記憶部３６０が配置される。画素ブロック２１１内の画素回路２２０が６個である場合には、比較部３１０およびデータ記憶部３６０は、それぞれ６個ずつ配置される。なお、同図において、図９で後述する接続トランジスタは省略されている。また、比較部３１０内の差動入力回路の一部は、後述する図１０に例示するように受光チップ２０１に配置されている。

また、ＡＤ変換回路領域２５０において、クラスタ３００の列ごとに、時刻コード転送部３７０が配置される。クラスタ３００の列数がＭ（Ｍは、整数）である場合、時刻コード転送部３７０もＭ個配置される。

また、６個の比較部３１０のそれぞれは、クラスタ３００に対応する画素ブロック２１１内の６個の画素回路２２０と１対１で接続される。

時刻コード転送部３７０は、時刻コードを生成するカウンタ（不図示）からクラスタ３００へ時刻コードを転送し、クラスタ３００からロジック回路２６４に時刻コードを転送するものである。この時刻コードは、参照信号がスロープ状に変化する期間内の時刻を示すデジタル信号である。

比較部３１０は、対応する画素回路２２０からの画素信号と参照信号とを比較するものである。この比較部３１０は、比較結果をデータ記憶部３６０に出力する。

データ記憶部３６０は、比較結果が反転したときに時刻コード（すなわち、デジタル信号）を画素データとして保持するものである。そして、データ記憶部３６０は、保持した画素データを時刻コード転送部３７０を介してロジック回路２６４に出力する。これにより、アナログの画素信号は、デジタルの画素データに変換される。

図６は、本技術の第１の実施の形態における画素回路２２０とクラスタ３００内の回路との接続関係の一例を示す斜視図である。

画素ブロック２１１内のｍ（ｍは、整数）行、ｎ（ｎは、整数）列の画素回路２２０の座標を（ｍ、ｎ）とする。左側の座標（０、０）、（０、１）および（０、２）の画素回路２２０は、クラスタ３００内の左側の３個の比較部３１０に接続される。また、右側の座標（０、３）、（０、４）および（０、５）の画素回路２２０は、クラスタ３００内の右側の３個の比較部３１０に接続される。なお、同図において、「ＣＭ」は、比較部３１０を示し、「ＭＥＭ」は、データ記憶部３６０を示す。

１つの画素回路２２０と、その回路に接続された比較部３１０およびデータ記憶部３６０とを含む回路は、固体撮像素子２００内の１つの画素を構成する。画素ブロック２１１内には、６個の画素回路２２０が配列されるため、画素ブロック２１１ごとの画素数は、６画素である。

図７は、本技術の第１の実施の形態における画素同士の接続関係の一例を示す図である。固体撮像素子２００内には、Ｒ(Red)画素、Ｇ(Green)画素およびＢ(Blue)画素などの複数の画素４００がベイヤー配列などにより二次元格子状に配列される。Ｇ画素は、水平方向においてＲ画素に隣接するＧｒ画素と、Ｂ画素に隣接するＧｂ画素とを含む。なお、画素４００の配列方法は、ベイヤー配列に限定されない。

垂直方向において隣接する同色の一対の画素（画素４００および４０１など）が互いに接続される。同図において画素間の実線は、画素同士を接続する配線を示す。例えば、座標（０，０）のＲの画素４００と、座標（２，０）のＲの画素４０１とが接続され、座標（０，２）のＲ画素と、座標（２，２）のＲ画素とが接続される。また、座標（０，４）のＲ画素と、座標（２，４）のＲ画素とが接続される。３行以降においても同様に、２画素単位でＲ画素が接続される。Ｇ画素およびＢ画素についても同様に、垂直方向において隣接する２画素が接続される。なお、Ｇ画素およびＢ画素の接続関係は、同図において省略されている。

接続された２画素は、画素加算モードにおいてアナログの画素加算を行い、非加算モードにおいて、画素加算せずに個々に画素データを生成する。ここで、画素加算モードは、画素加算を行って画像データを生成するモードであり、非加算モードは、画素加算せずに画像データを生成するモードである。

図８は、本技術の第１の実施の形態におけるクラスタ３００内の回路の接続関係の一例を示す図である。垂直方向において配列されたクラスタ３００、３０１および３０２に着目する。クラスタ３００には、比較部３１０およびデータ記憶部３６０が画素毎に設けられ、さらにリピータ３７１が配置される。クラスタ３０１および３０２についても同様である。垂直方向に配列されたリピータ３７１の集合は、図５の時刻コード転送部３７０に該当する。

クラスタ３００には、座標（０，０）、（０，１）、（０，２）、（０，３）、（０，４）および（０，５）の６画素に対応する回路が配置される。クラスタ３０１には、座標（１，０）、（１，１）、（１，２）、（１，３）、（１，４）および（１，５）の６画素に対応する回路が配置される。クラスタ３０２には、座標（２，０）、（２，１）、（２，２）、（２，３）、（２，４）および（２，５）の６画素に対応する回路が配置される。

座標（０，０）に対応する比較部３１０と、座標（２，０）に対応する比較部３１０とは、ベイヤー配列において隣接するＲ画素の回路である。このため、これらの比較部３１０が接続される。同図において、一対の比較部３１０の間の実線は、それらの回路同士を接続する配線を示す。同様に、座標（０，２）に対応する比較部３１０と、座標（２，２）に対応する比較部３１０とが接続される。また、座標（０，４）に対応する比較部３１０と、座標（２，４）に対応する比較部３１０とが接続される。なお、同図において、Ｇ画素に対応する回路と、Ｂ画素に対応する回路との接続関係は、省略されている。

［画素の構成例］
図９は、本技術の第１の実施の形態における画素４００の一構成例を示す回路図である。この画素４００は、画素回路２２０、比較部３１０、接続トランジスタ３２４およびデータ記憶部３６０を備える。比較部３１０は、差動入力回路３２０、電圧変換回路３３０および正帰還回路３４０を備える。

画素回路２２０は、前述したように、光電変換によりアナログの画素信号ＳＩＧを生成する。差動入力回路３２０は、画素回路２２０からの画素信号ＳＩＧと、ＤＡＣ２３４からの参照信号ＲＭＰとの差分を増幅するものである。電圧変換回路３３０は、差動入力回路３２０からの信号の電圧を変換するものである。正帰還回路３４０は、出力の一部を入力に加算するものである。データ記憶部３６０は、前述したように、比較部３１０の比較結果を示す出力信号Ｖｏｕｔが反転したときに時刻コードを画素データとして保持する。

接続トランジスタ３２４は、制御信号に従って、画素４００内の内部ノードと、その画素４００に隣接する画素４０１内の内部ノードとを接続するものである。内部ノードの位置の詳細については図１０で後述する。

図１０は、本技術の第１の実施の形態における画素４００の一構成例を示す回路図である。この画素４００は、画素回路２２０、差動入力回路３２０、接続トランジスタ３２４、電圧変換回路３３０、正帰還回路３４０およびデータ記憶部３６０を備える。なお、データ記憶部３６０は、同図において省略されている。

画素回路２２０は、例えば、リセットトランジスタ２２１、浮遊拡散層２２２、転送トランジスタ２２３、フォトダイオード２２４および排出トランジスタ２２５を備える。リセットトランジスタ２２１、転送トランジスタ２２３、フォトダイオード２２４および排出トランジスタ２２５として、例えば、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。

フォトダイオード２２４は、光電変換により電荷を生成するものである。排出トランジスタ２２５は、ドライバ（Ｖドライバ２３１など）からの駆動信号ＯＦＧにより排出が指示されるとフォトダイオード２２４から電荷を排出するものである。

転送トランジスタ２２３は、ドライバからの転送信号ＴＸにより転送が指示されると、露光終了時にフォトダイオード２２４から浮遊拡散層２２２へ電荷を転送するものである。

浮遊拡散層２２２は、転送された電荷を蓄積し、電荷量に応じたレベルのアナログの画素信号ＳＩＧを生成するものである。

リセットトランジスタ２２１は、ドライバからのリセット信号ＡＺにより初期化が指示されると、浮遊拡散層２２２を初期化するものである。

差動入力回路３２０は、Ｐ型トランジスタ３２１、３２２および３２３と、差動トランジスタ２２６および２２７と、電流源トランジスタ２２８とを備える。Ｐ型トランジスタ３２１、３２２および３２３として、例えば、ＭＯＳトランジスタが用いられる。差動トランジスタ２２６、差動トランジスタ２２７および電流源トランジスタ２２８として、例えば、Ｎ型のＭＯＳトランジスタが用いられる。

また、差動トランジスタ２２６および２２７と、電流源トランジスタ２２８と、画素回路２２０とは、受光チップ２０１に配置される。Ｐ型トランジスタ３２１、３２２および３２３と、その後段の回路（電圧変換回路３３０等）とは、回路チップ２０２に配置される。なお、受光チップ２０１および回路チップ２０２のそれぞれに配置する回路や素子は、同図に例示したものに限定されない。

差動トランジスタ２２６および２２７のそれぞれのソースは、電流源トランジスタ２２８に共通に接続される。また、差動トランジスタ２２７のゲートは、浮遊拡散層２２２に接続され、差動トランジスタ２２６のゲートは、ＤＡＣ２３４に接続される。

電流源トランジスタ２２８のゲートには、所定のバイアス電圧Ｖｂが印加され、ソースは接地される。

Ｐ型トランジスタ３２１、３２２および３２３は、電源電圧ＶＤＤＨの端子に並列に接続される。また、Ｐ型トランジスタ３２１のゲートは、自身のドレインとＰ型トランジスタ３２２のゲートとに接続される。また、Ｐ型トランジスタ３２１のドレインは、差動トランジスタ２２６のドレインに接続され、Ｐ型トランジスタ３２２のドレインは、差動トランジスタ２２７のドレインに接続される。また、Ｐ型トランジスタ３２３のゲートは、Ｐ型トランジスタ３２２のドレインに接続され、Ｐ型トランジスタ３２３のドレインは電圧変換回路３３０に接続される。Ｐ型トランジスタ３２３のゲートと、Ｐ型トランジスタ３２２のドレインとの接続ノードを以下、「内部ノードＣＮ」と称する。

内部ノードＣＮには、画素回路２２０からの画素信号ＳＩＧと、ＤＡＣ２３４からの参照信号ＲＭＰとの差分を増幅した差分信号ＤＩＦ１が入力される。

接続トランジスタ３２４は、制御線Ｍ０からの制御信号に従って、画素４００内の内部ノードＣＮと、その画素４００に隣接する画素４０１内の内部ノードＣＮとを接続する。Ｖドライバ２６１等のドライバは、制御線Ｍ０を介して制御信号を供給する。接続トランジスタ３２４としてＰ型トランジスタを用いる場合、画素加算モードにおいてドライバは、ローレベルの制御信号を供給し、非加算モードにおいてハイレベルの制御信号を供給する。

これにより、画素加算モードにおいて、接続トランジスタ３２４は閉状態に移行し、非加算モードにおいて開状態に移行する。接続トランジスタ３２４が閉状態に移行すると、画素４００および画素４０１のそれぞれの内部ノードＣＮが接続される。この結果、画素４００内の差分信号ＤＩＦ１と、画素４０１内の差分信号ＤＩＦ２とがアナログ加算され、その加算信号に応じた信号が差分信号ＤＩＦ_ｏｕｔとして出力される。なお、接続トランジスタ３２４は、特許請求の範囲に記載の加算回路の一例である。

電圧変換回路３３０は、Ｎ型トランジスタ３３１を備える。Ｎ型トランジスタ３３１として、例えば、ＭＯＳトランジスタが用いられる。このＮ型トランジスタ３３１は、差動入力回路３２０と正帰還回路３４０との間に挿入され、そのゲートには、電源電圧ＶＤＤＨより低い電源電圧ＶＤＤＬが印加される。

正帰還回路３４０は、Ｐ型トランジスタ３４１、３４２、３４４および３４５と、Ｎ型トランジスタ３４３、３４６および３４７とを備える。これらのトランジスタとして、例えば、ＭＯＳトランジスタが用いられる。

Ｐ型トランジスタ３４１、Ｐ型トランジスタ３４２およびＮ型トランジスタ３４３は、電源電圧ＶＤＤＬの端子と接地端子との間において直列に接続される。Ｐ型トランジスタ３４１のゲートには、Ｖドライバ２６１などのドライバからの駆動信号ＩＮＩ２が入力され、Ｎ型トランジスタ３４３には、Ｖドライバ２６１などのドライバからの駆動信号ＩＮＩ１が入力される。Ｐ型トランジスタ３４２およびＮ型トランジスタ３４３の接続点には、電圧変換回路３３０からの信号が入力される。

Ｐ型トランジスタ３４４および３４５は、電源電圧ＶＤＤＬの端子に直列に接続される。また、Ｎ型トランジスタ３４６および３４７は、Ｐ型トランジスタ３４５と接地端子との間において並列に接続される。

Ｐ型トランジスタ３４４およびＮ型トランジスタ３４６のゲートは、Ｐ型トランジスタ３４２およびＮ型トランジスタ３４３の接続点に接続される。Ｐ型トランジスタ３４５およびＮ型トランジスタ３４６の接続点からは、出力信号Ｖｏｕｔがデータ記憶部３６０へ出力され、正帰還信号ＰＦＢがＰ型トランジスタ３４２のゲートに出力される。また、Ｐ型トランジスタ３４５およびＮ型トランジスタ３４７のゲートには、ドライバからの駆動信号ＴＲＳＴＶＣＯが入力される。

上述の構成により、比較部３１０は、画素信号ＳＩＧと、参照信号ＲＭＰとの差分を増幅した差分信号ＤＩＦ１を生成して内部ノードＣＮに出力する。そして、比較部３１０は、その内部ノードＣＮの信号に応じた出力信号Ｖｏｕｔをデータ記憶部３６０に出力する。

図１１は、本技術の第１の実施の形態における比較部３１０の接続関係の一例を示す図である。垂直方向において隣接する同色（Ｒなど）の画素４００および４０１に着目する。画素４００および４０１のそれぞれには、画素回路２２０、比較部３１０、接続トランジスタ３２４およびデータ記憶部３６０が配置される。

画素４００内の接続トランジスタ３２４のゲートは制御線Ｍ０に接続される。一方、画素４０１内の接続トランジスタ３２４のゲートは、電源線ＶＤＤに接続される。これにより、画素４００内の接続トランジスタ３２４は、制御信号に従ってオンオフする一方で、画素４０１内の接続トランジスタ３２４は、常にオフ状態である。

画素４００内の比較部３１０は、アナログの画素信号ＳＩＧ１と参照信号ＲＭＰとの差分を増幅した差分信号ＤＩＦ１を内部生成する。一方、画素４０１内の比較部３１０は、画素信号ＳＩＧ２と参照信号ＲＭＰとの差分を増幅した差分信号ＤＩＦ２を内部生成する。

画素加算モードにおいて画素４００内の接続トランジスタ３２４は、制御信号に従ってオンし、閉状態に移行する。これにより、所定座標が割り当てられた画素４００内の画素信号と参照信号との差分を増幅した差分信号ＤＩＦ１と、その座標に隣接する他の座標に係る差分信号ＤＩＦ２とがアナログ加算される。そして、画素４００および４０１の一方のデータ記憶部３６０は、加算信号に応じた出力信号Ｖｏｕｔが反転したときの時刻コードを画素データとして保持し、他方のデータ記憶部３６０は、動作を停止する。この結果、垂直方向において画素データ数が半分となる。

また、非加算モードにおいて画素４００内の接続トランジスタ３２４は、制御信号に従ってオフする。これにより、画素４００内のデータ記憶部３６０は、差分信号ＤＩＦ１に応じた出力信号Ｖｏｕｔ１が反転したときの時刻コードを画素データとして保持する。また、画素４０１のデータ記憶部３６０は、差分信号ＤＩＦ２に応じた出力信号Ｖｏｕｔ２が反転したときの時刻コードを画素データとして保持する。

なお、画素４０１内の接続トランジスタ３２４を常にオフ状態にしているが、この構成に限定されない。画素４０１内の接続トランジスタ３２４のゲートを制御線Ｍ０と別の制御線に接続することもできる。この場合には、画素加算モードにおいて画素４００内の接続トランジスタ３２４と、画素４０１内の接続トランジスタ３２４との一方がオン状態に、他方がオフ状態に制御される。

画素加算により、画素信号を間引く場合と比較して、画質の低下を抑制することができる。また、差分信号同士をアナログ加算することにより、デジタル加算する場合と比較して、ＡＤ変換の回数が低下するため、消費電力を削減することができる。また、画素毎にＡＤ変換する固体撮像素子２００において画素加算することにより、垂直方向および水平方向に配列された複数の画素を加算対象とすることができる。これに対して、カラムごとにＡＤ変換する固体撮像素子において画素加算する場合には、水平方向に配列された複数の画素を加算対象とすることができるが、垂直方向に配列された複数の画素を加算対象とすることができない。

図１２は、本技術の第１の実施の形態における画素信号、参照信号および出力信号の変動の一例を示すグラフである。同図におけるａは、非加算モードにおける画素信号および参照信号の変動の一例を示すグラフである。同図におけるａの横軸は時間を示し、縦軸は、画素信号および参照信号の電圧を示す。また、実線は、参照信号ＲＭＰの変動を示し、一点鎖線は、画素４００の画素信号ＳＩＧ１の変動を示す。太い点線は、画素４０１の画素信号ＳＩＧ２の変動を示す。同図におけるｂは、非加算モードにおける比較部３１０の出力信号の変動の一例を示し、同図におけるｃは、画素加算モードにおける出力信号の変動の一例を示す。同図におけるｂおよびｃの横軸は時間を示し、縦軸は、比較部３１０の出力信号Ｖｏｕｔの電圧を示す。また、一点鎖線は、画素４００の出力信号Ｖｏｕｔ１の変動を示す。太い点線は、画素４０１の出力信号Ｖｏｕｔ２の変動を示す。実線は、加算モードの出力信号Ｖｏｕｔの変動を示す。

同図におけるａに例示するように参照信号ＲＭＰは、スロープ状に変動する。一方、画素４００および４０１が初期化されると、画素４００の画素回路２２０は、リセットレベルの画素信号ＳＩＧ１ｒを出力し、画素４０１の画素回路２２０は、リセットレベルの画素信号ＳＩＧ２ｒを出力する。そして、タイミングＴ０において、画素信号ＳＩＧ１ｒおよびＳＩＧ２ｒが参照信号ＲＭＰより高くなり、画素４００および４０１の比較部３１０は、比較結果を示す出力信号Ｖｏｕｔを反転させる。

そして、非加算モードにおいて画素４００の画素回路２２０は、露光終了時に信号レベルの画素信号ＳＩＧ１ｓを出力し、画素４０１の画素回路２２０は、信号レベルの画素信号ＳＩＧ２ｓを出力する。これらの信号レベルは互いに異なるものとする。このため、例えば、タイミングＴ１において、画素信号ＳＩＧ１ｓが参照信号ＲＭＰより高くなり、その後のタイミングＴ３において画素信号ＳＩＧ２ｓが参照信号ＲＭＰより高くなる。これにより、同図におけるｂに例示するように画素４００の比較部３１０は、タイミングＴ１において出力信号Ｖｏｕｔ１を反転させ、画素４０１の比較部３１０は、タイミングＴ３において出力信号Ｖｏｕｔ２を反転させる。この結果、画素毎に画素データが生成される。

一方、同図におけるｃに例示するように画素加算モードにおいて画素４００または画素４０１の比較部３１０は、加算信号に応じた出力信号Ｖｏｕｔを出力する。この出力信号Ｖｏｕｔは、画素４００および４０１のそれぞれの信号をアナログ加算したものであるため、タイミングＴ１とＴ３との間のタイミングＴ２で反転する。この結果、垂直方向において解像度が低下する。

［固体撮像素子の動作例］
図１３は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像を撮像するための所定のアプリケーションが実行されたときに開始される。固体撮像素子２００は、現在のモードが画素加算モードであるか否かを判断する（ステップＳ９０１）。

画素加算モードである場合に（ステップＳ９０１：Ｙｅｓ）、固体撮像素子２００内の接続トランジスタ３２４はオン状態に移行し、隣接する２画素のそれぞれの内部ノードＣＮを接続する（ステップＳ９０２）。これにより、それらの画素の差分信号がアナログ加算される。

一方、非加算モードである場合に（ステップＳ９０１：Ｎｏ）、固体撮像素子２００内の接続トランジスタ３２４はオフ状態に移行し、隣接する２画素のそれぞれの内部ノードＣＮを切り離す（ステップＳ９０３）。そして、ステップＳ９０２またはＳ９０３の後に固体撮像素子２００内の画素のそれぞれは、ＡＤ変換を行う（ステップＳ９０４）。ステップＳ９０４の後に固体撮像素子２００は、撮像のための動作を終了する。

なお、複数の画像データを連続して撮像する場合には、垂直同期信号に同期してステップＳ９０１乃至Ｓ９０４が繰り返し実行される。

このように、本技術の第１の実施の形態によれば、接続トランジスタ３２４が、隣接する２画素のそれぞれの差分信号をアナログ加算するため、画素信号を間引く場合と比較して画像データの画質を向上させることができる。また、デジタル加算する場合と比較してＡＤ変換の回数が少ないため、消費電力を削減することができる。

［変形例］
上述の第１の実施の形態では、固体撮像素子２００は、垂直方向において隣接する同色の２画素を画素加算して垂直方向における解像度を低下させていたが、この構成では、水平方向において解像度を低下させることができない。この第１の実施の形態の変形例の固体撮像素子２００は、水平方向において隣接する同色の２画素を画素加算する点において第１の実施の形態と異なる。

図１４は、本技術の第１の実施の形態の変形例における画素同士の接続関係の一例を示す図である。この第１の実施の形態の変形例における固体撮像素子２００は、水平方向において隣接する同色の一対の画素（例えば、画素４００および４０１）が接続される点において第１の実施の形態と異なる。同図において画素間の実線は、画素同士を接続する配線を示す。

例えば、座標（０，０）のＲの画素４００と、座標（０，２）のＲの画素４０１とが接続され、座標（２，０）のＲ画素と、座標（２，２）のＲ画素とが接続される。Ｇ画素およびＢ画素についても同様に、水平方向において隣接する２画素が接続される。接続トランジスタ３２４は、接続された２画素のそれぞれの差分信号をアナログ加算する。なお、Ｇ画素およびＢ画素の接続関係は、同図において省略されている。

このように、本技術の第１の実施の形態の変形例によれば、接続トランジスタ３２４が、水平方向において隣接する２画素のそれぞれの差分信号をアナログ加算するため、水平方向において画素データ数を削減することができる。

＜２．第２の実施の形態＞
上述の第１の実施の形態では、垂直方向において隣接する２画素を加算して垂直方向において画素データ数を削減していたが、２画素を加算する場合、画素データの半分を削減することしかできない。この第２の実施の形態の固体撮像素子２００は、垂直方向において隣接する３画素を加算する点において第１の実施の形態と異なる。

図１５は、本技術の第２の実施の形態における画素同士の接続関係の一例を示す図である。垂直方向において隣接する同色の３画素（画素４００、４０１および４０２など）が互いに接続される。同図において画素間の実線は、画素同士を接続する配線を示す。例えば、座標（０，０）のＲの画素４００と、座標（２，０）のＲの画素４０１と、座標（４，０）のＲの画素４０２とが接続される。また、座標（０，２）のＲ画素と、座標（２，２）のＲ画素と、座標（４，２）のＲ画素とが接続され、座標（０，４）のＲ画素と、座標（２，４）のＲ画素と、座標（４，４）のＲ画素とが接続される。５行目以降においても同様に３画素単位でＲ画素が接続される。Ｇ画素およびＢ画素についても同様に、垂直方向において隣接する３画素が接続される。なお、Ｇ画素およびＢ画素の接続関係は、同図において省略されている。

図１６は、本技術の第２の実施の形態におけるクラスタ内の回路の接続関係の一例を示す図である。垂直方向において配列されたクラスタ３００、３０１、３０２、３０３および３０４に着目する。

クラスタ３００、３０１および３０２に、配置される回路は、第１の実施の形態と同様である。クラスタ３０３には、座標（３，０）、（３，１）、（３，２）、（３，３）、（３，４）および（３，５）の６画素に対応する回路が配置される。クラスタ３０４には、座標（４，０）、（４，１）、（４，２）、（４，３）、（４，４）および（４，５）の６画素に対応する回路が配置される。

座標（０，０）に対応する比較部３１０と、座標（２，０）に対応する比較部３１０と、座標（４，０）に対応する比較部３１０とは、ベイヤー配列において隣接するＲ画素の回路である。このため、これらの比較部３１０が接続される。同図において、３つの比較部３１０の間の実線は、それらの回路同士を接続する配線を示す。同様に、座標（０，２）に対応する比較部３１０と、座標（２，２）に対応する比較部３１０と、座標（４，２）に対応する比較部３１０とが接続される。また、座標（０，４）に対応する比較部３１０と、座標（２，４）に対応する比較部３１０と、座標（４，４）に対応する比較部３１０とが接続される。なお、同図において、Ｇ画素に対応する回路と、Ｂ画素に対応する回路との接続関係は、省略されている。

図１７は、本技術の第２の実施の形態における比較部３１０の接続関係の一例を示す図である。垂直方向において隣接する同色（Ｒなど）の画素４００、４０１および４０２に着目する。画素４００、４０１および４０２のそれぞれには接続トランジスタ３２５がさらに配置される。接続トランジスタ３２５として、例えば、Ｐ型のＭＯＳトランジスタが用いられる。これらの接続トランジスタ３２５は、レイアウトに対称性を持たせる観点から、追加されている。

画素４００内の接続トランジスタ３２４のゲートは電源線ＶＤＤに接続され、接続トランジスタ３２５のゲートは、制御線Ｍ０に接続される。また、画素４０１内の接続トランジスタ３２４および３２５の両方のゲートは、制御線Ｍ０に接続される。画素４０２内の接続トランジスタ３２４のゲートは制御線Ｍ０に接続され、接続トランジスタ３２５のゲートは、電源線ＶＤＤに接続される。これにより、画素４００内の接続トランジスタ３２５と、画素４０１内の接続トランジスタ３２４および３２５と、画素４０２内の接続トランジスタ３２４とは、制御信号に従ってオンオフする。一方、画素４００内の接続トランジスタ３２４と、画素４０２内の接続トランジスタ３２５とは、常にオフ状態である。

画素４００内の比較部３１０は、差分信号ＤＩＦ１を内部生成する。画素４０１内の比較部３１０は、差分信号ＤＩＦ２を内部生成し、画素４０２内の比較部３１０は、差分信号ＤＩＦ３を内部生成する。

画素加算モードにおいて画素４００内の接続トランジスタ３２５と、画素４０１内の接続トランジスタ３２４および３２５と、画素４０２内の接続トランジスタ３２４とは、制御信号に従ってオンする。これにより、所定座標の画素４００の差分信号ＤＩＦ１と、その座標に隣接する座標の画素４００および４０１の差分信号ＤＩＦ２およびＤＩＦ３とが加算される。そして、画素４００、４０１および４０２のいずれかのデータ記憶部３６０は、加算信号に応じた出力信号Ｖｏｕｔが反転したときの時刻コードを保持し、残りの画素内のデータ記憶部３６０は、動作を停止する。

また、非加算モードにおいて画素４００内の接続トランジスタ３２５と、画素４０１内の接続トランジスタ３２４および３２５と、画素４０２内の接続トランジスタ３２４とは制御信号に従ってオフする。これにより、画素４００内のデータ記憶部３６０は、差分信号ＤＩＦ１に応じた出力信号Ｖｏｕｔ１が反転したときの時刻コードを保持する。また、画素４０１内のデータ記憶部３６０は、差分信号ＤＩＦ２に応じた出力信号Ｖｏｕｔ２が反転したときの時刻コードを保持し、画素４０２内のデータ記憶部３６０は、差分信号ＤＩＦ３に応じた出力信号Ｖｏｕｔ３が反転したときの時刻コードを保持する。

なお、画素４００内の接続トランジスタ３２４と、画素４０２内の接続トランジスタ３２５とを常にオフ状態にしているが、この構成に限定されない。これらの接続トランジスタのゲートを制御線Ｍ０と別の制御線に接続してオンオフすることもできる。

図１８は、本技術の第２の実施の形態における画素４０１内の素子のレイアウトの一例を示す図である。垂直方向において隣接する同色の画素４００、４０１および４０２に着目する。

画素４００内には、Ｐ型トランジスタ３２１および３２２と、接続トランジスタ３２４および３２５と、Ｐ型トランジスタ３２３と、Ｎ型トランジスタ３３１とを含む各種の素子が配置される。同図において、これら以外の素子（Ｎ型トランジスタ３３１など）は省略されている。画素４０１および４０２についても同様である。

接続トランジスタ３２４および３２５は、例えば、Ｐ型トランジスタ３２２とＰ型トランジスタ３２３との間に配置される。

画素４００において、接続トランジスタ３２４のドレインは、Ｐ型トランジスタ３２２のドレインとＰ型トランジスタ３２３のゲートとに接続される。また、接続トランジスタ３２５のソースは、Ｐ型トランジスタ３２２のドレインとＰ型トランジスタ３２３のゲートとに接続される。画素４００内の接続トランジスタ３２５のドレインは、画素４０１内の接続トランジスタ３２４のソースに接続される。同図において、接続トランジスタ３２４および３２５のソースおよびドレインに接続される信号線以外の配線は省略されている。

画素４０１において、接続トランジスタ３２４のドレインは、Ｐ型トランジスタ３２２のドレインとＰ型トランジスタ３２３のゲートとに接続される。また、接続トランジスタ３２５のソースは、Ｐ型トランジスタ３２２のドレインとＰ型トランジスタ３２３のゲートとに接続される。画素４０１内の接続トランジスタ３２５のドレインは、画素４０２内の接続トランジスタ３２４のソースに接続される。画素４０２以降についても同様である。

図１９は、本技術の第２の実施の形態における画素内の制御線Ｍ０の配線の一例を示す図である。同図に例示するように制御線Ｍ０は、垂直方向に配線される。画素４００内の接続トランジスタ３２５と、画素４０１内の接続トランジスタ３２４および３２５と、画素４０２内の接続トランジスタ３２４とのそれぞれのゲートが制御線Ｍ０に接続される。

なお、固体撮像素子２００は、３画素を加算しているが、加算する画素数は３画素に限定されず、４画素以上を加算することもできる。また、固体撮像素子２００は、垂直方向において隣接する同色の複数の画素を加算しているが、水平方向において隣接する同色の複数の画素を加算することもできる。

このように、本技術の第２の実施の形態によれば、接続トランジスタ３２４および３２５が、垂直方向において隣接する３画素のそれぞれの差分信号をアナログ加算するため、２画素を加算する場合よりも多くの画素データを削減することができる。

＜３．第３の実施の形態＞
上述の第２の実施の形態では、垂直方向において隣接する３画素を加算していたが、加算する画素数を切り替えることができない。この第３の実施の形態の固体撮像素子２００は、加算する画素数を切り替える点において第２の実施の形態と異なる。

図２０は、本技術の第３の実施の形態における比較部３１０の接続関係の一例を示す図である。垂直方向において隣接する同色（Ｒなど）の画素４００、４０１、４０２、４０３、４０４および４０５に着目する。第３の実施の形態の画素４００乃至４０５のそれぞれには第２の実施の形態と同様に接続トランジスタ３２４および３２５が配置される。なお、同図において、画素回路２２０およびデータ記憶部３６０は省略されている。

画素４００内の接続トランジスタ３２４のゲートは電源線ＶＤＤに接続され、接続トランジスタ３２５のゲートは、制御線Ｍ３に接続される。また、画素４０１内の接続トランジスタ３２４のゲートは、制御線Ｍ３に接続され、接続トランジスタ３２５のゲートは制御線Ｍ２に接続される。画素４０２内の接続トランジスタ３２４のゲートは制御線Ｍ２に接続され、接続トランジスタ３２５のゲートは、制御線Ｍ１に接続される。

画素４０３内の接続トランジスタ３２４のゲートは制御線Ｍ１に接続され、接続トランジスタ３２５のゲートは、制御線Ｍ２に接続される。また、画素４０４内の接続トランジスタ３２４のゲートは、制御線Ｍ２に接続され、接続トランジスタ３２５のゲートは制御線Ｍ３に接続される。画素４０５内の接続トランジスタ３２４のゲートは制御線Ｍ３に接続され、接続トランジスタ３２５のゲートは、電源線ＶＤＤに接続される。

上述した接続構成により、画素４００内の接続トランジスタ３２５と、画素４０１乃至４０３内の接続トランジスタ３２４および３２５と、画素４０５内の接続トランジスタ３２４とは、制御信号に従ってオンオフする。一方、画素４００内の接続トランジスタ３２４と、画素４０５内の接続トランジスタ３２５とは、常にオフ状態である。

また、第３の実施の形態において、画素加算モードは、２画素加算モードと３画素加算モードとを含む。２画素加算モードにおいて、画素４００内の接続トランジスタ３２５と、画素４０１内の接続トランジスタ３２４と、画素４０２内の接続トランジスタ３２５と、画素４０３内の接続トランジスタ３２４とがオンする。また、画素４０４内の接続トランジスタ３２５と、画素４０５内の接続トランジスタ３２４も制御信号に従ってオンする。他の接続トランジスタは、オフ状態に制御される。これにより、画素４００および４０１とが画素加算される。また、画素４０２および４０３が画素加算され、画素４０４および４０５が画素加算される。

一方、３画素加算モードにおいて、画素４００内の接続トランジスタ３２５と、画素４０１内の接続トランジスタ３２４および３２５と、画素４０２内の接続トランジスタ３２４とがオンする。また、画素４０３内の接続トランジスタ３２５と、画素４０４内の接続トランジスタ３２４および３２５と、画素４０５内の接続トランジスタ３２４とがオンする。これにより、画素４００、４０１および４０２が画素加算される。また、画素４０３、４０４および４０５が画素加算される。

また、非加算モードにおいて全ての接続トランジスタ３２４および３２５はオフ状態に制御される。

なお、画素４００および４０３は、特許請求の範囲に記載の第１画素の一例であり、画素４０１および４０４は、特許請求の範囲に記載の第２画素の一例である。画素４０２および４０５は、特許請求の範囲に記載の第３画素の一例である。また、画素４００の接続トランジスタ３２５は、特許請求の範囲に記載の第２画素側接続トランジスタの一例である。画素４０１の接続トランジスタ３２４は、特許請求の範囲に記載の第１画素側接続トランジスタの一例であり、画素４０１の接続トランジスタ３２５は、特許請求の範囲に記載の第３画素側接続トランジスタの一例である。画素４０２の接続トランジスタ３２４は、特許請求の範囲に記載の第２画素側接続トランジスタの一例である。

なお、画素４００内の接続トランジスタ３２４と、画素４０５内の接続トランジスタ３２５とを常にオフ状態にしているが、この構成に限定されない。これらの接続トランジスタのゲートを制御線に接続することもできる。

図２１は、本技術の第３の実施の形態におけるモードごとの制御の一例を示す図である。２画素加算モードにおいて、Ｖドライバ２６１等のドライバは、制御線Ｍ１およびＭ３を介してローレベルの制御信号を供給し、制御線Ｍ２を介してハイレベルの制御信号を供給する。接続トランジスタ３２４および３２５としてＰ型のＭＯＳトランジスタを用いる場合、この制御により、制御線Ｍ１およびＭ３に接続されたトランジスタがオンし、制御線Ｍ２に接続されたトランジスタがオフする。この結果、画素４００および４０１などの隣接する２画素が加算される。

また、３画素加算モードにおいて、ドライバは、制御線Ｍ１を介してハイレベルの制御信号を供給し、制御線Ｍ２およびＭ３を介してローレベルの制御信号を供給する。この制御により、制御線Ｍ１に接続されたトランジスタがオフし、制御線Ｍ２およびＭ３に接続されたトランジスタがオンする。この結果、画素４００、４０１および４０３などの隣接する３画素が加算される。

図２２は、本技術の第３の実施の形態における画素内の制御線Ｍ１、Ｍ２およびＭ３の配線の一例を示す図である。同図に例示するように制御線Ｍ１、Ｍ２およびＭ３は、垂直方向に配線される。画素４００内の接続トランジスタ３２５と、画素４０１内の接続トランジスタ３２４とのそれぞれのゲートが制御線Ｍ３に接続される。画素４０１内の接続トランジスタ３２４と、画素４０２内の接続トランジスタ３２４とのそれぞれのゲートが制御線Ｍ２に接続される。画素４０２内の接続トランジスタ３２５のゲートが制御線Ｍ１に接続される。同図において画素４０３乃至４０５のレイアウトは、省略されている。また、第３の実施の形態における接続トランジスタ３２４および３２５のソースおよびドレインの接続構成は、図１８に例示した第２の実施の形態と同様である。

なお、固体撮像素子２００は、２画素加算モードと３画素加算モードとを切り替えているが、この構成に限定されない。制御内容の変更により、３画素加算モードと４画素加算モードとを切り替えるなど、切り替える加算モードの組合せを変えることもできる。また、固体撮像素子２００は、垂直方向において隣接する同色の複数の画素を加算しているが、水平方向において隣接する同色の複数の画素を加算することもできる。

このように、本技術の第３の実施の形態によれば、接続トランジスタ３２４および３２５は、隣接する２画素の加算と、隣接する３画素の加算とのいずれかを行うため、画素加算後の画素データ数を加算前の１／２と１／３とのいずれかに制御することができる。

＜４．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図２３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図２４は、撮像部１２０３１の設置位置の例を示す図である。

図２４では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。

撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図２４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、画素加算時に、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。

なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

なお、本技術は以下のような構成もとることができる。
（１）所定座標が割り当てられたアナログの画素信号と所定の参照信号との差分を増幅した差分信号を生成する比較部と、
前記差分信号と前記所定座標に隣接する他の座標に係る差分信号とをアナログ加算して加算信号を生成する加算回路と、
前記加算信号に応じた信号が反転したときの時刻を示すデジタル信号を保持するデータ記憶部と
を各々に設けた複数の画素を具備する固体撮像素子。
（２）前記比較部は、前記差分信号を生成して所定の内部ノードに出力し、
前記加算回路は、前記複数の画素のうち加算対象の画素のそれぞれの前記内部ノードの接続により前記差分信号をアナログ加算する
前記（１）記載の固体撮像素子。
（３）前記加算対象の画素は、一対の画素であり、
前記加算回路は、前記一対の画素の一方の前記内部ノードと他方の前記内部ノードとの間の経路を開閉する接続トランジスタを備える
前記（２）記載の固体撮像素子。
（４）前記加算対象の画素は、第１画素、第２画素および第３画素であり、
前記第２画素の前記加算回路は、
前記第１画素と前記第２画素の前記内部ノードとの間の経路を開閉する第１画素側接続トランジスタと、
前記第２画素の前記内部ノードと前記第３画素との間の経路を開閉する第３画素側接続トランジスタと
を備える前記（２）記載の固体撮像素子。
（５）２画素を加算する２画素加算モードが設定された場合には前記第１画素側接続トランジスタおよび前記第３画素側接続トランジスタの一方が開状態に移行するとともに他方が閉状態に移行し、３画素を加算する３画素加算モードが設定された場合には前記第１画素側接続トランジスタおよび前記第３画素側接続トランジスタの両方が前記閉状態に移行する
前記（４）記載の固体撮像素子。
（６）前記第１画素および前記第２画素のそれぞれの前記加算回路は、前記第１画素の前記内部ノードと前記第２画素との間の経路を開閉する第２画素側接続トランジスタを備え、
前記２画素加算モードが設定された場合には前記第１画素および前記第２画素の一方の前記第２画素側接続トランジスタが前記開状態に移行するとともに他方の前記第２画素側接続トランジスタが前記閉状態に移行し、前記３画素加算モードが設定された場合には前記第１画素および前記第２画素の両方の前記第２画素側接続トランジスタが前記閉状態に移行する
前記（５）記載の固体撮像素子。
（７）前記複数の画素は、二次元格子状に配列され、
前記加算回路は、前記複数の画素のうち所定方向に配列された所定数の画素のそれぞれの前記差分信号をアナログ加算する
前記（１）から（６）のいずれかに記載の固体撮像素子。
（８）前記複数の画素のそれぞれには、前記デジタル信号を転送するリピータが設けられ、
前記リピータは、所定の水平方向に垂直な垂直方向に配列され、
前記加算回路は、前記垂直方向に配列された前記所定数の画素のそれぞれの前記差分信号をアナログ加算する
前記（７）記載の固体撮像素子。
（９）前記複数の画素のそれぞれには、前記デジタル信号を転送するリピータが設けられ、
前記リピータは、所定の水平方向に垂直な垂直方向に配列され、
前記加算回路は、前記複数の画素のうち前記水平方向に配列された前記所定数の画素のそれぞれの前記差分信号をアナログ加算する
前記（７）記載の固体撮像素子。
（１０）前記比較部の一部は、所定の受光チップに配置され、
前記比較部の残りと前記加算回路および前記データ記憶部とは、所定の回路チップに配置される
前記（１）から（９）のいずれかに記載の固体撮像素子。
（１１）所定座標が割り当てられたアナログの画素信号と所定の参照信号との差分を増幅した差分信号を生成する比較部と、前記差分信号と前記所定座標に隣接する他の座標に係る差分信号とをアナログ加算して加算信号を生成する加算回路と、前記加算信号に応じた信号が反転したときの時刻を示すデジタル信号を保持するデータ記憶部とを各々に設けた複数の画素と、
前記デジタル信号を処理するロジック回路と
を具備する撮像装置。

１００ 撮像装置
１１０ 光学部
１２０ ＤＳＰ回路
１３０ 表示部
１４０ 操作部
１５０ バス
１６０ フレームメモリ
１７０ 記憶部
１８０ 電源部
２００ 固体撮像素子
２０１ 受光チップ
２０２ 回路チップ
２１０ 画素領域
２１１ 画素ブロック
２２０ 画素回路
２２１ リセットトランジスタ
２２２ 浮遊拡散層
２２３ 転送トランジスタ
２２４ フォトダイオード
２２５ 排出トランジスタ
２２６、２２７ 差動トランジスタ
２２８ 電流源トランジスタ
２３１、２３２、２６１、２６２ Ｖドライバ
２３３、２６３ Ｈドライバ
２３４ ＤＡＣ
２５０ ＡＤ変換回路領域
２６４ ロジック回路
３００〜３０４ クラスタ
３１０ 比較部
３２０ 差動入力回路
３２１、３２２、３２３、３４１、３４２、３４４、３４５ Ｐ型トランジスタ
３２４、３２５ 接続トランジスタ
３３０ 電圧変換回路
３３１、３４３、３４６、３４７ Ｎ型トランジスタ
３４０ 正帰還回路
３６０ データ記憶部
３７０ 時刻コード転送部
３７１ リピータ
４００〜４０５ 画素
１２０３１ 撮像部

Claims (11)

1. 所定座標が割り当てられたアナログの画素信号と所定の参照信号との差分を増幅した差分信号を生成する比較部と、
   前記差分信号と前記所定座標に隣接する他の座標に係る差分信号とをアナログ加算して加算信号を生成する加算回路と、
   前記加算信号に応じた信号が反転したときの時刻を示すデジタル信号を保持するデータ記憶部と
   を各々に設けた複数の画素を具備する固体撮像素子。
2. 前記比較部は、前記差分信号を生成して所定の内部ノードに出力し、
   前記加算回路は、前記複数の画素のうち加算対象の画素のそれぞれの前記内部ノードの接続により前記差分信号をアナログ加算する
   請求項１記載の固体撮像素子。
3. 前記加算対象の画素は、一対の画素であり、
   前記加算回路は、前記一対の画素の一方の前記内部ノードと他方の前記内部ノードとの間の経路を開閉する接続トランジスタを備える
   請求項２記載の固体撮像素子。
4. 前記加算対象の画素は、第１画素、第２画素および第３画素であり、
   前記第２画素の前記加算回路は、
   前記第１画素と前記第２画素の前記内部ノードとの間の経路を開閉する第１画素側接続トランジスタと、
   前記第２画素の前記内部ノードと前記第３画素との間の経路を開閉する第３画素側接続トランジスタと
   を備える請求項２記載の固体撮像素子。
5. ２画素を加算する２画素加算モードが設定された場合には前記第１画素側接続トランジスタおよび前記第３画素側接続トランジスタの一方が開状態に移行するとともに他方が閉状態に移行し、３画素を加算する３画素加算モードが設定された場合には前記第１画素側接続トランジスタおよび前記第３画素側接続トランジスタの両方が前記閉状態に移行する
   請求項４記載の固体撮像素子。
6. 前記第１画素および前記第２画素のそれぞれの前記加算回路は、前記第１画素の前記内部ノードと前記第２画素との間の経路を開閉する第２画素側接続トランジスタを備え、
   前記２画素加算モードが設定された場合には前記第１画素および前記第２画素の一方の前記第２画素側接続トランジスタが前記開状態に移行するとともに他方の前記第２画素側接続トランジスタが前記閉状態に移行し、前記３画素加算モードが設定された場合には前記第１画素および前記第２画素の両方の前記第２画素側接続トランジスタが前記閉状態に移行する
   請求項５記載の固体撮像素子。
7. 前記複数の画素は、二次元格子状に配列され、
   前記加算回路は、前記複数の画素のうち所定方向に配列された所定数の画素のそれぞれの前記差分信号をアナログ加算する
   請求項１記載の固体撮像素子。
8. 前記複数の画素のそれぞれには、前記デジタル信号を転送するリピータが設けられ、
   前記リピータは、所定の水平方向に垂直な垂直方向に配列され、
   前記加算回路は、前記垂直方向に配列された前記所定数の画素のそれぞれの前記差分信号をアナログ加算する
   請求項７記載の固体撮像素子。
9. 前記複数の画素のそれぞれには、前記デジタル信号を転送するリピータが設けられ、
   前記リピータは、所定の水平方向に垂直な垂直方向に配列され、
   前記加算回路は、前記複数の画素のうち前記水平方向に配列された前記所定数の画素のそれぞれの前記差分信号をアナログ加算する
   請求項７記載の固体撮像素子。
10. 前記比較部の一部は、所定の受光チップに配置され、
    前記比較部の残りと前記加算回路および前記データ記憶部とは、所定の回路チップに配置される
    請求項１記載の固体撮像素子。
11. 所定座標が割り当てられたアナログの画素信号と所定の参照信号との差分を増幅した差分信号を生成する比較部と、前記差分信号と前記所定座標に隣接する他の座標に係る差分信号とをアナログ加算して加算信号を生成する加算回路と、前記加算信号に応じた信号が反転したときの時刻を示すデジタル信号を保持するデータ記憶部とを各々に設けた複数の画素と、
    前記デジタル信号を処理するロジック回路と
    を具備する撮像装置。

Images