WO2021124628A1 - 固体撮像素子、および、撮像装置 - Google Patents

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transistor
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佳朗 阿波谷
洋介 植野
崇 馬上
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • This technology relates to a solid-state image sensor. More specifically, the present invention relates to a solid-state image sensor for comparing a pixel signal and a reference signal, and an image pickup device.
  • a single-slope type ADC Analog to Digital Converter
  • a comparator and a counter has been widely used in a solid-state image sensor or the like because of its simple configuration.
  • a single-slope ADC in which a reference signal is input to a gate and a pMOS transistor inserted between a vertical signal line and a constant current source is used as a comparator has been proposed (see, for example, Patent Document 1). ..
  • a potential difference between the reference signal and the pixel signal is applied between the gate and source of this pMOS transistor, the pMOS transistor is turned on and off according to the potential difference (gate-source voltage), and the comparison result is output from the drain. Will be done.
  • the above-mentioned conventional technique by using a pMOS transistor as a comparator instead of the differential amplifier circuit, the mounting area of the ADC and the power consumption are reduced as compared with the case where the differential amplifier circuit is used.
  • the above-mentioned ADC has a problem that the dynamic range of the pixel signal is narrowed as compared with the case where the pMOS transistor is not inserted. This is because by inserting the pMOS transistor into the vertical signal line, the amplitude of the pixel signal is reduced by the amount of the voltage required to drive the pMOS transistor. If the power supply voltage is increased, the amplitude can be increased to widen the dynamic range, but this is not preferable because the power consumption increases.
  • This technology was created in view of this situation, and aims to widen the dynamic range of a solid-state image sensor equipped with a comparator.
  • This technology has been made to solve the above-mentioned problems, and the first aspect thereof is a pixel circuit that generates a pixel signal and outputs it to a vertical signal line, and a constant current is applied to the vertical signal line.
  • It is a solid-state image sensor including a source connected to a constant current source to be supplied, a predetermined reference signal is input to the gate, and a comparison transistor is provided which outputs a comparison result between the pixel signal and the reference signal from the drain. This has the effect of expanding the dynamic range.
  • a clamp transistor that limits the amplitude of the signal indicating the above comparison result within a predetermined range may be further provided. This has the effect of limiting the amplitude.
  • an amplifier circuit that amplifies the signal showing the above comparison result may be further provided. This has the effect of amplifying the signal indicating the comparison result.
  • the amplifier circuit may include an amplifier transistor for amplifying a voltage signal showing the comparison result, and the comparison transistor may output the voltage signal. This has the effect of amplifying the voltage signal.
  • the amplifier circuit may include a transimpedance amplifier that converts a current signal indicating the comparison result into a voltage signal, and the comparison transistor may output the current signal. This has the effect of lowering the power supply voltage.
  • variable resistor for adjusting the amplitude of the pixel signal may be further provided. This has the effect of reducing noise.
  • variable resistor may be a transistor in which a bias voltage is applied to the gate. This has the effect of controlling the resistance value.
  • variable resistor may be a pair of transistors connected in parallel. This has the effect of controlling the resistance value.
  • variable resistor may include a predetermined number of resistors connected in parallel and a switch for controlling the number of connected resistors. This has the effect of controlling the resistance value.
  • variable resistor may be a switched capacitor. This has the effect of controlling the resistance value.
  • a load inserted between the power supply and the drain may be further provided. This has the effect that the comparison is made by a comparison transistor with the drain connected to the load.
  • the load may include a transistor in which a predetermined bias voltage is applied to the gate. This has the effect that the resistance value is controlled by the bias voltage.
  • the load may include a pair of transistors connected by cascode. This has the effect of connecting the drain of the comparison transistor to a pair of cascode-connected transistors.
  • the load may include a super cascode circuit. This has the effect of connecting the drain of the comparison transistor to the super cascode circuit.
  • the load may include a resistor. This has the effect of connecting the drain of the comparison transistor to the resistor.
  • the capacity connected to the drain and the source may be further provided. This has the effect of limiting the bandwidth.
  • the pixel circuit is provided on a predetermined pixel chip, and at least a part of the comparator provided with the comparison transistor is provided on a circuit chip different from the pixel chip, and the pixel circuit is provided.
  • the power supply of the above may be separated from the power supply of the comparator. This has the effect of reducing the circuit scale for each chip.
  • the pixel circuit is provided for each of the plurality of pixels in the pixel array unit in which the plurality of pixels are arranged in a two-dimensional lattice, and the vertical signal line is the pixel array unit.
  • the comparison transistor may be provided for each of the vertical signal lines. This has the effect of improving the reading speed.
  • the pixel circuit and the comparison transistor may be provided in each of a plurality of pixels arranged in a two-dimensional lattice pattern. This has the effect of reading the pixel signal line by line.
  • the second aspect of the present technology is that a source is connected to a pixel circuit that generates a pixel signal and outputs it to a vertical signal line, and a constant current source that supplies a constant current to the vertical signal line, and a predetermined reference signal is used.
  • a source is connected to a pixel circuit that generates a pixel signal and outputs it to a vertical signal line, and a constant current source that supplies a constant current to the vertical signal line, and a predetermined reference signal is used.
  • an imaging device including a comparison transistor in which is input to the gate and outputs a comparison result between the pixel signal and the reference signal from the drain, and a counter that generates a digital signal based on the comparison result. This has the effect of expanding the dynamic range of the digital signal.
  • FIG. 1 is a block diagram showing a configuration example of the image pickup apparatus 100 according to the first embodiment of the present technology.
  • the image pickup device 100 is a device for taking an image of image data (frame), and includes an optical unit 110, a solid-state image sensor 200, and a DSP (Digital Signal Processing) circuit 120. Further, the image pickup apparatus 100 includes a display unit 130, an operation unit 140, a bus 150, a frame memory 160, a storage unit 170, and a power supply unit 180.
  • a digital camera such as a digital still camera, a smartphone having an image pickup function, a personal computer, an in-vehicle camera, or the like is assumed.
  • the optical unit 110 collects the light from the subject and guides it to the solid-state image sensor 200.
  • the solid-state image sensor 200 generates a frame by photoelectric conversion in synchronization with a vertical synchronization signal.
  • the vertical synchronization signal is a periodic signal having a predetermined frequency indicating the timing of imaging.
  • the solid-state image sensor 200 supplies the generated frame to the DSP circuit 120 via the signal line 209.
  • the DSP circuit 120 executes predetermined signal processing on the frame from the solid-state image sensor 200.
  • the DSP circuit 120 outputs the processed frame to the frame memory 160 or the like via the bus 150.
  • the display unit 130 displays a frame.
  • a liquid crystal panel or an organic EL (Electro Luminescence) panel is assumed.
  • the operation unit 140 generates an operation signal according to the operation of the user.
  • the bus 150 is a common route for the optical unit 110, the solid-state image sensor 200, the DSP circuit 120, the display unit 130, the operation unit 140, the frame memory 160, the storage unit 170, and the power supply unit 180 to exchange data with each other.
  • the frame memory 160 holds frames.
  • the storage unit 170 stores various data such as frames.
  • the power supply unit 180 supplies power to the solid-state image sensor 200, the DSP circuit 120, the display unit 130, and the like.
  • FIG. 2 is a block diagram showing a configuration example of the solid-state image sensor 200 according to the first embodiment of the present technology.
  • the solid-state image sensor 200 includes a vertical scanning circuit 210, a DAC (Digital to Analog Converter) 220, a timing control circuit 230, an upper column signal processing unit 240, a pixel array unit 250, a lower column signal processing unit 270, and an image processing unit. 280 is provided. These circuits are provided, for example, on a single semiconductor chip.
  • DAC Digital to Analog Converter
  • a plurality of pixels are arranged in a two-dimensional grid pattern in the pixel array unit 250.
  • a pixel circuit 260 is arranged in each of the pixels.
  • a set of pixels arranged in a predetermined horizontal direction is referred to as a "row”
  • a set of pixels arranged in a direction perpendicular to the row is referred to as a "column”.
  • the vertical scanning circuit 210 drives the rows in order to output an analog pixel signal.
  • the pixel circuit 260 generates a pixel signal by photoelectric conversion.
  • the pixel circuit 260 outputs the generated pixel signal to either the upper column signal processing unit 240 or the lower column signal processing unit 270.
  • the odd-numbered row pixel circuit 260 outputs to the upper column signal processing unit 240
  • the even-numbered row pixel circuit 260 outputs to the lower column signal processing unit 270.
  • the odd-numbered pixel circuit 260 may output to the upper column signal processing unit 240
  • the even-numbered pixel circuit 260 may output to the lower column signal processing unit 270.
  • the DAC 220 generates a predetermined reference signal by DA (Digital to Analog) conversion and supplies it to the upper column signal processing unit 240 and the lower column signal processing unit 270.
  • a reference signal for example, a ramp signal that changes in a slope shape is generated.
  • the timing control circuit 230 controls the operation timings of the vertical scanning circuit 210, the upper column signal processing unit 240, the lower column signal processing unit 270, and the image processing unit 280 in synchronization with the vertical synchronization signal Vsync. ..
  • the upper column signal processing unit 240 performs signal processing such as AD (Analog to Digital) conversion and CDS (Correlated Double Sampling) processing on the pixel signal for each column.
  • the upper column signal processing unit 240 outputs the processed data to the image processing unit 280.
  • the configuration of the lower column signal processing unit 270 is the same as that of the upper column signal processing unit 240.
  • the reading speed can be doubled as compared with the case where only one of them is provided. It is also possible to arrange only one of the upper column signal processing unit 240 and the lower column signal processing unit 270.
  • the image processing unit 280 receives data from the upper column signal processing unit 240 and the lower column signal processing unit 270, and performs predetermined image processing on the image data in which the data is arranged. As image processing, demosaic processing, noise reduction processing, white balance processing, and the like are executed. The image processing unit 280 supplies the processed image data to the DSP circuit 120. It should be noted that a configuration may be configured in which part or all of the processing of the image processing unit 280 is executed outside the solid-state image sensor 200.
  • FIG. 3 is a circuit diagram showing a configuration example of the pixel circuit 260 according to the first embodiment of the present technology.
  • the pixel circuit 260 includes a photoelectric conversion element 261, a transfer transistor 262, a reset transistor 263, a floating diffusion layer 264, an amplification transistor 265, and a selection transistor 266.
  • the photoelectric conversion element 261 photoelectrically converts the incident light to generate an electric charge.
  • the transfer transistor 262 transfers an electric charge from the photoelectric conversion element 261 to the floating diffusion layer 264 according to the transfer signal TX from the vertical scanning circuit 210.
  • the reset transistor 263 connects the floating diffusion layer 264 and the reset power supply voltage Vrst according to the reset signal RST from the vertical scanning circuit 210, and initializes the charge amount of the floating diffusion layer 264.
  • the floating diffusion layer 264 accumulates electric charges and generates a voltage according to the amount of electric charges.
  • the amplification transistor 265 amplifies the voltage of the floating diffusion layer 264.
  • the amplification transistor 265 is inserted between the terminal of the power supply voltage VDDpix different from the reset power supply voltage Vrst and the selection transistor 266.
  • the selection transistor 266 outputs a signal of the amplified voltage as a pixel signal SIG according to the selection signal SEL from the vertical scanning circuit 210. Assuming that the number of columns is N (N is an integer), the pixel signal of the nth (n is an integer of 1 to N) column is the lower column signal processing unit 270 (or the upper side) via the vertical signal line 269-n. It is transmitted to the column signal processing unit 240).
  • the circuit configuration of the pixel circuit 260 is not limited to the one illustrated in the figure as long as it can generate a pixel signal by photoelectric conversion.
  • FIG. 4 is a block diagram showing a configuration example of the lower column signal processing unit 270.
  • the lower column signal processing unit 270 includes a plurality of ADCs 271.
  • ADC271 is provided for each row. When the number of columns is N, N ADC271s are arranged.
  • the ADC 271 converts the analog pixel signal SIG of the corresponding column into a digital signal.
  • the ADC 271 includes a comparator 300 and a counter 272.
  • the comparator 300 compares the reference signal RMP with the pixel signal SIG in the corresponding column.
  • the comparator 300 supplies a comparison result signal CMP indicating the comparison result to the counter 272. Further, the auto zero signal AZ from the timing control circuit 230 is input to the comparator 300.
  • the counter 272 counts the count value over a period until the comparison result signal CMP is inverted according to the control of the timing control circuit 230.
  • the counter 272 supplies a digital signal indicating the count value to the image processing unit 280.
  • the pixel signal includes a reset level and a signal level.
  • the reset level is the level when the pixel circuit 260 is initialized
  • the signal level is the level according to the exposure amount when the electric charge is transferred to the floating diffusion layer 264.
  • the counter 272 counts down within the conversion period of the reset level and up counts within the conversion period of the signal level, for example. As a result, the CDS process for obtaining the difference between the reset level and the signal level is realized.
  • the counter 272 can also perform only one of up-counting and down-counting. In this case, a circuit that performs CDS processing is added after the counter 272.
  • the ADC 271 that performs AD conversion by the comparator 300 and the counter 272 is called a single slope type ADC.
  • FIG. 5 is a circuit diagram showing a configuration example of the comparator 300 according to the first embodiment of the present technology.
  • a constant current source 273 is connected to each of the vertical signal lines 269-n.
  • the constant current source 273 supplies a constant current to the vertical signal line 269-n.
  • the constant current source 273 is arranged in the upper column signal processing unit 240 or the lower column signal processing unit 270.
  • the resistance in the figure indicates the wiring resistance of the vertical signal line 269-n.
  • the comparator 300 includes a load 310, a capacitance 321 and an auto zero switch 322, a comparison transistor 323, a capacitance 324, a clamp transistor 325 and an amplifier circuit 330.
  • the load 310 is inserted between the power supply voltage VDDpix and the drain of the comparison transistor 323.
  • One end of the capacitance 321 is connected to the drain of the comparison transistor 323, and the other end is connected to the source of the comparison transistor 323.
  • the auto-zero switch 322 short-circuits the path between the gate and drain of the comparison transistor 323 according to the auto-zero signal AZ from the timing control circuit 230.
  • the auto zero switch 322 When the auto zero switch 322 is closed, the gate-drain of the comparison transistor 323 is in the same potential state, and the potential difference between the threshold voltage of the transistor 323 and the reference signal RMP is written in the capacitance 324.
  • the auto zero switch 324 is open, the potential difference is continuously stored.
  • the comparison transistor 323 compares the pixel signal SIG with the reference signal RMP.
  • the comparison transistor 323 an nMOS (n-channel Metal Oxide Semiconductor) transistor is used.
  • the reference signal RMP from the DAC 220 is input to the gate of the comparison transistor 323 via the capacitance 324. Further, the source and back gate of the comparison transistor 323 are connected to the constant current source 273. With this connection configuration, a potential difference between the pixel signal SIG and the reference signal RMP is applied between the gate and the source of the comparison transistor 323.
  • the comparison transistor 323 shifts to the on state or the off state depending on whether or not the potential difference (that is, the gate-source voltage) is higher than the threshold voltage of the comparison transistor 323.
  • the comparison transistor 323 When the comparison transistor 323 is in the on state, its drain voltage is lower than when it is in the off state. That is, the drain voltage becomes a high level or a low level depending on the potential difference between the pixel signal SIG and the reference signal RMP, and the value indicates the comparison result between the pixel signal SIG and the reference signal RMP.
  • the voltage signal showing the comparison result is referred to as the first stage output signal OUT.
  • the clamp transistor 325 limits the amplitude of the first stage output signal OUT within a predetermined range.
  • An nMOS transistor is used as the clamp transistor 325.
  • the gate and drain of the clamp transistor 325 are commonly connected to the drain of the comparison transistor 323 (ie, diode connection), and the source is connected to the source of the comparison transistor 323.
  • the threshold voltage of the clamp transistor 325 is designed to be larger than that of the comparison transistor 323.
  • the amplifier circuit 330 amplifies the first stage output signal OUT (that is, a voltage signal).
  • the amplifier circuit 330 includes a load 331, an amplifier transistor 332, and a constant current source 333.
  • the load 331 is inserted between the power supply voltage VDDpix and the drain of the amplification transistor 332.
  • the first stage output signal OUT is input to the gate of the amplification transistor 332.
  • the backgate and source of the amplification transistor 332 are connected to the constant current source 333 and the source of the comparison transistor 323. From the drain of the amplification transistor 332, the amplified signal is output to the counter 272 as a comparison result signal CMP.
  • a pMOS (n-channel MOS) transistor is provided instead of the comparison transistor 323 (nMOS transistor).
  • the source is connected to the vertical signal line 269-n
  • the drain is connected to the constant current source 273, and the reference signal RMP is similarly input to the gate. That is, the pMOS transistor is inserted in series with the vertical signal line 269-n. Further, the polarity of the clamp transistor and the second-stage amplification transistor is also P-type.
  • the dynamic range is narrowed by the amount (6V, etc.).
  • the power supply voltage is set to 2.8 volts (V)
  • the voltage required for the operation of the pixel circuit 260 and the voltage drop due to the wiring resistance are set to 1.0 volts (V)
  • the voltage required for the operation of the constant current source is 0. .4 volts (V).
  • the solid-state image sensor 200 such as a large format sensor in which the accumulated charge amount Qs of the floating diffusion layer is large, the required dynamic range is wide, so that the influence of the dynamic range reduction due to the pMOS transistor becomes large.
  • an n-type comparison transistor 323 is used, its source is connected to the constant current source 273, and the drain is connected to the power supply voltage VDDpix via the load 310.
  • the comparison transistor 323 is connected in parallel with the vertical signal line 269-1.
  • the power supply voltage and the potential drop due to the wiring resistance of the vertical signal line are set to the same conditions, and the voltage required for the operation of the constant current source 273 is also set to 0.4 volt (V).
  • V 0.4 volt
  • the amplitude of the first stage output signal OUT can be kept constant regardless of the exposure amount, and as a result, the linearity characteristic of the inversion timing of the comparison result with respect to the exposure amount becomes good. Further, since the current before and after the inversion of the comparator 300 is constant, inter-row interference via the power supply and ground can be suppressed, and streaking due to the inter-row interference can be suppressed.
  • the charge amount and the discharge amount of the capacitance 321 are affected by the level of the vertical signal line 269-n.
  • the linearity characteristic can be improved.
  • the drain of the first-stage comparison transistor 323 whose source is connected to the vertical signal line 269-n is used as the output of the comparison result, the level of the reference signal when the output of the second-stage amplification transistor 332 is inverted is vertical. It follows the level of the signal line 269-n. Thereby, the linearity can be improved.
  • comparison transistor 323 of the first stage and the amplification transistor 332 of the second stage can be directly connected to DC. This eliminates the need to provide a capacitance between the first stage and the second stage, and the circuit area can be reduced accordingly.
  • FIG. 6 is a circuit diagram showing a configuration example of the load 310 according to the first embodiment of the present technology.
  • a is an example of a circuit diagram of a load 310 using a pMOS transistor.
  • Reference numeral b in the figure is an example of a circuit diagram of a load 310 using a transistor connected with a cascode.
  • c is an example of a circuit diagram of a load 310 using a super cascode circuit.
  • the pMOS transistor 311 can be used as the load 310.
  • the pMOS transistor 311 is inserted between the power supply voltage VDDpix and the comparison transistor 323, and a predetermined bias voltage Vb is applied to the gate.
  • cascode-connected pMOS transistors 311 and 312 can also be used as the load 310.
  • the pMOS transistors 311 and 312 are connected in series (that is, cascode connection) between the power supply voltage VDDpix and the comparison transistor 323.
  • a bias voltage Vb is applied to the gate of the pMOS transistor 311 and a bias voltage Vbc is applied to the gate of the pMOS transistor 312.
  • a super cascode circuit using a differential amplifier circuit can also be used as the load 310.
  • This circuit includes cascode-connected pMOS transistors 311 and 312 and a differential amplifier circuit 313.
  • the differential amplifier circuit 313 amplifies the difference between the connection node of the pMOS transistors 311 and 312 and the bias voltage Vbc, and outputs the difference to the gate of the pMOS transistor 312. Further, a bias voltage Vb is applied to the gate of the pMOS transistor 311.
  • a super cascode circuit using a loop-shaped circuit can also be used as the load 310.
  • This circuit includes cascode-connected pMOS transistors 311 and 312, a pMOS transistor 314, and a constant current source 315.
  • the pMOS transistor 314 and the constant current source 315 are connected in series between the power supply voltage VDDpix and the ground voltage. Further, a bias voltage Vb is applied to the gate of the pMOS transistor 311.
  • the gate of the pMOS transistor 314 is connected to the connection node of the pMOS transistors 311 and 312.
  • the gate of the pMOS transistor 312 is connected to the connection node of the pMOS transistor 314 and the constant current source 315.
  • the resistor 316 can also be used as the load 310.
  • a resistor 316 and a constant current source 315 connected in parallel to the power supply voltage VDDpix can also be used as the load 310.
  • FIG. 8 is a timing chart showing an example of the operation of the solid-state image sensor 200 according to the first embodiment of the present technology.
  • the alternate long and short dash line indicates the locus of the level of the vertical signal line 269-n (that is, the pixel signal SIG).
  • the timing control circuit 230 supplies the auto-zero signal AZ over a predetermined pulse period at the timing T0 immediately before the AD conversion, and initializes the comparator 300.
  • the DAC 220 gradually lowers the reference signal RMP.
  • the drain voltage (that is, the first stage output signal OUT) of the comparison transistor 323 is inverted from the low level to the high level. Since the clamp transistor 325 is diode-connected, the amplitude of the first stage output signal OUT changes within the voltage range limited by the clamp transistor 325. The same applies to the signal level conversion period.
  • the level of the vertical signal line 269-n changes to a signal level according to the exposure amount.
  • the DAC 220 gradually reduces the reference signal RMP.
  • the timing T5 when the reference signal RMP becomes equal to or lower than the pixel signal SIG level (that is, the signal level) the first stage output signal OUT is inverted from the low level to the high level.
  • the sources of the first-stage comparison transistor 323 and the second-stage amplification transistor 332 are both connected to the vertical signal line 269-n. Therefore, the level of the reference signal when the outputs (comparison results) of the first stage and the second stage are inverted is the value obtained by adding the threshold voltage of the nMOS transistor (comparison transistor 323, etc.) to the level of the vertical signal line 269-n. It becomes. In this way, the level of the reference signal when the comparison result is inverted follows the level of the vertical signal line 269-n. As a result, the linearity characteristic of the inversion timing with respect to the exposure amount becomes good.
  • a bandwidth limiting capacitance 321 is provided, and this capacitance 321 is arranged between the vertical signal line 269-n and the first stage.
  • this capacitance 321 is arranged between the vertical signal line 269-n and the first stage.
  • FIG. 9 is a graph showing an example of the input / output characteristics of the ADC 271 according to the first embodiment of the present technology.
  • a is a graph showing an example of the relationship between the input level of the ADC 271 and the output data.
  • the vertical axis of a in the figure shows the output data which is a digital signal output from the ADC 271
  • the horizontal axis of a in the figure shows the input level which is the level of the pixel signal input to the ADC 271.
  • b is a graph showing an example of the linearity characteristics of the ADC 271.
  • the vertical axis of b indicates the error of the linearity of the ADC 271 with respect to the ideal characteristic
  • the horizontal axis indicates the input level.
  • the solid line in the figure shows the characteristics of the ADC 271 using the comparison transistor 323 (that is, the nMOS transistor), and the alternate long and short dash line in the figure shows a comparative example using the pMOS transistor.
  • the source is connected to the constant current source 273, the reference signal is input to the gate, and the comparison transistor is provided to output the comparison result from the drain, for comparison.
  • the comparison transistor is provided to output the comparison result from the drain, for comparison.
  • the circuit in the solid-state image sensor 200 is provided on a single semiconductor chip, but in this configuration, the circuit scale increases as the number of pixels increases, and it is difficult to miniaturize the circuit. Become.
  • the solid-state image sensor 200 of the first modification of the first embodiment is different from the first embodiment in that a plurality of semiconductor chips are laminated to reduce the circuit scale per chip.
  • FIG. 10 is a diagram showing an example of a laminated structure of the solid-state image sensor 200 in the first modification of the first embodiment of the present technology.
  • the solid-state image sensor 200 of the first modification includes a circuit chip 202 and a pixel chip 201 laminated on the circuit chip 202. These substrates are electrically connected via a connection such as a via. In addition to vias, it can also be connected by inductively coupled communication technology such as Cu-Cu bonding, bumps, and TCI (ThruChipInterface).
  • FIG. 11 is a circuit diagram showing a configuration example of the pixel circuit 260 and the comparator 300 in the first modification of the first embodiment of the present technology.
  • the pixel circuit 260 is provided on the pixel chip 201, and the circuits after the comparator 300 are provided on the circuit chip 202.
  • the power supply voltage VDDcm of the comparator 300 is separated from the power supply voltage VDDpix of the pixel circuit 260.
  • the comparators 300 are arranged on the circuit chip 202, the circuits arranged on each of the chips are not limited to those illustrated in the figure.
  • the clamp transistor 325 up to the front stage may be arranged on the pixel chip 201, and the clamp transistor 325 and subsequent stages may be arranged on the circuit chip 202.
  • the power supply voltage of the portion of the circuit in the comparator 300 incorporated in a part of the pixel chip 201 may be set to VDDcm in common with the remaining portion, and is illustrated in FIG. In addition, it may be separated into VDDpix.
  • the clamp transistor 325 or later and the load 310 can be arranged on the circuit chip 202.
  • At least a part of the comparator 300 is distributed and arranged on the circuit chip 202, so that the circuit scale per chip can be reduced.
  • the pixel circuits 260, the comparator 300, and the like are dispersedly arranged on the stacked pixel chips 201 and circuit chips 202, so that the chips per chip.
  • the circuit scale can be reduced.
  • the ADC 271 is arranged for each column, but in this configuration, it is difficult to improve the speed of AD conversion (in other words, reading) of the pixel signal.
  • the solid-state image sensor 200 of the second modification of the first embodiment is different from the first modification of the first embodiment in that the ADC is arranged for each pixel to improve the reading speed. different.
  • FIG. 15 is a block diagram showing a configuration example of the circuit chip 202 in the second modification of the first embodiment of the present technology.
  • a DAC 411, a vertical drive circuit 412, a timing control circuit 413, a time code generation unit 414, a pixel AD conversion unit 415, an output unit 417, and a pixel drive circuit 418 are arranged on the circuit chip 202 of the second modification.
  • a plurality of ADCs 420 and a time code transfer unit 416 are arranged in the pixel AD conversion unit 415.
  • the ADC 420 is provided for each pixel circuit 260.
  • the ADC 420 converts the pixel signal from the corresponding pixel circuit 260 into a digital signal and transfers it to the time code transfer unit 416.
  • the circuit including the ADC 420 and the corresponding pixel circuit 260 functions as one pixel. That is, the ADC 420 is arranged for each pixel.
  • the time code transfer unit 416 transfers the time code from the time code generation unit 414 to the ADC 420, and transfers the digital signal from the ADC 420 to the output unit 417.
  • the time code transfer unit 416 is arranged for every four columns of the ADC 420, for example.
  • the DAC 411 generates a reference signal by DA conversion and supplies it to the pixel AD conversion unit 415.
  • the vertical drive circuit 412 drives the ADC 420 in a predetermined order to output a digital signal.
  • the time code generation unit 414 generates a time code. This time code indicates the time within the period during which the reference signal changes in a slope shape.
  • the time code generation unit 414 supplies the generated time code to the time code transfer unit 416.
  • the output unit 417 executes signal processing such as CDS processing on the digital signal from the time code transfer unit 416 and supplies the digital signal to the DSP circuit 120.
  • the pixel drive circuit 418 drives the pixel circuits 260 in a predetermined order.
  • the reading speed can be improved as compared with the first modification of the first embodiment in which the ADC 271 is provided for each column. ..
  • FIG. 16 is a block diagram showing a configuration example of the ADC 420 in the second modification of the first embodiment of the present technology.
  • the ADC 420 of this second modification includes a comparator 300 and a data storage unit 421.
  • the configuration of the comparator 300 of the second modification of the first embodiment is the same as that of the first modification.
  • the comparator 300 supplies the comparison result signal CMP to the data storage unit 421.
  • the data storage unit 421 stores the time code when the comparison result signal CMP is inverted.
  • the data storage unit 421 receives the time code from the time code transfer unit 416, and stores the time code when the comparison result signal CMP is inverted as a digital signal after AD conversion. Then, the data storage unit 421 supplies a digital signal to the time code transfer unit 416 under the control of the vertical drive circuit 412.
  • the reading speed can be improved as compared with the case where the ADC is provided for each row. ..
  • the vertical signal line and the ADC 271 are connected on a one-to-one basis, but they can also be connected on a many-to-one basis.
  • the third modification of the first embodiment is different from the first embodiment in that the vertical signal line and the ADC 271 are connected in a many-to-one manner.
  • FIG. 17 is a block diagram showing a configuration example of ADC271 in a third modification of the first embodiment of the present technology.
  • the ADC 271 in the third modification of this first embodiment differs from the first embodiment in that it further includes a multiplexer 275.
  • the multiplexer 275 is connected to a plurality of vertical signal lines.
  • the multiplexer 275 is connected to K vertical signal lines such as vertical signal lines 261 to 262.
  • the multiplexer 275 connects any of these K lines to the input terminal of the comparator 300 under the control of the timing control circuit 230.
  • the vertical signal line and the ADC 271 are connected in a many-to-one manner, as compared with the case where the ADC 271 is provided for each vertical signal line.
  • the number of ADCs 271 can be reduced.
  • Second Embodiment> In the first embodiment described above, an amplifier transistor 332 or the like for amplifying a voltage signal is provided in the amplifier circuit 330 of the second stage, but it is difficult to lower the power supply voltage in this configuration.
  • the comparator 300 of the second embodiment is different from the first embodiment in that a TIA (Trans Impedance Amplifier) is provided to reduce the power supply voltage.
  • TIA Trans Impedance Amplifier
  • FIG. 16 is a circuit diagram showing a configuration example of the comparator 300 according to the second embodiment of the present technology.
  • the comparator 300 of the second embodiment is different from the first embodiment in that the clamp transistor 325 is not arranged and the TIA 334 is provided in the amplifier circuit 330. Further, it is assumed that the current signal is output as the first stage output signal OUT from the drain of the comparison transistor 323 of the second embodiment.
  • TIA334 converts the first stage output signal OUT (current signal) into a voltage signal and outputs it as a comparison result signal CMP.
  • the output amplitude of the first stage can be reduced as compared with the first embodiment in which the voltage output is used, and the power supply voltage can be lowered accordingly.
  • first modification and the second modification of the first embodiment can be applied to the second embodiment.
  • the comparison transistor 323 since the comparison transistor 323 outputs a current signal and the TIA 334 converts it into a voltage signal, it is compared with the case where the first-stage comparison transistor 323 outputs a voltage signal. Therefore, the output amplitude of the first stage can be reduced. Thereby, the power supply voltage can be lowered.
  • the potential drop of the vertical signal line 269-n is constant, but it is difficult to further reduce noise in this configuration.
  • the comparator 300 of the third embodiment is different from the first embodiment in that noise is reduced by inserting a variable resistor.
  • FIG. 17 is a circuit diagram showing a configuration example of the comparator 300 according to the third embodiment of the present technology.
  • the comparator 300 of the third embodiment is different from the first embodiment in that variable resistors 274 and 340 are further provided.
  • variable resistor 274 is inserted into the vertical signal line 269-n.
  • the connection node between the variable resistor 274 and the constant current source 273 is connected to the source of the comparison transistor 323.
  • variable resistor 340 is inserted between the clamp transistor 325 and the source of the comparison transistor 323.
  • An external circuit (DSP circuit 120, etc.) of the solid-state image sensor 200 measures the brightness based on the image data, and controls the resistance values of the variable resistors 274 and 340 according to the brightness. For example, in the DSP circuit 120, the brighter the value, the smaller the resistance value, and the darker the value, the larger the resistance value. By this control, the amplitude of the pixel signal is adjusted.
  • the darker the color the larger the analog gain for the pixel signal is set. Therefore, by increasing the resistance value at that time, the amplitude of the pixel signal transmitted via the vertical signal line 269-n is reduced, and the amplitude of the pixel signal is reduced by that amount. It can be distributed to the operating range of. Thereby, the noise of the pixel signal can be reduced.
  • FIG. 18 is a circuit diagram showing a configuration example of the variable resistor 340 according to the third embodiment of the present technology.
  • a is a circuit diagram of a variable resistor 340 using an nMOS transistor.
  • Reference numeral b in the figure is a circuit diagram of a variable resistor 340 using a pMOS transistor.
  • FIG. C in the figure is a circuit diagram of a variable resistor 340 using an nMOS transistor and a pMOS transistor.
  • the circuit configuration of the variable resistor 274 is the same as that of the variable resistor 340.
  • an nMOS transistor 341 can be used as the variable resistor 340.
  • the resistance value of the nMOS transistor 341 is controlled by the bias voltage Vb applied to the gate.
  • a pMOS transistor 342 can be used as the variable resistor 340.
  • the resistance value of the pMOS transistor 342 is controlled by the bias voltage Vb applied to the gate.
  • an nMOS transistor 341 and a pMOS transistor 342 connected in parallel can be used as the variable resistor 340.
  • the resistance value of these transistors is controlled by the bias voltage Vb applied to the gate on the p side and the bias voltage Vb'applied to the gate on the n side.
  • a switch 343 and a resistor 344 of M group (M is an integer) can also be used.
  • One end of each of the plurality of resistors 344 is commonly connected to one of the power supply side and the ground side of the variable resistor 340, and the other end is connected to the corresponding switch 343.
  • One end of the switch 343 is connected to the corresponding resistor 344 and the other end is connected to the other side of the variable resistor 340 on the power supply side and the ground side.
  • the m (m is an integer of 1 to M) th switch 343 is controlled by the control signal SWm.
  • the timing control circuit 230 controls the number of resistors 344 connected in parallel by the control signal SWm according to the control of the DSP circuit 120 and the like.
  • a switched capacitor can also be used as the variable resistor 340.
  • switches 345 and 347 and a capacitance 346 are provided.
  • the switch 345 opens and closes the path between the power supply side of the variable resistor 340 and one end of the capacitance 346 according to the control signal SWa
  • the switch 347 controls the path between the ground side of the variable resistor 340 and one end of the capacitance 346. It opens and closes according to the signal SWb.
  • first modification and the second modification of the first embodiment can be applied to the third embodiment. It is also possible to apply the second embodiment to the third embodiment.
  • the amplitude of the pixel signal is adjusted according to the brightness by the variable resistor 340, the brighter the amplitude, the smaller the amplitude, and the operation of the comparator 300 is correspondingly reduced.
  • the range can be expanded. Thereby, the noise of the pixel signal can be reduced.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 20 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of a vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, blinkers or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver can control the driver. It is possible to perform coordinated control for the purpose of automatic driving, etc., which runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and an image to an output device capable of visually or audibly notifying information to the passenger or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 21 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100, for example.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 21 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100).
  • a predetermined speed for example, 0 km / h or more.
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and pattern matching processing for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to, for example, the imaging unit 12031 among the configurations described above.
  • the image pickup apparatus 100 of FIG. 1 can be applied to the image pickup unit 12031.
  • the dynamic range can be expanded and a photographed image that is easier to see can be obtained, so that driver fatigue can be reduced.
  • the present technology can have the following configurations.
  • a pixel circuit that generates a pixel signal and outputs it to a vertical signal line, A source is connected to a constant current source that supplies a constant current to the vertical signal line, a predetermined reference signal is input to the gate, and a comparison transistor that outputs a comparison result between the pixel signal and the reference signal from a drain is provided.
  • Solid-state image sensor (2) The solid-state imaging device according to (1) above, further comprising a clamp transistor that limits the amplitude of the signal indicating the comparison result within a predetermined range.
  • the amplifier circuit includes an amplifier transistor that amplifies a voltage signal indicating the comparison result.
  • the amplifier circuit includes a transimpedance amplifier that converts a current signal indicating the comparison result into a voltage signal.
  • the variable resistor is a transistor in which a bias voltage is applied to a gate.
  • variable resistor is a pair of transistors connected in parallel.
  • the variable resistor is With a predetermined number of resistors connected in parallel,
  • the variable resistor is a switched capacitor.
  • the load includes a transistor in which a predetermined bias voltage is applied to the gate.
  • the pixel circuit is provided for each of the plurality of pixels in a pixel array portion in which a plurality of pixels are arranged in a two-dimensional lattice pattern.
  • the vertical signal line is wired for each row of the pixel array section.
  • the solid-state imaging device according to any one of (1) to (17), wherein the pixel circuit and the comparison transistor are provided in each of a plurality of pixels arranged in a two-dimensional lattice pattern.
  • a pixel circuit that generates a pixel signal and outputs it to a vertical signal line.
  • a comparison transistor in which a source is connected to a constant current source that supplies a constant current to the vertical signal line, a predetermined reference signal is input to the gate, and a comparison result between the pixel signal and the reference signal is output from the drain.
  • An imaging device including a counter that generates a digital signal based on the comparison result.
  • Image sensor 110 Optical unit 120
  • DSP circuit 130 Display unit 140 Operation unit 150
  • Bus 160 Frame memory 170
  • Power supply unit 200 Solid-state image sensor 201 Pixel chip 202 Circuit chip 210 Vertical scanning circuit 220, 411 DAC 230, 413 Timing control circuit 240 Upper column signal processing unit 250 Pixel array unit 260 Pixel circuit 261 Photoelectric conversion element 262 Transfer transistor 263 Reset transistor 264 Floating diffusion layer 265, 332 Amplification transistor 266 Selection transistor 270 Lower column signal processing unit 271, 420 ADC 272 Counter 273, 315, 333 Constant current source 274, 340 Variable resistance 275 multiplexer 280 Image processing unit 300 Comparator 310, 331 Load 311, 312, 314, 342 pMOS transistor 313 Differential amplifier circuit 316, 344 Resistance 321 324, 346 Capacity 322 Auto Zero Switch 323 Comparison Transistor 325 Clamp Transistor 330 Amplifier Circuit 334 TIA 341 nMOS transistor 343, 345, 347 switch 4

Abstract

比較器を設けた固体撮像素子において、ダイナミックレンジを広くする。　固体撮像素子は、画素回路、および、比較トランジスタを具備する。この固体撮像素子において、画素回路は、画素信号を生成して垂直信号線へ出力する。また、比較トランジスタのソースは、垂直信号線に定電流を供給する定電流源に接続される。比較トランジスタのゲートには、所定の参照信号が入力される。また、比較トランジスタのドレインからは、画素信号と参照信号との比較結果が出力される。

Description

固体撮像素子、および、撮像装置
　本技術は、固体撮像素子に関する。詳しくは、画素信号と参照信号とを比較する固体撮像素子、および、撮像装置に関する。
　従来より、固体撮像素子などにおいては、構成が簡易であることから、比較器およびカウンタを備えるシングルスロープ型のＡＤＣ（Analog to Digital Converter）が広く用いられている。例えば、ゲートに参照信号が入力され、垂直信号線と定電流源との間に挿入されたｐＭＯＳトランジスタを比較器として用いるシングルスロープ型のＡＤＣが提案されている（例えば、特許文献１参照。）。このｐＭＯＳトランジスタのゲート－ソース間には、参照信号と画素信号との間の電位差が印加され、その電位差（ゲート－ソース間電圧）に応じてｐＭＯＳトランジスタがオンオフして、ドレインから比較結果が出力される。
米国特許出願公開第２０１８／０１０３２２２号明細書
　上述の従来技術では、差動増幅回路の代わりにｐＭＯＳトランジスタを比較器として用いることにより、差動増幅回路を用いる場合と比較してＡＤＣの実装面積や消費電力の削減を図っている。しかしながら、上述のＡＤＣでは、ｐＭＯＳトランジスタを挿入しない場合と比較して、画素信号のダイナミックレンジが狭くなるという問題がある。これは、ｐＭＯＳトランジスタを垂直信号線に挿入したことにより、そのｐＭＯＳトランジスタの駆動に必要な電圧の分、画素信号の振幅が小さくなってしまうためである。電源電圧を高くすれば、振幅を大きくしてダイナミックレンジを広くすることができるが、消費電力が増大するために好ましくない。
　本技術はこのような状況に鑑みて生み出されたものであり、比較器を設けた固体撮像素子において、ダイナミックレンジを広くすることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、画素信号を生成して垂直信号線へ出力する画素回路と、上記垂直信号線に定電流を供給する定電流源にソースが接続され、所定の参照信号がゲートに入力され、上記画素信号と上記参照信号との比較結果をドレインから出力する比較トランジスタとを具備する固体撮像素子である。これにより、ダイナミックレンジが拡大するという作用をもたらす。
　また、この第１の側面において、上記比較結果を示す信号の振幅を所定範囲内に制限するクランプトランジスタをさらに具備してもよい。これにより、振幅が制限されるという作用をもたらす。
　また、この第１の側面において、上記比較結果を示す信号を増幅するアンプ回路をさらに具備してもよい。これにより、比較結果を示す信号が増幅されるという作用をもたらす。
　また、この第１の側面において、上記アンプ回路は、上記比較結果を示す電圧信号を増幅する増幅トランジスタを備え、上記比較トランジスタは、上記電圧信号を出力してもよい。これにより、電圧信号が増幅されるという作用をもたらす。
　また、この第１の側面において、上記アンプ回路は、上記比較結果を示す電流信号を電圧信号に変換するトランスインピーダンスアンプを備え、上記比較トランジスタは、上記電流信号を出力してもよい。これにより、電源電圧が低下するという作用をもたらす。
　また、この第１の側面において、上記画素信号の振幅を調整するための可変抵抗をさらに具備してもよい。これにより、ノイズが低減するという作用をもたらす。
　また、この第１の側面において、上記可変抵抗は、バイアス電圧がゲートに印可されたトランジスタであってもよい。これにより、抵抗値が制御されるという作用をもたらす。
　また、この第１の側面において、上記可変抵抗は、並列に接続された一対のトランジスタであってもよい。これにより、抵抗値が制御されるという作用をもたらす。
　また、この第１の側面において、上記可変抵抗は、並列に接続された所定数の抵抗と、上記抵抗の接続数を制御するスイッチとを備えてもよい。これにより、抵抗値が制御されるという作用をもたらす。
　また、この第１の側面において、上記可変抵抗は、スイッチトキャパシタであってもよい。これにより、抵抗値が制御されるという作用をもたらす。
　また、この第１の側面において、電源と上記ドレインとの間に挿入された負荷をさらに具備してもよい。これにより、ドレインが負荷に接続された比較トランジスタにより比較が行われるという作用をもたらす。
　また、この第１の側面において、上記負荷は、所定のバイアス電圧がゲートに印加されたトランジスタを備えてもよい。これにより、バイアス電圧によって抵抗値が制御されるという作用をもたらす。
　また、この第１の側面において、上記負荷は、カスコード接続された一対のトランジスタを備えてもよい。これにより、カスコード接続された一対のトランジスタに比較トランジスタのドレインが接続されるという作用をもたらす。
　また、この第１の側面において、上記負荷は、スーパーカスコード回路を備えてもよい。これにより、スーパーカスコード回路に比較トランジスタのドレインが接続されるという作用をもたらす。
　また、この第１の側面において、上記負荷は、抵抗を備えてもよい。これにより、抵抗に比較トランジスタのドレインが接続されるという作用をもたらす。
　また、この第１の側面において、上記ドレインと上記ソースとに接続された容量をさらに具備してもよい。これにより、帯域が制限されるという作用をもたらす。
　また、この第１の側面において、上記画素回路は、所定の画素チップに設けられ、上記比較トランジスタが設けられたコンパレータの少なくとも一部は、上記画素チップと異なる回路チップに設けられ、上記画素回路の電源は、上記コンパレータの電源と分離されてもよい。これにより、チップごとの回路規模が削減されるという作用をもたらす。
　また、この第１の側面において、上記画素回路は、二次元格子状に複数の画素が配列された画素アレイ部内の上記複数の画素のそれぞれに設けられ、上記垂直信号線は、上記画素アレイ部の列ごとに配線され、上記比較トランジスタは、上記垂直信号線ごとに設けられてもよい。これにより、読出し速度が向上するという作用をもたらす。
　また、この第１の側面において、上記画素回路および上記比較トランジスタは、二次元格子状に配列された複数の画素のそれぞれに設けられてもよい。これにより、行単位で画素信号が読み出されるという作用をもたらす。
　また、本技術の第２の側面は、画素信号を生成して垂直信号線へ出力する画素回路と、上記垂直信号線に定電流を供給する定電流源にソースが接続され、所定の参照信号がゲートに入力され、上記画素信号と上記参照信号との比較結果をドレインから出力する比較トランジスタと、上記比較結果に基づいてデジタル信号を生成するカウンタとを具備する撮像装置である。これにより、デジタル信号のダイナミックレンジが拡大するという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素回路の一構成例を示す回路図である。 本技術の第１の実施の形態における下側カラム信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるコンパレータの一構成例を示す回路図である。 本技術の第１の実施の形態における負荷の一構成例を示す回路図である。 本技術の第１の実施の形態における負荷の別の例を示す回路図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるＡＤＣの入出力特性の一例を示すグラフである。 本技術の第１の実施の形態の第１の変形例における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態の第１の変形例における画素回路およびコンパレータの一構成例を示す回路図である。 本技術の第１の実施の形態の第１の変形例における積層構造を変更した例を示す回路図である。 本技術の第１の実施の形態の第１の変形例における積層構造と電源の分離方法とを変更した回路図である。 本技術の第１の実施の形態の第１の変形例における積層構造をさらに変更した例を示す回路図である。 本技術の第１の実施の形態の第２の変形例における回路チップの一構成例を示すブロック図である。 本技術の第１の実施の形態の第２の変形例におけるＡＤＣの一構成例を示すブロック図である。 本技術の第１の実施の形態の第３の変形例におけるＡＤＣの一構成例を示すブロック図である。 本技術の第２の実施の形態におけるコンパレータの一構成例を示す回路図である。 本技術の第３の実施の形態におけるコンパレータの一構成例を示す回路図である。 本技術の第３の実施の形態における可変抵抗の一構成例を示す回路図である。 本技術の第３の実施の形態における可変抵抗の別の例を示す回路図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（比較トランジスタを並列接続した例）
　２．第２の実施の形態（比較トランジスタを並列接続し、電流電圧変換する例）
　３．第３の実施の形態（比較トランジスタを並列接続し、可変抵抗を設けた例）
　４．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データ（フレーム）を撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
　光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号に同期して、光電変換によりフレームを生成するものである。ここで、垂直同期信号は、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子２００は、生成したフレームをＤＳＰ回路１２０に信号線２０９を介して供給する。
　ＤＳＰ回路１２０は、固体撮像素子２００からのフレームに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後のフレームをバス１５０を介してフレームメモリ１６０などに出力する。
　表示部１３０は、フレームを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
　バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
　フレームメモリ１６０は、フレームを保持するものである。記憶部１７０は、フレームなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直走査回路２１０、ＤＡＣ（Digital to Analog Converter）２２０、タイミング制御回路２３０、上側カラム信号処理部２４０、画素アレイ部２５０、下側カラム信号処理部２７０おおび画像処理部２８０を備える。これらの回路は、例えば、単一の半導体チップに設けられる。
　画素アレイ部２５０には、複数の画素が二次元格子状に配列される。画素のそれぞれには、画素回路２６０が配置される。以下、所定の水平方向に配列された画素の集合を「行」と称し、行に垂直な方向に配列された画素の集合を「列」と称する。
　垂直走査回路２１０は、行を順に駆動して、アナログの画素信号を出力させるものである。画素回路２６０は、光電変換により画素信号を生成するものである。画素回路２６０は、生成した画素信号を上側カラム信号処理部２４０および下側カラム信号処理部２７０のいずれかへ出力する。例えば、奇数行の画素回路２６０が上側カラム信号処理部２４０へ出力し、偶数行の画素回路２６０が下側カラム信号処理部２７０へ出力する。なお、奇数列の画素回路２６０が上側カラム信号処理部２４０へ出力し、偶数列の画素回路２６０が下側カラム信号処理部２７０へ出力する構成であってもよい。
　ＤＡＣ２２０は、ＤＡ（Digital to Analog）変換により所定の参照信号を生成し、上側カラム信号処理部２４０および下側カラム信号処理部２７０へ供給するものである。参照信号として、例えば、スロープ状に変化するランプ信号が生成される。
　タイミング制御回路２３０は、垂直同期信号Ｖｓｙｎｃに同期して、垂直走査回路２１０、上側カラム信号処理部２４０、下側カラム信号処理部２７０および画像処理部２８０のそれぞれの動作タイミングを制御するものである。
　上側カラム信号処理部２４０は、列ごとに、画素信号に対してＡＤ（Analog to Digital）変換やＣＤＳ（Correlated Double Sampling）処理などの信号処理を行うものである。この上側カラム信号処理部２４０は、処理後のデータを画像処理部２８０へ出力する。下側カラム信号処理部２７０の構成は、上側カラム信号処理部２４０と同様である。
　上側カラム信号処理部２４０および下側カラム信号処理部２７０を設けることにより、それらの一方のみを設ける場合と比較して読み出し速度を２倍にすることができる。なお、上側カラム信号処理部２４０および下側カラム信号処理部２７０の一方のみを配置することもできる。
　画像処理部２８０は、上側カラム信号処理部２４０および下側カラム信号処理部２７０からデータを受け取り、それらのデータを配列した画像データに対して、所定の画像処理を行うものである。画像処理として、デモザイク処理、ノイズ低減処理やホワイトバランス処理などが実行される。この画像処理部２８０は、処理後の画像データをＤＳＰ回路１２０に供給する。なお、画像処理部２８０の処理の一部または全てを、固体撮像素子２００の外部で実行する構成であってもよい。
　［画素回路の構成例］
　図３は、本技術の第１の実施の形態における画素回路２６０の一構成例を示す回路図である。この画素回路２６０は、光電変換素子２６１、転送トランジスタ２６２、リセットトランジスタ２６３、浮遊拡散層２６４、増幅トランジスタ２６５および選択トランジスタ２６６を備える。
　光電変換素子２６１は、入射光を光電変換して電荷を生成するものである。転送トランジスタ２６２は、垂直走査回路２１０からの転送信号ＴＸに従って、光電変換素子２６１から浮遊拡散層２６４へ電荷を転送するものである。リセットトランジスタ２６３は、垂直走査回路２１０からのリセット信号ＲＳＴに従って、浮遊拡散層２６４とリセット電源電圧Ｖｒｓｔとを接続し、浮遊拡散層２６４の電荷量を初期化するものである。
　浮遊拡散層２６４は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。増幅トランジスタ２６５は、浮遊拡散層２６４の電圧を増幅するものである。この増幅トランジスタ２６５は、リセット電源電圧Ｖｒｓｔと異なる電源電圧ＶＤＤｐｉｘの端子と選択トランジスタ２６６との間に挿入される。選択トランジスタ２６６は、垂直走査回路２１０からの選択信号ＳＥＬに従って、増幅された電圧の信号を画素信号ＳＩＧとして出力するものである。列数をＮ（Ｎは、整数）として、第ｎ（ｎは、１乃至Ｎの整数）列の画素信号は、垂直信号線２６９－ｎを介して下側カラム信号処理部２７０（または、上側カラム信号処理部２４０）に伝送される。
　なお、画素回路２６０の回路構成は、光電変換により画素信号を生成することができるものであれば、同図に例示したものに限定されない。
　［下側カラム信号処理部の構成例］
　図４は、下側カラム信号処理部２７０の一構成例を示すブロック図である。この下側カラム信号処理部２７０は複数のＡＤＣ２７１を備える。ＡＤＣ２７１は、列ごとに設けられる。列数がＮである場合、Ｎ個のＡＤＣ２７１が配列される。
　ＡＤＣ２７１は、対応する列のアナログの画素信号ＳＩＧをデジタル信号に変換するものである。このＡＤＣ２７１は、コンパレータ３００およびカウンタ２７２を備える。
　コンパレータ３００は、参照信号ＲＭＰと、対応する列の画素信号ＳＩＧとを比較するものである。このコンパレータ３００は、比較結果を示す比較結果信号ＣＭＰをカウンタ２７２に供給する。また、コンパレータ３００には、タイミング制御回路２３０からのオートゼロ信号ＡＺが入力される。
　カウンタ２７２は、タイミング制御回路２３０の制御に従って、比較結果信号ＣＭＰが反転するまでの期間に亘って、計数値を計数するものである。このカウンタ２７２は、計数値を示すデジタル信号を画像処理部２８０に供給する。
　ここで、画素信号は、リセットレベルと信号レベルとを含む。リセットレベルは、画素回路２６０を初期化したときのレベルであり、信号レベルは、浮遊拡散層２６４へ電荷を転送した際の露光量に応じたレベルである。
　カウンタ２７２は、例えば、リセットレベルの変換期間内にダウンカウントを行い、信号レベルの変換期間内にアップカウントを行う。これにより、リセットレベルと信号レベルとの差分を求めるＣＤＳ処理が実現される。なお、カウンタ２７２は、アップカウントおよびダウンカウントの一方のみを行うこともできる。この場合には、カウンタ２７２の後段にＣＤＳ処理を行う回路が追加される。
　同図に例示したように、コンパレータ３００およびカウンタ２７２によりＡＤ変換を行うＡＤＣ２７１は、シングルスロープ型のＡＤＣと呼ばれる。
　［コンパレータの構成例］
　図５は、本技術の第１の実施の形態におけるコンパレータ３００の一構成例を示す回路図である。垂直信号線２６９－ｎのそれぞれには、定電流源２７３が接続されている。定電流源２７３は、垂直信号線２６９－ｎに定電流を供給するものである。定電流源２７３は、上側カラム信号処理部２４０または下側カラム信号処理部２７０内に配置される。なお、同図における抵抗は、垂直信号線２６９－ｎの配線抵抗を示す。
　また、コンパレータ３００は、負荷３１０、容量３２１、オートゼロスイッチ３２２、比較トランジスタ３２３、容量３２４、クランプトランジスタ３２５およびアンプ回路３３０を備える。
　負荷３１０は、電源電圧ＶＤＤｐｉｘと比較トランジスタ３２３のドレインとの間に挿入される。容量３２１の一端は、比較トランジスタ３２３のドレインに接続され、他端は、比較トランジスタ３２３のソースに接続される。容量３２１の接続により、コンパレータ３００が発生するノイズを低減することができる。
　オートゼロスイッチ３２２は、タイミング制御回路２３０からのオートゼロ信号ＡＺに従って、比較トランジスタ３２３のゲートとドレインとの間の経路を短絡するものである。オートゼロスイッチ３２２が閉状態では、比較トランジスタ３２３のゲート-ドレインが同電位状態となり、トランジスタ３２３の閾値電圧と参照信号ＲＭＰとの電位差が容量３２４に書き込まれる。一方、オートゼロスイッチ３２４が開の状態では、その電位差が記憶され続ける。
　比較トランジスタ３２３は、画素信号ＳＩＧと、参照信号ＲＭＰとを比較するものである。比較トランジスタ３２３として、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタが用いられる。この比較トランジスタ３２３のゲートには、容量３２４を介して、ＤＡＣ２２０からの参照信号ＲＭＰが入力される。また、比較トランジスタ３２３のソースおよびバックゲートは、定電流源２７３に接続される。この接続構成により、比較トランジスタ３２３のゲート－ソース間には、画素信号ＳＩＧと参照信号ＲＭＰとの電位差が印加される。その電位差（すなわち、ゲート－ソース間電圧）が比較トランジスタ３２３の閾値電圧より高いか否かにより、比較トランジスタ３２３がオン状態またはオフ状態に移行する。比較トランジスタ３２３がオン状態の場合には、オフ状態の場合よりも、そのドレイン電圧が低下する。すなわち、ドレイン電圧は、画素信号ＳＩＧと参照信号ＲＭＰとの電位差に応じてハイレベルまたはローレベルとなり、その値は、画素信号ＳＩＧと参照信号ＲＭＰとの比較結果を示す。この比較結果を示す電圧信号を初段出力信号ＯＵＴとする。
　クランプトランジスタ３２５は、初段出力信号ＯＵＴの振幅を所定範囲内に制限するものである。クランプトランジスタ３２５として、ｎＭＯＳトランジスタが用いられる。このクランプトランジスタ３２５のゲートおよびドレインは、比較トランジスタ３２３のドレインに共通に接続（すなわち、ダイオード接続）され、ソースは、比較トランジスタ３２３のソースに接続される。このクランプトランジスタ３２５の閾値電圧は、比較トランジスタ３２３より大きくなるように設計される。
　アンプ回路３３０は、初段出力信号ＯＵＴ（すなわち、電圧信号）を増幅するものである。このアンプ回路３３０は、負荷３３１、増幅トランジスタ３３２および定電流源３３３を備える。負荷３３１は、電源電圧ＶＤＤｐｉｘと増幅トランジスタ３３２のドレインとの間に挿入される。
　増幅トランジスタ３３２のゲートには、初段出力信号ＯＵＴが入力される。増幅トランジスタ３３２のバックゲートおよびソースは定電流源３３３と比較トランジスタ３２３のソースとに接続される。増幅トランジスタ３３２のドレインからは、増幅後の信号が比較結果信号ＣＭＰとして、カウンタ２７２へ出力される。
　ここで、比較例として、比較トランジスタ３２３（ｎＭＯＳトランジスタ）の代わりにｐＭＯＳ（n-channel MOS）トランジスタを設けた構成を想定する。ｐＭＯＳトランジスタを用いる場合、ソースは垂直信号線２６９－ｎに接続され、ドレインは定電流源２７３に接続され、ゲートには、同様に参照信号ＲＭＰが入力される。すなわち、ｐＭＯＳトランジスタは、垂直信号線２６９－ｎに直列に挿入される。また、クランプトランジスタや２段目の増幅トランジスタの極性もＰ型となる。
　このような比較例では、ｐＭＯＳトランジスタが直列に垂直信号線２６９－ｎに挿入されるために、そのｐＭＯＳトランジスタの動作に必要な電圧（例えば、閾値電圧０．２Ｖ＋出力振幅０．４Ｖ＝０．６Ｖなど）の分、ダイナミックレンジが狭くなってしまう。例えば、電源電圧を２．８ボルト（Ｖ）とし、画素回路２６０の動作に必要な電圧や配線抵抗による電圧降下を１．０ボルト（Ｖ）とし、定電流源の動作に必要な電圧を０．４ボルト（Ｖ）とする。この場合、ｐＭＯＳトランジスタの動作に必要な電圧を０．６（Ｖ）とすると、ダイナミックレンジに寄与する垂直信号線のレベルの振幅は、次の式により表される。
　　２．８－１．０－０．６－０．４＝０．８（Ｖ）　　　　・・・式１
　特に、大判センサなど、浮遊拡散層の蓄積電荷量Ｑｓが大きな固体撮像素子２００では、要求されるダイナミックレンジは広いため、ｐＭＯＳトランジスタによるダイナミックレンジ低下の影響が大きくなる。
　これに対して、同図に例示したコンパレータ３００では、ｎ型の比較トランジスタ３２３が用いられ、そのソースが定電流源２７３に接続され、ドレインは負荷３１０を介して電源電圧ＶＤＤｐｉｘに接続される。この接続構成により、比較トランジスタ３２３は、垂直信号線２６９－１に並列に接続される。比較トランジスタ３２３を並列に接続することにより、ｐＭＯＳトランジスタを直列に挿入することに起因するダイナミックレンジの低下を抑制することができる。例えば、電源電圧と垂直信号線の配線抵抗による電位降下とを同じ条件とし、定電流源２７３の動作に必要な電圧を同様に０．４ボルト（Ｖ）とする。この場合、ダイナミックレンジに寄与する垂直信号線のレベルの振幅は、次の式により表される。
　　２．８－１．０－０．４＝１．４（Ｖ）　　　　　　　　・・・式２
　式１および式２の右辺を比較すると、比較トランジスタ３２３を並列に接続する構成では、比較例よりも振幅が大きくなり、その分、ダイナミックレンジを広くすることができる。
　クランプトランジスタ３２５を持つ事により、露光量によらず、初段出力信号ＯＵＴの振幅を一定に保つことができ、結果として、露光量に対する比較結果の反転タイミングのリニアリティ特性が良好となる。また、コンパレータ３００の反転前後の電流が一定となるため、電源やグランドを介した列間干渉を抑制し、その列間干渉によるストリーキング等を抑制することができる。
　また、垂直信号線２６９－ｎと初段の比較トランジスタ３２３との間に、帯域制限用の容量３２１を設けることにより、容量３２１の充電量や放電量が、垂直信号線２６９－ｎのレベルの影響を受けなくなり、リニアリティ特性を改善することができる。
　また、垂直信号線２６９－ｎにソースが接続された初段の比較トランジスタ３２３のドレインを比較結果の出力としているため、２段目の増幅トランジスタ３３２の出力が反転する際の参照信号のレベルが垂直信号線２６９－ｎのレベルに追従する。これにより、リニアリティを改善することができる。
　また、初段の比較トランジスタ３２３と、２段目の増幅トランジスタ３３２とがＤＣ直結可能である。これにより、初段と２段目との間に容量を設ける必要がなくなり、その分、回路面積を削減することができる。
　［負荷の構成例］
　図６は、本技術の第１の実施の形態における負荷３１０の一構成例を示す回路図である。同図におけるａは、ｐＭＯＳトランジスタを用いた負荷３１０の回路図の一例である。同図におけるｂは、カスコード接続のトランジスタを用いた負荷３１０の回路図の一例である。同図におけるｃは、スーパーカスコード回路を用いた負荷３１０の回路図の一例である。
　同図におけるａに例示するように、ｐＭＯＳトランジスタ３１１を負荷３１０として用いることができる。ｐＭＯＳトランジスタ３１１は、電源電圧ＶＤＤｐｉｘと比較トランジスタ３２３との間に挿入され、ゲートには、所定のバイアス電圧Ｖｂが印加される。
　また、同図におけるｂに例示するように、カスコード接続したｐＭＯＳトランジスタ３１１および３１２を負荷３１０として用いることもできる。ｐＭＯＳトランジスタ３１１および３１２は、電源電圧ＶＤＤｐｉｘと比較トランジスタ３２３との間において、直列に接続（すなわち、カスコード接続）される。ｐＭＯＳトランジスタ３１１のゲートには、バイアス電圧Ｖｂが印加され、ｐＭＯＳトランジスタ３１２のゲートには、バイアス電圧Ｖｂｃが印加される。
　また、同図におけるｃに例示するように、差動増幅回路を用いるスーパーカスコード回路を負荷３１０として用いることもできる。この回路は、カスコード接続したｐＭＯＳトランジスタ３１１および３１２と、差動増幅回路３１３とを備える。差動増幅回路３１３は、ｐＭＯＳトランジスタ３１１および３１２の接続ノードと、バイアス電圧Ｖｂｃとの差分を増幅し、ｐＭＯＳトランジスタ３１２のゲートに出力する。また、ｐＭＯＳトランジスタ３１１のゲートには、バイアス電圧Ｖｂが印加される。
　また、図７におけるａに例示するように、ループ状の回路を用いるスーパーカスコード回路を負荷３１０として用いることもできる。この回路は、カスコード接続したｐＭＯＳトランジスタ３１１および３１２と、ｐＭＯＳトランジスタ３１４と定電流源３１５とを備える。ｐＭＯＳトランジスタ３１４および定電流源３１５は、電源電圧ＶＤＤｐｉｘと接地電圧との間において直列に接続される。また、ｐＭＯＳトランジスタ３１１のゲートには、バイアス電圧Ｖｂが印加される。ｐＭＯＳトランジスタ３１４のゲートは、ｐＭＯＳトランジスタ３１１および３１２の接続ノードに接続される。ｐＭＯＳトランジスタ３１２のゲートは、ｐＭＯＳトランジスタ３１４および定電流源３１５の接続ノードに接続される。
　また、図７におけるｂに例示するように、抵抗３１６を負荷３１０として用いることもできる。あるいは、図７におけるｃに例示するように、電源電圧ＶＤＤｐｉｘに並列に接続された抵抗３１６および定電流源３１５を負荷３１０として用いることもできる。
　［固体撮像素子の動作例］
　図８は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。同図において、一点鎖線は、垂直信号線２６９－ｎのレベル（すなわち、画素信号ＳＩＧ）の軌跡を示す。
　タイミング制御回路２３０は、ＡＤ変換の直前のタイミングＴ０において、オートゼロ信号ＡＺを所定のパルス期間に亘って供給し、コンパレータ３００を初期化する。
　そして、タイミングＴ１からＴ３までのリセットレベルの変換期間内に、ＤＡＣ２２０は、参照信号ＲＭＰを徐々に低下させる。その参照信号ＲＭＰが画素信号ＳＩＧのレベル（すなわち、リセットレベル）以下となったタイミングＴ２において、比較トランジスタ３２３のドレイン電圧（すなわち、初段出力信号ＯＵＴ）がローレベルからハイレベルに反転する。クランプトランジスタ３２５は、ダイオード接続されているため、初段出力信号ＯＵＴの振幅は、クランプトランジスタ３２５により制限された電圧範囲内で変化する。信号レベルの変換期間においても同様である。
　続いて、垂直信号線２６９－ｎのレベルは、露光量に応じた信号レベルに変化する。タイミングＴ４からＴ６までの信号レベルの変換期間内に、ＤＡＣ２２０は、参照信号ＲＭＰを徐々に低下させる。その参照信号ＲＭＰが画素信号ＳＩＧのレベル（すなわち、信号レベル）以下となったタイミングＴ５において、初段出力信号ＯＵＴがローレベルからハイレベルに反転する。
　前述したように初段の比較トランジスタ３２３と２段目の増幅トランジスタ３３２とは、いずれもソースが垂直信号線２６９－ｎに接続されている。このため、初段および２段目の出力（比較結果）が反転する際の参照信号のレベルは、垂直信号線２６９－ｎのレベルに、ｎＭＯＳトランジスタ（比較トランジスタ３２３等）の閾値電圧を加えた値となる。このように、比較結果が反転する際の参照信号のレベルが、垂直信号線２６９－ｎのレベルに追従する。これにより、露光量に対する反転タイミングのリニアリティ特性が良好となる。
　さらに、コンパレータ３００が発生するノイズを抑制するために、帯域制限用の容量３２１を設けているが、この容量３２１は、垂直信号線２６９－ｎと初段との間に配置されている。前述のように、初段出力信号ＯＵＴの振幅は、クランプトランジスタ３２５により制限された電圧範囲内でのみ変化するため、この容量３２１に対する放電量や充電量は、露光量に影響を受けない。このため、リニアリティ特性を改善することができる。
　図９は、本技術の第１の実施の形態におけるＡＤＣ２７１の入出力特性の一例を示すグラフである。同図におけるａは、ＡＤＣ２７１の入力レベルと出力データとの間の関係の一例を示すグラフである。同図におけるａの縦軸は、ＡＤＣ２７１から出力されたデジタル信号である出力データを示し、同図におけるａの横軸は、ＡＤＣ２７１に入力された画素信号のレベルである入力レベルを示す。同図におけるｂは、ＡＤＣ２７１のリニアリティ特性の一例を示すグラフである。同図におけるｂの縦軸は、ＡＤＣ２７１のリニアリティの理想特性に対する誤差を示し、横軸は、入力レベルを示す。また、同図における実線は、比較トランジスタ３２３（すなわち、ｎＭＯＳトランジスタ）を用いるＡＤＣ２７１の特性を示し、同図における一点鎖線は、ｐＭＯＳトランジスタを用いる比較例を示す。
　同図におけるａおよびｂに例示するように、比較例では、入力レベルが高くなると、リニアリティ特性が悪化し、軌跡が曲がり始める。これに対して、ＡＤＣ２７１では、広いレンジで良好なリニアリティ特性が確保されている。
　このように、本技術の第１の実施の形態では、定電流源２７３にソースが接続され、ゲートに参照信号が入力され、ドレインから比較結果を出力する比較トランジスタを設けたため、比較のために垂直信号線にｐＭＯＳトランジスタを挿入する必要がなくなる。このため、ｐＭＯＳトランジスタを挿入した場合と比較して振幅が増大し、これによりダイナミックレンジを広くすることができる。
　［第１の変形例］
　上述の第１の実施の形態では、単一の半導体チップに固体撮像素子２００内の回路を設けていたが、この構成では、画素数が多くなるほど回路規模が増大するため、微細化が困難となる。この第１の実施の形態の第１の変形例の固体撮像素子２００は、複数の半導体チップを積層し、チップ当たりの回路規模を削減した点において第１の実施の形態と異なる。
　図１０は、本技術の第１の実施の形態の第１の変形例における固体撮像素子２００の積層構造の一例を示す図である。この第１の変形例の固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された画素チップ２０１とを備える。これらの基板は、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプ、ＴＣＩ（ThruChip Interface）などの誘導結合通信技術により接続することもできる。
　図１１は、本技術の第１の実施の形態の第１の変形例における画素回路２６０およびコンパレータ３００の一構成例を示す回路図である。第１の変形例において、画素回路２６０は、画素チップ２０１に設けられ、コンパレータ３００以降の回路は、回路チップ２０２に設けられる。
　また、コンパレータ３００の電源電圧ＶＤＤｃｍは、画素回路２６０の電源電圧ＶＤＤｐｉｘと分離される。なお、コンパレータ３００の全てを回路チップ２０２に配置しているが、チップのそれぞれに配置する回路は、同図に例示したものに限定されない。
　例えば、図１２に例示するように、クランプトランジスタ３２５の前段までを画素チップ２０１に配置し、クランプトランジスタ３２５以降を回路チップ２０２に配置することもできる。この場合、図１２に例示するように、コンパレータ３００内の回路のうち画素チップ２０１の一部に組み込まれる部分の電源電圧を残りの部分と共通にＶＤＤｃｍとしてもよいし、図１３に例示するように、分離してＶＤＤｐｉｘとしてもよい。
　あるいは、図１４に例示するように、クランプトランジスタ３２５以降と負荷３１０とを回路チップ２０２に配置することもできる。
　図１１乃至図１４に例示したように、コンパレータ３００の少なくとも一部を回路チップ２０２に分散して配置することにより、チップ当たりの回路規模を削減することができる。
　このように、本技術の第１の実施の形態の第１の変形例によれば、積層した画素チップ２０１および回路チップ２０２に、画素回路２６０およびコンパレータ３００などを分散して配置したため、チップ当たりの回路規模を削減することができる。
　［第２の変形例］
　上述の第１の実施の形態の第１の変形例では、列ごとにＡＤＣ２７１を配置していたが、この構成では、画素信号のＡＤ変換（言い換えれば、読出し）の速度を向上させることが困難である。この第１の実施の形態の第２の変形例の固体撮像素子２００は、画素ごとにＡＤＣを配置して、読出し速度を向上させた点において第１の実施の形態の第１の変形例と異なる。
　図１５は、本技術の第１の実施の形態の第２の変形例における回路チップ２０２の一構成例を示すブロック図である。第２の変形例の回路チップ２０２には、ＤＡＣ４１１、垂直駆動回路４１２、タイミング制御回路４１３、時刻コード生成部４１４、画素ＡＤ変換部４１５、出力部４１７および画素駆動回路４１８が配置される。
　画素ＡＤ変換部４１５には、複数のＡＤＣ４２０と、時刻コード転送部４１６とが配置される。ＡＤＣ４２０は、画素回路２６０ごとに設けられる。ＡＤＣ４２０は、対応する画素回路２６０からの画素信号をデジタル信号に変換し、時刻コード転送部４１６に転送する。ＡＤＣ４２０と、対応する画素回路２６０とからなる回路は、１つの画素として機能する。すなわち、画素ごとにＡＤＣ４２０が配置される。
　時刻コード転送部４１６は、時刻コード生成部４１４からＡＤＣ４２０へ時刻コードを転送し、ＡＤＣ４２０から出力部４１７へデジタル信号を転送するものである。この時刻コード転送部４１６は、例えば、ＡＤＣ４２０の４列ごとに配置される。
　ＤＡＣ４１１は、ＤＡ変換により、参照信号を生成し、画素ＡＤ変換部４１５に供給するものである。垂直駆動回路４１２は、ＡＤＣ４２０を所定の順序で駆動して、デジタル信号を出力させるものである。
　時刻コード生成部４１４は、時刻コードを発生するものである。この時刻コードは、参照信号がスロープ状に変化する期間内の時刻を示す。時刻コード生成部４１４は、生成した時刻コードを時刻コード転送部４１６に供給する。
　出力部４１７は、時刻コード転送部４１６からのデジタル信号に対してＣＤＳ処理などの信号処理を実行し、ＤＳＰ回路１２０に供給するものである。画素駆動回路４１８は、画素回路２６０を所定の順序で駆動するものである。
　同図に例示するように、画素ごとにＡＤＣ４２０を設けることにより、列ごとにＡＤＣ２７１を設けていた、第１の実施の形態の第１の変形例と比較して読出し速度を向上させることができる。
　図１６は、本技術の第１の実施の形態の第２の変形例におけるＡＤＣ４２０の一構成例を示すブロック図である。この第２の変形例のＡＤＣ４２０は、コンパレータ３００とデータ記憶部４２１とを備える。
　第１の実施の形態の第２の変形例のコンパレータ３００の構成は、第１の変形例と同様である。このコンパレータ３００は、比較結果信号ＣＭＰをデータ記憶部４２１に供給する。
　データ記憶部４２１は、比較結果信号ＣＭＰが反転したときの時刻コードを記憶するものである。このデータ記憶部４２１は、時刻コード転送部４１６から時刻コードを受け取り、比較結果信号ＣＭＰが反転したときの時刻コードを、ＡＤ変換後のデジタル信号として記憶する。そして、データ記憶部４２１は、垂直駆動回路４１２の制御に従って、時刻コード転送部４１６へデジタル信号を供給する。
　このように、本技術の第１の実施の形態の第２の変形例によれば、画素ごとにＡＤＣ４２０を設けたため、列ごとにＡＤＣを設ける場合と比較して読出し速度を向上させることができる。
　［第３の変形例］
　上述の第１の実施の形態では、垂直信号線とＡＤＣ２７１とを１対１で接続していたが、多対１で接続することもできる。この第１の実施の形態の第３の変形例は、垂直信号線とＡＤＣ２７１とを多対１で接続する点において第１の実施の形態と異なる。
　図１７は、本技術の第１の実施の形態の第３の変形例におけるＡＤＣ２７１の一構成例を示すブロック図である。この第１の実施の形態の第３の変形例におけるＡＤＣ２７１は、マルチプレクサ２７５をさらに備える点において第１の実施の形態と異なる。
　マルチプレクサ２７５は、複数の垂直信号線に接続される。例えば、マルチプレクサ２７５は、垂直信号線２６１乃至２６２などのＫ本の垂直信号線に接続される。マルチプレクサ２７５は、それらのＫ本のいずれかをタイミング制御回路２３０の制御に従って、コンパレータ３００の入力端子に接続する。
　このように、本技術の第１の実施の形態の第３の変形例によれば、垂直信号線とＡＤＣ２７１とを多対１で接続したため、垂直信号線ごとにＡＤＣ２７１を設ける場合と比較してＡＤＣ２７１の個数を削減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、２段目のアンプ回路３３０内に電圧信号を増幅する増幅トランジスタ３３２などを設けていたが、この構成では、電源電圧を低くすることが困難である。この第２の実施の形態のコンパレータ３００は、ＴＩＡ（Trans Impedance Amplifier）を設けて電源電圧を低下させる点において第１の実施の形態と異なる。
　図１６は、本技術の第２の実施の形態におけるコンパレータ３００の一構成例を示す回路図である。この第２の実施の形態のコンパレータ３００は、クランプトランジスタ３２５が配置されない点と、アンプ回路３３０内にＴＩＡ３３４を設けた点とにおいて第１の実施の形態と異なる。また、第２の実施の形態の比較トランジスタ３２３のドレインからは、電流信号が初段出力信号ＯＵＴとして出力されるものとする。
　ＴＩＡ３３４は、初段出力信号ＯＵＴ（電流信号）を電圧信号に変換し、比較結果信号ＣＭＰとして出力するものである。初段を電流出力とすることにより、電圧出力とする第１の実施の形態と比較して、初段の出力振幅を小さくし、その分、電源電圧を低くすることができる。
　なお、第２の実施の形態に第１の実施の形態の第１の変形例や第２の変形例を適用することができる。
　このように、本技術の第２の実施の形態によれば、比較トランジスタ３２３が電流信号を出力し、ＴＩＡ３３４が電圧信号に変換するため、初段の比較トランジスタ３２３が電圧信号を出力する場合と比較して初段の出力振幅を小さくすることができる。これにより、電源電圧を低下させることができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、垂直信号線２６９－ｎの電位降下を一定としていたが、この構成では、ノイズをさらに低減することが困難である。この第３の実施の形態のコンパレータ３００は、可変抵抗の挿入により、ノイズを低減する点において第１の実施の形態と異なる。
　図１７は、本技術の第３の実施の形態におけるコンパレータ３００の一構成例を示す回路図である。この第３の実施の形態のコンパレータ３００は、可変抵抗２７４および３４０をさらに設けた点において第１の実施の形態と異なる。
　可変抵抗２７４は、垂直信号線２６９－ｎに挿入される。可変抵抗２７４と定電流源２７３との接続ノードが比較トランジスタ３２３のソースに接続される。また、可変抵抗３４０は、クランプトランジスタ３２５と、比較トランジスタ３２３のソースとの間に挿入される。
　固体撮像素子２００の外部の回路（ＤＳＰ回路１２０など）は、例えば、画像データに基づいて明るさを測定し、その明るさに応じて可変抵抗２７４および３４０の抵抗値を制御する。例えば、ＤＳＰ回路１２０は、明るいほど抵抗値を小さくし、暗いほど抵抗値を大きくする。この制御により、画素信号の振幅が調整される。
　暗いほど画素信号に対するアナログゲインが大きく設定されるため、その際に抵抗値を大きくすることにより、垂直信号線２６９－ｎを介して伝送される画素信号の振幅を小さくし、その分をコンパレータ３００の動作レンジに振り分けることができる。これにより、画素信号のノイズを低減することができる。
　図１８は、本技術の第３の実施の形態における可変抵抗３４０の一構成例を示す回路図である。同図におけるａは、ｎＭＯＳトランジスタを用いた可変抵抗３４０の回路図である。同図におけるｂは、ｐＭＯＳトランジスタを用いた可変抵抗３４０の回路図である。同図におけるｃは、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを用いた可変抵抗３４０の回路図である。可変抵抗２７４の回路構成は、可変抵抗３４０と同様である。
　同図におけるａに例示するように、可変抵抗３４０として、ｎＭＯＳトランジスタ３４１を用いることができる。ｎＭＯＳトランジスタ３４１の抵抗値は、そのゲートに印可されるバイアス電圧Ｖｂにより制御される。
　また、同図におけるｂに例示するように、可変抵抗３４０として、ｐＭＯＳトランジスタ３４２を用いることができる。ｐＭＯＳトランジスタ３４２の抵抗値は、そのゲートに印可されるバイアス電圧Ｖｂにより制御される。
　また、同図におけるｃに例示するように、可変抵抗３４０として、並列に接続されたｎＭＯＳトランジスタ３４１およびｐＭＯＳトランジスタ３４２を用いることができる。これらのトランジスタの抵抗値は、ｐ側のゲートに印可されるバイアス電圧Ｖｂとｎ側のゲートに印可されるバイアス電圧Ｖｂ'とにより制御される。
　また、図１９におけるａに例示するように、可変抵抗３４０として、Ｍ組（Ｍは、整数）のスイッチ３４３および抵抗３４４を用いることもできる。複数の抵抗３４４のそれぞれの一端は、可変抵抗３４０の電源側および接地側の一方に共通に接続され、他端は、対応するスイッチ３４３に接続される。スイッチ３４３の一端は、対応する抵抗３４４に接続され、他端は、可変抵抗３４０の電源側および接地側の他方に接続される。ｍ（ｍは、１乃至Ｍの整数）個目のスイッチ３４３は、制御信号ＳＷｍにより制御される。
　タイミング制御回路２３０は、ＤＳＰ回路１２０などの制御に従って、制御信号ＳＷｍにより並列接続する抵抗３４４の個数を制御する。
　また、図１９におけるｂに例示するように、可変抵抗３４０としてスイッチトキャパシタを用いることもできる。このスイッチトキャパシタ内には、例えば、スイッチ３４５および３４７と容量３４６とが設けられる。スイッチ３４５は、可変抵抗３４０の電源側と容量３４６の一端との間に経路を制御信号ＳＷａに従って開閉し、スイッチ３４７は、可変抵抗３４０の接地側と容量３４６の一端との間に経路を制御信号ＳＷｂに従って開閉する。
　タイミング制御回路２３０は、ＤＳＰ回路１２０などの制御に従って、制御信号ＳＷａおよびＳＷｂによりスイッチトキャパシタのスイッチング動作を制御する。スイッチング周波数をｆｓとし、容量３４６の容量値をＣとすると、スイッチトキャパシタのインピーダンスＺは次の式により表される。
　　Ｚ＝１／（ｆｓ・Ｃ）
　なお、第３の実施の形態に第１の実施の形態の第１の変形例や第２の変形例を適用することができる。また、第３の実施の形態に第２の実施の形態を適用することもできる。
　このように、本技術の第３の実施の形態によれば、可変抵抗３４０により明るさに応じて画素信号の振幅を調整するため、明るいほど振幅を小さくして、その分、コンパレータ３００の動作レンジを拡大することができる。これにより、画素信号のノイズを低減することができる。
　＜４．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２１は、撮像部１２０３１の設置位置の例を示す図である。
　図２１では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、例えば、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ダイナミックレンジを拡大し、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）画素信号を生成して垂直信号線へ出力する画素回路と、
　前記垂直信号線に定電流を供給する定電流源にソースが接続され、所定の参照信号がゲートに入力され、前記画素信号と前記参照信号との比較結果をドレインから出力する比較トランジスタと
を具備する固体撮像素子。
（２）前記比較結果を示す信号の振幅を所定範囲内に制限するクランプトランジスタをさらに具備する
前記（１）記載の固体撮像素子。
（３）前記比較結果を示す信号を増幅するアンプ回路をさらに具備する
前記（１）または（２）に記載の固体撮像素子。
（４）前記アンプ回路は、前記比較結果を示す電圧信号を増幅する増幅トランジスタを備え、
　前記比較トランジスタは、前記電圧信号を出力する
前記（３）記載の固体撮像素子。
（５）前記アンプ回路は、前記比較結果を示す電流信号を電圧信号に変換するトランスインピーダンスアンプを備え、
　前記比較トランジスタは、前記電流信号を出力する
前記（３）記載の固体撮像素子。
（６）前記画素信号の振幅を調整するための可変抵抗をさらに具備する
前記（１）から（５）のいずれかに記載の固体撮像素子。
（７）前記可変抵抗は、バイアス電圧がゲートに印可されたトランジスタである
前記（６）記載の固体撮像素子。
（８）前記可変抵抗は、並列に接続された一対のトランジスタである
前記（６）記載の固体撮像素子。
（９）前記可変抵抗は、
　並列に接続された所定数の抵抗と、
　前記抵抗の接続数を制御するスイッチと
を備える前記（６）記載の固体撮像素子。
（１０）前記可変抵抗は、スイッチトキャパシタである
前記（６）記載の固体撮像素子。
（１１）電源と前記ドレインとの間に挿入された負荷をさらに具備する
前記（１）から（１０）のいずれかに記載の固体撮像素子。
（１２）前記負荷は、所定のバイアス電圧がゲートに印加されたトランジスタを備える
前記（１１）記載の固体撮像素子。
（１３）前記負荷は、カスコード接続された一対のトランジスタを備える
前記（１１）記載の固体撮像素子。
（１４）前記負荷は、スーパーカスコード回路を備える
前記（１１）記載の固体撮像素子。
（１５）前記負荷は、抵抗を備える
前記（１１）記載の固体撮像素子。
（１６）前記ドレインと前記ソースとに接続された容量をさらに具備する
前記（１）から（１５）のいずれかに記載の固体撮像素子。
（１７）前記画素回路は、所定の画素チップに設けられ、
　前記比較トランジスタが設けられたコンパレータの少なくとも一部は、前記画素チップと異なる回路チップに設けられ、
　前記画素回路の電源は、前記コンパレータの電源と分離される
前記（１）から（１６）のいずれかに記載の固体撮像素子。
（１８）前記画素回路は、二次元格子状に複数の画素が配列された画素アレイ部内の前記複数の画素のそれぞれに設けられ、
　前記垂直信号線は、前記画素アレイ部の列ごとに配線され、
　前記比較トランジスタは、前記垂直信号線ごとに設けられる
前記（１）から（１７）のいずれかに記載の固体撮像素子。
（１９）前記画素回路および前記比較トランジスタは、二次元格子状に配列された複数の画素のそれぞれに設けられる
前記（１）から（１７）のいずれかに記載の固体撮像素子。
（２０）画素信号を生成して垂直信号線へ出力する画素回路と、
　前記垂直信号線に定電流を供給する定電流源にソースが接続され、所定の参照信号がゲートに入力され、前記画素信号と前記参照信号との比較結果をドレインから出力する比較トランジスタと、
　前記比較結果に基づいてデジタル信号を生成するカウンタと
を具備する撮像装置。
　１００　撮像装置
　１１０　光学部
　１２０　ＤＳＰ回路
　１３０　表示部
　１４０　操作部
　１５０　バス
　１６０　フレームメモリ
　１７０　記憶部
　１８０　電源部
　２００　固体撮像素子
　２０１　画素チップ
　２０２　回路チップ
　２１０　垂直走査回路
　２２０、４１１　ＤＡＣ
　２３０、４１３　タイミング制御回路
　２４０　上側カラム信号処理部
　２５０　画素アレイ部
　２６０　画素回路
　２６１　光電変換素子
　２６２　転送トランジスタ
　２６３　リセットトランジスタ
　２６４　浮遊拡散層
　２６５、３３２　増幅トランジスタ
　２６６　選択トランジスタ
　２７０　下側カラム信号処理部
　２７１、４２０　ＡＤＣ
　２７２　カウンタ
　２７３、３１５、３３３　定電流源
　２７４、３４０　可変抵抗
　２７５　マルチプレクサ
　２８０　画像処理部
　３００　コンパレータ
　３１０、３３１　負荷
　３１１、３１２、３１４、３４２　ｐＭＯＳトランジスタ
　３１３　差動増幅回路
　３１６、３４４　抵抗
　３２１、３２４、３４６　容量
　３２２　オートゼロスイッチ
　３２３　比較トランジスタ
　３２５　クランプトランジスタ
　３３０　アンプ回路
　３３４　ＴＩＡ
　３４１　ｎＭＯＳトランジスタ
　３４３、３４５、３４７　スイッチ
　４１２　垂直駆動回路
　４１４　時刻コード生成部
　４１５　画素ＡＤ変換部
　４１６　時刻コード転送部
　４１７　出力部
　４１８　画素駆動回路
　４２１　データ記憶部
　１２０３１　撮像部

Claims (20)

  1. 　画素信号を生成して垂直信号線へ出力する画素回路と、
    　前記垂直信号線に定電流を供給する定電流源にソースが接続され、所定の参照信号がゲートに入力され、前記画素信号と前記参照信号との比較結果をドレインから出力する比較トランジスタと
    を具備する固体撮像素子。
  2. 　前記比較結果を示す信号の振幅を所定範囲内に制限するクランプトランジスタをさらに具備する
    請求項１記載の固体撮像素子。
  3. 　前記比較結果を示す信号を増幅するアンプ回路をさらに具備する
    請求項１記載の固体撮像素子。
  4. 　前記アンプ回路は、前記比較結果を示す電圧信号を増幅する増幅トランジスタを備え、
    　前記比較トランジスタは、前記電圧信号を出力する
    請求項３記載の固体撮像素子。
  5. 　前記アンプ回路は、前記比較結果を示す電流信号を電圧信号に変換するトランスインピーダンスアンプを備え、
    　前記比較トランジスタは、前記電流信号を出力する
    請求項３記載の固体撮像素子。
  6. 　前記画素信号の振幅を調整するための可変抵抗をさらに具備する
    請求項１記載の固体撮像素子。
  7. 　前記可変抵抗は、バイアス電圧がゲートに印可されたトランジスタである
    請求項６記載の固体撮像素子。
  8. 　前記可変抵抗は、並列に接続された一対のトランジスタである
    請求項６記載の固体撮像素子。
  9. 　前記可変抵抗は、
    　並列に接続された所定数の抵抗と、
    　前記抵抗の接続数を制御するスイッチと
    を備える請求項６記載の固体撮像素子。
  10. 　前記可変抵抗は、スイッチトキャパシタである
    請求項６記載の固体撮像素子。
  11. 　電源と前記ドレインとの間に挿入された負荷をさらに具備する
    請求項１記載の固体撮像素子。
  12. 　前記負荷は、所定のバイアス電圧がゲートに印加されたトランジスタを備える
    請求項１１記載の固体撮像素子。
  13. 　前記負荷は、カスコード接続された一対のトランジスタを備える
    請求項１１記載の固体撮像素子。
  14. 　前記負荷は、スーパーカスコード回路を備える
    請求項１１記載の固体撮像素子。
  15. 　前記負荷は、抵抗を備える
    請求項１１記載の固体撮像素子。
  16. 　前記ドレインと前記ソースとに接続された容量をさらに具備する
    請求項１記載の固体撮像素子。
  17. 　前記画素回路は、所定の画素チップに設けられ、
    　前記比較トランジスタが設けられたコンパレータの少なくとも一部は、前記画素チップと異なる回路チップに設けられ、
    　前記画素回路の電源は、前記コンパレータの電源と分離される
    請求項１記載の固体撮像素子。
  18. 　前記画素回路は、二次元格子状に複数の画素が配列された画素アレイ部内の前記複数の画素のそれぞれに設けられ、
    　前記垂直信号線は、前記画素アレイ部の列ごとに配線され、
    　前記比較トランジスタは、前記垂直信号線ごとに設けられる
    請求項１記載の固体撮像素子。
  19. 　前記画素回路および前記比較トランジスタは、二次元格子状に配列された複数の画素のそれぞれに設けられる
    請求項１記載の固体撮像素子。
  20. 　画素信号を生成して垂直信号線へ出力する画素回路と、
    　前記垂直信号線に定電流を供給する定電流源にソースが接続され、所定の参照信号がゲートに入力され、前記画素信号と前記参照信号との比較結果をドレインから出力する比較トランジスタと、
    　前記比較結果に基づいてデジタル信号を生成するカウンタと
    を具備する撮像装置。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005311487A (ja) * 2004-04-19 2005-11-04 Sony Corp 固体撮像装置および固体撮像装置の駆動方法
JP2010187317A (ja) * 2009-02-13 2010-08-26 Panasonic Corp 固体撮像装置及び撮像装置
US20180103222A1 (en) * 2016-10-06 2018-04-12 Semiconductor Components Industries, Llc Image pixels with in-column comparators

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3938727B2 (ja) * 2002-07-15 2007-06-27 財団法人理工学振興会 サンプルホールド回路
JP2008199254A (ja) * 2007-02-13 2008-08-28 Matsushita Electric Ind Co Ltd 固体撮像装置およびその駆動方法、撮像装置
US10523884B2 (en) * 2014-08-22 2019-12-31 Ladarsystems, Inc. High dynamic range image sensor
JP6407083B2 (ja) * 2015-03-30 2018-10-17 キヤノン株式会社 光電変換装置、および、光電変換システム
JP2017005393A (ja) * 2015-06-05 2017-01-05 キヤノン株式会社 撮像装置、および、撮像システム
JP6708381B2 (ja) * 2015-08-25 2020-06-10 キヤノン株式会社 光電変換装置、および、光電変換システム
JP6727906B2 (ja) * 2016-04-27 2020-07-22 キヤノン株式会社 撮像装置、撮像システム
US9998698B1 (en) * 2017-02-01 2018-06-12 Omnivision Technologies, Inc. Circuitry and method for readout of hybrid-bonded image sensors
US10868991B2 (en) * 2018-03-25 2020-12-15 Ideal Industries Lighting Llc High density parallel proximal image processing
WO2020053921A1 (ja) * 2018-09-10 2020-03-19 オリンパス株式会社 半導体装置
JP7298373B2 (ja) * 2019-07-31 2023-06-27 株式会社リコー 光電変換装置、画像読取装置、及び画像形成装置
JP7333060B2 (ja) * 2019-09-26 2023-08-24 株式会社テックイデア イメージセンサ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005311487A (ja) * 2004-04-19 2005-11-04 Sony Corp 固体撮像装置および固体撮像装置の駆動方法
JP2010187317A (ja) * 2009-02-13 2010-08-26 Panasonic Corp 固体撮像装置及び撮像装置
US20180103222A1 (en) * 2016-10-06 2018-04-12 Semiconductor Components Industries, Llc Image pixels with in-column comparators

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