TWI826459B - 比較器及攝像裝置 - Google Patents

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TWI826459B
TWI826459B TW108119436A TW108119436A TWI826459B TW I826459 B TWI826459 B TW I826459B TW 108119436 A TW108119436 A TW 108119436A TW 108119436 A TW108119436 A TW 108119436A TW I826459 B TWI826459 B TW I826459B
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日商索尼半導體解決方案公司
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Abstract

本發明係關於一種可容易地變更比較器之動作點電位之比較器及攝像裝置。 對差動對輸入自像素輸出之像素信號、及電壓變化之參考信號。於差動對連接有電流鏡，在構成差動對之電晶體與構成電流鏡之電晶體之間連接有產生特定之電壓下降之電壓下降機構。於電壓下降機構並聯連接有開關。本發明例如可應用於拍攝圖像之圖像感測器等。

Description

比較器及攝像裝置
本發明係關於一種比較器及攝像裝置，尤其是關於一種例如可容易地變更比較器之動作點電位之比較器及攝像裝置。
例如，CMOS(Complementary Metal Oxide Semiconductor，互補式金屬氧化物半導體)圖像感測器例如就像素之每行等具有對具有進行光電轉換之PD(Photo diode，光電二極體)等之光電轉換元件之像素輸出之類比之像素信號予以AD(Analog to Digital，類比轉數位)轉換之ADC(AD Converter，AD轉換器)。
作為CMOS圖像感測器之ADC，例如有具有比較器及計數器且藉由比較特定之參考信號與像素輸出之像素信號而進行像素信號之AD轉換之被稱為單斜坡型之ADC。
在單斜坡型ADC中，藉由在比較器中比較斜波(RAMP)信號等之電壓以一定之斜率變化之參考信號與像素輸出之像素信號，且在計數器中計數直至參考信號與像素信號之位準一致為止的參考信號之電壓之變化所需之時間，而像素輸出之像素信號被AD轉換。
在CMOS圖像感測器中，進行CDS(Correlated Double Sampling，關連式雙取樣)，該CDS求得作為緊接著重置像素後之像素信號的重置位準之AD轉換結果與作為在重置後與包含蓄積於像素之PD之電荷的電荷對應之像素信號的信號位準之AD轉換結果之差分，該CDS之結果所獲得之差分作為像素值被輸出。
另一方面，在採用單斜坡型ADC之CMOS圖像感測器中，在AD轉換之前進行決定比較器之動作點電位之自動歸零動作。在自動歸零動作中，以朝比較器(構成其之差動對)輸入之像素信號與參考信號變為被稱為自動歸零電位之同一電位之方式設定比較器。
在專利文獻1中記載有藉由在設置於比較器之外部之外部施加電壓產生電路中產生外部施加電壓，且對比較器供給該外部施加電壓，而變更自動歸零電位之技術。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2014-197772號公報
近年來，業界需求可容易地變更自動歸零動作之自動歸零電位、亦 即比較器之動作點電位之技術提案。
本發明係鑒於如上述之狀況而完成者，係可容易地變更比較器之動作點電位者。
本發明之比較器具備：差動對，其供輸入自像素輸出之像素信號、及電壓變化之參考信號；電流鏡，其連接於前述差動對；電壓下降機構，其連接於構成前述差動對之電晶體與構成前述電流鏡之電晶體之間，產生特定之電壓下降；及開關，其並聯連接於前述電壓下降機構。
本發明之攝像裝置具備：像素，其進行光電轉換，而輸出像素信號；比較器，其比較前述像素信號與電壓變化之參考信號；及計數器，其將藉由基於前述比較器之前述像素信號與前述參考信號之比較結果，計數直至前述像素信號與前述參考信號一致為止的前述參考信號之變化所需時間而獲得之計數值作為前述像素信號之AD(Analog Digital，類比數位)轉換結果而求得；且前述比較器具有：差動對，其供輸入像素信號、及前述參考信號；電流鏡，其連接於前述差動對；電壓下降機構，其連接於構成前述差動對之電晶體與構成前述電流鏡之電晶體之間，產生特定之電壓下降；及開關，其並聯連接於前述電壓下降機構。
在本發明之比較器及攝像裝置中，在構成供輸入自像素輸出之像素信號、及電壓變化之參考信號之差動對的電晶體與構成連接於前述差動對 之電流鏡之電晶體之間連接有產生特定之電壓下降之電壓下降機構，在前述電壓下降機構並聯連接有開關。
比較器與攝像裝置既可為獨立之裝置(包含晶片及模組)，也可為構成1個裝置之內部區塊。
根據本發明，可容易地變更比較器之動作點電位。
此外，不一定限定於此處所記載之效果，只要係在本發明中所記載之任一效果皆可為本發明之效果。
1:光學系統
2:圖像感測器
3:記憶體
4:信號處理部
5:輸出部
6:控制部
10:像素陣列
111,1~11M,N:像素
20:控制部
21:像素驅動部
22:行並聯AD轉換部
23:輸出部
311~31N:ADC
32:自動歸零控制部
32A:自動歸零信號線
33:參考信號輸出部
33A:參考信號線
34:時脈輸出部
34A:時脈信號線
411~41M:像素控制線
421~42N:VSL
431~43N:電流源
51:PD
52:傳送Tr/FET
53:FD
54:重置Tr/FET
55:放大Tr/FET
56:選擇Tr/FET
611~61N:比較器
621~62N:計數器
101:FET
102:FET
103:FET
104:FET
105:FET
106:FET
107:開關
108:開關
109:FET
110:FET
121:FET
122:開關
131:FET
132:開關/FET
201~206:FET
207:開關
208:開關
209:FET
210:FET
221:FET
222:開關
231:FET
232:開關
12000:車輛控制系統
12001:通訊網路
12010:驅動系統控制單元
12020:車體系統控制單元
12030:車外資訊檢測單元
12031:攝像部
12040:車內資訊檢測單元
12041:駕駛者狀態檢測部
12050:綜合控制單元
12051:微電腦
12052:聲音圖像輸出部
12053:車載網路I/F
12061:音訊揚聲器
12062:顯示部
12063:儀錶板
12100:車輛
12101:攝像部
12102:攝像部
12103:攝像部
12104:攝像部
12105:攝像部
12111:攝像範圍
12112:攝像範圍
12113:攝像範圍
12114:攝像範圍
BIASCUT:信號
C0:電容器
C1:電容器
C2:電容器
C3:電容器
C10:電容器
C11:電容器
C12:電容器
C13:電容器
D:相
DIFF_DAC:信號
DIFF_VSL:信號
i1:電流
i2:電流
OUT:信號
RAMP:信號
RST:重置脈衝
SEL:選擇脈衝
TRG:傳送脈衝
VBIAS:信號
VDD:電源電壓/電源
Vdd:電源
VGCM:信號
VH:電壓
VL:電壓
VN:自動歸零電位/電壓(電位)/AZ電位
VR:電壓/自動歸零電位(AZ電位)
VSL:信號
VSS:電源(電壓)/電源/電源電壓
圖1係顯示應用本發明之數位相機之一實施形態之構成例的方塊圖。
圖2係顯示圖像感測器2之構成例之方塊圖。
圖3係顯示像素11m,n之構成例之電路圖。
圖4係顯示ADC 31n之構成例之方塊圖。
圖5係顯示比較器61n之第1構成例之電路圖。
圖6係說明比較器61n之第1構成例之動作之例的時序圖。
圖7係說明RAMP信號及VSL信號進行反轉變化時之比較器61n之第1構成例之動作之例的時序圖。
圖8係顯示比較器61n之第2構成例之電路圖。
圖9係顯示在比較器61n之第2構成例中，VSL信號及RAMP信號進行 一般變化時之比較動作時之開關107及開關108、以及開關122之狀態的圖。
圖10係說明RAMP信號及VSL信號進行一般變化時之比較器61n之第2構成例之動作之例的時序圖。
圖11係顯示在比較器61n之第2構成例中，VSL信號及RAMP信號進行反轉變化時之自動歸零動作時之開關107及開關108、以及開關122之狀態的圖。
圖12係說明RAMP信號及VSL信號進行反轉變化時之比較器61n之第2構成例之動作之例的時序圖。
圖13係顯示比較器61n之第3構成例之電路圖。
圖14係顯示在比較器61n之第3構成例中，VSL信號及RAMP信號進行一般變化時之比較動作時之開關107及開關108、以及開關122及開關132之狀態的圖。
圖15係說明RAMP信號及VSL信號進行一般變化時之比較器61n之第3構成例之動作之例的時序圖。
圖16係顯示在比較器61n之第3構成例中，VSL信號及RAMP信號進行反轉變化時之自動歸零動作時之開關107及開關108、以及開關122及開關132之狀態的圖。
圖17係說明RAMP信號及VSL信號進行反轉變化時之比較器61n之第3構成例之動作之例的時序圖。
圖18係顯示比較器61n之第4構成例之電路圖。
圖19係顯示比較器61n之第5構成例之電路圖。
圖20係顯示使用圖像感測器2之使用例之圖。
圖21係顯示車輛控制系統之概略構成之一例之方塊圖。
圖22係顯示車外資訊檢測部及攝像部之設置位置之一例之說明圖。
<應用本發明之數位相機之一實施形態>
圖1係顯示應用本發明之數位相機之一實施形態之構成例的方塊圖。
此外，數位相機可拍攝靜畫、及動畫之任一者。
在圖1中，數位相機具有：光學系統1、圖像感測器2、記憶體3、信號處理部4、輸出部5、及控制部6。
光學系統1例如具有未圖示之變焦透鏡、對焦透鏡、及光圈等，使來自外部之光朝圖像感測器2入射。
圖像感測器2例如係CMOS(Complementary Metal Oxide Semiconductor，互補式金屬氧化物半導體)圖像感測器等之攝像裝置，接收來自光學系統1之入射光，進行光電轉換，而輸出與來自光學系統1之入射光對應之圖像資料。
記憶體3暫時記憶圖像感測器2輸出之圖像資料。
信號處理部4進行作為使用記憶於記憶體3之圖像資料之信號處理的例如雜訊之去除及白平衡之調整等之處理，且對輸出部5供給。
輸出部5輸出來自信號處理部4之圖像資料。
亦即，輸出部5具有例如由液晶等構成之顯示器(未圖示)，將與來自信號處理部4之圖像資料對應之圖像以所謂之直通圖像而顯示。
又，輸出部5具有驅動例如半導體記憶體或磁碟、光碟等之記錄媒體的驅動器(未圖示)，而將來自信號處理部4之圖像資料記錄於記錄媒體。
控制部6根據使用者之操作等控制構成數位相機之各區塊。
在如以上所述般構成之數位相機中，圖像感測器2接收來自光學系統1之入射光，並相應於該入射光輸出圖像資料。
圖像感測器2輸出之圖像資料朝記憶體3供給且被記憶。針對記憶於記憶體3之圖像資料施以信號處理部4之信號處理，其結果所獲得之圖像資料被供給至輸出部5且被輸出。
<圖像感測器2之構成例>
圖2係顯示圖1之圖像感測器2之構成例之方塊圖。
在圖2中，圖像感測器2具有：像素陣列10、控制部20、像素驅動部21、行並聯AD轉換部22、及輸出部23。
像素陣列10具有進行光電轉換之M×N個(M及N為1以上之整數)之像素111,1、111,2、‧‧‧、111,N、112,1、112,2、‧‧‧、112,N、‧‧‧、11M,1、11M,2、‧‧‧、11M,N，作為拍攝圖像之攝像部(攝像元件)而發揮功能。
M×N個像素111,1至11M,N在二維平面上呈M列N行之行列(格子)狀配置。
於在像素陣列10之(自上方起)第m列(m=1、2、‧‧‧、M)之列方向(橫向方向)並排之N個像素11m,1至11m,N連接有在列方向延伸之像素控制線41m。
又，於在(自左側起)第n行(n=1、2、‧‧‧、N)之行方向(縱向方向)並排之M個像素111,n至11M,n連接有在行方向延伸之VSL(Vertical Signal Line，垂直信號線)42n。
像素11m,n進行朝其入射之光(入射光)之光電轉換。再者，像素11m,n依照來自像素驅動部21之經由像素控制線41m之控制將作為與藉由光電轉換而獲得之電荷對應之電壓的像素信號朝連接有電流源43n之VSL 42n上 輸出。
此外，像素11m,n例如可進行經由拜耳排列等之濾色器(未圖示)入射之特定色之光的光電轉換。
控制部20依照特定之邏輯等控制像素驅動部21、行並聯AD轉換部22(構成其之自動歸零控制部32、參考信號輸出部33等)、及其他所需之區塊。
像素驅動部21依照控制部20之控制經由像素控制線41m控制(驅動)連接於該像素控制線41m之像素11m,1至11m,N。
行並聯AD轉換部22與排列為一列之像素11m,1至m,N各者經由VSL 421至42N連接，因而，像素11m,n朝VSL 42n上輸出之像素信號(電壓)(以下也稱為VSL信號)朝行並聯AD轉換部22被供給。
行並聯AD轉換部22係並聯地進行自並排為一列之像素11m,1至11m,N各者經由VSL 421至42N供給之VSL信號之AD轉換之處理裝置，將AD轉換之結果所獲得之數位資料作為像素11m,1至11m,N之像素值(像素資料)朝輸出部23供給。
此處，行並聯AD轉換部22除並聯地進行排列為一列之N個像素11m,1至11m,N之全部之像素信號之AD轉換外，還可並聯地進行該N個像素11m,1 至11m,N中之未達N個之1個以上之像素之像素信號之AD轉換。
惟，以下，為了使說明簡單化，而行並聯AD轉換部22設為並聯地進行並排為一列之N個像素11m,1至11m,N之全部之VSL信號之AD轉換。
行並聯AD轉換部22為了並聯進行並排為一列之N個像素11m,1至11m,N之全部之VSL信號之AD轉換，而具有N個ADC(Analog to Digital Converter，類比數位轉換器)311至31N。
再者，行並聯AD轉換部22具有：自動歸零控制部32、參考信號輸出部33、及時脈輸出部34。
自動歸零控制部32經由自動歸零信號線32A對ADC 311至31N供給(輸出)作為用於控制ADC 31n具有之後述之比較器61n之自動歸零動作之信號的自動歸零脈衝(自動歸零信號)。
參考信號輸出部33例如由DAC(Digital to Analog Converter，數位類比轉換器)構成，經由參考信號線33A對ADC 311至31N供給(輸出)如斜波(RAMP)信號的具有電壓以一定之斜率自特定之初始值變化為特定之最終值之期間之參考信號。
時脈輸出部34經由時脈信號線34A對ADC 311至31N供給(輸出)特定頻率之時脈。
ADC 31n連接於VSL42n，因而，對ADC 31n供給像素11m,n朝VSL42n上輸出之VSL信號(像素信號)。
ADC 31n利用來自參考信號輸出部33之參考信號、及來自時脈輸出部34之時脈進行像素11m,n輸出之VSL信號之AD轉換，進而進行CDS(Correlated Double Sampling，關連式雙取樣)，而求得作為像素值之數位資料。
此處，ADC 31n藉由比較像素11m,n之VSL信號與來自參考信號輸出部33之參考信號，且計數直至像素11m,n之VSL信號與參考信號之電壓一致為止(直至VSL信號與參考信號之大小關係反轉為止)的參考信號之電壓之變化所需之時間，而進行像素11m,n之VSL信號之AD轉換。
在ADC 31n中，直至像素11m,n之VSL信號與參考信號之電壓一致為止的參考信號之電壓之變化所需之時間之計數係藉由計數來自時脈輸出部34之時脈而進行。
又，對N個ADC 311至31N，例如自第1列依序供給像素陣列10之第1列至第M列之各列之N個像素11m,1至11m,N之VSL信號，且以列單位進行該VSL信號之AD轉換、及CDS。
輸出部23選擇讀出像素值之行n，自該行n之ADC 31n將以該ADC 31n求得之像素11m,n之AD轉換(及CDS)之結果讀出為像素值，且朝外部(在本實施形態中為記憶體3(圖1))輸出。
此外，此處，在ADC 31n中，除AD轉換以外，還進行了CDS，但可在ADC 31n中僅進行AD轉換，CDS在輸出部23進行。
又，以下，針對CDS適宜地省略說明。
<像素11m,n之構成例>
圖3係顯示圖2之像素11m,n之構成例之電路圖。
在圖3中，像素11m,n具有PD 51、以及4個NMOS(negative channel MOS，負通道MOS)之FET(Field Effect Transistor場效電晶體)52、54、55、及56。
又，在像素11m,n中連接有FET 52之汲極、FET 54之源極、及FET 55之閘極，在該連接點形成有用於將電荷轉換為電壓之FD(Floating Diffusion，浮動擴散)(電容)53。
PD 51係進行光電轉換之光電轉換元件之一例，藉由接收入射光，且對與該入射光對應之電荷予以充電，而進行光電轉換。
PD 51之陽極連接於大地(ground)(被接地)，PD 51之陰極連接於FET 52之源極。
FET 52係用於將在PD 51被充電之電荷自PD 51朝FD 53傳送之FET，以下也稱為傳送Tr 52。
傳送Tr 52之源極連接於PD 51之陰極，傳送Tr 52之汲極經由FD 53連接於FET 54之源極。
又，傳送Tr 52之閘極連接於像素控制線41m，對傳送Tr 52之閘極經由像素控制線41m供給傳送脈衝TRG。
此處，因像素驅動部21(圖2)經由像素控制線41m驅動(控制)像素11m,n，而在對像素控制線41m供給之控制信號(電壓)中，除有傳送脈衝TRG以外，還有後述之重置脈衝RST、及選擇脈衝SEL。
FD 53係形成於傳送Tr 52之汲極、FET 54之源極、及FET 55之閘極之連接點之如電容器般將電荷轉換為電壓之區域。
FET 54係用於重置在FD 53被充電之電荷(電壓(電位))之FET，以下也稱為重置Tr 54。
重置Tr 54之汲極連接於電源Vdd。
又，重置Tr 54之閘極連接於像素控制線41m，對重置Tr 54之閘極經由像素控制線41m供給重置脈衝RST。
FET 55係用於緩衝FD 53之電壓之FET，以下也稱為放大Tr 55。
放大Tr 55之閘極連接於FD 53，放大Tr 55之汲極連接於電源Vdd。又，放大Tr 55之源極連接於FET 56之汲極。
FET 56係用於選擇像素信號(VSL信號)朝VSL 42n之輸出之FET，以下也稱為選擇Tr 56。
選擇Tr 56之源極連接於VSL 42n。
又，選擇Tr 56之閘極連接於像素控制線41m，對選擇Tr 56之閘極經由像素控制線41m供給選擇脈衝SEL。
此處，藉由放大Tr 55之源極經由選擇Tr 56、及VSL 42n連接於電流源43n，而由放大Tr 55及電流源43n構成SF(Source Follower，源極隨耦器)(之電路)，因而，FD 53之電壓經由SF成為VSL 42n上之VSL信號。
此外，像素11m,n可構成為無選擇Tr 56。
又，作為像素11m,n之構成，可採用以複數個PD 51及傳送Tr 52共有FD 53至選擇Tr 56之共有像素之構成。
在如以上所述般構成之像素11m,n中，PD 51藉由接收朝其入射之光，且進行光電轉換，而開始相應於接收之入射光之光量之電荷之充電。此外，此處，為了使說明簡單化，而設為選擇脈衝SEL變為H位準，選擇Tr 56為導通狀態。
當在開始在PD 51之電荷之充電後經過特定時間(曝光時間)後，像素驅動部21(圖2)將傳送脈衝TRG暫時(自L(低)位準)設為H(高)位準。
藉由傳送脈衝TRG暫時變為H位準，而傳送Tr 52暫時變為導通狀態。
當傳送Tr 52變為導通狀態時，在PD 51被充電之電荷經由傳送Tr 52朝FD 53被傳送且被充電。
像素驅動部21在將傳送脈衝TRG暫時設為H位準前，將重置脈衝RST暫時設為H位準，藉此，將重置Tr 54暫時設為導通狀態。
藉由重置Tr 54變為導通狀態，而FD 53經由重置Tr 54連接於電源Vdd，位於FD 53中之電荷經由重置Tr 54朝電源Vdd被排除且被重置。
此處，如以上所述般，FD 53連接於電源Vdd而位於FD 53中之電荷重置係像素11m,n之重置。
在FD 53之電荷之重置後，像素驅動部21係如上述般將傳送脈衝TRG暫時設為H位準，藉此，傳送Tr 52暫時變為導通狀態。
藉由傳送Tr 52變為導通狀態，而在PD 51被充電之電荷經由傳送Tr 52朝重置後之FD 53被傳送且被充電。
與在FD 53被充電之電荷對應之電壓(電位)經由放大Tr 55及選擇Tr 56作為VSL信號朝VSL 42n上被輸出。
在連接於VSL 42n之ADC 31n(圖2)中，作為緊接著進行完像素11m,n之重置後之VSL信號的重置位準被AD轉換。
進而，在ADC 31n中，作為傳送Tr 52暫時變為導通狀態後之VSL信號(與在PD 51被充電且朝FD 53被傳送之電荷對應之電壓)的信號位準(包含重置位準、及成為像素值之位準)被AD轉換。
而後，在ADC 31n中，進行將重置位準之AD轉換結果(以下也稱為重置位準AD值)與信號位準之AD轉換結果(以下也稱為信號位準AD值)之差分作為像素值求得之CDS。
<ADC 31n之構成例>
圖4係顯示圖2之ADC 31n之構成例之方塊圖。
ADC 31n具有比較器61n、及計數器62n，進行單斜坡型AD轉換、及CDS。
比較器61n具有反轉輸入端子(-)、及非反轉輸入端子(+)之2個輸入端子。
對作為比較器61n之2個輸入端子中之一個輸入端子之反轉輸入端子(-)供給作為來自參考信號輸出部33之參考信號、及像素11m,n之VSL信號(重置位準、信號位準)中一者之例如參考信號。對作為比較器61n之2個輸入端子中之另一輸入端子之非反轉輸入端子(+)供給作為來自參考信號輸出部33之參考信號、及像素11m,n之VSL信號中另一者之例如VSL信號。
比較器61n比較對反轉輸入端子供給之參考信號與對非反轉輸入端子供給之VSL信號，且輸出該比較結果。
亦即，比較器61n在對反轉輸入端子供給之參考信號大於對非反轉輸入端子供給之VSL信號時，輸出作為H及L位準中一者之例如L位準。
又，比較器61n在對非反轉輸入端子供給之VSL信號大於對反轉輸入 端子供給之參考信號之電壓時，輸出作為H及L位準中另一者之H位準。
此外，對比較器61n，從自動歸零控制部32經由自動歸零信號線32A供給自動歸零脈衝。在比較器61n中，依照來自自動歸零控制部32之自動歸零脈衝，進行決定作為比較器61n之動作點電位之自動歸零電位的自動歸零動作。
此處，在自動歸零動作中，以對比較器61n輸入(供給)之像素信號與參考信號變為同一自動歸零電位之方式設定比較器。因而，在自動歸零動作中，以於比較器61n中，獲得對該比較器61n實際賦予之2個輸入信號、亦即對比較器61n之反轉輸入端子實際供給之信號與對非反轉輸入端子實際供給之信號一致之意旨之比較結果之方式，設定比較器61n。
對計數器62n供給比較器61n之輸出、及來自時脈輸出部34之時脈。
計數器62n例如以自參考信號輸出部33對比較器61n供給之參考信號(之電壓)開始變化之時序開始來自時脈輸出部34之時脈之計數，在比較器61n之輸出例如自L位準變為H位準時(或，在自H位準變為L位準時)、亦即在對比較器61n之反轉輸入端子供給之參考信號與對非反轉輸入端子供給之VSL信號之電壓變為相等時(在參考信號與VSL信號之大小關係反轉時)，結束來自時脈輸出部34之時脈之計數。
而後，計數器62n將時脈之計數值作為對比較器61n之非反轉輸入端 子供給之VSL信號之AD轉換結果輸出。
此處，參考信號輸出部33作為參考信號例如輸出具有電壓以一定之比例自特定之初始值逐漸變小或變大至特定之最終值之斜坡(斜坡狀之波形)之RAMP信號。
在計數器62n中，計數自斜坡之開始起直至參考信號變化為與對比較器61n之非反轉輸入端子供給之VSL信號一致之電壓為止的時間，藉由該計數而獲得之計數值被設為比較器61n之對非反轉輸入端子供給之VSL信號之AD轉換結果。
ADC 31n自像素11m,n獲得作為對比較器61n之非反轉輸入端子供給之VSL信號之重置位準、及信號位準之AD轉換結果。而後，ADC 31n進行求得信號位準之AD轉換結果(信號位準AD值)與重置位準之AD轉換結果(重置位準AD值)之差分之CDS，將藉由該CDS獲得之差分作為像素11m,n之像素值輸出。
此外，在ADC 31n中，CDS除藉由實際上執行求得信號位準AD值與重置位準AD值之差分之運算而進行外，例如還可藉由控制在計數器62n之時脈之計數而進行。
亦即，在計數器62n中，藉由針對重置位準，例如一面將計數值逐次遞減1一面計數時脈，針對信號位準，以針對重置位準之時脈之計數值為 初始值，一面將計數值與重置位準之情形相反地逐次遞增1一面計數時脈，而可進行重置位準、及信號位準之AD轉換，且進行求得信號位準(之AD轉換結果)與重置位準(之AD轉換結果)之差分之CDS。
<比較器61n之第1構成例>
圖5係顯示圖4之比較器61n之第1構成例之電路圖。
比較器61n具有：NMOS之FET 101及FET 102、PMOS(positive channel MOS，正通道MOS)之FET 103及FET 104、NMOS之FET 105及FET 106、開關107及開關108、PMOS之FET 109、NMOS之FET 110、以及電容器C0、C1、C2、C3。
FET 101及FET 102構成所謂之差動對，各者之源極彼此連接。再者，FET 101及FET 102之源極彼此之連接點連接於FET 105之汲極。
FET 101之閘極經由電容器C1連接於比較器61n之反轉輸入端子，對FET 101之閘極經由電容器C1供給作為參考信號之RAMP信號。FET 102之閘極經由電容器C2連接於比較器61n之非反轉輸入端子，對FET 102之閘極經由電容器C2供給像素11m,n輸出之VSL信號(像素信號)。
比較器61n係如以上所述般，在輸入級具有由FET 101、及FET 102構成之差動對，在作為該差動對之輸入級之FET 101及102之閘極分別設 置有電容器C1及C2。
FET 103及FET 104構成電流鏡，作為由FET 101及102構成之差動對之有效負載而發揮功能。在FET 103及FET 104中，閘極彼此連接，源極連接於電源(電壓)VDD(>0)，FET 103及FET 104之閘極彼此之連接點連接於FET 103之汲極。
構成電流鏡之FET 103及FET 104中之FET 103之汲極連接於FET 101之汲極，FET 104之汲極連接於FET 102之汲極。
而且，FET 102及FET 104之汲極彼此之連接點連接於FET 109之閘極，因而，FET 102及FET 104之汲極彼此之連接點之信號作為該FET 109之輸入信號而對於FET 109賦予。
開關107及開關108例如係由FET等構成之開關，相應於從自動歸零控制部32供給之自動歸零脈衝而導通或關斷。
亦即，開關107相應於自動歸零脈衝以將FET 101之閘極與汲極之間連接或切斷之方式導通或關斷。開關108相應於自動歸零脈衝以將FET 102之閘極與汲極之間連接或切斷之方式導通或關斷。
此處，開關107及開關108在自動歸零動作變為導通。當開關107及開關108變為導通時，以FET 101及FET 102各者之閘極電壓及汲極電壓變為 相等之方式，電容器C1及C2被充電。因而，根據自動歸零動作，經由電容器C1對FET 101之閘極供給之作為RAMP信號之DIFF_DAC信號與經由電容器C2對FET 102之閘極供給之作為VSL信號之DIFF_VSL信號之電壓變為相同。
藉由該自動歸零動作而變為相等之DIFF_DAC信號及DIFF_VSL信號之電壓係作為比較器61n之動作點電位之自動歸零電位。
FET 105之汲極係如上述般連接於構成差動對之FET 101及FET 102之源極彼此之連接點。而且，FET 105之源極連接於FET 106之汲極，對FET 105之閘極自未圖示之電路供給作為控制信號之BIASCUT信號。
FET 106之閘極及源極與電容器C0之一端及另一端分別連接。對FET 106之閘極與電容器C0之一端之連接點自未圖示之電路供給作為控制信號之VGCM信號，FET 106之源極與電容器C0之另一端之連接點連接於電源(電壓)VSS(<VDD)。FET 105及106、以及電容器C0構成電流源。
FET 109之源極連接於電源VDD，汲極連接於FET 110之汲極。
FET 110之閘極及源極與電容器C3之一端及另一端分別連接。對FET 110之閘極與電容器C3之一端之連接點自未圖示之電路供給作為控制信號之VBIAS信號，FET 110之源極與電容器C3之另一端之連接點連接於電源VSS。FET 110及電容器C3構成電流源。
在如以上所述般構成之比較器61n中，在FET 101(之汲極至源極)中流動與作為FET 101之閘極電壓之DIFF_DAC信號對應之電流i1，在FET 102(之汲極至源極)中流動與作為FET 102之閘極電壓之DIFF_VSL對應之電流i2。
又，在構成電流鏡之FET 103及FET 104(之源極至汲極)中流動與在FET 101中流動之電流i1相同之電流。
在作為FET 101之閘極電壓之DIFF_DAC信號大於作為FET 102之閘極電壓之DIFF_VSL信號時，在FET 101中流動之電流i1大於在FET 102中流動之電流i2。
此時，在以連接於FET 101之FET 103為鏡源而構成電流鏡之FET 104中流動與在FET 101中流動之電流i1相同之電流，但因在與FET 104連接之FET 102中流動之電流i2為小於電流i1之電流，故而在FET 102中，欲使電流i2增大，而汲極源極間電壓變大。
其結果為，FET 102與FET 104之連接點之電壓變為H位準。
另一方面，在作為FET 102之閘極電壓之DIFF_VSL信號大於作為FET 101之閘極電壓之DIFF_DAC信號時，在FET 102中流動之電流i2變得大於在FET 101中流動之電流i1。
此時，在以連接於FET 101之FET 103為鏡源而構成電流鏡之FET 104中流動與在FET 101中流動之電流i1相同之電流，但因在與FET 104連接之FET 102中流動之電流i2為大於電流i1之電流，而在FET 102中，欲使電流i2減少，而汲極源極間電壓變小。
其結果為，FET 102與FET 104之連接點之電壓變為L位準。
FET 102與FET 104之連接點之電壓作為由差動對及電流鏡構成之差動放大器之輸出即差動輸出，朝構成輸出作為比較器61n之輸出信號之OUT信號之輸出放大器的FET 109之閘極被供給。
FET 110相應於對該閘極供給之差動輸出而輸出作為比較器61n之輸出信號之OUT信號。
亦即，在差動輸出為H位準時，FET 109變為關斷，輸出L位準之OUT信號。又，在差動輸出為L位準時，FET 109變為導通，輸出H位準之OUT信號。
根據以上內容，在作為參考信號之RAMP信號(之電壓)高於VSL信號(之電壓)時，作為比較器61n之輸出信號之OUT信號變為L位準。另一方面，在VSL信號高於RAMP信號時，作為比較器61n之輸出信號之OUT信號變為H位準。
在如以上所示般構成之比較器61n中，進行自動歸零動作及比較動作。
在自動歸零動作中，開關107及開關108變為導通。
當開關107及開關108變為導通時，FET 101之閘極與汲極被連接，且FET 102之閘極與汲極被連接，FET 101及FET 102之閘極電壓變為相同。
FET 101之閘極電壓係經由電容器C1供給之作為RAMP信號之DIFF_DAC信號，FET 102之閘極電壓係經由電容器C2供給之作為VSL信號之DIFF_VSL信號。在自動歸零動作中，以該等DIFF_DAC信號與DIFF_VSL信號一致之方式，在電容器C1及C2中對電荷充電。
之後，在比較器61n中，開關107及開關108變為關斷，開始比較對比較器61n供給之RAMP信號與VSL信號之比較動作。藉由開關107及開關108變為關斷，而在電容器C1及C2中維持在開關107及開關108變為導通時被充電之電荷。
其結果為，比較器61n係以在開關107及開關108變為導通時對比較器61n賦予之作為DIFF_DAC信號之RAMP信號與作為DIFF_VSL信號之VSL信號一致之方式設定。
進行如以上之比較器61n之設定之動作係自動歸零動作。
藉由進行自動歸零動作，而在之後之比較動作中，於比較器61n中，以在自動歸零動作時對比較器61n賦予之RAMP信號(電壓)與VSL信號(電壓)一致為基準，可判定RAMP信號與VSL信號之大小關係。
圖6係說明圖5之比較器61n之第1構成例之動作之例的時序圖。
在圖6中顯示開關107及開關108之導通/關斷、比較器61n之動作、以及RAMP信號及VSL信號。
此處，在VSL信號之AD轉換中，如在圖3等中所說明般，進行重置位準之VSL信號之AD轉換、及信號位準之VSL信號之AD轉換。
在VSL信號之AD轉換中，如在圖4中所說明般，計數自具有電壓以一定之比例逐漸變小或變大之斜坡之RAMP信號之斜坡之開始起直至RAMP信號變化為與VSL信號一致之電壓為止的時間，藉由該計數而獲得之計數值被設為VSL信號之AD轉換結果。
進行重置位準之VSL信號之AD轉換之RAMP信號之斜坡之期間被稱為P(Preset，預設)相，進行信號位準之VSL信號之AD轉換之RAMP信號之斜坡之期間被稱為D(Data，資料)相。此處，設為以P相及D相之順序進 行AD轉換。惟，AD轉換也可以D相及P相之順序進行。
在比較器61n中，例如，以朝像素11m,n入射之光越亮(光之強度越強)，該像素11m,n輸出之VSL信號(電壓)越降低為前提，而利用在P相及D相中電電壓下降低之RAMP信號。
此處，在圖6中(在後述之圖中也同樣)，分別而言，以實線表示朝像素11m,n入射之光為亮時之VSL信號，以虛線表示暗時之VSL信號。
在比較器61n中，於自動歸零動作(AZ動作)中，開關107及開關108被設為導通。藉此，作為RAMP信號之DIFF_DAC信號與作為VSL信號之DIFF_VSL信號均變為自動歸零電位(AZ電位)VN。
自動歸零電位VN由於係開關107(開關108)變為導通時之FET 101(FET 102)之閘極電壓，故與FET 101(FET 102)之汲極電壓相等。因而，自動歸零電位VN係自電源電壓VDD減去FET 103(FET 104)之閘極源極間電壓Vgsp2之電壓VDD-Vgsp2。
在比較器61n中，於自動歸零動作後，開關107及開關108變為關斷，開始比較動作。
在比較動作中，進行VSL信號之AD轉換、亦即重置位準之VSL信號之AD轉換、及信號位準之VSL信號之AD轉換。
在比較動作中，在P相之開始前，RAMP信號(作為其之DIFF_DAC信號)以上升特定之電壓量之方式偏移，之後，在P相中以一定之比例下降。而後，計數自P相之開始起直至RAMP信號(作為其之DIFF_DAC信號)與重置位準之VSL信號(作為其之DIFF_VSL信號)之大小關係反轉為止的時間，藉由該計數而獲得之計數值為重置位準之VSL信號之AD轉換結果。
在P相之結束後，RAMP信號以上升至P相之開始時之電壓之方式偏移，之後，在D相中以一定之比例下降。而後，計數自D相之開始起直至RAMP信號與信號位準之VSL信號之大小關係反轉為止之時間，藉由該計數而獲得之計數值為信號位準之VSL信號之AD轉換結果。
此處，如上述般，由於以朝像素11m,n入射之光越亮，該像素11m,n輸出之VSL信號越降低為前提，故在D相中，在朝像素11m,n入射之光為亮時，如圖6中以實線表示般信號位準之VSL信號大幅度降低，在朝像素11m,n入射之光為暗時，如圖6中以虛線表示般信號位準之VSL信號幾乎不會降低。
如以上所述般，以朝像素11m,n入射之光越亮，該像素11m,n輸出之VSL信號越降低為前提，作為RAMP信號，使用在P相及D相中伴隨著時間之經過而降低(下降)之信號。
此處，也將如上述之朝像素11m,n入射之光越亮則越降低之VSL信號之變化、及在P相及D相中隨著時間之經過而降低(下降)之RAMP信號之變化稱為一般變化。
圖5之第1構成例之比較器61n係以VSL信號及RAMP信號進行一般變化為前提而設計。
亦即，將較電源電壓VDD低FET 103及FET 104在飽和區域動作所需之FET 103及FET 104之汲極源極間電壓Vds量的電壓設為電壓VH。又，將較電源電壓VSS高FET 105及FET 106在飽和區域動作所需之FET 105之汲極源極間電壓Vds與FET 106之汲極源極間電壓Vds之加算值量的電壓設為電壓VL(>VH)。
比較器61n將電壓VL以上電壓VH以下之範圍作為比較器61n之動作範圍，以一般變化之RAMP信號(作為其之DIFF_DAC信號)及VSL信號(作為其之DIFF_VSL信號)落入比較器61n之動作範圍內之方式設計。
且說，當開發與一般變化相反地，入射之光越亮，VSL信號(像素信號)越上升之新穎的像素時，針對上述之新穎之像素，可能有作為RAMP信號，與一般變化相反地在P相及D相中隨著時間之經過而上升之RAMP信號為適切之情形。
又，針對新穎之像素，可能有下述情形，即：若非實際測試評估， 則不可知是一般變化之RAMP信號適切、或是與一般變化相反地，在P相及D相中隨著時間之經過而上升之RAMP信號適切。
此處，也將與VSL信號及RAMP信號之一般變化相反之變化、亦即朝像素11m,n入射之光越亮則越上升之VSL信號之變化、及在P相及D相中隨著時間之經過而上升之RAMP信號之變化稱為反轉變化。
圖7係說明RAMP信號及VSL信號進行反轉變化時之比較器61n之第1構成例之動作之例的時序圖。
在圖7中，與圖6同樣地，顯示開關107及開關108之導通/關斷、比較器61n之動作、以及RAMP信號及VSL信號。
在圖7中，RAMP信號及VSL信號進行反轉變化而非進行一般變化之點與圖6之情形不同。
在比較器61n中，於自動歸零動作(AZ動作)中，開關107及開關108被設為導通。藉此，作為RAMP信號之DIFF_DAC信號與作為VSL信號之DIFF_VSL信號均變為自動歸零電位(AZ電位)VN。
自動歸零電位VN如圖6中所說明般係自電源電壓VDD減去FET 103之閘極源極間電壓Vgsp2之電壓VDD-Vgsp2。
在比較器61n中，於自動歸零動作後，開關107及開關108變為關斷，開始比較動作。
在比較動作中，進行VSL信號之AD轉換、亦即重置位準之VSL信號之AD轉換、及信號位準之VSL信號之AD轉換。
在利用反轉變化之RAMP信號時，於比較動作中，在P相之開始前，RAMP信號以下降特定之電壓量之方式偏移，之後，在P相中以一定之比例上升。而後，計數自P相之開始起直至RAMP信號與重置位準之VSL信號之大小關係反轉為止之時間，藉由該計數而獲得之計數值為重置位準之VSL信號之AD轉換結果。
在P相之結束後，RAMP信號以下降至P相之開始時之電壓之方式偏移，之後，在D相中以一定之比例上升。而後，計數自D相之開始起直至RAMP信號與信號位準之VSL信號之大小關係反轉為止之時間，藉由該計數而獲得之計數值為信號位準之VSL信號之AD轉換結果。
在圖7中，由於VSL信號進行反轉變化，故在D相中，當朝像素11m,n入射之光為亮時，如圖7中以實線表示般信號位準之VSL信號大幅度上升，當朝像素11m,n入射之光為暗時，如圖7中以虛線表示般信號位準之VSL信號幾乎不會上升。
在比較器61n之第1構成例中，無論在RAMP信號及VSL信號進行一般 變化時還是在進行反轉變化時，自動歸零電位不會發生變化而保持電壓(電位)VN不變。在自動歸零電位為電壓VN時，於RAMP信號及VSL信號進行一般變化時，如圖6所示，RAMP信號及VSL信號落入作為比較器61n之動作範圍之電壓VL以上電壓VH以下之範圍內。然而，在自動歸零電位為電壓VN時，於RAMP信號及VSL信號進行反轉變化時，如圖7所示，可能RAMP信號及VSL信號不會落入作為比較器61n之動作範圍之電壓VL以上電壓VH以下之範圍內，而變為超過電壓VH之電壓。
如此，當RAMP信號及VSL信號變為超過電壓VH之電壓時，FET 103及FET 104在飽和區域內無法動作，而降低AD轉換之線性。
因而，在專利文獻1中記載有藉由在設置於比較器之外部之外部施加電壓產生電路中產生外部施加電壓，且對比較器供給該外部施加電壓，而變更自動歸零電位之技術。
然而，當在比較器之外部之外部施加電壓產生電路中產生外部施加電壓，且對比較器供給時，必須在比較器之外部設置外部施加電壓產生電路。再者，例如在將外部施加電壓產生電路設置於作為CMOS圖像感測器之晶片之外部時，除外部施加電壓產生電路以外，在晶片還需要用於對比較器供給外部施加電壓產生電路產生之外部施加電壓之外部輸入端子。
因而，以下說明可容易地變更比較器之自動歸零電位之比較器、亦即例如不設置外部施加電壓產生電路而可以簡單之構成容易地變更自動歸 零電位之比較器。
<比較器61n之第2構成例>
圖8係顯示圖4之比較器61n之第2構成例之電路圖。
此外，在圖8中，針對與圖5之情形對應之部分賦予同一符號，以下適宜地省略其說明。
在圖8中，比較器61n具有：FET 101至FET 110、電容器C0至C3、PMOS之FET 121、及開關122。
因而，圖8之比較器61n在具有FET 101至FET 110、及電容器C0至C3之點上與圖5之情形共通。惟，圖8之比較器61n在新設置FET 121、及開關122之點上與圖5之情形不同。
FET 121連接於構成差動對之FET 102與構成電流鏡之FET 104之間。亦即，FET 121之汲極與FET 102之汲極連接，FET 121之源極與FET 104之汲極連接。而且，FET 121之閘極與FET 121之汲極連接。因而，FET 121係二極體連接，在FET 102與FET 104之間作為產生特定之電壓下降之電壓下降機構而發揮功能。
此外，在本實施形態中，作為產生特定之電壓下降之電壓下降機構 係採用二極體連接之FET等之電晶體，但作為電壓下降機構，例如可採用二極體或電阻等之產生特定之電壓下降之任意之機構。
開關122例如由FET等構成，且並聯地連接於作為電壓下降機構之二極體連接之FET 121。亦即，開關122以在構成差動對之FET 102與構成電流鏡之FET 104之間繞過FET 121之方式連接。
此外，在圖8中，與圖6之情形同樣地，作為FET 102與FET 104之連接點之電壓之差動朝構成輸出作為比較器61n之輸出信號之OUT信號之輸出放大器的FET 109之閘極被供給。
因而，在比較器61n中，供輸入VSL信號之FET 102(之汲極)連接於構成輸出放大器之FET 109(之閘極)。
此處，可在構成輸出放大器之FET 109連接構成差動對之FET 101及FET 102中之FET 101(之汲極)而非FET 102。
惟，在FET 101之閘極連接有用於輸入RAMP信號之參考信號線33A(圖4)，參考信號線33A連接於1列像素11m,1至像素11m,N。當在FET 109連接FET 101時，有處理某一像素11m,n之VSL信號(像素信號)的比較器61n之FET 109之影響經由參考信號線33A朝像素11m,n之相鄰之像素11m,n-1或像素11m,n+1傳播之情形。因而，將連接有參考信號線33A之FET 101連接於FET 109係條紋之原因。所謂條紋例如係在拍攝光源等時該光 源之光朝左右呈帶狀擴展而映現之現象。
因而，可在FET 109如圖8所示般連接構成差動對之FET 101及FET 102中之未連接參考信號線33A之FET 102。
藉由在FET 109連接FET 102而可抑制條紋。
此外，藉由在FET 109連接FET 102，而在VSL信號及RAMP信號進行一般變化之情形及進行反轉變化之情形之任一情形下，均可使FET 109自飽和區域之儘量遠離線形區域之位置開始動作。藉此，可有助於比較器61n之動作之穩定性。
又，在圖8中，FET 121及開關122連接於構成差動對之FET 101及FET 102中之供輸入VSL信號之FET 102與構成電流鏡之FET 103及FET 104中之鏡像之FET 104之間。惟，FET 121及開關122可連接於構成差動對之FET 101及FET 102中之供輸入RAMP信號之FET 101與構成電流鏡之FET 103及FET 104中之鏡源之FET 103之間，而非連接於FET 102與FET 104之間。
在如以上所述般構成之比較器61n中，於VSL信號及RAMP信號進行一般變化時，在自動歸零動作時，如圖8所示般，開關107及開關108、以及開關122變為導通。在開關122為導通時，FET 102與FET 104繞過二極體連接之FET 121而可謂被直接連接。
圖9係顯示在圖8之比較器61n之第2構成例中，VSL信號及RAMP信號進行一般變化時之比較動作時之開關107及開關108、以及開關122之狀態之圖。
在圖8之比較器61n之第2構成例中，於VSL信號及RAMP信號進行一般變化時，在比較動作時，如圖9所示，開關107及開關108變為關斷，開關122變為導通。因而，在VSL信號及RAMP信號進行一般變化時，開關122始終為導通。
圖10係說明RAMP信號及VSL信號進行一般變化時之比較器61n之第2構成例之動作之例的時序圖。
在圖10中，與圖6同樣地，顯示開關107及開關108之導通/關斷、比較器61n之動作、以及RAMP信號及VSL信號。再者，在圖10中顯示開關122之導通/關斷。
在RAMP信號及VSL信號進行一般變化時，開關122始終為導通。因而，在圖8之比較器61n之第2構成例中，FET 102與FET 104經由開關122連接。亦即，為了使說明簡單化，若考量無在開關122之電壓下降，則可考量FET 102與FET 104與圖5之比較器61n之第1構成例同樣地被直接連接。
因而，圖8之比較器61n之第2構成例與圖5之比較器61n之第1構成例同樣地動作。
亦即，在比較器61n中，於自動歸零動作(AZ動作)中，開關107及開關108被設為導通。藉此，作為RAMP信號之DIFF_DAC信號與作為VSL信號之DIFF_VSL信號均變為自動歸零電位(AZ電位)VN。
自動歸零電位VN與圖5之情形同樣地係自電源電壓VDD減去FET 103之閘極源極間電壓Vgsp2之電壓VDD-Vgsp2。
在比較器61n中，於自動歸零動作後，開關107及開關108變為關斷，開始比較動作。
在比較動作中，進行VSL信號之AD轉換、亦即重置位準之VSL信號之AD轉換、及信號位準之VSL信號之AD轉換。
在利用一般變化之RAMP信號時，於比較動作中，在P相之開始前，RAMP信號以上升特定之電壓量之方式偏移，之後，在P相中以一定之比例下降。而後，計數自P相之開始起直至RAMP信號與重置位準之VSL信號之大小關係反轉為止之時間，藉由該計數而獲得之計數值為重置位準之VSL信號之AD轉換結果。
在P相之結束後，RAMP信號以上升至P相之開始時之電壓之方式偏 移，之後，在D相中以一定之比例下降。而後，計數自D相之開始起直至RAMP信號與信號位準之VSL信號之大小關係反轉為止之時間，藉由該計數而獲得之計數值為信號位準之VSL信號之AD轉換結果。
此外，在圖10中，與圖6同樣地，實線之VSL信號表示朝像素11m,n入射之光為亮時之VSL信號，虛線之VSL信號表示朝像素11m,n入射之光為暗時之VSL信號。
在圖10中，由於VSL信號及RAMP信號與圖6之情形同樣地以作為自動歸零電位之電壓VN=VDD-Vgsp2為基準而進行一般變化，故該一般變化之RAMP信號及VSL信號落入比較器61n之動作範圍內。
圖11係顯示在圖8之比較器61n之第2構成例中，VSL信號及RAMP信號進行反轉變化時之自動歸零動作時之開關107及開關108、以及開關122之狀態的圖。
在圖8之比較器61n之第2構成例中，於VSL信號及RAMP信號進行反轉變化時，在自動歸零動作時，如圖11所示般，開關107及開關108變為導通，開關122變為關斷。
藉由開關122變為關斷，而FET 102與FET 104經由二極體連接之FET 121連接。其結果為，在FET 102與FET 104之間，於二極體連接之FET 121中產生FET 121之閘極源極間電壓Vgsp3量之電壓下降。
因而，VSL信號及RAMP信號進行反轉變化時之自動歸零電位為較作為VSL信號及RAMP信號進行一般變化時之自動歸零電位之電壓VN低FET 121之閘極源極間電壓Vgsp3量之電壓VN-Vgsp3=VDD-Vgsp2-Vgsp3。
在圖8之比較器61n之第2構成例中，於自動歸零動作後，如圖9所示般，開關107及開關108變為關斷，進而開關122變為導通，開始比較動作。
圖12係說明RAMP信號及VSL信號進行反轉變化時之比較器61n之第2構成例之動作之例的時序圖。
在圖12中，與圖6同樣地，顯示開關107及開關108之導通/關斷、比較器61n之動作、以及RAMP信號及VSL信號。再者，在圖12中顯示開關122之導通/關斷。
在圖12中，RAMP信號及VSL信號進行反轉變化而非進行一般變化之點與圖10之情形不同。再者，在圖12中，於自動歸零動作時，開關122變為關斷之點、及自動歸零電位自RAMP信號及VSL信號進行一般變化時之自動歸零電位VN變為低二極體連接之FET 121之閘極源極間電壓Vgsp3量之電壓VR之點與圖10之情形不同。
在比較器61n中，於自動歸零動作(AZ動作)中，開關107及開關108被設為導通，且開關122被設為關斷。藉此，作為RAMP信號之DIFF_DAC信號與作為VSL信號之DIFF_VSL信號均變為自動歸零電位(AZ電位)VR。
如圖11中所說明般，在RAMP信號及VSL信號進行反轉變化時，藉由開關122變為關斷，而在FET 102與FET 104之間，於二極體連接之FET 121中，產生FET 121之閘極源極間電壓Vgsp3量之電壓下降。其結果為，RAMP信號及VSL信號進行反轉變化時之自動歸零電位VR為較作為VSL信號及RAMP信號進行一般變化時之自動歸零電位之電壓VN低FET 121之閘極源極間電壓Vgsp3量之電壓VN-Vgsp3=VDD-Vgsp2-Vgsp3。
在比較器61n中，於自動歸零動作後，開關107及開關108變為關斷，進而開關122變為導通，開始比較動作。
在比較動作中，進行VSL信號之AD轉換、亦即重置位準之VSL信號之AD轉換、及信號位準之VSL信號之AD轉換。
在利用反轉變化之RAMP信號時，於比較動作中，在P相之開始前，RAMP信號以下降特定之電壓量之方式偏移，之後，在P相中以一定之比例上升。而後，計數自P相之開始起直至RAMP信號與重置位準之VSL信號之大小關係反轉為止之時間，藉由該計數而獲得之計數值為重置位準之VSL信號之AD轉換結果。
在P相之結束後，RAMP信號以下降至P相之開始時之電壓之方式偏移，之後，在D相中以一定之比例上升。而後，計數自D相之開始起直至RAMP信號與信號位準之VSL信號之大小關係反轉為止之時間，藉由該計數而獲得之計數值為信號位準之VSL信號之AD轉換結果。
此外，在圖12中，與圖7同樣地，實線之VSL信號表示朝像素11m,n入射之光為亮時之VSL信號，虛線之VSL信號表示朝像素11m,n入射之光為暗時之VSL信號。
在圖12中，由於VSL信號及RAMP信號以較圖6及圖7之情形之自動歸零電位VN低FET 121之閘極源極間電壓Vgsp3量之電壓VR=VN-Vgsp3為基準而進行反轉變化，故可將該反轉變化之RAMP信號及VSL信號落入比較器61n之動作範圍內。
因而，在RAMP信號及VSL信號進行反轉變化時，可防止如圖7所示般RAMP信號及VSL信號未落入作為比較器61n之動作範圍之電壓VL以上電壓VH以下之範圍內，變為超過電壓VH之電壓，降低AD轉換之線性。
如以上所述般，根據圖8之比較器61n之第2構成例，藉由利用追加作為電壓下降機構之二極體連接之FET 121及開關122之簡單之構成，而僅憑藉開關122之導通/關斷便可容易地變更自動歸零電位。
藉此，在RAMP信號及VSL信號進行一般變化之情形及進行反轉變化之情形之任一情形下，均可進行維持線性之AD轉換。
又，在圖8之比較器61n之第2構成例中，無須為了變更自動歸零電位，而如專利文獻1所記載之技術般設置外部施加電壓產生電路、及用於對比較器供給外部施加電壓產生電路產生之外部施加電壓之外部輸入端子。因而，可抑制為了變更自動歸零電位，而將作為圖像感測器2之晶片大型化。
再者，在圖8之比較器61n之第2構成例中，由於在RAMP信號及VSL信號進行一般變化之情形及進行反轉變化之情形之任一情形下，構成差動對之FET 101及FET 102中之未連接有參考信號線33A(供輸入RAMP信號)之FET 102變為連接於構成輸出放大器之FET 109之狀態，故可抑制起因於FET 109之影響經由參考信號線33A傳播之條紋。
<比較器61n之第3構成例>
圖13係顯示圖4之比較器61n之第3構成例之電路圖。
此外，在圖13中，針對與圖8之情形對應之部分賦予同一符號，以下適宜地省略其說明。
在圖13中，比較器61n具有：FET 101至FET 110、電容器C0至C3、 FET 121、開關122、PMOS之FET 131、及開關132。
因而，圖13之比較器61n在具有FET 101至FET 110、電容器C0至C3、FET 121、及開關122之點上與圖8之情形共通。惟，圖13之比較器61n在新設置FET 131、及開關132之點上與圖8之情形不同。
此處，在圖8之比較器61n之第2構成例中，在作為構成差動對之FET 101及FET 102中一者之FET 102與作為構成電流鏡之FET 103及FET 104中一者之FET 104之間設置有FET 121及開關122。惟，在作為構成差動對之FET 101及FET 102中另一者之FET 101與作為構成電流鏡之FET 103及FET 104中另一者之FET 103之間未設置相當於FET 121及開關122之電路。因而，在圖8之比較器61n之第2構成例中，由差動對及電流鏡構成之差動放大器可謂未左右對稱地構成。
在如上述般差動放大器未左右對稱地構成時，例如，在RAMP信號及VSL信號進行一般變化時、及在進行反轉變化時，擔憂在比較器61n之動作產生偏移。
因而，在圖13之比較器61n之第3構成例中，藉由在圖8之比較器61n之第2構成例之FET 101與FET 103之間設置作為相當於FET 121及開關122之電路之FET 131及開關132，而由差動對及電流鏡構成之差動放大器成為左右對稱之構成。
亦即，在圖13中，FET 131連接於構成差動對之FET 101與構成電流鏡之FET 103之間。具體而言，FET 131之汲極與FET 101之汲極連接，FET 131之源極與FET 103之汲極連接。而且，FET 131之閘極與FET 131之汲極連接。因而，FET 131與FET 121同樣地二極體連接，在FET 101與FET 103之間作為產生特定之電壓下降之電壓下降機構而發揮功能。
開關132例如由FET等構成，且並聯連接於作為電壓下降機構之二極體連接之FET 131。亦即，開關132以在構成差動對之FET 101與構成電流鏡之FET 103之間繞過FET 121之方式連接。
此外，在圖13中亦然，與圖8之情形同樣地，藉由在FET 109連接有FET 102，而形成為確保條紋之抑制等。
在如以上所述般構成之比較器61n中，於VSL信號及RAMP信號進行一般變化時，在自動歸零動作時，如圖13所示般，開關107及開關108、以及開關122及開關132變為導通。在開關122及開關132為導通時，FET 102與FET 104繞過二極體連接之FET 121被直接連接，FET 101與FET 103繞過二極體連接之FET 131被直接連接。
圖14係顯示在圖13之比較器61n之第3構成例中，VSL信號及RAMP信號進行一般變化時之比較動作時之開關107及開關108、以及開關122及開關132之狀態的圖。
在圖13之比較器61n之第3構成例中，於VSL信號及RAMP信號進行一般變化時，在比較動作時，如圖14所示般，開關107及開關108變為關斷，開關122及開關132變為導通。因而，在VSL信號及RAMP信號進行一般變化時，開關122及開關132始終為導通。
圖15係說明RAMP信號及VSL信號進行一般變化時之比較器61n之第3構成例之動作之例的時序圖。
在圖15中與圖10同樣地顯示開關107及開關108之導通/關斷、比較器61n之動作、RAMP信號及VSL信號、以及開關122之導通/關斷。再者，在圖15中顯示開關132之導通/關斷。
在RAMP信號及VSL信號進行一般變化時，開關122及開關132始終為導通。因而，在圖13之比較器61n之第3構成例中，FET 102與FET 104經由開關122連接，且FET 101與FET 103經由開關132連接。亦即，為了使說明簡單化，若考量於開關122及開關132無電壓下降，則可考量與圖5之比較器61n之第1構成例同樣地，將FET 102與FET 104直接連接，將FET 101與FET 103直接連接。
因而，圖13之比較器61n之第3構成例與圖5之比較器61n之第1構成例同樣地動作。
亦即，在比較器61n中，於自動歸零動作(AZ動作)中，開關107及開 關108被設為導通。藉此，作為RAMP信號之DIFF_DAC信號與作為VSL信號之DIFF_VSL信號均變為自動歸零電位(AZ電位)VN。
自動歸零電位VN係自電源電壓VDD減去FET 103之閘極源極間電壓Vgsp2之電壓VDD-Vgsp2。自電源電壓VDD減去FET 103之閘極源極間電壓Vgsp2之電壓VDD-Vgsp2也為自電源電壓VDD減去FET 101之閘極源極間電壓之電壓。
在比較器61n中，於自動歸零動作後，開關107及開關108變為關斷，開始比較動作。
在比較動作中，VSL信號之AD轉換係與圖6及圖10之情形同樣地進行。
亦即，在利用一般變化之RAMP信號時，於比較動作中，在P相之開始前，RAMP信號以上升特定之電壓量之方式偏移，之後，在P相中以一定之比例下降。而後，計數自P相之開始起直至RAMP信號與重置位準之VSL信號之大小關係反轉為止之時間，藉由該計數而獲得之計數值為重置位準之VSL信號之AD轉換結果。
在P相之結束後，RAMP信號以上升至P相之開始時之電壓之方式偏移，之後，在D相中以一定之比例下降。而後，計數自D相之開始起直至RAMP信號與信號位準之VSL信號之大小關係反轉為止之時間，藉由該計 數而獲得之計數值成為信號位準之VSL信號之AD轉換結果。
在圖15中，由於VSL信號及RAMP信號與圖6及圖10之情形同樣地以作為自動歸零電位之電壓VN=VDD-Vgsp2為基準而進行一般變化，故該一般變化之RAMP信號及VSL信號落入比較器61n之動作範圍內。
圖16係顯示在圖13之比較器61n之第3構成例中，VSL信號及RAMP信號進行反轉變化時之自動歸零動作時之開關107及開關108、以及開關122及開關132之狀態的圖。
在圖13之比較器61n之第3構成例中，於VSL信號及RAMP信號進行反轉變化時，在自動歸零動作時，如圖16所示般，開關107及開關108變為導通，開關122及開關132變為關斷。
藉由開關122及開關132變為關斷，而FET 102與FET 104經由二極體連接之FET 121連接，FET 101與FET 103經由二極體連接之FET 131連接。其結果為，在FET 102與FET 104之間，於二極體連接之FET 121中產生FET 121之閘極源極間電壓Vgsp3量之電壓下降。再者，在FET 101與FET 103之間，於二極體連接之FET 131中產生FET 131之閘極源極間電壓量之電壓下降。
因而，VSL信號及RAMP信號進行反轉變化時之自動歸零電位為較作為VSL信號及RAMP信號進行一般變化時之自動歸零電位之電壓VN低 FET 121之閘極源極間電壓Vgsp3量之電壓VN-Vgsp3=VDD-Vgsp2-Vgsp3。
此外，設為FET 103及FET 104具有同一特性，FET 121及FET 131具有同一特性。VSL信號及RAMP信號進行一般變化時之自動歸零電位VN係自電源電壓VDD減去FET 103之閘極源極間電壓Vgsp2之電壓VDD-Vgsp2，該電壓VDD-Vgsp2與自電源電壓VDD減去FET 104之閘極源極間電壓之電壓相等。而且，VSL信號及RAMP信號進行反轉變化時之自動歸零電位VR係較作為VSL信號及RAMP信號進行一般變化時之自動歸零電位之電壓VN低FET 121之閘極源極間電壓Vgsp3量之電壓VN-Vgsp3=VDD-Vgsp2-Vgsp3，該電壓VN-Vgsp3與較電壓VN低FET 131之閘極源極間電壓量之電壓相等。
在圖13之比較器61n之第3構成例中，於自動歸零動作後，如圖14所示般，開關107及開關108變為關斷，進而開關122及開關132變為導通，開始比較動作。
圖17係說明RAMP信號及VSL信號進行反轉變化時之比較器61n之第3構成例之動作之例的時序圖。
在圖17中與圖12同樣地顯示開關107及開關108之導通/關斷、比較器61n之動作、RAMP信號及VSL信號、以及開關122之導通/關斷。再者，在圖17中顯示開關132之導通/關斷。
在圖17中，RAMP信號及VSL信號進行反轉變化而非進行一般變化之點與圖15之情形不同。再者，在圖17中，於自動歸零動作時，開關122變為關斷之點、及自動歸零電位自RAMP信號及VSL信號進行一般變化時之自動歸零電位VN變為低二極體連接之FET 121(或FET 131)之閘極源極間電壓Vgsp3量之電壓VR之點與圖15之情形不同。
在比較器61n中，於自動歸零動作(AZ動作)中，開關107及開關108被設為導通，且開關122及開關132被設為關斷。藉此，作為RAMP信號之DIFF_DAC信號與作為VSL信號之DIFF_VSL信號均為自動歸零電位(AZ電位)VR。
如圖16中所說明般，在RAMP信號及VSL信號進行反轉變化時，藉由開關122及開關132變為關斷，而在FET 102與FET 104之間，於二極體連接之FET 121中，產生FET 121之閘極源極間電壓Vgsp3量之電壓下降。同樣地，在FET 101與FET 103之間，於二極體連接之FET 131中產生FET 131之閘極源極間電壓量之電壓下降。其結果為，RAMP信號及VSL信號進行反轉變化時之自動歸零電位VR為較作為VSL信號及RAMP信號進行一般變化時之自動歸零電位之電壓VN低FET 121之閘極源極間電壓Vgsp3量之電壓VN-Vgsp3=VDD-Vgsp2-Vgsp3。如圖16中所說明般，電壓VN-Vgsp3與較電壓VN低FET 131之閘極源極間電壓量之電壓相等。
在比較器61n中，於自動歸零動作後，開關107及開關108變為關斷，進而開關122及開關132變為導通，開始比較動作。
在比較動作中，VSL信號之AD轉換係與圖12之情形同樣地進行。
亦即，在利用反轉變化之RAMP信號時，於比較動作中，在P相之開始前，RAMP信號以下降特定之電壓量之方式偏移，之後，在P相中以一定之比例上升。而後，計數自P相之開始起直至RAMP信號與重置位準之VSL信號之大小關係反轉為止之時間，藉由該計數而獲得之計數值為重置位準之VSL信號之AD轉換結果。
在P相之結束後，RAMP信號以下降至P相之開始時之電壓之方式偏移，之後，在D相中以一定之比例上升。而後，計數自D相之開始起直至RAMP信號與信號位準之VSL信號之大小關係反轉為止之時間，藉由該計數而獲得之計數值為信號位準之VSL信號之AD轉換結果。
在圖17中，由於VSL信號及RAMP信號以較圖15之情形之自動歸零電位VN低FET 121之閘極源極間電壓Vgsp3量之電壓VR=VN-Vgsp3為基準而進行反轉變化，故可將該反轉變化之RAMP信號及VSL信號落入比較器61n之動作範圍內。
因而，在RAMP信號及VSL信號進行反轉變化時，可防止如圖7所示般RAMP信號及VSL信號未落入作為比較器61n之動作範圍之電壓VL以上 電壓VH以下之範圍內，變為超過電壓VH之電壓，降低AD轉換之線性。 又，根據圖17之比較器61n之第3構成例，此外，還可發揮與圖8之比較器61n之第2構成例同樣之效果。
再者，在圖17之比較器61n之第3構成例中，由於由差動對及電流鏡構成之差動放大器左右對稱地構成，故可謂差動放大器之左右之平衡變得相等。其結果為，例如，在RAMP信號及VSL信號進行一般變化時、及在進行反轉變化時，可抑制在比較器61n之動作產生偏移。
<比較器61n之第4構成例>
圖18係顯示圖4之比較器61n之第4構成例之電路圖。
此處，圖8之比較器61n之第2構成例係所謂之N-頂部型比較器，但比較器61n可構成為P-頂部型比較器。圖18之比較器61n之第4構成例為與圖8之比較器61n之第2構成例對應之P-頂部型比較器。
在圖18中，比較器61n具有：PMOS之FET 201及FET 202、NMOS之FET 203及FET 204、PMOS之FET 205及FET 206、開關207及開關208、NMOS之FET 209、PMOS之FET 210、電容器C10、C11、C12、C13、NMOS之FET 221、以及開關222。
FET 201至FET 210、電容器C10至C13、FET 221、及開關222分別 相當於圖8之FET 101至FET 110、電容器C0至C3、FET 121、及開關122。
而且，圖18之比較器61n之第4構成例，由於除極性與圖8之情形為相反、亦即在圖8中連接於電源電壓VDD之側在圖18中連接於電源電壓VSS，在圖8中連接於電源電壓VSS之側在圖18中連接於電源電壓VDD以外與圖8之情形同樣地構成，故省略說明。
根據圖18之比較器61n之第4構成例，可發揮與圖8之比較器61n之第2構成例之情形同樣之效果。
<比較器61n之第5構成例>
圖19係顯示圖4之比較器61n之第5構成例之電路圖。
此處，圖13之比較器61n之第3構成例與圖8之情形同樣地為N-頂部型比較器。圖19之比較器61n之第5構成例為與圖13之N-頂部型比較器61n之第3構成例對應之P-頂部型比較器。
在圖19中，比較器61n具有：PMOS之FET 201及FET 202、NMOS之FET 203及FET 204、PMOS之FET 205及FET 206、開關207及開關208、NMOS之FET 209、PMOS之FET 210、電容器C10、C11、C12、C13、NMOS之FET 221、開關222、NMOS之FET 231、及開關232。
FET 201至FET 210、電容器C10至C13、FET 221、開關222、FET 231、及開關232分別相當於圖13之FET 101至FET 110、電容器C0至C3、FET 121、開關122、FET 131、及開關132。
而且，圖19之比較器61n之第5構成例，由於除極性與圖13之情形為相反、亦即在圖13中連接於電源電壓VDD之側在圖19中連接於電源電壓VSS，在圖13中連接於電源電壓VSS之側在圖19中連接於電源電壓VDD以外與圖13之情形同樣地構成，故省略說明。
根據圖19之比較器61n之第5構成例，可發揮與圖13之比較器61n之第3構成例之情形同樣之效果。
此外，比較器61n可由FET以外之電晶體、亦即例如雙極性電晶體等構成。
又，藉由將FET 121及開關122之組合(針對FET 131及132、FET 221及開關222、FET 231及開關232也同樣)串聯地設置複數組，而可利用導通/關斷之開關122(之數目)將自動歸零電位變更為3階段以上之值。
<圖像感測器之使用例>
圖20係顯示使用圖1之圖像感測器2之使用例之圖。
圖像感測器2可使用於例如下述之感測可視光或紅外光、紫外光、X射線等光之各種電子機器。
‧拍攝供鑒賞用之圖像的數位相機或附帶照相機功能的可攜式機器等之電子機器
‧用於自動停止等之安全駕駛、或駕駛者之狀態之識別等而拍攝汽車之前方或後方、周圍、車內等之車載用感測器，監視行走車輛或道路之監視照相機，進行車輛间等之測距之測距感測器等之供交通用之電子機器
‧為了拍攝使用者之手勢且根據該手勢進行機器操作，而供TV或冰箱、空氣調節機等之家電用之電子機器
‧內視鏡或電子顕微鏡、利用紅外光之受光進行血管拍攝之裝置等之供醫療或健康照護用之電子機器
‧防止犯罪用之監視照相機或人物認證用之照相機等之供保全用之電子機器
‧拍攝肌膚之肌膚測定器或拍攝頭皮之顯微鏡等之供美容用之電子機器
‧運動用途等取向之动作照相機或可佩戴照相機等之供體育用之電子機器
‧用於監視田地或作物之狀態之照相機等之供農業用之電子機器
<對於移動體之應用例>
本發明之技術(本發明)可對於各種產品應用。例如，本發明之技術可 實現為搭載於汽車、電力機動車、混合動力機動車、自動二輪車、自行車、個人移動性裝置、飛機、無人機、船舶、機器人等之任一種類之移動體之裝置。
圖21係顯示作為可應用本發明之技術之移動體控制系統之一例的車輛控制系統之概略構成例之方塊圖。
車輛控制系統12000具備經由通信網路12001連接之複數個電子控制單元。在圖21所示之例中，車輛控制系統12000具備：驅動系統控制單元12010、車體系統控制單元12020、車外資訊檢測單元12030、車內資訊檢測單元12040、及綜合控制單元12050。又，作為綜合控制單元12050之功能構成，圖示有微電腦12051、聲音圖像輸出部12052、及車載網路I/F(interface，介面)12053。
驅動系統控制單元12010遵循各種程式控制與車輛之驅動系統相關聯之裝置之動作。例如，驅動系統控制單元12010作為內燃機或驅動用馬達等之用於產生車輛之驅動力之驅動力產生裝置、用於將驅動力傳遞至車輪之驅動力傳遞機構、調節車輛之舵角之轉向機構、及產生車輛之制動力之制動裝置等的控制裝置而發揮功能。
車體系統控制單元12020遵循各種程式控制裝備於車體之各種裝置之動作。例如，車體系統控制單元12020作為無鑰匙進入系統、智慧型鑰匙系統、動力車窗裝置、或前照燈、尾燈、煞車燈、方向指示燈或霧燈等之 各種燈之控制裝置而發揮功能。此時，對於車體系統控制單元12020，可輸入有自代替鑰匙之可攜式裝置發出之電波或各種開關之信號。車體系統控制單元12020受理該等之電波或信號之輸入，而控制車輛之車門鎖閉裝置、動力車窗裝置、燈等。
車外資訊檢測單元12030檢測搭載車輛控制系統12000之車輛之外部之資訊。例如，在車外資訊檢測單元12030連接有攝像部12031。車外資訊檢測單元12030使攝像部12031拍攝車外之圖像，且接收所拍攝之圖像。車外資訊檢測單元12030可基於所接收之圖像，進行人、車、障礙物、標識或路面上之文字等之物體檢測處理或距離檢測處理。
攝像部12031係接收光且輸出與該光之受光量相應之電氣信號之光感測器。攝像部12031既可將電氣信號作為圖像輸出，亦可作為測距之資訊輸出。又，攝像部12031所接收之光既可為可視光，亦可為紅外線等之非可視光。
車內資訊檢測單元12040檢測車內之資訊。於車內資訊檢測單元12040連接有例如檢測駕駛者之狀態之駕駛者狀態檢測部12041。駕駛者狀態檢測部12041包含例如拍攝駕駛者之相機，車內資訊檢測單元12040基於自駕駛者狀態檢測部12041輸入之檢測資訊，既可算出駕駛者之疲勞度或集中度，亦可判別駕駛者是否打瞌睡。
微電腦12051可基於由車外資訊檢測單元12030或車內資訊檢測單元 12040取得之車內外之資訊，運算驅動力產生裝置、轉向機構或制動裝置之控制目標值，且對驅動系統控制單元12010輸出控制指令。例如，微電腦12051可進行以實現包含車輛之碰撞避免或衝擊緩和、基於車距之追隨行駛、車速維持行駛、車輛之碰撞警告、或車輛之車道脫離警告等的ADAS(Advanced Driver Assistance Systems，先進駕駛輔助系統)之功能為目的之協調控制。
又，微電腦12051藉由基於由車外資訊檢測單元12030或車內資訊檢測單元12040取得之車輛之周圍之資訊控制驅動力產生裝置、轉向機構或制動裝置等，而可進行以在不依賴於駕駛者之操作下自主地行駛之自動駕駛等為目的之協調控制。
又，微電腦12051可基於由車外資訊檢測單元12030取得之車外之資訊，對車體系統控制單元12020輸出控制指令。例如，微電腦12051與由車外資訊檢測單元12030檢測到之前方車或對向車之位置相應而控制前照燈，而可進行將遠光切換為近光等之以謀求防眩為目的之協調控制。
聲音圖像輸出部12052朝可針對車輛之乘客或車外視覺性或聽覺性通知資訊之輸出裝置發送聲音及圖像中之至少一者之輸出信號。在圖21之例中，作為輸出裝置例示有音訊揚聲器12061、顯示部12062及儀錶板12063。顯示部12062例如可包含機上顯示器及抬頭顯示器之至少一者。
圖22係顯示攝像部12031之設置位置之例之圖。
在圖22中，車輛12100具有攝像部12101、12102、12103、12104、12105作為攝像部12031。
攝像部12101、12102、12103、12104、12105設置於例如車輛12100之前端突出部、側視鏡、後保險槓、後背門及車廂內之擋風玻璃之上部等之位置。前端突出部所具備之攝像部12101及車廂內之擋風玻璃之上部所具備之攝像部12105主要取得車輛12100之前方之圖像。側視鏡所具備之攝像部12102、12103主要取得車輛12100之側方之圖像。後保險槓或後背門所具備之攝像部12104主要取得車輛12100之後方之圖像。由攝像部12101及12105取得之前方之圖像主要用於前方車輛或行人、障礙物、信號燈、交通標誌或車道等之檢測。
又，在圖22中，顯示攝像部12101至12104之攝影範圍之一例。攝像範圍12111顯示設置於前端突出部之攝像部12101之攝像範圍，攝像範圍12112、12113顯示分別設置於側視鏡之攝像部12102、12103之攝像範圍，攝像範圍12114顯示設置於後保險槓或後背門之攝像部12104之攝像範圍。例如，藉由重疊由攝像部12101至12104拍攝之圖像資料，而可取得自上方觀察車輛12100之俯瞰圖像。
攝像部12101至12104之至少1者可具有取得距離資訊之功能。例如，攝像部12101至12104之至少1者既可為含有複數個攝像元件之立體相機，亦可為具有相位差檢測用之像素之攝像元件。
例如，微電腦12051藉由基於根據攝像部12101至12104取得之距離資訊，求得至攝像範圍12111至12114內之各立體物之距離、及該距離之時間性變化(對於車輛12100之相對速度)，而可在尤其是位於車輛12100之前進路上之最近之立體物中，將朝與車輛12100大致相同之方向以特定之速度(例如，0km/h以上)行進之立體物作為前方車抽出。進而，微電腦12051設定針對前方車之近前預先設定必須確保之車距，而可進行自動制動控制(亦包含追隨停止控制)或自動加速控制(亦包含追隨起步控制)等。如此般可進行以在不依賴於駕駛者之操作下自主地行駛之自動駕駛等為目的之協調控制。
例如，微電腦12051可基於自攝像部12101至12104取得之距離資訊，將與立體物相關之立體物資料分類為2輪車、普通車輛、大型車輛、行人、電線桿等其他之立體物並抽出，且用於障礙物之自動回避。例如，微電腦12051將車輛12100之周邊之障礙物識別為車輛12100之駕駛員能夠視認之障礙物及難以視認之障礙物。而後，微電腦12051判斷表示與各障礙物之碰撞之危險度之碰撞風險，在碰撞風險為設定值以上而有碰撞可能性之狀況時，藉由經由音訊揚聲器12061或顯示部12062對駕駛員輸出警報，或經由驅動系統控制單元12010進行強制減速或躲避操舵，而可進行用於避免碰撞之駕駛支援。
攝像部12101至12104之至少1者可為檢測紅外線之紅外線相機。例如，微電腦12051可藉由判定在攝像部12101至12104之攝像圖像中是否有 行人而辨識行人。如此之行人之辨識藉由例如抽出作為紅外線相機之攝像部12101至12104之攝像圖像之特徵點之程序、針對顯示物體之輪廓之一系列特徵點進行圖案匹配處理而判別是否為行人之程序而進行。微電腦12051當判定在攝像部12101至12104之攝像圖像中有行人，且辨識為行人時，聲音圖像輸出部12052以針對該被辨識出之行人重疊顯示用於強調之方形輪廓線之方式控制顯示部12062。又，聲音圖像輸出部12052亦可以將顯示行人之圖標等顯示於所期望之位置之方式控制顯示部12062。
以上，針對可應用本發明之技術之車輛控制系統之一例進行了說明。本發明之技術可應用於以上所說明之構成中之例如攝像部12031。具體而言，例如具有圖5、圖8、圖13、圖18、及圖19之比較器61n之圖2之圖像感測器2可應用於攝像部12031。藉由對攝像部12031應用本發明之技術，而可低成本地構成與RAMP信號及VSL信號進行一般變化之情形及進行反轉變化之情形之兩者對應之攝像部12031，其結果為可抑制車輛12100高成本化。
又，本發明技術之實施形態並非係限定於上述之實施形態者，在不脫離本發明技術之要旨之範圍內可進行各種變更。
另外，本說明書所記載之效果終極而言僅為例示而並非被限定者，亦可具有其他之效果。
此外，本發明可採用如以下之構成。
<1>
一種比較器，其具備：差動對，其供輸入自像素輸出之像素信號、及電壓變化之參考信號；電流鏡，其連接於前述差動對；電壓下降機構，其連接於構成前述差動對之電晶體與構成前述電流鏡之電晶體之間，產生特定之電壓下降；及開關，其並聯連接於前述電壓下降機構。
<2>
如<1>之比較器，其中前述電壓下降機構係二極體連接之電晶體。
<3>
如<1>或<2>之比較器，其構成為：作為前述參考信號之變化而在進行電壓下降之一般變化時，前述開關在決定前述比較器之動作點電位之自動歸零動作時、及在比較前述像素信號與前述參考信號之比較動作時均被設為導通；且作為前述參考信號之變化而在進行電壓上升之反轉變化時，前述開關在前述自動歸零動作時被設為關斷，在前述比較動作時被設為導通。
<4>
如<1>至<3>中任一項之比較器，其中前述電壓下降機構及前述開關具備：第1電壓下降機構，其連接於構成前述差動對之一對電晶體中之一個電晶體與構成前述電流鏡之一對電晶體中之一個電晶體之間；及 第1開關，其並聯連接於前述第1電壓下降機構。
<5>
如<4>之比較器，其中前述電壓下降機構及前述開關更具備：第2電壓下降機構，其連接於構成前述差動對之一對電晶體中之另一電晶體與構成前述電流鏡之一對電晶體中之另一電晶體之間；及第2開關，其並聯連接於前述第2電壓下降機構。
<6>
如<1>至<5>中任一項之比較器，其中構成前述差動對之一對電晶體中之供輸入前述像素信號之電晶體連接於輸出前述比較器之輸出信號之放大器。
<7>
一種攝像裝置，其具備：像素，其進行光電轉換，而輸出像素信號；比較器，其比較前述像素信號與電壓變化之參考信號；及計數器，其將藉由基於前述比較器之前述像素信號與前述參考信號之比較結果，計數直至前述像素信號與前述參考信號一致為止的前述參考信號之變化所需時間而獲得之計數值作為前述像素信號之AD(Analog Digital，類比數位)轉換結果而求得；且前述比較器具有：差動對，其供輸入前述像素信號、及前述參考信號；電流鏡，其連接於前述差動對；電壓下降機構，其連接於構成前述差動對之電晶體與構成前述電流鏡之電晶體之間，產生特定之電壓下降；及 開關，其並聯連接於前述電壓下降機構。
61n:比較器
101:FET
102:FET
103:FET
104:FET
105:FET
106:FET
107:開關
108:開關
109:FET
110:FET
121:FET
122:開關
BIASCUT:信號
C0:電容器
C1:電容器
C2:電容器
C3:電容器
DIFF_DAC:信號
DIFF_VSL:信號
i1:電流
i2:電流
OUT:信號
RAMP:信號
VBIAS:信號
VDD:電源電壓/電源
VGCM:信號
VSL:信號
VSS:電源(電壓)/電源/電源電壓

Claims (20)

  1. 一種比較器，其具備：差動對，其構成為：接收來自像素之像素信號，及接收來自參考信號輸出部之參考信號；電流鏡，其電性連接於前述差動對；電壓下降機構，其電性連接於前述電流鏡與前述差動對之間；及開關，其電性並聯連接於前述電壓下降機構；其中，當上述像素信號及上述參考信號為進行反轉變化時(subject to an inversion change)，上述開關構成為：於上述比較器執行自動歸零動作(auto-zero operation)時，位於關斷位置(OFF position)，及於上述比較器執行比較動作(comparison operation)時，位於導通位置(ON position)。
  2. 如請求項1之比較器，其中上述比較器構成為：於上述比較器執行上述自動歸零動作時，決定上述比較器之動作點電位(operating point potential)。
  3. 如請求項2之比較器，其中上述比較器構成為： 於上述比較器執行上述比較動作時，比較上述像素信號與上述參考信號。
  4. 如請求項1之比較器，其中上述開關於在上述關斷位置時，構成為將上述電流鏡經由上述電壓下降機構而電性連接於上述差動對。
  5. 如請求項1之比較器，其中上述開關於在上述導通位置時，構成為以繞過上述電壓下降機構之方式，將上述電流鏡直接電性連接於上述差動對。
  6. 如請求項1之比較器，其中當上述像素信號及上述參考信號為進行一般變化時(subject to a normal change)，上述開關構成為：於上述比較器執行上述自動歸零動作時，位於上述導通位置，及於上述比較器執行上述比較動作時，位於上述導通位置。
  7. 如請求項6之比較器，其中上述像素信號之變化於上述一般變化之期間，隨著於上述像素之入射光變為較亮(brighter)而降低(decrease)。
  8. 如請求項7之比較器，其中上述像素信號之變化於上述反轉變化之期間，隨著於上述像素之上述入射光變為較亮而上升(ascend)。
  9. 如請求項7之比較器，其中上述反轉變化包含：上述參考信號於P相及D相中隨著時間而上升之 變化。
  10. 如請求項9之比較器，其中上述一般變化包含：上述參考信號於上述P相及上述D相中隨著時間而降低之變化。
  11. 如請求項1之比較器，其中上述開關將上述電流鏡電性連接於放大器。
  12. 如請求項1之比較器，其中前述電壓下降機構包含：連接有二極體之電晶體(diode-connected transistor)。
  13. 如請求項1之比較器，其進一步包含：另一電壓下降機構，其電性連接於前述電流鏡與前述差動對之間。
  14. 如請求項13之比較器，其進一步包含：另一開關，其電性並聯連接於前述另一電壓下降機構。
  15. 如請求項14之比較器，其中上述另一開關係可切換為(switchable)：當上述像素信號及上述參考信號為進行上述反轉變化時，於上述比較器執行自動歸零動作時，至上述關斷位置。
  16. 如請求項14之比較器，其中上述另一開關係可切換為： 當上述像素信號及上述參考信號為進行上述一般變化時，於上述比較器執行上述自動歸零動作時，至上述導通位置。
  17. 如請求項14之比較器，其中上述另一開關係可切換為：當上述像素信號及上述參考信號為進行上述一般變化或上述反轉變化時，於上述比較器執行比較動作時，至上述導通位置。
  18. 一種攝像裝置，其具備：如請求項1至16之任一比較器；及像素，其構成為將入射於上述像素之光轉換為上述像素信號。
  19. 如請求項18之攝像裝置，其進而具備：計數器，其構成為：基於前述比較器之前述像素信號與前述參考信號之比較結果，計數至前述像素信號與前述參考信號一致為止的前述參考信號之變化所需時間。
  20. 如請求項19之攝像裝置，其中上述計數器構成為：決定所獲得之計數值作為前述像素信號之類比數位(analog-to digital)轉換結果。
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