WO2020012943A1 - コンパレータ及び撮像装置 - Google Patents

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WO2020012943A1
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政善 千葉
慎一 渡邊
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    • H03M1/1295—Clamping, i.e. adjusting the DC level of the input signal to a predetermined value

Definitions

  • the present technology relates to a comparator and an imaging device, and in particular, to, for example, a comparator and an imaging device that can easily change the operating point potential of the comparator.
  • CMOS Complementary Metal Oxide Semiconductor
  • ADC AD Converter
  • PD Photo Diode
  • AD Analog to Digital
  • an ADC of a CMOS image sensor for example, an ADC called a single slope type that has a comparator and a counter and performs AD conversion of a pixel signal by comparing a predetermined reference signal with a pixel signal output from the pixel. There is.
  • a comparator compares a reference signal whose voltage changes at a constant slope, such as a ramp (RAMP) signal, with a pixel signal output by a pixel, and a counter measures the level of the reference signal and the pixel signal. By counting the time required for the change of the voltage of the reference signal until the pixel values match, the pixel signal output from the pixel is AD-converted.
  • RAMP ramp
  • the AD conversion result of the reset level which is the pixel signal immediately after resetting the pixel
  • the AD conversion result of the signal level which is the pixel signal corresponding to the charge including the charge accumulated in the PD of the pixel after reset CDS (Correlated Double Sampling) for calculating a difference from the CDS
  • an auto-zero operation for determining an operating point potential of a comparator is performed before AD conversion.
  • the comparator is set so that the pixel signal and the reference signal input to the comparator (the differential pair forming the comparator) have the same potential called the auto-zero potential.
  • Patent Literature 1 describes a technique in which an externally applied voltage generation circuit provided outside a comparator generates an externally applied voltage and supplies the externally applied voltage to the comparator, thereby changing the auto-zero potential. .
  • the present technology has been made in view of such a situation, and is intended to easily change an operating point potential of a comparator.
  • a comparator configures a differential pair to which a pixel signal output from a pixel and a reference signal whose voltage changes are input, a current mirror connected to the differential pair, and the differential pair.
  • the comparator includes a voltage drop mechanism for generating a predetermined voltage drop, connected between the transistor and the transistor constituting the current mirror, and a switch connected in parallel to the voltage drop mechanism.
  • the imaging device of the present technology performs photoelectric conversion, a pixel that outputs a pixel signal, the pixel signal, a comparator that compares a reference signal whose voltage changes, and the comparator, the pixel signal and the reference signal, Based on the comparison result, a count value obtained by counting the time required for changing the reference signal until the pixel signal matches the reference signal, AD (Analog Digital) conversion of the pixel signal A counter for obtaining the result, wherein the comparator is a pixel signal, and a differential pair to which the reference signal is input, a current mirror connected to the differential pair, and a transistor forming the differential pair. A voltage drop mechanism for generating a predetermined voltage drop, connected between the transistor constituting the current mirror, and a voltage drop mechanism connected in parallel to the voltage drop mechanism. And an imaging device having a switch.
  • a transistor forming a differential pair to which a pixel signal output from a pixel and a reference signal whose voltage changes is input, and a current mirror connected to the differential pair
  • a voltage drop mechanism for generating a predetermined voltage drop is connected between the constituent transistors, and a switch is connected to the voltage drop mechanism in parallel.
  • the comparator and the imaging device may be independent devices (including a chip and a module) or may be internal blocks constituting one device.
  • the operating point potential of the comparator can be easily changed.
  • FIG. 1 is a block diagram illustrating a configuration example of an embodiment of a digital camera to which the present technology is applied.
  • FIG. 3 is a block diagram illustrating a configuration example of an image sensor.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a pixel 11 m, n . It is a block diagram showing a configuration example of ADC 31 n.
  • It is a circuit diagram showing a first configuration example of the comparator 61 n. Is a timing chart for explaining an example of the operation of the first configuration example of the comparator 61 n.
  • RAMP signal and VSL signal is a timing chart for explaining an example of the operation of the first configuration example of the comparator 61 n the case of reversal changes.
  • the switches 107 and 108 during comparison operation when the VSL signal and RAMP signal is normally changed and a diagram showing the state of the switch 122.
  • RAMP signal and VSL signal is a timing chart for explaining an example of the operation of the second configuration example of the comparator 61 n in the case of normal variation.
  • the switches 107 and 108 during the auto-zero operation when the VSL signal and RAMP signal is inverted changes, and is a diagram showing the state of the switch 122.
  • RAMP signal and VSL signal is a timing chart for explaining an example of the operation of the second configuration example of the comparator 61 n the case of reversal changes.
  • the switches 107 and 108 during comparison operation when the VSL signal and RAMP signal is normally changed and a diagram showing the state of the switch 122 and the switch 132.
  • RAMP signal and VSL signal is the third timing chart illustrating an example of operation of the configuration example of the comparator 61 n in the case of normal variation.
  • FIG. 1 is a block diagram illustrating an example of a schematic configuration of a vehicle control system. It is explanatory drawing which shows an example of the installation position of a vehicle exterior information detection part and an imaging part.
  • FIG. 1 is a block diagram illustrating a configuration example of an embodiment of a digital camera to which the present technology is applied.
  • the digital camera can capture both still images and moving images.
  • the digital camera has an optical system 1, an image sensor 2, a memory 3, a signal processing unit 4, an output unit 5, and a control unit 6.
  • the optical system 1 includes, for example, a zoom lens, a focus lens, and an aperture (not shown), and makes external light incident on the image sensor 2.
  • the image sensor 2 is, for example, an imaging device such as a CMOS (Complementary Metal Oxide Semiconductor) image sensor or the like, receives incident light from the optical system 1, performs photoelectric conversion, and responds to the incident light from the optical system 1. Output image data.
  • CMOS Complementary Metal Oxide Semiconductor
  • the memory 3 temporarily stores the image data output from the image sensor 2.
  • the signal processing unit 4 performs, for example, processing such as noise removal and white balance adjustment as signal processing using the image data stored in the memory 3, and supplies the processed signal to the output unit 5.
  • the output unit 5 outputs the image data from the signal processing unit 4.
  • the output unit 5 has a display (not shown) made of, for example, liquid crystal or the like, and displays an image corresponding to the image data from the signal processing unit 4 as a so-called through image.
  • the output unit 5 includes a driver (not shown) for driving a recording medium such as a semiconductor memory, a magnetic disk, and an optical disk, and records image data from the signal processing unit 4 on the recording medium.
  • a driver for driving a recording medium such as a semiconductor memory, a magnetic disk, and an optical disk, and records image data from the signal processing unit 4 on the recording medium.
  • the control unit 6 controls each block constituting the digital camera according to a user operation or the like.
  • the image sensor 2 receives incident light from the optical system 1 and outputs image data according to the incident light.
  • the image data output from the image sensor 2 is supplied to and stored in the memory 3.
  • the image data stored in the memory 3 is subjected to signal processing by the signal processing unit 4, and the resulting image data is supplied to the output unit 5 and output.
  • FIG. 2 is a block diagram showing a configuration example of the image sensor 2 of FIG.
  • the image sensor 2 includes a pixel array 10, a control unit 20, a pixel driving unit 21, a column-parallel AD conversion unit 22, and an output unit 23.
  • the pixel array 10 performs M ⁇ N (M and N are integers equal to or greater than 1) pixels 11 1,1 , 11 1,2 ,..., 11 1, N , 11 2,1,. 11 2,2, ⁇ , 11 2, N, ⁇ , 11 M, 1, 11 M, 2, ⁇ , 11 M, has a N, imaging unit for capturing an image (image pickup device) Function as
  • the M ⁇ N pixels 111, 1 to 11M , N are arranged in a matrix (lattice) of M rows and N columns on a two-dimensional plane.
  • n-th column (n 1,2, ⁇ , N ) M pixels 11 1 arranged in the column direction (vertical direction) of, n to 11 M, the n, the column direction An extended VSL (Vertical Signal Line) 42 n is connected.
  • the pixels 11 m and n perform photoelectric conversion of light incident thereon (incident light). Further, the pixel 11 m, n is connected to the current source 43 n according to the control of the pixel signal as a voltage corresponding to the charge obtained by the photoelectric conversion via the pixel control line 41 m from the pixel driving unit 21. outputs on has been VSL42 n.
  • the pixels 11 m and n can perform photoelectric conversion of light of a predetermined color that enters through a color filter (not shown) such as a Bayer array.
  • the control unit 20 controls the pixel driving unit 21, the column-parallel AD conversion unit 22 (the auto-zero control unit 32, the reference signal output unit 33, and the like) and other necessary blocks according to predetermined logic and the like.
  • Pixel driver 21 under the control of the control unit 20, via the pixel control line 41 m, to the pixels 11 m, 1 not connected to the pixel control line 41 m 11 m, and controls the N (drive).
  • the column parallel AD converter 22 is connected to the pixels 11 m, 1 to 11 m, N arranged in one row via the VSLs 42 1 to 42 N , and therefore, the pixels 11 m, n are output on the VSL 42 n.
  • the pixel signal (voltage) (hereinafter, also referred to as a VSL signal) is supplied to the column-parallel AD conversion unit 22.
  • the column-parallel AD conversion unit 22 is a processing device that performs, in parallel, AD conversion of VSL signals supplied from the pixels 11 m, 1 to 11 m, N arranged in one row via the VSLs 421 to 42 N , respectively.
  • the digital data obtained as a result of the AD conversion is supplied to the output unit 23 as pixel values (pixel data) of the pixels 11 m, 1 to 11 m, N.
  • the column-parallel AD conversion unit 22 performs the AD conversion of all the pixel signals of the N pixels 11 m, 1 to 11 m, N arranged in one row in parallel, and also performs the N pixels 11 m, 1
  • the AD conversion of the pixel signals of one or more pixels less than N out of 11 to 11 m, N can be performed in parallel.
  • the column-parallel AD converter 22 performs the AD conversion of all the VSL signals of the N pixels 11 m, 1 to 11 m, N arranged in one row in parallel. I do.
  • the column-parallel AD converter 22 performs N ADCs (Analog to Digital Converter) 31 to perform AD conversion of all VSL signals of N pixels 11 m, 1 to 11 m, N arranged in one row in parallel. 1 has a through 31 N.
  • N ADCs Analog to Digital Converter
  • the column-parallel AD converter 22 includes an auto-zero controller 32, a reference signal output unit 33, and a clock output unit 34.
  • Auto-zero control unit 32 includes the ADC 31 n, supplying the later-described comparator 61 n is a signal for controlling the auto-zero operation of the auto-zero pulse (auto-zero signal), via the auto-zero signal line 32A, the ADC 31 1 through 31 N (Output.
  • the reference signal output unit 33 is configured by, for example, a DAC (Digital to Analog Converter), and has a period in which the voltage changes from a predetermined initial value to a predetermined final value with a constant slope like a ramp (RAMP) signal.
  • the reference signal is supplied (output) to the ADCs 31 1 to 31 N via the reference signal line 33A.
  • Clock output unit 34 a clock of a predetermined frequency, via a clock signal line 34A, is supplied (output) to the ADC 31 1 through 31 N.
  • ADC 31 n is connected to VSL41 n, therefore, the ADC 31 n, the pixel 11 m, VSL signal n is outputted on VSL41 n (pixel signal) is supplied.
  • the ADC 31 n performs AD conversion of the VSL signal output from the pixels 11 m and n using the reference signal from the reference signal output unit 33 and the clock from the clock output unit 34, and further, performs a CDS (Correlated Double Sampling). ) To obtain digital data as pixel values.
  • CDS Correlated Double Sampling
  • ADC 31 n is the pixel 11 m, and VSL signal n, compared with the reference signal from the reference signal output section 33, to the pixel 11 m, the voltage between VSL signal and a reference signal n matches
  • the AD conversion of the VSL signal of the pixel 11m , n is performed by counting the time required for the voltage change of the reference signal (until the magnitude relationship between the VSL signal and the reference signal is reversed).
  • the N ADCs 31 1 to 31 N receive the VSL signals of the N pixels 11 m, 1 to 11 m, N in the first to M-th rows of the pixel array 10, for example, in the first row. , And AD conversion of the VSL signal and CDS are performed in units of rows.
  • the output unit 23 selects a column n from which a pixel value is read, and reads, from the ADC 31 n of the column n, a result of AD conversion (and CDS) of the pixel 11 m, n obtained by the ADC 31 n as a pixel value.
  • the memory 3 To the outside (in the present embodiment, the memory 3 (FIG. 1)).
  • the ADC 31 n other AD conversion, it is assumed that perform CDS, the ADC 31 n, performs only AD conversion, CDS may be performed by the output unit 23.
  • FIG. 3 is a circuit diagram showing a configuration example of the pixels 11 m and n in FIG.
  • the pixel 11 m, n includes a PD 51 and four FETs (Field Effect Transistors) 52, 54, 55, and 56 of NMOS (negative channel MOS).
  • FETs Field Effect Transistors
  • the drain of the FET 52, the source of the FET 54, and the gate of the FET 55 are connected, and at the connection point, an FD (Floating Diffusion) (capacitance) for converting a charge into a voltage. ) 53 are formed.
  • FD Floating Diffusion
  • the PD 51 is an example of a photoelectric conversion element that performs photoelectric conversion, and performs photoelectric conversion by receiving incident light and charging an electric charge corresponding to the incident light.
  • the anode of the PD 51 is connected (grounded) to the ground, and the cathode of the PD 51 is connected to the source of the FET 52.
  • the FET 52 is an FET for transferring the charge charged in the PD 51 from the PD 51 to the FD 53, and is hereinafter also referred to as a transfer Tr 52.
  • the source of the transfer Tr 52 is connected to the cathode of the PD 51, and the drain of the transfer Tr 52 is connected to the source of the FET 54 via the FD 53.
  • the gate of the transfer Tr52 is connected to the pixel control line 41 m, the gate of the transfer Tr52 via the pixel control line 41 m, the transfer pulse TRG is supplied.
  • the pixel driving unit 21 (FIG. 2) supplies a control signal (voltage) to the pixel control line 41 m.
  • a control signal (voltage) to the pixel control line 41 m.
  • the FD 53 is a region, such as a capacitor, formed at a connection point between the drain of the transfer Tr 52, the source of the FET 54, and the gate of the FET 55, and converts a charge into a voltage.
  • the FET 54 is an FET for resetting the charge (voltage (potential)) charged in the FD 53, and is hereinafter also referred to as a reset Tr 54.
  • the gate of the reset Tr54 is connected to the pixel control line 41 m, the gate of the reset Tr54, via a pixel control line 41 m, the reset pulse RST is supplied.
  • the FET 55 is an FET for buffering the voltage of the FD 53, and is hereinafter also referred to as an amplification Tr 55.
  • the gate of the amplification Tr 55 is connected to the FD 53, and the drain of the amplification Tr 55 is connected to the power supply Vdd.
  • the source of the amplification Tr 55 is connected to the drain of the FET 56.
  • FET56 is a FET for selecting the output of the pixel signal (VSL signal) to VSL42 n, hereinafter also referred to as selection Tr 56.
  • Source selection Tr56 is connected to VSL42 n.
  • the gate of the selection Tr56 is connected to the pixel control line 41 m, the gate of the selection Tr56, via a pixel control line 41 m, a selection pulse SEL is supplied.
  • a circuit (of SF (Source follower)) is constituted by the amplification Tr 55 and the current source 43 n . are, therefore, the voltage of the FD53, via the SF, the VSL signal on VSL42 n.
  • pixels 11 m and n can be configured without the selection Tr 56.
  • a configuration of a shared pixel in which the FD 53 to the selection Tr 56 are shared by a plurality of PDs 51 and the transfer Trs 52 can be adopted.
  • the PD 51 receives the light incident thereon and performs photoelectric conversion, thereby starting to charge the electric charge according to the amount of the received incident light.
  • the selection pulse SEL is at the H level, and the selection Tr 56 is in the ON state.
  • the pixel driving unit 21 (FIG. 2) temporarily changes the transfer pulse TRG (from the L (Low) level). Set to H (High) level.
  • the pixel driving unit 21 Before temporarily setting the transfer pulse TRG to the H level, the pixel driving unit 21 temporarily sets the reset pulse RST to the H level, thereby temporarily turning on the reset Tr 54.
  • connection of the FD 53 to the power supply Vdd and the reset of the electric charges in the FD 53 are the resets of the pixels 11 m and n .
  • the pixel driving unit 21 After the reset of the charge of the FD 53, the pixel driving unit 21 temporarily sets the transfer pulse TRG to the H level as described above, whereby the transfer Tr 52 is temporarily turned on.
  • VSL signal is output on VSL42 n.
  • VSL42 n in the connected ADC 31 n (Fig. 2), the reset level is VSL signal immediately after the pixel 11 m, reset n has been performed it is AD converted.
  • the transfer Tr52 is VSL signal after temporarily becomes ON state and the signal level (reset level is (are charged to PD 51, the voltage corresponding to the charge transferred to the FD 53), and a pixel value And AD conversion).
  • the ADC 31 n AD conversion result of the reset level (hereinafter, also referred to as a reset level AD value), AD conversion result of the signal level (hereinafter, also referred to as a signal level AD value) the difference between, obtained as pixel values CDS Is performed.
  • a reset level AD value AD conversion result of the reset level
  • AD conversion result of the signal level hereinafter, also referred to as a signal level AD value
  • Figure 4 is a block diagram showing a configuration example of a ADC 31 n of FIG.
  • the ADC 31 n has a comparator 61 n and a counter 62 n and performs single-slope AD conversion and CDS.
  • Comparator 61 n has an inverting input terminal (-), and has two input terminals of the non-inverting input terminal (+).
  • Comparator 61 n compares the reference signal supplied to the inverting input terminal, and a VSL signal supplied to the non-inverting input terminal, and outputs the comparison result.
  • the comparator 61 n the reference signal supplied to the inverting input terminal, if it is larger than VSL signal supplied to the non-inverting input terminal is one of a H and L level, for example, L level Is output.
  • the comparator 61 n is, VSL signal supplied to the non-inverting input terminal, if it is larger than the voltage of the reference signal supplied to the inverting input terminal and the other is H level of the H and L level Output.
  • the comparator 61 n from the auto-zero control unit 32, via the auto-zero signal line 32A, the auto-zero pulse is supplied.
  • the auto-zero operation of determining the auto-zero potential is operating point potential of the comparator 61 n is carried out.
  • the comparator 61 n 2 two input signals being given currently to the comparator 61 n, i.e., a signal that is currently supplied to the inverting input terminal of the comparator 61 n, currently a non-inverting input terminal as the comparison result indicating that the signal being supplied match is obtained, the comparator 61 n is set.
  • the output of the comparator 61 n and the clock from the clock output unit 34 are supplied to the counter 62 n .
  • Counter 62 n is, for example, at the timing when the reference signal supplied from the reference signal output unit 33 to the comparator 61 n (voltage) starts to change, then it starts the clock count from the clock output unit 34, the comparator 61 n output of, for example, when changed from the L level to the H level (or, if from the H level to the L level), i.e., a reference signal supplied to the inverting input terminal of the comparator 61 n, is supplied to the non-inverting input terminal When the voltage of the VSL signal becomes equal to that of the VSL signal (when the magnitude relationship between the reference signal and the VSL signal is reversed), the counting of the clock from the clock output unit 34 ends.
  • the counter 62 n is the count value of the clock, and outputs the AD conversion result of the VSL signal supplied to the non-inverting input terminal of the comparator 61 n.
  • the reference signal for example, a RAMP signal having a slope (slope waveform) in which the voltage decreases or increases at a fixed rate from a predetermined initial value to a predetermined final value is used as the reference signal. Is output.
  • the counter 62 n from the beginning of the slope, the reference signal is time to change the voltage that matches the VSL signal supplied to the non-inverting input terminal of the comparator 61 n is counted, the count value obtained by the count is an AD conversion result of the VSL signal supplied to the non-inverting input terminal of the comparator 61 n.
  • ADC 31 n the reset level as a VSL signal supplied pixel 11 m, from n to the non-inverting input terminal of the comparator 61 n, and to obtain the AD conversion result of the signal level.
  • ADC 31 n includes a signal level AD conversion result of the (signal level AD value), the CDS calculating a difference between the reset level AD conversion result of the (reset level AD value), the difference obtained by the CDS, the pixel 11 Output as pixel values of m and n .
  • CDS in addition carried out by performing a calculation for obtaining a difference between the signal level AD value and the reset level AD values actually, for example, by controlling the counting of the clock of the counter 62 n be able to.
  • the counter 62 n for the reset level, for example, the count value, while decrements by 1, counts the clock, the signal level, as an initial value a count value of the clock for the reset level, the count value Contrary to the case of the reset level, by counting the clock while incrementing by one, the AD conversion of the reset level and the signal level is performed, and the signal level (the AD conversion result) and the reset level (of the CDS for obtaining the difference from the AD conversion result) can be performed.
  • Figure 5 is a circuit diagram showing a first configuration example of the comparator 61 n of FIG.
  • Comparator 61 n is, FET 103 and FET 104, NMOS the FET105 and FET106 of NMOS the FET101 and FET102, PMOS (positive channel MOS) , switches 107 and 108, PMOS of FET 109, the NMOS FET 110, and the capacitors C0, C1, C2 , C3.
  • the FET 101 and the FET 102 form a so-called differential pair, and their sources are connected to each other. Further, the connection point between the sources of the FET 101 and the FET 102 is connected to the drain of the FET 105.
  • the gate of the FET101 via the capacitor C1 is connected to the inverting input terminal of the comparator 61 n, to the gate of the FET101 via the capacitor C1, RAMP signal as a reference signal is supplied.
  • the gate of the FET102 via the capacitor C2 is connected to the non-inverting input terminal of the comparator 61 n, to the gate of the FET102 via the capacitor C2, the pixel 11 m, VSL signal (pixel signal n is outputted ) Is supplied.
  • Comparator 61 n as described above, FET101, and has an input stage a differential pair composed of FET 102, the gate of the FET101 and 102 as an input stage of the differential pair, the capacitors C1 and C2 Are provided respectively.
  • the FET 103 and the FET 104 constitute a current mirror, and function as an active load of a differential pair composed of the FETs 101 and 102.
  • gates are connected to each other, and a source is connected to a power supply (voltage) VDD (> 0).
  • VDD power supply
  • a connection point between the gates of the FET 103 and the FET 104 is connected to a drain of the FET 103.
  • the drain of the FET 103 is connected to the drain of the FET 101, and the drain of the FET 104 is connected to the drain of the FET 102.
  • connection point between the drains of the FET 102 and the FET 104 is connected to the gate of the FET 109. Therefore, the signal at the connection point between the drains of the FET 102 and the FET 104 is given to the FET 109 as an input signal of the FET 109. .
  • the switches 107 and 108 are, for example, switches constituted by FETs or the like, and are turned on or off according to an auto-zero pulse supplied from the auto-zero control unit 32.
  • the switch 107 is turned on or off so as to connect or disconnect the gate and the drain of the FET 101 in response to the auto-zero pulse.
  • the switch 108 is turned on or off so as to connect or disconnect between the gate and the drain of the FET 102 in response to the auto-zero pulse.
  • the switches 107 and 108 are turned on in the auto-zero operation.
  • the capacitors C1 and C2 are charged so that the gate voltage and the drain voltage of the FET 101 and the FET 102 become equal. Therefore, according to the auto-zero operation, the voltage of the DIFF_DAC signal, which is the RAMP signal supplied to the gate of the FET 101 via the capacitor C1, and the voltage of the DIFF_VSL signal, which is the VSL signal supplied to the gate of the FET 102 via the capacitor C2, are Become identical.
  • the voltage of equal DIFF_DAC signal and DIFF_VSL signal by the auto-zero operation is an auto-zero potential is operating point potential of the comparator 61 n.
  • the drain of the FET 105 is connected to the connection point between the sources of the FET 101 and the FET 102 constituting the differential pair.
  • the source of the FET 105 is connected to the drain of the FET 106, and the gate of the FET 105 is supplied with a BIASCUT signal as a control signal from a circuit (not shown).
  • the gate and the source of the FET 106 are connected to one end and the other end of the capacitor C0, respectively.
  • the connection point between the gate of the FET 106 and one end of the capacitor C0 is supplied with a VGCM signal as a control signal from a circuit (not shown).
  • the connection point between the source of the FET 106 and the other end of the capacitor C0 is connected to the power supply (voltage) VSS. ( ⁇ VDD).
  • VSS voltage supply
  • ⁇ VDD voltage supply
  • the source of the FET 109 is connected to the power supply VDD, and the drain is connected to the drain of the FET 110.
  • the gate and source of the FET 110 are connected to one end and the other end of the capacitor C3, respectively.
  • a VBIAS signal as a control signal is supplied from a circuit (not shown) to a connection point between the gate of the FET 110 and one end of the capacitor C3, and a connection point between the source of the FET 110 and the other end of the capacitor C3 is connected to the power supply VSS. ing.
  • FET 110 and capacitor C3 constitute a current source.
  • comparator 61 n configured as, in the FET 101 (source from the drain of the) current flows i 1 corresponding to DIFF_DAC signal as a gate voltage of the FET 101, the FET 102 (drain to source) of the, FET 102 flowing current i 2 corresponding to DIFF_VSL as a gate voltage of.
  • DIFF_DAC signal as a gate voltage of the FET101 is, when it is larger than DIFF_VSL signal as a gate voltage of the FET 102, the current i 1 flowing through the FET101 is, becomes larger than the current i 2 flowing through the FET 102.
  • DIFF_VSL signal as a gate voltage of the FET102 is, when it is larger than DIFF_DAC signal as a gate voltage of the FET101 is current i 2 flowing through the FET102 it is, becomes larger than the current i 1 flowing through the FET101.
  • the FET 109 when the differential output is at the H level, the FET 109 is turned off and outputs the L level OUT signal. When the differential output is at the L level, the FET 109 is turned on, and outputs an H-level OUT signal.
  • VSL signal is higher than the RAMP signal, OUT signal is an output signal of the comparator 61 n becomes H level.
  • comparison operation are performed with the auto-zero operation.
  • the gate voltage of the FET 101 is a DIFF_DAC signal which is a RAMP signal supplied via the capacitor C1
  • the gate voltage of the FET 102 is a DIFF_VSL signal which is a VSL signal supplied via the capacitor C2.
  • the auto-zero operation electric charges are charged in the capacitors C1 and C2 so that the DIFF_DAC signal and the DIFF_VSL signal match.
  • the comparator 61 n, the switch 107 and the switch 108 is turned off, the comparison operation for comparing the RAMP signal and VSL signal supplied to the comparator 61 n is started.
  • the switches 107 and 108 are turned off, the capacitors C1 and C2 maintain the charge that was charged when the switches 107 and 108 were turned on.
  • the comparator 61 n is set such that the VSL signal as RAMP signal and DIFF_VSL signal as DIFF_DAC signal was given to the comparator 61 n matches when the switch 107 and the switch 108 is turned on You.
  • Operation is the comparator 61 n settings as described above is performed, an auto-zero operation.
  • Figure 6 is a timing chart for explaining an example of the operation of the first configuration example of the comparator 61 n of FIG.
  • the AD conversion of the reset level VSL signal the AD conversion of the reset level VSL signal and the AD conversion of the signal level VSL signal are performed as described with reference to FIG.
  • the RAMP signal changes to a voltage that matches the VSL signal.
  • the time required for the conversion is counted, and the count value obtained by the counting is used as the AD conversion result of the VSL signal.
  • the slope period of the RAMP signal in which the AD conversion of the reset level VSL signal is performed is called a P (Preset) phase
  • the slope period of the RAMP signal in which the AD conversion of the signal level VSL signal is performed is the D (Data) phase. Called.
  • AD conversion is performed in the order of the P phase and the D phase.
  • AD conversion can be performed in the order of the D phase and the P phase.
  • the VSL signal (voltage) output by the pixel 11 m, n decreases.
  • a RAMP signal whose voltage decreases in the P phase and the D phase is used.
  • the VSL signal when the light incident on the pixels 11 m and n is bright is indicated by a solid line
  • the VSL signal when the light is dark is indicated by a dotted line.
  • the switches 107 and 108 are turned on.
  • the DIFF_DAC signal as the RAMP signal and the DIFF_VSL signal as the VSL signal both have the auto-zero potential (AZ potential) VN.
  • the auto-zero potential VN is the gate voltage of the FET 101 (FET 102) when the switch 107 (switch 108) is turned on, it is equal to the drain voltage of the FET 101 (FET 102). Therefore, the auto-zero potential VN is a voltage VDD-Vgsp2 obtained by subtracting the gate-source voltage Vgsp2 of the FET 103 (FET 104) from the power supply voltage VDD.
  • AD conversion of the VSL signal that is, AD conversion of the VSL signal at the reset level and AD conversion of the VSL signal at the signal level are performed.
  • the RAMP signal (the DIFF_DAC signal) is offset so as to increase by a predetermined voltage, and thereafter, is lowered at a constant rate in the P-phase. Then, the time from the start of the P phase until the magnitude relationship between the RAMP signal (the DIFF_DAC signal) and the reset level VSL signal (the DIFF_VSL signal) reverses is counted, and the count value obtained by the counting is counted. Is the AD conversion result of the reset level VSL signal.
  • the RAMP signal is offset so as to increase to the voltage at the start of the P phase, and then is lowered at a constant rate in the D phase. Then, the time from the start of the D phase until the magnitude relationship between the RAMP signal and the signal level VSL signal is reversed is counted, and the count value obtained by the counting is determined by the AD conversion result of the signal level VSL signal. Become.
  • the VSL signal of the signal level is greatly reduced as shown by the solid line in FIG. 6, and when the light incident on the pixel 11m , n is dark, the dotted line is shown in FIG. As shown, the VSL signal at the signal level does not drop much.
  • the change in the VSL signal that decreases as the light incident on the pixel 11 m, n decreases, and the change in the RAMP signal that decreases (falls) over time in the P phase and the D phase, Also called normal change.
  • Comparator 61 n of the first configuration example of FIG. 5 is designed on the assumption that the VSL signal and RAMP signal is normally changed.
  • a voltage lower than the power supply voltage VDD by the drain-source voltage V ds of the FET 103 and the FET 104 necessary for the FET 103 and the FET 104 to operate in the saturation region is defined as the voltage VH.
  • the power source voltage VSS, the FET105 and FET106 the addition value is higher by a voltage between the drain-source voltage V ds of the drain-source voltage V ds and FET106 the FET105 required to operate in a saturation region, the voltage VL (> VH).
  • the comparator 61 n sets the range of the voltage VL or more and the voltage VH or less as the operation range of the comparator 61 n , and the normally changing RAMP signal (the DIFF_DAC signal) and the VSL signal (the DIFF_VSL signal) change the operation of the comparator 61 n . Designed to fit within range.
  • the RAMP signal does not indicate the normal change for such a new pixel.
  • a RAMP signal that rises over time in the P and D phases may be appropriate.
  • the change opposite to the normal change of the VSL signal and the RAMP signal that is, the change of the VSL signal that rises as the light incident on the pixel 11 m, n rises, and with the passage of time in the P phase and the D phase
  • the rising change of the RAMP signal is also called an inversion change.
  • Figure 7 is a timing chart for explaining an example of the operation of the first configuration example of the comparator 61 n when the RAMP signal and VSL signal is inverted changes.
  • FIG. 7 similarly to FIG. 6, the on / off switch 107 and the switch 108, the comparator 61 n operation, as well as, RAMP signal and VSL signal is shown.
  • FIG. 7 is different from FIG. 6 in that the RAMP signal and the VSL signal are not normally changed but are inverted and changed.
  • the switches 107 and 108 are turned on.
  • the DIFF_DAC signal as the RAMP signal and the DIFF_VSL signal as the VSL signal both have the auto-zero potential (AZ potential) VN.
  • the auto-zero potential VN is a voltage VDD-Vgsp2 obtained by subtracting the gate-source voltage Vgsp2 of the FET 103 from the power supply voltage VDD as described with reference to FIG.
  • AD conversion of the VSL signal that is, AD conversion of the VSL signal at the reset level and AD conversion of the VSL signal at the signal level are performed.
  • the RAMP signal in the comparison operation, is offset so as to decrease by a predetermined voltage before the start of the P phase, and then is increased at a constant rate in the P phase. Then, the time from the start of the P phase until the magnitude relationship between the RAMP signal and the reset level VSL signal is reversed is counted, and the count value obtained by the counting is the AD conversion result of the reset level VSL signal. Become.
  • the RAMP signal is offset so as to fall to the voltage at the start of the P-phase, and then is raised at a constant rate in the D-phase. Then, the time from the start of the D phase until the magnitude relationship between the RAMP signal and the signal level VSL signal is reversed is counted, and the count value obtained by the counting is determined by the AD conversion result of the signal level VSL signal. Become.
  • Patent Document 1 discloses a technique of generating an externally applied voltage in an externally applied voltage generation circuit provided outside the comparator and supplying the externally applied voltage to the comparator, thereby changing the auto-zero potential. ing.
  • an externally applied voltage generation circuit outside the comparator when an externally applied voltage generation circuit outside the comparator generates an externally applied voltage and supplies it to the comparator, it is necessary to provide an externally applied voltage generation circuit outside the comparator. Further, for example, when the externally applied voltage generation circuit is provided outside the chip as a CMOS image sensor, in addition to the externally applied voltage generation circuit, the externally applied voltage generated by the externally applied voltage generation circuit is provided to the chip by a comparator. Requires an external input terminal to supply it to
  • Figure 8 is a circuit diagram showing a second configuration example of the comparator 61 n of FIG.
  • FIG. 8 portions corresponding to those in FIG. 5 are denoted by the same reference numerals, and a description thereof will be omitted as appropriate below.
  • the comparator 61 n is to no FET 101 FET 110, to no capacitor C0 C3, PMOS of FET 121, and a switch 122.
  • the comparator 61 n of FIG. 8 to no FET 101 FET 110, and in that it has a C3 to no capacitor C0, common to that of FIG.
  • the FET 121 is connected between the FET 102 forming a differential pair and the FET 104 forming a current mirror. That is, the drain of the FET 121 is connected to the drain of the FET 102, and the source of the FET 121 is connected to the drain of the FET 104. The gate of the FET 121 is connected to the drain of the FET 121. Therefore, the FET 121 is diode-connected, and functions as a voltage drop mechanism that causes a predetermined voltage drop between the FET 102 and the FET 104.
  • a transistor such as a diode-connected FET is used as a voltage drop mechanism for generating a predetermined voltage drop.
  • a voltage drop mechanism for example, a predetermined voltage such as a diode or a resistor is used. Any mechanism that causes the descent can be employed.
  • the switch 122 is formed of, for example, an FET or the like, and is connected in parallel to the diode-connected FET 121 as a voltage drop mechanism. That is, the switch 122 is connected between the FET 102 forming the differential pair and the FET 104 forming the current mirror so as to bypass the FET 121.
  • the differential output is the voltage at the connection point between the FET102 and FET104 is, the FET109 constituting the output amplifier for outputting the OUT signal is an output signal of the comparator 61 n Supplied to the gate.
  • the FETs 101 and 102 forming the differential pair not the FET 102 but (the drain of) the FET 101 of the differential pair can be connected to the FET 109 forming the output amplifier.
  • the gate of the FET 101 is connected the reference signal line 33A for inputting the RAMP signal (FIG. 4) is the reference signal line 33A is one row of pixels 11 m, 1 to pixel 11 m, is connected to the N ing.
  • the FET 109 when connecting the FET101 is the influence of FET 109 of the comparator 61 n for processing a pixel 11 m, n VSL signal (pixel signal), via a reference signal line 33A, the pixel 11 m, the n It may propagate to the adjacent pixels 11 m, n ⁇ 1 and 11 m, n + 1 . Therefore, connecting the FET 101 to which the reference signal line 33A is connected to the FET 109 causes streaking.
  • the streaking is, for example, a phenomenon in which, when an image of a light source or the like is taken, the light of the light source spreads in a band on the left and right.
  • the FET 102 to which the reference signal line 33A is not connected among the FETs 101 and 102 forming a differential pair can be connected to the FET 109.
  • the FET 109 operates from the position in the saturation region, which is as far as possible from the linear region, in both cases where the VSL signal and the RAMP signal normally change and in which the VSL signal and the RAMP signal change inversion. Can be started. Thus, it is possible to contribute to the stability of the operation of the comparator 61 n.
  • the FET 121 and the switch 122 include a FET 102 to which a VSL signal is input among the FETs 101 and 102 forming a differential pair, and a mirror destination FET 104 among the FETs 103 and 104 forming a current mirror. Connected between.
  • the FET 121 and the switch 122 are not provided between the FET 102 and the FET 104 but are provided between the FET 101 to which the RAMP signal is input among the FETs 101 and 102 constituting the differential pair and the FET 103 and the FET 104 constituting the current mirror.
  • the mirror source FET 103 is not provided between the FET 102 and the FET 104 but are provided between the FET 101 to which the RAMP signal is input among the FETs 101 and 102 constituting the differential pair and the FET 103 and the FET 104 constituting the current mirror.
  • the switch 122 is turned on .
  • the switch 122 is on, the FET 102 and the FET 104 are directly connected, so to speak, bypassing the diode-connected FET 121.
  • RAMP signal and VSL signal is a timing chart for explaining an example of the operation of the second configuration example of the comparator 61 n in the case of normal variation.
  • FIG 10 similarly to FIG. 6, the on / off switch 107 and the switch 108, the comparator 61 n operation, as well as, RAMP signal and VSL signal is shown. Further, FIG. 10 shows ON / OFF of the switch 122.
  • the switch 122 When the RAMP signal and the VSL signal change normally, the switch 122 is always on. Accordingly, in the second configuration example of the comparator 61 n of FIG. 8, the FET102 the FET 104, it is connected via a switch 122. That is, in order to simplify the explanation, given that there is no voltage drop across the switch 122, considered FET102 and are FET 104, as in the first configuration example of the comparator 61 n of FIG. 5, and are directly connected be able to.
  • a second configuration example of the comparator 61 n of FIG. 8 operates similarly to the first configuration example of the comparator 61 n of FIG.
  • the comparator 61 n the auto-zero operation (AZ operation), the switches 107 and 108 are turned on.
  • the DIFF_DAC signal as the RAMP signal and the DIFF_VSL signal as the VSL signal both have the auto-zero potential (AZ potential) VN.
  • the auto-zero potential VN is a voltage VDD-Vgsp2 obtained by subtracting the gate-source voltage Vgsp2 of the FET 103 from the power supply voltage VDD, as in the case of FIG.
  • AD conversion of the VSL signal that is, AD conversion of the VSL signal at the reset level and AD conversion of the VSL signal at the signal level are performed.
  • the RAMP signal is offset so as to increase by a predetermined voltage before the start of the P phase, and thereafter, is lowered at a constant rate in the P phase. Then, the time from the start of the P phase until the magnitude relationship between the RAMP signal and the reset level VSL signal is reversed is counted, and the count value obtained by the counting is the AD conversion result of the reset level VSL signal. Become.
  • the RAMP signal is offset so as to increase to the voltage at the start of the P phase, and then is lowered at a constant rate in the D phase. Then, the time from the start of the D phase until the magnitude relationship between the RAMP signal and the signal level VSL signal is reversed is counted, and the count value obtained by the counting is determined by the AD conversion result of the signal level VSL signal. Become.
  • the VSL signal of the solid line indicates the VSL signal when the light incident on the pixel 11 m, n is bright
  • the VSL signal of the dotted line indicates the pixel 11 m, n , as in FIG.
  • the VSL signal when the incident light is dark is shown.
  • Figure 12 is a timing chart for explaining an example of the operation of the second configuration example of the comparator 61 n when the RAMP signal and VSL signal is inverted changes.
  • FIG 12 similarly to FIG. 6, the on / off switch 107 and the switch 108, the comparator 61 n operation, as well as, RAMP signal and VSL signal is shown.
  • FIG. 12 shows ON / OFF of the switch 122.
  • FIG. 12 is different from FIG. 10 in that the RAMP signal and the VSL signal are not normally changed but are inverted and changed. Further, in FIG. 12, the point at which the switch 122 is turned off during the auto-zero operation, and the auto-zero potential is changed from the auto-zero potential VN when the RAMP signal and the VSL signal normally change, to the gate-source voltage of the diode-connected FET 121. The difference from the case of FIG. 10 is that the voltage VR is lower by Vgsp3.
  • the switch 122 is turned off, so that only the gate-source voltage Vgsp3 of the FET 121 is connected between the FET 102 and the FET 104 in the diode-connected FET 121. Voltage drop occurs.
  • the auto-zero potential VR when the RAMP signal and the VSL signal reversely change is lower than the voltage VN that is the auto-zero potential when the VSL signal and the RAMP signal normally change by a voltage VN lower by the gate-source voltage Vgsp3 of the FET 121.
  • -Vgsp3 VDD-Vgsp2-Vgsp3.
  • AD conversion of the VSL signal that is, AD conversion of the VSL signal at the reset level and AD conversion of the VSL signal at the signal level are performed.
  • the RAMP signal in the comparison operation, is offset so as to decrease by a predetermined voltage before the start of the P phase, and then is increased at a constant rate in the P phase. Then, the time from the start of the P phase until the magnitude relationship between the RAMP signal and the reset level VSL signal is reversed is counted, and the count value obtained by the counting is the AD conversion result of the reset level VSL signal. Become.
  • the RAMP signal is offset so as to fall to the voltage at the start of the P-phase, and then is raised at a constant rate in the D-phase. Then, the time from the start of the D phase until the magnitude relationship between the RAMP signal and the signal level VSL signal is reversed is counted, and the count value obtained by the counting is determined by the AD conversion result of the signal level VSL signal. Become.
  • the VSL signal indicated by a solid line indicates the VSL signal when the light incident on the pixels 11 m and n is bright
  • the VSL signal indicated by the dotted line indicates the signals transmitted to the pixels 11 m and n , as in FIG.
  • the VSL signal when the incident light is dark is shown.
  • varying RAMP signal and VSL signal can be accommodated in the operating range of the comparator 61 n.
  • RAMP signal and VSL signal when the RAMP signal and VSL signal is inverted changes, as shown in FIG. 7, RAMP signal and VSL signal, not included within the scope of the following voltage VL or voltage VH is the operation range of the comparator 61 n, the voltage The voltage exceeding VH can be prevented from deteriorating the linearity of AD conversion.
  • the external application voltage generation circuit for generating There is no need to provide an external input terminal for supplying an externally applied voltage to the comparator. Therefore, it is possible to suppress an increase in the size of the chip as the image sensor 2 for changing the auto-zero potential.
  • the second comparator 61 n of FIG. 8 in the configuration example if the RAMP signal and VSL signal is normally changed, and, in any case in the case of reversing change, differential pair of FET101 and FET102 constituting the The FET 102 to which the reference signal line 33A is not connected (the RAMP signal is input) is in a state of being connected to the FET 109 forming the output amplifier. Streaking due to propagation through 33A can be suppressed.
  • Figure 13 is a circuit diagram showing a third configuration example of the comparator 61 n of FIG.
  • FIG. 13 portions corresponding to those in FIG. 8 are denoted by the same reference numerals, and description thereof will be omitted below as appropriate.
  • the comparator 61 n is, FET 101 to FET 110, to no capacitor C0 C3, FET 121, switch 122, PMOS of FET 131, and a switch 132.
  • FET 131 and the switch between the FET101 the FET103 of the second configuration example of the comparator 61 n of FIG. 8 is a circuit equivalent to the FET121 and switch 122
  • the differential amplifier composed of the differential pair and the current mirror has a symmetric configuration.
  • the FET 131 is connected between the FET 101 forming a differential pair and the FET 103 forming a current mirror.
  • the drain of the FET 131 is connected to the drain of the FET 101
  • the source of the FET 131 is connected to the drain of the FET 103.
  • the gate of the FET 131 is connected to the drain of the FET 131. Therefore, like the FET 121, the FET 131 is diode-connected, and functions as a voltage drop mechanism that causes a predetermined voltage drop between the FET 101 and the FET 103.
  • the switch 132 is composed of, for example, an FET or the like, and is connected in parallel to a diode-connected FET 131 as a voltage drop mechanism. That is, the switch 132 is connected between the FET 101 forming the differential pair and the FET 103 forming the current mirror so as to bypass the FET 131.
  • the switches 107 and 108, as well as switches 122 and 132 Turn on.
  • the switch 122 and the switch 132 are on, the FET 102 and the FET 104 are directly connected by bypassing the diode-connected FET 121, and the FET 101 and the FET 103 are directly connected by bypassing the diode-connected FET 131.
  • Figure 14 shows the third configuration example of the comparator 61 n of FIG. 13, the switches 107 and 108 during comparison operation when the VSL signal and RAMP signal is normally changed, and the state of the switches 122 and 132 FIG.
  • RAMP signal and VSL signal is the third timing chart illustrating an example of operation of the configuration example of the comparator 61 n in the case of normal variation.
  • FIG. 15 similarly to FIG. 10, the on / off of the switches 107 and 108, the comparator 61 n operation, RAMP signal and VSL signal, and on / off switch 122 is shown.
  • FIG. 15 shows ON / OFF of the switch 132.
  • the switches 122 and 132 are always on. Accordingly, in the third configuration example of the comparator 61 n of FIG. 13, the FET102 the FET 104, is connected via a switch 122, and the FET101 the FET 103, is connected via a switch 132. That is, assuming that there is no voltage drop at the switch 122 and the switch 132 for the sake of simplicity, as in the first configuration example of the comparator 61n in FIG. And the FET 103 can be considered to be directly connected.
  • the third configuration example of the comparator 61 n of FIG. 13 operates similarly to the first configuration example of the comparator 61 n of FIG.
  • the comparator 61 n the auto-zero operation (AZ operation), the switches 107 and 108 are turned on.
  • the DIFF_DAC signal as the RAMP signal and the DIFF_VSL signal as the VSL signal both have the auto-zero potential (AZ potential) VN.
  • the auto-zero potential VN is a voltage VDD-Vgsp2 obtained by subtracting the gate-source voltage Vgsp2 of the FET 103 from the power supply voltage VDD.
  • the voltage VDD-Vgsp2 obtained by subtracting the gate-source voltage Vgsp2 of the FET 103 from the power supply voltage VDD is also a voltage obtained by subtracting the gate-source voltage of the FET 101 from the power supply voltage VDD.
  • the AD conversion of the VSL signal is performed in the same manner as in FIGS.
  • the RAMP signal when the RAMP signal that normally changes is used, in the comparison operation, the RAMP signal is offset so as to increase by a predetermined voltage before the start of the P phase, and then is lowered at a constant rate in the P phase. You. Then, the time from the start of the P phase until the magnitude relationship between the RAMP signal and the reset level VSL signal is reversed is counted, and the count value obtained by the count is the AD conversion result of the reset level VSL signal. Become.
  • the RAMP signal is offset so as to increase to the voltage at the start of the P phase, and then is lowered at a constant rate in the D phase. Then, the time from the start of the D phase until the magnitude relationship between the RAMP signal and the signal level VSL signal is reversed is counted, and the count value obtained by the counting is determined by the AD conversion result of the signal level VSL signal. Become.
  • Figure 16 shows the third configuration example of the comparator 61 n of FIG. 13, the switches 107 and 108 during the auto-zero operation when the VSL signal and RAMP signal is inverted changes, as well as the states of the switches 122 and 132 FIG.
  • the FET 102 and the FET 104 are connected via the diode-connected FET 121, and the FET 101 and the FET 103 are connected via the diode-connected FET 131.
  • a voltage drop of only the gate-source voltage Vgsp3 of the FET 121 occurs between the FET 102 and the FET 104 in the diode-connected FET 121.
  • a voltage drop of only the gate-source voltage of the FET 131 occurs in the diode-connected FET 131.
  • the auto-zero potential VN when the VSL signal and the RAMP signal normally change is a voltage VDD-Vgsp2 obtained by subtracting the voltage Vgsp2 between the gate and the source of the FET 103 from the power supply voltage VDD, and the voltage VDD-Vgsp2 is calculated from the power supply voltage VDD. It is equal to the voltage obtained by subtracting the gate-source voltage of the FET 104.
  • the auto-zero potential VR when the VSL signal and the RAMP signal change inversion is lower than the voltage VN which is the auto-zero potential when the VSL signal and the RAMP signal normally change by a voltage VN ⁇ lower by the gate-source voltage Vgsp3 of the FET 121.
  • Vgsp3 VDD-Vgsp2-Vgsp3, and this voltage VN-Vgsp3 is equal to a voltage lower than the voltage VN by the gate-source voltage of the FET 131.
  • Figure 17 is a third timing chart illustrating an example of operation of the configuration example of the comparator 61 n when the RAMP signal and VSL signal is inverted changes.
  • FIG 17 similarly to FIG. 12, the on / off of the switches 107 and 108, the comparator 61 n operation, RAMP signal and VSL signal, and on / off switch 122 is shown.
  • FIG. 17 shows ON / OFF of the switch 132.
  • FIG. 17 is different from FIG. 15 in that the RAMP signal and the VSL signal are not normally changed but are inverted and changed. Further, in FIG. 17, the point at which the switch 122 is turned off during the auto-zero operation, and the auto-zero potential is changed from the auto-zero potential VN when the RAMP signal and the VSL signal normally change, to the diode-connected FET 121 (or FET 131). The difference from the case of FIG. 15 is that the voltage VR is lower by the gate-source voltage Vgsp3.
  • the auto-zero operation (AZ operation)
  • the switches 107 and 108 while being turned on, the switches 122 and 132 are turned off.
  • the DIFF_DAC signal as the RAMP signal and the DIFF_VSL signal as the VSL signal both have the auto-zero potential (AZ potential).
  • the auto-zero potential VR when the RAMP signal and the VSL signal reversely change is lower than the voltage VN that is the auto-zero potential when the VSL signal and the RAMP signal normally change by a voltage VN lower by the gate-source voltage Vgsp3 of the FET 121.
  • -Vgsp3 VDD-Vgsp2-Vgsp3.
  • the voltage VN-Vgsp3 is equal to the voltage lower than the voltage VN by the gate-source voltage of the FET 131.
  • the AD conversion of the VSL signal is performed in the same manner as in the case of FIG.
  • the RAMP signal is offset so as to decrease by a predetermined voltage before the start of the P phase, and then is increased at a constant rate in the P phase. You. Then, the time from the start of the P phase until the magnitude relationship between the RAMP signal and the reset level VSL signal is reversed is counted, and the count value obtained by the counting is the AD conversion result of the reset level VSL signal. Become.
  • the RAMP signal is offset so as to fall to the voltage at the start of the P-phase, and then is raised at a constant rate in the D-phase. Then, the time from the start of the D phase until the magnitude relationship between the RAMP signal and the signal level VSL signal is reversed is counted, and the count value obtained by the counting is determined by the AD conversion result of the signal level VSL signal. Become.
  • RAMP signal and VSL signal when the RAMP signal and VSL signal is inverted changes, as shown in FIG. 7, RAMP signal and VSL signal, not included within the scope of the following voltage VL or voltage VH is the operation range of the comparator 61 n, the voltage The voltage exceeding VH can be prevented from deteriorating the linearity of AD conversion. Further, according to the third configuration example of the comparator 61 n of FIG. 17, other, it is possible to obtain the same effect as in the second configuration example of the comparator 61 n of FIG.
  • the differential amplifier constituted by the differential pair and a current mirror is formed symmetrically, so to speak, the balance of the left and right of the differential amplifier Become equal.
  • it can be RAMP signal and VSL signal in the case of inversion varies with the case of normal changes, to suppress the deviation occurs in the operation of the comparator 61 n.
  • Figure 18 is a circuit diagram showing a fourth configuration example of the comparator 61 n of FIG.
  • the second configuration example of the comparator 61 n of FIG. 8 is a so-called N-top type comparator, the comparator 61 n may be configured to P-top type comparator.
  • Fourth configuration example of the comparator 61 n of FIG. 18 is adapted to P-top type of comparator, corresponding to the second configuration example of the comparator 61 n of FIG.
  • the comparator 61 n is, PMOS of FET201 and FET 202, NMOS the FET203 and FET 204, PMOS of FET205 and FET 206, switch 207 and switch 208, NMOS the FET209, PMOS of FET 210, the capacitor C10, C11, C12, C13, An NMOS FET 221 and a switch 222 are provided.
  • the FETs 201 to 210, the capacitors C10 to C13, the FET 221, and the switch 222 correspond to the FETs 101 to 110, the capacitors C0 to C3, the FET 121, and the switch 122 in FIG.
  • Figure 19 is a circuit diagram showing a fifth configuration example of the comparator 61 n of FIG.
  • Fifth configuration example of the comparator 61 n of FIG. 19 is adapted to P-top type of comparator, corresponding to the third configuration example of the N-top type of comparator 61 n of FIG. 13.
  • the comparator 61 n is, PMOS of FET201 and FET 202, NMOS the FET203 and FET 204, PMOS of FET205 and FET 206, switch 207 and switch 208, NMOS the FET209, PMOS of FET 210, the capacitor C10, C11, C12, C13, It has an NMOS FET 221 and a switch 222, an NMOS FET 231 and a switch 232.
  • the FETs 201 to 210, the capacitors C10 to C13, the FET 221, the switch 222, the FET 231 and the switch 232 correspond to the FETs 101 to 110, the capacitors C0 to C3, the FET 121, the switch 122, the FET 131 and the switch 132 in FIG. .
  • the side connected to the voltage VSS and connected to the power supply voltage VSS in FIG. 13 is configured in the same manner as in FIG. 13 except that it is connected to the power supply voltage VDD in FIG. I do.
  • the comparator 61 n the transistor other than the FET, i.e., for example, can be composed of a bipolar transistor or the like.
  • FIG. 20 is a diagram showing a usage example using the image sensor 2 of FIG.
  • the image sensor 2 can be used for various electronic devices that sense light such as visible light, infrared light, ultraviolet light, and X-rays, for example, as described below.
  • Electronic equipment that captures images used for viewing such as digital cameras and portable devices with camera functions.
  • Electronic devices used for traffic such as in-vehicle sensors that capture images of the vehicle, behind, around, and inside the vehicle, surveillance cameras that monitor running vehicles and roads, and ranging sensors that measure the distance between vehicles.
  • Electronic devices used in household appliances such as TVs, refrigerators, air conditioners, etc. to capture gestures and operate the devices in accordance with the gestures
  • Endoscopes, electron microscopes, and infrared light reception Electronic equipment used for medical and healthcare, such as blood vessel imaging equipment.
  • Electronic equipment used for security such as surveillance cameras for crime prevention and cameras for personal authentication. Photographs a skin measuring instrument and scalp Electronic devices used for beauty, such as microscopes to be used
  • Electronic devices used for sports such as action cameras and wearable cameras for sports applications
  • Cameras for monitoring the condition of fields and crops Electronic equipment provided for agricultural use, such as
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on any type of moving object such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 21 is a block diagram illustrating a schematic configuration example of a vehicle control system that is an example of a mobile object control system to which the technology according to the present disclosure can be applied.
  • Vehicle control system 12000 includes a plurality of electronic control units connected via communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an inside information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio / video output unit 12052, and a vehicle-mounted network I / F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device for generating a drive force of the vehicle such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of the vehicle.
  • the body control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a head lamp, a back lamp, a brake lamp, a blinker, a fog lamp, and the like.
  • a radio wave or various switch signals transmitted from a portable device that substitutes for a key may be input to the body control unit 12020.
  • the body control unit 12020 receives the input of these radio waves or signals, and controls a door lock device, a power window device, a lamp, and the like of the vehicle.
  • Out-of-vehicle information detection unit 12030 detects information external to the vehicle on which vehicle control system 12000 is mounted.
  • an imaging unit 12031 is connected to the outside-of-vehicle information detection unit 12030.
  • the out-of-vehicle information detection unit 12030 causes the imaging unit 12031 to capture an image of the outside of the vehicle, and receives the captured image.
  • the outside-of-vehicle information detection unit 12030 may perform an object detection process or a distance detection process of a person, a vehicle, an obstacle, a sign, a character on a road surface, or the like based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image or can output the electric signal as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information in the vehicle.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver status detection unit 12041 that detects the status of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. The calculation may be performed, or it may be determined whether the driver has fallen asleep.
  • the microcomputer 12051 calculates a control target value of the driving force generation device, the steering mechanism, or the braking device based on the information on the inside and outside of the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes an ADAS (Advanced Driver Assistance System) function including a collision avoidance or a shock mitigation of a vehicle, a following operation based on a distance between vehicles, a vehicle speed maintaining operation, a vehicle collision warning, a vehicle lane departure warning, and the like.
  • ADAS Advanced Driver Assistance System
  • the cooperative control for the purpose can be performed.
  • the microcomputer 12051 controls the driving force generation device, the steering mechanism, the braking device, and the like based on information on the surroundings of the vehicle acquired by the outside-of-vehicle information detection unit 12030 or the inside-of-vehicle information detection unit 12040, so that the driver's It is possible to perform cooperative control for automatic driving or the like in which the vehicle travels autonomously without relying on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on information on the outside of the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamp in accordance with the position of the preceding vehicle or the oncoming vehicle detected by the outside-of-vehicle information detection unit 12030, and performs cooperative control for the purpose of anti-glare such as switching a high beam to a low beam. It can be carried out.
  • the audio image output unit 12052 transmits at least one of an audio signal and an image signal to an output device capable of visually or audibly notifying a passenger of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 22 is a diagram illustrating an example of an installation position of the imaging unit 12031.
  • the vehicle 12100 includes imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as a front nose, a side mirror, a rear bumper, a back door, and an upper portion of a windshield in the vehicle interior of the vehicle 12100.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above a windshield in the vehicle cabin mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirror mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 12100.
  • the forward images acquired by the imaging units 12101 and 12105 are mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, and the like.
  • FIG. 22 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates 14 shows an imaging range of an imaging unit 12104 provided in a rear bumper or a back door. For example, by overlaying image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of imaging elements or an imaging element having pixels for detecting a phase difference.
  • the microcomputer 12051 calculates the distance to each three-dimensional object in the imaging ranges 12111 to 12114 and the temporal change of this distance (relative speed with respect to the vehicle 12100). , It is possible to extract, as a preceding vehicle, a three-dimensional object that travels at a predetermined speed (for example, 0 km / h or more) in a direction substantially the same as the vehicle 12100, which is the closest three-dimensional object on the traveling path of the vehicle 12100 it can.
  • a predetermined speed for example, 0 km / h or more
  • microcomputer 12051 can set an inter-vehicle distance to be secured before the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. As described above, it is possible to perform cooperative control for automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • the microcomputer 12051 converts the three-dimensional object data related to the three-dimensional object into other three-dimensional objects such as a two-wheeled vehicle, a normal vehicle, a large vehicle, a pedestrian, and a utility pole based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines a collision risk indicating a risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 transmits the signal via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver through the driving system control unit 12010 and performing forced deceleration and avoidance steering, driving assistance for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared light.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian exists in the captured images of the imaging units 12101 to 12104. The recognition of such a pedestrian is performed by, for example, extracting a feature point in an image captured by the imaging unit 12101 to 12104 as an infrared camera, and performing a pattern matching process on a series of feature points indicating the outline of the object to determine whether the object is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular contour for emphasis to the recognized pedestrian.
  • the display unit 12062 is controlled so that is superimposed. Further, the sound image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the example of the vehicle control system to which the technology according to the present disclosure can be applied has been described above.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 12031 in the configuration described above.
  • FIG. 5 or FIG. 8, 13, 18, an image sensor 2 of Figure 2 having a comparator 61 n of FIG. 19 can be applied to an imaging unit 12031.
  • the imaging unit 12031 corresponding to both the case where the RAMP signal and the VSL signal change normally and the case where the inversion change occurs can be configured at low cost, and as a result, The increase in cost of the vehicle 12100 can be suppressed.
  • ⁇ 1> A pixel signal output from the pixel, and a differential pair to which a reference signal whose voltage changes is input; A current mirror connected to the differential pair; A transistor that forms the differential pair, and a voltage drop mechanism that is connected between the transistor that forms the current mirror and generates a predetermined voltage drop; A switch connected in parallel to the voltage drop mechanism.
  • the switch When a normal change in which a voltage decreases is performed as a change in the reference signal, the switch performs an auto-zero operation that determines an operating point potential of the comparator, and a comparison operation that compares the pixel signal with the reference signal.
  • the switch is configured to be turned off at the time of the auto-zero operation and turned on at the time of the comparison operation when the inversion change in which the voltage rises is performed as the change of the reference signal.
  • ⁇ 4> A first voltage drop mechanism connected between one of the pair of transistors forming the differential pair and one of the pair of transistors forming the current mirror;
  • ⁇ 5> A second voltage drop mechanism connected between the other transistor of the pair of transistors forming the differential pair and the other transistor of the pair of transistors forming the current mirror;
  • the comparator according to ⁇ 4> further comprising: a second switch connected in parallel to the second voltage drop mechanism as the voltage drop mechanism and the switch.
  • ⁇ 6> The transistor according to any one of ⁇ 1> to ⁇ 5>, wherein a transistor to which the pixel signal is input among a pair of transistors included in the differential pair is connected to an amplifier that outputs an output signal of the comparator. comparator.
  • a pixel that performs photoelectric conversion and outputs a pixel signal A comparator for comparing the pixel signal with a reference signal whose voltage changes, A count value obtained by counting a time required for changing the reference signal until the pixel signal matches the reference signal based on a comparison result between the pixel signal and the reference signal of the comparator. And a counter for obtaining the pixel signal as an AD (Analog Digital) conversion result,
  • the comparator comprises: The pixel signal, and a differential pair to which the reference signal is input, A current mirror connected to the differential pair; A transistor that forms the differential pair, and a voltage drop mechanism that is connected between the transistor that forms the current mirror and generates a predetermined voltage drop; And a switch connected in parallel to the voltage drop mechanism.
  • Reference Signs List 1 optical system, 2 image sensor, 3 memory, 4 signal processing unit, 5 output unit, 6 control unit, 10 pixel array, 11 1 , 1 to 11 M, N pixels, 20 control unit, 21 pixel drive unit, 22 columns Parallel A / D conversion unit, 31 1 to 31 N ADC, 32 auto zero control unit, 32 A auto zero signal line, 33 reference signal output unit, 33 A reference signal line, 34 clock output unit, 34 A clock signal line, 41 1 to 41 M pixel control line, 42 1 to 42 N VSL, 43 1 to 43 N current sources, 51 PD, 52 transfer Tr, 53 FD, 54 reset Tr, 55 amplification Tr, 56 select Tr, 61 1 to 61 N comparators, to 62 1 62 N counter, 101 to 106 FET, 107, 108 switch, 109, 110, 121 FET, 122 switch, 131 FET, 132 switches, 201 to 206 FETs, 207, 208 switches, 209, 210, 221 FETs, 222 switches, 231 FETs

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Abstract

本技術は、コンパレータの動作点電位を容易に変更することができるようにするコンパレータ及び撮像装置に関する。 差動対には、画素から出力される画素信号、及び、電圧が変化する参照信号が入力される。差動対には、カレントミラーが接続され、差動対を構成するトランジスタと、カレントミラーを構成するトランジスタとの間には、所定の電圧降下を生じさせる電圧降下機構が接続されている。電圧降下機構には、スイッチが、並列に接続されている。本技術は、例えば、画像を撮像するイメージセンサ等に適用することができる。

Description

コンパレータ及び撮像装置
　本技術は、コンパレータ及び撮像装置に関し、特に、例えば、コンパレータの動作点電位を容易に変更することができるようにするコンパレータ及び撮像装置に関する。
　例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサは、光電変換を行うPD(Photo diode)等の光電変換素子を有する画素が出力するアナログの画素信号をAD(Analog to Digital)変換するADC(AD Converter)を、例えば、画素の列等ごとに有する。
　CMOSイメージセンサのADCとしては、例えば、コンパレータとカウンタとを有し、所定の参照信号と画素が出力する画素信号とを比較することにより、画素信号のAD変換を行う、シングルスロープ型と呼ばれるADCがある。
　シングルスロープ型のADCでは、コンパレータにおいて、ランプ(RAMP)信号等の一定の傾きで電圧が変化する参照信号と画素が出力する画素信号とが比較され、カウンタにおいて、参照信号と画素信号とのレベルが一致するまでの、参照信号の電圧の変化に要する時間がカウントされることにより、画素が出力する画素信号がAD変換される。
　CMOSイメージセンサでは、画素をリセットした直後の画素信号であるリセットレベルのAD変換結果と、リセット後に、画素のPDに蓄積される電荷を含む電荷に対応する画素信号である信号レベルのAD変換結果との差分を求めるCDS(Correlated Double Sampling)が行われ、そのCDSの結果得られる差分が、画素値として出力される。
　ところで、シングルスロープ型のADCを採用するCMOSイメージセンサでは、AD変換の前に、コンパレータの動作点電位を決定するオートゼロ動作が行われる。オートゼロ動作では、コンパレータ（を構成する差動対）に入力される画素信号と参照信号とがオートゼロ電位と呼ばれる同一の電位になるように、コンパレータが設定される。
　特許文献１には、コンパレータの外部に設けられた外部印加電圧生成回路において、外部印加電圧を生成し、その外部印加電圧をコンパレータに供給することにより、オートゼロ電位を変更する技術が記載されている。
特開2014-197772号公報
　近年、オートゼロ動作のオートゼロ電位、すなわち、コンパレータの動作点電位を、容易に変更することができる技術の提案が要請されている。
　本技術は、このような状況に鑑みてなされたものであり、コンパレータの動作点電位を容易に変更することができるようにするものである。
　本技術のコンパレータは、画素から出力される画素信号、及び、電圧が変化する参照信号が入力される差動対と、前記差動対に接続されたカレントミラーと、前記差動対を構成するトランジスタと、前記カレントミラーを構成するトランジスタとの間に接続された、所定の電圧降下を生じさせる電圧降下機構と、前記電圧降下機構に並列に接続されたスイッチとを備えるコンパレータである。
　本技術の撮像装置は、光電変換を行い、画素信号を出力する画素と、前記画素信号と、電圧が変化する参照信号とを比較するコンパレータと、前記コンパレータの、前記画素信号と前記参照信号との比較結果に基づいて、前記画素信号と前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントすることにより得られるカウント値を、前記画素信号のAD(Analog Digital)変換結果として求めるカウンタとを備え、前記コンパレータは、画素信号、及び、前記参照信号が入力される差動対と、前記差動対に接続されたカレントミラーと、前記差動対を構成するトランジスタと、前記カレントミラーを構成するトランジスタとの間に接続された、所定の電圧降下を生じさせる電圧降下機構と、前記電圧降下機構に並列に接続されたスイッチとを有する撮像装置である。
　本技術のコンパレータ及び撮像装置においては、画素から出力される画素信号、及び、電圧が変化する参照信号が入力される差動対を構成するトランジスタと、前記差動対に接続されたカレントミラーを構成するトランジスタとの間に、所定の電圧降下を生じさせる電圧降下機構が接続され、前記電圧降下機構には、スイッチが、並列に接続されている。
　コンパレータや撮像装置は、独立した装置（チップやモジュールを含む）であっても良いし、１つの装置を構成している内部ブロックであっても良い。
　本技術によれば、コンパレータの動作点電位を容易に変更することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。 イメージセンサ２の構成例を示すブロック図である。 画素１１ｍ，ｎの構成例を示す回路図である。 ADC３１ｎの構成例を示すブロック図である。 コンパレータ６１ｎの第１の構成例を示す回路図である。 コンパレータ６１ｎの第１の構成例の動作の例を説明するタイミングチャートである。 RAMP信号及びVSL信号が反転変化する場合のコンパレータ６１ｎの第１の構成例の動作の例を説明するタイミングチャートである。 コンパレータ６１ｎの第２の構成例を示す回路図である。 コンパレータ６１ｎの第２の構成例において、VSL信号やRAMP信号が通常変化する場合の比較動作時のスイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２の状態を示す図である。 RAMP信号及びVSL信号が通常変化する場合のコンパレータ６１ｎの第２の構成例の動作の例を説明するタイミングチャートである。 コンパレータ６１ｎの第２の構成例において、VSL信号やRAMP信号が反転変化する場合のオートゼロ動作時のスイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２の状態を示す図である。 RAMP信号及びVSL信号が反転変化する場合のコンパレータ６１ｎの第２の構成例の動作の例を説明するタイミングチャートである。 コンパレータ６１ｎの第３の構成例を示す回路図である。 コンパレータ６１ｎの第３の構成例において、VSL信号やRAMP信号が通常変化する場合の比較動作時のスイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２及びスイッチ１３２の状態を示す図である。 RAMP信号及びVSL信号が通常変化する場合のコンパレータ６１ｎの第３の構成例の動作の例を説明するタイミングチャートである。 コンパレータ６１ｎの第３の構成例において、VSL信号やRAMP信号が反転変化する場合のオートゼロ動作時のスイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２及びスイッチ１３２の状態を示す図である。 RAMP信号及びVSL信号が反転変化する場合のコンパレータ６１ｎの第３の構成例の動作の例を説明するタイミングチャートである。 コンパレータ６１ｎの第４の構成例を示す回路図である。 コンパレータ６１ｎの第５の構成例を示す回路図である。 イメージセンサ２を使用する使用例を示す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　＜本技術を適用したディジタルカメラの一実施の形態＞
　図１は、本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
　なお、ディジタルカメラは、静止画、及び、動画のいずれも撮像することができる。
　図１において、ディジタルカメラは、光学系１、イメージセンサ２、メモリ３、信号処理部４、出力部５、及び、制御部６を有する。
　光学系１は、例えば、図示せぬズームレンズや、フォーカスレンズ、絞り等を有し、外部からの光を、イメージセンサ２に入射させる。
　イメージセンサ２は、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサ等の撮像装置であり、光学系１からの入射光を受光し、光電変換を行って、光学系１からの入射光に対応する画像データを出力する。
　メモリ３は、イメージセンサ２が出力する画像データを一時記憶する。
　信号処理部４は、メモリ３に記憶された画像データを用いた信号処理としての、例えば、ノイズの除去や、ホワイトバランスの調整等の処理を行い、出力部５に供給する。
　出力部５は、信号処理部４からの画像データを出力する。
　すなわち、出力部５は、例えば、液晶等で構成されるディスプレイ（図示せず）を有し、信号処理部４からの画像データに対応する画像を、いわゆるスルー画として表示する。
　また、出力部５は、例えば、半導体メモリや、磁気ディスク、光ディスク等の記録媒体を駆動するドライバ（図示せず）を有し、信号処理部４からの画像データを記録媒体に記録する。
　制御部６は、ユーザの操作等に従い、ディジタルカメラを構成する各ブロックを制御する。
　以上のように構成されるディジタルカメラでは、イメージセンサ２が、光学系１からの入射光を受光し、その入射光に応じて、画像データを出力する。
　イメージセンサ２が出力する画像データは、メモリ３に供給されて記憶される。メモリ３に記憶された画像データについては、信号処理部４による信号処理が施され、その結果得られる画像データは、出力部５に供給されて出力される。
　＜イメージセンサ２の構成例＞
　図２は、図１のイメージセンサ２の構成例を示すブロック図である。
　図２において、イメージセンサ２は、画素アレイ１０、制御部２０、画素駆動部２１、列並列AD変換部２２、及び、出力部２３を有する。
　画素アレイ１０は、光電変換を行うM×N個（M及びNは、1以上の整数）の画素１１１，１，１１１，２，・・・，１１１，Ｎ，１１２，１，１１２，２，・・・，１１２，Ｎ，・・・，１１Ｍ，１，１１Ｍ，２，・・・，１１Ｍ，Ｎを有し、画像を撮像する撮像部（撮像素子）として機能する。
　M×N個の画素１１１，１ないし１１Ｍ，Ｎは、２次元平面上に、M行N列の行列（格子）状に配置されている。
　画素アレイ１０の、（上から）m行目（m＝1,2,・・・,M）の行方向（横方向）に並ぶN個の画素１１ｍ，１ないし１１ｍ，Ｎには、行方向に延びる画素制御線４１ｍが接続されている。
　また、（左から）n列目（n＝1,2,・・・,N）の列方向（縦方向）に並ぶM個の画素１１１，ｎないし１１Ｍ，ｎには、列方向に延びるVSL(Vertical Signal Line)４２ｎが接続されている。
　画素１１ｍ，ｎは、そこに入射する光（入射光）の光電変換を行う。さらに、画素１１ｍ，ｎは、光電変換によって得られる電荷に対応する電圧としての画素信号を、画素駆動部２１からの、画素制御線４１ｍを介しての制御に従い、電流源４３ｎが接続されたVSL４２ｎ上に出力する。
　なお、画素１１ｍ，ｎは、例えば、ベイヤ配列等の色フィルタ（図示せず）を介して入射する所定の色の光の光電変換を行うことができる。
　制御部２０は、画素駆動部２１や、列並列AD変換部２２（を構成するオートゼロ制御部３２や、参照信号出力部３３等）、その他の必要なブロックを、所定のロジック等に従って制御する。
　画素駆動部２１は、制御部２０の制御に従い、画素制御線４１ｍを介して、その画素制御線４１ｍに接続されている画素１１ｍ，１ないし１１ｍ，Ｎを制御（駆動）する。
　列並列AD変換部２２は、一行に並ぶ画素１１ｍ，１ないし１１ｍ，Ｎそれぞれと、VSL４２１ないし４２Ｎを介して接続されており、したがって、画素１１ｍ，ｎがVSL４２ｎ上に出力する画素信号（電圧）（以下、VSL信号ともいう）は、列並列AD変換部２２に供給される。
　列並列AD変換部２２は、一行に並ぶ画素１１ｍ，１ないし１１ｍ，Ｎそれぞれから、VSL４２１ないし４２Ｎを介して供給されるVSL信号のAD変換を、並列で行う処理装置であり、AD変換の結果得られるディジタルデータを、画素１１ｍ，１ないし１１ｍ，Ｎの画素値（画素データ）として、出力部２３に供給する。
　ここで、列並列AD変換部２２は、一行に並ぶN個の画素１１ｍ，１ないし１１ｍ，Ｎすべての画素信号のAD変換を、並列で行う他、そのN個の画素１１ｍ，１ないし１１ｍ，Ｎのうちの、N個未満の1個以上の画素の画素信号のAD変換を、並列で行うことができる。
　但し、以下では、説明を簡単にするため、列並列AD変換部２２は、一行に並ぶN個の画素１１ｍ，１ないし１１ｍ，ＮすべてのVSL信号のAD変換を、並列で行うこととする。
　列並列AD変換部２２は、一行に並ぶN個の画素１１ｍ，１ないし１１ｍ，ＮすべてのVSL信号のAD変換を、並列で行うために、N個のADC(Analog to Digital Converter)３１１ないし３１Ｎを有する。
　さらに、列並列AD変換部２２は、オートゼロ制御部３２、参照信号出力部３３、及び、クロック出力部３４を有する。
　オートゼロ制御部３２は、ADC３１ｎが有する、後述するコンパレータ６１ｎのオートゼロ動作を制御するための信号であるオートゼロパルス（オートゼロ信号）を、オートゼロ信号線３２Ａを介して、ADC３１１ないし３１Ｎに供給（出力）する。
　参照信号出力部３３は、例えば、DAC(Digital to Analog Converter)で構成され、ランプ(RAMP)信号のような一定の傾きで、所定の初期値から所定の最終値まで電圧が変化する期間を有する参照信号を、参照信号線３３Ａを介して、ADC３１１ないし３１Ｎに供給（出力）する。
　クロック出力部３４は、所定の周波数のクロックを、クロック信号線３４Ａを介して、ADC３１１ないし３１Ｎに供給（出力）する。
　ADC３１ｎは、VSL４１ｎに接続されており、したがって、ADC３１ｎには、画素１１ｍ，ｎがVSL４１ｎ上に出力するVSL信号（画素信号）が供給される。
　ADC３１ｎは、画素１１ｍ，ｎが出力するVSL信号のAD変換を、参照信号出力部３３からの参照信号、及び、クロック出力部３４からのクロックを用いて行い、さらに、CDS(Correlated Double Sampling)を行って、画素値としてのディジタルデータを求める。
　ここで、ADC３１ｎは、画素１１ｍ，ｎのVSL信号と、参照信号出力部３３からの参照信号とを比較し、画素１１ｍ，ｎのVSL信号と参照信号との電圧が一致するまでの（VSL信号と参照信号との大小関係が逆転するまでの）、参照信号の電圧の変化に要する時間をカウントすることにより、画素１１ｍ，ｎのVSL信号のAD変換を行う。
　ADC３１ｎにおいて、画素１１ｍ，ｎのVSL信号と参照信号との電圧が一致するまでの、参照信号の電圧の変化に要する時間のカウントは、クロック出力部３４からのクロックをカウントすることにより行われる。
　また、N個のADC３１１ないし３１Ｎには、画素アレイ１０の第1行ないし第M行の各行のN個の画素１１ｍ，１ないし１１ｍ，ＮのVSL信号が、例えば、第1行から順次供給され、そのVSL信号のAD変換、及び、CDSが、行単位で行われる。
　出力部２３は、画素値を読み出す列nを選択し、その列nのADC３１ｎから、そのADC３１ｎで求められた画素１１ｍ，ｎのAD変換（及びCDS）の結果を、画素値として読み出し、外部（本実施の形態では、メモリ３（図１））に出力する。
　なお、ここでは、ADC３１ｎにおいて、AD変換の他、CDSを行うこととしたが、ADC３１ｎでは、AD変換のみを行い、CDSは、出力部２３で行うことが可能である。
　また、以下では、CDSについては、適宜、説明を省略する。
　＜画素１１ｍ，ｎの構成例＞
　図３は、図２の画素１１ｍ，ｎの構成例を示す回路図である。
　図３において、画素１１ｍ，ｎは、PD５１、並びに、４個のNMOS(negative channel MOS)のFET(Field Effect Transistor)５２，５４，５５、及び、５６を有する。
　また、画素１１ｍ，ｎにおいては、FET５２のドレイン、FET５４のソース、及び、FET５５のゲートが接続されており、その接続点には、電荷を電圧に変換するためのFD(Floating Diffusion)（容量）５３が形成されている。
　PD５１は、光電変換を行う光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷をチャージすることにより、光電変換を行う。
　PD５１のアノードはグランド(ground)に接続され（接地され）、PD５１のカソードは、FET５２のソースに接続されている。
　FET５２は、PD５１にチャージされた電荷を、PD５１からFD５３に転送するためのFETであり、以下、転送Tr５２ともいう。
　転送Tr５２のソースは、PD５１のカソードに接続され、転送Tr５２のドレインは、FD５３を介して、FET５４のソースに接続されている。
　また、転送Tr５２のゲートは、画素制御線４１ｍに接続されており、転送Tr５２のゲートには、画素制御線４１ｍを介して、転送パルスTRGが供給される。
　ここで、画素駆動部２１（図２）が、画素制御線４１ｍを介して、画素１１ｍ，ｎを駆動（制御）するために、画素制御線４１ｍに供給する制御信号（電圧）には、転送パルスTRGの他、後述するリセットパルスRST、及び、選択パルスSELがある。
　FD５３は、転送Tr５２のドレイン、FET５４のソース、及び、FET５５のゲートの接続点に形成された、コンデンサの如く電荷を電圧に変換する領域である。
　FET５４は、FD５３にチャージされた電荷（電圧（電位））をリセットするためのFETであり、以下、リセットTr５４ともいう。
　リセットTr５４のドレインは、電源Vddに接続されている。
　また、リセットTr５４のゲートは、画素制御線４１ｍに接続されており、リセットTr５４のゲートには、画素制御線４１ｍを介して、リセットパルスRSTが供給される。
　FET５５は、FD５３の電圧をバッファするためのFETであり、以下、増幅Tr５５ともいう。
　増幅Tr５５のゲートは、FD５３に接続され、増幅Tr５５のドレインは、電源Vddに接続されている。また、増幅Tr５５のソースは、FET５６のドレインに接続されている。
　FET５６は、VSL４２ｎへの画素信号（VSL信号）の出力を選択するためのFETであり、以下、選択Tr５６ともいう。
　選択Tr５６のソースは、VSL４２ｎに接続されている。
　また、選択Tr５６のゲートは、画素制御線４１ｍに接続されており、選択Tr５６のゲートには、画素制御線４１ｍを介して、選択パルスSELが供給される。
　ここで、増幅Tr５５のソースが、選択Tr５６、及び、VSL４２ｎを介して電流源４３ｎに接続されることで、増幅Tr５５及び電流源４３ｎによって、SF(Source Follower)（の回路）が構成されており、したがって、FD５３の電圧は、SFを介して、VSL４２ｎ上のVSL信号となる。
　なお、画素１１ｍ，ｎは、選択Tr５６なしで構成することができる。
　また、画素１１ｍ，ｎの構成としては、FD５３ないし選択Tr５６を、複数のPD５１及び転送Tr５２で共有する共有画素の構成を採用することができる。
　以上のように構成される画素１１ｍ，ｎでは、PD５１は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷のチャージを開始する。なお、ここでは、説明を簡単にするために、選択パルスSELはHレベルになっており、選択Tr５６はオン状態であることとする。
　PD５１での電荷のチャージが開始されてから、所定の時間（露光時間）が経過すると、画素駆動部２１（図２）は、転送パルスTRGを、一時的に、（L(Low)レベルから）H(High)レベルにする。
　転送パルスTRGが一時的にHレベルになることにより、転送Tr５２は、一時的に、オン状態になる。
　転送Tr５２がオン状態になると、PD５１にチャージされた電荷は、転送Tr５２を介して、FD５３に転送されてチャージされる。
　画素駆動部２１は、転送パルスTRGを一時的にHレベルにする前に、リセットパルスRSTを、一時的に、Hレベルにし、これにより、リセットTr５４を、一時的に、オン状態にする。
　リセットTr５４がオン状態になることにより、FD５３は、リセットTr５４を介して、電源Vddに接続され、FD５３にある電荷は、リセットTr５４を介して、電源Vddに掃き出されてリセットされる。
　ここで、以上のように、FD５３が、電源Vddに接続され、FD５３にある電荷がリセットされることが、画素１１ｍ，ｎのリセットである。
　FD５３の電荷のリセット後、画素駆動部２１は、上述のように、転送パルスTRGを、一時的に、Hレベルにし、これにより、転送Tr５２は、一時的に、オン状態になる。
　転送Tr５２がオン状態になることにより、PD５１にチャージされた電荷は、転送Tr５２を介して、リセット後のFD５３に転送されてチャージされる。
　FD５３にチャージされた電荷に対応する電圧（電位）は、増幅Tr５５及び選択Tr５６を介して、VSL信号として、VSL４２ｎ上に出力される。
　VSL４２ｎに接続されているADC３１ｎ（図２）では、画素１１ｍ，ｎのリセットが行われた直後のVSL信号であるリセットレベルがAD変換される。
　さらに、ADC３１ｎでは、転送Tr５２が一時的にオン状態になった後のVSL信号（PD５１にチャージされ、FD５３に転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。
　そして、ADC３１ｎでは、リセットレベルのAD変換結果（以下、リセットレベルAD値ともいう）と、信号レベルのAD変換結果（以下、信号レベルAD値ともいう）との差分を、画素値として求めるCDSが行われる。
　＜ADC３１ｎの構成例＞
　図４は、図２のADC３１ｎの構成例を示すブロック図である。
　ADC３１ｎは、コンパレータ６１ｎ、及び、カウンタ６２ｎを有し、シングルスロープ型のAD変換、及び、CDSを行う。
　コンパレータ６１ｎは、反転入力端子(-)、及び、非反転入力端子(+)の２つの入力端子を有する。
　コンパレータ６１ｎの２つの入力端子のうちの一方の入力端子である反転入力端子(-)には、参照信号出力部３３からの参照信号、及び、画素１１ｍ，ｎのVSL信号（リセットレベル、信号レベル）のうちの一方である、例えば、参照信号が供給される。コンパレータ６１ｎの２つの入力端子のうちの他方の入力端子である非反転入力端子(+)には、参照信号出力部３３からの参照信号、及び、画素１１ｍ，ｎのVSL信号のうちの他方である、例えば、VSL信号が供給される。
　コンパレータ６１ｎは、反転入力端子に供給される参照信号と、非反転入力端子に供給されるVSL信号とを比較し、その比較結果を出力する。
　すなわち、コンパレータ６１ｎは、反転入力端子に供給される参照信号が、非反転入力端子に供給されるVSL信号よりも大である場合、H及びLレベルのうちの一方である、例えば、Lレベルを出力する。
　また、コンパレータ６１ｎは、非反転入力端子に供給されるVSL信号が、反転入力端子に供給される参照信号の電圧よりも大である場合、H及びLレベルのうちの他方であるHレベルを出力する。
　なお、コンパレータ６１ｎには、オートゼロ制御部３２から、オートゼロ信号線３２Ａを介して、オートゼロパルスが供給される。コンパレータ６１ｎでは、オートゼロ制御部３２からのオートゼロパルスに従って、コンパレータ６１ｎの動作点電位であるオートゼロ電位を決定するオートゼロ動作が行われる。
　ここで、オートゼロ動作では、コンパレータ６１ｎに入力（供給）される画素信号と参照信号とが同一のオートゼロ電位になるように、コンパレータが設定される。したがって、オートゼロ動作では、コンパレータ６１ｎにおいて、そのコンパレータ６１ｎに現に与えられている２つの入力信号、すなわち、コンパレータ６１ｎの反転入力端子に現に供給されている信号と、非反転入力端子に現に供給されている信号とが一致している旨の比較結果が得られるように、コンパレータ６１ｎが設定される。
　カウンタ６２ｎには、コンパレータ６１ｎの出力と、クロック出力部３４からのクロックとが供給される。
　カウンタ６２ｎは、例えば、参照信号出力部３３からコンパレータ６１ｎに供給される参照信号（の電圧）が変化を開始するタイミングで、クロック出力部３４からのクロックのカウントを開始し、コンパレータ６１ｎの出力が、例えば、LレベルからHレベルになると（、又は、HレベルからLレベルになると）、すなわち、コンパレータ６１ｎの反転入力端子に供給される参照信号と、非反転入力端子に供給されるVSL信号との電圧が等しくなると（参照信号とVSL信号との大小関係が逆転すると）、クロック出力部３４からのクロックのカウントを終了する。
　そして、カウンタ６２ｎは、クロックのカウント値を、コンパレータ６１ｎの非反転入力端子に供給されるVSL信号のAD変換結果として出力する。
　ここで、参照信号出力部３３は、参照信号として、例えば、所定の初期値から所定の最終値まで、一定の割合で電圧が小さく又は大きくなっていくスロープ（スロープ状の波形）を有するRAMP信号を出力する。
　カウンタ６２ｎでは、スロープの開始から、参照信号が、コンパレータ６１ｎの非反転入力端子に供給されるVSL信号に一致する電圧に変化するまでの時間がカウントされ、そのカウントにより得られるカウント値が、コンパレータ６１ｎの非反転入力端子に供給されるVSL信号のAD変換結果とされる。
　ADC３１ｎは、画素１１ｍ，ｎからコンパレータ６１ｎの非反転入力端子に供給されるVSL信号としてのリセットレベル、及び、信号レベルのAD変換結果を得る。そして、ADC３１ｎは、信号レベルのAD変換結果（信号レベルAD値）と、リセットレベルのAD変換結果（リセットレベルAD値）との差分を求めるCDSを行い、そのCDSにより得られる差分を、画素１１ｍ，ｎの画素値として出力する。
　なお、ADC３１ｎにおいて、CDSは、信号レベルAD値とリセットレベルAD値との差分を求める演算を実際に実行することにより行う他、例えば、カウンタ６２ｎでのクロックのカウントを制御することにより行うことができる。
　すなわち、カウンタ６２ｎにおいて、リセットレベルについては、例えば、カウント値を、１ずつデクリメントしながら、クロックをカウントし、信号レベルについては、リセットレベルについてのクロックのカウント値を初期値として、カウント値を、リセットレベルの場合とは逆に、１ずつインクリメントしながら、クロックをカウントすることにより、リセットレベル、及び、信号レベルのAD変換を行いつつ、信号レベル（のAD変換結果）とリセットレベル（のAD変換結果）との差分を求めるCDSを行うことができる。
　＜コンパレータ６１ｎの第１の構成例＞
　図５は、図４のコンパレータ６１ｎの第１の構成例を示す回路図である。
　コンパレータ６１ｎは、NMOSのFET１０１及びFET１０２、PMOS(positive channel MOS)のFET１０３及びFET１０４、NMOSのFET１０５及びFET１０６、スイッチ１０７及びスイッチ１０８、PMOSのFET１０９、NMOSのFET１１０、並びに、コンデンサC0, C1, C2, C3を有する。
　FET１０１及びFET１０２は、いわゆる差動対を構成しており、それぞれのソースどうしが接続されている。さらに、FET１０１及びFET１０２のソースどうしの接続点は、FET１０５のドレインに接続されている。
　FET１０１のゲートは、コンデンサC1を介して、コンパレータ６１ｎの反転入力端子に接続されており、FET１０１のゲートには、コンデンサC1を介して、参照信号としてのRAMP信号が供給される。FET１０２のゲートは、コンデンサC2を介して、コンパレータ６１ｎの非反転入力端子に接続されており、FET１０２のゲートには、コンデンサC2を介して、画素１１ｍ，ｎが出力するVSL信号（画素信号）が供給される。
　コンパレータ６１ｎは、以上のように、FET１０１、及び、FET１０２で構成される差動対を入力段に有し、その差動対の入力段としてのFET１０１及び１０２のゲートには、コンデンサC1及びC2がそれぞれ設けられている。
　FET１０３及びFET１０４は、カレントミラーを構成しており、FET１０１及び１０２で構成される差動対のアクティブロードとして機能する。FET１０３及びFET１０４において、ゲートどうしは接続され、ソースは、電源（電圧）VDD(>0)に接続されている、FET１０３及びFET１０４のゲートどうしの接続点は、FET１０３のドレインに接続されている。
　カレントミラーを構成するFET１０３及びFET１０４のうちの、FET１０３のドレインは、FET１０１のドレインに接続され、FET１０４のドレインは、FET１０２のドレインに接続されている。
　そして、FET１０２及びFET１０４のドレインどうしの接続点は、FET１０９のゲートに接続されており、したがって、FET１０２及びFET１０４のドレインどうしの接続点の信号は、FET１０９に対して、そのFET１０９の入力信号として与えられる。
　スイッチ１０７及びスイッチ１０８は、例えば、FET等で構成されるスイッチであり、オートゼロ制御部３２から供給されるオートゼロパルスに応じて、オン又はオフする。
　すなわち、スイッチ１０７は、オートゼロパルスに応じて、FET１０１のゲートとドレインとの間を接続又は切断するようにオン又はオフする。スイッチ１０８は、オートゼロパルスに応じて、FET１０２のゲートとドレインとの間を接続又は切断するようにオン又はオフする。
　ここで、スイッチ１０７及びスイッチ１０８は、オートゼロ動作において、オンになる。スイッチ１０７及びスイッチ１０８がオンになると、FET１０１及びFET１０２それぞれのゲート電圧及びドレイン電圧が等しくなるように、コンデンサC1及びC2がチャージされる。したがって、オートゼロ動作によれば、コンデンサC1を介してFET１０１のゲートに供給されるRAMP信号であるDIFF_DAC信号と、コンデンサC2を介してFET１０２のゲートに供給されるVSL信号であるDIFF_VSL信号との電圧が、同一になる。
　この、オートゼロ動作によって等しくなるDIFF_DAC信号及びDIFF_VSL信号の電圧が、コンパレータ６１ｎの動作点電位であるオートゼロ電位である。
　FET１０５のドレインは、上述したように、差動対を構成するFET１０１及びFET１０２のソースどうしの接続点に接続されている。そして、FET１０５のソースは、FET１０６のドレインに接続され、FET１０５のゲートには、図示せぬ回路から制御信号としてのBIASCUT信号が供給される。
　FET１０６のゲート及びソースは、コンデンサC0の一端及び他端とそれぞれ接続されている。FET１０６のゲートとコンデンサC0の一端との接続点には、図示せぬ回路から制御信号としてのVGCM信号が供給され、FET１０６のソースとコンデンサC0の他端との接続点は、電源（電圧）VSS(<VDD)に接続されている。FET１０５及び１０６、並びに、コンデンサC0は、電流源を構成する。
　FET１０９のソースは、電源VDDに接続され、ドレインは、FET１１０のドレインに接続されている。
　FET１１０のゲート及びソースは、コンデンサC3の一端及び他端とそれぞれ接続されている。FET１１０のゲートとコンデンサC3の一端との接続点には、図示せぬ回路から制御信号としてのVBIAS信号が供給され、FET１１０のソースとコンデンサC3の他端との接続点は、電源VSSに接続されている。FET１１０及びコンデンサC3は、電流源を構成する。
　以上のように構成されるコンパレータ６１ｎでは、FET１０１（のドレインからソース）には、FET１０１のゲート電圧としてのDIFF_DAC信号に対応する電流i1が流れ、FET１０２（のドレインからソース）には、FET１０２のゲート電圧としてのDIFF_VSLに対応する電流i2が流れる。
　また、カレントミラーを構成するFET１０３及びFET１０４（のソースからドレイン）には、FET１０１に流れる電流i1と同一の電流が流れる。
　FET１０１のゲート電圧としてのDIFF_DAC信号が、FET１０２のゲート電圧としてのDIFF_VSL信号よりも大である場合には、FET１０１に流れる電流i1が、FET１０２に流れる電流i2よりも大になる。
　この場合、FET１０１に接続されているFET１０３をミラー元としてカレントミラーを構成するFET１０４には、FET１０１に流れる電流i1と同一の電流が流れるが、FET１０４と接続しているFET１０２に流れる電流i2は、電流i1よりも小さい電流であるため、FET１０２では、電流i2を増大させようとして、ドレインソース間電圧が大になる。
　その結果、FET１０２とFET１０４の接続点の電圧は、Hレベルになる。
　一方、FET１０２のゲート電圧としてのDIFF_VSL信号が、FET１０１のゲート電圧としてのDIFF_DAC信号よりも大である場合には、FET１０２に流れる電流i2が、FET１０１に流れる電流i1よりも大になる。
　この場合、FET１０１に接続されているFET１０３をミラー元としてカレントミラーを構成するFET１０４には、FET１０１に流れる電流i1と同一の電流が流れるが、FET１０４と接続しているFET１０２に流れる電流i2は、電流i1よりも大きい電流であるため、FET１０２では、電流i2を減少させようとして、ドレインソース間電圧が小になる。
　その結果、FET１０２とFET１０４との接続点の電圧は、Lレベルになる。
　FET１０２とFET１０４との接続点の電圧は、差動対とカレントミラーとで構成される差動アンプの出力である差動出力として、コンパレータ６１ｎの出力信号であるOUT信号を出力する出力アンプを構成するFET１０９のゲートに供給される。
　FET１１０は、そのゲートに供給される差動出力に応じて、コンパレータ６１ｎの出力信号であるOUT信号を出力する。
　すなわち、差動出力がHレベルである場合には、FET１０９はオフになって、LレベルのOUT信号を出力する。また、差動出力がLレベルである場合には、FET１０９はオンになって、HレベルのOUT信号を出力する。
　以上から、参照信号としてのRAMP信号（の電圧）が、VSL信号（の電圧）よりも高い場合には、コンパレータ６１ｎの出力信号であるOUT信号は、Lレベルになる。一方、VSL信号が、RAMP信号よりも高い場合には、コンパレータ６１ｎの出力信号であるOUT信号は、Hレベルになる。
　以上のように構成されるコンパレータ６１ｎでは、オートゼロ動作と比較動作とが行われる。
　オートゼロ動作では、スイッチ１０７及びスイッチ１０８がオンになる。
　スイッチ１０７及びスイッチ１０８がオンになると、FET１０１のゲートとドレインとが接続されるとともに、FET１０２のゲートとドレインとが接続され、FET１０１及びFET１０２のゲート電圧は、同一になる。
　FET１０１のゲート電圧は、コンデンサC1を介して供給されるRAMP信号であるDIFF_DAC信号であり、FET１０２のゲート電圧は、コンデンサC2を介して供給されるVSL信号であるDIFF_VSL信号である。オートゼロ動作では、これらのDIFF_DAC信号とDIFF_VSL信号とが一致するように、コンデンサC1及びC2には、電荷がチャージされる。
　その後、コンパレータ６１ｎでは、スイッチ１０７及びスイッチ１０８がオフになり、コンパレータ６１ｎに供給されるRAMP信号とVSL信号とを比較する比較動作が開始される。スイッチ１０７及びスイッチ１０８がオフになることにより、コンデンサC1及びC2では、スイッチ１０７及びスイッチ１０８がオンになっているときにチャージされた電荷が維持される。
　その結果、コンパレータ６１ｎは、スイッチ１０７及びスイッチ１０８がオンになっているときにコンパレータ６１ｎに与えられていたDIFF_DAC信号としてのRAMP信号とDIFF_VSL信号としてのVSL信号とが一致するように設定される。
　以上のようなコンパレータ６１ｎの設定が行われる動作が、オートゼロ動作である。
　オートゼロ動作が行われることにより、その後の比較動作では、コンパレータ６１ｎにおいて、オートゼロ動作時に、コンパレータ６１ｎに与えられていたRAMP信号（電圧）と、VSL信号（電圧）とが一致しているということを基準として、RAMP信号とVSL信号との大小関係を判定することができる。
　図６は、図５のコンパレータ６１ｎの第１の構成例の動作の例を説明するタイミングチャートである。
　図６には、スイッチ１０７及びスイッチ１０８のオン／オフ、コンパレータ６１ｎの動作、並びに、RAMP信号及びVSL信号が示されている。
　ここで、VSL信号のAD変換では、図３等で説明したように、リセットレベルのVSL信号のAD変換と、信号レベルのVSL信号のAD変換とが行われる。
　VSL信号のAD変換では、図４で説明したように、一定の割合で電圧が小さく又は大きくなっていくスロープを有するRAMP信号のスロープの開始から、RAMP信号が、VSL信号に一致する電圧に変化するまでの時間がカウントされ、そのカウントにより得られるカウント値が、VSL信号のAD変換結果とされる。
　リセットレベルのVSL信号のAD変換が行われるRAMP信号のスロープの期間はP(Preset)相と呼ばれ、信号レベルのVSL信号のAD変換が行われるRAMP信号のスロープの期間はD(Data)相と呼ばれる。ここでは、P相及びD相の順で、AD変換を行うこととする。但し、AD変換は、D相及びP相の順で行うことも可能である。
　コンパレータ６１ｎでは、例えば、画素１１ｍ，ｎに入射する光が明るいほど（光の強度が強いほど）、その画素１１ｍ，ｎが出力するVSL信号（電圧）が低下することを前提として、P相及びD相で電圧が低下するRAMP信号が用いられる。
　ここで、図６では（後述する図でも同様）、画素１１ｍ，ｎに入射する光が明るい場合のVSL信号を実線で、暗い場合のVSL信号を点線で、それぞれ示してある。
　コンパレータ６１ｎでは、オートゼロ動作（AZ動作）において、スイッチ１０７及びスイッチ１０８がオンにされる。これにより、RAMP信号としてのDIFF_DAC信号と、VSL信号としてのDIFF_VSL信号とは、いずれもオートゼロ電位(AZ電位）VNとなる。
　オートゼロ電位VNは、スイッチ１０７（スイッチ１０８）がオンになっているときのFET１０１（FET１０２）のゲート電圧であるから、FET１０１（FET１０２）のドレイン電圧に等しい。したがって、オートゼロ電位VNは、電源電圧VDDから、FET１０３（FET１０４）のゲートソース間電圧Vgsp2を減算した電圧VDD-Vgsp2である。
　コンパレータ６１ｎでは、オートゼロ動作後、スイッチ１０７及びスイッチ１０８がオフになり、比較動作が開始される。
　比較動作では、VSL信号のAD変換、すなわち、リセットレベルのVSL信号のAD変換と、信号レベルのVSL信号のAD変換とが行われる。
　比較動作では、P相の開始前に、RAMP信号（としてのDIFF_DAC信号）が、所定の電圧だけ上昇するようにオフセットされ、その後、P相において、一定の割合で下降される。そして、P相の開始から、RAMP信号（としてのDIFF_DAC信号）と、リセットレベルのVSL信号（としてのDIFF_VSL信号）との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、リセットレベルのVSL信号のAD変換結果となる。
　P相の終了後、RAMP信号は、P相の開始時の電圧まで上昇するようにオフセットされ、その後、D相において、一定の割合で下降される。そして、D相の開始から、RAMP信号と、信号レベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、信号レベルのVSL信号のAD変換結果となる。
　ここでは、上述したように、画素１１ｍ，ｎに入射する光が明るいほど、その画素１１ｍ，ｎが出力するVSL信号が低下することを前提としているので、D相において、画素１１ｍ，ｎに入射する光が明るい場合には、図６に実線で示すように、信号レベルのVSL信号は大きく低下し、画素１１ｍ，ｎに入射する光が暗い場合には、図６に点線で示すように、信号レベルのVSL信号はあまり低下しない。
　以上のように、画素１１ｍ，ｎに入射する光が明るいほど、その画素１１ｍ，ｎが出力するVSL信号が低下することを前提として、RAMP信号としては、P相及びD相において時間の経過とともに低下（下降）する信号が用いられる。
　ここで、上述のような、画素１１ｍ，ｎに入射する光が明るいほど低下するVSL信号の変化、及び、P相及びD相において時間の経過とともに低下（下降）するRAMP信号の変化を、通常変化ともいう。
　図５の第１の構成例のコンパレータ６１ｎは、VSL信号やRAMP信号が通常変化することを前提として設計されている。
　すなわち、電源電圧VDDより、FET１０３及びFET１０４が飽和領域で動作するのに必要なFET１０３及びFET１０４のドレインソース間電圧Vdsだけ低い電圧を、電圧VHとする。また、電源電圧VSSより、FET１０５及びFET１０６が飽和領域で動作するのに必要なFET１０５のドレインソース間電圧VdsとFET１０６のドレインソース間電圧Vdsとの加算値だけ高い電圧を、電圧VL(>VH)とする。
　コンパレータ６１ｎは、電圧VL以上電圧VH以下の範囲を、コンパレータ６１ｎの動作範囲として、通常変化するRAMP信号（としてのDIFF_DAC信号）及びVSL信号（としてのDIFF_VSL信号）が、コンパレータ６１ｎの動作範囲に収まるように設計される。
　ところで、通常変化とは反対に、入射する光が明るいほど、VSL信号（画素信号）が上昇する新規の画素が開発された場合、かかる新規の画素については、RAMP信号としては、通常変化とは反対に、P相及びD相において時間の経過とともに上昇するRAMP信号が適切な場合があり得る。
　また、新規の画素については、通常変化するRAMP信号が適切であるか、又は、通常変化とは反対に、P相及びD相において時間の経過とともに上昇するRAMP信号が適切であるかは、実際に試して評価してみないと分からないことがあり得る。
　ここで、VSL信号及びRAMP信号の通常変化とは反対の変化、すなわち、画素１１ｍ，ｎに入射する光が明るいほど上昇するVSL信号の変化、及び、P相及びD相において時間の経過とともに上昇するRAMP信号の変化を、反転変化ともいう。
　図７は、RAMP信号及びVSL信号が反転変化する場合のコンパレータ６１ｎの第１の構成例の動作の例を説明するタイミングチャートである。
　図７には、図６と同様に、スイッチ１０７及びスイッチ１０８のオン／オフ、コンパレータ６１ｎの動作、並びに、RAMP信号及びVSL信号が示されている。
　図７では、RAMP信号及びVSL信号が通常変化するのではなく、反転変化している点が、図６の場合と異なっている。
　コンパレータ６１ｎでは、オートゼロ動作（AZ動作）において、スイッチ１０７及びスイッチ１０８がオンにされる。これにより、RAMP信号としてのDIFF_DAC信号と、VSL信号としてのDIFF_VSL信号とは、いずれもオートゼロ電位(AZ電位）VNとなる。
　オートゼロ電位VNは、図６で説明したように、電源電圧VDDから、FET１０３のゲートソース間電圧Vgsp2を減算した電圧VDD-Vgsp2である。
　コンパレータ６１ｎでは、オートゼロ動作後、スイッチ１０７及びスイッチ１０８がオフになり、比較動作が開始される。
　比較動作では、VSL信号のAD変換、すなわち、リセットレベルのVSL信号のAD変換と、信号レベルのVSL信号のAD変換とが行われる。
　反転変化するRAMP信号が用いられる場合、比較動作では、P相の開始前に、RAMP信号が、所定の電圧だけ下降するようにオフセットされ、その後、P相において、一定の割合で上昇される。そして、P相の開始から、RAMP信号と、リセットレベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、リセットレベルのVSL信号のAD変換結果となる。
　P相の終了後、RAMP信号は、P相の開始時の電圧まで下降するようにオフセットされ、その後、D相において、一定の割合で上昇される。そして、D相の開始から、RAMP信号と、信号レベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、信号レベルのVSL信号のAD変換結果となる。
　図７では、VSL信号が反転変化するので、D相において、画素１１ｍ，ｎに入射する光が明るい場合には、図７に実線で示すように、信号レベルのVSL信号は大きく上昇し、画素１１ｍ，ｎに入射する光が暗い場合には、図７に点線で示すように、信号レベルのVSL信号はあまり上昇しない。
　コンパレータ６１ｎの第１の構成例では、RAMP信号及びVSL信号が通常変化する場合でも、反転変化する場合でも、オートゼロ電位は電圧（電位）VNのままで変化しない。オートゼロ電位が電圧VNである場合、RAMP信号及びVSL信号が通常変化するときには、図６に示したように、RAMP信号及びVSL信号は、コンパレータ６１ｎの動作範囲である電圧VL以上電圧VH以下の範囲に収まる。しかしながら、オートゼロ電位が電圧VNである場合、RAMP信号及びVSL信号が反転変化するときには、図７に示したように、RAMP信号及びVSL信号が、コンパレータ６１ｎの動作範囲である電圧VL以上電圧VH以下の範囲に収まらず、電圧VHを超えた電圧になることがあり得る。
　このように、RAMP信号やVSL信号が、電圧VHを超えた電圧になると、FET１０３及びFET１０４が飽和領域で動作することができず、AD変換のリニアリティが損なわれる。
　そこで、特許文献１には、コンパレータの外部に設けられた外部印加電圧生成回路において、外部印加電圧を生成し、その外部印加電圧をコンパレータに供給することにより、オートゼロ電位を変更する技術が記載されている。
　しかしながら、コンパレータの外部の外部印加電圧生成回路において、外部印加電圧を生成し、コンパレータに供給する場合には、コンパレータの外部に、外部印加電圧生成回路を設ける必要がある。さらに、例えば、外部印加電圧生成回路を、CMOSイメージセンサとしてのチップの外部に設ける場合には、外部印加電圧生成回路に加えて、チップに、外部印加電圧生成回路が生成する外部印加電圧をコンパレータに供給するための外部入力端子が必要となる。
　そこで、以下では、コンパレータのオートゼロ電位を容易に変更することができるコンパレータ、すなわち、例えば、外部印加電圧生成回路を設けることなく、簡単な構成で、オートゼロ電位を容易に変更することができるコンパレータを説明する。
　＜コンパレータ６１ｎの第２の構成例＞
　図８は、図４のコンパレータ６１ｎの第２の構成例を示す回路図である。
　なお、図８において、図５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図８において、コンパレータ６１ｎは、FET１０１ないしFET１１０、コンデンサC0ないし C3、PMOSのFET１２１、及び、スイッチ１２２を有する。
　したがって、図８のコンパレータ６１ｎは、FET１０１ないしFET１１０、及び、コンデンサC0ないしC3を有する点で、図５の場合と共通する。但し、図８のコンパレータ６１ｎは、FET１２１、及び、スイッチ１２２が新たに設けられている点で、図５の場合と相違する。
　FET１２１は、差動対を構成するFET１０２と、カレントミラーを構成するFET１０４との間に接続されている。すなわち、FET１２１のドレインは、FET１０２のドレインと接続され、FET１２１のソースは、FET１０４のドレインと接続されている。そして、FET１２１のゲートは、FET１２１のドレインと接続されている。したがって、FET１２１は、ダイオード接続されており、FET１０２とFET１０４との間で、所定の電圧降下を生じさせる電圧降下機構として機能する。
　なお、本実施の形態では、所定の電圧降下を生じさせる電圧降下機構として、ダイオード接続されたFET等のトランジスタを採用するが、電圧降下機構としては、例えば、ダイオードや抵抗等の、所定の電圧降下を生じさせる任意の機構を採用することができる。
　スイッチ１２２は、例えば、FET等で構成され、電圧降下機構としてのダイオード接続されたFET１２１に並列に接続されている。すなわち、スイッチ１２２は、差動対を構成するFET１０２と、カレントミラーを構成するFET１０４との間に、FET１２１をバイパスするように接続されている。
　なお、図８では、図６の場合と同様に、FET１０２とFET１０４との接続点の電圧である差動出力が、コンパレータ６１ｎの出力信号であるOUT信号を出力する出力アンプを構成するFET１０９のゲートに供給される。
　したがって、コンパレータ６１ｎでは、VSL信号が入力されるFET１０２（のドレイン）が、出力アンプを構成するFET１０９（のゲート）に接続されている。
　ここで、出力アンプを構成するFET１０９には、差動対を構成するFET１０１及びFET１０２のうちの、FET１０２ではなく、FET１０１（のドレイン）を接続することができる。
　但し、FET１０１のゲートには、RAMP信号を入力するための参照信号線３３Ａ（図４）が接続され、参照信号線３３Ａは、１行の画素１１ｍ，１ないし画素１１ｍ，Ｎに接続されている。FET１０９に、FET１０１を接続する場合には、ある画素１１ｍ，ｎのVSL信号（画素信号）を処理するコンパレータ６１ｎのFET１０９の影響が、参照信号線３３Ａを介して、画素１１ｍ，ｎの隣の画素１１ｍ，ｎ－１や画素１１ｍ，ｎ＋１に伝播することがある。そのため、FET１０９に、参照信号線３３Ａが接続されたFET１０１を接続することは、ストリーキングの原因となる。ストリーキングとは、例えば、光源等を撮像したときに、その光源の光が左右に帯状に広がって映るような現象である。
　そこで、FET１０９には、図８に示したように、差動対を構成するFET１０１及びFET１０２のうちの、参照信号線３３Ａが接続されていないFET１０２を接続することができる。
　FET１０９にFET１０２を接続することにより、ストリーキングを抑制することができる。
　なお、FET１０９にFET１０２を接続することにより、VSL信号やRAMP信号が通常変化する場合、及び、反転変化する場合のいずれの場合も、FET１０９を、飽和領域の、なるべく線形領域から離れた位置から動作を開始させることができる。これにより、コンパレータ６１ｎの動作の安定性に資することができる。
　また、図８では、FET１２１及びスイッチ１２２が、差動対を構成するFET１０１及びFET１０２のうちの、VSL信号が入力されるFET１０２と、カレントミラーを構成するFET１０３及びFET１０４のうちの、ミラー先のFET１０４との間に接続されている。但し、FET１２１及びスイッチ１２２は、FET１０２とFET１０４との間ではなく、差動対を構成するFET１０１及びFET１０２のうちの、RAMP信号が入力されるFET１０１と、カレントミラーを構成するFET１０３及びFET１０４のうちの、ミラー元のFET１０３との間に接続することができる。
　以上のように構成されるコンパレータ６１ｎにおいて、VSL信号やRAMP信号が通常変化する場合、オートゼロ動作時には、図８に示したように、スイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２は、オンになる。スイッチ１２２がオンである場合、FET１０２とFET１０４とは、ダイオード接続のFET１２１をバイパスして、いわば直接接続される。
　図９は、図８のコンパレータ６１ｎの第２の構成例において、VSL信号やRAMP信号が通常変化する場合の比較動作時のスイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２の状態を示す図である。
　図８のコンパレータ６１ｎの第２の構成例において、VSL信号やRAMP信号が通常変化する場合、比較動作時には、図９に示したように、スイッチ１０７及びスイッチ１０８は、オフになり、スイッチ１２２は、オンになる。したがって、VSL信号やRAMP信号が通常変化する場合、スイッチ１２２は、常時オンになる。
　図１０は、RAMP信号及びVSL信号が通常変化する場合のコンパレータ６１ｎの第２の構成例の動作の例を説明するタイミングチャートである。
　図１０には、図６と同様に、スイッチ１０７及びスイッチ１０８のオン／オフ、コンパレータ６１ｎの動作、並びに、RAMP信号及びVSL信号が示されている。さらに、図１０には、スイッチ１２２のオン／オフが示されている。
　RAMP信号及びVSL信号が通常変化する場合、スイッチ１２２は、常時オンになる。したがって、図８のコンパレータ６１ｎの第２の構成例において、FET１０２とFET１０４とは、スイッチ１２２を介して接続される。すなわち、説明を簡単にするため、スイッチ１２２での電圧降下がないと考えれば、FET１０２とFET１０４とは、図５のコンパレータ６１ｎの第１の構成例と同様に、直接接続されていると考えることができる。
　したがって、図８のコンパレータ６１ｎの第２の構成例は、図５のコンパレータ６１ｎの第１の構成例と同様に動作する。
　すなわち、コンパレータ６１ｎでは、オートゼロ動作（AZ動作）において、スイッチ１０７及びスイッチ１０８がオンにされる。これにより、RAMP信号としてのDIFF_DAC信号と、VSL信号としてのDIFF_VSL信号とは、いずれもオートゼロ電位(AZ電位）VNとなる。
　オートゼロ電位VNは、図５の場合と同様に、電源電圧VDDから、FET１０３のゲートソース間電圧Vgsp2を減算した電圧VDD-Vgsp2である。
　コンパレータ６１ｎでは、オートゼロ動作後、スイッチ１０７及びスイッチ１０８がオフになり、比較動作が開始される。
　比較動作では、VSL信号のAD変換、すなわち、リセットレベルのVSL信号のAD変換と、信号レベルのVSL信号のAD変換とが行われる。
　通常変化するRAMP信号が用いられる場合、比較動作では、P相の開始前に、RAMP信号が、所定の電圧だけ上昇するようにオフセットされ、その後、P相において、一定の割合で下降される。そして、P相の開始から、RAMP信号と、リセットレベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、リセットレベルのVSL信号のAD変換結果となる。
　P相の終了後、RAMP信号は、P相の開始時の電圧まで上昇するようにオフセットされ、その後、D相において、一定の割合で下降される。そして、D相の開始から、RAMP信号と、信号レベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、信号レベルのVSL信号のAD変換結果となる。
　なお、図１０では、図６と同様に、実線のVSL信号は、画素１１ｍ，ｎに入射する光が明るい場合のVSL信号を示しており、点線のVSL信号は、画素１１ｍ，ｎに入射する光が暗い場合のVSL信号を示している。
　図１０において、VSL信号及びRAMP信号は、図６の場合と同様に、オートゼロ電位である電圧VN=VDD-Vgsp2を基準として通常変化するので、その通常変化するRAMP信号及びVSL信号は、コンパレータ６１ｎの動作範囲に収まる。
　図１１は、図８のコンパレータ６１ｎの第２の構成例において、VSL信号やRAMP信号が反転変化する場合のオートゼロ動作時のスイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２の状態を示す図である。
　図８のコンパレータ６１ｎの第２の構成例において、VSL信号やRAMP信号が反転変化する場合、オートゼロ動作時には、図１１に示したように、スイッチ１０７及びスイッチ１０８は、オンになり、スイッチ１２２は、オフになる。
　スイッチ１２２がオフになることにより、FET１０２とFET１０４とは、ダイオード接続のFET１２１を介して接続される。その結果、FET１０２とFET１０４との間では、ダイオード接続のFET１２１において、FET１２１のゲートソース間電圧Vgsp3だけの電圧降下が生じる。
　したがって、VSL信号やRAMP信号が反転変化する場合のオートゼロ電位は、VSL信号やRAMP信号が通常変化する場合のオートゼロ電位である電圧VNよりも、FET１２１のゲートソース間電圧Vgsp3だけ低い電圧VN-Vgsp3=VDD-Vgsp2-Vgsp3となる。
　図８のコンパレータ６１ｎの第２の構成例では、オートゼロ動作後、図９に示したように、スイッチ１０７及びスイッチ１０８がオフになり、さらに、スイッチ１２２がオンになって、比較動作が開始される。
　図１２は、RAMP信号及びVSL信号が反転変化する場合のコンパレータ６１ｎの第２の構成例の動作の例を説明するタイミングチャートである。
　図１２には、図６と同様に、スイッチ１０７及びスイッチ１０８のオン／オフ、コンパレータ６１ｎの動作、並びに、RAMP信号及びVSL信号が示されている。さらに、図１２には、スイッチ１２２のオン／オフが示されている。
　図１２では、RAMP信号及びVSL信号が通常変化するのではなく、反転変化している点が、図１０の場合と異なっている。さらに、図１２では、オートゼロ動作時に、スイッチ１２２がオフになる点、及び、オートゼロ電位が、RAMP信号及びVSL信号が通常変化する場合のオートゼロ電位VNから、ダイオード接続されたFET１２１のゲートソース間電圧Vgsp3だけ低い電圧VRになっている点が、図１０の場合と異なっている。
　コンパレータ６１ｎでは、オートゼロ動作（AZ動作）において、スイッチ１０７及びスイッチ１０８がオンにされるとともに、スイッチ１２２がオフにされる。これにより、RAMP信号としてのDIFF_DAC信号と、VSL信号としてのDIFF_VSL信号とは、いずれもオートゼロ電位(AZ電位）VRとなる。
　図１１で説明したように、RAMP信号及びVSL信号が反転変化する場合、スイッチ１２２がオフになることにより、FET１０２とFET１０４との間では、ダイオード接続のFET１２１において、FET１２１のゲートソース間電圧Vgsp3だけの電圧降下が生じる。その結果、RAMP信号及びVSL信号が反転変化する場合のオートゼロ電位VRは、VSL信号やRAMP信号が通常変化する場合のオートゼロ電位である電圧VNよりも、FET１２１のゲートソース間電圧Vgsp3だけ低い電圧VN-Vgsp3=VDD-Vgsp2-Vgsp3となる。
　コンパレータ６１ｎでは、オートゼロ動作後、スイッチ１０７及びスイッチ１０８がオフになり、さらに、スイッチ１２２がオンになって、比較動作が開始される。
　比較動作では、VSL信号のAD変換、すなわち、リセットレベルのVSL信号のAD変換と、信号レベルのVSL信号のAD変換とが行われる。
　反転変化するRAMP信号が用いられる場合、比較動作では、P相の開始前に、RAMP信号が、所定の電圧だけ下降するようにオフセットされ、その後、P相において、一定の割合で上昇される。そして、P相の開始から、RAMP信号と、リセットレベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、リセットレベルのVSL信号のAD変換結果となる。
　P相の終了後、RAMP信号は、P相の開始時の電圧まで下降するようにオフセットされ、その後、D相において、一定の割合で上昇される。そして、D相の開始から、RAMP信号と、信号レベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、信号レベルのVSL信号のAD変換結果となる。
　なお、図１２では、図７と同様に、実線のVSL信号は、画素１１ｍ，ｎに入射する光が明るい場合のVSL信号を示しており、点線のVSL信号は、画素１１ｍ，ｎに入射する光が暗い場合のVSL信号を示している。
　図１２において、VSL信号及びRAMP信号は、図６や図７の場合のオートゼロ電位VNよりも、FET１２１のゲートソース間電圧Vgsp3だけ低い電圧VR=VN-Vgsp3を基準として反転変化するので、その反転変化するRAMP信号及びVSL信号を、コンパレータ６１ｎの動作範囲に収めることができる。
　したがって、RAMP信号やVSL信号が反転変化する場合に、図７に示したように、RAMP信号やVSL信号が、コンパレータ６１ｎの動作範囲である電圧VL以上電圧VH以下の範囲に収まらず、電圧VHを超えた電圧になって、AD変換のリニアリティが損なわれることを防止することができる。
　以上のように、図８のコンパレータ６１ｎの第２の構成例によれば、電圧降下機構としてのダイオード接続されたFET１２１及びスイッチ１２２を追加した簡単な構成により、オートゼロ電位を、スイッチ１２２のオン／オフだけで容易に変更することができる。
　これにより、RAMP信号やVSL信号が通常変化する場合、及び、反転変化する場合のいずれの場合にも、リニアリティを維持したAD変換を行うことができる。
　また、図８のコンパレータ６１ｎの第２の構成例では、オートゼロ電位を変更するために、特許文献１に記載の技術のように、外部印加電圧生成回路や、外部印加電圧生成回路が生成する外部印加電圧をコンパレータに供給するための外部入力端子を設ける必要がない。したがって、オートゼロ電位を変更するために、イメージセンサ２としてのチップが大型化することを抑制することができる。
　さらに、図８のコンパレータ６１ｎの第２の構成例では、RAMP信号やVSL信号が通常変化する場合、及び、反転変化する場合のいずれの場合にも、差動対を構成するFET１０１及びFET１０２のうちの、参照信号線３３Ａが接続される（RAMP信号が入力される）方ではないFET１０２が、出力アンプを構成するFET１０９に接続された状態になっているので、FET１０９の影響が、参照信号線３３Ａを介して伝播することに起因するストリーキングを抑制することができる。
　＜コンパレータ６１ｎの第３の構成例＞
　図１３は、図４のコンパレータ６１ｎの第３の構成例を示す回路図である。
　なお、図１３において、図８の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１３において、コンパレータ６１ｎは、FET１０１ないしFET１１０、コンデンサC0ないしC3、FET１２１、スイッチ１２２、PMOSのFET１３１、及び、スイッチ１３２を有する。
　したがって、図１３のコンパレータ６１ｎは、FET１０１ないしFET１１０、コンデンサC0ないしC3、FET１２１、及び、スイッチ１２２を有する点で、図８の場合と共通する。但し、図１３のコンパレータ６１ｎは、FET１３１、及び、スイッチ１３２が新たに設けられている点で、図８の場合と相違する。
　ここで、図８のコンパレータ６１ｎの第２の構成例では、差動対を構成するFET１０１及びFET１０２のうちの一方であるFET１０２と、カレントミラーを構成するFET１０３及びFET１０４のうちの一方であるFET１０４との間に、FET１２１及びスイッチ１２２が設けられている。但し、差動対を構成するFET１０１及びFET１０２のうちの他方であるFET１０１と、カレントミラーを構成するFET１０３及びFET１０４のうちの他方であるFET１０３との間には、FET１２１及びスイッチ１２２に相当する回路は、設けられていない。したがって、図８のコンパレータ６１ｎの第２の構成例において、差動対とカレントミラーとで構成される差動アンプは、いわば左右対称に構成されていない。
　このように差動アンプが左右対称に構成されていない場合には、例えば、RAMP信号やVSL信号が通常変化する場合と反転変化する場合とで、コンパレータ６１ｎの動作にずれが生じることが懸念される。
　そこで、図１３のコンパレータ６１ｎの第３の構成例では、図８のコンパレータ６１ｎの第２の構成例のFET１０１とFET１０３との間に、FET１２１及びスイッチ１２２に相当する回路であるFET１３１及びスイッチ１３２を設けることで、差動対とカレントミラーとで構成される差動アンプが左右対称の構成になっている。
　すなわち、図１３において、FET１３１は、差動対を構成するFET１０１と、カレントミラーを構成するFET１０３との間に接続されている。具体的には、FET１３１のドレインは、FET１０１のドレインと接続され、FET１３１のソースは、FET１０３のドレインと接続されている。そして、FET１３１のゲートは、FET１３１のドレインと接続されている。したがって、FET１３１は、FET１２１と同様に、ダイオード接続されており、FET１０１とFET１０３との間で、所定の電圧降下を生じさせる電圧降下機構として機能する。
　スイッチ１３２は、例えば、FET等で構成され、電圧降下機構としてのダイオード接続されたFET１３１に並列に接続されている。すなわち、スイッチ１３２は、差動対を構成するFET１０１と、カレントミラーを構成するFET１０３との間に、FET１３１をバイパスするように接続されている。
　なお、図１３でも、図８の場合と同様に、FET１０９には、FET１０２が接続されることにより、ストリーキングの抑制等が担保されるようになっている。
　以上のように構成されるコンパレータ６１ｎにおいて、VSL信号やRAMP信号が通常変化する場合、オートゼロ動作時には、図１３に示したように、スイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２及びスイッチ１３２は、オンになる。スイッチ１２２及びスイッチ１３２がオンである場合、FET１０２とFET１０４とが、ダイオード接続のFET１２１をバイパスして直接接続されるとともに、FET１０１とFET１０３とが、ダイオード接続のFET１３１をバイパスして直接接続される。
　図１４は、図１３のコンパレータ６１ｎの第３の構成例において、VSL信号やRAMP信号が通常変化する場合の比較動作時のスイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２及びスイッチ１３２の状態を示す図である。
　図１３のコンパレータ６１ｎの第３の構成例において、VSL信号やRAMP信号が通常変化する場合、比較動作時には、図１４に示したように、スイッチ１０７及びスイッチ１０８は、オフになり、スイッチ１２２及びスイッチ１３２は、オンになる。したがって、VSL信号やRAMP信号が通常変化する場合、スイッチ１２２及びスイッチ１３２は、常時オンになる。
　図１５は、RAMP信号及びVSL信号が通常変化する場合のコンパレータ６１ｎの第３の構成例の動作の例を説明するタイミングチャートである。
　図１５には、図１０と同様に、スイッチ１０７及びスイッチ１０８のオン／オフ、コンパレータ６１ｎの動作、RAMP信号及びVSL信号、並びに、スイッチ１２２のオン／オフが示されている。さらに、図１５には、スイッチ１３２のオン／オフが示されている。
　RAMP信号及びVSL信号が通常変化する場合、スイッチ１２２及びスイッチ１３２は、常時オンになる。したがって、図１３のコンパレータ６１ｎの第３の構成例において、FET１０２とFET１０４とは、スイッチ１２２を介して接続されるとともに、FET１０１とFET１０３とは、スイッチ１３２を介して接続される。すなわち、説明を簡単にするため、スイッチ１２２及びスイッチ１３２での電圧降下がないと考えれば、図５のコンパレータ６１ｎの第１の構成例と同様に、FET１０２とFET１０４とが直接接続され、FET１０１とFET１０３とが直接接続されていると考えることができる。
　したがって、図１３のコンパレータ６１ｎの第３の構成例は、図５のコンパレータ６１ｎの第１の構成例と同様に動作する。
　すなわち、コンパレータ６１ｎでは、オートゼロ動作（AZ動作）において、スイッチ１０７及びスイッチ１０８がオンにされる。これにより、RAMP信号としてのDIFF_DAC信号と、VSL信号としてのDIFF_VSL信号とは、いずれもオートゼロ電位(AZ電位）VNとなる。
　オートゼロ電位VNは、電源電圧VDDから、FET１０３のゲートソース間電圧Vgsp2を減算した電圧VDD-Vgsp2である。電源電圧VDDから、FET１０３のゲートソース間電圧Vgsp2を減算した電圧VDD-Vgsp2は、電源電圧VDDから、FET１０１のゲートソース間電圧を減算した電圧でもある。
　コンパレータ６１ｎでは、オートゼロ動作後、スイッチ１０７及びスイッチ１０８がオフになり、比較動作が開始される。
　比較動作では、VSL信号のAD変換が、図６や図１０の場合と同様に行われる。
　すなわち、通常変化するRAMP信号が用いられる場合、比較動作では、P相の開始前に、RAMP信号が、所定の電圧だけ上昇するようにオフセットされ、その後、P相において、一定の割合で下降される。そして、P相の開始から、RAMP信号と、リセットレベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、リセットレベルのVSL信号のAD変換結果となる。
　P相の終了後、RAMP信号は、P相の開始時の電圧まで上昇するようにオフセットされ、その後、D相において、一定の割合で下降される。そして、D相の開始から、RAMP信号と、信号レベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、信号レベルのVSL信号のAD変換結果となる。
　図１５において、VSL信号及びRAMP信号は、図６や図１０の場合と同様に、オートゼロ電位である電圧VN=VDD-Vgsp2を基準として通常変化するので、その通常変化するRAMP信号及びVSL信号は、コンパレータ６１ｎの動作範囲に収まる。
　図１６は、図１３のコンパレータ６１ｎの第３の構成例において、VSL信号やRAMP信号が反転変化する場合のオートゼロ動作時のスイッチ１０７及びスイッチ１０８、並びに、スイッチ１２２及びスイッチ１３２の状態を示す図である。
　図１３のコンパレータ６１ｎの第３の構成例において、VSL信号やRAMP信号が反転変化する場合、オートゼロ動作時には、図１６に示したように、スイッチ１０７及びスイッチ１０８は、オンになり、スイッチ１２２及びスイッチ１３２は、オフになる。
　スイッチ１２２及びスイッチ１３２がオフになることにより、FET１０２とFET１０４とは、ダイオード接続のFET１２１を介して接続され、FET１０１とFET１０３とは、ダイオード接続のFET１３１を介して接続される。その結果、FET１０２とFET１０４との間では、ダイオード接続のFET１２１において、FET１２１のゲートソース間電圧Vgsp3だけの電圧降下が生じる。さらに、FET１０１とFET１０３との間では、ダイオード接続のFET１３１において、FET１３１のゲートソース間電圧だけの電圧降下が生じる。
　したがって、VSL信号やRAMP信号が反転変化する場合のオートゼロ電位は、VSL信号やRAMP信号が通常変化する場合のオートゼロ電位である電圧VNよりも、FET１２１のゲートソース間電圧Vgsp3だけ低い電圧VN-Vgsp3=VDD-Vgsp2-Vgsp3となる。
　なお、FET１０３及びFET１０４は、同一の特性を有し、FET１２１及びFET１３１は、同一の特性を有することとする。VSL信号やRAMP信号が通常変化する場合のオートゼロ電位VNは、電源電圧VDDから、FET１０３のゲートソース間電圧Vgsp2を減算した電圧VDD-Vgsp2であり、この電圧VDD-Vgsp2は、電源電圧VDDから、FET１０４のゲートソース間電圧を減算した電圧に等しい。そして、VSL信号やRAMP信号が反転変化する場合のオートゼロ電位VRは、VSL信号やRAMP信号が通常変化する場合のオートゼロ電位である電圧VNよりも、FET１２１のゲートソース間電圧Vgsp3だけ低い電圧VN-Vgsp3=VDD-Vgsp2-Vgsp3であり、この電圧VN-Vgsp3は、電圧VNより、FET１３１のゲートソース間電圧だけ低い電圧に等しい。
　図１３のコンパレータ６１ｎの第３の構成例では、オートゼロ動作後、図１４に示したように、スイッチ１０７及びスイッチ１０８がオフになり、さらに、スイッチ１２２及びスイッチ１３２がオンになって、比較動作が開始される。
　図１７は、RAMP信号及びVSL信号が反転変化する場合のコンパレータ６１ｎの第３の構成例の動作の例を説明するタイミングチャートである。
　図１７には、図１２と同様に、スイッチ１０７及びスイッチ１０８のオン／オフ、コンパレータ６１ｎの動作、RAMP信号及びVSL信号、並びに、スイッチ１２２のオン／オフが示されている。さらに、図１７には、スイッチ１３２のオン／オフが示されている。
　図１７では、RAMP信号及びVSL信号が通常変化するのではなく、反転変化している点が、図１５の場合と異なっている。さらに、図１７では、オートゼロ動作時に、スイッチ１２２がオフになる点、及び、オートゼロ電位が、RAMP信号及びVSL信号が通常変化する場合のオートゼロ電位VNから、ダイオード接続されたFET１２１（又はFET１３１）のゲートソース間電圧Vgsp3だけ低い電圧VRになっている点が、図１５の場合と異なっている。
　コンパレータ６１ｎでは、オートゼロ動作（AZ動作）において、スイッチ１０７及びスイッチ１０８がオンにされるとともに、スイッチ１２２及びスイッチ１３２がオフにされる。これにより、RAMP信号としてのDIFF_DAC信号と、VSL信号としてのDIFF_VSL信号とは、いずれもオートゼロ電位(AZ電位）となる。
　図１６で説明したように、RAMP信号及びVSL信号が反転変化する場合、スイッチ１２２及びスイッチ１３２がオフになることにより、FET１０２とFET１０４との間では、ダイオード接続のFET１２１において、FET１２１のゲートソース間電圧Vgsp3だけの電圧降下が生じる。同様に、FET１０１とFET１０３との間では、ダイオード接続のFET１３１において、FET１３１のゲートソース間電圧だけの電圧降下が生じる。その結果、RAMP信号及びVSL信号が反転変化する場合のオートゼロ電位VRは、VSL信号やRAMP信号が通常変化する場合のオートゼロ電位である電圧VNよりも、FET１２１のゲートソース間電圧Vgsp3だけ低い電圧VN-Vgsp3=VDD-Vgsp2-Vgsp3となる。図１６で説明したように、電圧VN-Vgsp3は、電圧VNより、FET１３１のゲートソース間電圧だけ低い電圧に等しい。
　コンパレータ６１ｎでは、オートゼロ動作後、スイッチ１０７及びスイッチ１０８がオフになり、さらに、スイッチ１２２及びスイッチ１３２がオンになって、比較動作が開始される。
　比較動作では、VSL信号のAD変換が、図１２の場合と同様に行われる。
　すなわち、反転変化するRAMP信号が用いられる場合、比較動作では、P相の開始前に、RAMP信号が、所定の電圧だけ下降するようにオフセットされ、その後、P相において、一定の割合で上昇される。そして、P相の開始から、RAMP信号と、リセットレベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、リセットレベルのVSL信号のAD変換結果となる。
　P相の終了後、RAMP信号は、P相の開始時の電圧まで下降するようにオフセットされ、その後、D相において、一定の割合で上昇される。そして、D相の開始から、RAMP信号と、信号レベルのVSL信号との大小関係が逆転するまでの時間がカウントされ、そのカウントにより得られるカウント値が、信号レベルのVSL信号のAD変換結果となる。
　図１７において、VSL信号及びRAMP信号は、図１５の場合のオートゼロ電位VNよりも、FET１２１のゲートソース間電圧Vgsp3だけ低い電圧VR=VN-Vgsp3を基準として反転変化するので、その反転変化するRAMP信号及びVSL信号を、コンパレータ６１ｎの動作範囲に収めることができる。
　したがって、RAMP信号やVSL信号が反転変化する場合に、図７に示したように、RAMP信号やVSL信号が、コンパレータ６１ｎの動作範囲である電圧VL以上電圧VH以下の範囲に収まらず、電圧VHを超えた電圧になって、AD変換のリニアリティが損なわれることを防止することができる。また、図１７のコンパレータ６１ｎの第３の構成例によれば、その他、図８のコンパレータ６１ｎの第２の構成例と同様の効果を奏することができる。
　さらに、図１７のコンパレータ６１ｎの第３の構成例では、差動対とカレントミラーとで構成される差動アンプが左右対称に構成されているので、いわば、差動アンプの左右のバランスが等しくなる。その結果、例えば、RAMP信号やVSL信号が通常変化する場合と反転変化する場合とで、コンパレータ６１ｎの動作にずれが生じることを抑制することができる。
　＜コンパレータ６１ｎの第４の構成例＞
　図１８は、図４のコンパレータ６１ｎの第４の構成例を示す回路図である。
　ここで、図８のコンパレータ６１ｎの第２の構成例は、いわゆるN-top型のコンパレータであるが、コンパレータ６１ｎは、P-top型のコンパレータに構成することができる。図１８のコンパレータ６１ｎの第４の構成例は、図８のコンパレータ６１ｎの第２の構成例に対応するP-top型のコンパレータになっている。
　図１８において、コンパレータ６１ｎは、PMOSのFET２０１及びFET２０２、NMOSのFET２０３及びFET２０４、PMOSのFET２０５及びFET２０６、スイッチ２０７及びスイッチ２０８、NMOSのFET２０９、PMOSのFET２１０、コンデンサC10, C11, C12, C13、NMOSのFET２２１、並びに、スイッチ２２２を有する。
　FET２０１ないしFET２１０、コンデンサC10ないしC13、FET２２１、及び、スイッチ２２２は、図８のFET１０１ないしFET１１０、コンデンサC0ないしC3、FET１２１、及び、スイッチ１２２に、それぞれ相当する。
　そして、図１８のコンパレータ６１ｎの第４の構成例は、図８の場合と極性が反対になっていること、すなわち、図８において電源電圧VDDに接続されている側が、図１８では、電源電圧VSSに接続され、図８において電源電圧VSSに接続されている側が、図１８では、電源電圧VDDに接続されていることを除き、図８の場合と同様に構成されるため、説明は省略する。
　図１８のコンパレータ６１ｎの第４の構成例によれば、図８のコンパレータ６１ｎの第２の構成例の場合と同様の効果を奏することができる。
　＜コンパレータ６１ｎの第５の構成例＞
　図１９は、図４のコンパレータ６１ｎの第５の構成例を示す回路図である。
　ここで、図１３のコンパレータ６１ｎの第３の構成例は、図８の場合と同様に、N-top型のコンパレータである。図１９のコンパレータ６１ｎの第５の構成例は、図１３のN-top型のコンパレータ６１ｎの第３の構成例に対応するP-top型のコンパレータになっている。
　図１９において、コンパレータ６１ｎは、PMOSのFET２０１及びFET２０２、NMOSのFET２０３及びFET２０４、PMOSのFET２０５及びFET２０６、スイッチ２０７及びスイッチ２０８、NMOSのFET２０９、PMOSのFET２１０、コンデンサC10, C11, C12, C13、NMOSのFET２２１、スイッチ２２２、NMOSのFET２３１、及び、スイッチ２３２を有する。
　FET２０１ないしFET２１０、コンデンサC10ないしC13、FET２２１、スイッチ２２２、FET２３１、及び、スイッチ２３２は、図１３のFET１０１ないしFET１１０、コンデンサC0ないしC3、FET１２１、スイッチ１２２、FET１３１、及び、スイッチ１３２に、それぞれ相当する。
　そして、図１９のコンパレータ６１ｎの第５の構成例は、図１３の場合と極性が反対になっていること、すなわち、図１３において電源電圧VDDに接続されている側が、図１９では、電源電圧VSSに接続され、図１３において電源電圧VSSに接続されている側が、図１９では、電源電圧VDDに接続されていることを除き、図１３の場合と同様に構成されるため、説明は省略する。
　図１９のコンパレータ６１ｎの第５の構成例によれば、図１３のコンパレータ６１ｎの第３の構成例の場合と同様の効果を奏することができる。
　なお、コンパレータ６１ｎは、FET以外のトランジスタ、すなわち、例えば、バイポーラトランジスタ等で構成することができる。
　また、FET１２１及びスイッチ１２２のセット（FET１３１及び１３２や、FET２２１及びスイッチ２２２、FET２３１及びスイッチ２３２についても同様）を、直列的に複数セット設けることにより、オン／オフするスイッチ１２２（の数）によって、オートゼロ電位を、３段階以上の値に変更することができる。
　＜イメージセンサの使用例＞
　図２０は、図１のイメージセンサ２を使用する使用例を示す図である。
　イメージセンサ２は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々な電子機器に使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する電子機器
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される電子機器
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される電子機器
　・内視鏡や、電子顕微鏡、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される電子機器
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される電子機器
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される電子機器
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される電子機器
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される電子機器
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２２は、撮像部１２０３１の設置位置の例を示す図である。
　図２２では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、例えば、図５や、図８、図１３、図１８、図１９のコンパレータ６１ｎを有する図２のイメージセンサ２は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、RAMP信号やVSL信号が通常変化する場合及び反転変化する場合の両方に対応する撮像部１２０３１を安価に構成することができ、その結果、車両１２１００が高コスト化することを抑制することができる。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　なお、本技術は、以下のような構成をとることができる。
　＜１＞
　画素から出力される画素信号、及び、電圧が変化する参照信号が入力される差動対と、
　前記差動対に接続されたカレントミラーと、
　前記差動対を構成するトランジスタと、前記カレントミラーを構成するトランジスタとの間に接続された、所定の電圧降下を生じさせる電圧降下機構と、
　前記電圧降下機構に並列に接続されたスイッチと
　を備えるコンパレータ。
　＜２＞
　前記電圧降下機構は、ダイオード接続されたトランジスタである
　＜１＞に記載のコンパレータ。
　＜３＞
　前記参照信号の変化として、電圧が下降する通常変化が行われる場合、前記スイッチは、前記コンパレータの動作点電位を決定するオートゼロ動作時、及び、前記画素信号と前記参照信号とを比較する比較動作時のいずれもオンにされ、
　前記参照信号の変化として、電圧が上昇する反転変化が行われる場合、前記スイッチは、前記オートゼロ動作時にオフにされ、前記比較動作時にオンにされる
　ように構成された＜１＞又は＜２＞に記載のコンパレータ。
　＜４＞
　前記差動対を構成する一対のトランジスタのうちの一方のトランジスタと、前記カレントミラーを構成する一対のトランジスタうちの一方のトランジスタとの間に接続された第１の電圧降下機構と、
　前記第１の電圧降下機構に並列に接続された第１のスイッチと
　を、前記電圧降下機構及び前記スイッチとして備える
　＜１＞ないし＜３＞のいずれかに記載のコンパレータ。
　＜５＞
　前記差動対を構成する一対のトランジスタのうちの他方のトランジスタと、前記カレントミラーを構成する一対のトランジスタうちの他方のトランジスタとの間に接続された第２の電圧降下機構と、
　前記第２の電圧降下機構に並列に接続された第２のスイッチと
　を、前記電圧降下機構及び前記スイッチとしてさらに備える
　＜４＞に記載のコンパレータ。
　＜６＞
　前記差動対を構成する一対のトランジスタのうちの、前記画素信号が入力されるトランジスタが、前記コンパレータの出力信号を出力するアンプに接続された
　＜１＞ないし＜５＞のいずれかに記載のコンパレータ。
　＜７＞
　光電変換を行い、画素信号を出力する画素と、
　前記画素信号と、電圧が変化する参照信号とを比較するコンパレータと、
　前記コンパレータの、前記画素信号と前記参照信号との比較結果に基づいて、前記画素信号と前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントすることにより得られるカウント値を、前記画素信号のAD(Analog Digital)変換結果として求めるカウンタと
　を備え、
　前記コンパレータは、
　前記画素信号、及び、前記参照信号が入力される差動対と、
　前記差動対に接続されたカレントミラーと、
　前記差動対を構成するトランジスタと、前記カレントミラーを構成するトランジスタとの間に接続された、所定の電圧降下を生じさせる電圧降下機構と、
　前記電圧降下機構に並列に接続されたスイッチと
　を有する
　撮像装置。
　１　光学系，　２　イメージセンサ，　３　メモリ，　４　信号処理部，　５　出力部，　６　制御部，　１０　画素アレイ，　１１１，１ないし１１Ｍ，Ｎ　画素，　２０　制御部，　２１　画素駆動部，　２２　列並列AD変換部，　３１１ないし３１Ｎ　ADC，　３２　オートゼロ制御部，　３２Ａ　オートゼロ信号線，　３３　参照信号出力部，　３３Ａ　参照信号線，　３４　クロック出力部，　３４Ａ　クロック信号線，　４１１ないし４１Ｍ　画素制御線，　４２１ないし４２Ｎ　VSL，　４３１ないし４３Ｎ　電流源，　５１　PD，　５２　転送Tr，　５３　FD，　５４　リセットTr，　５５　増幅Tr，　５６　選択Tr，　６１１ないし６１Ｎ　コンパレータ，　６２１ないし６２Ｎ　カウンタ，　１０１ないし１０６　FET，　１０７，１０８　スイッチ，　１０９，１１０，１２１　FET，　１２２　スイッチ，　１３１　FET，　１３２　スイッチ，　２０１ないし２０６　FET，　２０７，２０８　スイッチ，　２０９，２１０，２２１　FET，　２２２　スイッチ，　２３１　FET，　２３２　スイッチ

Claims (7)

  1. 　画素から出力される画素信号、及び、電圧が変化する参照信号が入力される差動対と、
    　前記差動対に接続されたカレントミラーと、
    　前記差動対を構成するトランジスタと、前記カレントミラーを構成するトランジスタとの間に接続された、所定の電圧降下を生じさせる電圧降下機構と、
    　前記電圧降下機構に並列に接続されたスイッチと
    　を備えるコンパレータ。
  2. 　前記電圧降下機構は、ダイオード接続されたトランジスタである
    　請求項１に記載のコンパレータ。
  3. 　前記参照信号の変化として、電圧が下降する通常変化が行われる場合、前記スイッチは、前記コンパレータの動作点電位を決定するオートゼロ動作時、及び、前記画素信号と前記参照信号とを比較する比較動作時のいずれもオンにされ、
    　前記参照信号の変化として、電圧が上昇する反転変化が行われる場合、前記スイッチは、前記オートゼロ動作時にオフにされ、前記比較動作時にオンにされる
    　ように構成された請求項１に記載のコンパレータ。
  4. 　前記差動対を構成する一対のトランジスタのうちの一方のトランジスタと、前記カレントミラーを構成する一対のトランジスタうちの一方のトランジスタとの間に接続された第１の電圧降下機構と、
    　前記第１の電圧降下機構に並列に接続された第１のスイッチと
    　を、前記電圧降下機構及び前記スイッチとして備える
    　請求項１に記載のコンパレータ。
  5. 　前記差動対を構成する一対のトランジスタのうちの他方のトランジスタと、前記カレントミラーを構成する一対のトランジスタうちの他方のトランジスタとの間に接続された第２の電圧降下機構と、
    　前記第２の電圧降下機構に並列に接続された第２のスイッチと
    　を、前記電圧降下機構及び前記スイッチとしてさらに備える
    　請求項４に記載のコンパレータ。
  6. 　前記差動対を構成する一対のトランジスタのうちの、前記画素信号が入力されるトランジスタが、前記コンパレータの出力信号を出力するアンプに接続された
    　請求項１に記載のコンパレータ。
  7. 　光電変換を行い、画素信号を出力する画素と、
    　前記画素信号と、電圧が変化する参照信号とを比較するコンパレータと、
    　前記コンパレータの、前記画素信号と前記参照信号との比較結果に基づいて、前記画素信号と前記参照信号とが一致するまでの、前記参照信号の変化に要する時間をカウントすることにより得られるカウント値を、前記画素信号のAD(Analog Digital)変換結果として求めるカウンタと
    　を備え、
    　前記コンパレータは、
    　前記画素信号、及び、前記参照信号が入力される差動対と、
    　前記差動対に接続されたカレントミラーと、
    　前記差動対を構成するトランジスタと、前記カレントミラーを構成するトランジスタとの間に接続された、所定の電圧降下を生じさせる電圧降下機構と、
    　前記電圧降下機構に並列に接続されたスイッチと
    　を有する
    　撮像装置。
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