JP6942691B2 - 固体撮像装置および撮像装置 - Google Patents

Description

本開示は、固体撮像装置および撮像装置に関する。

従来、列並列型ＡＤ変換器搭載のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ)固体撮像装置では、列毎に設けられたＡＤ変換器内の比較器が一斉に反転したときに電源線の電圧ドロップが大きくなり、ノイズとして問題となる。

この問題に対して、例えば、特許文献１には、比較器内の信号線と、電源線との間に容量素子が接続された構成が開示されている。この構成によれば、容量素子の作用により、電源線の電位変動による回路ノイズを低減することが可能となる。

特開２００７−２８１５４０号公報

しかしながら、特許文献１に開示された容量素子は、電源ノイズ等の外乱ノイズに対しては有効に機能しない。すなわち、ＣＭＯＳ固体撮像装置では、外部から画素に供給される電源電圧そのものにノイズがのっていると、画素からの読み出し信号に横線状のノイズが混入する場合がある。

また、例えば、画素から大きなレベルの画素信号が出力される場合、または、ＡＤ変換器の動作に伴いＡＤ変換器内で電圧変動が発生する場合に、垂直信号線にノイズが生じることがある。その結果、画質劣化（例えば横線状ノイズによる画質劣化）が生じるという問題がある。

本開示は、画素に供給される電源電圧に重畳されたノイズに起因して発生する画質劣化を低減する固体撮像装置および撮像装置を提供する。

上記の課題を解決するために、本発明の一態様に係る固体撮像装置は、画素信号を生成する画素と、前記画素信号を検出する第１検出部と、複数の前記画素が行方向に配列される画素行に対応して電源変動成分を検出する第２検出部と、前記電源変動成分を用いて前記第１検出部により検出される前記画素信号を前記画素行毎に補正する補正部と、を備え、前記補正部は、前記電源変動成分を平均化して電源変動平均信号を算出する平均化回路と、前記電源変動平均信号を前記画素信号に対応する所定の減衰値で減衰させる減衰回路と、前記画素信号から前記所定の減衰値で減衰させた前記電源変動平均信号を減算することにより前記画素信号を補正する減算回路と、を備えることを特徴とする。

本開示の固体撮像装置および撮像装置によれば、画素に供給される電源電圧に重畳されたノイズに起因して発生する画質劣化を低減することが可能となる。

図１は、実施の形態に係る固体撮像装置の構成例を示すブロック図である。 図２は、実施の形態に係る画素の回路構成の一例を示す図である。 図３は、実施の形態に係る電源変動補正部および出力部の構成例を示すブロック図である。 図４は、固体撮像装置の複数フレーム期間の動作例を示すタイミングチャートである。 図５は、実施の形態に係る固体撮像装置の１水平走査期間の動作例を示すタイミングチャートである。 図６Ａは、実施の形態に係る固体撮像装置の補正方法を説明する動作フローチャートである。 図６Ｂは、実施の形態に係る固体撮像装置の電源変動成分平均化処理を説明する動作フローチャートである。 図６Ｃは、実施の形態に係る固体撮像装置の画素信号補正処理を説明する動作フローチャートである。 図７は、実施の形態の変形例１に係る固体撮像装置の補正方法を説明する動作フローチャートである。 図８は、実施の形態の変形例２に係る画素の回路構成の一例を示す図である。 図９は、実施の形態に係る固体撮像装置を備えた撮像装置（カメラシステム）の構成の一例を示すブロック図である。

本実施の形態に係る固体撮像装置は、電源電圧の変動に起因する行毎のノイズ成分を検出する第２検出部と、第２検出部により検出されたノイズ成分を用いて画素信号を行毎に補正する補正部とを備える。これにより、本実施の形態に係る固体撮像装置は、画素に供給された電源電圧に重畳された外部ノイズによる画質劣化を低減することが可能となる。

以下、本開示の固体撮像装置及び撮像装置について、図面を参照しながら説明する。なお、以下の実施の形態は、いずれも本発明の一具体例を示すものであり、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定するものではない。

また、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

［１．固体撮像装置の構成］
図１は、実施の形態に係る固体撮像装置１の構成例を示すブロック図である。同図に示すように、固体撮像装置１は、画素アレイ部１０と、水平走査回路１２と、垂直走査回路１４と、垂直信号線１９と、制御部２０と、カラム処理部２６ａと、電源変動検出部２６ｂと、参照信号生成部２７と、出力部２８と、ロード電流源３０と、電源変動補正部７０とを備える。また、固体撮像装置１には、外部からマスタークロック信号の入力を受けるＭＣＬＫ端子、外部との間でコマンドまたはデータを送受信するためのＤＡＴＡ端子、外部へ映像データを送信するためのＤ１端子等、およびこれら以外にも電源電圧、グラウンド電圧が供給される端子類が設けられている。

画素アレイ部１０は、行列状に配置された複数の画素３（単位セルともいう）を有する画素部である。複数の画素３は、入射光に応じた画素信号を生成し、図１ではｎ行ｍ列（ｎおよびｍは自然数）に配置されている。

垂直信号線１９は、画素アレイ部１０内の画素列毎に設けられ、選択された画素行に属する画素３からの画素信号をカラム処理部２６ａに伝達する第１列信号線である。画素アレイ部１０には、Ｈ０〜Ｈｍのｍ本の垂直信号線１９が配置されている。なお、垂直信号線１９のうちの下流側の部分、つまりカラム処理部２６ａを構成するカラムＡＤ回路２５のマイナス入力端子に接続される部分を、ＡＤＣ入力線４０と呼ぶ。つまり、画素アレイ部１０とカラム処理部２６ａとの間には、ＡＤＩＮ０〜ＡＤＩＮｍのｍ本のＡＤＣ入力線４０が配置されている。

カラム処理部２６ａは、画素アレイ部１０内の画素列毎に、かつ、垂直信号線１９に対応して設けられた複数のカラムＡＤ回路２５で構成された第１検出部である。カラムＡＤ回路２５のそれぞれは、対応する垂直信号線１９から伝達された画素３の画素信号を検出する列信号検出器である。より具体的には、カラムＡＤ回路２５は、垂直信号線１９から伝達された画素信号をデジタル信号に変換し相関二重検出することにより画素信号をＡＤ変換する第１のＡＤ変換回路である。

カラムＡＤ回路２５は、電圧比較器２５２と、カウンタ部２５４と、メモリ２５６とを備える。

電圧比較器２５２は、垂直信号線１９から伝達されたアナログの画素信号と、参照信号生成部２７で生成された、ランプ波を含む参照信号ＲＡＭＰとを比較し、例えば、前者が後者より大きくなった時に比較結果を示す出力信号を反転する。

カウンタ部２５４は、参照信号ＲＡＭＰ中のランプ波の変化開始から電圧比較器２５２の出力信号が反転するまでの時間をカウントする。反転するまでの時間は、上記アナログの画素信号の値に応じて定まるので、カウント値はデジタル化された画素信号の値になる。

メモリ２５６は、カウンタ部２５４のカウント値つまりデジタルの画素信号を保持する。

参照信号生成部２７は、ランプ波を含む参照信号ＲＡＭＰを生成し、各カラムＡＤ回路２５内の電圧比較器２５２のプラス入力端子に参照信号ＲＡＭＰを出力する。

電源変動検出部２６ｂは、複数の画素３のそれぞれに電源電圧を伝達する電源配線５１に接続され、画素電源の電圧変動に起因した電源変動成分を画素行に対応して検出する第２検出部である。電源変動検出部２６ｂの詳細については後述する。

水平走査回路１２は、複数のカラムＡＤ回路２５内のメモリ２５６を順に走査することにより、ＡＤ変換された画素信号を、水平信号線１８を介して出力部２８に出力する。

垂直走査回路１４は、画素アレイ部１０内の画素行毎に設けられた水平走査線群１５（行制御線群とも呼ぶ）を行単位に走査する。これにより、垂直走査回路１４は、画素３を行単位に選択し、選択した行に属する画素３から画素信号をｍ本の垂直信号線１９に同時に出力させる。水平走査線群１５は、画素３の行と同数設けられる。図１では、ｎ個の水平走査線群１５（図１ではＶ１、Ｖ２、・・・、Ｖｎ）が設けられている。水平走査線群１５のそれぞれは、リセット制御線φＲＳ、読み出し制御線φＴＲ、選択制御線φＳＥＬ、および画素ゲイン制御信号φＧＣを含む。

電源変動補正部７０は、電源変動検出部２６ｂにより検出された電源変動成分を用いてカラム処理部２６ａにより検出された画素信号を画素行毎に補正する補正部である。電源変動補正部７０の詳細については後述する。

制御部２０は、種々の制御信号群を生成することにより、固体撮像装置１の全体を制御する。種々の制御信号群には、制御信号群ＣＮ１、ＣＮ２、ＣＮ５、ＣＮ８、ＣＮ１０、およびカウンタクロック信号ＣＫ０が含まれる。例えば、制御部２０は、端子５ａを介してマスタークロックＭＣＬＫを受け取り、種々の内部クロックを生成し水平走査回路１２や垂直走査回路１４などを制御する。

出力部２８は、水平走査回路１２の走査によってメモリ２５６から水平信号線１８を介して読み出されたデジタルの画素信号を映像データ端子Ｄ１に出力する。

ロード電流源３０は、垂直信号線１９毎に設けられ、垂直信号線１９に負荷電流を供給する負荷回路である。つまり、ロード電流源３０は、選択された画素３内の増幅トランジスタに垂直信号線１９を介して負荷電流を供給し、当該増幅トランジスタと共にソースフォロワ回路を形成する。また、画素電源電圧は、端子５ｃを介して外部より供給され、電源配線５１を経由して画素３のそれぞれに印加される。

［２．画素３の回路構成］
次に、画素３の回路構成について説明する。

図２は、実施の形態に係る画素３の回路構成の一例を示す図である。画素３は、画素アレイ部１０において、ｎ行ｍ列の行列状に配置されている。図２に示すように、画素３は、受光素子であるフォトダイオードＰＤと、浮遊拡散層ＦＤと、読み出しトランジスタＴ１０と、リセットトランジスタＴ１１と、増幅トランジスタＴ１２と、選択トランジスタＴ１３とを備える。

フォトダイオードＰＤは、入射光に応じた光電変換を行う受光部であり、受光量（入射光）に応じた電荷を生成する。

浮遊拡散層ＦＤは、フォトダイオードＰＤから読み出しトランジスタＴ１０を介して読み出された電荷を一時的に保持する電荷蓄積部である。

読み出しトランジスタＴ１０は、読み出し制御線φＴＲの読出し制御信号に従って、フォトダイオードＰＤから浮遊拡散層ＦＤに電荷を読み出す（つまり転送する）。

リセットトランジスタＴ１１は、リセット制御線φＲＳのリセット制御信号に従って、浮遊拡散層ＦＤの電荷をリセットする。

増幅トランジスタＴ１２は、浮遊拡散層ＦＤに保持された電荷に対応する電圧を増幅し、当該増幅した信号を画素信号として選択トランジスタＴ１３を介して垂直信号線１９に出力する。

選択トランジスタＴ１３は、選択制御線φＳＥＬの選択制御信号に従って、増幅トランジスタＴ１２の画素信号を垂直信号線１９に出力するか否かを選択する。

なお、図２では、いわゆる１画素１セル構造の画素３の例を示したが、画素３は、いわゆる多画素１セル構造であってもよい。多画素１セル構造の画素３は、例えば、複数のフォトダイオードＰＤを有し、浮遊拡散層ＦＤ、リセットトランジスタＴ１１、増幅トランジスタＴ１２および選択トランジスタＴ１３のいずれか、あるいは、すべてを単位セル内で共有する構造であってもよい。

［３．電源変動検出部２６ｂおよび電源変動補正部７０の構成］
次に、本実施の形態に係る固体撮像装置１の要部特徴である電源変動検出部２６ｂおよび電源変動補正部７０について説明する。

電源変動検出部２６ｂは、電源電圧の変動に起因する行毎の電源変動成分を検出する第２検出部である。図１に示すように、電源変動検出部２６ｂは、複数の電源変動検出器６５で構成されている。電源変動検出器６５の入力端は、第２列信号線６９を介して電源配線５１に接続されている。電源変動検出器６５は、電源配線５１の電源変動成分をデジタル信号に変換し相関二重検出することにより電源変動成分をＡＤ変換する第２のＡＤ変換回路である。

電源変動検出器６５は、カラムＡＤ回路２５と同様に、電圧比較器２５２と、カウンタ部２５４と、メモリ２５６とを備える。電源変動検出器６５の上記構成要素である電圧比較器２５２、カウンタ部２５４、およびメモリ２５６は、カラムＡＤ回路２５の各構成要素と同様であるため、ここでは説明を省略する。具体的には、カラムＡＤ回路２５および電源変動検出器６５の各カウンタ部２５４が、それぞれ、アナログの画素信号およびアナログの電源変動成分をＡＤ変換し、デジタル化された画素信号および電源変動成分をメモリ２５６へ出力する。

図３は、実施の形態に係る電源変動補正部７０および出力部２８の構成例を示すブロック図である。同図に示すように、電源変動補正部７０は、減算回路７１と、平均化回路７２と、減衰回路７５とを備える。また、平均化回路７２は、累積加算器７３および除算器７４で構成されている。

平均化回路７２は、電源変動検出器６５で画素行毎に検出された複数のデジタル電源変動成分を画素行毎に平均化して電源変動平均信号を算出する。より具体的には、累積加算器７３は、電源変動検出部２６ｂにより画素行毎に検出された複数のデジタル電源変動成分を累積し、除算器７４は、当該累積された累積加算電源変動成分を電源変動検出器６５の数で除算する。これにより、平均化回路７２は、電源変動平均信号を算出する。

減衰回路７５は、後段の減算回路７１において、画素信号に重畳された電源変動成分が高精度に除去されるよう、平均化回路７２で算出された電源変動平均信号を、画素３の電荷蓄積部および増幅トランジスタにより規定される画素ゲインに対応させた所定の減衰値で減衰させる。

減算回路７１は、カラム処理部２６ａで画素行毎に検出されたデジタル画素信号から、上記所定の減衰値で減衰させた電源変動平均信号を減算することにより画素信号を補正する。

このようにして補正された画素信号は、出力信号線１７を介して出力部２８へ出力され、映像データＤ１として、外部出力される。

なお、本実施の形態に係る電源変動補正部７０は、減算回路７１および平均化回路７２のほか、減衰回路７５を備える構成としたが、減衰回路７５の減衰機能を減算回路７１に持たせてもよい。つまり、減衰回路７５はなくてもよく、減算回路７１が減衰機能と減算機能とを兼ね備えてもよい。

また、減衰回路７５で規定される所定の減衰値は、平均化回路７２から出力された電源変動平均信号を小さい値へと変換するための値だけでなく、平均化回路７２から出力された電源変動平均信号を大きい値へと変換する値、つまり、増幅機能を有する場合にも適用される。

上記構成によれば、画素３に供給された電源電圧に重畳された外部ノイズによる画質劣化を高精度に低減することが可能となる。

なお、画素３、垂直信号線１９、カラム処理部２６ａ、および電源変動検出部２６ｂは、同一のＬＳＩチップに内蔵され、電源変動補正部７０は、当該ＬＳＩチップに外付けされてもよい。

［４．一般的な固体撮像装置の動作］
次に、一般的な固体撮像装置の動作について、本実施の形態に係る固体撮像装置１の図面を一部用いて説明する。

図４は、固体撮像装置の複数フレーム期間の動作例を示すタイミングチャートである。同図では、第ｋフレームから第（ｋ＋２）フレームまでの参照信号ＲＡＭＰの波形を模式的に表している。１フレームは、ｎ行ｍ列の画素３からなる画素アレイ部１０の第１行から第ｎ行に対応するｎ個の水平走査期間（同図中の１Ｈの期間）からなる。

図５は、実施の形態に係る固体撮像装置１の１水平走査期間の動作例を示すタイミングチャートである。図５の一部を参照して、一般的な固体撮像装置の１水平走査期間の動作を説明する。

１水平走査期間のそれぞれにおいて参照信号ＲＡＭＰは、図４および図５に示すようにダウンカウント期間およびアップカウント期間のそれぞれにおいてランプ波形となる。

ダウンカウント期間は、図３に示された増幅トランジスタＴ１２から出力されるリセット成分Ｖｒｓｔのレベルを示す第１の画素信号をＡＤ変換するための期間である。ダウンカウント期間の開始(ランプ波の変化開始)から電圧比較器２５２の出力が反転するまでの時間がカウンタ部２５４によりダウンカウントされる。このカウント値はアナログのリセット成分ＶｒｓｔのＡＤ変換結果そのものである。

アップカウント期間は、増幅トランジスタＴ１２から出力される、データ成分（信号成分Ｖｓｉｇ＋リセット成分Ｖｒｓｔ）のレベルを示す第２の画素信号をＡＤ変換するための期間である。アップカウント期間の開始(ランプ波の変化開始)から電圧比較器２５２の出力が反転するまでの時間がカウンタ部２５４によりアップカウントされる。このアップカウントは、アナログのデータ成分（Ｖｓｉｇ＋Ｖｒｓｔ）をデジタル値に変換する。このアップカウントは、リセット成分Ｖｒｓｔを示すダウンカウント値を初期値とするので、アップカウント期間の終了時のカウント値は、データ成分（Ｖｓｉｇ＋Ｖｒｓｔ）からリセット成分Ｖｒｓｔを減算するＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関二重検出）の結果を表す。つまり、アップカウント期間の終了時のカウント値は、信号成分Ｖｓｉｇそのものとなる。このように、カラムＡＤ回路２５は、誤差となる各列のクロックスキューやカウンタディレイ等のばらつきを排除して、真の信号レベルＶｓｉｇのみを取り出す、つまり、デジタルＣＤＳを行う。

このような１水平走査期間の動作をｎ行に対して順次行うことにより１フレームの画像が得られる。

［５．従来の固体撮像装置の問題］
図５には、電源配線５１の電圧変動ΔＶｄｄを模式的に図示している。このように電源電圧が変動する場合、増幅トランジスタＴ１２のゲート−ドレイン間の寄生容量Ｃｇｄなどにより、当該電源電圧の変動に浮遊拡散層ＦＤが連動することとなる。この場合、従来の固体撮像装置は、電源変動検出部２６ｂおよび電源変動補正部７０を有していないため、上記電源電圧の変動に起因した画素出力の変動を抑制することができない。これにより、全列共通のノイズ混入を回避できず、電源変動の大きい環境下では、電源変動起因の横線ノイズが発生し、著しく画質劣化することとなる。従来の固体撮像装置における上記不具合について、以下、詳細に説明する。

電圧比較器２５２は、比較反転の際に大きな電流変化を伴い、その結果、比較器電源電圧の電位変化が生じる。これに対し、電圧比較器２５２の電源電圧と電圧比較器２５２の出力との間に、特許文献１に記載された容量素子を設けることにより、後段のソース接地増幅回路のゲート・ソース間電圧を維持できる。これにより、電圧比較器２５２の電源電圧の電位変化による電圧比較器２５２の比較結果が変動することを防ぐことが可能である。しかしながら、従来の固体撮像装置では、例えば、増幅トランジスタＴ１２の寄生容量Ｃｇｄおよび浮遊拡散層ＦＤと電源電圧線との間の寄生容量などにより、浮遊拡散層ＦＤは、電源電圧線に対し寄生容量Ｃｐ１を有することとなる。

また、電源ノイズ等の外乱ノイズにより電源電圧が電圧変動ΔＶｄｄを有する場合、浮遊拡散層ＦＤの寄生容量Ｃｐ１と寄生容量Ｃｆｄとの比によって定まる比率で、浮遊拡散層ＦＤも変動する。つまり、浮遊拡散層ＦＤの変動はフォトダイオードＰＤから転送された信号に混入し、画質劣化が発生する。

例えば、増幅トランジスタＴ１２が、まず、リセット成分Ｖｒｓｔである第１の画素信号を垂直信号線１９へ出力し、その後、信号成分Ｖｓｉｇである第２の画素信号を垂直信号線１９へ出力する場合、第１の画素信号の読み出し期間と第２の画素信号の読み出し期間とで電圧変動ΔＶｄｄの周期が異なることが想定される。つまり、経時変化する電圧変動ΔＶｄｄは、寄生容量Ｃｐ１を介して浮遊拡散層ＦＤに伝播するため、ＣＤＳの精度が低下してしまい、画質劣化が起きる。

ここで、浮遊拡散層ＦＤの容量をＣｆｄ、増幅トランジスタＴ１２のゲインをＧＳＦとした場合、垂直信号線１９に出力される電源変動成分ΔＶｎ１は以下の式１で表される。

つまり、式１は、電源変動成分ΔＶｎ１が、電圧変動ΔＶｄｄに対して、浮遊拡散層ＦＤおよび増幅トランジスタＴ１２により規定される画素ゲイン（Ｇａｉｎ１＝ＧＳＦ×ＣＰ１／（Ｃｆｄ＋Ｃｐ１））を乗じたものであることを表している。電源変動成分ΔＶｎ１は、垂直信号線１９を介してカラム処理部２６ａの電圧比較器２５２に入力される。このとき、例えば、特許文献１に記載された容量素子でよれば、電圧比較器２５２の電源電圧の変動には有効であるが、画素３に印加された電源電圧の変動に起因したノイズは、同じく画素３から出力する画像信号と区別が出来ないため、当該ノイズを削除することができない。つまり、従来の固体撮像装置では、電源ノイズ等の外乱ノイズに対しての画質劣化を抑制出来ない。

［６．実施の形態に係る固体撮像装置の動作］
上述した従来の固体撮像装置に対して、本実施の形態に係る固体撮像装置１は、電源変動検出部２６ｂおよび電源変動補正部７０を備える点が、構成として異なる。以下、本実施の形態に係る固体撮像装置１の動作について、詳細に説明する。

本実施の形態に係る固体撮像装置１では、電源の電圧変動ΔＶｄｄは、図１に示された電源変動検出部２６ｂで検出される。ここで、電源変動検出部２６ｂで検出される電源変動ΔＶｎ２は、増幅トランジスタＴ１２を介さずに、電源配線５１から直接検出されるため、以下の式２で表される。

上記のように、カラム処理部２６ａで検出される電源変動成分ΔＶｎ１と、電源変動検出部２６ｂで検出される電源変動成分ΔＶｎ２とは、浮遊拡散層ＦＤの容量と増幅トランジスタＴ１２のゲインＧＳＦとで規定される画素ゲイン（Ｇａｉｎ１）の比率で異なる。つまり、電源変動補正部７０で検出された電源変動成分ΔＶｎ２に対して、式１の画素ゲイン（Ｇａｉｎ１）をかけて減衰させることにより、電源変動補正部７０で検出された電源変動成分を、有効画素領域で検出された電源変動成分と等しくすることができる。言い換えれば、カラム処理部２６ａで検出された画素信号に対して、電源変動成分ΔＶｎ２に式１の画素ゲイン（Ｇａｉｎ１）をかけたもので減ずることにより、画素信号を高精度に補正できる。この関係は以下の式３で表される。

以下、固体撮像装置１のＣＤＳにおける上記補正動作を、図５を用いて説明する。

まず、１回目の読み出しのため、制御部２０は、カウンタ部２５４のカウント値を設定された初期値にリセットさせるとともに、カウンタ部２５４をダウンカウントモードに設定する。ここで、カウント値の初期値は“０”であっても、任意の値であってもよいものとする。

次に、時刻ｔ４において、垂直走査回路１４は、選択制御線φＳＥＬをＨｉｇｈレベルとし、画素３の選択トランジスタＴ１３をオン状態とする。これにより、選択された画素行Ｖｘが選択される。

また、時刻ｔ４において、垂直走査回路１４は、読み出し制御線φＴＲをＬｏｗレベルとし読み出しトランジスタＴ１０をオフとした状態で、リセット制御線φＲＳをＨｉｇｈレベルとしリセットトランジスタＴ１１をオン状態とする。これにより、各画素３の浮遊拡散層ＦＤの電圧が電源電圧にリセットされる。

次に、一定時間が過ぎてから浮遊拡散層ＦＤの電圧がリセットされたた時刻ｔ５において、垂直走査回路１４は、リセット制御線φＲＳをＬｏｗレベルとしリセットトランジスタＴ１１をオフ状態とする。

このとき、各画素３の浮遊拡散層ＦＤの電圧が増幅トランジスタＴ１２によって増幅され、リセット成分Ｖｒｓｔが垂直信号線１９を介して読み出される。このリセット成分Ｖｒｓｔには、電源電圧からの電源変動成分が重畳されている。リセット成分Ｖｒｓｔのダウンカウント時には、制御部２０は、参照信号生成部２７に対して、参照信号ＲＡＭＰを生成するための制御信号ＣＮ４を供給する。これを受け、参照信号生成部２７は、電圧比較器２５２の一方の入力端子（＋）への比較電圧として、ランプ波を有する参照信号ＲＡＭＰを出力する。

電圧比較器２５２は、時刻ｔ１０〜時刻ｔ１４において、参照信号ＲＡＭＰの電圧と、各列のＡＤＣ入力線４０（ＡＤＩＮｘ）により伝達されるリセット成分（Ｖｒｓｔ）を示す電圧とを比較する。

また、電圧比較器２５２の入力端子（＋）への参照信号ＲＡＭＰのランプ波の変化開始（時刻ｔ１０）と同時に、１回目のカウント動作として、設定された初期値からダウンカウントを開始する。具体的には、電圧比較器２５２における比較時間を、列ごとに配置されたカウンタ部２５４で計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（時刻ｔ１０）、制御部２０からカウンタ部２５４のクロック端子にカウントクロックＣＫ０を供給する。

また、電圧比較器２５２は、参照信号生成部２７からの参照信号ＲＡＭＰとＡＤＣ入力線４０を介して入力される選択されたＶｘ行の画素リセット成分の電圧と電源変動値の合計値（Ｖｒｓｔ＋Ｖｐ１）とを比較し、双方の電圧が同じになったときに、電圧比較器２５２の出力をＨレベルからＬレベルへ反転させる（時刻ｔ１２）。つまり、リセット成分Ｖｒｓｔと電源変動値Ｖｐ１の合計値に応じた電圧と参照信号ＲＡＭＰを比較して、リセット成分Ｖｒｓｔの大きさに対応した時間軸方向の大きさをカウントクロックＣＫ０でカウント（計数）することで、リセット成分Ｖｒｓｔと電源変動値Ｖｐ１の合計値の大きさに対応したカウント値を得る。言い換えれば、カウンタ部２５４は、参照信号ＲＡＭＰ中のランプ波の変化の開始時点をカウンタ部２５４のダウンカウント開始時点として、電圧比較器２５２の出力が反転するまでダウンカウントすることにより、リセット成分Ｖｒｓｔと電源変動値Ｖｐ１の合計値との大きさに対応したカウント値を得る。

また、制御部２０は、所定のダウンカウント期間を経過すると（時刻ｔ１４）、電圧比較器２５２への制御データの供給と、カウンタ部２５４へのカウントクロックＣＫ０の供給とを停止する。これにより、電圧比較器２５２は、参照信号ＲＡＭＰのランプ波生成を停止する。

この１回目の読み出し時は、選択されたＶｘ行の画素信号電圧におけるリセット成分Ｖｒｓｔを電圧比較器２５２で検知してカウント動作を行っているので、画素３のリセット成分Ｖｒｓｔを読み出していることになる。

このようにして、カラムＡＤ回路２５は、垂直信号線１９の出力信号を、ＣＤＳにより読み取る（時刻ｔ１４）。

なお、電源変動成分がマイナスであっても検出できるように参照信号ＲＡＭＰのランプ波の変化開始のタイミングにおいて、オフセット値（ダウンカウント期間の開始時刻ｔ１０、アップカウント期間の開始時刻ｔ２０）を設定してもよい。

次に、画素信号のリセット成分のＡＤ変換が終了すると、続いて２回目の画素信号読み出し動作を開始する。また、２回目の読み出し時には、リセット成分Ｖｒｓｔに加えて、画素３ごとの入射光量に応じた信号成分Ｖｓｉｇを読み出す動作を行う。１回目の読み出しと異なる点は、カウンタ部２５４をアップカウントモードに設定する点である。

具体的には、時刻ｔ１６において、垂直走査回路１４は、読み出し制御線φＴＲをＨｉｇｈレベルとし読み出しトランジスタＴ１０をオン状態とする。これにより、フォトダイオードＰＤに蓄積された全ての光電荷は、浮遊拡散層ＦＤに伝達される。その後、垂直走査回路１４は、読み出し制御線φＴＲをＬｏｗレベルとし読み出しトランジスタＴ１０をオフ状態とする。このとき、増幅トランジスタＴ１２のデータ成分と電源変動値の合計値（Ｖｒｓｔ＋Ｖｓｉｇ）＋Ｖｐ２が垂直信号線１９を介して読み出される。この場合も、上記１回目の読み出し時と同様に、電源電圧の変動成分が垂直信号線１９に重畳される。この状態で、カウンタ部２５４はアップカウントする。このアップカウント時には、参照信号生成部２７からのランプ波である参照信号ＲＡＭＰが、電圧比較器２５２の一方の入力端子（＋）へ入力され、また、データ成分と電源変動値の合計値（Ｖｒｓｔ＋Ｖｓｉｇ）＋Ｖｐ２が、各列のＡＤＣ入力線４０（ＡＤＩＮｘ）を介して入力され、双方の電圧比較を電圧比較器２５２にて行う。このとき、電圧比較器２５２の一方の入力端子（＋）への参照信号ＲＡＭＰの入力と同時に、電圧比較器２５２における比較時間を、カウンタ部２４を利用して計測するために、参照信号生成部２７から発せられるランプ波形電圧に同期して（時刻ｔ２０）、カウンタ部２４は、２回目のカウント動作として、ダウンカウントが停止したカウント値から、アップカウントを開始する。

また、電圧比較器２５２は、上記双方の電圧が同じになったときに、コンパレータ出力をＨレベルからＬレベルへ反転させる（時刻ｔ２３）。

このようにして、カラムＡＤ回路２５は、垂直信号線１９の出力信号を、ＣＤＳにより読み取る（時刻ｔ２４）。

つまり、時刻ｔ２０〜時刻ｔ２４では、データ成分と電源変動値の合計値（Ｖｒｓｔ＋Ｖｓｉｇ）＋Ｖｐ２に応じた電圧信号と参照信号ＲＡＭＰとを比較して、信号成分と電源変動値の合計値Ｖｓｉｇ＋（Ｖｐ２−Ｖｐ１）の大きさに対応した時間軸方向の大きさをカウントクロックＣＫ０でカウント（計数）する。このように、デジタルＣＤＳにより、カウンタ部２５４の設定を、リセット成分と電源変動値の合計値（Ｖｒｓｔ）＋Ｖｐ１を読み出すときにはダウンカウントとし、データ成分と電源変動値の合計値（Ｖｒｓｔ＋Ｖｓｉｇ＋Ｖｐ２）を読み出すときにはアップカウントとする。これにより、カウンタ部２５４内で自動的に減算が行われ、信号成分と電源変動値の合計値Ｖｓｉｇ＋（Ｖｐ２−Ｖｐ１）に相当するカウント値を得ることが可能となる。

ここで、出力された電源変動成分（Ｖｐ２−Ｖｐ１）は、上記式１で示されたΔＶｎ１に相当する。

ＡＤ変換されたデータＶｓｉｇ＋（Ｖｐ２−Ｖｐ１）はメモリ２５６に保持される。つまり、カウンタ部２５４の動作前（時刻ｔ３０）に、制御部２０からメモリ転送指示パルス制御信号ＣＮ８に基づき、前行のＶｘ−１のカウント結果がメモリ２５６に転送される。

以上より、カラムＡＤ回路２５は、全ての画素行Ｖｘの画素読み出し時に対してデジタルＣＤＳを実行する。

一方、電源変動検出部２６ｂでは、第２列信号線６９は、画素３を介さずに直接的に電源配線５１に接続されるので、電源変動成分ΔＶｄｄは増幅されない（式１の画素ゲインＧａｉｎ１が掛からない）。このため、同様な読み出し動作が行われて、時刻ｔ２２でアップカウントが終了したときのＡＤ変換データは、電源変動成分ΔＶｄｄ（＝（Ｖｐ２−Ｖｐ１）／Ｇａｉｎ１）となっている。

カラム処理部２６ａは、垂直信号線１９から伝達された画素信号をＣＤＳにより検出し、電源変動検出部２６ｂは、カラム処理部２６ａによる画素信号の検出タイミングと同じタイミングで電源変動成分をＣＤＳにより検出する。

なお、図５では、上記動作の理解を容易にするため、かつ、影響が軽微であるため、Ｇａｉｎ１＝１として、カラム処理部２６ａに入力されるＡＤＣ入力線４０の電圧、および、電源変動検出部２６ｂに入力される第２列信号線６９の電圧を表している。これは、カラム処理部２６ａおよび電源変動検出部２６ｂに入力される電源変動成分ΔＶｄｄの振幅が、Ｇａｉｎ１の倍率で異なっている場合、ダウンカウントの終了時刻ｔ１２の時間誤差、およびアップカウントの終了時刻ｔ２２とｔ２３の時間誤差が、電源変動の周期に比べて十分に小さいことによるものである。また、アップカウントが終了する時刻は、電源変動検出部２６ｂでは時刻ｔ２２である。一方、カラム処理部２６ａでは、ダーク状態（信号成分Ｖｓｉｇ＝０）のときは同様に時刻ｔ２２であるが、明時（信号成分Ｖｓｉｇ≠０）のときは時刻ｔ２３である。つまり、時刻ｔ２２および時刻ｔ２３においては、電源変動には時間差があるため位相が異なり、電源変動値が完全には等しくならないためである。

電源変動が視覚的に現れやすいのはダーク状態〜低照度状態であり、このときは、カラム処理部２６ａ（Ｈ０〜Ｈｍ）のアップカウント終了時刻ｔ２２と電源変動検出部２６ｂ（ＨＡ〜Ｈｎ）のアップカウント終了時刻ｔ２２との電源変動の位相がほぼ等しいために補正される。

一方、明時のときは、電源変動が視覚的に現れにくいため、カラム処理部２６ａ（Ｈ０〜Ｈｍ）のアップカウント終了時刻ｔ２２と電源変動検出部２６ｂ（ＨＡ〜Ｈｎ）のアップカウント終了時刻ｔ２３との時間差に依存した電源変動値の誤差は問題ないと考えられる。

以上のように、本実施の形態に係る固体撮像装置１では、図５に示すように、各画素行Ｖｘの画素３の読み出しを行う１水平走査期間は、ＡＤ変換するダウンカウント期間とアップカウント期間とで構成される。

［７．固体撮像装置の補正方法］
本実施の形態に係る固体撮像装置１では、従来の固体撮像装置と比較して、電源変動検出部２６ｂおよび電源変動補正部７０を備えていることを特徴としており、画素信号に重畳した電源変動成分を補正により低減することができる。以下に、本実施の形態に係る固体撮像装置１の補正方法について説明する。

電源変動成分ΔＶｄｄが微弱である場合には、ランダムノイズに埋もれてしまい正しく検出できないおそれがある。このため、水平ライン毎の電源変動成分ΔＶｄｄを精度良く算出するには、図３に示された平均化回路７２により、水平ライン毎に、選択された行の列毎に異なるランダムノイズをキャンセルして平均化する必要がある。そして、平均化回路７２の算出結果を、減衰回路７５および減算回路７１を用いて、画素３から出力されてきた各信号から減ずれば、デジタルＣＤＳによって取り除くことが困難な比較的高い周波数の横線ノイズを補正して低減することが可能となる。つまり、本実施の形態のノイズ補正により、横線ノイズは低減され、理論的にはゼロにすることが可能となる。以下、図６Ａ〜６Ｃを用いて説明する。

図６Ａは、実施の形態に係る固体撮像装置１の補正方法を説明する動作フローチャートである。また、図６Ｂは、実施の形態に係る固体撮像装置１の電源変動成分平均化処理を説明する動作フローチャートであり、図６Ｃは、実施の形態に係る固体撮像装置１の画素信号補正処理を説明する動作フローチャートである。

図６Ａに示すように、実施の形態に係る固体撮像装置１の補正方法は、電源変動成分ΔＶｄｄを平均化処理し（Ｓ１）、画素信号補正処理を行う（Ｓ２）。

まず、平均化処理（Ｓ１）について、図６Ｂを用いて説明する。

平均化処理の前に、制御部２０は、制御信号ＣＮ１０を出力し、平均化回路７２、減衰回路７５および減算回路７１をリセットする。その後、行毎に電源変動成分ΔＶｄｄの平均化処理を実行する（Ｓ１）。

まず、制御部２０は、画素アレイ部１０の１行分について、電源変動検出部２６ｂで検出された各列の電源変動成分が各電源変動検出器６５から順に水平信号線１８を介して電源変動補正部７０に読み出す（Ｓ１０）。

次に、制御部２０は、累積加算器７３により、各列の電源変動成分を累積加算し、累積加算された電源変動成分を、除算器７４により累積加算が行われた電源変動検出器６５の列数で除算し、電源変動成分の累積加算平均値を産出する（Ｓ１１）。これにより、当該行における電源変動平均信号が算出される。

次に、制御部２０は、減衰回路７５により、平均化回路７２で算出された電源変動平均信号に対して、画素３の電荷蓄積部および増幅トランジスタでの電圧変換率とで規定される画素ゲインＧａｉｎ１を乗じた電源変動平均信号を算出する（Ｓ１２）。

次に、制御部２０は、電源変動補正部７０に対して、減衰回路７５で算出された電源変動平均信号を、当該行の最初の列Ｈ０から最終列Ｈｍまでの画素信号が電源変動補正部７０に伝達されるまでの間、保持させる（Ｓ１３）。以上のステップＳ１０〜Ｓ１３が平均化処理（Ｓ１）に相当する。

次に、画素信号補正処理（Ｓ２）について、図６Ｃを用いて説明する。

まず、制御部２０は、１行における列Ｈ０に対応する画素信号を、水平信号線１８を介して電源変動補正部７０の減算回路７１に読み出す（Ｓ２０）。

次に、制御部２０は、減算回路７１において、１行における列Ｈ０に対応する画素信号から、対応する電源変動平均信号を減算する。（Ｓ２１）。

次に、制御部２０は、減算回路７１で減算処理された、補正後の画素信号を出力信号線１７に出力させる（Ｓ２２）。

上記ステップＳ２０〜ステップＳ２２の動作を、列Ｈ１〜列Ｈｍについても同様に実行させ、１行分の画像信号が全て補正されて映像データＤ１が得られる。その後、各行についても同様に、画素信号の補正を行う。

なお、電源変動検出部２６ｂの列数が２のｎ乗（２、４、８、１６、・・・）の場合は、平均化回路７２をビットシフトで代用することもできる。

上述したように、本実施の形態に係る固体撮像装置１の補正方法では、まず、１行分の全ての画素列の電源変動成分ΔＶｄｄが水平信号線１８に伝達された後、当該行の各列の画素信号が各カラムＡＤ回路２５から水平信号線１８に順に伝達されて補正される。つまり、制御部２０は、電源変動検出部２６ｂで検出した電源変動成分の検出信号を、カラム処理部２６ａで検出した画素信号よりも前に、電源変動補正部７０に出力させる。そして、上記水平走査期間を各行で実行することで１フレームの映像データを映像データ端子Ｄ１に出力することによりシーケンスが終了することになる。

上述した本実施の形態に係る固体撮像装置１の補正方法によれば、画素３に供給された電源電圧に重畳された外部ノイズによる画質劣化を高精度に低減することが可能となる。

なお、本実施の形態に係る固体撮像装置１の補正方法は、上記補正方法に限定されない。

図７は、実施の形態の変形例１に係る固体撮像装置の補正方法を説明する動作フローチャートである。本変形例に係る補正方法は、実施の形態に係る補正方法と比較して、カラム処理部２６ａから電源変動補正部７０への画素信号の読み出し、および、電源変動検出部２６ｂから電源変動補正部７０への電源変動成分ΔＶｄｄの読み出しの順序が異なる。

まず、制御部２０は、１行における列Ｈ０に対応する画素信号を、水平信号線１８を介して電源変動補正部７０に読み出す（Ｓ３１）。

上記ステップＳ３１の動作を、列Ｈ１〜列Ｈｍについても同様に実行させる。

次に、制御部２０は、上記ステップＳ３１で読み出した１行分の画素信号を、当該行の電源変動平均信号が電源変動補正部７０で算出されるまでの間、保持させる（Ｓ３２）。

次に、制御部２０は、画素アレイ部１０の１行分について、電源変動検出部２６ｂで検出された各列の電源変動成分が各電源変動検出器６５から順に水平信号線１８を介して電源変動補正部７０に読み出す（Ｓ４１）。

次に、制御部２０は、累積加算器７３により、各列の電源変動成分を累積加算し、累積加算された電源変動成分を、除算器７４により累積加算が行われた電源変動検出器６５の列数で除算し、電源変動成分の累積加算平均値を産出する（Ｓ４２）。これにより、当該行における電源変動平均信号が算出される。

次に、制御部２０は、減衰回路７５により、平均化回路７２で算出された電源変動平均信号に対して、画素３の浮遊拡散層ＦＤおよび増幅トランジスタＴ１２により規定される画素ゲインＧａｉｎ１を乗じた電源変動平均信号を算出する（Ｓ４３）。

次に、制御部２０は、電源変動補正部７０に対して、予め保持されていた１行における列Ｈ０に対応する画素信号を減算回路７１に読み出す（Ｓ５１）。

次に、制御部２０は、減算回路７１において、１行における列Ｈ０に対応する画素信号から、対応する電源変動平均信号を減算する。（Ｓ５２）。

次に、制御部２０は、減算回路７１で減算処理された、補正後の１行における列Ｈ０に対応する画素信号を出力信号線１７に出力させる（Ｓ５３）。

上記ステップＳ５１〜Ｓ５３の動作を、列Ｈ１〜列Ｈｍについても同様に実行させる。

上述した本変形例に係る固体撮像装置１の補正方法によれば、画素３に供給された電源電圧に重畳された外部ノイズによる画質劣化を高精度に低減することが可能となる。

［８．変形例に係る画素３の回路構成］
図８は、実施の形態の変形例２に係る画素３Ａの回路構成の一例を示す図である。画素３Ａは、実施の形態に係る画素３と比較して、浮遊拡散層ＦＤの容量値を切り替えることが可能な機能を有する構成が異なる。以下、本変形例に係る画素３Ａについて、実施の形態に係る画素３と同じ点は説明を省略し、異なる点を中心に説明する。

画素３Ａは、画素３が有する構成要素の他、浮遊拡散層ＦＤに、スイッチを介して付加容量Ｃｆｄ２が接続される。これにより、本変形例に係る画素３Ａは、画素ゲインを切り替えることが可能である。スイッチは、垂直走査回路１４によりゲイン制御線φＧＣを介して導通および非道通が切り替えられる。

スイッチが非道通状態の場合、画素３Ａの画素ゲインは、式１で規定されたＧａｉｎ１となる。一方、スイッチが導通状態の場合、画素３Ａの画素ゲインは、以下の式４で表される。

この画素３Ａに対する電源変動補正部７０については、減衰回路７５が、Ｇａｉｎ１およびＧａｉｎ２の異なる２つの減衰値を有する構成とすればよい。

まず、ゲイン制御線φＧＣがＬｏｗレベルの場合、スイッチは非道通状態となり画素ゲインは高いほうのＧａｉｎ１が選択される。一方、ゲイン制御線φＧＣがＨｉｇｈレベルの場合、スイッチは道通状態となりで画素ゲインは低いほうのＧａｉｎ２が選択される。

このスイッチ動作に呼応させて、制御部２０は、スイッチの切り替えと、電源変動補正部７０の減衰回路７５の減衰値の切り替えとを連動させてもよい。

つまり、スイッチを非道通状態とする場合には、減衰回路７５の減衰値としてＧａｉｎ１を選択し、スイッチを道通状態とする場合には、減衰回路７５の減衰値としてＧａｉｎ２を選択する。

上記構成によれば、ゲイン制御線φＧＣにより、画素ゲインが変更された場合であっても、減衰回路７５の減衰値を適宜選択することにより、高精度に電源変動値を補正することが可能となる。

［９．カメラ］
上記の実施の形態およびその変形例に係る固体撮像装置１は、カメラ（撮像装置）に用いられる。

図９は、本実施の形態に係る固体撮像装置１を備えたカメラ（撮像装置）の構成の一例を示すブロック図である。同図のカメラ（撮像装置）は、固体撮像装置１と、レンズ６１と、信号処理回路６３と、システムコントローラ６４とを備える。

上記構成によれば、画素に供給された電源電圧に重畳された外部ノイズによる画質劣化が高精度に低減されたカメラ（撮像装置）を提供することが可能となる。

（その他の実施の形態）
本発明に係る固体撮像装置及び撮像装置は、上記実施の形態に限定されるものではない。上記実施の形態および変形例における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態および変形例に対して本発明の趣旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像装置を内蔵した各種機器も本発明に含まれる。

また、固体撮像装置１において、画素３は半導体基板の表面、すなわち、トランジスタのゲート端子及び配線が形成された面と同じ面側に形成されているが、画素３が半導体基板の裏面、すなわちトランジスタのゲート端子及び配線が形成された面に対して裏面側に形成される、いわゆる、裏面照射型イメージセンサ（裏面照射型固体撮像装置）の構造を用いてもよい。

また、固体撮像装置１において、画素３内の受光素子としてフォトダイオード（空乏型ｐ−ｎ接合フォトダイオード）ＰＤを用いたが、それに限定されるものではなく、その他の受光素子（一例として、フォトゲート下の電界が誘起した空乏領域）であってもよい。

また、第２列信号線６９のノイズばらつきや水平ライン毎のランダムノイズをキャンセルするには、電源変動検出部２６ｂを構成する電源変動検出器６５は多いほうが好ましいが、電源変動検出器６５は少なくとも１つあればよい。これにより、画素３に供給された電源電圧に重畳された外部ノイズによる画質劣化を高精度に低減することが可能となる。

また、撮像領域が有する画素３の構成においては、選択トランジスタを用いずにフローティングディフュージョン電位で画素選択する構成でもよい。また、リセットトランジスタ及びソースフォロワトランジスタを複数画素で共有化する単位セルであってもよい。

また、上記実施の形態に係る制御部２０、カラム処理部２６ａ、電源変動検出部２６ｂ、および電源変動補正部７０などは典型的には集積回路であるＬＳＩとして実現されてもよい。制御部２０、カラム処理部２６ａ、電源変動検出部２６ｂ、および電源変動補正部７０などの各処理部は個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。

また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。

本開示は、画素に供給された電源電圧に起因した外部ノイズによる画質劣化を抑制でき、例えば、ＣＭＯＳ固体撮像装置、デジタルスチルカメラ、ムービーカメラ、カメラ付き携帯電話機、監視カメラ、車載カメラ及び医療用カメラ等、様々なカメラシステムに適用できる。

１ 固体撮像装置
３、３Ａ 画素
５ａ、５ｂ、５ｃ 端子
１０ 画素アレイ部
１２ 水平走査回路
１４ 垂直走査回路
１５ 水平走査線群
１７ 出力信号線
１８ 水平信号線
１９ 垂直信号線
２０ 制御部
２５ カラムＡＤ回路
２６ａ カラム処理部
２６ｂ 電源変動検出部
２７ 参照信号生成部
２８ 出力部
３０ ロード電流源
４０ ＡＤＣ入力線
５１ 電源配線
６１ レンズ
６３ 信号処理回路
６４ システムコントローラ
７０ 電源変動補正部
７１ 減算回路
７２ 平均化回路
７３ 累積加算器
７４ 除算器
７５ 減衰回路
２５２ 電圧比較器
２５４ カウンタ部
２５６ メモリ

Claims (12)

1. 画素信号を生成する画素と、
   前記画素信号を検出する第１検出部と、
   複数の前記画素が行方向に配列される画素行に対応して電源変動成分を検出する第２検出部と、
   前記電源変動成分を用いて前記第１検出部により検出される前記画素信号を前記画素行毎に補正する補正部と、を備え、
   前記補正部は、
   前記電源変動成分を平均化して電源変動平均信号を算出する平均化回路と、
   前記電源変動平均信号を前記画素信号に対応する所定の減衰値で減衰させる減衰回路と、
   前記画素信号から前記所定の減衰値で減衰させた前記電源変動平均信号を減算することにより前記画素信号を補正する減算回路と、を備える
   固体撮像装置。
2. 前記電源変動成分は、電源電圧の変動に起因する成分である
   請求項１に記載の固体撮像装置。
3. 前記第２検出部は、前記電源変動成分を前記画素行に対応して検出する電源変動検出器を備える
   請求項１または２に記載の固体撮像装置。
4. さらに、
   前記電源変動成分の検出信号を、前記第１検出部で検出した画素信号よりも前に、前記補正部に出力させる制御部を備える
   請求項１〜３のいずれか１項に記載の固体撮像装置。
5. 前記第１検出部は、前記画素信号を相関二重検出することにより検出し、
   前記第２検出部は、前記第１検出部による前記画素信号の検出タイミングと同じタイミングで前記電源変動成分を相関二重検出することにより検出する
   請求項４に記載の固体撮像装置。
6. 前記補正部は、前記画素行毎の前記画素信号が前記第１検出部から出力されるまでの間、対応する前記画素行の前記電源変動平均信号を保持し、
   前記減算回路は、前記画素行毎に検出された前記画素信号から、前記所定の減衰値で減衰させた前記電源変動平均信号を減算することにより前記画素信号を補正する
   請求項１〜５のいずれか１項に記載の固体撮像装置。
7. 前記画素は、
   入射光に応じた光電変換を行う受光部と、
   前記受光部で変換されて生成された電荷を蓄積し、当該電荷を保持する電荷蓄積部と、
   前記電荷蓄積部で保持された電荷に対応する電圧を増幅し、当該増幅された電圧を前記画素信号として出力する増幅部とを備え、
   前記所定の減衰値は、前記電荷蓄積部および前記増幅部により規定される画素ゲインに対応した値である
   請求項１〜６のいずれか１項に記載の固体撮像装置。
8. 前記画素は、さらに、
   前記電荷蓄積部への付加容量の接続を切り替えるスイッチ素子を備え、
   前記固体撮像装置は、前記スイッチ素子の切り替えと前記所定の減衰値の切り替えとを連動させる
   請求項７に記載の固体撮像装置。
9. 列方向に伝達される前記画素信号をデジタル信号に変換し相関二重検出することにより前記画素信号を検出する第１のＡＤ変換回路を備え、
   前記電源変動検出器は、前記電源変動成分をデジタル信号に変換し相関二重検出することにより前記電源変動成分を検出する第２のＡＤ変換回路である
   請求項３に記載の固体撮像装置。
10. さらに、
    前記第１のＡＤ変換回路、および、前記第２のＡＤ変換回路においてデジタル変換するためのランプ信号を生成する参照信号生成部を備え、
    前記参照信号生成部は、前記第２検出部で検出された前記電源変動成分が負の信号である場合に、オフセットされた前記ランプ信号を出力する
    請求項９に記載の固体撮像装置。
11. 前記画素、前記第１検出部、および前記第２検出部は、同一のＬＳＩチップに内蔵され、
    前記補正部は、前記ＬＳＩチップに外付けされる
    請求項１〜１０のいずれか１項に記載の固体撮像装置。
12. 請求項１〜１１のいずれか１項に記載の固体撮像装置を備えた
    撮像装置。

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