WO2020090459A1 - 固体撮像装置、及び電子機器 - Google Patents

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WO2020090459A1
WO2020090459A1 PCT/JP2019/040575 JP2019040575W WO2020090459A1 WO 2020090459 A1 WO2020090459 A1 WO 2020090459A1 JP 2019040575 W JP2019040575 W JP 2019040575W WO 2020090459 A1 WO2020090459 A1 WO 2020090459A1
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WO
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unit
comparison
column
pixel
circuit
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PCT/JP2019/040575
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English (en)
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隆 細江
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • the present disclosure relates to a solid-state imaging device and electronic equipment, and more particularly to a solid-state imaging device and electronic equipment capable of reducing power consumption.
  • CMOS Complementary Metal Oxide Semiconductor
  • IoT Internet of Things
  • mobile devices have low power consumption. Is required.
  • the present applicant has previously proposed a technique for reducing power consumption in an image sensor of a column ADC (Analog to Digital Converter) system (for example, see Patent Document 1).
  • the present disclosure has been made in view of such a situation, and makes it possible to reduce power consumption.
  • a solid-state imaging device includes a pixel array unit in which a plurality of pixels are two-dimensionally arranged, and an AD conversion unit that AD-converts pixel signals read from the pixels.
  • a comparison unit that compares the pixel signal with a reference signal; a counter unit that is shared by the plurality of comparison units; and a plurality of the comparison units that are compared by the counter unit based on comparison results by the plurality of comparison units.
  • a logic circuit section for performing a logical operation for counting the comparison result of each comparison section of the comparison section in a distinguishable manner and outputting the calculation result to the counter section, and the counter section outputs from the logic circuit section. It is a solid-state imaging device that counts the calculated results.
  • An electronic device includes a pixel array unit in which a plurality of pixels are two-dimensionally arranged, and an AD conversion unit that AD-converts a pixel signal read from the pixel. Is a comparison unit that compares the pixel signal and a reference signal, a counter unit shared by the plurality of comparison units, and a plurality of comparison units by the counter unit based on comparison results by the plurality of comparison units. And a logic circuit unit for performing a logical operation to count the comparison result of each comparison unit in a distinguishable manner and outputting the operation result to the counter unit, wherein the counter unit is output from the logic circuit unit.
  • the electronic device includes a solid-state imaging device that counts the calculation results.
  • the comparison unit compares the pixel signal with the reference signal
  • the logic circuit unit uses the plurality of comparison units based on the comparison result of the plurality of comparison units.
  • the counter unit shared by performs a logical operation for counting the comparison results of the comparison units of the plurality of comparison units in a distinguishable manner, outputs the calculation result to the counter unit, and the counter unit causes the logic circuit unit to output the result. The output calculation result is counted.
  • the solid-state imaging device or the electronic device according to the one aspect of the present disclosure may be an independent device, or may be an internal block configuring one device.
  • FIG. 20 is a block diagram showing an example of a configuration of a solid-state imaging device to which the technology according to the present disclosure is applied.
  • FIG. 20 is a diagram showing an example of a configuration of a column AD conversion unit to which the technology according to the present disclosure is applied.
  • It is a figure which shows the example of a detailed structure of the column AD conversion part of FIG. 5 is a timing chart showing an example of the operation of the column AD conversion unit in FIG. 4.
  • FIG. 20 is a block diagram showing another example of a configuration of a solid-state imaging device to which the technology according to the present disclosure is applied. It is a figure which shows the 1st example of another structure of the logic circuit part in a column AD conversion part. It is a figure which shows the 2nd example of another structure of the logic circuit part in a column AD conversion part.
  • FIG. 20 is a block diagram showing another example of a configuration of a solid-state imaging device to which the technology according to the present disclosure is applied. It is a figure which shows the detailed structure of the column AD conversion part of FIG.
  • FIG. 13 is a timing chart showing an example of the operation of the column AD conversion unit in FIG. 12. It is a figure which shows the example of a structure of the pixel AD conversion part which employ
  • FIG. 20 is a block diagram illustrating an example of a configuration of an electronic device including a solid-state imaging device to which the technology according to the present disclosure is applied. It is a figure which shows the usage example of the solid-state imaging device to which the technique which concerns on this indication is applied. It is a block diagram showing an example of a schematic structure of a vehicle control system. It is explanatory drawing which shows an example of the installation position of a vehicle exterior information detection part and an imaging part.
  • First Embodiment Basic Configuration 2.
  • Second embodiment configuration shared for each pixel color
  • Third Embodiment Configuration Using Another Logic Circuit 4.
  • Fourth embodiment configuration shared by a plurality of columns
  • Fifth Embodiment Configuration Using Pixel ADC Method 6.
  • Sixth Embodiment Arrangement of Pixel Parts Arranged 7.
  • Modification Configuration of electronic device 9.
  • FIG. 1 is a block diagram showing the configuration of the solid-state imaging device.
  • the solid-state imaging device 90 of FIG. 1 is composed of, for example, an image sensor using CMOS (Complementary Metal Oxide Semiconductor).
  • CMOS Complementary Metal Oxide Semiconductor
  • the solid-state imaging device 90 includes a pixel array unit 91, a vertical scanning unit 92, a control unit 93, a column AD conversion unit 94, a horizontal scanning unit 95, a sense amplifier 96, a digital calculation unit 97, and an I / F unit 98. Composed of.
  • the pixel array unit 91 a plurality of pixels 900 are arranged in a two-dimensional form (matrix form).
  • the pixel 900 includes a photodiode (PD: Photodiode) as a photoelectric conversion unit and a plurality of pixel transistors.
  • the pixel transistor includes a transfer transistor, a reset transistor, an amplification transistor, and a selection transistor.
  • the i-th row and the j-th column (i, j: an integer of 1 or more) of the pixels 900 arranged in the pixel array unit 91 are described as a pixel 900-ij. This notation is the same in other figures described later.
  • the vertical scanning unit 92 includes, for example, a shift register, selects a predetermined pixel drive line 911-i, and supplies a pulse for driving the pixel 900-ij to the selected pixel drive line 911-i,
  • the pixels 900-ij are driven row by row. That is, the vertical scanning unit 92 sequentially selectively scans each pixel 900-ij of the pixel array unit 91 in a row unit in the vertical direction, and the signal charge (corresponding to the received light amount in the photodiode of each pixel 900-ij ( A pixel signal based on (charge) is supplied to the column AD conversion unit 94 through the vertical signal line 912-j.
  • the control unit 93 controls the operation of each unit of the solid-state imaging device 90.
  • the control unit 93 generates a timing control signal and a clock signal, and supplies them to the vertical scanning unit 92, the column AD conversion unit 94, the horizontal scanning unit 95, and the like.
  • the control unit 93 includes a timing generation unit 921 and a clock generation unit 922.
  • the timing generation unit 921 generates a timing control signal that serves as a reference for the operation of the column AD conversion unit 94 and the like.
  • the clock generation unit 922 generates a clock signal that serves as a reference for the operation of the column AD conversion unit 94 and the like.
  • the column AD conversion unit 94 is arranged for each column of the pixels 900-ij, and performs AD (Analog Digital) conversion on the signals output from the pixels 900-ij for one row for each pixel column.
  • the column AD converter 94 has a plurality of column ADCs arranged for each pixel column.
  • Each column ADC includes a comparison unit 932-j, a counter unit 933-j, and a memory unit 934-j.
  • the comparison unit 932-j compares the ramp wave (reference signal) from the DAC 931 with the pixel signal from the pixel 900-ij, and outputs a comparison signal indicating the comparison result to the counter unit 933-j.
  • the counter unit 933-j counts a predetermined clock signal according to the comparison unit 932-j and outputs the count value to the memory unit 934-j.
  • the count value held in the memory unit 934-j is appropriately read and processed as a data signal.
  • the read current control unit 930 is connected to the pixel transistor of the pixel 900-ij via the vertical signal line 912-j and controls the current when reading the pixel signal from the pixel 900-ij.
  • the horizontal scanning unit 95 is configured by a shift register, for example, and sequentially outputs the horizontal scanning pulse to sequentially select each of the column AD conversion units 94, and outputs a data signal from each of the column AD conversion units 94 to a horizontal signal line. Output to 935. This data signal is output to the digital arithmetic unit 97 via the sense amplifier 96.
  • the digital calculation unit 97 performs various digital signal processing on the data signals sequentially supplied from each of the column AD conversion units 94 through the horizontal signal line 935, and outputs the resulting pixel data to the I / F unit 98. To an external circuit (not shown).
  • the solid-state imaging device 90 (FIG. 1) configured as described above includes an image sensor called a column AD method in which ADCs (column ADCs) of the column AD conversion units 94 that perform AD conversion processing are arranged for each pixel row (for example, , CMOS image sensor).
  • ADCs column ADCs
  • CMOS image sensor for example, CMOS image sensor
  • FIG. 2 shows a detailed configuration of the column AD conversion unit 94 of FIG. Note that FIG. 2 illustrates the first to fourth column ADCs among the plurality of column ADCs in the column AD converter 94. These column ADCs perform single slope AD conversion.
  • the ramp wave from the DAC 931 and the pixel signal from the vertical signal line 912-1 are input to the comparison unit 932-1.
  • the DAC 931 generates a ramp wave (Ramp) as a reference signal and inputs it to the comparison unit 932-1. Further, the pixels 900-11 to 900-i1 are connected to the vertical signal line 912-1.
  • the comparison unit 932-1 compares the reference signal from the DAC 931 with the pixel signal from the pixel 900-i1 and outputs a comparison signal indicating the comparison result to the counter unit 933-1.
  • the counter unit 933-1 counts a predetermined clock signal according to the comparison signal input from the comparison unit 932-1 and outputs the count value to the memory unit 934-1 (FIG. 1).
  • the comparing units 932-2 to 932-4 the reference signal from the DAC 931 and the pixel signals from the pixels 900-i2 to 900-i4 are compared, and the comparison signals are compared.
  • predetermined clock signals are respectively counted according to the comparison signals input from the comparison units 932-2 to 932-4, and their count values are counted. Are output to the memory units 934-2 to 934-4 (FIG. 1), respectively.
  • FIG. 3 shows a timing chart when the column AD converter 94 focuses on the column ADCs of the first and second columns.
  • a of FIG. 3 shows a timing chart of the reference signal (Ramp) and the pixel signal (VSL) which are compared by the comparison unit 932-1
  • B of FIG. 3 is a comparison signal of the comparison unit 932-1.
  • a timing chart of V A (“V A ” in FIG. 2) is shown. That is, the voltage level of the comparison signal V A becomes H level or L level depending on the level of the pixel signal input via the vertical signal line 912-1.
  • 3C is a timing chart of the reference signal (Ramp) and the pixel signal (VSL) compared by the comparison unit 932-2
  • D of FIG. 3 is the comparison signal V B of the comparison unit 932-2.
  • V B in FIG. 2 timing chart is shown. That is, the voltage level of the comparison signal V B becomes H level or L level depending on the level of the pixel signal input via the vertical signal line 912-2.
  • E of FIG. 3 shows a timing chart of the comparison signal V A counted by the counter unit 933-1
  • F of FIG. 3 shows a timing chart of the comparison signal V B counted by the counter unit 933-2. Shows.
  • the rising of the voltage level of the comparison signal V A at time t12 (change from the L level to the H level of B in FIG. 3) occurs.
  • the counting is started in response to the falling of the voltage level of the comparison signal V A at time t13 (change from H level to L level of B in FIG. 3).
  • the period from the time t12 to the time t13 (the period hatched with E in FIG. 3) is set as the valid period of the counter unit 933-1, and the counting operation is performed within this valid period.
  • the counter unit 933-2 responds to the rise of the voltage level of the comparison signal V B at time t12 (change from the L level of D in FIG. 3 to the H level).
  • the counting is started in response to the falling of the voltage level of the comparison signal V B at time t14 (change from H level to L level of D in FIG. 3).
  • the period from time t12 to time t14 (the period hatched with F in FIG. 3) is the valid period of the counter unit 933-2, and the counting operation is performed within this valid period.
  • the counter operation is independently performed for each column ADC provided for each column of the pixels 900 arranged in the pixel array unit 91, Each column ADC performs counting operation within the valid period. Therefore, in each column ADC, if the number of bits corresponding to the valid period increases, the count number also increases accordingly, and the power consumption in the column AD conversion unit 94 increases in proportion to the number of column ADCs. Will be done.
  • each column ADC shares a counter unit with other column ADCs so that power consumption is reduced.
  • FIG. 4 is a block diagram showing an example of the configuration of a solid-state imaging device to which the technology according to the present disclosure is applied.
  • the solid-state imaging device 10A is composed of, for example, an image sensor using a CMOS, and captures incident light (image light) from a subject through an optical lens system (not shown) to form an image on the imaging surface.
  • the light amount of the incident light formed into an image is converted into an electric signal for each pixel and is output as a pixel signal.
  • the pixel array unit 11 to the I / F unit 18 correspond to the pixel array unit 91 to the I / F unit 98 in the solid-state imaging device 90 (FIG. 1) described above, and the same.
  • the description of the part is omitted as appropriate.
  • the pixel drive line 111-i, the vertical signal line 112-j, and the horizontal signal line 135 in FIG. 4 are the pixel drive line 911-i, the vertical signal line 912-j, and the horizontal signal line 935 in FIG. 1 described above. It corresponds to.
  • the counter circuit unit 133 (by the comparison unit 132 of the adjacent column ADC) ( The difference is that AD conversion is performed by sharing the counter section.
  • the column AD conversion unit 14 includes a DAC 131, a comparison unit 132-j, a counter circuit unit 133-n, and a memory unit 134-n. That is, in the column AD conversion unit 14, one counter circuit unit 133-n (n: an integer of 1 or more) and a memory unit 134-n are provided for two adjacent comparison units 132-j and 132- (j + 1). It is provided.
  • FIG. 5 shows an example of a configuration in which the counter circuit unit 133 is shared by the comparing units 132-1 and 132-2 included in the adjacent column ADCs. Note that FIG. 5 illustrates the case where the pixels 100-11 in the first row and the pixels 100-12 in the pixels 100-ij arranged in the pixel array unit 11 are selected.
  • the ramp wave (Ramp) from the DAC 131 and the pixel signal from the pixel 100-11 are input to the comparison unit 132-1 via the vertical signal line 112-1.
  • the comparison unit 132-1 compares the reference signal from the DAC 131 with the pixel signal from the pixel 100-11, and outputs a comparison signal indicating the comparison result to the counter circuit unit 133.
  • a ramp wave (Ramp) from the DAC 131 and a pixel signal from the pixel 100-12 are input to the comparison unit 132-2 via the vertical signal line 112-2.
  • the comparison unit 132-2 compares the reference signal from the DAC 131 with the pixel signal from the pixel 100-12, and outputs a comparison signal indicating the comparison result to the counter circuit unit 133.
  • the counter circuit unit 133 includes a logic circuit unit 141 and a counter unit 142.
  • the logic circuit unit 141 is composed of various logic circuits.
  • the logic circuit section 141 receives the comparison signal from the comparison section 132-1 and the comparison signal from the comparison section 132-2 as input signals and causes the counter section 142 to compare the comparison signals of the comparison sections 132-1 and 132-2.
  • a logical operation for counts that can be identified is performed, and an operation signal indicating the operation result is output to the counter unit 142.
  • the counter unit 142 counts a predetermined clock signal according to the operation signal output from the logic circuit unit 141 and outputs the count value to the memory unit 134 (FIG. 4).
  • the logic circuit unit 141 performs a logical operation for determining (generating) the common count period and the difference count period, so that the counter unit 142 performs the counting operation within the common count period and the difference operation.
  • the counting operation is performed within the counting period.
  • the common count period here can be said to be a common counting period (first period) determined according to the comparison signal of the comparison unit 132-1 and the comparison signal of the comparison unit 132-2. Further, it can be said that the difference count period is a period (second period) for counting the difference from the common count period determined according to the comparison signal of the comparison unit 132-1 and the comparison signal of the comparison unit 132-2.
  • the solid-state imaging device 10A (FIG. 4) configured as described above is a column AD type image sensor in which the ADC (column ADC) of the column AD conversion unit 14 that performs AD conversion processing is arranged for each pixel row.
  • the counter circuit unit 133 (the counter unit 142 thereof) is shared by (the comparing unit 132 of) the adjacent column ADCs.
  • FIG. 6 shows an example of the configuration of the column AD conversion unit 14 of FIG. Note that, although FIG. 6 illustrates the first to fourth column ADCs among the column ADCs for each column in the column AD conversion unit 14, the counter unit 142 is shared by two adjacent column ADCs. Has been done.
  • the ramp wave (Ramp) from the DAC 131 and the pixel signal from the vertical signal line 112-1 are input to the comparison unit 132-1.
  • the pixels 100-11 to 100-i1 are connected to the vertical signal line 112-1.
  • the comparison unit 132-1 compares the reference signal from the DAC 131 with the pixel signal from the pixel 100-i1 and outputs a comparison signal indicating the comparison result to the logic circuit unit 141A.
  • the comparison units 132-2 to 132-4 the reference signals from the DAC 131 are compared with the pixel signals from the pixels 100-i2 to 100-i4, respectively, and the comparison signals are compared. , To the logic circuit unit 141A.
  • the logic circuit unit 141A includes an AND circuit 151 and an XOR circuit 152 as various logic circuits according to a combination of adjacent column ADCs.
  • the AND circuit 151-1 calculates the logical product of the comparison signal of the comparison unit 132-1 and the comparison signal of the comparison unit 132-2, which are input to the AND circuit 151-1, and outputs the calculation signal indicating the calculation result to the counter unit 142-. Output to 1.
  • the XOR circuit 152-1 calculates the exclusive OR of the comparison signal of the comparison unit 132-1 and the comparison signal of the comparison unit 132-2, which are input to the XOR circuit 152-1 and outputs the calculation signal indicating the calculation result to the counter unit. It outputs to 142-1.
  • the counter unit 142-1 counts a predetermined clock signal in accordance with an operation signal indicating the operation result of the logical product and the operation result of the exclusive OR input from the logic circuit unit 141A, and stores the count value in the memory. It is output to the unit 134-1 (FIG. 4).
  • an AND circuit 151-2 and an XOR circuit 152-2 are provided for the comparison section 132-3 and the comparison section 132-4.
  • the respective calculation signals are output to the counter section 142-2, and the counting operation is performed.
  • the logical operation by the AND circuit 151 and the XOR circuit 152 is also performed on the combination of the adjacent comparing units 132 in the comparing units 132-5 to 132-j.
  • the signals are output to the corresponding counter units 142-3 to 142-n. Then, in the counter units 142-3 to 142-n, the counting operation is performed similarly to the counter unit 142-1.
  • FIG. 7 shows a timing chart when the column AD conversion unit 14 focuses on the column ADCs of the first column and the second column that share the counter unit 142-1.
  • a of FIG. 7 shows a timing chart of the reference signal (Ramp) and the pixel signal (VSL) compared by the comparison unit 132-1 and B of FIG. 7 shows the comparison signal of the comparison unit 132-1.
  • 7 shows a timing chart of V A (“V A ” in FIG. 6).
  • the voltage level of the comparison signal V A becomes H level or L level depending on the level of the pixel signal input via the vertical signal line 112-1.
  • FIG. 7C shows a timing chart of the reference signal (Ramp) and the pixel signal (VSL) compared by the comparison unit 132-2
  • D of FIG. 7 shows the comparison signal V B of the comparison unit 132-2
  • FIG. 7E shows a timing chart of the operation signal V A '(“V A '” in FIG. 6) of the logical product (V A AND V B ) counted by the counter unit 142-1. That is, the voltage level of this operation signal V A 'represents a period in which the voltage level is common between the comparison signal V A and the comparison signal V B (a period in which both the comparison signals V A and V B are at the H level). Therefore, this period is, so to speak, a common counting period.
  • the period from time t22 to time t23 (the hatched period E in FIG. 7) is set as the common count period in the counter unit 142-1 and the counting operation is performed within this common count period.
  • F of FIG. 7 shows a timing chart of the operation signal V B '("V B '" of FIG. 6) of the exclusive OR (V A XOR V B ) counted by the counter unit 142-1. ing. That is, the voltage level of the operation signal V B 'is the period of the difference between the voltage levels of the comparison signal V A and the comparison signal V B (one comparison signal V A (V B ) is at H level, and the other is It represents a period during which the comparison signal V B (V A ) is at L level), and it can be said that this period is, so to speak, a difference counting period.
  • the period from time t23 to time t24 (the hatched period F in FIG. 7) is set as the difference count period in the counter unit 142-1 and the counting operation is performed within this difference count period.
  • the counter unit 142-1 performs the counting operation within the common count period shown in E of FIG. 7 and the difference count period shown in F of FIG.
  • the counting operation can be performed on the same time axis. Therefore, the common portion and the difference portion of the comparison signals of the adjacent comparing units 132-1 and 132-2 are counted by one counter unit 142-1 (can be processed in one column ADC. Is).
  • FIG. 8 shows a timing chart in the case where the column AD conversion unit 14 transfers the count value (the data signal corresponding to it) counted by the counter circuit unit 133.
  • a of FIG. 8 shows a timing chart of the reference signal (Ramp) and the pixel signal (VSL) which are compared by the comparing unit 132-1 similarly to A of FIG. 8B is a comparison signal V A of the comparison unit 132-1 (“V A ” in FIG. 6), a delay signal Delay V A obtained by delaying the comparison signal V A by a predetermined time, and its edge.
  • the timing chart of the edge signal Edge V A corresponding to is shown.
  • C of FIG. 8 shows a timing chart of the reference signal (Ramp) and the pixel signal (VSL) compared by the comparison unit 132-2.
  • D in FIG. 8 indicates a comparison signal V B (“V B ” in FIG. 6) of the comparison unit 132-2, a delay signal Delay V B obtained by delaying the comparison signal V B by a predetermined time, and its edge.
  • the timing chart of the edge signal Edge V B corresponding to is shown.
  • the 8E shows a timing chart of the operation signal V A ′ (“V A ′” in FIG. 6) of the logical product (Delay V A AND Delay V B ) counted by the counter unit 142-1. That is, the voltage level of the operation signal V A 'represents a period in which the delay signal Delay V A and the delay signal Delay V B are common, and the common count period is, for example, from time t34 to time t36. Corresponds to the period.
  • F in FIG. 8 is a timing chart of the operation signal V B '("V B '" in FIG. 6) of the exclusive OR (Delay V A XOR Delay V B ) counted by the counter unit 142-1. Is shown. That is, the voltage level of this operation signal V B 'represents the period of the difference between the delay signal Delay V A and the delay signal Delay V B, and as the difference count period, for example, from time t36 to time t38. The period corresponds.
  • G in FIG. 8 shows a timing chart of the clock signal CLK input from the clock generation unit 122 to the counter unit 142-1.
  • timing charts A to G in FIG. 8 show the relationship of signals related to the column AD conversion unit 14.
  • the timing charts H and I in FIG. 8 show the relationship of signals related to the digital operation unit 17 to which the data signal from the column AD conversion unit 14 is transferred.
  • FIG. 8 shows a timing chart of the word A and the word B processed by the digital arithmetic unit 17.
  • the word A is a data signal transferred from (the counter section 142-1 of) the column AD conversion section 14 to the digital operation section 17, and corresponds to (the operation signal V A 'of) the common part. And a reset signal and a data signal corresponding to the count value.
  • the word B is used as a reset signal and a data signal corresponding to the count value according to (the operation signal V B 'of the difference portion).
  • the reset signal and the data signal transferred from the column AD conversion unit 14 are common parts based on the edge signals (Edge V A , Edge V B ) transferred from the column AD conversion unit 14. It is possible to discriminate (determine) whether it is a signal corresponding to the count value according to the above or a signal corresponding to the count value according to the difference portion. In this way, the edge signals (Edge V A , Edge V B ) function as identification signals for the data signals.
  • the comparison signal V A (delay signal Delay V A) is sent to the digital operation unit 17 together with the data signal (count value corresponding to the operation signals V A 'and V B '). ) and the edge signal edge V a corresponding to, by transferring the edge signal edge V B in accordance with the comparison signal V B (delay signal delay V B), the digital calculator 17, a word a (intersection) the word B (common part and difference part) can be processed.
  • CDS Correlated Double Sampling
  • pixel data of the pixel 100-i1 connected to the comparison unit 132-1 via the vertical signal line 112-1 are obtained (CDS A and CDS B in I of FIG. 8).
  • Correlated double sampling (CDS) is a process of removing fixed pattern noise unique to a pixel by subtracting a reset signal from a data signal, for example.
  • edge signals (Edge V A , Edge V B ) are transferred to the digital operation unit 17 in order to identify (determine) the data signal transferred from the column AD conversion unit 14 is described.
  • the method is not limited to the transfer of the edge signal, and another method such as adding an index bit to the data signal may be used.
  • a latch circuit (for example, the memory unit 134-n in FIG. 5) is not provided in each column ADC of the column AD conversion unit 14, and the counter circuit unit 133-n (the counter unit 142 thereof) is used.
  • the counted value data signal corresponding to the counted value
  • the latch circuit of each column ADC of the column AD conversion unit 14 (for example, the memory of FIG. 5).
  • the part 134-n) may be used for latching. That is, in the configuration shown in FIG. 4, the configuration is such that each column ADC of the column AD conversion unit 14 is provided with a latch circuit, but the latch circuit may be provided on the column AD conversion unit 14 side, or It may be provided on the digital arithmetic unit 17 side.
  • each column ADC shares the counter unit with another column ADC, and thus the same operation as that of the other column ADC in each column ADC is performed. Can be made common to reduce the redundant operation, and as a result, the power consumption in (the counter section of) the column AD conversion section can be reduced.
  • image sensors such as CMOS image sensors have become widespread and are used in various fields.
  • image sensors for IoT and mobile devices are required to have low power consumption, while high speed and The demand for higher resolution is increasing, and their relationships are in a trade-off relationship.
  • image sensors use a column ADC type AD conversion circuit, the pixel signal of the pixel connected to each column ADC is AD-converted for each column, so that the resolution is increased (in other words, the number of columns is increased).
  • the power consumed by the AD conversion circuit increased in proportion to the increase in (the number of column ADCs).
  • the counter circuits are shared by adjacent columns in the AD conversion circuit, and each column is shared by each shared counter circuit. Counting operation is performed according to the signal.
  • the total current can be reduced in the column AD conversion unit, which leads to a reduction in peak current and can improve characteristics such as band noise and DAC linearity.
  • each column ADC shares the counter unit with other column ADCs, so that it is possible to reduce the counter circuit, and as a result, it is possible to reduce the circuit scale.
  • the column AD conversion unit 14 As the configuration of the column AD conversion unit 14, the case where (the counter unit 142 of) the counter circuit unit 133 is shared by (the comparison unit 132 of) two adjacent column ADCs has been described.
  • the column ADCs that share the counter circuit unit 133 are not limited to those adjacent to each other, and a plurality of column ADCs (of the column ADCs corresponding to the color components to which the pixels 100 arranged in the pixel array unit 11 correspond). It may be shared by the comparison unit 132).
  • FIG. 9 shows a configuration in which the counter circuit unit 133 (the counter unit 142 of the counter circuit unit 133) is shared by an arbitrary number of column ADCs (the comparison units 132 of the column ADCs) according to the color components to which the pixel 100 corresponds.
  • the pixel array unit 11 to the I / F unit 18 correspond to the pixel array unit 91 to the I / F unit 98 in the solid-state imaging device 10A (FIG. 4) described above. Description of the same parts will be omitted as appropriate.
  • the column AD conversion unit 14 does not share the adjacent column ADC but corresponds to the same color component, as compared with the column AD conversion unit 14 (FIG. 4). The difference is that the column ADC is shared for each pixel 100-ij.
  • the pixels 100-ij arranged in the pixel array unit 11 are regularly arranged in a predetermined arrangement pattern to form a Bayer arrangement.
  • the Bayer array means that green (G) G pixels are arranged in a checkered pattern, and red (R) R pixels and blue (B) B pixels are alternately arranged in each row in the remaining portion. This is the array pattern to be arranged.
  • a color filter corresponding to the wavelength of red (R) is provided, and a pixel that obtains an electric charge corresponding to the light of the red (R) component from the light transmitted through the R color filter is selected.
  • R pixels a pixel from which a charge corresponding to light of a green (G) component can be obtained from light transmitted through a color filter corresponding to a wavelength of green (G) is referred to as a G pixel.
  • a pixel from which electric charge corresponding to the blue (B) component light is obtained from the light transmitted through the color filter corresponding to the blue (B) wavelength is referred to as a B pixel.
  • the first and third column ADCs share the counter circuit unit 133, and the second and fourth column ADCs perform counter operation.
  • the circuit unit 133 is shared.
  • the pixel signals from the pixels 100 of the same color blue (B) or green (G)
  • the column ADCs of the odd-numbered columns that share the counter circuit unit 133.
  • the comparison unit 132-1 and the comparison unit 132-3 will be described as representatives.
  • the comparison signal from the comparison unit 132-1 and the comparison unit 132-3 are used.
  • the comparison signal of -3 is input to the logic circuit section 141, and logical operations are performed by various logic circuits (for example, the AND circuit 151 and the XOR circuit 152 in FIG. 6). Then, the operation signal of the logic circuit portion 141 is input to the counter portion 142-1 and counting is performed according to the common count period and the difference count period.
  • the comparison unit 132-2 and the comparison unit 132-4 will be described as representatives.
  • the comparison signal from the comparison unit 132-2 and the comparison unit 132-4 are used.
  • the comparison signal from -4 is input to the logic circuit unit 141, and logical operations are performed by various logic circuits (for example, the AND circuit 151 and the XOR circuit 152 in FIG. 6).
  • the arithmetic signal of the logic circuit portion 141 is input to the counter portion 142-2, and counting is performed according to the common count period and the difference count period.
  • the column ADC (of the column ADC provided for each column of the pixel 100
  • the counter circuit unit 133 (the counter unit 142 thereof) can be shared by the comparison unit 132).
  • the counter section 142 can be shared by the column ADCs of the same color having a strong signal correlation, and the power consumption can be further reduced. That is, for example, in the adjacent pixels 100 of the same color, the signal levels are close to each other, and therefore, as the counter value by the counter unit 142, the difference portion is small and the common portion is dominant, so that efficient counting is realized. It is possible.
  • the configuration in which the counter unit 142 is shared by the column ADC according to the color component to which the pixel 100 corresponds is shown, but the configuration is not limited to the color component, and according to some predetermined rule,
  • the counter unit 142 may be shared by the column ADCs.
  • the case where the pixels 100-ij arranged in the pixel array unit 11 have the Bayer array has been described, but other array patterns may be used.
  • the logic circuit unit 141A including the AND circuit 151 and the XOR circuit 152 has been described as the configuration of the logic circuit unit 141 (FIG. 5) of the counter circuit unit 133 of the column AD conversion unit 14. , Other logic circuits may be used.
  • the logic circuit unit 141B includes an AND circuit 161, an OR circuit 162, a NOT circuit 163, and an AND circuit 164 as various logic circuits according to a combination of adjacent column ADCs.
  • the AND circuit 161-1 calculates the logical product of the comparison signal of the comparison unit 132-1 and the comparison signal of the comparison unit 132-2, which are input to the AND circuit 161-1, and outputs the calculation signal indicating the calculation result to the counter unit 142- 1 and the NOT circuit 163-1.
  • the OR circuit 162-1 calculates the logical sum of the comparison signal of the comparison unit 132-1 and the comparison signal of the comparison unit 132-2, which are input to the OR circuit 162-1, and outputs the calculation signal indicating the calculation result to the AND circuit 164-. Output to 1.
  • the NOT circuit 163-1 calculates the logical negation of the operation signal of the AND circuit 161-1 input thereto, and outputs the operation signal indicating the operation result to the AND circuit 164-1.
  • the AND circuit 164-1 calculates the logical product of the operation signal of the OR circuit 162-1 and the operation signal of the NOT circuit 163-1 which are input to the AND circuit 164-1, and outputs the operation signal indicating the operation result to the counter section 142- Output to 1.
  • the comparison signal of the comparison unit 132-1 (“V A ” in FIG. 10) corresponds to the timing chart of B in FIG. 7 described above
  • the comparison signal of the comparison unit 132-2 (“V B in FIG. 10” )) Corresponds to the timing chart of D of FIG. 7 described above.
  • the operation signal (“V A '” in FIG. 10) of the AND circuit 161-1 counted by the counter unit 142-1 corresponds to the timing chart of E in FIG.
  • the counted operation signal of the AND circuit 164-1 (“V B '” in FIG. 10) corresponds to the timing chart of F in FIG. 7 described above.
  • the logic circuit section 141B (FIG. 10) performs a logical operation based on the AND gate and the OR gate, so that the timing of the above-described E of FIG. 7 and F of FIG.
  • the common count period and the difference count period corresponding to the chart can be defined.
  • the logic circuit unit 141C includes a NAND circuit 171, an OR circuit 172, a NOT circuit 173, and an AND circuit 174 as various kinds of logic circuits corresponding to the combination of the adjacent column ADCs.
  • the NAND circuit 171-1 calculates the NAND of the comparison signal of the comparison unit 132-1 and the comparison signal of the comparison unit 132-2, which are input to the NAND circuit 171-1, and outputs the calculation signal indicating the calculation result to the NOT circuit 173. -1 and the AND circuit 174-1.
  • the OR circuit 172-1 calculates the logical sum of the comparison signal of the comparison unit 132-1 and the comparison signal of the comparison unit 132-2, which are input to the OR circuit 172-1, and outputs the calculation signal indicating the calculation result to the AND circuit 174-. Output to 1.
  • the NOT circuit 173-1 calculates the logical NOT of the operation signal of the NAND circuit 171-1 input thereto, and outputs the operation signal indicating the operation result to the counter section 142-1.
  • the AND circuit 174-1 calculates the logical product of the operation signal of the NAND circuit 171-1 and the operation signal of the OR circuit 172-1 that are input to the AND circuit 174-1, and outputs the operation signal indicating the operation result to the counter unit 142- Output to 1.
  • the comparison signal of the comparison unit 132-1 (“V A ” in FIG. 11) corresponds to the timing chart of B in FIG. 7 described above
  • the comparison signal of the comparison unit 132-2 (“V B in FIG. 11” )) Corresponds to the timing chart of D of FIG. 7 described above.
  • the operation signal (“V A '” in FIG. 11) of the NOT circuit 173-1 counted by the counter unit 142-1 corresponds to the timing chart of E in FIG.
  • the counted operation signal of the AND circuit 174-1 (“V B '” in FIG. 11) corresponds to the timing chart of F in FIG. 7 described above.
  • the logic circuit section 141C (FIG. 11) performs a logical operation based on the NAND gate and the OR gate, so that when the counter section 142-1 counts, the above-described timings of E of FIG. 7 and F of FIG.
  • the common count period and the difference count period corresponding to the chart can be defined.
  • the number of column ADCs sharing the counter circuit unit 133 is not limited to two, and may be shared by three or more (arbitrary number) column ADCs.
  • FIG. 12 shows the configuration in the case where (the counter unit 142 of) the counter circuit unit 133 is shared by (the comparing unit 132 of) three or more column ADCs.
  • the pixel array unit 11 to the I / F unit 18 correspond to the pixel array unit 91 to the I / F unit 98 in the solid-state imaging device 10A (FIG. 4) described above. Description of the same parts will be omitted as appropriate.
  • the counter circuit unit 133-n includes a logic circuit unit 141 and a counter unit 142.
  • FIG. 13 shows an example of the configuration of the column AD conversion unit 14 of FIG. Note that FIG. 13 illustrates the column ADCs of the first to third columns in the column AD conversion unit 14, but in this example, a case where the counter unit 142 is shared by three adjacent column ADCs is shown. ing.
  • the ramp wave from the DAC 131 and the pixel signal from the vertical signal line 112-1 are input to the comparison unit 132-1.
  • the comparison unit 132-1 compares the reference signal from the DAC 131 with the pixel signal from the pixel 100-i1 and outputs a comparison signal indicating the comparison result to the logic circuit unit 141D.
  • the comparison unit 132-2 to the comparison unit 132-3 the reference signal from the DAC 131 is compared with the pixel signal from each of the pixels 100-i2 to 100-i3, and the comparison result is obtained. , And are output to the logic circuit unit 141D, respectively.
  • the logic circuit unit 141D includes an AND circuit 181, an XOR circuit 182, an XOR circuit 183, and an XOR circuit 184 as various logic circuits according to the combination of three adjacent column ADCs.
  • the AND circuit 181-1 calculates the logical product of the comparison signal of the comparison unit 132-1 input thereto, the comparison signal of the comparison unit 132-2, and the comparison signal of the comparison unit 132-3, and the calculation The operation signal indicating the result is output to the XOR circuit 182-1.
  • the XOR circuit 182-1 calculates the exclusive OR of the comparison signal of the comparison unit 132-1 and the calculation signal of the AND circuit 181-1 input thereto, and outputs the calculation signal indicating the calculation result to the counter unit. It outputs to 142-1.
  • the XOR circuit 182-2 calculates the exclusive OR of the comparison signal of the comparison unit 132-1 and the comparison signal of the comparison unit 132-2, which are input to the XOR circuit 182-2, and outputs the calculation signal indicating the calculation result to the counter unit. It outputs to 142-1.
  • the XOR circuit 182-3 calculates the exclusive OR of the comparison signal of the comparison unit 132-1 and the comparison signal of the comparison unit 132-3, which are input to the XOR circuit 182-3, and outputs the calculation signal indicating the calculation result to the counter unit. It outputs to 142-1.
  • the counter unit 142-1 counts a predetermined clock signal according to the operation signal indicating the operation result of the logic circuit input from the logic circuit unit 141D.
  • FIG. 14 shows a timing chart when the column AD conversion unit 14 focuses on three column ADCs that share the counter unit 142-1.
  • a of FIG. 14 shows a timing chart of the reference signal (Ramp) and the pixel signal (VSL) compared by the comparison unit 132-1.
  • B of FIG. 14 shows a timing chart of the comparison signal V A of the comparison unit 132-1, the delay signal Delay V A obtained by delaying the comparison signal V A , and the edge signal Edge V A corresponding to the edge thereof. ing.
  • C of FIG. 14 shows a timing chart of the reference signal (Ramp) and the pixel signal (VSL) compared by the comparison unit 132-2.
  • 14D shows a timing chart of the comparison signal V B of the comparison unit 132-2, the delay signal Delay V B obtained by delaying the comparison signal V B , and the edge signal Edge V B corresponding to the edge thereof. ing.
  • E in FIG. 14 shows a timing chart of the reference signal (Ramp) and the pixel signal (VSL) compared by the comparison unit 132-3.
  • F of FIG. 14 shows a timing chart of the comparison signal V c of the comparison unit 132-3, the delay signal Delay V c obtained by delaying the comparison signal V c , and the edge signal Edge V c corresponding to the edge thereof. ing.
  • FIG. 14 shows a timing chart of the operation signal V A 'of the logical product (Delay V A AND Delay V B AND Delay V C ) counted by the counter unit 142-1. That is, the voltage level of the operation signal V A 'represents a period in which the delay signal Delay V A , the delay signal Delay V B, and the delay signal Delay V C are common, and as the common count period, for example, The period from time t44 to time t46 corresponds.
  • H in FIG. 14 shows a timing chart of the arithmetic signal of the exclusive OR (V A 'XOR Delay V A ) counted by the counter unit 142-1. That is, the voltage level of this operation result represents the period of the difference between the operation signal V A 'and the delay signal Delay V A, and this difference count period corresponds to, for example, the period from time t46 to time t48. To do.
  • I in FIG. 14 shows a timing chart of the operation signal of the exclusive OR (V A 'XOR Delay V B ) counted by the counter unit 142-1. That is, the voltage level of this operation result represents the period of the difference between the operation signal V A 'and the delay signal Delay V B, and as the difference count period, in the example of FIG. I haven't.
  • J in FIG. 14 shows a timing chart of the operation signal of the exclusive OR (V A 'XOR Delay V C ) counted by the counter unit 142-1. That is, the voltage level of this operation result represents the period of the difference between the operation signal V A 'and the delay signal Delay V C, and this difference count period corresponds to, for example, the period from time t46 to time t49. To do.
  • FIG. 14 shows a timing chart of the clock signal CLK input to the counter unit 142-1.
  • L of FIG. 14 is processed by the digital arithmetic unit 17 when the count value (the corresponding data signal) counted by the counter circuit unit 133 is transferred.
  • the timing chart of word A, word B, and word C is shown.
  • the word A is a data signal corresponding to the count value according to (the operation signal V A 'of the common portion).
  • the word B is a data signal corresponding to a count value corresponding to the common part (the calculation signal V A ') and the difference part (the calculation signal (V A ' XOR Delay V A )).
  • the word C is a data signal corresponding to a count value corresponding to (the operation signal V A 'of the common part) and the difference part (the operation signal (V A ' XOR Delay V c )). Note that the discrimination processing using the edge signals (Edge V A , Edge V B , Edge V c ) is also performed here.
  • counting by the counter unit 142 is performed by expanding the logic circuit in the logic circuit unit 141D. At this time, the common count period and the difference count period can be counted.
  • the column AD conversion unit 14 of the column AD system has been described as the configuration of the AD conversion unit, but the AD conversion system is not limited to the column AD system, and for example, the pixel ADC system or the like. Other AD conversion methods may be used.
  • FIG. 15 shows an example of the configuration of the pixel AD conversion unit 21 that adopts the pixel ADC method.
  • the pixel AD conversion unit 21 arranges the ADCs 200-ij (i, j: integers of 1 or more) corresponding to the pixels 100-ij arranged two-dimensionally in the pixel array unit 11 two-dimensionally. ing.
  • the pixel signal from the corresponding pixel 100-ij is AD-converted by each of the ADCs 200-ij. Therefore, the pixel AD conversion unit 21 can perform the AD conversion on each of the pixels 100-ij arranged in the pixel array unit 11 in parallel.
  • the counter unit is shared by the plurality of ADCs 200-ij.
  • the counter unit is shared by the plurality of ADCs 200-ij.
  • two adjacent ADCs in the same row such as ADC 200-11 and ADC 200-12, or ADC 200-13 and ADC 200-14, share a counter unit.
  • the shared counter section is not provided. For example, it becomes possible to count the common count period and the difference count period.
  • FIG. 15 shows the configuration in which two ADCs in the same row are shared, but three or more ADCs may be shared.
  • the configuration in which the adjacent ADCs are shared is shown, but not limited to the adjacent ADCs, for example, for each color of the corresponding pixel 100-ij such as the R pixel, the G pixel, and the B pixel.
  • the ADC may be shared.
  • the logic circuit unit 141 needs only to be able to count the common count period and the difference count period when counting by the counter unit, and the combination of shared ADCs such as the peripheral ADCs 200-ij is arbitrary.
  • the case where the pixels 100-ij are arranged two-dimensionally in an array pattern such as a Bayer array has been described as the configuration of the pixel array unit 11, but other array patterns may be used. Good.
  • FIG. 16 shows an example of the configuration of the pixel array unit 11 in which a plurality of pixel units are two-dimensionally arranged.
  • the pixel array unit 11 has a two-dimensional pixel unit 300-kl (k, integer of 1: 1 or more) composed of four pixels 100-ij (4 pixels of 2 ⁇ 2) of the same color. Are arranged in.
  • the pixel unit 300-kl is composed of pixels of any color of R pixel, G pixel, and B pixel as four pixels 100-ij of the same color.
  • the pixel unit 300-kl is configured as a shared pixel in which the pixel circuit is shared by the four pixels 100-ij of the same color.
  • the pixel array unit 11 includes the R pixel unit 300 including four red (R) pixels (2 ⁇ 2 pixels) and the four green (G) pixels (2 ⁇ 2 pixels).
  • the G pixel portion 300 and the B pixel portion 300 including four blue (B) pixels (2 ⁇ 2 pixels) are regularly arranged in a predetermined arrangement pattern to form a Bayer arrangement.
  • a column ADC arranged in each column of the pixel units 300-kl is adjacent to each other. It can be shared for each one pixel unit.
  • a column ADC corresponding to two adjacent pixel units 300 in the same row such as the pixel unit 300-11 and the pixel unit 300-12, or the pixel unit 300-13 and the pixel unit 300-14.
  • Each has a shared counter.
  • a logic circuit unit 141 including various logic circuits is provided for the column ADC corresponding to two adjacent pixel units 300, as shown in FIG.
  • the shared counter unit can count the common count period and the difference count period, for example.
  • the column ADCs corresponding to two adjacent pixel units 300 are not necessarily shared, and, for example, the column ADCs corresponding to three or more pixel units 300 may be shared, or The column ADC may be shared by every four pixels (2 ⁇ 2 pixels) of the same color such as the R pixel unit 300, the G pixel unit 300, and the B pixel unit.
  • the point is that the logic circuit unit 141 only needs to be able to count the common count period and the difference count period when counting by the counter unit, and the combination of shared ADCs is arbitrary.
  • the pixel unit 300-kl has been described as being configured by four pixels (2 ⁇ 2 pixels) of the same color, but the number of pixels configuring the pixel unit 300 is not limited to four pixels, For example, 16 pixels (4 ⁇ 4 pixels) may be used. Further, in the example of FIG. 16, the pixel unit 300-kl arranged in the pixel array unit 11 has the Bayer arrangement, but other arrangement patterns may be used.
  • the logic circuit section 141B is used as the logic circuit section 141 of the counter circuit section 133 of the column AD conversion section 14 in the solid-state imaging device 10B (FIG. 9). (FIG. 10) and the logic circuit portion 141C (FIG. 11) can be used.
  • the CMOS image sensor is described as an example of the solid-state imaging device 10 (10A, 10B, 10C), but the technique according to the present disclosure is a solid-state imaging in which pixels are two-dimensionally arranged. It is applicable to all devices. Further, the technology according to the present disclosure is not limited to application to a solid-state imaging device that detects the distribution of the incident light amount of visible light and captures it as an image, but the distribution of the incident amount of infrared rays, X-rays, particles, etc. The present invention is also applicable to all solid-state image pickup devices that pick up images.
  • FIG. 17 is a block diagram showing a configuration example of an electronic device equipped with a solid-state imaging device to which the technology according to the present disclosure is applied.
  • the electronic device 1000 is, for example, an electronic device having an imaging function such as an imaging device such as a digital still camera or a video camera, or a mobile terminal device such as a smartphone or a tablet type terminal.
  • an imaging function such as an imaging device such as a digital still camera or a video camera
  • a mobile terminal device such as a smartphone or a tablet type terminal.
  • the electronic device 1000 includes a lens unit 1011, a solid-state imaging device 1012, a signal processing unit 1013, a control unit 1014, a display unit 1015, a recording unit 1016, an operation unit 1017, a communication unit 1018, and a power supply unit 1019. Further, in the electronic device 1000, the signal processing unit 1013 to the power supply unit 1019 are connected to each other via the bus 1021.
  • the lens unit 1011 includes a zoom lens, a focus lens, and the like, and collects light from the subject.
  • the light (subject light) condensed by the lens unit 1011 is incident on the solid-state imaging device 1012.
  • the solid-state imaging device 1012 is a solid-state imaging device (for example, the above-described solid-state imaging device 10 (10A, 10B, 10C)) to which the technology according to the present disclosure is applied.
  • the solid-state imaging device 1012 photoelectrically converts the light (subject light) received via the lens unit 1011 to AD-convert the pixel signal obtained as a result, and supplies the signal obtained as a result to the signal processing unit 1013.
  • the signal processing unit 1013 is composed of a signal processing circuit such as a DSP (Digital Signal Processor) circuit, and performs signal processing on the signal supplied from the solid-state imaging device 1012. For example, the signal processing unit 1013 generates image data of a still image or a moving image by performing signal processing on the signal from the solid-state imaging device 1012, and supplies the image data to the display unit 1015 or the recording unit 1016.
  • a signal processing circuit such as a DSP (Digital Signal Processor) circuit
  • the control unit 1014 is configured as, for example, a CPU (Central Processing Unit), a microprocessor, an FPGA (Field Programmable Gate Array), or the like.
  • the control unit 1014 controls the operation of each unit of the electronic device 1000.
  • the display unit 1015 is configured as a display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel.
  • the display unit 1015 displays a still image or a moving image according to the image data supplied from the signal processing unit 1013.
  • the recording unit 1016 is configured as a recording medium such as a semiconductor memory or a hard disk, for example.
  • the recording unit 1016 records the image data supplied from the signal processing unit 1013.
  • the recording unit 1016 also supplies the recorded image data under the control of the control unit 1014.
  • the operation unit 1017 is configured as, for example, a touch panel in combination with a display unit 1015 in addition to physical buttons.
  • the operation unit 1017 outputs operation commands for various functions of the electronic device 1000 according to an operation by the user.
  • the control unit 1014 controls the operation of each unit based on the operation command supplied from the operation unit 1017.
  • the communication unit 1018 is configured as, for example, a communication interface circuit or the like.
  • the communication unit 1018 exchanges data with an external device by wireless communication or wired communication according to a predetermined communication method.
  • the power supply unit 1019 appropriately supplies various power supplies serving as operating power supplies of the signal processing unit 1013 to the communication unit 1018 to these supply targets.
  • the electronic device 1000 is configured as described above.
  • the technology according to the present disclosure is applied to the solid-state imaging device 1012 as described above.
  • the technology according to the present disclosure to the solid-state imaging device 1012, it is possible to operate the solid-state imaging device 1012 with low power consumption.
  • the battery-powered electronic device 1000 can be made longer by the power supply unit 1019. Can be used for hours.
  • FIG. 18 is a diagram illustrating a usage example of a solid-state imaging device to which the technology according to the present disclosure is applied.
  • the solid-state imaging device 10 can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays as described below. That is, as shown in FIG. 18, not only in the field of appreciation for capturing images used for appreciation, but also in the fields of transportation, home appliances, medical / healthcare, security, and beauty.
  • the solid-state imaging device 10 can also be used in a device used in a field, a field of sports, or a field of agriculture.
  • the solid-state imaging device 10 can be used.
  • the solid-state imaging device 10 can be used as a device used for traffic, such as a surveillance camera and a distance measuring sensor for measuring distance between vehicles. Note that an application example to such a moving body will be described later with reference to FIGS. 19 and 20.
  • a device provided for home electric appliances such as a television receiver, a refrigerator, an air conditioner, or the like in order to photograph a gesture of a user and perform a device operation in accordance with the gesture.
  • the solid-state imaging device 10 is used in a device used for medical treatment or healthcare, such as an endoscope or a device for taking angiography by receiving infrared light. can do.
  • the solid-state imaging device 10 can be used in a device provided for security, such as a surveillance camera for crime prevention or a camera for person authentication.
  • the solid-state imaging device 10 can be used in a device used for beauty such as a skin measuring device for photographing the skin and a microscope for photographing the scalp.
  • the solid-state imaging device 10 can be used in devices used for sports such as action cameras and wearable cameras for sports applications. Further, in the field of agriculture, for example, the solid-state imaging device 10 can be used in an apparatus used for agriculture such as a camera for monitoring the condition of fields and crops.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, and a robot. May be.
  • FIG. 19 is a block diagram showing a schematic configuration example of a vehicle control system which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, a vehicle exterior information detection unit 12030, a vehicle interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, a voice image output unit 12052, and an in-vehicle network I / F (Interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device for generating a drive force of a vehicle such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to wheels, and a steering angle of the vehicle. It functions as a steering mechanism for adjusting and a control device such as a braking device for generating a braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a head lamp, a back lamp, a brake lamp, a winker, or a fog lamp.
  • the body system control unit 12020 can be input with radio waves or signals of various switches transmitted from a portable device that substitutes for a key.
  • the body system control unit 12020 receives input of these radio waves or signals and controls the vehicle door lock device, power window device, lamp, and the like.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the image capturing unit 12031 to capture an image of the vehicle exterior and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of received light.
  • the image pickup unit 12031 can output the electric signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated or it may be determined whether or not the driver is asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generation device, the steering mechanism or the braking device based on the information on the inside and outside of the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes functions of ADAS (Advanced Driver Assistance System) including collision avoidance or impact mitigation of a vehicle, follow-up traveling based on an inter-vehicle distance, vehicle speed maintenance traveling, a vehicle collision warning, or a vehicle lane departure warning. It is possible to perform cooperative control for the purpose.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generation device, the steering mechanism, the braking device, or the like on the basis of the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's It is possible to perform cooperative control for the purpose of autonomous driving or the like that autonomously travels without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of antiglare such as switching the high beam to the low beam. It can be carried out.
  • the voice image output unit 12052 transmits an output signal of at least one of a voice and an image to an output device capable of visually or audibly notifying information to an occupant of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 20 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the image capturing units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper portion of the windshield inside the vehicle.
  • the image capturing unit 12101 provided on the front nose and the image capturing unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire images in front of the vehicle 12100.
  • the image capturing units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the image capturing unit 12104 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 12100.
  • the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic signal, a traffic sign, a lane, or the like.
  • FIG. 20 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors
  • the imaging range 12114 indicates The imaging range of the imaging part 12104 provided in a rear bumper or a back door is shown. For example, by overlaying the image data captured by the image capturing units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image capturing units 12101 to 12104 may be a stereo camera including a plurality of image capturing elements or may be an image capturing element having pixels for phase difference detection.
  • the microcomputer 12051 based on the distance information obtained from the imaging units 12101 to 12104, the distance to each three-dimensional object within the imaging range 12111 to 12114 and the temporal change of this distance (relative speed with respect to the vehicle 12100).
  • the closest three-dimensional object on the traveling path of the vehicle 12100 which is traveling in the substantially same direction as the vehicle 12100 at a predetermined speed (for example, 0 km / h or more), can be extracted as a preceding vehicle. it can.
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance before the preceding vehicle, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, which autonomously travels without depending on the operation of the driver.
  • the microcomputer 12051 uses the distance information obtained from the image capturing units 12101 to 12104 to convert three-dimensional object data regarding a three-dimensional object to other three-dimensional objects such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, telephone poles, and the like. It can be classified, extracted, and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles visible to the driver of the vehicle 12100 and obstacles difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or more than the set value and there is a possibility of collision, the microcomputer 12051 outputs the audio through the audio speaker 12061 and the display unit 12062. A driver can be assisted for avoiding a collision by outputting an alarm to the driver and performing forced deceleration or avoidance steering through the drive system control unit 12010.
  • At least one of the image capturing units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian is present in the images captured by the imaging units 12101 to 12104. To recognize such a pedestrian, for example, a procedure for extracting a feature point in an image captured by the image capturing units 12101 to 12104 as an infrared camera and pattern matching processing on a series of feature points indicating the contour of an object are performed to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 causes the recognized pedestrian to have a rectangular contour line for emphasis.
  • the display unit 12062 is controlled so as to superimpose. Further, the audio image output unit 12052 may control the display unit 12062 to display an icon indicating a pedestrian or the like at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the solid-state imaging device 10 can be included in the imaging unit 12031.
  • the technology according to the present disclosure to the imaging unit 12031, low power consumption can be realized and high resolution can be achieved, and thus a higher definition image can be generated. Therefore, when performing the above-described recognition processing, it is possible to improve the recognition accuracy, and it is possible to more accurately recognize an object such as a person, a car, an obstacle, a sign, or a character on the road surface.
  • the technology according to the present disclosure can have the following configurations.
  • the logic circuit unit counts a first period, which is a period commonly counted according to the comparison result of the plurality of comparison units, and a difference with respect to the first period, according to the comparison result of each comparison unit.
  • the solid-state imaging device according to (1) which performs a logical operation for determining a second period which is a period.
  • the AD conversion unit is a column AD conversion unit including a column ADC (Analog to Digital Converter) that AD-converts the pixels, which are arranged two-dimensionally in the pixel array unit, for each column.
  • ADC Analog to Digital Converter
  • the pixel array section has a plurality of the pixels arranged in a Bayer array, The column AD conversion unit, The counter unit is shared by the comparison unit included in the column ADC provided in the row of the red (R) component pixel and the green (G) component pixel, The solid-state imaging device according to (7), wherein the counter unit is shared by the comparison units included in the column ADCs provided in columns of green (G) component pixels and blue (B) component pixels. (9) The solid-state imaging device according to any one of (3) to (8), wherein the logic circuit section includes various logic circuits for determining the first period and the second period.
  • the column AD conversion unit shares the counter unit with the first comparison unit of the adjacent first column ADC and the second comparison unit of the second column ADC,
  • the logic circuit section is An AND circuit that calculates a logical product of the comparison result of the first comparison unit and the comparison result of the second comparison unit and outputs the calculation result to the counter unit; And a XOR circuit that calculates an exclusive OR of the comparison result of the first comparison unit and the comparison result of the second comparison unit and outputs the calculation result to the counter unit.
  • the column AD conversion unit shares the counter unit with the first comparison unit of the adjacent first column ADC and the second comparison unit of the second column ADC,
  • the logic circuit section is A first AND circuit that calculates a logical product of the comparison result of the first comparison unit and the comparison result of the second comparison unit and outputs the calculation result to the counter unit;
  • An OR circuit that calculates a logical sum of the comparison result of the first comparison unit and the comparison result of the second comparison unit;
  • a NOT circuit for calculating the logical NOT of the calculation results of the first AND circuit;
  • the solid-state imaging device according to (9), further comprising: a second AND circuit that calculates a logical product of the calculation result of the OR circuit and the calculation result of the NOT circuit and outputs the calculation result to the counter unit. apparatus.
  • the column AD conversion unit shares the counter unit with the first comparison unit of the adjacent first column ADC and the second comparison unit of the second column ADC,
  • the logic circuit section is A NAND circuit that calculates the NAND of the comparison result of the first comparison unit and the comparison result of the second comparison unit;
  • An OR circuit that calculates a logical sum of the comparison result of the first comparison unit and the comparison result of the second comparison unit;
  • a NOT circuit that calculates the logical NOT of the operation result of the NAND circuit and outputs the operation result to the counter unit,
  • the solid-state imaging device according to (9), further comprising: an AND circuit that calculates a logical product of the operation result of the NAND circuit and the operation result of the OR circuit and outputs the operation result to the counter unit.
  • the column AD conversion unit includes the first comparison unit of the adjacent first column ADC, the second comparison unit of the second column ADC, and the counter unit of the third comparison unit of the third column ADC.
  • the logic circuit section is An AND circuit that calculates a logical product of the comparison result of the first comparison unit, the comparison result of the second comparison unit, and the comparison result of the third comparison unit; A first XOR circuit that calculates an exclusive OR of the comparison result of the first comparison unit and the calculation result of the AND circuit, and outputs the calculation result to the counter unit; A second XOR circuit that calculates the exclusive OR of the comparison result of the first comparison unit and the comparison result of the second comparison unit and outputs the calculation result to the counter unit; A third XOR circuit that calculates an exclusive OR of the comparison result of the first comparison unit and the comparison result of the third comparison unit and outputs the calculation result to the counter unit.
  • the solid-state imaging device according to (9).
  • the arithmetic unit based on an identification signal corresponding to a comparison signal indicating a comparison result by the plurality of comparison units, a first data signal corresponding to the count in the first period, and a second data signal in the second period.
  • the solid-state imaging device which distinguishes the second data signal according to the count.
  • the said arithmetic part processes the said 1st data signal and the said 2nd data signal, and calculates the said pixel data from the data of a common part, and the data of a common part and a difference part.
  • Solid-state imaging device 17.
  • the column ADC is the solid-state imaging device according to any one of (3) to (13), which performs a single slope AD conversion.
  • the AD converter is A pixel AD conversion unit in which ADCs corresponding to the pixels arranged in the pixel array unit are arranged two-dimensionally, The solid-state imaging device according to (1) or (2), wherein the counter unit is shared by arbitrary ADCs.
  • the said pixel array part is a solid-state imaging device in any one of said (1) thru
  • 10, 10A, 10B, 10C solid-state imaging device 11 pixel array unit, 12 vertical scanning unit, 13 control unit, 14 column AD conversion unit, 15 horizontal scanning unit, 17 digital operation unit, 21 pixel AD conversion unit, 100 pixels, 112 vertical signal line, 121 timing generation unit, 122 clock generation unit, 131 DAC, 132 comparison unit, 133 counter circuit unit, 134 memory unit, 141, 141A, 141B, 141C, 141D logic circuit unit, 142 counter unit, 151 AND Circuit, 152 XOR circuit, 161, AND circuit, 162 OR circuit, 163 NOT circuit, 164 AND circuit, 171 NAND circuit, 172 OR circuit, 173 NOT circuit, 174 AND circuit, 181 AND circuit, 182 XOR circuit, 1 3 XOR circuit, 184 XOR circuit, 200 ADC, 300 pixel portion, 1000 an electronic device, 1001 a solid-state imaging device

Landscapes

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Abstract

本開示は、消費電力を削減することができるようにする固体撮像装置、及び電子機器に関する。 複数の画素が２次元状に配列された画素アレイ部と、画素から読み出された画素信号をAD変換するAD変換部とを備え、AD変換部は、画素信号と参照信号とを比較する比較部と、複数の比較部により共有されるカウンタ部と、複数の比較部による比較結果に基づいて、カウンタ部により複数の比較部の各比較部の比較結果を識別可能にカウントするための論理演算を行い、その演算結果をカウンタ部に出力する論理回路部とを有し、カウンタ部は、論理回路部から出力される演算結果をカウントする固体撮像装置が提供される。本開示は、例えば、CMOSイメージセンサに適用することができる。

Description

固体撮像装置、及び電子機器
　本開示は、固体撮像装置、及び電子機器に関し、特に、消費電力を削減することができるようにした固体撮像装置、及び電子機器に関する。
　近年、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサ等のイメージセンサが普及し、様々な分野で利用されているが、例えばIoT(Internet of Things)や携帯機器向けなどのイメージセンサにおいては、低消費電力化が求められる。
　例えば、本出願人は、カラムADC(Analog to Digital Converter)方式のイメージセンサにおける消費電力を削減するための技術を先に提案している（例えば、特許文献１参照）。
特開2009-60327号公報
　ところで、例えばIoTや携帯機器向けなどのイメージセンサにおいては、低消費電力化を図ることが常に要求されるため、さらなる消費電力の削減が求められている。
　本開示はこのような状況に鑑みてなされたものであり、消費電力を削減することができるようにするものである。
　本開示の一側面の固体撮像装置は、複数の画素が２次元状に配列された画素アレイ部と、前記画素から読み出された画素信号をAD変換するAD変換部とを備え、前記AD変換部は、前記画素信号と参照信号とを比較する比較部と、複数の前記比較部により共有されるカウンタ部と、複数の前記比較部による比較結果に基づいて、前記カウンタ部により複数の前記比較部の各比較部の比較結果を識別可能にカウントするための論理演算を行い、その演算結果を前記カウンタ部に出力する論理回路部とを有し、前記カウンタ部は、前記論理回路部から出力される演算結果をカウントする固体撮像装置である。
　本開示の一側面の電子機器は、複数の画素が２次元状に配列された画素アレイ部と、前記画素から読み出された画素信号をAD変換するAD変換部とを備え、前記AD変換部は、前記画素信号と参照信号とを比較する比較部と、複数の前記比較部により共有されるカウンタ部と、複数の前記比較部による比較結果に基づいて、前記カウンタ部により複数の前記比較部の各比較部の比較結果を識別可能にカウントするための論理演算を行い、その演算結果を前記カウンタ部に出力する論理回路部とを有し、前記カウンタ部は、前記論理回路部から出力される演算結果をカウントする固体撮像装置を搭載した電子機器である。
　本開示の一側面の固体撮像装置、及び電子機器においては、比較部によって、画素信号と参照信号とが比較され、論理回路部によって、複数の比較部による比較結果に基づいて、複数の比較部により共有されるカウンタ部により複数の比較部の各比較部の比較結果を識別可能にカウントするための論理演算が行われ、その演算結果がカウンタ部に出力され、カウンタ部によって、論理回路部から出力される演算結果がカウントされる。
　本開示の一側面の固体撮像装置、又は電子機器は、独立した装置であってもよいし、１つの装置を構成している内部ブロックであってもよい。
固体撮像装置の構成を示すブロック図である。 図１のカラムAD変換部の詳細な構成を示す図である。 図１のカラムAD変換部の動作を示すタイミングチャートである。 本開示に係る技術を適用した固体撮像装置の構成の例を示すブロック図である。 本開示に係る技術を適用したカラムAD変換部の構成の例を示す図である。 図４のカラムAD変換部の詳細な構成の例を示す図である。 図４のカラムAD変換部の動作の例を示すタイミングチャートである。 図４のカラムAD変換部とデジタル演算部の動作の例を示すタイミングチャートである。 本開示に係る技術を適用した固体撮像装置の構成の他の例を示すブロック図である。 カラムAD変換部における論理回路部の他の構成の第１の例を示す図である。 カラムAD変換部における論理回路部の他の構成の第２の例を示す図である。 本開示に係る技術を適用した固体撮像装置の構成の他の例を示すブロック図である。 図１２のカラムAD変換部の詳細な構成を示す図である。 図１２のカラムAD変換部動作の例を示すタイミングチャートである。 画素ADC方式を採用した画素AD変換部の構成の例を示す図である。 複数の画素部を２次元状に配列した画素アレイ部の構成の例を示す図である。 本開示に係る技術を適用した固体撮像装置を搭載した電子機器の構成の例を示すブロック図である。 本開示に係る技術を適用した固体撮像装置の使用例を示す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、図面を参照しながら本開示に係る技術（本技術）の実施の形態について説明する。なお、説明は以下の順序で行うものとする。
１．第１の実施の形態：基本の構成
２．第２の実施の形態：画素の色ごとに共有した構成
３．第３の実施の形態：他の論理回路を用いた構成
４．第４の実施の形態：複数のカラムで共有した構成
５．第５の実施の形態：画素ADC方式を用いた構成
６．第６の実施の形態：画素部を配列した構成
７．変形例
８．電子機器の構成
９．固体撮像装置の使用例
１０．移動体への応用例
＜１．第１の実施の形態＞
（固体撮像装置の構成）
　図１は、固体撮像装置の構成を示すブロック図である。
　図１の固体撮像装置９０は、例えば、CMOS(Complementary Metal Oxide Semiconductor)を用いたイメージセンサ等から構成される。
　図１において、固体撮像装置９０は、画素アレイ部９１、垂直走査部９２、制御部９３、カラムAD変換部９４、水平走査部９５、センスアンプ９６、デジタル演算部９７、及びI/F部９８から構成される。
　画素アレイ部９１には、複数の画素９００が２次元状（行列状）に配列される。画素９００は、光電変換部としてのフォトダイオード（PD：Photodiode）と、複数の画素トランジスタを有して構成される。例えば、画素トランジスタは、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、及び選択トランジスタを含む。
　なお、図１において、画素アレイ部９１に配列された画素９００のｉ行ｊ列（ｉ，ｊ：１以上の整数）を、画素９００－ｉｊと表記している。この表記は、後述する他の図でも同様とされる。
　垂直走査部９２は、例えばシフトレジスタによって構成され、所定の画素駆動線９１１－ｉを選択して、選択された画素駆動線９１１－ｉに画素９００－ｉｊを駆動するためのパルスを供給し、行単位で画素９００－ｉｊを駆動する。すなわち、垂直走査部９２は、画素アレイ部９１の各画素９００－ｉｊを行単位で順次垂直方向に選択走査し、各画素９００－ｉｊのフォトダイオードにおいて受光量に応じて生成された信号電荷（電荷）に基づく画素信号を、垂直信号線９１２－ｊを通してカラムAD変換部９４に供給する。
　制御部９３は、固体撮像装置９０の各部の動作を制御する。例えば、制御部９３は、タイミング制御信号やクロック信号を生成し、垂直走査部９２、カラムAD変換部９４、及び水平走査部９５などに供給する。
　制御部９３は、タイミング生成部９２１及びクロック生成部９２２を含む。タイミング生成部９２１は、カラムAD変換部９４等の動作の基準となるタイミング制御信号を生成する。クロック生成部９２２は、カラムAD変換部９４等の動作の基準となるクロック信号を生成する。
　カラムAD変換部９４は、画素９００－ｉｊの列ごとに配置されており、１行分の画素９００－ｉｊから出力される信号を画素列ごとにAD(Analog Digital)変換を行う。カラムAD変換部９４は、画素列ごとに配置された複数のカラムADCを有する。各カラムADCは、比較部９３２－ｊ、カウンタ部９３３－ｊ、及びメモリ部９３４－ｊを含む。
　比較部９３２－ｊは、DAC９３１からのランプ波（参照信号）と、画素９００－ｉｊからの画素信号とを比較し、その比較結果を示す比較信号をカウンタ部９３３－ｊに出力する。カウンタ部９３３－ｊは、比較部９３２－ｊに応じて、所定のクロック信号をカウントし、そのカウント値をメモリ部９３４－ｊに出力する。メモリ部９３４－ｊに保持されたカウント値は適宜読み出され、データ信号として処理される。
　なお、カラムAD変換部９４（のカラムADC）の動作の詳細は、図２、図３を参照して後述する。また、読み出し電流制御部９３０は、垂直信号線９１２－ｊを介して画素９００－ｉｊの画素トランジスタに接続され、画素９００－ｉｊから画素信号を読み出す際の電流を制御する。
　水平走査部９５は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラムAD変換部９４の各々を順番に選択し、カラムAD変換部９４の各々からデータ信号を水平信号線９３５に出力させる。このデータ信号は、センスアンプ９６を介してデジタル演算部９７に出力される。
　デジタル演算部９７は、カラムAD変換部９４の各々から水平信号線９３５を通して順次に供給されるデータ信号に対して各種のデジタル信号処理を施し、その結果得られる画素データを、I/F部９８を介して外部の回路（不図示）に出力する。
　以上のように構成される固体撮像装置９０（図１）は、AD変換処理を行うカラムAD変換部９４のADC（カラムADC）が画素列ごとに配置されたカラムAD方式と呼ばれるイメージセンサ（例えば、CMOSイメージセンサ）とされる。
（カラムAD変換部の動作）
　ここで、図２は、図１のカラムAD変換部９４の詳細な構成を示している。なお、図２においては、カラムAD変換部９４における複数のカラムADCのうち、１列目ないし４列目のカラムADCを図示している。これらのカラムADCは、シングルスロープ方式のAD変換を行う。
　比較部９３２－１には、DAC９３１からのランプ波と、垂直信号線９１２－１からの画素信号が入力される。なお、DAC９３１は、参照信号としてのランプ波（Ramp）を生成し、比較部９３２－１に入力する。また、垂直信号線９１２－１には、画素９００－１１ないし画素９００－ｉ１がそれぞれ接続される。
　比較部９３２－１は、DAC９３１からの参照信号と、画素９００－ｉ１からの画素信号とを比較し、その比較結果を示す比較信号を、カウンタ部９３３－１に出力する。
　カウンタ部９３３－１は、比較部９３２－１から入力される比較信号に応じて、所定のクロック信号をカウントし、そのカウント値をメモリ部９３４－１（図１）に出力する。
　同様にして、比較部９３２－２ないし比較部９３２－４においては、DAC９３１からの参照信号と、画素９００－ｉ２ないし画素９００－ｉ４のそれぞれからの画素信号とが比較され、それらの比較信号が、カウンタ部９３３－２ないしカウンタ部９３３－４にそれぞれ出力される。
　そして、カウンタ部９３３－２ないしカウンタ部９３３－４においては、比較部９３２－２ないし比較部９３２－４から入力される比較信号に応じて、所定のクロック信号がそれぞれカウントされ、それらのカウント値がメモリ部９３４－２ないしメモリ部９３４－４（図１）にそれぞれ出力される。
　ここで、図３は、カラムAD変換部９４において、１列目と２列目のカラムADCに注目したときのタイミングチャートを示している。
　図３において、図３のＡは、比較部９３２－１により比較される参照信号（Ramp）と画素信号（VSL）のタイミングチャートを示し、図３のＢは、比較部９３２－１の比較信号VA（図２の「VA」）のタイミングチャートを示している。すなわち、この比較信号VAの電圧レベルは、垂直信号線９１２－１を介して入力される画素信号のレベルに応じてHレベル又はLレベルとなる。
　また、図３のＣは、比較部９３２－２により比較される参照信号（Ramp）と画素信号（VSL）のタイミングチャートを示し、図３のＤは、比較部９３２－２の比較信号VB（図２の「VB」）のタイミングチャートを示している。すなわち、この比較信号VBの電圧レベルは、垂直信号線９１２－２を介して入力される画素信号のレベルに応じてHレベル又はLレベルとなる。
　さらに、図３のＥは、カウンタ部９３３－１によりカウントされる比較信号VAのタイミングチャートを示し、図３のＦは、カウンタ部９３３－２によりカウントされる比較信号VBのタイミングチャートを示している。
　このとき、図３のＥのタイミングチャートに注目すれば、カウンタ部９３３－１では、時刻t12における比較信号VAの電圧レベルの立ち上がり（図３のＢのLレベルからHレベルへの変化）に応じてカウントが開始され、時刻t13における比較信号VAの電圧レベルの立ち下がり（図３のＢのHレベルからLレベルへの変化）に応じてカウントが終了される。
　すなわち、時刻t12から時刻t13までの期間（図３のＥのハッチングが施された期間）が、カウンタ部９３３－１の有効期間とされ、この有効期間内でカウント動作が行われる。
　また、図３のＦのタイミングチャートに注目すれば、カウンタ部９３３－２では、時刻t12における比較信号VBの電圧レベルの立ち上がり（図３のＤのLレベルからHレベルへの変化）に応じてカウントが開始され、時刻t14における比較信号VBの電圧レベルの立ち下がり（図３のＤのHレベルからLレベルへの変化）に応じてカウントが終了される。
　すなわち、時刻t12から時刻t14までの期間（図３のＦのハッチングが施された期間）が、カウンタ部９３３－２の有効期間とされ、この有効期間内でカウント動作が行われる。
　このように、図１の固体撮像装置９０において、カラムAD変換部９４では、画素アレイ部９１に配列された画素９００の列ごとに設けられたカラムADCごとに独立してカウンタ動作が行われ、各カラムADCでは有効期間内でカウント動作が行われる。そのため、各カラムADCにおいて、有効期間に対応するビット数が増加すれば、それに応じてカウント数も増加することになり、カラムAD変換部９４における消費電力は、カラムADCの数に比例して増加することになる。
　そこで、本開示に係る技術を適用した固体撮像装置では、各カラムADCにおける他のカラムADCと同一の動作を共通化して重複動作を削減することで、消費電力を削減する。具体的には、カラムAD変換部において、各カラムADCが他のカラムADCとカウンタ部を共有することで、消費電力が削減されるようにする。
（固体撮像装置の構成）
　図４は、本開示に係る技術を適用した固体撮像装置の構成の例を示すブロック図である。
　図４において、固体撮像装置１０Ａは、例えば、CMOSを用いたイメージセンサ等から構成され、光学レンズ系（不図示）を介して被写体からの入射光（像光）を取り込んで、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　固体撮像装置１０Ａ（図４）において、画素アレイ部１１ないしI/F部１８は、上述した固体撮像装置９０（図１）における画素アレイ部９１ないしI/F部９８に対応しており、同一の部分については適宜説明を省略する。また、図４の画素駆動線１１１－ｉ、垂直信号線１１２－ｊ、及び水平信号線１３５は、上述した図１の画素駆動線９１１－ｉ、垂直信号線９１２－ｊ、及び水平信号線９３５に対応している。
　すなわち、固体撮像装置１０Ａ（図４）において、カラムAD変換部１４では、上述したカラムAD変換部９４（図１）と比べて、隣接するカラムADC（の比較部１３２）によりカウンタ回路部１３３（カウンタ部）を共有してAD変換が行われる点が異なる。
　カラムAD変換部１４は、DAC１３１、比較部１３２－ｊ、カウンタ回路部１３３－ｎ、及びメモリ部１３４－ｎを含む。すなわち、カラムAD変換部１４では、隣接する２つの比較部１３２－ｊ，１３２－（ｊ＋１）に対し、１つのカウンタ回路部１３３－ｎ（ｎ：１以上の整数）とメモリ部１３４－ｎが設けられる。
　ここで、図５は、隣接するカラムADCに含まれる比較部１３２－１と比較部１３２－２により、カウンタ回路部１３３が共有される場合の構成の例を示している。なお、図５においては、画素アレイ部１１に配列された画素１００－ｉｊのうち、１行目の画素１００－１１と、画素１００－１２が選択された場合を例示している。
　比較部１３２－１には、DAC１３１からのランプ波（Ramp）と、垂直信号線１１２－１を介して画素１００－１１からの画素信号が入力される。比較部１３２－１は、DAC１３１からの参照信号と、画素１００－１１からの画素信号とを比較し、その比較結果を示す比較信号を、カウンタ回路部１３３に出力する。
　比較部１３２－２には、DAC１３１からのランプ波（Ramp）と、垂直信号線１１２－２を介して画素１００－１２からの画素信号が入力される。比較部１３２－２は、DAC１３１からの参照信号と、画素１００－１２からの画素信号とを比較し、その比較結果を示す比較信号を、カウンタ回路部１３３に出力する。
　カウンタ回路部１３３は、論理回路部１４１及びカウンタ部１４２を含む。
　論理回路部１４１は、各種の論理回路から構成される。論理回路部１４１は、比較部１３２－１からの比較信号と、比較部１３２－２からの比較信号を入力信号として、カウンタ部１４２により比較部１３２－１と比較部１３２－２の比較信号を識別可能にカウントするための論理演算を行い、その演算結果を示す演算信号を、カウンタ部１４２に出力する。
　カウンタ部１４２は、論理回路部１４１から出力される演算信号に応じて、所定のクロック信号をカウントして、そのカウント値をメモリ部１３４（図４）に出力する。ここでは、例えば、論理回路部１４１によって、共通カウント期間と差分カウント期間を定める（生成する）ための論理演算が行われることで、カウンタ部１４２では、共通カウント期間内でのカウント動作と、差分カウント期間内でのカウント動作が行われる。
　なお、ここでの共通カウント期間は、比較部１３２－１の比較信号と比較部１３２－２の比較信号に応じて定められる共通にカウントする期間（第１の期間）であると言える。また、差分カウント期間は、比較部１３２－１の比較信号と比較部１３２－２の比較信号に応じて定められる共通カウント期間に対する差分をカウントする期間（第２の期間）であると言える。
　以上のように構成される固体撮像装置１０Ａ（図４）は、AD変換処理を行うカラムAD変換部１４のADC（カラムADC）が画素列ごとに配置されたカラムAD方式のイメージセンサとされるが、隣接するカラムADC（の比較部１３２）によりカウンタ回路部１３３（のカウンタ部１４２）が共有されている。
（カラムAD変換部の動作）
　次に、図６ないし図８を参照して、図４のカラムAD変換部１４の動作の詳細を説明する。
　図６は、図４のカラムAD変換部１４の構成の例を示している。なお、図６においては、カラムAD変換部１４における列ごとのカラムADCのうち、１列目ないし４列目のカラムADCを図示しているが、隣接する２つのカラムADCでカウンタ部１４２が共有されている。
　比較部１３２－１には、DAC１３１からのランプ波（Ramp）と、垂直信号線１１２－１からの画素信号が入力される。なお、垂直信号線１１２－１には、画素１００－１１ないし画素１００－ｉ１が接続される。
　比較部１３２－１は、DAC１３１からの参照信号と、画素１００－ｉ１からの画素信号とを比較し、その比較結果を示す比較信号を、論理回路部１４１Ａに出力する。
　同様にして、比較部１３２－２ないし比較部１３２－４においては、DAC１３１からの参照信号と、画素１００－ｉ２ないし画素１００－ｉ４のそれぞれからの画素信号とが比較され、それらの比較信号が、論理回路部１４１Ａにそれぞれ出力される。
　論理回路部１４１Ａは、隣接するカラムADCの組み合わせに応じた各種の論理回路として、AND回路１５１及びXOR回路１５２を含む。
　AND回路１５１－１は、そこに入力される比較部１３２－１の比較信号と比較部１３２－２の比較信号との論理積を演算し、その演算結果を示す演算信号を、カウンタ部１４２－１に出力する。
　XOR回路１５２－１は、そこに入力される比較部１３２－１の比較信号と比較部１３２－２の比較信号との排他的論理和を演算し、その演算結果を示す演算信号を、カウンタ部１４２－１に出力する。
　カウンタ部１４２－１は、論理回路部１４１Ａから入力される論理積の演算結果と排他的論理和の演算結果を示す演算信号に応じて、所定のクロック信号をカウントして、そのカウント値をメモリ部１３４－１（図４）に出力する。
　なお、図示は省略しているが、論理回路部１４１Ａにおいては、比較部１３２－３と比較部１３２－４に対してAND回路１５１－２及びXOR回路１５２－２とが設けられており、それらの演算信号がそれぞれ、カウンタ部１４２－２に出力され、カウント動作が行われる。
　さらに、繰り返しになるので説明は省略するが、比較部１３２－５ないし１３２－ｊにおける隣接する比較部１３２の組み合わせに対しても、AND回路１５１とXOR回路１５２による論理演算が行われ、その演算信号が、対応するカウンタ部１４２－３ないし１４２－ｎに出力される。そして、カウンタ部１４２－３ないし１４２－ｎにおいては、カウンタ部１４２－１と同様にしてカウント動作が行われる。
　ここで、図７は、カラムAD変換部１４において、カウンタ部１４２－１を共有した１列目と２列目のカラムADCに注目したときのタイミングチャートを示している。
　図７において、図７のＡは、比較部１３２－１により比較される参照信号（Ramp）と画素信号(VSL)のタイミングチャートを示し、図７のＢは、比較部１３２－１の比較信号VA（図６の「VA」）のタイミングチャートを示している。この比較信号VAの電圧レベルは、垂直信号線１１２－１を介して入力される画素信号のレベルに応じてHレベル又はLレベルとなる。
　また、図７のＣは、比較部１３２－２により比較される参照信号（Ramp）と画素信号（VSL）のタイミングチャートを示し、図７のＤは、比較部１３２－２の比較信号VB（図６の「VB」）のタイミングチャートを示している。すなわち、この比較信号VBの電圧レベルは、垂直信号線１１２－２を介して入力される画素信号のレベルに応じてHレベル又はLレベルとなる。
　図７のＥは、カウンタ部１４２－１によりカウントされる論理積（VA AND VB）の演算信号VA'（図６の「VA'」）のタイミングチャートを示している。すなわち、この演算信号VA'の電圧レベルは、比較信号VAと比較信号VBとで電圧レベルが共通となる期間（比較信号VA，VBが共にHレベルとなる期間）を表しており、この期間は、いわば共通カウント期間であると言える。
　例えば、時刻t22から時刻t23までの期間（図７のＥのハッチングが施された期間）が、カウンタ部１４２－１における共通カウント期間とされ、この共通カウント期間内でカウント動作が行われる。
　一方で、図７のＦは、カウンタ部１４２－１によりカウントされる排他的論理和（VA XOR VB）の演算信号VB'（図６の「VB'」）のタイミングチャートを示している。すなわち、この演算信号VB'の電圧レベルは、比較信号VAと比較信号VBとの電圧レベルの差分の期間（一方の比較信号VA（VB）がHレベルで、かつ、他方の比較信号VB（VA）がLレベルとなる期間）を表しており、この期間は、いわば差分カウント期間であると言える。
　例えば、時刻t23から時刻t24までの期間（図７のＦのハッチングが施された期間）が、カウンタ部１４２－１における差分カウント期間とされ、この差分カウント期間内でカウント動作が行われる。
　このとき、図７のＧのタイミングチャートに注目すれば、カウンタ部１４２－１によって、図７のＥに示した共通カウント期間内でカウント動作と、図７のＦに示した差分カウント期間内でカウント動作とを、同一の時間軸上で行うことができる。そのため、隣接する比較部１３２－１と比較部１３２－２のそれぞれの比較信号の共通部分と差分部分が、１つのカウンタ部１４２－１によりカウントされることになる（１カラムADC内で処理可能である）。
　図８は、カラムAD変換部１４において、カウンタ回路部１３３によりカウントされたカウント値（に応じたデータ信号）を転送する場合のタイミングチャートを示している。
　図８において、図８のＡは、図７のＡと同様に、比較部１３２－１により比較される参照信号（Ramp）と画素信号(VSL)のタイミングチャートを示している。また、図８のＢは、比較部１３２－１の比較信号VA（図６の「VA」）と、比較信号VAを所定の時間だけ遅延させた遅延信号Delay VAと、そのエッジに相当するエッジ信号Edge VAのタイミングチャートを示している。
　また、図８のＣは、図７のＣと同様に、比較部１３２－２により比較される参照信号（Ramp）と画素信号（VSL）のタイミングチャートを示している。また、図８のＤは、比較部１３２－２の比較信号VB（図６の「VB」）と、比較信号VBを所定の時間だけ遅延させた遅延信号Delay VBと、そのエッジに相当するエッジ信号Edge VBのタイミングチャートを示している。
　図８のＥは、カウンタ部１４２－１によりカウントされる論理積（Delay VA AND Delay VB）の演算信号VA'（図６の「VA'」）のタイミングチャートを示している。すなわち、この演算信号VA'の電圧レベルは、遅延信号Delay VAと遅延信号Delay VBとが共通となる期間を表しており、この共通カウント期間としては、例えば、時刻t34から時刻t36までの期間が相当する。
　一方で、図８のＦは、カウンタ部１４２－１によりカウントされる排他的論理和（Delay VA XOR Delay VB）の演算信号VB'（図６の「VB'」）のタイミングチャートを示している。すなわち、この演算信号VB'の電圧レベルは、遅延信号Delay VAと遅延信号Delay VBとの差分の期間を表しており、この差分カウント期間としては、例えば、時刻t36から時刻t38までの期間が相当する。
　図８のＧは、クロック生成部１２２からカウンタ部１４２－１に入力されるクロック信号CLKのタイミングチャートを示している。
　以上、図８のＡないしＧのタイミングチャートが、カラムAD変換部１４に関連する信号の関係を示している。一方で、図８のＨ，Ｉのタイミングチャートは、カラムAD変換部１４からのデータ信号が転送されるデジタル演算部１７に関連する信号の関係を示している。
　図８のＨは、デジタル演算部１７により処理されるワードＡとワードＢのタイミングチャートを示している。ここで、例えば、ワードＡは、カラムAD変換部１４（のカウンタ部１４２－１）から、デジタル演算部１７に転送されるデータ信号であって、共通部分（の演算信号VA'）に応じたカウント値に相当するリセット信号並びにデータ信号とされる。一方で、例えば、ワードＢは、差分部分（の演算信号VB'）に応じたカウント値に相当するリセット信号並びにデータ信号とされる。
　ここで、デジタル演算部１７では、カラムAD変換部１４から転送されるエッジ信号（Edge VA，Edge VB）に基づき、カラムAD変換部１４から転送されるリセット信号並びにデータ信号が、共通部分に応じたカウント値に相当する信号であるのか、又は差分部分に応じたカウント値に相当する信号であるのかを識別（判別）することができる。このように、エッジ信号（Edge VA，Edge VB）は、データ信号の識別信号として機能する。
　そして、デジタル演算部１７では、例えば、ワードＡとして処理される共通部分に応じたカウント値に相当する信号や、ワードＢとして処理される差分部分に応じたカウント値に相当する信号を得るために、データ信号の足し合わせや、並び替えなどの処理が行われる。
　このように、カラムAD変換部１４側で、デジタル演算部１７に対して、データ信号（演算信号VA'，VB'に応じたカウント値）とともに、比較信号VA（遅延信号Delay VA）に応じたエッジ信号Edge VAと、比較信号VB（遅延信号Delay VB）に応じたエッジ信号Edge VBを転送することで、デジタル演算部１７では、ワードＡ（共通部分）とワードＢ（共通部分と差分部分）を処理することができる。
　そして、デジタル演算部１７では、相関二重サンプリング（CDS：Correlated Double Sampling）を適用したデータとして、垂直信号線１１２－１を介して比較部１３２－１に接続された画素１００－ｉ１の画素データと、垂直信号線１１２－２を介して比較部１３２－２に接続された画素１００－ｉ２の画素データがそれぞれ得られる（図８のＩのCDS Ａと、CDS Ｂ）。なお、相関二重サンプリング（CDS）は、例えばデータ信号からリセット信号を差し引くことで、画素固有の固定パターンノイズを除去する処理である。
　なお、図８においては、カラムAD変換部１４から転送されるデータ信号を識別（判別）するために、デジタル演算部１７に対し、エッジ信号（Edge VA，Edge VB）を転送する場合を一例に説明したが、エッジ信号の転送に限らず、例えば、データ信号に対してインデックス用のビットを付加するなど、他の手法を用いるようにしてもよい。
　また、図８の例では、カラムAD変換部１４の各カラムADCにラッチ回路（例えば、図５のメモリ部１３４－ｎ）を設けずに、カウンタ回路部１３３－ｎ（のカウンタ部１４２）によりカウントされたカウント値（に応じたデータ信号）を、カウント終了後に、デジタル演算部１７に転送する場合を示したが、カラムAD変換部１４の各カラムADCのラッチ回路（例えば、図５のメモリ部１３４－ｎ）を利用してラッチするようにしてもよい。すなわち、図４に示した構成では、カラムAD変換部１４の各カラムADCに、ラッチ回路を設けた構成を示したが、ラッチ回路は、カラムAD変換部１４側に設けてもよいし、あるいはデジタル演算部１７側に設けてもよい。
　以上、本開示に係る技術を適用した固体撮像装置では、カラムAD変換部において、各カラムADCが他のカラムADCとカウンタ部を共有することにより、各カラムADCにおける他のカラムADCと同一の動作を共通化して重複動作を削減することが可能となり、結果として、カラムAD変換部（のカウンタ部）における消費電力を削減することができる。
　近年、CMOSイメージセンサ等のイメージセンサが普及し、様々な分野で利用されているが、特に、IoTや携帯機器向けなどのイメージセンサには、低消費電力化が求められる一方で、高速化や高解像度化の需要が高まっており、それらの関係は、トレードオフの関係にある。また、多くのイメージセンサでは、カラムADC方式のAD変換回路を用いているため、列ごとに各カラムADCに接続された画素の画素信号をAD変換するため、高解像度化（言い換えれば、カラム数（カラムADC数）の増加）に比例して、AD変換回路で消費される電力が増加していた。
　ここで、図１に示したように、カラムADC方式のAD変換回路（AD変換部）では、カラム数に応じた比較器（比較部）とカウンタを設けるのが一般的であるため、多画素化に伴い、消費電力が大きくなる。AD変換回路の消費電流低減の手法の１つとして、１つのカウンタ回路（カウンタ部）からのカウント値を、比較器からの比較結果に従って、各カラム（カラムADC）においてラッチする構成にすることで、（カウンタ回路の削減分の）消費電力を低減する手法がある。
　しかしながら、この構成を採用した場合には、カウンタ回路からの配線遅延に応じた誤差がカラムごとに発生する問題がある。上述した特許文献１に開示されている技術では、この問題を解決するために、カウンタ回路をブロックごとに分散・配置して、同様に共通のカウンタ回路からのカウント値を、各カラム信号に応じて各カラムでラッチする構成を提案している。この構成により、上記の問題は改善するが、高速化に伴い消費電力が大きくなるという懸念が依然として残る。
　そこで、本開示に係る技術では、上記の問題を改善しつつ、消費電力の低減を実現するために、AD変換回路において隣接するカラムでカウンタ回路を共有して、各共有カウンタ回路にて各カラム信号に応じたカウント動作を行っている。
　また、本開示に係る技術では、カラムAD変換部において、トータル電流を下げることができるため、ピーク電流の軽減にもつながり、バンドノイズやDACリニアリティ等の特性改善を実現できる。さらに、カラムAD変換部においては、各カラムADCが他のカラムADCとカウンタ部を共有するため、カウンタ回路を削減することが可能となり、結果として回路規模の削減を実現できる。
＜２．第２の実施の形態＞
　固体撮像装置１０Ａ（図４）において、カラムAD変換部１４の構成として、隣接する２つのカラムADC（の比較部１３２）によりカウンタ回路部１３３（のカウンタ部１４２）が共有される場合を説明したが、カウンタ回路部１３３（のカウンタ部１４２）を共有するカラムADCは隣接したものに限らず、画素アレイ部１１に配列された画素１００が対応する色成分に応じて、複数のカラムADC（の比較部１３２）により共有されてもよい。
　図９は、画素１００が対応する色成分に応じて、任意の数のカラムADC（の比較部１３２）によりカウンタ回路部１３３（のカウンタ部１４２）が共有される場合の構成を示している。
　なお、固体撮像装置１０Ｂ（図９）において、画素アレイ部１１ないしI/F部１８は、上述した固体撮像装置１０Ａ（図４）における画素アレイ部９１ないしI/F部９８に対応しており、同一の部分については適宜説明を省略する。
　すなわち、固体撮像装置１０Ｂ（図９）において、カラムAD変換部１４は、カラムAD変換部１４（図４）と比べて、隣接するカラムADCを共有するのではなく、同一の色成分に対応した画素１００－ｉｊごとにカラムADCが共有されている点が異なる。
　ここで、固体撮像装置１０Ｂにおいて、画素アレイ部１１に配列される画素１００－ｉｊは、所定の配列パターンで規則的に配列され、ベイヤー配列となっている。ここで、ベイヤー配列とは、緑（Ｇ）のＧ画素が市松状に配され、残った部分に、赤（Ｒ）のＲ画素と、青（Ｂ）のＢ画素とが一列ごとに交互に配される配列パターンである。
　なお、ここでは、カラーフィルタとして、赤（Ｒ）の波長に対応したカラーフィルタが設けられ、このＲカラーフィルタを透過した光から、赤（Ｒ）成分の光に対応した電荷が得られる画素を、Ｒ画素と称する。また、緑（Ｇ）の波長に対応したカラーフィルタを透過した光から、緑（Ｇ）成分の光に対応した電荷が得られる画素を、Ｇ画素と称する。また、青（Ｂ）の波長に対応したカラーフィルタを透過した光から、青（Ｂ）成分の光に対応した電荷が得られる画素を、Ｂ画素と称する。
　図９において、カラムAD変換部１４では、列ごとのカラムADCのうち、１列目と３列目のカラムADCでカウンタ回路部１３３を共有し、２列目と４列目のカラムADCでカウンタ回路部１３３を共有している。
　すなわち、１列目や３列目等の奇数列の垂直信号線１１２－ｊ（ｊ＝１，３，・・・）には、Ｂ画素１００とＧ画素１００とが交互に接続されるため、行単位で画素１００を駆動することで、同色（青（Ｂ）又は緑（Ｇ））の画素１００からの画素信号が、カウンタ回路部１３３を共有している奇数列のカラムADCにそれぞれ入力される。
　例えば、奇数列のカラムADCのうち、比較部１３２－１と比較部１３２－３を代表して説明すれば、カラムAD変換部１４では、比較部１３２－１からの比較信号と、比較部１３２－３の比較信号とが論理回路部１４１に入力され、各種の論理回路（例えば、図６のAND回路１５１とXOR回路１５２）による論理演算が行われる。そして、論理回路部１４１の演算信号が、カウンタ部１４２－１に入力され、共通カウント期間と差分カウント期間に応じたカウントが行われる。
　また、２列目や４列目等の偶数列の垂直信号線１１２－ｊ（ｊ＝２，４，・・・）には、Ｇ画素１００とＲ画素１００とが交互に接続されるため、行単位で画素１００を駆動することで、同色（緑（Ｇ）又は赤（Ｒ））の画素１００からの画素信号が、カウンタ回路部１３３を共有している偶数列のカラムADCにそれぞれ入力される。
　例えば、偶数列のカラムADCのうち、比較部１３２－２と比較部１３２－４を代表して説明すれば、カラムAD変換部１４では、比較部１３２－２からの比較信号と、比較部１３２－４からの比較信号とが論理回路部１４１に入力され、各種の論理回路（例えば、図６のAND回路１５１とXOR回路１５２）による論理演算が行われる。そして、論理回路部１４１の演算信号が、カウンタ部１４２－２に入力され、共通カウント期間と差分カウント期間に応じたカウントが行われる。
　このように、カラムAD変換部１４においては、Ｒ画素１００、Ｇ画素１００、又はＢ画素１００等の画素１００が対応する色成分に応じて、画素１００の列ごとに設けられたカラムADC（の比較部１３２）によりカウンタ回路部１３３（のカウンタ部１４２）を共有することができる。これにより、信号の相関が強い同色のカラムADCにてカウンタ部１４２を共有することが可能となり、より一層の電力削減が可能となる。つまり、例えば、隣接する同色の画素１００では、信号レベルが近似しているため、カウンタ部１４２によるカウンタ値として、差分部分が少なくなって共通部分が支配的になるため、効率のよいカウントを実現可能である。
　なお、図９の例では、画素１００が対応する色成分に応じてカラムADCによりカウンタ部１４２が共有される場合の構成を示したが、色成分に限らず、何らかの所定の規則に応じて、カラムADCによりカウンタ部１４２が共有されてもよい。また、図９の例では、画素アレイ部１１に配列される画素１００－ｉｊがベイヤー配列となる場合を説明したが、他の配列パターンを用いてもよい。
＜３．第３の実施の形態＞
　固体撮像装置１０Ａ（図４）において、カラムAD変換部１４のカウンタ回路部１３３の論理回路部１４１（図５）の構成として、AND回路１５１及びXOR回路１５２を含む論理回路部１４１Ａを説明したが、他の論理回路を用いてもよい。
（他の論理回路の第１の例）
　例えば、図１０において、論理回路部１４１Ｂは、隣接するカラムADCの組み合わせに応じた各種の論路回路として、AND回路１６１、OR回路１６２、NOT回路１６３、及びAND回路１６４を含む。
　AND回路１６１－１は、そこに入力される比較部１３２－１の比較信号と比較部１３２－２の比較信号との論理積を演算し、その演算結果を示す演算信号を、カウンタ部１４２－１及びNOT回路１６３－１に出力する。
　OR回路１６２－１は、そこに入力される比較部１３２－１の比較信号と比較部１３２－２の比較信号との論理和を演算し、その演算結果を示す演算信号を、AND回路１６４－１に出力する。
　NOT回路１６３－１は、そこに入力されるAND回路１６１－１の演算信号の論理否定を演算し、その演算結果を示す演算信号を、AND回路１６４－１に出力する。
　AND回路１６４－１は、そこに入力されるOR回路１６２－１の演算信号とNOT回路１６３－１の演算信号との論理積を演算し、その演算結果を示す演算信号を、カウンタ部１４２－１に出力する。
　ここで、比較部１３２－１の比較信号（図１０の「VA」）は、上述した図７のＢのタイミングチャートに相当し、比較部１３２－２の比較信号（図１０の「VB」）は、上述した図７のＤのタイミングチャートに相当する。
　また、カウンタ部１４２－１によりカウントされるAND回路１６１－１の演算信号（図１０の「VA'」）は、上述した図７のＥのタイミングチャートに相当し、カウンタ部１４２－１によりカウントされるAND回路１６４－１の演算信号（図１０の「VB'」）は、上述した図７のＦのタイミングチャートに相当する。
　すなわち、論理回路部１４１Ｂ（図１０）によって、ANDゲートとORゲートをベースにした論理演算を行うことで、カウンタ部１４２－１によるカウントに際して、上述した図７のＥと図７のＦのタイミングチャートに対応する共通カウント期間と差分カウント期間を定めることができる。
（他の論理回路の第２の例）
　また、例えば、図１１において、論理回路部１４１Ｃは、隣接するカラムADCの組み合わせに応じた各種の論理回路として、NAND回路１７１、OR回路１７２、NOT回路１７３、及びAND回路１７４を含む。
　NAND回路１７１－１は、そこに入力される比較部１３２－１の比較信号と比較部１３２－２の比較信号との否定論理積を演算し、その演算結果を示す演算信号を、NOT回路１７３－１及びAND回路１７４－１に出力する。
　OR回路１７２－１は、そこに入力される比較部１３２－１の比較信号と比較部１３２－２の比較信号との論理和を演算し、その演算結果を示す演算信号を、AND回路１７４－１に出力する。
　NOT回路１７３－１は、そこに入力されるNAND回路１７１－１の演算信号の論理否定を演算し、その演算結果を示す演算信号を、カウンタ部１４２－１に出力する。
　AND回路１７４－１は、そこに入力されるNAND回路１７１－１の演算信号とOR回路１７２－１の演算信号との論理積を演算し、その演算結果を示す演算信号を、カウンタ部１４２－１に出力する。
　ここで、比較部１３２－１の比較信号（図１１の「VA」）は、上述した図７のＢのタイミングチャートに相当し、比較部１３２－２の比較信号（図１１の「VB」）は、上述した図７のＤのタイミングチャートに相当する。
　また、カウンタ部１４２－１によりカウントされるNOT回路１７３－１の演算信号（図１１の「VA'」）は、上述した図７のＥのタイミングチャートに相当し、カウンタ部１４２－１によりカウントされるAND回路１７４－１の演算信号（図１１の「VB'」）は、上述した図７のＦのタイミングチャートに相当する。
　すなわち、論理回路部１４１Ｃ（図１１）によって、NANDゲートとORゲートをベースにした論理演算を行うことで、カウンタ部１４２－１によるカウントに際して、上述した図７のＥと図７のＦのタイミングチャートに対応する共通カウント期間と差分カウント期間を定めることができる。
　なお、ここでは、他の論理回路を有する論理回路部１４１として、論理回路部１４１Ｂ（図１０）と論理回路部１４１Ｃ（図１１）を説明したが、要は、カウンタ部１４２によるカウントに際して共通カウント期間と差分カウント期間をカウント可能にすればよいのであって、そのための論理回路の組み合わせは任意である。
＜４．第４の実施の形態＞
　固体撮像装置１０Ａ（図４）において、カラムAD変換部１４の構成として、隣接する２つのカラムADC（の比較部１３２）によりカウンタ回路部１３３（のカウンタ部１４２）が共有される場合を説明したが、カウンタ回路部１３３（のカウンタ部１４２）を共有するカラムADCの数は２つに限定されず、３つ以上（任意の数）のカラムADCにより共有されてもよい。
　図１２は、３つ以上のカラムADC（の比較部１３２）によりカウンタ回路部１３３（のカウンタ部１４２）が共有される場合の構成を示している。
　なお、固体撮像装置１０Ｃ（図１２）において、画素アレイ部１１ないしI/F部１８は、上述した固体撮像装置１０Ａ（図４）における画素アレイ部９１ないしI/F部９８に対応しており、同一の部分については適宜説明を省略する。
　すなわち、図１２の固体撮像装置１０Ｃ（図１２）において、カラムAD変換部１４では、ｍ個（例えば、ｍは３以上の整数）の比較部１３２－ｊに対し、１つのカウンタ回路部１３３－ｎが設けられる。カウンタ回路部１３３－ｎは、論理回路部１４１とカウンタ部１４２から構成される。
　ここで、図１３は、図１２のカラムAD変換部１４の構成の例を示している。なお、図１３においては、カラムAD変換部１４における１列目ないし３列目のカラムADCを図示しているが、この例では、隣接する３つのカラムADCでカウンタ部１４２を共有する場合を示している。
　比較部１３２－１には、DAC１３１からのランプ波と、垂直信号線１１２－１からの画素信号が入力される。比較部１３２－１は、DAC１３１からの参照信号と、画素１００－ｉ１からの画素信号とを比較し、その比較結果を示す比較信号を、論理回路部１４１Ｄに出力する。
　同様にして、比較部１３２－２ないし比較部１３２－３においては、DAC１３１からの参照信号と、画素１００－ｉ２ないし画素１００－ｉ３のそれぞれからの画素信号とが比較され、それらの比較結果が、論理回路部１４１Ｄにそれぞれ出力される。
　論理回路部１４１Ｄは、隣接する３つのカラムADCの組み合わせに応じた各種の論理回路として、AND回路１８１、XOR回路１８２、XOR回路１８３、及びXOR回路１８４を含む。
　AND回路１８１－１は、そこに入力される比較部１３２－１の比較信号と、比較部１３２－２の比較信号と、比較部１３２－３の比較信号との論理積を演算し、その演算結果を示す演算信号を、XOR回路１８２－１に出力する。
　XOR回路１８２－１は、そこに入力される比較部１３２－１の比較信号とAND回路１８１－１の演算信号との排他的論理和を演算し、その演算結果を示す演算信号を、カウンタ部１４２－１に出力する。
　XOR回路１８２－２は、そこに入力される比較部１３２－１の比較信号と比較部１３２－２の比較信号との排他的論理和を演算し、その演算結果を示す演算信号を、カウンタ部１４２－１に出力する。
　XOR回路１８２－３は、そこに入力される比較部１３２－１の比較信号と比較部１３２－３の比較信号との排他的論理和を演算し、その演算結果を示す演算信号を、カウンタ部１４２－１に出力する。
　カウンタ部１４２－１は、論理回路部１４１Ｄから入力される論理回路の演算結果を示す演算信号に応じて、所定のクロック信号をカウントする。
　ここで、図１４は、カラムAD変換部１４において、カウンタ部１４２－１を共有した３つのカラムADCに注目したときのタイミングチャートを示している。
　図１４において、図１４のＡは、比較部１３２－１により比較される参照信号（Ramp）と画素信号(VSL)のタイミングチャートを示している。また、図１４のＢは、比較部１３２－１の比較信号VAと、比較信号VAを遅延させた遅延信号Delay VAと、そのエッジに相当するエッジ信号Edge VAのタイミングチャートを示している。
　また、図１４のＣは、比較部１３２－２により比較される参照信号（Ramp）と画素信号（VSL）のタイミングチャートを示している。また、図１４のＤは、比較部１３２－２の比較信号VBと、比較信号VBを遅延させた遅延信号Delay VBと、そのエッジに相当するエッジ信号Edge VBのタイミングチャートを示している。
　また、図１４のＥは、比較部１３２－３により比較される参照信号（Ramp）と画素信号（VSL）のタイミングチャートを示している。また、図１４のＦは、比較部１３２－３の比較信号Vcと、比較信号Vcを遅延させた遅延信号Delay Vcと、そのエッジに相当するエッジ信号Edge Vcのタイミングチャートを示している。
　図１４のＧは、カウンタ部１４２－１によりカウントされる論理積（Delay VA AND Delay VB AND Delay VC）の演算信号VA'のタイミングチャートを示している。すなわち、この演算信号VA'の電圧レベルは、遅延信号Delay VAと遅延信号Delay VBと遅延信号Delay VCとが共通となる期間を表しており、この共通カウント期間としては、例えば、時刻t44から時刻t46までの期間が相当する。
　一方で、図１４のＨは、カウンタ部１４２－１によりカウントされる排他的論理和（VA' XOR Delay VA）の演算信号のタイミングチャートを示している。すなわち、この演算結果の電圧レベルは、演算信号VA'と遅延信号Delay VAとの差分の期間を表しており、この差分カウント期間としては、例えば、時刻t46から時刻t48までの期間が相当する。
　また、図１４のＩは、カウンタ部１４２－１によりカウントされる排他的論理和（VA' XOR Delay VB）の演算信号のタイミングチャートを示している。すなわち、この演算結果の電圧レベルは、演算信号VA'と遅延信号Delay VBとの差分の期間を表しており、この差分カウント期間として、図１４の例では、それらの差分の期間が存在していない。
　さらに、図１４のＪは、カウンタ部１４２－１によりカウントされる排他的論理和（VA' XOR Delay VC）の演算信号のタイミングチャートを示している。すなわち、この演算結果の電圧レベルは、演算信号VA'と遅延信号Delay VCとの差分の期間を表しており、この差分カウント期間としては、例えば、時刻t46から時刻t49までの期間が相当する。
　図１４のＫは、カウンタ部１４２－１に入力されるクロック信号CLKのタイミングチャートを示している。
　また、図１４のＬは、図８のＨのタイミングチャートと同様に、カウンタ回路部１３３によりカウントされたカウント値（に応じたデータ信号）を転送する場合に、デジタル演算部１７により処理されるワードＡとワードＢとワードＣのタイミングチャートを示している。
　例えば、ワードＡは、共通部分（の演算信号VA'）に応じたカウント値に相当するデータ信号とされる。また、例えば、ワードＢは、共通部分（の演算信号VA'）と差分部分（の演算信号（VA' XOR Delay VA））に応じたカウント値に相当するデータ信号とされる。さらに、例えば、ワードＣは、共通部分（の演算信号VA'）と差分部分（の演算信号（VA' XOR Delay Vc））に応じたカウント値に相当するデータ信号とされる。なお、ここでも、エッジ信号（Edge VA，Edge VB，Edge Vc）を用いた識別処理が行われる。
　なお、ここでは、３つのカラムADCが共有される場合の構成を示したが、４つ以上のカラムADCが共有される場合でも、論理回路部１４１Ｄにおける論理回路の拡張によって、カウンタ部１４２によるカウントに際して共通カウント期間と差分カウント期間をカウント可能にすることができる。
＜５．第５の実施の形態＞
　固体撮像装置１０Ａ（図４）において、AD変換部の構成として、カラムAD方式のカラムAD変換部１４を説明したが、AD変換方式としては、カラムAD方式に限定されず、例えば画素ADC方式等の他のAD変換方式を用いてもよい。
　例えば、図１５は、画素ADC方式を採用した画素AD変換部２１の構成の例を示している。
　図１５において、画素AD変換部２１は、画素アレイ部１１に２次元状に配列された画素１００－ｉｊに対応したADC２００－ｉｊ（ｉ，ｊ：１以上の整数）を２次元状に配列している。画素AD変換部２１においては、ADC２００－ｉｊのそれぞれによって、対応する画素１００－ｉｊからの画素信号がAD変換される。そのため、画素AD変換部２１では、画素アレイ部１１に配列された画素１００－ｉｊのそれぞれに対するAD変換を並列処理することができる。
　ここで、画素AD変換部２１においては、複数のADC２００－ｉｊによりカウンタ部が共有される。例えば、図１５の例では、ADC２００－１１とADC２００－１２、又はADC２００－１３とADC２００－１４など、同一の行の隣接する２つのADCごとにカウンタ部を共有している。なお、繰り返しになるので図示はしないが、図５に示したように、複数のADC２００－ｉｊに対して各種の論理回路から構成される論理回路部１４１を設けることで、共有されるカウンタ部では、例えば、共通カウント期間と差分カウント期間をカウントすることが可能になる。
　なお、図１５の例では、同一の行の２つのADCごとに共有する場合の構成を示したが、３つ以上のADCが共有されてもよい。また、図１５の例では、隣接するADCを共有する場合の構成を示したが、隣接するADCに限らず、例えば、Ｒ画素やＧ画素、Ｂ画素等の対応する画素１００－ｉｊの色ごとに、ADCが共有されてもよい。要は、論理回路部１４１によって、カウンタ部によるカウントに際して共通カウント期間と差分カウント期間がカウント可能になればよいのであって、例えば周辺のADC２００－ｉｊなど、共有するADCの組み合わせは任意である。
＜６．第６の実施の形態＞
　固体撮像装置１０Ａ（図４）において、画素アレイ部１１の構成として、画素１００－ｉｊをベイヤー配列等の配列パターンで２次元状に配列する場合を説明したが、他の配列パターンを用いてもよい。
　例えば、図１６は、複数の画素部を２次元状に配列した画素アレイ部１１の構成の例を示している。
　図１６において、画素アレイ部１１には、同色の４つの画素１００－ｉｊ（２×２の４画素）から構成される画素部３００－ｋｌ（ｋ，ｌ：１以上の整数）が２次元状に配列されている。
　画素部３００－ｋｌは、同色の４つの画素１００－ｉｊとして、Ｒ画素、Ｇ画素、又はＢ画素のいずれかの色の画素から構成される。また、画素部３００－ｋｌは、同色の４つの画素１００－ｉｊにより画素回路が共有された共有画素として構成される。
　このように、画素アレイ部１１においては、赤（Ｒ）の４画素（２×２画素）から構成されるＲ画素部３００と、緑（Ｇ）の４画素（２×２画素）から構成されるＧ画素部３００と、青（Ｂ）の４画素（２×２画素）から構成されるＢ画素部３００とが、所定の配列パターンで規則的に配列され、ベイヤー配列となっている。
　ここで、図１６に示した画素の配列パターンを有する画素アレイ部１１に対する、カラムAD変換部１４の構成として、例えば、画素部３００－ｋｌの列ごとに配置されたカラムADCを、隣接する２つの画素部ごとに共有することができる。
　例えば、図１６の例では、画素部３００－１１と画素部３００－１２、又は画素部３００－１３と画素部３００－１４など、同一の行の隣接する２つの画素部３００に対応したカラムADCごとにカウンタ部を共有している。ここでも、繰り返しになるため、図示はしないが、図５に示したように、隣接する２つの画素部３００に対応したカラムADCに対して各種の論理回路から構成される論理回路部１４１を設けることで、共有されるカウンタ部では、例えば、共通カウント期間と差分カウント期間をカウントすることが可能になる。
　なお、ここでは、隣接する２つの画素部３００に対応したカラムADCごとに共有する場合に限らず、例えば、３つ以上の画素部３００に対応したカラムADCが共有されてもよいし、あるいは、Ｒ画素部３００やＧ画素部３００、Ｂ画素部などの同色の４画素（２×２画素）ごとに、カラムADCが共有されてもよい。要は、論理回路部１４１によって、カウンタ部によるカウントに際して共通カウント期間と差分カウント期間がカウント可能になればよいのであって、共有するADCの組み合わせは任意である。
　また、図１６の例では、画素部３００－ｋｌが、同色の４画素（２×２画素）により構成されるとして説明したが、画素部３００を構成する画素数は、４画素に限らず、例えば、１６画素（４×４画素）などでもよい。さらに、図１６の例では、画素アレイ部１１に配列される画素部３００－ｋｌがベイヤー配列になる場合を示したが、他の配列パターンを用いてもよい。
＜７．変形例＞
　（実施の形態の組み合わせの例）
　上述した第１の実施の形態ないし第６の実施の形態は、それぞれが単独の実施の形態として成立することは勿論、複数の実施の形態の全て又は一部を可能な範囲で組み合わせた形態を採用するようにしてもよい。
　例えば、第２の実施の形態と第３の実施の形態とを組み合わせて、固体撮像装置１０Ｂ（図９）におけるカラムAD変換部１４のカウンタ回路部１３３の論理回路部１４１として、論理回路部１４１Ｂ（図１０）や論理回路部１４１Ｃ（図１１）などを用いることができる。
（固体撮像装置の他の例）
　また、上述した実施の形態では、固体撮像装置１０（１０Ａ，１０Ｂ，１０Ｃ）として、CMOSイメージセンサを一例に説明したが、本開示に係る技術は、画素が２次元状に配列された固体撮像装置全般に対して適用可能である。また、本開示に係る技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置全般に対しても適用可能である。
＜８．電子機器の構成＞
　図１７は、本開示に係る技術を適用した固体撮像装置を搭載した電子機器の構成例を示すブロック図である。
　電子機器１０００は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの撮像機能を有する電子機器である。
　電子機器１０００は、レンズ部１０１１、固体撮像装置１０１２、信号処理部１０１３、制御部１０１４、表示部１０１５、記録部１０１６、操作部１０１７、通信部１０１８、及び電源部１０１９から構成される。また、電子機器１０００において、信号処理部１０１３ないし電源部１０１９は、バス１０２１を介して相互に接続されている。
　レンズ部１０１１は、ズームレンズやフォーカスレンズ等から構成され、被写体からの光を集光する。レンズ部１０１１により集光された光（被写体光）は、固体撮像装置１０１２に入射される。
　固体撮像装置１０１２は、本開示に係る技術を適用した固体撮像装置（例えば、上述した固体撮像装置１０（１０Ａ，１０Ｂ，１０Ｃ））である。固体撮像装置１０１２は、レンズ部１０１１を介して受光した光（被写体光）を光電変換してその結果得られる画素信号をAD変換し、その結果得られる信号を、信号処理部１０１３に供給する。
　信号処理部１０１３は、例えばDSP(Digital Signal Processor)回路等の信号処理回路から構成され、固体撮像装置１０１２から供給される信号に対する信号処理を行う。例えば、信号処理部１０１３は、固体撮像装置１０１２からの信号に対して信号処理を施すことで、静止画又は動画の画像データを生成し、表示部１０１５又は記録部１０１６に供給する。
　制御部１０１４は、例えば、CPU(Central Processing Unit)やマイクロプロセッサ、FPGA(Field Programmable Gate Array)などとして構成される。制御部１０１４は、電子機器１０００の各部の動作を制御する。
　表示部１０１５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等の表示装置として構成される。表示部１０１５は、信号処理部１０１３から供給される画像データに応じた静止画又は動画を表示する。
　記録部１０１６は、例えば、半導体メモリやハードディスク等の記録媒体として構成される。記録部１０１６は、信号処理部１０１３から供給される画像データを記録する。また、記録部１０１６は、制御部１０１４からの制御に従い、記録されている画像データを供給する。
　操作部１０１７は、例えば、物理的なボタンのほか、表示部１０１５と組み合わせて、タッチパネルとして構成される。操作部１０１７は、ユーザによる操作に応じて、電子機器１０００が有する各種の機能についての操作指令を出力する。制御部１０１４は、操作部１０１７から供給される操作指令に基づき、各部の動作を制御する。
　通信部１０１８は、例えば、通信インターフェース回路などとして構成される。通信部１０１８は、所定の通信方式に従い、無線通信又は有線通信によって、外部の機器との間でデータのやりとりを行う。
　電源部１０１９は、信号処理部１０１３ないし通信部１０１８の動作電源となる各種の電源を、これらの供給対象に対して適宜供給する。
　電子機器１０００は、以上のように構成される。
　本開示に係る技術は、以上説明したように、固体撮像装置１０１２に適用される。固体撮像装置１０１２に本開示に係る技術を適用することで、固体撮像装置１０１２を低消費電力で動作させることが可能となるため、例えば、電源部１０１９によりバッテリ駆動される電子機器１０００をより長い時間使用することができる。
＜９．固体撮像装置の使用例＞
　図１８は、本開示に係る技術を適用した固体撮像装置の使用例を示す図である。
　固体撮像装置１０は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。すなわち、図１８に示すように、鑑賞の用に供される画像を撮影する鑑賞の分野だけでなく、例えば、交通の分野、家電の分野、医療・ヘルスケアの分野、セキュリティの分野、美容の分野、スポーツの分野、又は、農業の分野などにおいて用いられる装置でも、固体撮像装置１０を使用することができる。
　具体的には、鑑賞の分野において、例えば、デジタルカメラやスマートフォン、カメラ機能付きの携帯電話機等の、鑑賞の用に供される画像を撮影するための装置（例えば、図１７の電子機器１０００）で、固体撮像装置１０を使用することができる。
　交通の分野において、例えば、自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置で、固体撮像装置１０を使用することができる。なお、このような移動体への応用例については、図１９及び図２０を参照して後述する。
　家電の分野において、例えば、ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビ受像機や冷蔵庫、エアーコンディショナ等の家電に供される装置で、固体撮像装置１０を使用することができる。また、医療・ヘルスケアの分野において、例えば、内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置で、固体撮像装置１０を使用することができる。
　セキュリティの分野において、例えば、防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置で、固体撮像装置１０を使用することができる。また、美容の分野において、例えば、肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置で、固体撮像装置１０を使用することができる。
　スポーツの分野において、例えば、スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置で、固体撮像装置１０を使用することができる。また、農業の分野において、例えば、畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置で、固体撮像装置１０を使用することができる。
＜１０．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２０は、撮像部１２０３１の設置位置の例を示す図である。
　図２０では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、固体撮像装置１０は、撮像部１２０３１に含めることができる。撮像部１２０３１に本開示に係る技術を適用することにより、低消費電力化を実現して高解像度化も可能となるため、より高精細な画像を生成することができる。そのため、上述した認識処理を行うに際して、認識精度を向上させることが可能となり、例えば、人、車、障害物、標識又は路面上の文字等の物体を、より正確に認識することができる。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　また、本開示に係る技術は、以下のような構成をとることができる。
（１）
　複数の画素が２次元状に配列された画素アレイ部と、
　前記画素から読み出された画素信号をAD変換するAD変換部と
　を備え、
　前記AD変換部は、
　　前記画素信号と参照信号とを比較する比較部と、
　　複数の前記比較部により共有されるカウンタ部と、
　　複数の前記比較部による比較結果に基づいて、前記カウンタ部により複数の前記比較部の各比較部の比較結果を識別可能にカウントするための論理演算を行い、その演算結果を前記カウンタ部に出力する論理回路部と
　を有し、
　前記カウンタ部は、前記論理回路部から出力される演算結果をカウントする
　固体撮像装置。
（２）
　前記論理回路部は、複数の前記比較部の比較結果に応じて共通にカウントする期間である第１の期間と、前記各比較部の比較結果に応じて前記第１の期間に対する差分をカウントする期間である第２の期間を定めるための論理演算を行う
　前記（１）に記載の固体撮像装置。
（３）
　前記AD変換部は、前記画素アレイ部に２次元状に配列された前記画素を列ごとにAD変換するカラムADC(Analog to Digital Converter)を含むカラムAD変換部である
　前記（１）又は（２）に記載の固体撮像装置。
（４）
　前記カラムAD変換部は、任意の数の前記カラムADCに含まれる前記比較部ごとに前記カウンタ部を共有する
　前記（３）に記載の固体撮像装置。
（５）
　前記カラムAD変換部は、隣接する２つの前記カラムADCに含まれる前記比較部ごとに前記カウンタ部を共有する
　前記（４）に記載の固体撮像装置。
（６）
　前記カラムAD変換部は、所定の規則に応じて、前記カラムADCに含まれる前記比較部により前記カウンタ部を共有する
　前記（３）ないし（５）のいずれかに記載の固体撮像装置。
（７）
　前記カラムAD変換部は、前記画素が対応する色成分に応じて、複数の前記比較部により前記カウンタ部を共有する
　前記（６）に記載の固体撮像装置。
（８）
　前記画素アレイ部は、ベイヤー配列により複数の前記画素を配列し、
　前記カラムAD変換部は、
　　赤（Ｒ）成分の画素と緑（Ｇ）成分の画素の列に設けられた前記カラムADCに含まれる前記比較部により前記カウンタ部を共有し、
　　緑（Ｇ）成分の画素と青（Ｂ）成分の画素の列に設けられた前記カラムADCに含まれる前記比較部により前記カウンタ部を共有する
　前記（７）に記載の固体撮像装置。
（９）
　前記論理回路部は、前記第１の期間と前記第２の期間を定めるための各種の論理回路から構成される
　前記（３）ないし（８）のいずれかに記載の固体撮像装置。
（１０）
　前記カラムAD変換部は、隣接する第１のカラムADCの第１の比較部と、第２のカラムADCの第２の比較部により前記カウンタ部を共有し、
　前記論理回路部は、
　　前記第１の比較部の比較結果と、前記第２の比較部の比較結果との論理積を演算し、その演算結果を、前記カウンタ部に出力するAND回路と、
　　前記第１の比較部の比較結果と、前記第２の比較部の比較結果との排他的論理和を演算し、その演算結果を、前記カウンタ部に出力するXOR回路と
　を有する
　前記（９）に記載の固体撮像装置。
（１１）
　前記カラムAD変換部は、隣接する第１のカラムADCの第１の比較部と、第２のカラムADCの第２の比較部により前記カウンタ部を共有し、
　前記論理回路部は、
　　前記第１の比較部の比較結果と、前記第２の比較部の比較結果との論理積を演算し、その演算結果を、前記カウンタ部に出力する第１のAND回路と、
　　前記第１の比較部の比較結果と、前記第２の比較部の比較結果との論理和を演算するOR回路と、
　　前記第１のAND回路の演算結果の論理否定を演算するNOT回路と、
　　前記OR回路の演算結果と、前記NOT回路の演算結果との論理積を演算し、その演算結果を、前記カウンタ部に出力する第２のAND回路と
　を有する
　前記（９）に記載の固体撮像装置。
（１２）
　前記カラムAD変換部は、隣接する第１のカラムADCの第１の比較部と、第２のカラムADCの第２の比較部により前記カウンタ部を共有し、
　前記論理回路部は、
　　前記第１の比較部の比較結果と、前記第２の比較部の比較結果との否定論理積を演算するNAND回路と、
　　前記第１の比較部の比較結果と、前記第２の比較部の比較結果との論理和を演算するOR回路と、
　　前記NAND回路の演算結果の論理否定を演算し、その演算結果を、前記カウンタ部に出力するNOT回路と、
　　前記NAND回路の演算結果と、前記OR回路の演算結果との論理積を演算し、その演算結果を、前記カウンタ部に出力するAND回路と
　を有する
　前記（９）に記載の固体撮像装置。
（１３）
　前記カラムAD変換部は、隣接する第１のカラムADCの第１の比較部と、第２のカラムADCの第２の比較部と、第３のカラムADCの第３の比較部により前記カウンタ部を共有し、
　前記論理回路部は、
　　前記第１の比較部の比較結果と、前記第２の比較部の比較結果と、前記第３の比較部の比較結果との論理積を演算するAND回路と、
　　前記第１の比較部の比較結果と、前記AND回路の演算結果との排他的論理和を演算し、その演算結果を、前記カウンタ部に出力する第１のXOR回路と、
　　前記第１の比較部の比較結果と、前記第２の比較部の比較結果との排他的論理和を演算し、その演算結果を、前記カウンタ部に出力する第２のXOR回路と、
　　前記第１の比較部の比較結果と、前記第３の比較部の比較結果との排他的論理和を演算し、その演算結果を、前記カウンタ部に出力する第３のXOR回路と
　を有する
　前記（９）に記載の固体撮像装置。
（１４）
　前記AD変換部からの信号に基づいて、各画素に対応した画素データを演算する演算部をさらに備える
　前記（２）ないし（１３）のいずれかに記載の固体撮像装置。
（１５）
　前記演算部は、複数の前記比較部による比較結果を示す比較信号に対応した識別信号に基づいて、前記第１の期間でのカウントに応じた第１のデータ信号と、前記第２の期間でのカウントに応じた第２のデータ信号とを識別する
　前記（１４）に記載の固体撮像装置。
（１６）
　前記演算部は、前記第１のデータ信号及び前記第２のデータ信号を処理して、共通部分のデータ及び共通部分と差分部分のデータから、前記画素データを演算する
　前記（１５）に記載の固体撮像装置。
（１７）
　前記カラムADCは、シングルスロープ方式のAD変換を行う
　前記（３）ないし（１３）のいずれかに記載の固体撮像装置。
（１８）
　前記AD変換部は、
　　前記画素アレイ部に配列された前記画素に対応したADCを２次元状に配列した画素AD変換部であり、
　　任意のADCごとに前記カウンタ部を共有する
　前記（１）又は（２）に記載の固体撮像装置。
（１９）
　前記画素アレイ部は、同一の色成分に対応した複数の前記画素から構成される画素部を、所定の配列パターンで配列する
　前記（１）ないし（１８）のいずれかに記載の固体撮像装置。
（２０）
　複数の画素が２次元状に配列された画素アレイ部と、
　前記画素から読み出された画素信号をAD変換するAD変換部と
　を備え、
　前記AD変換部は、
　　前記画素信号と参照信号とを比較する比較部と、
　　複数の前記比較部により共有されるカウンタ部と、
　　複数の前記比較部による比較結果に基づいて、前記カウンタ部により複数の前記比較部の各比較部の比較結果を識別可能にカウントするための論理演算を行い、その演算結果を前記カウンタ部に出力する論理回路部と
　を有し、
　前記カウンタ部は、前記論理回路部から出力される演算結果をカウントする
　固体撮像装置を搭載した電子機器。
　１０，１０Ａ，１０Ｂ，１０Ｃ　固体撮像装置，　１１　画素アレイ部，　１２　垂直走査部，　１３　制御部，　１４　カラムAD変換部，　１５　水平走査部，　１７　デジタル演算部，　２１　画素AD変換部，　１００　画素，　１１２　垂直信号線，　１２１　タイミング生成部，　１２２　クロック生成部，　１３１　DAC，　１３２　比較部，　１３３　カウンタ回路部，　１３４　メモリ部，　１４１，１４１Ａ，１４１Ｂ，１４１Ｃ，１４１Ｄ　論理回路部，　１４２　カウンタ部，　１５１　AND回路，　１５２　XOR回路，　１６１　AND回路，　１６２　OR回路，　１６３　NOT回路，　１６４　AND回路，　１７１　NAND回路，　１７２　OR回路，　１７３　NOT回路，　１７４　AND回路，　１８１　AND回路，　１８２　XOR回路，　１８３　XOR回路，　１８４　XOR回路，　２００　ADC，　３００　画素部，　１０００　電子機器，　１００１　固体撮像装置

Claims (20)

  1. 　複数の画素が２次元状に配列された画素アレイ部と、
    　前記画素から読み出された画素信号をAD変換するAD変換部と
    　を備え、
    　前記AD変換部は、
    　　前記画素信号と参照信号とを比較する比較部と、
    　　複数の前記比較部により共有されるカウンタ部と、
    　　複数の前記比較部による比較結果に基づいて、前記カウンタ部により複数の前記比較部の各比較部の比較結果を識別可能にカウントするための論理演算を行い、その演算結果を前記カウンタ部に出力する論理回路部と
    　を有し、
    　前記カウンタ部は、前記論理回路部から出力される演算結果をカウントする
    　固体撮像装置。
  2. 　前記論理回路部は、複数の前記比較部の比較結果に応じて共通にカウントする期間である第１の期間と、前記各比較部の比較結果に応じて前記第１の期間に対する差分をカウントする期間である第２の期間を定めるための論理演算を行う
    　請求項１に記載の固体撮像装置。
  3. 　前記AD変換部は、前記画素アレイ部に２次元状に配列された前記画素を列ごとにAD変換するカラムADC(Analog to Digital Converter)を含むカラムAD変換部である
    　請求項２に記載の固体撮像装置。
  4. 　前記カラムAD変換部は、任意の数の前記カラムADCに含まれる前記比較部ごとに前記カウンタ部を共有する
    　請求項３に記載の固体撮像装置。
  5. 　前記カラムAD変換部は、隣接する２つの前記カラムADCに含まれる前記比較部ごとに前記カウンタ部を共有する
    　請求項４に記載の固体撮像装置。
  6. 　前記カラムAD変換部は、所定の規則に応じて、前記カラムADCに含まれる前記比較部により前記カウンタ部を共有する
    　請求項３に記載の固体撮像装置。
  7. 　前記カラムAD変換部は、前記画素が対応する色成分に応じて、複数の前記比較部により前記カウンタ部を共有する
    　請求項６に記載の固体撮像装置。
  8. 　前記画素アレイ部は、ベイヤー配列により複数の前記画素を配列し、
    　前記カラムAD変換部は、
    　　赤（Ｒ）成分の画素と緑（Ｇ）成分の画素の列に設けられた前記カラムADCに含まれる前記比較部により前記カウンタ部を共有し、
    　　緑（Ｇ）成分の画素と青（Ｂ）成分の画素の列に設けられた前記カラムADCに含まれる前記比較部により前記カウンタ部を共有する
    　請求項７に記載の固体撮像装置。
  9. 　前記論理回路部は、前記第１の期間と前記第２の期間を定めるための各種の論理回路から構成される
    　請求項３に記載の固体撮像装置。
  10. 　前記カラムAD変換部は、隣接する第１のカラムADCの第１の比較部と、第２のカラムADCの第２の比較部により前記カウンタ部を共有し、
    　前記論理回路部は、
    　　前記第１の比較部の比較結果と、前記第２の比較部の比較結果との論理積を演算し、その演算結果を、前記カウンタ部に出力するAND回路と、
    　　前記第１の比較部の比較結果と、前記第２の比較部の比較結果との排他的論理和を演算し、その演算結果を、前記カウンタ部に出力するXOR回路と
    　を有する
    　請求項９に記載の固体撮像装置。
  11. 　前記カラムAD変換部は、隣接する第１のカラムADCの第１の比較部と、第２のカラムADCの第２の比較部により前記カウンタ部を共有し、
    　前記論理回路部は、
    　　前記第１の比較部の比較結果と、前記第２の比較部の比較結果との論理積を演算し、その演算結果を、前記カウンタ部に出力する第１のAND回路と、
    　　前記第１の比較部の比較結果と、前記第２の比較部の比較結果との論理和を演算するOR回路と、
    　　前記第１のAND回路の演算結果の論理否定を演算するNOT回路と、
    　　前記OR回路の演算結果と、前記NOT回路の演算結果との論理積を演算し、その演算結果を、前記カウンタ部に出力する第２のAND回路と
    　を有する
    　請求項９に記載の固体撮像装置。
  12. 　前記カラムAD変換部は、隣接する第１のカラムADCの第１の比較部と、第２のカラムADCの第２の比較部により前記カウンタ部を共有し、
    　前記論理回路部は、
    　　前記第１の比較部の比較結果と、前記第２の比較部の比較結果との否定論理積を演算するNAND回路と、
    　　前記第１の比較部の比較結果と、前記第２の比較部の比較結果との論理和を演算するOR回路と、
    　　前記NAND回路の演算結果の論理否定を演算し、その演算結果を、前記カウンタ部に出力するNOT回路と、
    　　前記NAND回路の演算結果と、前記OR回路の演算結果との論理積を演算し、その演算結果を、前記カウンタ部に出力するAND回路と
    　を有する
    　請求項９に記載の固体撮像装置。
  13. 　前記カラムAD変換部は、隣接する第１のカラムADCの第１の比較部と、第２のカラムADCの第２の比較部と、第３のカラムADCの第３の比較部により前記カウンタ部を共有し、
    　前記論理回路部は、
    　　前記第１の比較部の比較結果と、前記第２の比較部の比較結果と、前記第３の比較部の比較結果との論理積を演算するAND回路と、
    　　前記第１の比較部の比較結果と、前記AND回路の演算結果との排他的論理和を演算し、その演算結果を、前記カウンタ部に出力する第１のXOR回路と、
    　　前記第１の比較部の比較結果と、前記第２の比較部の比較結果との排他的論理和を演算し、その演算結果を、前記カウンタ部に出力する第２のXOR回路と、
    　　前記第１の比較部の比較結果と、前記第３の比較部の比較結果との排他的論理和を演算し、その演算結果を、前記カウンタ部に出力する第３のXOR回路と
    　を有する
    　請求項９に記載の固体撮像装置。
  14. 　前記AD変換部からの信号に基づいて、各画素に対応した画素データを演算する演算部をさらに備える
    　請求項２に記載の固体撮像装置。
  15. 　前記演算部は、複数の前記比較部による比較結果を示す比較信号に対応した識別信号に基づいて、前記第１の期間でのカウントに応じた第１のデータ信号と、前記第２の期間でのカウントに応じた第２のデータ信号とを識別する
    　請求項１４に記載の固体撮像装置。
  16. 　前記演算部は、前記第１のデータ信号及び前記第２のデータ信号を処理して、共通部分のデータ及び共通部分と差分部分のデータから、前記画素データを演算する
    　請求項１５に記載の固体撮像装置。
  17. 　前記カラムADCは、シングルスロープ方式のAD変換を行う
    　請求項３に記載の固体撮像装置。
  18. 　前記AD変換部は、
    　　前記画素アレイ部に配列された前記画素に対応したADCを２次元状に配列した画素AD変換部であり、
    　　任意のADCごとに前記カウンタ部を共有する
    　請求項１に記載の固体撮像装置。
  19. 　前記画素アレイ部は、同一の色成分に対応した複数の前記画素から構成される画素部を、所定の配列パターンで配列する
    　請求項１に記載の固体撮像装置。
  20. 　複数の画素が２次元状に配列された画素アレイ部と、
    　前記画素から読み出された画素信号をAD変換するAD変換部と
    　を備え、
    　前記AD変換部は、
    　　前記画素信号と参照信号とを比較する比較部と、
    　　複数の前記比較部により共有されるカウンタ部と、
    　　複数の前記比較部による比較結果に基づいて、前記カウンタ部により複数の前記比較部の各比較部の比較結果を識別可能にカウントするための論理演算を行い、その演算結果を前記カウンタ部に出力する論理回路部と
    　を有し、
    　前記カウンタ部は、前記論理回路部から出力される演算結果をカウントする
    　固体撮像装置を搭載した電子機器。
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