JP2009060327A - 撮像回路 - Google Patents

Abstract

【課題】消費電力を低減する。
【解決手段】複数の回路ブロックBL_mそれぞれにおいて、複数の比較器７６_mpが、格子状に配置された複数の画素のうちの垂直方向に並ぶ画素７２_mpに接続された垂直信号線７３_mpを介して供給される画素信号と、所定の初期電圧から一定の傾きで電圧が変化するスロープ信号とを比較し、複数のラッチ回路７８_mpが、比較器７６_mpの比較の結果に応じて、スロープ信号の電圧が、初期電圧から画素信号に一致する電圧に変化するまでの時間に対応する１個のカウンタ７７_mによるカウント値を記憶する。本発明は、例えば、CMOSセンサに適用することができる。
【選択図】図３

Description

本発明は、撮像回路に関し、特に、例えば、消費電力を低減することができるようにする撮像回路に関する。

固体撮像素子である、例えば、CMOS（Complementary Metal Oxide Semiconductor）センサは、近年、携帯電話機や、コンパクトディジタルカメラ、高級一眼レフカメラ、カムコーダ、監視カメラ、誘導装置などに、広く搭載されている。

また、最近では、画像処理回路などの処理ブロックを、CMOSセンサと一緒にオンチップ化し、高画質な画像を出力する高性能なセンサも開発されている。

例えば、列並列A/D（Analog to digital）変換方式（以下、適宜、カラムＡＤ方式という）を用いたセンサが提案されている。

カラムＡＤ方式では、画素の列（以下、適宜、カラムという）ごとにA/D変換器が設置され、それぞれのカラムについての各画素の画素信号（アナログ信号）が、各垂直信号線に一括して読み出されて、直接的にA/D変換が行われる。

また、カラムＡＤ方式では、画像の水平方向１行ごとの並列処理が行われるため、水平方向の走査を高速な周波数で行う必要がなく、A/D変換を、垂直方向の低速な周波数で行えば良いので、高周波数帯域で発生するノイズ成分と、信号成分とを容易に分離することができるという利点がある。

ここで、図１および図２を参照して、カラムＡＤ方式を採用した固体撮像素子の構成について説明する。

図１は、カラムＡＤ方式を採用した固体撮像素子の一例の構成を示すブロック図である。

図１において、固体撮像素子１１は、垂直走査回路２１、ピクセルアレイ２２、垂直信号線２３₁乃至２３_N（Ｎは正の整数）、電流源２４₁乃至２４_N、スロープ発生回路２５、比較器２６₁乃至２６_N、およびカウンタ２７₁乃至２７_Nから構成される。

垂直走査回路２１は、図示せぬ制御部による制御に応じて、ピクセルアレイ２２の垂直方向に並ぶ画素２２₁乃至２２_Nに、順次、所定のタイミングで、画素信号の出力を制御する出力制御信号を供給する。

ピクセルアレイ２２は、複数の画素が格子状に配置されて構成されており、図１においては、水平方向に並ぶ１行分の画素２２₁乃至２２_Nが図示されて、垂直方向に並ぶ画素の図示は省略されている。ピクセルアレイ２２では、垂直走査回路２１から供給される出力制御信号に応じて、垂直方向に配置されている各画素２２_nが、画素信号を順次出力する。

図１のピクセルアレイ２２においては、水平方向にＮ個の画素２２₁乃至２２_Nが配置されている。画素２２_n（ｎ＝１，２，…，Ｎ）は、そこに入射する光を光電変換し、その光に対応する電圧の画素信号を出力する。また、画素２２₁乃至２２_Nは、Ｎ個の垂直信号線２３₁乃至２３_Nにそれぞれ接続されており、画素２２₁乃至２２_Nが出力した画素信号それぞれは、垂直信号線２３₁乃至２３_Nを介して、Ｎ個の比較器２６₁乃至２６_Nそれぞれの２つの入力端子のうちの一方に供給される。また、画素２２₁乃至２２_Nは、Ｎ個の電流源２４₁乃至２４_Nを介して接地されている。

スロープ発生回路２５は、比較器２６₁乃至２６_Nそれぞれの２つの入力端子のうちの他方に、所定の初期電圧から、一定の傾きで電圧が降下する（または上昇する）スロープ信号を供給する。

比較器２６₁乃至２６_Nのそれぞれは、画素２２₁乃至２２_Nから供給された画素信号と、スロープ発生回路２５から供給されたスロープ信号とを比較し、その比較結果を表す比較信号を、Ｎ個のカウンタ２７₁乃至２７_Nそれぞれに供給する。

カウンタ２７₁乃至２７_Nは、比較器２６₁乃至２６_Nそれぞれから供給された比較信号に応じて、所定のクロック信号をカウントし、そのカウント値を、図示せぬ後段の回路に供給する。後段の回路においては、カウンタ２７₁乃至２７_Nから供給されたカウント値に基づいて、画素データ（画素値）が出力される。

なお、図１では、スロープ発生回路２５、比較器２６_n、およびカウンタ２７_nがA/D変換器を構成している。

このように構成される固体撮像素子１１では、カラムの数Ｎだけカウンタを用意する必要があるので、回路面積が大きくなり、また、消費電力も大きくなる。

図２は、カラムＡＤ方式を採用した固体撮像素子の他の一例の構成を示すブロック図である。

なお、図２において、図１と対応する構成については、同一の符号を付してあり、その説明は適宜省略する。

図２において、固体撮像素子３１は、垂直走査回路２１、ピクセルアレイ２２、垂直信号線２３₁乃至２３_N、電流源２４₁乃至２４_N、スロープ発生回路２５、比較器２６₁乃至２６_N、カウンタ４１、およびラッチ回路４２₁乃至４２_Nから構成される。

比較器２６₁乃至２６_Nそれぞれは、画素２２₁乃至２２_Nから供給された画素信号と、スロープ発生回路２５から供給されたスロープ信号とを比較した結果を表す比較信号を、Ｎ個のラッチ回路４２₁乃至４２_Nそれぞれに供給する。

カウンタ４１は、所定のクロック信号をカウントし、そのカウント値をラッチ回路４２₁乃至４２_Nに供給する。

ラッチ回路４２₁乃至４２_Nは、比較器２６₁乃至２６_Nからの比較信号に応じて、１個のカウンタ４１がカウントしているカウント値をそれぞれ記憶し、記憶したカウント値を、図示せぬ後段の回路に供給する。後段の回路においては、ラッチ回路４２₁乃至４２_Nから供給されたカウント値に基づいて、画素データが出力される。

なお、図２では、スロープ発生回路２５、比較器２６_n、カウンタ４１、およびラッチ回路４２_nがA/D変換器を構成している。

このように構成される固体撮像素子３１では、カウンタの数を、カウンタ４１の１個だけに削減することはできる。

しかしながら、固体撮像素子３１のように、１個のカウンタ４１だけを設ける場合には、カウンタ４１とラッチ回路４２_nとの間の距離が遠い程、配線抵抗および配線容量により、カウンタ４１からラッチ回路４２_nに供給される、カウント値を表すカウントパルスに大きな遅延が生じる。これにより、カウンタ４１との距離が近いラッチ回路４２_nのカラムと、カウンタ４１との距離が遠いラッチ回路４２_n'（ｎ’＝１，２，…，Ｎ）のカラムとでは、出力される画素データに、配線抵抗および配線容量に起因する差が生じ、画質に影響を与える。

また、複数のカラムで１つのA/D変換器（比較器およびカウンタ）を共有する構成を複数備えるようにしたものもある（例えば、特許文献１参照）。

しかしながら、特許文献１の構成では、複数のカラムそれぞれの画素信号がA/D変換される際、シリアル伝送されるので、その伝送速度が遅くなる。また、カウンタは、カラムの数の分だけ動作する必要があるので、その消費電力は、各カラムがそれぞれカウンタを有する場合の消費電力と同じになる。

特開２００６−８０８６１号公報

上述したように、従来の固体撮像素子の構成では、消費電力の低減が困難であった。

本発明は、このような状況に鑑みてなされたものであり、消費電力を低減することができるようにするものである。

本発明の一側面の撮像回路は、格子状に配置された複数の画素のうちの垂直方向に並ぶ画素に接続された垂直信号線を介して供給される画素信号と、所定の初期電圧から一定の傾きで電圧が変化するスロープ信号とを比較する、複数の比較手段と、前記スロープ信号の電圧が、前記初期電圧からの変化を開始してからの時間をカウントする１個のカウンタと、前記比較手段の比較の結果に応じて、前記スロープ信号の電圧が、前記初期電圧から前記画素信号に一致する電圧に変化するまでの時間に対応する前記カウンタによるカウント値を記憶する、複数の記憶手段とを有する複数の回路ブロックを備える。

一側面の撮像回路では、前記複数の回路ブロックのうちの１の回路ブロックの垂直方向に並ぶ画素の列どうしの間に、他の１の回路ブロックの垂直方向に並ぶ画素の列を配置することができる。

一側面の撮像回路では、前記複数の回路ブロックのうちの１の回路ブロックの垂直方向に並ぶ画素の列における画素の画素信号と、他の１の回路ブロックの垂直方向に並ぶ画素の列における画素の画素信号とを加算することができる。

一側面の撮像回路では、前記複数の回路ブロックのうちの１の回路ブロックの垂直方向に並ぶ画素の列どうしの間に配置されている他の１の回路ブロックの垂直方向に並ぶ画素の列における画素の画素信号を間引きすることができる。

前記記憶手段は、ラッチ回路、または、サンプル・ホールド回路から構成することができる。

前記回路ブロックには、複数の前記垂直信号線からの前記画素信号を選択し、前記比較手段に供給する選択手段をさらに設けることができる。

本発明の一側面においては、複数の回路ブロックにおいて、複数の比較手段が、格子状に配置された複数の画素のうちの垂直方向に並ぶ画素に接続された垂直信号線を介して供給される画素信号と、所定の初期電圧から一定の傾きで電圧が変化するスロープ信号とを比較し、複数の記憶手段が、比較手段の比較の結果に応じて、スロープ信号の電圧が、初期電圧から画素信号に一致する電圧に変化するまでの時間に対応する１個のカウンタによるカウント値を記憶する。

本発明の一側面によれば、消費電力を低減することができる。

以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。

本発明の一側面の撮像回路は、格子状に配置された複数の画素のうちの垂直方向に並ぶ画素に接続された垂直信号線を介して供給される画素信号と、所定の初期電圧から一定の傾きで電圧が変化するスロープ信号とを比較する、複数の比較手段（例えば、図３の比較器７６_m1乃至７６_mP）と、前記スロープ信号の電圧が、前記初期電圧からの変化を開始してからの時間をカウントする１個のカウンタ（例えば、図３のカウンタ７７_m）と、前記比較手段の比較の結果に応じて、前記スロープ信号の電圧が、前記初期電圧から前記画素信号に一致する電圧に変化するまでの時間に対応する前記カウンタによるカウント値を記憶する、複数の記憶手段（例えば、図３のラッチ回路７８_m1乃至７８_mP）とを有する複数の回路ブロック（例えば、図３の回路ブロックBL₁乃至BL_M）を備える。

一側面の撮像回路では、前記複数の回路ブロックのうちの１の回路ブロック（例えば、図７の回路ブロックBL₁）の垂直方向に並ぶ画素の列どうしの間に、他の１の回路ブロック（例えば、図７の回路ブロックBL₂）の垂直方向に並ぶ画素の列を配置することができる。

一側面の撮像回路では、前記複数の回路ブロックのうちの１の回路ブロックの垂直方向に並ぶ画素（例えば、図７の画素７２₁₁）の列における画素の画素信号と、他の１の回路ブロックの垂直方向に並ぶ画素（例えば、図７の画素７２₂₁）の列における画素の画素信号とを加算することができる。

一側面の撮像回路では、前記複数の回路ブロックのうちの１の回路ブロックの垂直方向に並ぶ画素（例えば、図７の画素７２₁₁乃至７２_1P）の列どうしの間に配置されている他の１の回路ブロックの垂直方向に並ぶ画素（例えば、図７の画素７２₂₁乃至７２_2P）の列における画素の画素信号を間引きすることができる。

前記回路ブロックには、複数の前記垂直信号線からの前記画素信号を選択し、前記比較手段に供給する選択手段（例えば、図８のスイッチ２７１_m1乃至２７１_m(P/2)）をさらに設けることができる。

以下、本発明の実施の形態について図を参照して説明する。

図３は、本発明を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。

図３の固体撮像素子５１は、例えば、CMOSセンサであってもよいし、その他の固体撮像素子であってもよい。

図３において、固体撮像素子５１は、１個の垂直走査回路７１、１個のピクセルアレイ７２、（Ｍ×Ｐ）個の垂直信号線７３₁₁乃至７３_1P，７３₂₁乃至７３_2P，…，７３_M1乃至７３_MP（Ｍ，Ｐは正の整数（特に、２以上の整数））、（Ｍ×Ｐ）個の電流源７４₁₁乃至７４_1P，７４₂₁乃至７４_2P，…，７４_M1乃至７４_MP、１個のスロープ発生回路７５、（Ｍ×Ｐ）個の比較器７６₁₁乃至７６_1P，７６₂₁乃至７６_2P，…，７６_M1乃至７６_MP、Ｍ個のカウンタ７７₁乃至７７_M、および（Ｍ×Ｐ）個のラッチ回路７８₁₁乃至７８_1P，７８₂₁乃至７８_2P，…，７８_M1乃至７８_MPから構成される。

なお、以下、適宜、垂直信号線７３₁₁乃至７３_1P，７３₂₁乃至７３_2P，…，７３_M1乃至７３_MPを、垂直信号線７３₁₁乃至７３_MP、または、垂直信号線７３_mp（ｍ＝１，２，…，Ｍ，ｐ＝１，２，…，Ｐ）と称し、他の構成についてもこれに従うこととする。

また、Ｐ個の垂直信号線７３_m1乃至７３_mP、Ｐ個の電流源７４_m1乃至７４_mP、Ｐ個の比較器７６_m1乃至７６_mP、１個のカウンタ７７_m、およびＰ個のラッチ回路７８_m1乃至７８_mPからなる構成を、以下、適宜、回路ブロックBL_mと称する。この場合、固体撮像素子５１は、垂直走査回路７１、ピクセルアレイ７２、スロープ発生回路７５、および、Ｍ個の回路ブロックBL₁乃至BL_Mから構成される。

垂直走査回路７１は、図示せぬ制御部による制御に応じて、ピクセルアレイ７２の垂直方向に並ぶ画素７２₁₁乃至７２_MPに、順次、所定のタイミングで、画素信号の出力を制御する出力制御信号を供給する。

ピクセルアレイ７２は、複数の画素が格子状に配置されて構成されており、図３においては、水平方向に１列に並ぶ画素７２₁₁乃至７２_MPが図示されて、垂直方向に並ぶ画素の図示は省略されている。ピクセルアレイ７２では、垂直走査回路７１から供給される出力制御信号に応じて、垂直方向に配置されている各画素７２_mpが、画素信号を順次出力する。

図３のピクセルアレイ７２においては、水平方向に（Ｍ×Ｐ）個の画素７２₁₁乃至７２_MPが配置されている。画素７２_mpは、そこに入射する光を光電変換し、その光に対応する電圧の画素信号を出力する。また、画素７２₁₁乃至７２_MPは、（Ｍ×Ｐ）個の垂直信号線７３₁₁乃至７３_MPにそれぞれ接続されており、画素７２₁₁乃至７２_MPが出力した画素信号それぞれは、垂直信号線７３₁₁乃至７３_MPを介して、（Ｍ×Ｐ）個の比較器７６₁₁乃至７６_MPそれぞれの２つの入力端子のうちの一方に供給される。また、画素７２₁₁乃至７２_MPは、（Ｍ×Ｐ）個の電流源７４₁₁乃至７４_MPを介して接地されている。

スロープ発生回路７５は、比較器７６₁₁乃至７６_MPそれぞれの２つの入力端子のうちの他方に、所定の初期電圧から、一定の傾きで電圧が変化する（降下する（または上昇する））スロープ信号を供給する。

比較器７６₁₁乃至７６_MPは、画素７２₁₁乃至７２_MPから供給された画素信号と、スロープ発生回路２５から供給されたスロープ信号とを比較し、その比較結果を表す比較信号を、（Ｍ×Ｐ）個のラッチ回路７８₁₁乃至７８_MPそれぞれに供給する。

カウンタ７７_mは、回路ブロックBL_mにおいて、所定のクロック信号をカウントし、そのカウント値を、ラッチ回路７８_m1乃至７８_mPに供給する。

より具体的には、カウンタ７７₁は、回路ブロックBL₁において、所定のクロック信号のカウント値を、ラッチ回路７８₁₁乃至７８_1Pに供給し、カウンタ７７₂は、回路ブロックBL₂において、所定のクロック信号のカウント値を、ラッチ回路７８₂₁乃至７８_2Pに供給する。

以下、同様に、カウンタ７７_Mは、回路ブロックBL_Mにおいて、所定のクロック信号のカウント値を、ラッチ回路７８_M1乃至７８_MPに供給する。

ラッチ回路７８_mpは、回路ブロックBL_mにおいて、比較器７６_mpからの比較信号に応じて、カウンタ７７_mがカウントしているカウント値を記憶（ラッチ）し、記憶したカウント値を、図示せぬ後段の回路に供給する。後段の回路においては、ラッチ回路７８_m1乃至７８_mPから供給されたカウント値に基づいて、画素データが出力される。

なお、スロープ発生回路７５、並びに回路ブロックBL_mの、比較器７６_mp、カウンタ７７_m、およびラッチ回路７８_mpがA/D変換器を構成している。

次に、図４を参照して、固体撮像素子５１の動作について説明する。

図４は、固体撮像素子５１の動作を説明するタイミングチャートである。

なお、以下、回路ブロックBL_mのｐ番目の画素７２_mpに注目した場合の固体撮像素子５１の動作を説明する。

図４には、スロープ発生回路７５が比較器７６_mpに供給するスロープ信号、ピクセルアレイ７２の画素７２_mpが比較器７６_mpに供給する画素信号、比較器７６_mpがラッチ回路７８_mpに供給する比較信号、ラッチ回路７８_mpがラッチするカウント値が、横方向を時間として、上から順に示されている。

スロープ発生回路７５は、図４の上から１番目に示されているように、所定の初期電圧から一定の傾きで電圧が降下するスロープ信号を比較器７６_mpに供給する。

スロープ信号の電圧が初期電圧から降下する期間には、所定の期間のリセット相と、リセット相より長い時間の信号出力相とがあり、スロープ信号は、リセット相と、そのリセット相に続く信号出力相とをセットにして繰り返す信号になっている。

ピクセルアレイ７２の画素７２_mpは、垂直走査回路７１から供給される出力制御信号に応じて、図４の上から２番目に示されているように、画素信号を比較器７６_mpに供給する。

ここで、固体撮像素子５１においては、信号出力相では、画素７２_mpに光が入射するが、リセット相では、画素７２_mpへの光の入射が遮断される。

したがって、リセット相では、雑音成分が、画素信号として、画素７２_mpから比較器７６_mpに供給され、信号出力相の間、図示せぬフォトダイオードの受光量に対応する電荷に応じた信号成分を含む画素信号が、画素７２_mpから比較器７６_mpに供給される。

比較器７６_mpは、スロープ信号と画素信号とを比較し、図４の上から３番目に示されているように、画素信号の電圧がスロープ信号の電圧より小さいときには、Ｈ（High）レベルの比較信号をラッチ回路７８_mpに供給し、画素信号の電圧がスロープ信号の電圧以上であるときには、Ｌ（Low）レベルの比較信号をラッチ回路７８_mpに供給する。

ここで、スロープ信号の初期電圧は、画素信号が取り得る電圧の最大値より大になっている。したがって、スロープ信号の電圧が初期電圧から降下することにより、スロープ信号の電圧は、画素信号よりも大きい電圧から、画素信号に一致する電圧となる。スロープ信号の電圧が、画素信号よりも大きい電圧から、画素信号に一致する電圧となると、比較信号は、ＨレベルからＬレベルに反転する。

ラッチ回路７８_mpは、図４の上から４番目（一番下）に示されているように、比較器７６_mpからの比較信号に応じて、スロープ信号の電圧が、その初期電圧から画素信号に一致する電圧に変化するまでの時間に対応するカウンタ７７_mによるカウント値（カウントパルス）を記憶し、図示せぬ後段の回路に供給する。

すなわち、ラッチ回路７８_mpは、リセット相でスロープ信号の電圧の降下が開始した時刻から、比較信号がＨレベルからＬレベルに反転した時刻までの間に、カウンタ７７_mがカウントしたカウント値（リセット相カウント値Cp）を記憶する。その後、ラッチ回路７８_mpは、信号出力相でスロープ信号の電圧の降下が開始した時刻から、比較信号がＨレベルからＬレベルに反転した時刻までの間に、カウンタ７７_mがカウントしたカウント値（信号出力相カウント値Cd）を記憶する。ラッチ回路７８_mpは、リセット相カウント値Cpと信号出力相カウント値Cdとを、順次、図示せぬ後段の回路に供給する。

そして、後段の回路においては、リセット相カウント値Cpと信号出力相カウント値Cdとの差Cp−Cdを求めるデジタルCDS（Correlated Double Sampling）が行われ、その差Cp−Cdが、画素データの信号成分として出力される。

図３で説明したように、複数の回路ブロックBL₁乃至BL_Mそれぞれにおいて、１個のカウンタ７７_mをＰ個のカラム（Ｐセットの比較器７６_mPおよびラッチ回路７８_mP）で共有する構成にすることで、１個のカウンタが１個のカラムに設けられる構成より、カウンタの数を１／Ｐに削減することができる。これにより、回路面積を抑え、消費電力を低減することができる。

このことは、今後の固体撮像素子における多画素化や処理の高速化に伴う回路面積の拡大や消費電力の増大に対して有効である。

また、カウンタ７７_mは、回路動作中ほとんどの時間において動作しているため、ノイズの発生源になりうるが、固体撮像素子５１では、カウンタ７７_mの数が少なくて済むので、ノイズの低減を図ることができる。

なお、上述した説明においては、各カウンタ７７_mを、Ｐ個のカラムで共有するようにしたが、各カウンタ７７_mを共有するカラムの数Ｐは、回路ブロックBL_mごとに異なっていてもよい。

また、１個のカウンタ７７_mを共有するカラムの数Ｐは、固体撮像素子５１が高速で動作する際の配線抵抗および配線容量による遅延を考慮した上で決定（最適化）することが望ましい。

図５は、１個のカウンタをすべてのカラムで共有する固体撮像素子の構成例を示すブロック図である。

図５の固体撮像素子１１１は、２７００個の比較器１３１₁乃至１３１₂₇₀₀、１個のカウンタ１３２、および２７００個のラッチ回路１３３₁乃至１３３₂₇₀₀を含んでいる。そして、固体撮像素子１１１では、２７００カラム（２７００セットの比較器１３１_iおよびラッチ回路１３３_i（ｉは１乃至２７００の整数））で１個のカウンタを共有している。

図５の比較器１３１₁乃至１３１₂₇₀₀、カウンタ１３２、およびラッチ回路１３３₁乃至１３３₂₇₀₀のそれぞれの基本的な動作は、図３で説明した比較器７６_mp、カウンタ７７_m、およびラッチ回路７８_mpのそれぞれの動作と同様なので、その説明は省略する。

カウンタ１３２が、例えば、動作周波数を300MHzとして、DDR（Double Data Rate）方式でカウント値のカウントを行うこととすると、カウント値は、1.67nsecで１だけインクリメントする。また、カウンタ１３２のカウント値は、ラッチ回路１３３₁乃至１３３₂₇₀₀に対して、その順番で、順次伝播していくこととする。

さらに、隣接するラッチ回路１３３_iとラッチ回路１３３_i+1との間の配線抵抗が0.7Ωであり、配線容量が1.48fFであることとする。

この場合、カウンタ１３２との距離が最も近いラッチ回路１３３₁と、カウンタ１３２との距離が最も遠いラッチ回路１３３₂₇₀₀との間の配線抵抗Ｒは、約2kΩ（≒2700×0.7Ω）となり、配線容量Ｃは、約4pF（≒2700×1.48×10^-15F）となる。

図６は、図５の固体撮像素子１１１に生じる配線抵抗および配線容量についてモデル化した回路図である。

図６では、カウンタ１３２との距離が最も近いラッチ回路１３３₁が点Ａで、カウンタ１３２との距離が最も遠いラッチ回路１３３₂₇₀₀が点Ｂで、それぞれ表されており、点Ａと点Ｂとの間の配線抵抗Ｒおよび配線容量Ｃが、π型の回路でモデル化されている。

図６に示される回路を用いてシミュレーションを行った場合、カウンタ１３２からラッチ回路１３３₁に供給されるカウントパルス（カウント値）と、カウンタ１３２からラッチ回路１３３₂₇₀₀に供給されるカウントパルスとの間には、1.78nsecの遅延が生じる。

この遅延は、カウンタ１３２の１カウント分の時間1.67nsecよりも大きく、カウンタ１３２との距離が最も近いカラムにおけるカウント値と、カウンタ１３２との距離が最も遠いカラムにおけるカウント値とでは、１カウントの差が生じることになる。

したがって、ラッチ回路１３３₁乃至１３３₂₇₀₀からのカウント値が供給される、図示せぬ後段の回路において、そのカウント値が所定数のゲイン倍されて画素データが出力される場合には、出力される画素データにおけるカウント値の１カウント分の差は、４倍ゲインのときには４カウント分の差、８倍ゲインのときには８カウント分の差、そして、１６倍ゲインのときには１６カウント分の差に増大する。

一方、図５の例において、カラムの数が、例えば、６７５（＝２７００／４）カラムあり、その６７５カラムで、１個のカウンタ１３２を共有することとした場合には、カウンタ１３２との距離が最も近いカラムと、カウンタとの距離が最も遠いカラムとの間の配線抵抗および配線容量は、１個のカウンタ１３２を２７００カラムで共有する場合の約１／４になるので、配線抵抗Ｒは、約0.47kΩ（≒675×0.7Ω）となり、配線容量Ｃは、約1pF（≒675×1.48×10^-15F）となる。

そして、１個のカウンタ１３２を６７５カラムで共有する場合を、図６で示した回路を用いてシミュレーションを行うと、カウンタ１３２との距離が最も近いラッチ回路１３３₁に供給されるカウントパルスと、カウンタ１３２との距離が最も遠いラッチ回路１３３₆₇₅に供給されるカウントパルスとの間に生じる遅延は、0.31nsecとなり、カウンタ１３２の１カウント分の時間1.67nsecよりも十分小さくなる。したがって、カウンタ１３２との距離が最も近いカラムにおけるカウント値と、距離が最も遠いカラムにおけるカウント値とでは、カウント値の差は生じない。

このように、固体撮像素子１１１が高速で動作する際の配線抵抗Ｒおよび配線容量Ｃによる遅延が、１カウント分の時間より十分小さくなるように、１個のカウンタ１３２を共有するカラムの数を設定することで、固体撮像素子１１１の消費電力を削減しつつ、画質の劣化を防止することができる。

すなわち、図５の場合のように、固体撮像素子１１１のカラム数を２７００カラムとする場合には、６７５カラムで１個のカウンタ１３２を共有するように、カウンタ１３２と同様のカウンタを４個設けることで、消費電力の低減と画質の劣化の防止とを実現することができる。

図７は、本発明を適用した固体撮像素子の他の実施の形態の構成例を示すブロック図である。

なお、図７において、図３と対応する構成については、同一の符号を付してあり、その説明は適宜省略する。

図７において、固体撮像素子１５１は、垂直走査回路７１、ピクセルアレイ７２、スロープ発生回路７５、および、Ｍ個の回路ブロックBL₁乃至BL_Mから構成される点で、図３の固体撮像素子５１と共通する。

但し、図７に示される固体撮像素子１５１においては、Ｍ個の回路ブロックBL₁乃至BL_Mのうちの１の回路ブロックBL_mの垂直方向に並ぶ画素の列（カラム）どうしの間に、他の１の回路ブロックBL_m+1の垂直方向に並ぶ画素の列が配置されている点で、１の回路ブロックBL_mの垂直方向に並ぶ画素の列（カラム）どうしの間に、他の１の回路ブロックBL_m+1の垂直方向に並ぶ画素の列が配置されていない図３の固体撮像素子５１と相違する。

より具体的には、回路ブロックBL₁の画素７２₁₁乃至７２_1Pのそれぞれの間に、回路ブロックBL₂の画素７２₂₁乃至７２_2Pが配置されている。

同様に、回路ブロックBL_M-1の画素７２_(M-1)1乃至７２_(M-1)Pのそれぞれの間に、回路ブロックBL_Mの画素７２_M1乃至７２_MPが配置されている。

すなわち、図７のピクセルアレイ７２においては、水平方向に（Ｍ×Ｐ）個の画素７２₁₁乃至７２_MPが配置されており、その順番は、図３の構成とは異なり、画素７２₁₁，７２₂₁，７２₁₂，７２₂₂，…，７２_1P，７２_2P，…，７２_(m-1)p，７２_mp，…，７２_(M-1)1，７２_M1,…，７２_(M-1)P，７２_MPの順番に配置されている。

このように、固体撮像素子１５１においては、隣接する画素（カラム）どうしで１つのカウンタ７７_mを共有するのではなく、飛び飛びに配置される画素（カラム）で１つのカウンタ７７_mを共有するようになされている。

ここで、図７に示される構成を有する固体撮像素子１５１は、画素加算（画素信号の加算）（いわゆるビニング（Binning））の機能を有している。

すなわち、図７の固体撮像素子１５１は、水平方向に隣接する画素７２₁₁と画素７２₂₁、画素７２₁₂と画素７２₂₂、…、画素７２_1Pと画素７２_2P、…のそれぞれ２個ずつの画素について画素加算を行うビニングの機能を有している。ビニングの機能がオンにされた場合、水平方向に隣接する画素７２_mpと画素７２_(m+1)pとの画素信号が加算され、その加算結果としての画素信号が、１個の垂直信号線７３_mpを介して、１個の比較器７６_mpに供給される。

このとき、垂直信号線７３_(m+1)p上の画素信号は、処理する必要がない。したがって、回路ブロックBL_mおよび回路ブロックBL_m+1のうちの回路ブロックBL_m+1において、ラッチ回路７８_(m+1)pは動作する必要がなく、ラッチ回路７８_(m+1)pに接続されているカウンタ７７_m+1も動作する必要がない（但し、ここでは、ｍ＝１，３，…，Ｍ−１）。

このように、加算結果の画素信号の供給に使用されない垂直信号線７３_(m+1)pに接続された回路ブロックBL_m+1のカウンタ７７_m+1は、画素加算時（ビニングの機能がオンにされたとき）に動作する必要がなく、消費電力をさらに低減することができる。

なお、上述した説明では、水平方向に隣接する２個ずつの画素に対して画素加算を行う構成としたが、これに限らず、水平方向に隣接する２画素と、垂直方向に隣接する２画素（２×２画素）の合計４画素や、３×３画素の合計９画素などに対して画素加算を行う構成としてもよい。

次に、図７の固体撮像素子１５１には、ビニングの機能の他、画素間引き（画素信号の間引き）の機能を持たせることができる。

すなわち、図７の固体撮像素子１５１は、画素７２₂₁，７２₂₂，…，７２_2P，…，７２_(m+1)p，…に対して画素間引きを行う画素間引きの機能を有している。画素間引きの機能がオンにされた場合、画素７２_(m+1)pの画素信号が間引きされ、垂直信号線７３_(m+1)p上の画素信号は、処理する必要がない。したがって、回路ブロックBL_mおよび回路ブロックBL_m+1のうちの回路ブロックBL_m+1において、ラッチ回路７８_(m+1)pは動作する必要がなく、ラッチ回路７８_(m+1)pに接続されているカウンタ７７_m+1も動作する必要がない（但し、ここでは、ｍ＝１，３，…，Ｍ−１）。

このように、画素間引きの結果の画素信号の供給に使用されない垂直信号線７３_(m+1)p上に接続された回路ブロックBL_m+1のカウンタ７７_m+1は、画素間引き時に動作する必要がなく、消費電力をさらに低減することができる。

なお、上述した説明では、１画素（１カラム）おきの画素間引きを行う構成としたが、これに限らず、２画素（２カラム）おきや、それ以上の画素（カラム）おきの画素間引きを行う構成としてもよい。

図８は、本発明を適用した固体撮像素子のさらに他の実施の形態の構成例を示すブロック図である。

なお、図８において、図３と対応する構成については、同一の符号を付してあり、その説明は適宜省略する。

図８において、固体撮像素子２５１は、回路ブロックBL_mが、１個のカウンタ７７_mを有する点で、図３の固体撮像素子５１と共通する。但し、固体撮像素子２５１は、回路ブロックBL_mが、Ｐ／２個の電流源７４_mp、比較器７６_mp、およびラッチ回路７８_mpを有し、さらに、Ｐ／２個のスイッチ２７１_mpを有する点で、図３の固体撮像素子５１と相違する。

スイッチ２７１_mpは、図示せぬ制御部による制御に応じて、垂直信号線７３_m(2p-1)、または垂直信号線７３_m(2p)のうちのいずれか一方からの画素信号を選択し、比較器７６_mpに供給する。

したがって、固体撮像素子２５１は、２画素（２カラム）７２_m(2p-1)および７２_m(2p)で１つの比較器７６_mpを共有する構成となっている。

なお、図８においては、２画素（２カラム）７２_m(2p-1)および７２_m(2p)で１つの比較器７６_mpを共有する構成としたが、３画素（３カラム）以上のｎ画素（ｎカラム）で１個の比較器７６_mpを共有する構成としてもよい。

すなわち、固体撮像素子２５１の構成は、特許文献１のように、例えば、ｎカラムで１個のA/D変換器（比較器およびカウンタ）を共有する構成をＰ／２個備えるものとは異なり、ｎカラムで１個の比較器およびラッチ回路を共有するＰ／２個の構成で、１個のカウンタを共有するので、（ｎ×（Ｐ／２））カラムあたりのカウンタの数を、Ｐ／２個から１個に削減でき、消費電力を低減することができる。

以上のように、固体撮像素子５１、固体撮像素子１５１、および固体撮像素子２５１では、複数の回路ブロックBL_mそれぞれにおいて、複数の比較器７６_mpが、格子状に配置された複数の画素のうちの垂直方向に並ぶ画素７２_mpに接続された垂直信号線７３_mpを介して供給される画素信号と、所定の初期電圧から一定の傾きで電圧が変化するスロープ信号とを比較し、複数のラッチ回路７８_mpが、比較器７６_mpの比較の結果に応じて、スロープ信号の電圧が、初期電圧から画素信号に一致する電圧に変化するまでの時間に対応する１個のカウンタ７７_mによるカウント値を記憶するので、１個のカウンタが１個のカラムに設けられるより、カウンタ７７_mの数を削減することができ、消費電力を低減することができる。

なお、上述した説明では、ラッチ回路７８_mpがカウント値を記憶するようにしたが、これに限らず、サンプル・ホールド回路やその他の記憶媒体がカウント値を記憶するようにしてもよい。

また、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

カラムＡＤ方式を採用した固体撮像素子の一例の構成を示すブロック図である。 カラムＡＤ方式を採用した固体撮像素子の他の一例の構成を示すブロック図である。 本発明を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。 固体撮像素子の動作を説明するタイムチャートである。 １個のカウンタをすべてのカラムで共有する固体撮像素子の構成例を示すブロック図である。 図５の固体撮像素子に生じる配線抵抗および配線容量についてモデル化した回路図である。 本発明を適用した固体撮像素子の他の実施の形態の構成例を示すブロック図である。 本発明を適用した固体撮像素子のさらに他の実施の形態の構成例を示すブロック図である。

符号の説明

５１ 固体撮像素子， ７１ 垂直走査回路， ７２ ピクセルアレイ， ７２₁₁乃至７２_MP，７２_mp 画素， ７３₁₁乃至７３_MP，７３_mp 垂直信号線， ７５ スロープ発生回路， ７６₁₁乃至７６_MP，７６_mp 比較器， ７７₁乃至７７_M，７７_m カウンタ， ７８₁₁乃至７８_MP，７８_mp ラッチ回路， １１１ 固体撮像素子， １３１₁乃至１３１₂₇₀₀ 比較器， １３２ カウンタ， １３３₁乃至１３３₂₇₀₀ ラッチ回路， １５１ 固体撮像素子， ２５１ 固体撮像素子， ２７１_m1乃至２７１_m(P/2) スイッチ

Claims (6)

1. 格子状に配置された複数の画素のうちの垂直方向に並ぶ画素に接続された垂直信号線を介して供給される画素信号と、所定の初期電圧から一定の傾きで電圧が変化するスロープ信号とを比較する、複数の比較手段と、
   前記スロープ信号の電圧が、前記初期電圧からの変化を開始してからの時間をカウントする１個のカウンタと、
   前記比較手段の比較の結果に応じて、前記スロープ信号の電圧が、前記初期電圧から前記画素信号に一致する電圧に変化するまでの時間に対応する前記カウンタによるカウント値を記憶する、複数の記憶手段と
   を有する複数の回路ブロックを備える
   撮像回路。
2. 前記複数の回路ブロックのうちの１の回路ブロックの垂直方向に並ぶ画素の列どうしの間に、他の１の回路ブロックの垂直方向に並ぶ画素の列が配置されている
   請求項１に記載の撮像回路。
3. 前記複数の回路ブロックのうちの１の回路ブロックの垂直方向に並ぶ画素の列における画素の画素信号と、他の１の回路ブロックの垂直方向に並ぶ画素の列における画素の画素信号とが加算される
   請求項２に記載の撮像回路。
4. 前記複数の回路ブロックのうちの１の回路ブロックの垂直方向に並ぶ画素の列どうしの間に配置されている他の１の回路ブロックの垂直方向に並ぶ画素の列における画素の画素信号が間引きされる
   請求項２に記載の撮像回路。
5. 前記記憶手段は、ラッチ回路、または、サンプル・ホールド回路から構成される
   請求項１に記載の撮像回路。
6. 前記回路ブロックは、複数の前記垂直信号線からの前記画素信号を選択し、前記比較手段に供給する選択手段をさらに有する
   請求項１に記載の撮像回路。

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