JP2009089069A - 画素駆動回路および撮像装置ならびにカメラシステム - Google Patents
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Abstract
【解決手段】入射光を電荷に変換して蓄積する光電変換部をそれぞれ含み、マトリクス状に配列された複数の画素回路と、制御対象となる同一ライン上に配列された画素回路を選択するアドレスデコーダ102と、アドレスデコーダ102が選択した画素回路に実行させる動作情報を記憶するメモリ回路1031と、メモリ回路1031の記憶状態に応じてアドレスデコーダ102が選択した画素回路の動作を制御するタイミング制御回路1032とを有する。タイミング制御回路1032は、各画素回路の上記光電変換部に残留している電荷を排出する電荷排出動作を制御し、メモリ回路1031は、電荷排出動作が完了するまで、記憶状態を保持する。
【選択図】図3
Description
多くのCMOS型イメージセンサは、上述の読み出し動作の後、撮像時の露光時間を制御するために電子シャッタ処理を行う。この電子シャッタ処理は、転送トランジスタ12およびリセットトランジスタ15を同時にオンに切り替え、フォトダイオード11に残存している電荷を画素回路1外部に排出し、入射光を調整する。
画素駆動回路は、電子シャッタ処理の自由度を持たせ、回路の縮小化を図るために、各行ごとにメモリ回路を有する構成をとることがあり、電子シャッタ処理の実行前にこの処理対象となる行をこの記憶回路に記憶させる。
また、電圧降下の振れ幅しだいでは、画素回路等の電圧が動作閾値電圧を超え、これらの回路の誤動作を引き起こすことがある。
なお、アドレスデコーダ102、画素駆動パルス発生回路103、および画素駆動部104が本発明の画素駆動回路に、画素出力データ並直列処理部105が本発明の読み出し部にそれぞれ対応している。
また、電源端子TV6は画素駆動部104内に設けられるレベルシフタ群1041の電源端子Pow2に接続され、電源端子TV7は画素アレイ部101の各電源ラインLVDDに接続されている。
なお、転送トランジスタ122およびリセットトランジスタ125が本発明の電荷排出部に、増幅トランジスタ123が本発明の出力部にそれぞれ対応している。
転送トランジスタ122は、フォトダイオード121とフローティングディフュージョンFDとの間に接続され、転送制御線LTxを通じてそのゲート(転送ゲート)に駆動信号が与えられることで、フォトダイオード121で光電変換された電子をフローティングディフュージョンFDに転送する。
そして、選択制御線LSELを通してアドレス信号が選択トランジスタ124のゲートに与えられ、選択トランジスタ124がオンすると、増幅トランジスタ123はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を信号線LSGNに出カする。信号線LSGNを通じて、各画素から出力された電圧は、画素出力データ並直列処理部105に出カされる。
これらの動作は、たとえば転送トランジスタ122、選択トランジスタ124およびリセットトランジスタ125の各ゲートが行単位で接続されていることから、1行分の各画素について同時に行われる。
これらのリセット制御線LRST、転送制御線LTx、および選択制御線LSELは、画素駆動部104により駆動される。
この画素駆動パルス発生回路103は、センサ制御部107の制御信号S103に応じて画素配列の各行ごとに駆動パルスを生成し、画素駆動部104に生成した駆動パルスを出力する。
この画素駆動パルス発生回路103の詳細については後述する。
このレベルシフタ群(ドライバ群)1041は、電源端子TV6を介して電源109による電源電圧VDD2がパワーオン時は、アドレスデコーダ等の他の素子が電源電圧VDD1の供給が停止されている場合であってもパワーオンでかつ動作状態に保持される。
各NORゲートNRの出力は対応するドライバであるレベルシフタLSの入力に接続され、第1入力端子が画素駆動パルス発生回路103による駆動パルスの供給ラインにそれぞれ接続され、第2入力端子がICチップ112の入力端子TI1に共通に接続されている。
この入力端子TI1には、たとえば図示しないコントローラによる制御信号SCTLが供給される。
制御信号SCTLがハイレベルで供給されると、画素駆動パルス発生回路103からのパルス信号にかかわらず、少なくとも転送制御線LTxをローレベルとすることができ、画素回路101Aを電荷(信号)蓄積状態に保持することが可能となっている。
スイッチ110は、たとえば図示しないコントローラ(あるいはセンサ制御部107)による切り替え信号SWに応じて固定接点aを作動接点bまたはcに接続する。
スイッチ110は、画素アレイ部101における電荷蓄積期間には固定接点aと作動接点cとを接続するように切り替え信号SWが供給され、これにより、電源端子TV1,TV3,TV4,TV5が接地電位に接続され、ICチップ112のアドレスデコーダ102、画素駆動パルス発生回路103、画素出力データ並直列処理部105、出力回路部106、およびセンサ制御部107への電源108による電源電圧VDD1が停止される。
スイッチ111は、たとえば図示しないコントローラ(あるいはセンサ制御部107)による切り替え信号SWに応じて固定接点aを作動接点bまたはcに接続する。
スイッチ111は、画素アレイ部101における電荷蓄積期間には固定接点aと作動接点cとを接続するように切り替え信号SWが供給され、これにより、電源端子TV7が接地電位に接続され、ICチップ112の画素アレイ部101の各電源ラインへの電源109による電源電圧VDD2の供給が停止され、画素アレイ部101の各電源ラインLVDDは接地電位に保持される。
次に、画素駆動パルス発生回路103の第1構成例について詳細に説明する。
なお、図2、3では、説明の簡単化のため、たとえば図1の一行目の画素配列に対応する部分のみを図示し、その部分についてのみ説明する。
図2に図示するように、アドレスデコーダ102は、アドレス制御信号S102に応じて制御対象となる画素配列の行を選択する対象行選択回路を有し(不図示)、制御対象となる画素配列の行ごとにアドレス選択信号ADをメモリ回路1031に出力する。
また、タイミング制御回路1032は、メモリ回路1031が出力した信号S10311に基づいてハイレベルのリセット制御信号RST、転送制御信号Txを同時に生成し、画素回路101Aの転送トランジスタ122およびリセットトランジスタ125をオンに切り替えることにより、フォトダイオード121に残存している電荷を選択トランジスタ124を介して画素回路101A外部に排出する電子シャッタ処理(電荷排出動作)を行う。
メモリ回路1031は、第1のメモリ(記憶)回路10311、第2のメモリ(記憶)回路10312、ANDゲート10313、およびANDゲート10314を有する。
このメモリ回路10311は、セット端子S1にハイレベルの信号が入力された場合、リセット端子R1にハイレベルの信号が入力されるまでその状態を保持し、出力端子Q1にハイレベルの信号を出力する。
このメモリ回路10311がハイレベル(論理値が1)の状態を保持(記憶)している場合は、図1に図示する画素回路101Aの転送トランジスタ122およびリセットトランジスタ125が同時にオンに切り替わる電子シャッタ処理を表している。
このメモリ回路10312は、セット端子S2にハイレベルの信号が入力された場合、リセット端子R2にハイレベルの信号が入力されるまでその状態を保持し、出力端子Q2にハイレベルの信号を出力する。
このメモリ回路10312がハイレベル(論理値が1)の状態を保持している場合は、転送トランジスタ122、選択トランジスタ124、およびリセットトランジスタ125が制御され、画素回路101Aから画素データが読み出されることを表している。
ANDゲート10314は、第1の入力端子がノードND5を介してアドレスデコーダ102に、第2の入力端子がノードND7を介して信号線LRLSに、出力端子がメモリ回路10312のセット端子S2にそれぞれ接続されている。
タイミング制御回路1032は、ANDゲート10321〜10325、およびORゲート10326〜10327を有する。
ANDゲート10322は、第1入力端子がノードND9を介して信号線LRRに、第2入力端子がノードND10に、出力端子がORゲート10327の第2入力端子にそれぞれ接続されている。
ANDゲート10323は、第1入力端子がノードND11を介して信号線LRSに、第2入力端子がノードND10に、出力端子が選択制御線LSELにそれぞれ接続されている。
ANDゲート10324は、第1入力端子がノードND12を介して信号線LSTに、第2入力端子がノードND2に、出力端子がORゲート10326の第1入力端子にそれぞれ接続されている。
ANDゲート10325は、第1入力端子がノードND13を介して信号線LSRに、第2入力端子がノードND2に、出力端子がORゲート10327の第1入力端子にそれぞれ接続されている。
ORゲート10327は、第1入力端子がANDゲート10325の出力端子に、第2入力端子がANDゲート10322の出力端子に、出力端子がリセット制御線LRSTにそれぞれ接続されている。
なお、図4(1)のHsyncは1水平期間を、図4(2)〜(5)は図3のメモリ回路1031を構成している信号線LRLR、LRLS,LSLR,LSLSにそれぞれ供給されるメモリ制御信号RLR、RLS、SLR、SLS(図2のメモリ制御信号S1031)を、図4(6)〜(10)は図3のタイミング制御回路1032を構成している信号線LRS,LRR,LRT,LSR,LSTにそれぞれ供給されるタイミング制御信号RS、RR、RT,SR、ST(図2のタイミング制御信号S1032)を示している。
同様に、スイッチ111も、図示しない切り替え信号SWにより固定接点aと作動接点bとを接続する(図1参照)。これにより、電源端子TV6,TV7を介してICチップ112の画素駆動部104内のレベルシフタ群1041および画素アレイ部101の各電源ラインLVDDに電源109に電源電圧VDD2が供給される。
その後、ANDゲート10314の第2入力端子にハイレベルのメモリ制御信号RLS(図4(3))が、第1入力端子にハイレベルのアドレス選択信号ADが入力されて当該ANDゲート10314の出力がハイレベルとなり、メモリ回路10312は、セット端子S2に入力されたハイレベルの信号によりアクティブ状態(たとえば論理値が1となるハイレベル)を記憶し、この記憶状態を出力端子Q2に出力する。
なお、この期間では、指定された画素行における画素回路101Aの転送トランジスタ122、リセットトランジスタ125、選択トランジスタ124がオフの状態であるため、フォトダイオード121は入射光を電荷に変換し、電荷を期間t1の間蓄積する。
そして、ORゲート10327の第2入力端子にANDゲート10322が出力したハイレベルの信号が入力され、当該ORゲート10327の出力がハイレベルになる。
そして、タイミング制御回路1032は、ハイレベルの選択制御信号SELを電子シャッタ処理が終了するまでの間(期間t2)出力し、ハイレベルのリセット制御信号RSTを期間t3の間出力する。
この動作により、フローティングディフュージョンFDの電位がリセット制御線LRSTの電位にリセットされる(図1)。
そして、ANDゲート10313の第1入力端子にハイレベルのアドレス選択信号ADが、第2入力端子に期間t4の間ハイレベルのメモリ制御信号SLS(図4(5))が入力され、当該ANDゲート10313の出力がハイレベルとなる。
メモリ回路10311は、セット端子S1に入力されたハイレベルの信号により、電子シャッタ処理が終了するまでの間(期間t4)アクティブ状態を記憶し、この記憶状態を出力端子Q1に出力する。
そして、ORゲート10326の第2入力端子にANDゲート10321が出力したハイレベルの信号が入力され、タイミング制御回路1032は、ハイレベルの転送制御信号Txを期間t5の間出力する。
これにより、アドレスデコーダ102が指定した画素行に対応する画素回路101Aのフォトダイオード121に蓄積された電荷がフローティングディフュージョンFDに転送される。
そして増幅トランジスタ123が電荷量に応じたフローティングディフュージョンFDの電位を増幅する。
この時、選択トランジスタ124がオンであるため、画素回路101Aからの画像データ(電圧信号)の出力が行毎に信号線LSGNを介して画素出力データ並直列処理部105に転送される。
さらに、両ANDゲートの第2入力端子にアクティブ状態のメモリ回路10311の出力が共通に入力されるため、両ANDゲートともに出力がハイレベルとなる。
そして、ORゲート10326の第1入力端子にANDゲート10324が出力したハイレベルの信号が、また、ORゲート10327の第1入力端子にANDゲート10325が出力したハイレベルの信号がそれぞれ入力され、タイミング制御回路1032は、ハイレベルの転送制御信号Txおよびリセット制御信号RSTを共に期間t6の間出力する(図4(12)の部分)。
これにより、フォトダイオード121に残存している電荷はすべて信号線LSGNを介して画素回路101Aから排出され、電子シャッタ処理が終了する。
画素駆動パルス回路等の回路で電圧変動が生じたとしても、メモリ回路1031(メモリ回路10311)の書き換えによる誤動作等のリスクを回避できる利点がある。
また、本実施形態では、画素駆動パルス発生回路103内部のタイミング制御回路1032が画素配列を制御するため、回路面積を増加させることなく、簡単な回路変更で電子シャッタ処理を実現できる利点がある。
図1に図示するように、制御信号SCTLがハイレベルで入力端子TI1に供給されると、画素駆動部104において、画素駆動パルス発生回路103からのパルス信号にかかわらず、少なくとも転送制御線LTxをローレベルとすることができ、画素回路101Aが電荷(信号)蓄積状態に固定させることができる。
このとき、上述したように、画素アレイ部101における電荷蓄積期間t1において(図4参照)、スイッチ110に、画素アレイ部101における電荷蓄積期間には固定接点aと作動接点cとを接続するように切り替え信号SWが供給される。これにより、電源端子TV1,TV3,TV4,TV5が接地電位に接続され、ICチップ112のアドレスデコーダ102、画素駆動パルス発生回路103、画素出力データ並直列処理部105、出力回路部106、およびセンサ制御部107への電源108による電源電圧VDD1が停止される。
同様に、スイッチ111には、固定接点aと作動接点cとを接続するように切り替え信号SWが供給され、これにより、電源端子TV7が接地電位に接続され、ICチップ112の画素アレイ部101の各電源ラインへの電源109による電源電圧VDD2の供給が停止され、画素アレイ部101の各電源ラインLVDDは接地電位に保持される。
このようにして、画素駆動部104以外の回路への電源供給を停止しても、画素は蓄積状態を維持できる。
電荷蓄積後は、スイッチ110、および111の固定接点aを共に作動接点bに切りかえ、上述のCMOSイメージセンサ100の動作を行えばよい。
このようにしても、本実施形態では、上述の電子シャッタ処理を実行でき、チップ全体で発生するリーク電流を画素駆動部104部分のみに減少させることができる。
次に、画素駆動パルス発生回路103の第2構成例について詳細に説明する。
なお、図5、6では、説明の簡単化のため、たとえば図1の一行目の画素配列に対応する部分のみを図示し、図示している部分についてのみ説明する。
本構成例と第1構成例との具体的な差異は、アドレスデコーダ102が対象行選択回路を含まず、図5に図示するように、画素駆動パルス発生回路103aのメモリ回路1031aに行選択制御信号ASEが入力され、図6に図示するように、ORゲート10315および行選択制御信号ASEが供給される信号線LASEを有することである。
したがって、画素駆動パルス発生回路103は、電子シャッタ処理を実行させる画素配列を選択しつつ、選択した画素配列の画素回路101Aに対して電子シャッタ処理を実行できる。
また、本構成例においても、回路面積を増加させることなく、簡単な回路変更で電子シャッタ処理を実現できる利点がある。
さらに、本構成例では、電子シャッタ処理時だけでなく、グローバルシャッタ時においてもメモリ回路1031aの記憶状態を確実に保持しておく必要がある場合に好適である。
次に、画素駆動パルス発生回路103の第3構成例について詳細に説明する。
なお、図8、9では、説明の簡単化のため、たとえば図1の一行目の画素配列に対応する部分のみを図示し、図示している部分についてのみ説明する。
以下、第1,2構成例との差異についてのみ説明する。
ORゲート10315aは、第1入力端子がノードND14を介して信号線LASEに、第2入力端子がメモリ回路10311aの出力端子Q1に、出力端子がノードND2aにそれぞれ接続されている。
また、図10(6)に図示するように、選択したい画素配列行に対して電子シャッタ処理が終了するまでの間、センサ制御部107は信号線LASEにハイレベルの行選択制御信号ASEを期間t4の間供給する。
本構成例の場合、電子シャッタ処理が終了するまでメモリ回路10311aが電子シャッタ処理の動作情報を記憶しなくても、信号線LASEにハイレベルの行選択制御信号ASEが期間t4の間供給され、ORゲート10315aの出力がハイレベルとなって(オンを保持する)、選択した画素配列行に対して電子シャッタ処理が実行される。
また、本構成例においても、回路面積を増加させることなく、簡単な回路変更で電子シャッタ処理を実現できる利点がある。
信号処理回路240で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路240で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
タイミング制御回路1032は、各画素回路の上記光電変換部に残留している電荷を排出する電荷排出動作を制御し、メモリ回路1031は、電荷排出動作が完了するまで、記憶状態を保持する。
また、本実施形態では、画素駆動パルス発生回路内部のタイミング制御回路が画素配列を制御して電子シャッタ処理を実行するため、回路面積の増加を低減できるだけでなく、簡単な回路変更で実現できる利点がある。
さらに、本実施形態では、電子シャッタ処理の自由度や小面積化等の利点を損なうことなく、回路の電圧降下に対する耐性を強化でき、本撮像装置を採用したカメラシステムの性能が向上する。
また、一般的な基板バイアス効果を利用したオフリークの抑制技術に比べて、電源のオン、オフのみで適用でき、チップの回路構成,システム構成ともにより容易に設計が可能である。
Claims (14)
- 入射光を電荷に変換して蓄積する光電変換部をそれぞれ含み、マトリクス状に配列された複数の画素回路と、
制御対象となる同一ライン上に配列された上記画素回路を選択するアドレスデコーダと、
上記アドレスデコーダが選択した上記画素回路に実行させる動作情報を記憶する記憶回路と、
上記記憶回路の記憶状態に応じて上記アドレスデコーダが選択した上記画素回路の動作を制御する制御回路と
を有し、
上記制御回路は、
上記各画素回路の上記光電変換部に残留している電荷を排出する電荷排出動作を制御し、
上記記憶回路は、
上記電荷排出動作が完了するまで、上記記憶状態を保持する
画素駆動回路。 - 上記記憶回路は、
上記電荷排出動作の情報を記憶する第1の記憶回路と、
上記電荷排出動作以外の動作情報を記憶する第2の記憶回路とを含む
請求項1記載の画素駆動回路。 - 上記アドレスデコーダの出力に関わらず、上記記憶回路に上記電荷排出動作の情報を記憶させる論理回路を有する
請求項2記載の画素駆動回路。 - 上記論理回路は、
上記電荷排出動作が完了するまで上記各画素回路の上記電荷排出動作を制御する
請求項3記載の画素駆動回路。 - 上記第1の記憶回路の上記記憶状態に関わらず、上記制御回路に上記電荷排出動作を実行させる論理回路を有する
請求項2記載の画素駆動回路。 - 上記論理回路は、上記電荷排出動作が完了するまで上記各画素回路の上記電荷排出動作を制御する
請求項5記載の画素駆動回路。 - 入射光を電荷に変換して蓄積する光電変換部をそれぞれ含み、マトリクス状に配列された複数の画素回路と、
制御対象となる同一ライン上に配列された上記画素回路を選択するアドレスデコーダと、
上記アドレスデコーダが選択した上記画素回路に実行させる動作情報を記憶する記憶回路と、
上記記憶回路の記憶状態に応じて上記アドレスデコーダが選択した上記画素回路の動作を制御する制御回路と
を有し、
上記画素回路は、
上記光電変換部が蓄積した電荷が供給されるノードと、
上記ノードの電荷を排出する電荷排出部と、
上記電荷量に応じた上記ノードの電位を増幅し出力する出力部とを含み、
上記制御回路は、
上記電荷排出部を制御して上記光電変換部が蓄積した電荷を排出する電荷排出動作を実行し、
上記記憶回路は、
上記電荷排出動作が完了するまで、上記記憶状態を保持する
画素駆動回路。 - 上記記憶回路は、
上記電荷排出動作の情報を記憶する第1の記憶回路と、
上記電荷排出動作以外の動作情報を記憶する第2の記憶回路とを含む
請求項7記載の画素駆動回路。 - 上記アドレスデコーダの出力に関わらず、上記記憶回路に上記電荷排出動作の情報を記憶させる論理回路を有する
請求項8記載の画素駆動回路。 - 上記論理回路は、
上記電荷排出動作が完了するまで上記各画素回路の上記電荷排出動作を制御する
請求項9記載の画素駆動回路。 - 上記第1の記憶回路の上記記憶状態に関わらず、上記制御回路に上記電荷排出動作を実行させる論理回路を有する
請求項8記載の画素駆動回路。 - 上記論理回路は、上記電荷排出動作が完了するまで上記各画素回路の上記電荷排出動作を制御する
請求項11記載の画素駆動回路。 - 入射光を電荷に変換して蓄積する光電変換部をそれぞれ含み、マトリクス状に配列された複数の画素回路と、
上記画素回路を順次選択して当該画素回路を制御する画素駆動回路と、
上記画素駆動回路が制御した上記画素回路から信号を読み出す読み出し部と
を有し、
上記画素駆動回路は、
制御対象となる同一ライン上に配列された上記画素回路を選択するアドレスデコーダと、
上記アドレスデコーダが選択した上記画素回路に実行させる動作情報を記憶する記憶回路と、
上記記憶回路の記憶状態に応じて上記アドレスデコーダが選択した上記画素回路の動作を制御する制御回路とを含み、
上記制御回路は、
上記各画素回路の上記光電変換部に残留している電荷を排出する電荷排出動作を制御し、
上記記憶回路は、
上記電荷排出動作が完了するまで、上記記憶状態を保持する
撮像装置。 - 撮像装置と、
上記撮像装置の撮像エリアに対して入射光を導く光学系と、
上記撮像装置が出力した信号を処理する信号処理回路と
を有し、
上記撮像装置は、
入射光を電荷に変換して蓄積する光電変換部をそれぞれ含み、マトリクス状に配列された複数の画素回路と、
上記画素回路を順次選択して当該画素回路を制御する画素駆動回路と、
上記画素駆動回路が制御した上記画素回路から信号を読み出す読み出し部と
を有し、
上記画素駆動回路は、
制御対象となる同一ライン上に配列された上記画素回路を選択するアドレスデコーダと、
上記アドレスデコーダが選択した上記画素回路に実行させる動作情報を記憶する記憶回路と、
上記記憶回路の記憶状態に応じて上記アドレスデコーダが選択した上記画素回路の動作を制御する制御回路とを含み、
上記制御回路は、
上記各画素回路の上記光電変換部に残留している電荷を排出する電荷排出動作を制御し、
上記記憶回路は、
上記電荷排出動作が完了するまで、上記記憶状態を保持する
カメラシステム。
Priority Applications (7)
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