(第1実施形態)
図1は、第1実施形態に係る撮像装置の概略を示すブロック図である。撮像装置は、CPU1、制御部2、垂直走査部3、画素部4、列回路5、水平走査部6、信号出力部7を備える。CPU1は、撮像装置を制御する。制御部2は、CPU1からの同期信号などの制御信号及び動作モードなどの設定信号を受けて動作する。画素部4は、複数の行及び複数の列をなすように配置された(n+1)行(m+1)列の複数の画素P(0,0)〜P(m,n)を備える。ここで、行方向とは図面における水平方向を示し、列方向とは図面において垂直方向を示すものとする。また、画素P(m,n)の括弧内の添字は順に列番号、行番号を示している。また、先頭行の行番号は0行目であり、先頭列の列番号は0列目であるものとする。なお、CPU1は、撮像装置が搭載される撮像システム内、すなわち撮像装置の外部に設けられていてもよい。
垂直走査部3は、制御部2からの制御信号を受けて、画素部4の読み出し走査と、電子シャッタ走査とを行う。なお、シャッタ走査とは、画素部4の一部又は全部の行の画素に対して、順次光電変換素子のリセット状態を解除して電荷蓄積状態とすることで、露光を開始する動作をいう。読み出し走査とは、画素部4の一部又は全部の行の画素に対して光電変換素子に蓄積された電荷に基づく信号を順次出力させる動作をいう。列回路5は、増幅回路、アナログデジタル変換(AD変換)回路及びメモリを備える。列回路5は、画素部4からの信号を増幅し、AD変換を行い、デジタル信号としてメモリに保持する。水平走査部6は、制御部2からの制御信号を受けて、列回路5のメモリに保持された信号を順次走査し出力する。信号出力部7は、デジタル処理部とパラレル・シリアル変換回路とLVDS(Low Voltage Differential Signaling) などの出力回路とを備える。信号出力部7は、水平走査部6から出力された信号をデジタル処理し、シリアルデータとして撮像装置の外部に出力する。なお、列回路5がAD変換の機能を有することは必須ではなく、例えば、撮像装置の外部でAD変換を行うように構成を変形してもよい。この場合、水平走査部6及び信号出力部7の構成もアナログ信号の処理に適合するように適宜変形される。
図2は、本実施形態に係る画素Pの回路図である。図2において、画素P(m,n)は、画素部4のn行m列に配置される画素を表している。画素Pはフォトダイオード(以下、「PD」と記す)、フローティングディフュージョン(以下、「FD」と記す)、転送トランジスタM1、リセットトランジスタM2、増幅トランジスタM3、選択トランジスタM4を備える。PDは、光電変換を行い、入射光に応じた電荷を生成して蓄積する光電変換素子である。転送トランジスタM1はPDからの電荷を増幅トランジスタM3の入力ノードであるFDに転送する。FDは、転送トランジスタM1を介して転送された電荷を保持する。リセットトランジスタM2は、FDの電圧を所定の電圧にリセットする。増幅トランジスタM3は、転送された電荷に応じて変動するFDの電位に基づく信号を、選択トランジスタM4を介してm列目の垂直出力線Vline(m)に出力する。リセットトランジスタM2及び増幅トランジスタM3のドレインは、画素電源VCCに電気的に接続される。増幅トランジスタM3のソースは、選択トランジスタM4、垂直出力線Vline(m)を介して不図示の電流源に電気的に接続されており、ソースフォロワ回路として動作する。すなわち、増幅トランジスタM3は、ゲート端子に接続されたFDの電位に応じた信号を出力することができる。なお、各トランジスタは、Nチャネルトランジスタにより構成され得るが、Pチャネルトランジスタにより構成されてもよい。
信号PTX(n)は、n行目の転送トランジスタM1を制御する信号であり、転送トランジスタM1のゲートに入力される。信号PRES(n)は、n行目のリセットトランジスタM2を制御する信号であり、リセットトランジスタM2のゲートに入力される。信号PSEL(n)は、n行目の選択トランジスタM4を制御する信号であり、選択トランジスタM4のゲートに入力される。各トランジスタはゲートに入力される信号がハイレベルのときに導通状態となり、ローレベルのときに非導通状態になるものとする。また、ハイレベルが論理値「1」に対応し、ローレベルが論理値「0」に対応するものとする。
図3は、垂直走査部3のブロック図である。垂直走査部3は、アドレスデコーダ部31と(n+1)個の行駆動部32とを備える。アドレスデコーダ部31は、制御部2で生成されたアドレス信号vaddrをデコードしてデコード信号addr(0)〜addr(n)を生成し、各行駆動部32に出力する。アドレス信号vaddrは、画素部4の駆動される行番号を示す信号であり、デコード信号addr(0)〜addr(n)は画素部4の駆動される行に対応する行駆動部32を選択するための信号である。
行駆動部32は、第1記憶部320、第2記憶部321、第3記憶部322、画素駆動信号生成部323及びレベルシフタ324を含む。なお、信号rd_latch_en、rd_reset、sh_latch_en、sh_reset、rd_gate、sh_gate、fix_all、fix_latch_en、fix_reset_enは、制御部2において生成される。また、信号ptx_sh、ptx_rd、pres_b、pselも、制御部2において生成される。これらの信号は(n+1)個の行駆動部32に共通して用いられる。以下の説明においては主として0行目の行駆動部32の構成について説明するが、他の行の行駆動部32も同様の構成を備える。
第1記憶部320は、AND回路3200、SRラッチ3201、Dラッチ3202を備える。アドレスデコーダ部31から出力されたデコード信号addr(0)はAND回路3200の一方の入力端子に入力される。AND回路3200の他方の入力端子には信号rd_latch_enが入力される。したがって、デコード信号addr(0)と信号rd_latch_enの論理積が、AND回路3200から出力され、SRラッチ3201のセット端子Sに入力される。また、SRラッチ3201のリセット端子Rには、信号rd_resetが入力される。SRラッチ3201の出力端子Qから出力される出力信号は、Dラッチ3202のデータ入力端子Dに入力される。また、Dラッチ3202のゲート入力端子Gには、信号rd_gateが入力される。デコード信号addr(0)と信号rd_latch_enがともにハイレベルとなったとき、SRラッチ3201は「1」を記憶する。続いて、信号rd_gateがハイレベルになると、Dラッチ3202は「1」を記憶する。Dラッチ3202の出力端子Qからの出力信号、すなわち、第1記憶部320から出力される信号lat_rd(0)は、第3記憶部322及び画素駆動信号生成部323に入力される。信号lat_rd(0)は、画素部4からの信号の読み出しを行う行の選択すなわち、読み出し動作を行う行の選択に用いられる。
第2記憶部321は、AND回路3210、SRラッチ3211、Dラッチ3212を備える。アドレスデコーダ部31から出力されたデコード信号addr(0)はAND回路3210の一方の入力端子に入力される。AND回路3210の他方の入力端子には信号sh_latch_enが入力される。したがって、デコード信号addr(0)と信号sh_latch_enの論理積が、AND回路3210から出力され、SRラッチ3211のセット端子Sに入力される。また、SRラッチ3211のリセット端子Rには、信号sh_resetが入力される。SRラッチ3211の出力端子Qから出力される出力信号は、Dラッチ3212のデータ入力端子Dに入力される。また、Dラッチ3212のゲート入力端子Gには、信号sh_gateが入力される。デコード信号addr(0)と信号sh_latch_enがともにハイレベルとなったとき、SRラッチ3211は「1」を記憶する。続いて、信号sh_gateがハイレベルになると、Dラッチ3212が「1」を記憶する。Dラッチ3212の出力端子Qからの出力信号、すなわち、第2記憶部321から出力される信号lat_sh(0)は、第3記憶部322及び画素駆動信号生成部323に入力される。信号lat_sh(0)は、画素部4における画素Pの光電変換素子PDをリセットし、その後リセットを解除して電荷蓄積状態にする行の選択、すなわち、電子シャッタ動作を行う行の選択に用いられる。
第3記憶部322は、AND回路3220、3221、OR回路3222、SRラッチ3223を備える。第1記憶部320から出力される信号lat_rd(0)は、AND回路3220の一方の入力端子に入力される。AND回路3220の他方の入力端子には信号fix_latch_enが入力される。したがって、信号lat_rd(0)と信号fix_latch_enの論理積がAND回路3220から出力され、OR回路3222の一方の入力端子に入力される。OR回路3222の他方の入力端子には、信号fix_allが入力される。したがって、AND回路3220の出力信号と、信号fix_allとの論理和が、OR回路3222から出力され、SRラッチ3223のセット端子Sに入力される。第2記憶部321から出力される信号lat_sh(0)は、AND回路3221の一方の入力端子に入力される。AND回路3221の他方の入力端子には信号fix_reset_enが入力される。したがって、信号lat_sh(0)と信号fix_reset_enの論理積がAND回路3221から出力され、SRラッチ3223のリセット端子に入力される。SRラッチ3223の出力端子Q、すなわち第3記憶部322から出力される信号lat_fix(0)は、画素駆動信号生成部323に入力される。
これにより、第3記憶部322は、第1記憶部320の出力がハイレベルになると第1の状態として「1」を保持することができ、第2記憶部321の出力がハイレベルになると第2の状態として「0」を保持することができる。そのため、第3記憶部322には、アドレスデコーダ部31からデコード信号addr(0)が直接入力されない構成となっている。第3記憶部322には、第3記憶部322から出力される信号lat_fix(0)は、画素Pが読み出し動作を行う状態でも、電子シャッタ動作を行う状態でもない場合において、画素Pの転送トランジスタM1に対する制御信号として用いられる。信号lat_fix(0)により転送トランジスタM1を制御することで、PDは電荷蓄積状態又はリセット状態に維持される。
画素駆動信号生成部323は、AND回路3231、NAND回路3232、転送信号生成部3230を備える。転送信号生成部3230は、セレクタ3233、NAND回路3234、3236、OR回路3235を備える。画素駆動信号生成部323には、第1記憶部320から出力される信号lat_rd(0)と、第2記憶部321から出力される信号lat_sh(0)と、第3記憶部322から出力される信号lat_fix(0)が入力される。画素駆動信号生成部323は、これらの入力信号と、信号ptx_sh、ptx_rd、pres_b、pselとの論理演算を行う組み合わせ論理回路である。画素駆動信号生成部323の後段にはレベルシフタ324が設けられている。レベルシフタ324は、電圧レベルを変換して出力する回路である。レベルシフタ324によって電圧レベルが変換された信号は、画素部4に入力される。
第1記憶部320から出力される信号lat_rd(0)は、AND回路3231の一方の入力端子に入力される。AND回路3231の他方の入力端子には、信号pselが入力される。したがって、信号lat_rd(0)と信号pselの論理積がAND回路3231から出力される。この出力信号は、レベルシフタ324を介して信号PSEL(0)として画素部4に出力される。
同様に、信号lat_rd(0)は、NAND回路3232の一方の入力端子に入力される。NAND回路3232の他方の入力端子には、信号pres_bが入力される。したがって、信号lat_rd(0)と信号pres_bとの論理積の反転信号がNAND回路3232から出力される。この出力信号は、レベルシフタ324を介して信号PRES(0)として画素部4に出力される。
セレクタ3233の第1入力端子には、第3記憶部322から出力される信号lat_fix(0)が入力される。セレクタ3233の第2入力端子には、信号ptx_shが入力される。セレクタ3233の選択制御端子には、第2記憶部321から出力される信号lat_sh(0)が入力される。セレクタ3233は信号lat_sh(0)に応じて第1入力端子、第2入力端子のいずれかの信号を選択的に出力する。
セレクタ3233の出力端子からの信号は、論理反転してOR回路3235の一方の入力端子に入力される。OR回路3235の他方の入力端子には信号lat_rd(0)が入力される。したがって、セレクタ3233の出力の反転値と信号lat_rd(0)の論理積がOR回路3235から出力される。NAND回路3234の一方の入力端子には信号lat_rd(0)が入力され、他方の入力端子には信号ptx_rdが入力される。したがって、信号lat_rd(0)と信号ptx_rdの論理積の反転値がNAND回路3234から出力される。NAND回路3236の一方の入力端子にはNAND回路3234の出力信号が入力され、他方の入力端子にはOR回路3235の出力信号が入力される。したがって、これらの信号の論理積の反転値がNAND回路3236から出力される。この出力信号は、レベルシフタ324を介して信号PTX(0)として画素部4に出力される。
図4は、第1実施形態に係る転送信号生成部3230の真理値表である。この真理値表は、信号lat_rd(x)、lat_sh(x)の値に対する出力の値を示している。ここで、信号lat_rd(x)の「1」は、対応する行が前記画素からの読み出しを行う行であることを示すものであり、「0」は、それを行わない行であることを示すものである。信号lat_sh(x)の「1」は、対応する行が電子シャッタを行う行であることを示すものであり、「0」は、それを行わない行であることを示すものである。
転送信号生成部3230は、信号lat_rd(x)が「1」のときは信号ptx_rdを出力する。また、転送信号生成部3230は、信号lat_rd(x)が「0」、かつ信号lat_sh(x)が「1」のときは信号ptx_shを出力する。更に、転送信号生成部3230は、信号lat_rd(x)が「0」、かつ信号lat_sh(x)が「0」のときは信号lat_fix(x)を出力する。
図5は、第1実施形態に係る垂直走査部3及び画素部4の駆動方法を示すタイミングチャートである。本駆動方法では、画素部4を1行おきに間引きながら、順次、電子シャッタ走査と読み出し走査とを行う例を示す。以下、図1〜図5を参照しながら、垂直走査部3及び画素部4の動作を説明する。なお、図5に示される信号レベルの変動について、画素部4の走査に対して重要でない箇所、繰り返しとなる箇所等については説明を省略することもある。
時刻t100〜t101の期間において、垂直走査部3と画素部4の初期化動作が行われる。この初期化動作では、第3記憶部322に入力される信号fix_allに基づき、全ての行のFDがリセットされる駆動が行われる。まず、図3〜図5を参照しながら垂直走査部3の初期化動作について説明する。
時刻t100〜t101の期間において、制御部2から垂直走査部3に入力される信号のうち、信号fix_all、rd_reset、sh_reset、rd_gate、sh_gateはハイレベルである。また、アドレス信号vaddrの値は「n+1」である。このとき、アドレスデコーダ部31から出力されるデコード信号addr(0)〜addr(n)は全てローレベルである。その他の制御部2から垂直走査部3に入力される信号、すなわち信号rd_latch_en、sh_latch_en、fix_latch_en、fix_reset_en、psel、pres_b、ptx_rd、ptx_shも全てローレベルである。
ハイレベルの信号rd_resetが、SRラッチ3201のリセット端子Rに入力されると、SRラッチ3201の出力信号はローレベルとなる。SRラッチ3201の出力信号がDラッチ3202のデータ入力端子Dに入力され、ハイレベルの信号rd_gateがDラッチ3202のゲート入力端子Gに入力されると、Dラッチ3202の出力信号はローレベルとなる。これにより、各行の第1記憶部320から出力される信号lat_rd(0)〜lat_rd(n)がローレベルとなる。
同様に、ハイレベルの信号sh_resetが、SRラッチ3211のリセット端子Rに入力されると、SRラッチ3211の出力信号はローレベルとなる。SRラッチ3211の出力信号がDラッチ3212のデータ入力端子Dに入力され、ハイレベルの信号sh_gateがDラッチ3212のゲート入力端子Gに入力されると、Dラッチ3212の出力信号はローレベルとなる。これにより、各行の第2記憶部321から出力される信号lat_sh(0)〜lat_sh(n)もローレベルとなる。
ハイレベルの信号fix_allが、第3記憶部322のOR回路3222に入力されると、他の信号fix_latch_en、lat_rd(0)にかかわらず、OR回路3222の出力信号はハイレベルとなる。また、ローレベルの信号fix_reset_enが、AND回路3221に入力されると、AND回路3221の出力信号はローレベルとなる。SRラッチ3223のセット端子Sに入力される信号がハイレベルになり、リセット端子Rに入力される信号がローレベルになるため、第3記憶部322から出力される信号lat_fix(0)はハイレベルとなる。同様に、信号lat_fix(1)〜lat_fix(n)もハイレベルとなる。
信号PSEL(0)は、ローレベルの信号lat_rd(0)とローレベルの信号pselの論理積であるローレベルとなる。信号PRES(0)は、ローレベルの信号lat_rd(0)とローレベルの信号pres_bの論理積の反転値であるハイレベルとなる。転送信号生成部3230に入力される信号lat_rd(0)、lat_sh(0)はいずれもローレベルである。よって、図4の真理値表により、信号PTX(0)は、信号lat_fix(0)と同じくハイレベルとなる。同様に、信号PSEL(1)〜PSEL(n)はローレベルとなり、信号PRES(1)〜PRES(n)はハイレベルとなり、信号PTX(1)〜PTX(n)はハイレベルとなる。
次に、図1及び図2を参照しながら画素部4の初期化動作について説明する。時刻t100〜t101の期間においては、信号PRES(0)〜PRES(n)がハイレベルである。そのため、画素PのリセットトランジスタM2は導通状態となり、FDの電位がVCCの電位に応じて初期化される。更に、同期間において、信号PTX(0)〜PTX(n)もハイレベルである。そのため、画素Pの転送トランジスタM1も導通状態となり、PDに蓄積された電荷が排出され、PDがリセット状態となる。このようにして画素部4の全行の画素Pがリセットされる。
そして、時刻t101において、信号fix_all、rd_reset、sh_reset、rd_gate、sh_gateはローレベルとなる。以上の動作により垂直走査部3と画素部4の初期化が完了する。
続いて、時刻t102〜t109においては、0行目の画素P(0,0)〜P(m,0)の電子シャッタ動作が行われる。
時刻t102において、制御部2に水平同期信号HDのローレベルのパルスが入力されると、制御部2は行ごとの動作のための制御を開始する。
時刻t103前後において、制御部2は信号sh_resetをハイレベル、ローレベルと遷移させる。これにより、SRラッチ3211がリセットされる。
時刻t104において、制御部2がアドレス信号vaddrを「0」にすると、アドレスデコーダ部31は「0」をデコードしてデコード信号addr(0)をハイレベルにする。
時刻t105前後において、制御部2は信号sh_latch_enをハイレベル、ローレベルと遷移させる。このとき、AND回路3210に入力される信号sh_latch_enとデコード信号addr(0)はいずれもハイレベルとなるため、これらの論理積であるAND回路3210の出力もハイレベルとなる。この出力は、SRラッチ3211のセット端子Sに入力される。これにより、SRラッチ3211に「1」が保持され、その出力信号がハイレベルとなる。
時刻t106前後において、制御部2は信号rd_gate、sh_gateをハイレベル、ローレベルと遷移させる。Dラッチ3212は、そのゲート入力端子Gに入力される信号sh_gateがハイレベルとなるタイミングで、SRラッチ3211からDラッチ3212のデータ入力端子Dに入力されているハイレベルの信号をラッチする。その結果、第2記憶部から出力される信号lat_sh(0)がハイレベルとなる。このとき、転送信号生成部3230から出力される信号は、信号lat_sh(0)がハイレベルであり、信号lat_rd(0)がローレベルであるため、信号ptx_shの値、すなわちローレベルとなる。これにより信号PTX(0)はローレベルとなり、0行目の画素P(0,0)〜P(m,0)のPDのリセット状態が解除される。
時刻t107前後において、制御部2は信号fix_latch_en、fix_reset_enをハイレベル、ローレベルと遷移させる。このとき、信号lat_rd(0)がローレベルであるため、OR回路3222の出力信号は信号fix_latch_enによらずローレベルとなる。また、信号lat_sh(0)はハイレベルであるため、AND回路3221の出力信号は、信号fix_reset_enのレベルに応じてハイレベル、ローレベルと遷移する。したがって、SRラッチ3223のリセット端子Rにはハイレベルの信号が入力され、SRラッチ3223にはリセット状態、すなわち第2の状態である「0」が保持される。これにより、第3記憶部322から出力される信号lat_fix(0)はローレベルとなる。しかしながら、このとき信号lat_rd(0)はローレベルであり、信号lat_sh(0)はハイレベルであるため、信号PTX(0)は、信号ptx_shの値、すなわちローレベルを維持する。
時刻t108において、制御部2は信号ptx_rd、ptx_shをハイレベルに遷移させる。このとき、信号lat_rd(0)はローレベルであり、信号lat_sh(0)はハイレベルであるため、信号PTX(0)は信号ptx_shの値と一致することから、信号PTX(0)はハイレベルに遷移する。このとき、画素P(0,0)〜P(m,0)に入力されている信号PRES(0)がハイレベルであるため、リセットトランジスタM2は導通状態である。したがって、FDの電位がVCCの電位に応じて初期化されている。信号PTX(0)もハイレベルであるため、転送トランジスタM1が導通状態となる。これにより、PDに蓄積された電荷が排出され、PDがリセットされる。その後、制御部2は信号ptx_rd、ptx_shの値をローレベルに遷移させ、信号PTX(0)が再びローレベルになると、画素P(0,0)〜P(m,0)の転送トランジスタM1が非導通状態となる。これにより、PDのリセット状態が解除され、PDは電荷蓄積状態となる。
また、時刻t108直前において、制御部2は信号sh_resetをハイレベル、ローレベルと遷移させる、この動作により、SRラッチ3211はリセットされる。その後、時刻t108において、制御部2はアドレス信号vaddrを「2」にする。このとき、アドレスデコーダ部31はデコード信号addr(0)をローレベルにするため、SRラッチ3211は「0」を保持している。
時刻t109前後において、制御部2は信号rd_gate、sh_gateをハイレベル、ローレベルと遷移させる。Dラッチ3212は、SRラッチ3211からのローレベルの出力信号をラッチするため、第2記憶部321の出力信号である信号lat_sh(0)がローレベルとなる。転送信号生成部3230は、信号lat_sh(0)がローレベルであり、信号lat_rd(0)もローレベルであるため、信号lat_fix(0)の値、すなわちローレベルを出力する。これにより、信号PTX(0)はローレベルとなり、画素P(0,0)〜P(m,0)のPDは電荷蓄積状態を維持する。
以上により、画素P(0,0)〜P(m,0)の電子シャッタ動作が完了する。以降、同様の動作が、アドレス信号vaddrが「n」となるまで繰り返され、その後電子シャッタ走査が完了する。なお、電子シャッタ走査時に間引かれた1行目、3行目、…の画素P(0,1)〜P(m,1)、P(0,3)〜P(m,3)、…においては、時刻t100における画素部4の初期化動作の状態が維持されている。
続いて、時刻t110〜t117の期間において、0行目の画素P(0,0)〜P(m,0)の読み出し動作が行われる。
時刻t110において、制御部2に垂直同期信号VDのローレベルのパルスが入力されると、制御部2は読み出し動作のための制御を開始する。水平同期信号HDが入力されるごとに、制御部2が行ごとの動作のための制御を開始する点については、電子シャッタ動作と同様である。
時刻t111直前において、制御部2は信号rd_resetをハイレベル、ローレベルと遷移させる。これにより、SRラッチ3201がリセットされる。また、時刻t111において、制御部2がアドレス信号vaddrを「0」にすると、アドレスデコーダ部31は「0」をデコードしてデコード信号addr(0)をハイレベルにする。
時刻t112前後において、制御部2は信号rd_latch_enをハイレベル、ローレベルと遷移させる。このとき、AND回路3200に入力される信号rd_latch_enとデコード信号addr(0)はいずれもハイレベルとなるため、これらの論理積であるAND回路3200の出力もハイレベルとなる。この出力は、SRラッチ3201のセット端子Sに入力される。これにより、SRラッチ3201に「1」が保持され、その出力信号がハイレベルとなる。
時刻t113前後において、制御部2は信号rd_gate、sh_gateをハイレベル、ローレベルと遷移させる。Dラッチ3202は、そのゲート入力端子Gに入力される信号rd_gateがハイレベルとなるタイミングで、SRラッチ3201からDラッチ3202のデータ入力端子Dに入力されているハイレベルの信号をラッチする。その結果、第1記憶部から出力される信号lat_rd(0)がハイレベルとなる。
また、時刻t113において、信号pselがハイレベルになる。このとき、AND回路3231に入力される信号lat_rd(0)と信号pselはいずれもハイレベルになるため、これらの論理積であるAND回路3231の出力もハイレベルとなり、信号PSEL(0)がハイレベルとなる。これにより、0行目の画素P(0,0)〜P(m,0)の選択トランジスタM4は導通状態となり、これらの画素は選択状態となる。更に、転送信号生成部3230に入力される信号lat_rd(0)がハイレベルであるため、転送信号生成部3230の出力は信号ptx_rdの値、すなわちローレベルとなる。これにより信号PTX(0)はローレベルを維持する。
時刻t114前後において、制御部2は信号fix_latch_en、fix_reset_enをハイレベル、ローレベルと遷移させる。このとき、信号lat_rd(0)がハイレベルであるため、OR回路3222の出力信号は、信号fix_latch_enのレベルに応じてハイレベル、ローレベルと遷移する。信号lat_sh(0)はローレベルであるため、AND回路3221の出力信号はローレベルとなる。したがって、SRラッチ3223のセット端子Sにハイレベルの信号が入力され、SRラッチ3223にはセット状態、すなわち第1の状態である「1」が保持される。これにより、第3記憶部322から出力される信号lat_fix(0)はハイレベルとなる。
時刻t115において、制御部2は信号pres_bをハイレベルに遷移させる。このとき、信号lat_rd(0)がハイレベルであるため、これらの論理積の反転値である信号PRES(0)はローレベルに遷移する。信号PRES(0)がローレベルになると画素P(0,0)〜P(m,0)のリセットトランジスタM2が非導通状態となり、FDはフローティング状態に保持される。このとき、増幅トランジスタM3と不図示の定電流源とがソースフォロワとして動作する。PDに蓄積された電荷はまだFDに転送されていないので、FD及び増幅トランジスタM3に起因するノイズ信号(N信号)が、垂直出力線Vline(0)〜Vline(m)に現れる。
続いて、制御部2は、信号ptx_rd、ptx_shをハイレベル、ローレベルと遷移させる。このとき、信号lat_rd(0)がハイレベルであるため、信号PTX(0)がハイレベルになる。これにより、画素P(0,0)〜P(m,0)の転送トランジスタM1が導通状態となり、PDで生成及び蓄積された電荷がFDに転送される。続いて、信号PTX(0)がローレベルとなり、転送トランジスタM1が非導通状態となることで、PDに蓄積された電荷のFDへの転送が完了する。その後、増幅トランジスタM3と不図示の定電流源とがソースフォロワとして動作し、FDに保持された電荷に応じた画素信号(S信号)が垂直出力線Vline(0)〜Vline(m)に出力される。
時刻t116直前において、制御部2は、信号rd_resetをハイレベル、ローレベルと遷移させる。この動作により、SRラッチ3201はリセットされる。その後、制御部2はアドレス信号vaddrを「2」にする。このとき、アドレスデコーダ部31はデコード信号addr(0)をローレベルにするため、SRラッチ3201は「0」を保持している。
時刻t116において、制御部2は、信号pres_b、pselをローレベルに遷移させる。信号PRES(0)はハイレベルに遷移し、画素P(0,0)〜P(m,0)のリセットトランジスタM2が導通状態となり、FDがリセット状態となる。また、PSEL(0)がローレベルに遷移し、選択トランジスタM4が非導通状態となり、画素P(0,0)〜P(m,0)が非選択状態となる。
時刻t117前後において、制御部2は信号rd_gate、sh_gateをハイレベル、ローレベルと遷移させる。Dラッチ3202は、SRラッチ3201からローレベルの出力信号をラッチするため、第1記憶部320の出力信号である信号lat_rd(0)がローレベルとなる。転送信号生成部3230は、信号lat_rd(0)がローレベルであり、信号lat_sh(0)もローレベルであるため、信号lat_fix(0)の値、すなわち、ハイレベルを出力する。これにより、信号PTX(0)はハイレベルとなり、画素P(0,0)〜P(m,0)の転送トランジスタM1が導通状態となり、PDは再度リセット状態が維持される状態となる。
以上により、画素P(0,0)〜P(m,0)の読み出し動作が完了する。以降、同様の動作が、アドレス信号vaddrが「n」となるまで繰り返され、その後読み出し走査が完了する。
本実施形態によれば、垂直走査部3は、第1記憶部320の出力を用いて第3記憶部322に第1の状態「1」を書き込み、第2記憶部321の出力を用いて第3記憶部322に第2の状態「0」を書き込むことができる。これにより、本実施形態では、特許文献1のように第3記憶部への状態値の書き込みのために、アドレスデコーダ部31からのアドレス値を時分割で取得する必要がなく、駆動方法をより簡略化することが可能となる。
また、本実施形態では、電子シャッタ動作は読み出し行に対応した行のみで行われるため、間引き行では画素の初期化状態が維持される。このため、電子シャッタ動作を同時に行う行数に依存して発生するノイズが軽減され得る。
(第2実施形態)
次に、本発明の第2実施形態に係る撮像装置について、第1実施形態と異なる点を中心に説明する。
本実施形態に係る撮像装置は、垂直走査部の構成が第1実施形態と異なる。
図6は、本実施形態に係る垂直走査部3aのブロック図である。本実施形態では、第1実施形態の垂直走査部3に対応する垂直走査部3aが、アドレスデコーダ部31を有しない。これに代えて、垂直走査部3aは、Dフリップフロップ(以下、「D−FF」と記す)を備える第1記憶部320a、第2記憶部321aによりシフトレジスタを構成する。本実施形態では、制御部2は、各行の行駆動部32aで共通して使用される信号pv、lat_reset_bと、先頭行の行駆動部32aに入力される信号pvst、pvst_shを垂直走査部3aに出力する点が第1実施形態の場合と異なる。
第1記憶部320aは、D−FF3203aを備える。信号pvは、各行のD−FF3203aのクロック入力端子CKに入力される。信号pvは、シフトレジスタのシフトパルスとして用いられる。信号pvstは、先頭行(すなわち0行目)のD−FF3203aのデータ入力端子Dに入力される。信号lat_reset_bは、各行のD−FF3203aの非同期リセット端子RBに入力される。先頭行のD−FF3203aの出力端子Qからは信号lat_rd(0)が出力され、次の行(すなわち、1行目)に配置された第1記憶部320aのD−FF3203aのデータ入力端子Dに入力される。同様に、1行目のD−FF3203aの出力信号である信号lat_rd(1)は、更に次の行(すなわち、2行目)の第1記憶部320aのD−FF3203aのデータ入力端子Dに入力される。このようにして、第1記憶部320aのD−FF3203aの出力と入力とを0行目からn行目まで順次接続することで、シフトレジスタが構成される。このシフトレジスタは、シフトパルスである信号pvを用いて、信号pvstのハイレベルのパルスを順次、次行の第1記憶部320aへシフトすることで、読み出し走査を行う。
第2記憶部321aは、D−FF3213aを有する。信号pvは、各行のD−FF3213aのクロック入力端子CKに入力される。信号pvは、シフトレジスタのシフトパルスとして用いられる。信号pvst_shは、先頭行(すなわち0行目)のD−FF3213aのデータ入力端子Dに入力される。信号lat_reset_bは、各行のD−FF3213aの非同期リセット端子RBに入力される。先頭行のD−FF3213aの出力端子Qからは信号lat_sh(0)が出力され、次の行(すなわち、1行目)に配置された第2記憶部321aのD−FF3213aのデータ入力端子Dに入力される。同様に、1行目のD−FF3213aの出力信号である信号lat_sh(1)は、更に次の行(すなわち、2行目)の第2記憶部321aのD−FF3213aのデータ入力端子Dに入力される。このようにして、第2記憶部321aのD−FF3213aの出力と入力とを0行目からn行目まで順次接続することで、シフトレジスタが構成される。このシフトレジスタは、シフトパルスである信号pvを用いて、信号pvst_shのハイレベルのパルスを順次、次行の第2記憶部321aへシフトすることで、シャッタ走査を行う。
図7は、第2実施形態に係る垂直走査部3a及び画素部4の駆動方法を示すタイミングチャートである。本駆動方法では、画素P(0,0)〜P(m,0)を含む0行目から、順次、電子シャッタ走査と読み出し走査を行う。以下、図6、図7を参照しながら、垂直走査部3a及び画素部4の動作について第1実施形態と異なる点を中心に説明する。
時刻t200〜t201の期間においては、垂直走査部3aと画素部4の初期化動作が行われる。時刻t200〜t201の期間において、制御部2から垂直走査部3に入力される信号のうち、信号fix_allはハイレベルである。また、信号lat_reset_b、pvst_sh、pvst、pv、fix_latch_en、fix_reset_en、psel、pres_b、ptx_rd、ptx_shは全てローレベルである。
ローレベルの信号lat_reset_bが各行の第1記憶部320aのD−FF3203aの非同期リセット端子RBに入力されると、各行のD−FF3203aの出力信号はローレベルとなる。すなわち、第1記憶部320aの出力信号である信号lat_rd(0)〜lat_rd(n)がローレベルとなる。
同様に、ローレベルの信号lat_reset_bが各行の第2記憶部321aのD−FF3213aの非同期リセット端子RBに入力されると、各行のD−FF3213aの出力信号はローレベルとなる。すなわち、第2記憶部321aの出力信号である信号lat_sh(0)〜lat_sh(n)もローレベルとなる。
第3記憶部322、画素駆動信号生成部323の動作は、第1実施形態と同様であるため、その動作の説明は省略する。画素部4の初期化動作も、第1実施形態と同様に行われ、画素部4の全行の画素Pがリセットされる。そして、時刻t201において、信号lat_reset_bがハイレベルになり、fix_allはローレベルとなる。以上の動作により、垂直走査部3aと画素部4の初期化が完了する。
続いて、時刻t202〜t207においては、0行目の画素P(0,0)〜P(m,0)の電子シャッタ動作が行われる。
時刻t202において、制御部2に水平同期信号HDのローレベルのパルスが入力されると、制御部2は行ごとの動作のための制御を開始する。
時刻t203において、制御部2は、信号pvst_shをハイレベルに遷移させる。これにより、0行目のD−FF3213aのデータ入力端子Dにハイレベルの信号が入力される状態となる。
時刻t204前後において、制御部2は、信号pvをハイレベル、ローレベルと遷移させる。D−FF3213aは、信号pvの立ちあがりにおいてデータ入力端子Dに入力されているハイレベルの信号pvst_shにより、「1」を保持し、その出力信号がハイレベルとなる。このとき、転送信号生成部3230から出力される信号は、信号lat_sh(0)がハイレベルであり、信号lat_rd(0)がローレベルであるため、信号ptx_shの値、すなわちローレベルとなる。これにより、信号PTX(0)はローレベルとなり、0行目の画素P(0,0)〜P(m,0)のPDのリセット状態が解除される。
時刻t205前後において、制御部2は、信号fix_latch_en、fix_reset_enをハイレベル、ローレベルと遷移させる。このとき、信号lat_rd(0)がローレベルであるため、OR回路3222の出力信号は信号fix_latch_enによらずローレベルとなる。また、信号lat_sh(0)はハイレベルであるため、AND回路3221の出力信号は、信号fix_reset_enのレベルに応じてハイレベル、ローレベルと遷移する。したがって、SRラッチ3223のリセット端子Rにはハイレベルの信号が入力され、SRラッチ3223にはリセット状態、すなわち第2の状態である「0」が保持される。これにより、第3記憶部322から出力される信号lat_fix(0)はローレベルとなる。このとき信号lat_rd(0)はローレベルであり、信号lat_sh(0)はハイレベルであるため、信号PTX(0)は、信号ptx_shの値、すなわちローレベルを維持する。
時刻t206において、信号lat_sh(0)はハイレベルであるため、信号PTX(0)は信号ptx_shの値が出力されてハイレベルに遷移する。このとき、画素P(0,0)〜P(m,0)において、信号PRES(0)がハイレベルであるため、リセットトランジスタM2が導通状態となり、FDの電位がVCCの電位に応じて初期化される。また信号PTX(0)もハイレベルであるので、転送トランジスタM1が導通状態となる。これにより、PDに蓄積された電荷が排出され、PDがリセットされる。その後、信号ptx_shの値がローレベルに遷移し、信号PTX(0)がローレベルになると、画素P(0,0)〜P(m,0)は、転送トランジスタM1が非導通状態となりPDリセット状態が解除され、PDは電荷蓄積状態となる。
そして、時刻t207前後において、制御部2は信号pvをハイレベル、ローレベルと遷移させる。信号pvst_shは時刻t207の直前にローレベルとなっている。そのため、画素P(0,0)〜P(m,0)を駆動する0行目のD−FF3213aは、信号pvの立ちあがりにおいてデータ入力端子Dに入力されているローレベルの信号pvst_shにより、信号lat_sh(0)はローレベルとなる。一方、画素P(0,1)〜P(m,1)を駆動する1行目のD−FF3213aは、信号pvの立ちあがりにおいてデータ入力端子Dに入力されている信号lat_sh(0)の前状態のハイレベルの信号により、信号lat_sh(1)はハイレベルとなる。このように、第2記憶部321aのD−FF3213aは、信号pvをトリガとしてシフト動作を行う。
転送信号生成部3230は、信号lat_sh(0)がローレベルであり、信号lat_rd(0)もローレベルであるため、信号lat_fix(0)の値、すなわちローレベルを出力する。これにより、信号PTX(0)はローレベルとなり、画素P(0,0)〜P(m,0)のPDの電荷蓄積状態が維持される。
以上により、0行目の画素P(0,0)〜P(m,0)の電子シャッタ動作が完了する。以降、同様の動作がn行目まで繰り返され、電子シャッタ走査が完了する。
続いて、時刻t208〜t214においては、0行目の画素P(0,0)〜P(m,0)の読み出し動作が行われる。
時刻t208において、制御部2に垂直同期信号VDのローレベルのパルスが入力されると、制御部2は読み出し動作のための制御を開始する。
時刻t209において、制御部2は信号pvstをハイレベルに遷移させる。これにより、0行目のD−FF3203aのデータ入力端子Dにハイレベルの信号が入力される状態となる。
時刻t210において、制御部2は、信号pvをハイレベル、ローレベルと遷移させる。D−FF3203aは、信号pvの立ちあがりにおいてデータ入力端子Dに入力されているハイレベルの信号pvstにより、「1」を保持し、その出力信号である信号lat_rd(0)がハイレベルとなる。
また、時刻t210において、信号pselがハイレベルになる。このとき、AND回路3231に入力される信号lat_rd(0)と信号pselはいずれもハイレベルになるため、これらの論理積であるAND回路3231の出力もハイレベルとなり、信号PSEL(0)がハイレベルとなる。これにより、0行目の画素P(0,0)〜P(m,0)の選択トランジスタM4は導通状態となり、これらの画素は選択状態となる。更に、転送信号生成部3230に入力される信号lat_rd(0)がハイレベルであるため、転送信号生成部3230の出力は信号ptx_rdの値、すなわちローレベルとなる。これにより信号PTX(0)はローレベルを維持する。
時刻t211前後において、制御部2は信号fix_latch_en、fix_reset_enをハイレベル、ローレベルと遷移させる。このとき、信号lat_rd(0)がハイレベルであるため、OR回路3222の出力信号は、信号fix_latch_enのレベルに応じてハイレベル、ローレベルと遷移する。信号lat_sh(0)はローレベルであるため、AND回路3221の出力信号はローレベルとなる。したがって、SRラッチ3223のセット端子Sにハイレベルの信号が入力され、SRラッチ3223にはセット状態すなわち第1の状態である「1」が保持される。これにより、第3記憶部322から出力される信号lat_fix(0)はハイレベルとなる。
時刻t212〜t213の期間において、第1実施形態と同様に、0行目の画素P(0,0)〜P(m,0)のノイズ信号の読み出しと、PDに蓄積された電荷のFDへの転送と、FDに保持された電荷に応じた画素信号の読み出しとが行われる。
そして、時刻t214前後において、制御部2は信号pvをハイレベル、ローレベルと遷移させる。信号pvstは、時刻t214よりも前である時刻t213の直前にローレベルとなっている。そのため、画素P(0,0)〜P(m,0)を駆動する0行目のD−FF3203aは信号pvの立ちあがりにおいてデータ入力端子Dに入力されているローレベルの信号pvstにより、信号lat_rd(0)はローレベルとなる。一方、画素P(0、1)〜P(m、1)を駆動する1行目のD−FF3203aは、信号pvの立ちあがりにおいてデータ入力端子Dに入力されている信号lat_rd(0)の前状態であるハイレベルの信号により、信号lat_rd(1)はハイレベルとなる。このように、第1記憶部320aの3203aは信号pvをトリガとしてシフト動作を行う。
転送信号生成部3230は、信号lat_rd(0)がローレベルであり、信号lat_sh(0)もローレベルであるため、信号lat_fix(0)の値、すなわち、ハイレベルを出力する。これにより信号PTX(0)はハイレベルとなり、画素P(0,0)〜P(m,0)の転送トランジスタM1が導通状態となり、PDは再度リセット状態が維持される状態となる。
以上により、0行目の画素P(0,0)〜P(m,0)の読み出し動作が完了する。以降、同様の動作がn行目まで繰り返され、読み出し走査が完了する。
本実施形態によれば、垂直走査部3aは、第1記憶部320a、第2記憶部321aを用いて、シフトレジスタを構成しているため、アドレスデコーダ部を用いていない。これにより、読み出し走査及びシャッタ走査において、アドレスデコーダ部による時分割でのアドレス値生成の動作がなくなるため、第1実施形態よりも更に駆動方法を簡略化することが可能となる。
なお、本実施形態では、各行のD−FF3203aから出力される信号lat_rd(0)は、その次の行に配置されたD−FF3203aに入力されているが、信号lat_rd(0)の入力先が次の行であることは必須ではなく、異なる行であればよい。D−FF3213aから出力される信号lat_sh(0)についても同様である。また、信号pvstが入力される行は先頭行でなくてもよい。すなわち、シャッタ走査及び読み出し走査の順序は適宜変更可能である。
(第3実施形態)
次に、本発明の第3実施形態に係る撮像装置について、第1及び第2実施形態と異なる点を中心に説明する。
本実施形態に係る撮像装置は、垂直走査部及び画素部の構成が第1及び第2実施形態と異なる。
図8は、本実施形態に係る画素部4の画素Pcの回路図である。画素Pc(m,n)は、画素部4cのn行m列に配置される画素を表している。本実施形態の画素Pcは、2つのフォトダイオード(以下、「PD1」、「PD2」と記す)が、1つのFDを共有している点で、第1実施形態と異なる。画素Pcは、第1実施形態のPD、転送トランジスタM1に代えて、PD1、PD2、転送トランジスタM11、M12を備える。PD1で蓄積された電荷は、転送トランジスタM11を介してFDに転送される。PD2で蓄積された電荷は、転送トランジスタM12を介してFDに転送される。信号PTX1(n)はn行目のPD1に接続される転送トランジスタM11を制御する信号であり、M11のゲートに入力される。信号PTX2(n)は、n行目のPD2に接続される転送トランジスタM12を制御する信号であり、M12のゲートに入力される。
なお、本実施形態では2つのフォトダイオードが1つのFDを共有している例を示すが、これに限るものではなく、フローティングディフュージョンを共有するフォトダイオードの個数は3個以上でもよい。言い換えると、画素Pcは、1つのFDを共有するフォトダイオードを複数個備えていればよい。
図9は、本実施形態に係る垂直走査部3cのブロック図である。本実施形態の垂直走査部3cは、主として、第2記憶部321c、第3記憶部322c、画素駆動信号生成部323cの構成が第1実施形態の垂直走査部3に対して異なる。なお、本実施形態の制御部2は、第1実施形態の信号sh_latch_enに代えて信号sh_latch_en1、sh_latch_en2を垂直走査部3に出力する。同様に、第1実施形態の信号fix_latch_enは、本実施形態では信号fix_latch_en1、fix_latch_en2に対応し、第1実施形態の信号ptx_rdは、本実施形態では信号ptx1_rd、ptx2_rdに対応する。
第2記憶部321cは、AND回路3210b、3210c、SRラッチ3211b、3211c、Dラッチ3212b、3212cを備える。AND回路3210b、SRラッチ3211b、Dラッチ3212bは第1記憶回路を構成し、AND回路3210c、SRラッチ3211c、Dラッチ3212cは第2記憶回路を構成する。すなわち、第2記憶部321cは、2組の記憶回路を備える。各記憶回路の構成及び接続関係は第1実施形態の第2記憶部321とほぼ同様であるため説明を省略する。
第1記憶回路は、アドレスデコーダ部31から出力されたデコード信号addr(0)と信号sh_latch_en1の論理積がハイレベルとなったとき、「1」を記憶する。そして、第1記憶回路の出力信号であるlat_sh1(0)が「1」になると、PD1の電子シャッタ動作が行われる。第2記憶回路は、アドレスデコーダ部31から出力されたデコード信号addr(0)と信号sh_latch_en2の論理積がハイレベルとなったとき、「1」を記憶する。そして、第2記憶回路の出力信号であるlat_sh2(0)が「1」になると、PD2の電子シャッタ動作が行われる。
第3記憶部322cは、AND回路3220b、3220c、3221b、3221c、OR回路3222b、3222c、SRラッチ3223b、3223cを備える。AND回路3220b、3221b、OR回路3222b、SRラッチ3223bは第3記憶回路を構成し、AND回路3220c、3221c、OR回路3222c、SRラッチ3223cは第4記憶回路を構成する。すなわち、第3記憶部322cは、2組の記憶回路を備える。各記憶回路の構成及び接続関係は第1実施形態の第3記憶部322とほぼ同様であるため説明を省略する。
AND回路3220b及びOR回路3222bは、第1記憶部320の出力信号である信号lat_rd(0)と信号fix_latch_en1の論理積との信号と、信号fix_allとの論理和をSRラッチ3223bのセット端子Sに入力させる。AND回路3221bは、信号lat_sh1(0)と信号fix_reset_enの論理積を、SRラッチ3223bのリセット端子Rに入力させる。
これにより、第3記憶部322cのSRラッチ3223bは、第1記憶部320の出力がハイレベルになると第1の状態として「1」を保持することができる。また、第2記憶部321cのDラッチ3212bの出力がハイレベルになると第2の状態として「0」を保持することができる。SRラッチ3223bの出力信号である信号lat_fix1(0)は、PD1が読み出し動作を行う状態ではなく、電子シャッタを行う状態でもない場合において、転送トランジスタM11の制御信号として用いられる。
同様に、AND回路3220c及びOR回路3222cは、信号lat_rd(0)と信号fix_latch_en2の論理積との信号と、信号fix_allとの論理和をSRラッチ3223cのセット端子Sに入力させる。AND回路3221cは、信号lat_sh2(0)と、信号fix_reset_enの論理積を、SRラッチ3223cのリセット端子Rに入力させる。
これにより、第3記憶部322cのSRラッチ3223cは、第1記憶部320の出力がハイレベルになると第1の状態として「1」を保持することができる。第2記憶部321cのDラッチ3212cの出力がハイレベルになると第2の状態として「0」を保持することができる。SRラッチ3223cの出力信号である信号lat_fix2(0)は、PD2が読み出し動作を行う状態ではなく、電子シャッタ動作を行う状態でもない場合において、転送トランジスタM12の制御信号として用いられる。
画素駆動信号生成部323cは、AND回路3231、NAND回路3232、転送信号生成部3230b、3230cを備える。AND回路3231、NAND回路3232の構成及び接続関係は第1実施形態と同様であるため説明を省略する。転送信号生成部3230bは、NOR回路3237b、セレクタ3238b、3239bを備える。転送信号生成部3230cは、NOR回路3237c、セレクタ3238c、3239cを備える。
信号lat_fix1(0)は論理反転してNOR回路3237bの一方の入力端子に入力される。NOR回路3237bの他方の入力端子には信号lat_sh2(0)が入力される。NOR回路3237bはこれらの信号の論理和の反転値をセレクタ3238bの第1入力端子に出力する。セレクタ3238bの第2入力端子には、信号ptx_shが入力される。セレクタ3238bの選択制御端子には、信号lat_sh1(0)が入力される。セレクタ3238bは信号lat_sh1(0)に応じて第1入力端子、第2入力端子のいずれかの信号を選択的にセレクタ3239bの第1入力端子に出力する。
セレクタ3239bの第2入力端子には、信号ptx1_rdが入力される。セレクタ3239bの選択制御端子には、信号lat_rd(0)が入力される。セレクタ3239bは信号lat_rd(0)に応じて第1入力端子、第2入力端子のいずれかの信号を選択的に出力する。この出力信号は、レベルシフタ324cを介して信号PTX1(0)として画素部4cに出力される。
信号lat_fix2(0)は論理反転してNOR回路3237cの一方の入力端子に入力される。NOR回路3237cの他方の入力端子には信号lat_sh1(0)が入力される。NOR回路3237cはこれらの信号の論理和の反転値をセレクタ3238cの第1入力端子に出力する。セレクタ3238cの第2入力端子には、信号ptx_shが入力される。セレクタ3238cの選択制御端子には、信号lat_sh2(0)が入力される。セレクタ3238cは信号lat_sh2(0)に応じて第1入力端子、第2入力端子のいずれかの信号を選択的にセレクタ3239cの第1入力端子に出力する。
セレクタ3239cの第2入力端子には、信号ptx2_rdが入力される。セレクタ3239cの選択制御端子には、信号lat_rd(0)が入力される。セレクタ3239cは信号lat_rd(0)に応じて第1入力端子、第2入力端子のいずれかの信号を選択的に出力する。この出力信号は、レベルシフタ324cを介して信号PTX2(0)として画素部4cに出力される。
図10(a)は、第3実施形態に係る転送信号生成部3230bの真理値表であり、図10(b)は、第3実施形態に係る転送信号生成部3230cの真理値表である。
図10(a)により、転送信号生成部3230bは、信号lat_rd(x)が「1」のときは信号ptx1_rdを出力する。また、転送信号生成部3230bは、信号lat_rd(x)が「0」、かつ信号lat_sh1(x)が「1」のときは信号ptx_shを出力する。信号lat_rd(x)が「0」、かつ信号lat_sh1(x)が「0」の場合、転送信号生成部3230bは、信号lat_sh2(x)が「0」であれば信号lat_fix1(x)を出力し、「1」であればローレベルを出力する。
同様に、図10(b)によると、転送信号生成部3230cは、信号lat_rd(x)が「1」のときは信号ptx2_rdを出力する。また、転送信号生成部3230bは、信号lat_rd(x)が「0」、かつ信号lat_sh2(x)が「1」のときは信号ptx_shを出力する。信号lat_rd(x)が「0」、かつ信号lat_sh2(x)が「0」の場合、転送信号生成部3230cは、信号lat_sh1(x)が「0」であれば信号lat_fix2(x)を出力し、「1」であればローレベルを出力する。
図11は、第3実施形態に係る垂直走査部3c及び画素部4cの駆動方法を示すタイミングチャートである。本駆動方法では、0行目の画素Pc(0,0)〜Pc(m,0)のPD1、1行目の画素Pc(0,1)〜P(m,1)のPD2、0行目の画素Pc(0,0)〜Pc(m,0)のPD2、の順に一部並行しつつ順次、電子シャッタ走査及び読み出し走査を行う。以下、図9〜図11を参照しながら、垂直走査部3c及び画素部4cの動作を第1実施形態と異なる点を中心に説明する。
時刻t300〜t301の期間において、垂直走査部3cと画素部4cの初期化動作が行われる。第1実施形態と同様に、時刻t300において、垂直走査部3cの第1記憶部320、第2記憶部321cが初期化される。これにより、これらから出力される信号lat_rd(0)〜lat_rd(n)、lat_sh1(0)〜lat_sh1(n)、lat_sh2(0)〜lat_sh2(n)が全てローレベルとなる。また、信号fix_allがハイレベルであることにより、第3記憶部322cが初期化され、信号lat_fix1(0)〜lat_fix1(n)、lat_fix2(0)〜lat_fix2(n)がハイレベルとなる。これにより、信号PSEL(0)〜PSEL(n)はローレベルとなり、信号PRES(0)〜PRES(n)はハイレベルとなり、信号PTX1(0)〜PTX1(n)、PTX2(0)〜PTX2(n)はハイレベルとなる。
画素部4cの初期化動作も、第1実施形態と同様であり、信号PRES(0)〜PRES(n)がハイレベルであるため、各行のリセットトランジスタM2は導通状態となり、FDの電位がVCCの電位に応じて初期化される。また、PTX1(0)〜PTX1(n)、PTX2(0)〜PTX2(n)もハイレベルであるため、転送トランジスタM11、M12が導通状態となり、PD1及びPD2に蓄積された電荷が排出され、PD1及びPD2がリセット状態となる。このようにして画素部4の全行の画素Pcがリセットされ、時刻t301において、垂直走査部3cと画素部4cの初期化が完了する。
続いて、時刻t302〜t309においては、0行目の画素Pc(0,0)〜Pc(m,0)のPD1の電子シャッタ動作が行われる。
時刻t302において、制御部2に水平同期信号HDのローレベルのパルスが入力されると、制御部2は行ごとの動作のための制御を開始する。
時刻t303前後において、制御部2は信号sh_resetをハイレベル、ローレベルと遷移させる。これにより、SRラッチ3211b、3211cがリセットされる。
時刻t304において、制御部2がアドレス信号vaddrを「0」にすると、アドレスデコーダ部31は「0」をデコードしてデコード信号addr(0)をハイレベルにする。
時刻t305前後において、制御部2は信号sh_latch_en1をハイレベル、ローレベルと遷移させる。このとき、AND回路3210bに入力される信号sh_latch_en1とデコード信号addr(0)はいずれもハイレベルとなるため、これらの論理積であるAND回路3210bの出力もハイレベルとなる。これにより、SRラッチ3211bに「1」が記憶される。
時刻t306前後において、制御部2は信号rd_gate、sh_gateをハイレベル、ローレベルと遷移させる。Dラッチ3212bは、そのゲート入力端子Gに入力される信号sh_gateがハイレベルとなるタイミングで、SRラッチ3211bからDラッチ3212bのデータ入力端子Dに入力されているハイレベルの信号をラッチする。その結果、第2記憶部から出力される信号lat_sh1(0)がハイレベルとなる。このとき、転送信号生成部3230bは、信号lat_sh1(0)がハイレベルであり、信号lat_rd(0)がローレベルであるため、信号ptx_shの値、すなわちローレベルとなる。これにより、信号PTX1(0)は、ローレベルとなり、画素Pc(0,0)〜Pc(m,0)のPD1のリセット状態が解除される。
一方、転送信号生成部3230cに入力される信号lat_rd(0)はローレベルであり、信号lat_sh1(0)はハイレベルであり、信号lat_sh2(0)がローレベルである。そのため、転送信号生成部3230cの出力信号はローレベルとなる。これにより、信号PTX2(0)もローレベルとなり、画素Pc(0,0)〜Pc(m,0)のPD2もリセット状態が解除される。
時刻t307前後において、制御部2は信号fix_latch_en1、fix_reset_enをハイレベル、ローレベルと遷移させる。このとき、信号lat_rd(0)がローレベルであるため、OR回路3222bの出力信号は、信号fix_latch_en1によらずローレベルとなる。また、信号lat_sh1(0)はハイレベルであるため、AND回路3221bの出力信号は、信号fix_reset_enのレベルに応じてハイレベル、ローレベルと遷移する。したがって、SRラッチ3223bのリセット端子Rにはハイレベルの信号が入力され、SRラッチ3223bにはリセット状態、すなわち第2の状態である「0」が保持される。これにより、第3記憶部322cから出力される信号lat_fix1(0)はローレベルとなる。しかしながら、このとき信号lat_rd(0)はローレベルであり、信号lat_sh1(0)はハイレベルであるため、信号PTX1(0)は、信号ptx_shの値、すなわちローレベルを維持する。
時刻t308において、制御部2は信号ptx1_rd、ptx_shをハイレベルに遷移させる。このとき、信号lat_rd(0)はローレベルであり、信号lat_sh1(0)はハイレベルであるため、信号PTX1(0)は信号ptx_shの値と一致することから、信号PTX1(0)はハイレベルに遷移する。画素Pc(0,0)〜Pc(m,0)に入力されている信号PRES(0)がハイレベルであるため、リセットトランジスタM2は導通状態である。したがって、FDの電位はVCCの電位に応じて初期化されている。信号PTX1(0)がハイレベルとなることで、転送トランジスタM11が導通状態となり、PD1に蓄積された電荷が排出され、PD1がリセットされる。その後、制御部2は信号ptx1_rd、ptx_shの値をローレベルに遷移させ、信号PTX1(0)が再びローレベルになると、転送トランジスタM11が非導通状態となる。これにより、PD1のリセット状態が解除され、PD1は電荷蓄積状態となる。
一方、転送信号生成部3230cから出力される信号はローレベルであるため、信号PTX2(0)はローレベルを維持する。このため、画素Pc(0,0)〜Pc(m,0)のPD2はリセットが解除された状態を維持する。
時刻t309前後において、制御部2は信号rd_gate、sh_gateをハイレベル、ローレベルと遷移させる。Dラッチ3212bの出力信号である信号lat_sh1(0)はローレベルとなる。転送信号生成部3230bは、信号lat_sh1(0)、lat_sh2(0)、lat_rd(0)が全てローレベルであるため、信号lat_fix1(0)の値、すなわちローレベルを出力する。これにより、信号PTX1(0)はローレベルとなり、画素Pc(0,0)〜Pc(m,0)のPD1は電荷蓄積状態を維持する。
一方、転送信号生成部3230cは、信号lat_sh1(0)、lat_sh2(0)、lat_rd(0)が全てローレベルであるため、信号lat_fix2(0)の値、すなわちハイレベルを出力する。これにより、信号PTX2(0)はハイレベルとなり、画素Pc(0,0)〜Pc(m,0)のPD2は、再度リセット状態となる。
以上により、画素Pc(0,0)〜Pc(m,0)のPD1の電子シャッタ動作が完了する。
続いて、時刻t310〜t318の期間において、0行目の画素P(0,0)〜P(m,0)のPD1の読み出し動作が行われる。時刻t310〜t318の期間における、アドレスデコーダ部31、第1記憶部320、転送信号生成部3230cの動作は第1実施形態と同様であり、説明を省略する。そのため、信号PSEL(0)、PRES(0)、PTX1(0)の動作及び画素Pc(0,0)〜Pc(m,0)のPD1の読み出し動作も第1実施形態とほぼ同様であり、説明を省略する。
一方、時刻t313において、転送信号生成部3230cは、信号lat_rd(0)がハイレベルであるため、信号ptx2_rdを出力する。このとき、信号ptx2_rdはローレベルであるため、信号PTX2(0)はローレベルとなり、画素Pc(0,0)〜Pc(m,0)のPD2のリセット状態は解除される。これにより、時刻t316において、0行目の画素Pc(0,0)〜Pc(m,0)のPD1に蓄積された電荷を読み出すことができる。
時刻t309〜t313の期間においては、同様に、1行目の画素Pc(0,1)〜Pc(m,1)のPD2の電子シャッタ動作が行われる。時刻t318〜t320の期間においては、同様に、1行目の画素Pc(0,1)〜Pc(m,1)のPD2の読み出し動作が行われる。
また、時刻t318〜t320の期間においても、同様に、0行目の画素Pc(0,0)〜Pc(m,0)のPD2の電子シャッタ動作が行われる。時刻t321以降の期間において、0行目の画素Pc(0,0)〜Pc(m,0)のPD2の読み出し動作が行われる。
本実施形態では、転送信号生成部3230b、3230cは、それぞれPD1とPD2のための転送信号を生成する。この生成において、転送信号生成部3230bは、信号lat_rd(x)、lat_sh2(x)を参照しており、転送信号生成部3230cは、信号lat_rd(x)、lat_sh1(x)を参照している。すなわち、読み出し行を制御する信号である信号lat_rd(x)は、転送信号生成部3230b、3230cに共通に用いられている。また、PD1の電子シャッタ行を制御する信号である信号lat_sh1(x)は、PD2のための転送信号の生成においても参照される。PD2の電子シャッタ行を制御する信号である信号lat_sh2(x)は、PD1のための転送信号の生成においても参照される。
このような構成により、本実施形態では、お互いのフォトダイオードの動作状態を考慮して、電子シャッタ動作、読み出し動作を行うことができる。したがって、本実施形態では、第1実施形態で述べた垂直走査部の構成及び駆動方法を複数のフォトダイオードが1つのFDを共有している画素構成の撮像装置にも適用することができる。
(第4実施形態)
第4実施形態に係る撮像システムを説明する。撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、複写機、ファクシミリ、携帯電話、車載カメラ、観測衛星などがあげられる。図12は、第4実施形態に係る撮像システムのブロック図である。本実施形態では撮像システムは、デジタルスチルカメラであるものとして説明するが、これに限定されるものではなく、本発明は他の機器にも適用可能である。
図12において、撮像システムは上述の第1乃至第3実施形態で説明した撮像装置1004を備える。また、撮像システムは、レンズの保護のためのバリア1001、被写体の光学像を撮像装置1004に結像させるレンズ1002、レンズ1002を通った光量を可変するための絞り1003、メカニカルシャッタ1005を更に備える。撮像装置1004はレンズ1002により結像された光学像を画像データに変換する。ここで、撮像装置1004が形成される半導体基板にはAD変換部が更に形成されているものとする。撮像システムは更に信号処理部1007、タイミング発生部1008、全体制御・演算部1009、メモリ部1010、記録媒体制御I/F部1011、記録媒体1012、外部I/F部1013を備える。信号処理部1007は撮像装置1004より出力された画像データの信号に各種の補正、データ圧縮等の処理を行う。タイミング発生部1008は撮像装置1004及び信号処理部1007に各種タイミング信号を出力する。全体制御・演算部1009はデジタルスチルカメラ全体を制御し、メモリ部1010は画像データを一時的に記憶するためのフレームメモリとして機能する。記録媒体制御I/F部1011は記録媒体に記録又は読み出しを行う。記録媒体1012は着脱可能な半導体メモリ等から構成され、撮像データの記録又は読み出しを行う。外部I/F部1013は外部コンピュータ等と通信するためのインターフェースである。ここで、タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置1004と、撮像装置1004から出力された撮像信号を処理する信号処理部1007とを有すればよい。
本実施形態においては、撮像装置1004とAD変換部とが同一の半導体基板に設けられている構成を説明した。しかしながら、撮像装置1004とAD変換部とが別の半導体基板に形成されていてもよい。また、撮像装置1004及び信号処理部1007は同一の半導体基板に形成されていてもよく、別の半導体基板に形成されていてもよい。
更に、信号処理部1007は、複数のフォトダイオードで生じた電荷に基づいて生成された複数の信号を処理し、撮像装置1004から被写体までの距離情報を取得するように構成されてもよい。
本実施形態に係る撮像システムにおいて、撮像装置1004として第1乃至第3実施形態に係る撮像装置が用いられる。これにより、撮像装置の駆動に関する処理が簡略化された撮像システムを実現することができる。
(他の実施形態)
上述の実施形態は、本発明を適用しうる幾つかの態様を例示したものに過ぎず、本発明の趣旨を逸脱しない範囲で適宜修正や変形を行うことを妨げるものではない。例えば、行駆動部を構成する論理回路、ラッチ回路、セレクタ等の構成は図3、図6、図9の構成に限定されず、同様の機能を実現できればその種類を問わない。
本発明の一実施形態に係る撮像装置は、各々が入射光に応じた電荷を生成して蓄積する光電変換素子を備える画素が複数の行をなすように配置された画素部と、各々が前記画素部を行ごとに駆動する駆動信号を出力する、前記画素部の各行に対応して配置された行駆動部を備える走査部と、を備え、前記行駆動部の各々は、対応する行の前記画素からの読み出しのための第1信号を記憶し、前記第1信号を出力する第1記憶部と、対応する行の前記光電変換素子をリセットし、電荷蓄積状態とする動作のための第2信号を記憶し、前記第2信号を出力する第2記憶部と、前記第1記憶部から出力される前記第1信号及び前記第2記憶部から出力される前記第2信号に基づいて、対応する行の前記光電変換素子を電荷蓄積状態又はリセット状態に維持させるための第3信号を記憶し、前記第3信号を出力する第3記憶部と、前記第1信号、前記第2信号及び前記第3信号を受けて前記駆動信号を生成する画素駆動信号生成部と、を備え、前記第1記憶部及び前記第3記憶部は、前記第1信号を伝送する第1配線を介して接続され、前記第1記憶部及び前記画素駆動信号生成部は、前記第1信号を伝送する第2配線を介して接続されている。