JP7005501B2 - 固体撮像装置およびその駆動方法、並びに電子機器 - Google Patents

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Description

本開示は、固体撮像装置およびその駆動方法、並びに電子機器に関し、特に、比較器の判定速度を向上させ、高速に動作させることができるようにした固体撮像装置およびその駆動方法、並びに電子機器に関する。
固体撮像装置の信号読み出し方式で、例えば、画素内などの限られた面積内でAD変換を行う場合、もっとも面積効率が良い方式は、比較器とその後段のデジタル回路で構成される積分型（スロープ型）のAD変換方式である。
積分型のAD変換方式を用いて、限られた面積内でAD変換を実現しようとする技術として、非特許文献１が提案されている。例えば、非特許文献１の方式では、後段のデジタル回路を１つのDRAM回路として、複数回スロープ信号を比較器に入力する回路構成とされている。たとえば8bitのAD変換であれば、同じスロープ信号が８回繰り返し比較器に入力される。そして、比較器の出力が反転した時点の０または１のコードをDRAM回路に記憶する動作が８回繰り返され、全面の比較が終了した時点で、外部に読み出される。
D. Yang, B. Fowler, and A. El Gamal, "A Nyquist rate pixel levelADC for CMOS image sensors," in Proc. IEEE 1998 Custom Integrated Circuits Conf., Santa Clara, CA, May 1998, pp. 237-240.
画素内にAD変換器を配置する場合には、画素列ごとにAD変換器を配置するカラム並列などのように比較的面積の自由度がある場合と異なり、回路の収容面積に限りがあるため、要求を十分に満たす比較器を作製することが難しい。例えば、比較の判定速度が遅くなることがある。
本開示は、このような状況に鑑みてなされたものであり、比較器の判定速度を向上させ、高速に動作させることができるようにするものである。
本開示の第１の側面の固体撮像装置は、第１の電源電圧で動作し、画素信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記画素信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と、前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部とを有するAD変換器と、前記時刻コードを転送するシフトレジスタを有する複数の時刻コード転送部とを備え、前記複数の時刻コード転送部は、前記データ記憶部へ書き込むための前記時刻コードを転送する書き込み時刻コード転送部と、前記データ記憶部から読み出された前記時刻コードを転送する読み出し時刻コード転送部を含む。
本開示の第２の側面の固体撮像装置の駆動方法は、第１の電源電圧で動作する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作する正帰還回路と、電圧変換回路とを有する比較器と、データ記憶部とを備えるAD変換器と、シフトレジスタを有する複数の時刻コード転送部とを備え、前記複数の時刻コード転送部は、前記データ記憶部へ書き込むための時刻コードを転送する書き込み時刻コード転送部と、前記データ記憶部から読み出された前記時刻コードを転送する読み出し時刻コード転送部を含む固体撮像装置の前記差動入力回路が、画素信号の電圧が参照信号の電圧よりも高いときに信号を出力し、前記電圧変換回路が、前記差動入力回路の出力信号を、前記第２の電源電圧に対応する信号に変換し、前記正帰還回路が、前記電圧変換回路により変換された前記差動入力回路の出力信号に基づいて、前記画素信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化し、前記書き込み時刻コード転送部が、前記データ記憶部へ書き込むための前記時刻コードを転送し、前記データ記憶部が、前記比較結果信号が反転したときの前記時刻コードを記憶し、前記読み出し時刻コード転送部が、前記データ記憶部から読み出された前記時刻コードを転送する。
本開示の第３の側面の電子機器は、第１の電源電圧で動作し、画素信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記画素信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と、前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部とを有するAD変換器と、前記時刻コードを転送するシフトレジスタを有する複数の時刻コード転送部とを備える固体撮像装置を備え、前記複数の時刻コード転送部は、前記データ記憶部へ書き込むための前記時刻コードを転送する書き込み時刻コード転送部と、前記データ記憶部から読み出された前記時刻コードを転送する読み出し時刻コード転送部を含む。
本開示の第１乃至第３の側面においては、画素信号の電圧が参照信号の電圧よりも高いときに信号が差動入力回路から出力され、前記差動入力回路の出力信号が、電圧変換回路により前記第２の電源電圧に対応する信号に変換され、前記電圧変換回路により変換された前記差動入力回路の出力信号に基づいて、前記画素信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度が正帰還回路によって高速化され、データ記憶部へ書き込むための時刻コードが転送され、前記比較結果信号が反転したときの前記時刻コードが前記データ記憶部に記憶され、前記データ記憶部から読み出された前記時刻コードが転送される。
固体撮像装置及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本開示の第１乃至第３の側面によれば、比較器の判定速度を向上させ、高速に動作させることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示に係る固体撮像装置の概略構成を示す図である。 画素の詳細構成例を示すブロック図である。 比較回路の詳細構成例を示すブロック図である。 比較回路の動作中の各信号の遷移を表す図である。 画素回路の詳細構成について説明する図である。 画素の動作について説明するタイミングチャートである。 画素共有の場合の比較回路の構成例を示す回路図である。 時刻コード転送部とデータ記憶部の第１構成例を示す回路図である。 シフトレジスタのD-F/Fの第１構成例を示す図である。 シフトレジスタのD-F/Fの第２構成例を示す図である。 双方向バッファ回路の第１構成例を示す図である。 双方向バッファ回路の第２構成例を示す図である。 シフトレジスタが有するD-F/Fの個数について説明する図である。 シフトレジスタを構成する４個のD-F/Fのデータ出力の流れを説明するタイミングチャートである。 時刻コード転送部とデータ記憶部の第２構成例を示す回路図である。 時刻コード転送部とデータ記憶部の第３構成例を示す回路図である。 第３構成例における画素の動作を説明するタイミングチャートである。 時刻コード転送部とデータ記憶部の第４構成例を示す回路図である。 時刻コード転送部とデータ記憶部の第５構成例を示す回路図である。 図１９の書き込みビット記憶部と読み出しビット記憶部の詳細構成例を示す回路図である。 第１乃至第５構成例の特徴について説明する図である。 時刻コード転送部とデータ記憶部の第６構成例を示す回路図である。 図２２の書き込みビット記憶部と読み出しビット記憶部の詳細構成例を示す回路図である。 図２２の書き込みビット記憶部と読み出しビット記憶部のトランジスタ配置例を示す図である。 第５構成と第６構成の違いについて説明する図である。 第６構成のその他の駆動を説明する図である。 P相時刻コード転送部とD相コード転送部のデータ転送を説明する図である。 時刻コード転送部とデータ記憶部の第７構成例を示す回路図である。 ２枚の半導体基板を積層することで固体撮像装置を構成する概念図である。 ２枚の半導体基板で固体撮像装置を構成する場合の回路構成例を示す図である。 ３枚の半導体基板を積層することで固体撮像装置を構成する概念図である。 ３枚の半導体基板で固体撮像装置を構成する場合の回路構成例を示す図である。 本開示に係る電子機器としての撮像装置の構成例を示すブロック図である。
以下、本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．固体撮像装置の概略構成例
２．画素の詳細構成例
３．比較回路の構成例
４．画素共有の場合の構成例
５．データ記憶部と時刻コード転送部の第１構成例
６．データ記憶部と時刻コード転送部の第２構成例
７．データ記憶部と時刻コード転送部の第３構成例
８．データ記憶部と時刻コード転送部の第４構成例
９．データ記憶部と時刻コード転送部の第５構成例
１０．データ記憶部と時刻コード転送部の第６構成例
１１．データ記憶部と時刻コード転送部の第７構成例
１２．複数基板構成１
１３．複数基板構成２
１４．電子機器への適用例
＜１．固体撮像装置の概略構成例＞
図１は、本開示に係る固体撮像装置の概略構成を示している。
図１の固体撮像装置１は、半導体として例えばシリコン（Si）を用いた半導体基板１１に、画素２１が２次元アレイ状に配列された画素アレイ部２２を有する。画素アレイ部２２には、時刻コード発生部２６で生成された時刻コードを各画素２１に転送する時刻コード転送部２３も設けられている。そして、半導体基板１１上の画素アレイ部２２の周辺には、画素駆動回路２４、DAC（D/A Converter）２５、時刻コード発生部２６、垂直駆動回路２７、出力部２８、及びタイミング生成回路２９が形成されている。
２次元アレイ状に配列された画素２１のそれぞれには、図２を参照して後述するように、画素回路４１とADC４２が設けられており、画素２１は、画素内の受光素子（例えば、フォトダイオード）で受光した光量に応じた電荷信号を生成し、デジタルの画素信号SIGに変換して出力する。
画素駆動回路２４は、画素２１内の画素回路４１（図２）を駆動する。DAC２５は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号（基準電圧信号）REFを生成し、各画素２１に供給する。時刻コード発生部２６は、各画素２１が、アナログの画素信号SIGをデジタルの信号に変換（AD変換）する際に使用される時刻コードを生成し、対応する時刻コード転送部２３に供給する。時刻コード発生部２６は、画素アレイ部２２に対して複数個設けられており、画素アレイ部２２内には、時刻コード発生部２６に対応する数だけ、時刻コード転送部２３が設けられている。即ち、時刻コード発生部２６と、そこで生成された時刻コードを転送する時刻コード転送部２３は、１対１に対応する。
垂直駆動回路２７は、画素２１内で生成されたデジタルの画素信号SIGを、タイミング生成回路２９から供給されるタイミング信号に基づいて、所定の順番で出力部２８に出力させる制御を行う。画素２１から出力されたデジタルの画素信号SIGは、出力部２８から固体撮像装置１の外部へ出力される。出力部２８は、黒レベルを補正する黒レベル補正処理やCDS(Correlated Double Sampling；相関２重サンプリング)処理など、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。
タイミング生成回路２９は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、生成した各種のタイミング信号を、画素駆動回路２４、DAC２５、垂直駆動回路２７等に供給する。
固体撮像装置１は、以上のように構成されている。なお、図１では、上述したように、固体撮像装置１を構成する全ての回路が、１つの半導体基板１１上に形成されるように説明したが、後述するように、固体撮像装置１を構成する回路を複数枚の半導体基板１１に分けて配置する構成とすることもできる。
＜２．画素の詳細構成例＞
図２は、画素２１の詳細構成例を示すブロック図である。
画素２１は、画素回路４１とADC（AD変換器）４２で構成されている。
画素回路４１は、受光した光量に応じた電荷信号をアナログの画素信号SIGとしてADC４２に出力する。ADC４２は、画素回路４１から供給されたアナログの画素信号SIGをデジタル信号に変換する。
ADC４２は、比較回路５１とデータ記憶部５２で構成される。
比較回路５１は、DAC２５から供給される参照信号REFと画素信号SIGを比較し、比較結果を表す比較結果信号として、出力信号VCOを出力する。比較回路５１は、参照信号REFと画素信号SIGが同一（の電圧）になったとき、出力信号VCOを反転させる。
比較回路５１は、差動入力回路６１、電圧変換回路６２、及び正帰還回路（PFB:positive feedback）６３により構成されるが、詳細は図３を参照して後述する。
データ記憶部５２には、比較回路５１から出力信号VCOが入力される他、垂直駆動回路２７から、画素信号の書き込み動作であることを表すWR信号（以下では、書き込み制御信号WRともいう）、画素信号の読み出し動作であることを表すRD信号（以下では、読み出し制御信号RDともいう）、及び、画素信号の読み出し動作中における画素２１の読み出しタイミングを制御するWORD信号が、垂直駆動回路２７から供給される。また、時刻コード転送部２３を介して、時刻コード発生部２６で生成された時刻コードも供給される。
データ記憶部５２は、WR信号及びRD信号に基づいて、時刻コードの書き込み動作と読み出し動作を制御するラッチ制御回路７１と、時刻コードを記憶するラッチ記憶部７２で構成される。
ラッチ制御回路７１は、時刻コードの書き込み動作においては、比較回路５１からHi（High）の出力信号VCOが入力されている間、時刻コード転送部２３から供給される、単位時間ごとに更新される時刻コードをラッチ記憶部７２に記憶させる。そして、参照信号REFと画素信号SIGが同一（の電圧）になり、比較回路５１から供給される出力信号VCOがLo(Low)に反転されたとき、供給される時刻コードの書き込み（更新）を中止し、最後にラッチ記憶部７２に記憶された時刻コードをラッチ記憶部７２に保持させる。ラッチ記憶部７２に記憶された時刻コードは、画素信号SIGと参照信号REFが等しくなった時刻を表しており、画素信号SIGがその時刻の基準電圧であったことを示すデータ、即ち、デジタル化された光量値を表す。
参照信号REFの掃引が終了し、画素アレイ部２２内の全ての画素２１のラッチ記憶部７２に時刻コードが記憶された後、画素２１の動作が、書き込み動作から読み出し動作に変更される。
ラッチ制御回路７１は、時刻コードの読み出し動作においては、読み出しタイミングを制御するWORD信号に基づいて、画素２１が自分の読み出しタイミングとなったときに、ラッチ記憶部７２に記憶されている時刻コード（デジタルの画素信号SIG）を、時刻コード転送部２３に出力する。時刻コード転送部２３は、供給された時刻コードを、列方向（垂直方向）に順次転送し、出力部２８に供給する。
以下では、時刻コードの書き込み動作においてラッチ記憶部７２に書き込まれる時刻コードと区別するため、時刻コードの読み出し動作においてラッチ記憶部７２から読み出される出力信号VCOが反転したときの反転時刻コードである、画素信号SIGがその時刻の基準電圧であったことを示すデジタル化された画素データを、AD変換画素データとも称する。
＜３．比較回路の構成例＞
図３は、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、及び正帰還回路６３の詳細構成を示す回路図である。
差動入力回路６１は、画素２１内の画素回路４１から出力された画素信号SIGと、DAC２５から出力された参照信号REFとを比較し、画素信号SIGが参照信号REFよりも高いときに所定の信号（電流）を出力する。
差動入力回路６１は、差動対となるトランジスタ８１及び８２、カレントミラーを構成するトランジスタ８３及び８４、入力バイアス電流Vbに応じた電流IBを供給する定電流源としてのトランジスタ８５、並びに、差動入力回路６１の出力信号HVOを出力するトランジスタ８６により構成されている。
トランジスタ８１、８２、及び８５は、NMOS(Negative Channel MOS)トランジスタで構成され、トランジスタ８３、８４、及び８６は、PMOS(Positive Channel MOS)トランジスタで構成される。
差動対となるトランジスタ８１及び８２のうち、トランジスタ８１のゲートには、DAC２５から出力された参照信号REFが入力され、トランジスタ８２のゲートには、画素２１内の画素回路４１から出力された画素信号SIGが入力される。トランジスタ８１と８２のソースは、トランジスタ８５のドレインと接続され、トランジスタ８５のソースは、所定の電圧VSS（VSS＜VDD2＜VDD1）に接続されている。
トランジスタ８１のドレインは、カレントミラー回路を構成するトランジスタ８３及び８４のゲート及びトランジスタ８３のドレインと接続され、トランジスタ８２のドレインは、トランジスタ８４のドレイン及びトランジスタ８６のゲートと接続されている。トランジスタ８３、８４、及び８６のソースは、第１電源電圧VDD1に接続されている。
電圧変換回路６２は、例えば、NMOS型のトランジスタ９１で構成される。トランジスタ９１のドレインは、差動入力回路６１のトランジスタ８６のドレインと接続され、トランジスタ９１のソースは、正帰還回路６３内の所定の接続点に接続され、トランジスタ８６のゲートは、バイアス電圧VBIASに接続されている。
差動入力回路６１を構成するトランジスタ８１乃至８６は、第１電源電圧VDD1までの高電圧で動作する回路であり、正帰還回路６３は、第１電源電圧VDD1よりも低い第２電源電圧VDD2で動作する回路である。電圧変換回路６２は、差動入力回路６１から入力される出力信号HVOを、正帰還回路６３が動作可能な低電圧の信号（変換信号）LVIに変換して、正帰還回路６３に供給する。
バイアス電圧VBIASは、定電圧で動作する正帰還回路６３の各トランジスタ１０１乃至１０５を破壊しない電圧に変換する電圧であれば良い。例えば、バイアス電圧VBIASは、正帰還回路６３の第２電源電圧VDD2と同じ電圧（VBIAS＝VDD2）とすることができる。
正帰還回路６３は、差動入力回路６１からの出力信号HVOが第２電源電圧VDD2に対応する信号に変換された変換信号LVIに基づいて、画素信号SIGが参照信号REFよりも高いときに反転する比較結果信号を出力する。また、正帰還回路６３は、比較結果信号として出力する出力信号VCOが反転するときの遷移速度を高速化する。
正帰還回路６３は、５つのトランジスタ１０１乃至１０５で構成される。ここで、トランジスタ１０１、１０２、及び１０４は、PMOSトランジスタで構成され、トランジスタ１０３及び１０５は、NMOSトランジスタで構成される。
電圧変換回路６２の出力端であるトランジスタ９１のソースは、トランジスタ１０２及び１０３のドレインと、トランジスタ１０４及び１０５のゲートに接続されている。トランジスタ１０１及び１０４のソースは、第２電源電圧VDD2に接続され、トランジスタ１０１のドレインは、トランジスタ１０２のソースと接続され、トランジスタ１０２のゲートは、正帰還回路６３の出力端でもあるトランジスタ１０４及び１０５のドレインと接続されている。トランジスタ１０３及び１０５のソースは、所定の電圧VSSに接続されている。トランジスタ１０１と１０３のゲートには、初期化信号INIが供給される。
トランジスタ１０４と１０５はインバータ回路を構成し、それらのドレインどうしの接続点は、比較回路５１が出力信号VCOを出力する出力端となっている。
以上のように構成される比較回路５１の動作について説明する。図４は、比較回路５１の動作中の各信号の遷移を表す。なお、図４において“G86”はトランジスタ８６のゲート電位を表している。
まず、参照信号REFが、全ての画素２１の画素信号SIGよりも高い電圧に設定されるとともに、初期化信号INIがHiにされて、比較回路５１が初期化される。
より具体的には、トランジスタ８１のゲートには参照信号REFが、トランジスタ８２のゲートには画素信号SIGが印加される。参照信号REFの電圧が、画素信号SIGの電圧よりも高い電圧の時は電流源となるトランジスタ８５が出力した電流のほとんどがトランジスタ８１を経由してダイオード接続されたトランジスタ８３に流れる。トランジスタ８３と共通のゲートを持つトランジスタ８４のチャネル抵抗は十分低くなりトランジスタ８６のゲートをほぼ第１電源電圧VDD1レベルに保ち、トランジスタ８６は遮断される。したがって、電圧変換回路６２のトランジスタ９１が導通していたとしても、充電回路としての正帰還回路６３が変換信号LVIを充電することは無い。一方、初期化信号INIとしてHiの信号が供給されていることから、トランジスタ１０３は導通し、正帰還回路６３は変換信号LVIを放電する。また、トランジスタ１０１は遮断するので、正帰還回路６３がトランジスタ１０２を介して変換信号LVIを充電することもない。その結果、変換信号LVIは、所定の電圧VSSレベルまで放電され、正帰還回路６３は、インバータを構成するトランジスタ１０４と１０５によってHiの出力信号VCOを出力し、比較回路５１が初期化される。
初期化の後、初期化信号INIがLoにされて、参照信号REFの掃引が開始される。
参照信号REFが画素信号SIGよりも高い電圧の期間では、トランジスタ８６はオフとなるため遮断され、出力信号VCOはHiの信号となるので、トランジスタ１０２もオフとなり遮断される。トランジスタ１０３も、初期化信号INIはLoとなっているため遮断される。変換信号LVIは、高インピーダンス状態のまま所定の電圧VSSを保ち、Hiの出力信号VCOが出力される。
参照信号REFが画素信号SIGよりも低くなると、電流源のトランジスタ８５の出力電流はトランジスタ８１を流れなくなり、トランジスタ８３と８４のゲート電位は上昇して、トランジスタ８４のチャネル抵抗は高くなる。そこに、トランジスタ８２を介して流れ込む電流が、電圧降下を起こしてトランジスタ８６のゲート電位を下げ、トランジスタ９１が導通する。トランジスタ８６から出力された出力信号HVOは、電圧変換回路６２のトランジスタ９１によって変換信号LVIに変換され、正帰還回路６３に供給される。充電回路としての正帰還回路６３は、変換信号LVIを充電し、電位を低電圧VSSから第２電源電圧VDD2へ近づけてゆく。
そして、変換信号LVIの電圧が、トランジスタ１０４と１０５で構成されるインバータの閾値電圧を超えると、出力信号VCOはLoとなり、トランジスタ１０２が導通する。トランジスタ１０１も、Loの初期化信号INIが印加されているため導通しており、正帰還回路６３は、トランジスタ１０１と１０２を介して、変換信号LVIを急速に充電し、電位を第２電源電圧VDD2まで一気に持ち上げる。
電圧変換回路６２のトランジスタ９１は、ゲートにバイアス電圧VBIASが印加されているので、変換信号LVIの電圧が、バイアス電圧VBIASからトランジスタ閾値下がった電圧値に到達すれば遮断する。トランジスタ８６が導通したままだとしても、それ以上に変換信号LVIを充電することは無く、電圧変換回路６２は、電圧クランプ回路としても機能する。
トランジスタ１０２の導通による変換信号LVIの充電は、そもそもが変換信号LVIがインバータ閾値まで上昇してきたことを発端とし、その動きを加速する正帰還動作である。差動入力回路６１の電流源であるトランジスタ８５は、固体撮像装置１で並列同時に動作する回路数が膨大であることから１回路あたりの電流がきわめて僅かな電流に設定される。さらに、参照信号REFは、時刻コードが切り替わる単位時間に変化する電圧がAD変換のLSBステップとなるために極めて緩慢に掃引される。従って、トランジスタ８６のゲート電位の変化も緩慢であり、それによって駆動されるトランジスタ８６の出力電流の変化も緩慢である。しかし、その出力電流で充電される変換信号LVIに、後段から正帰還をかけることで、出力信号VCOは十分急速に遷移することができる。望ましくは、出力信号VCOの遷移時間は、時刻コードの単位時間の数分の１であり、典型例としては1ns以下である。本開示の比較回路５１は、電流源のトランジスタ８５に、例えば0.1uAの僅かな電流を設定しただけで、この出力遷移時間を達成することができる。
＜画素回路の詳細構成例＞
図５を参照して、画素回路４１の詳細構成について説明する。
図５は、図３に示した比較回路５１に、画素回路４１の詳細を追加して示した回路図である。
画素回路４１は、光電変換素子としてのフォトダイオード（PD）１２１、排出トランジスタ１２２、転送トランジスタ１２３、リセットトランジスタ１２４、及び、FD(浮遊拡散層)１２５で構成されている。
排出トランジスタ１２２は、露光期間を調整する場合に使用される。具体的には、露光期間を任意のタイミングで開始したいときに排出トランジスタ１２２をオンさせると、それまでの間にフォトダイオード１２１に蓄積されていた電荷が排出されるので、排出トランジスタ１２２がオフされた以降から、露光期間が開始されることになる。
転送トランジスタ１２３は、フォトダイオード１２１で生成された電荷をFD１２５に転送する。リセットトランジスタ１２４は、FD１２５に保持されている電荷をリセットする。FD１２５は、差動入力回路６１のトランジスタ８２のゲートに接続されている。これにより、差動入力回路６１のトランジスタ８２は、画素回路４１の増幅トランジスタとしても機能する。
リセットトランジスタ１２４のソースは、差動入力回路６１のトランジスタ８２のゲート、及び、FD１２５に接続されており、リセットトランジスタ１２４のドレインは、トランジスタ８２のドレインと接続されている。したがって、FD１２５の電荷をリセットするための固定のリセット電圧がない。これは、差動入力回路６１の回路状態を制御することで、FD１２５をリセットするリセット電圧を、参照信号REFを用いて任意に設定可能であるためである。
＜画素部タイミングチャート＞
図６のタイミングチャートを参照して、図５に示した画素２１の動作について説明する。
初めに、時刻ｔ１において、参照信号REFが、それまでのスタンバイ電圧Vstbから、FD１２５の電荷をリセットするリセット電圧Vrstに設定され、リセットトランジスタ１２４がオンされることにより、FD１２５の電荷がリセットされる。また、時刻ｔ１では、正帰還回路６３のトランジスタ１０１と１０３のゲートに供給される初期化信号INIがHiに設定され、正帰還回路６３が初期状態に設定される。
時刻ｔ２において、参照信号REFが所定の電圧Vuまで持ち上げられ、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。
参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ３において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、上述したように正帰還回路６３によって出力信号VCOの反転が高速化される。また、データ記憶部５２では、出力信号VCOが反転した時点の時刻データ（Nビットの時刻コードDATA[1]乃至DATA[N]）がラッチ記憶される。
信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ４において、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
時刻ｔ５において、読み出しタイミングを制御するWORD信号がHiとなり、ラッチ記憶されたNビットの時刻コードDATA[1]乃至DATA[N]が、データ記憶部５２のラッチ制御回路７１から出力される。ここで取得される時刻コードは、CDS(Correlated Double Sampling；相関２重サンプリング)処理する際のリセットレベルのP相データとなる。
時刻ｔ６において、参照信号REFが所定の電圧Vuまで持ち上げられるともに、トランジスタ１０１と１０３のゲートに供給される初期化信号INIがHiに設定され、正帰還回路６３が再び初期状態に設定される。
時刻ｔ７において、Hiの転送信号TXにより画素回路４１の転送トランジスタ１２３がオンされ、フォトダイオード１２１で生成された電荷がFD１２５に転送される。
初期化信号INIがLowに戻された後、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。
そして、参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ８において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、正帰還回路６３によって出力信号VCOの反転が高速化される。また、データ記憶部５２には、出力信号VCOが反転した時点の時刻データ（Nビットの時刻コードDATA[1]乃至DATA[N]）がラッチ記憶される。
信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ９において、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
時刻ｔ１０において、読み出しタイミングを制御するWORD信号がHiとなり、ラッチ記憶されたNビットの時刻コードDATA[1]乃至DATA[N]が、データ記憶部５２のラッチ制御回路７１から出力される。ここで取得される時刻コードは、CDS処理する際の信号レベルのD相データとなる。時刻ｔ１１は、上述した時刻ｔ１と同じ状態であり、次の１V（１垂直走査期間）の駆動となる。
以上の画素２１の駆動によれば、最初に、リセットレベルのP相データが取得された後、読み出され、次に、信号レベルのD相データが取得されて、読み出される。
以上の動作により、固体撮像装置１の画素アレイ部２２の各画素２１は、全画素同時にリセットし、かつ、全画素同時に露光するグローバルシャッタ動作が可能である。全画素が同時に露光及び読み出しを行うことが出来るので、通常、画素内に設けられる、電荷が読み出されるまでの間、電荷を保持する保持部が不要である。また、画素２１の構成では、カラム並列読み出し型の固体撮像装置で必要であった、画素信号SIGを出力する画素を選択するための選択トランジスタ等も不要である。
図６を参照して説明した画素２１の駆動では、排出トランジスタ１２２が常にオフに制御されていた。しかし、図６において破線で示されるように、所望の時刻で、排出信号OFGをHiに設定して排出トランジスタ１２２を一旦オンさせた後、オフさせることにより、任意の露光期間を設定することも可能である。
＜４．画素共有の場合の構成例＞
これまでに説明した比較回路５１は、１つの画素２１内に１つのADC４２が配置される構成とされていたが、複数の画素２１で、１つのADC４２を共有する構成とすることもできる。
図７は、複数の画素２１で１つのADC４２を共有する画素共有の場合の比較回路５１の構成例を示す回路図である。
図７では、画素２１A、画素２１B、画素２１C、及び画素２１Dの４つの画素２１で１つのADC４２を共有する場合の比較回路５１の構成例が示されている。
図７において、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、及び正帰還回路６３の構成は、図３に示した構成と同様である。
図７では、４つの画素２１A乃至２１Dに、それぞれ、画素回路４１A乃至４１Dが設けられ、画素回路４１A乃至４１Dには、フォトダイオード１２１ｑ、排出トランジスタ１２２ｑ、及び、転送トランジスタ１２３ｑが個別に設けられている。一方、リセットトランジスタ１７４とFD１７５は、４つの画素２１A乃至２１Dで共有されている。
＜５．データ記憶部と時刻コード転送部の第１構成例＞
次に、時刻コードの書き込み制御と読み出し制御について説明する。
図８は、時刻コード転送部２３とデータ記憶部５２の第１構成例を示す回路図である。
時刻コード転送部２３は、Nビットの時刻コードDATA[1]乃至DATA[N]に対応するN個のシフトレジスタ３４１－１乃至３４１－Nと、クロック供給回路３４２とで構成されている。N個のシフトレジスタ３４１－１乃至３４１－Nそれぞれは、複数のD-F/F（D-フリップフロップ）３５１からなる。クロック供給回路３４２は、シフトレジスタ３４１の各D-F/F３５１のクロック入力に、クロック信号CLKを供給する。
データ記憶部５２のラッチ制御回路７１は、ラッチ制御部２４１とN個の双方向バッファ回路３７１－１乃至３７１－Nで構成されている。
データ記憶部５２のラッチ記憶部７２は、N個のビット記憶部２４２－１乃至２４２－Nで構成されている。
N個の双方向バッファ回路３７１－１乃至３７１－Nは、時刻コード転送部２３のN個のシフトレジスタ３４１－１乃至３４１－Nに１対１に対応して設けられている。双方向バッファ回路３７１は、対応するシフトレジスタ３４１内の１つのD-F/F３５１と接続されている。
双方向バッファ回路３７１－ｎ（０＜ｎ＜N+1）のバッファ回路３８１には、時刻コードの書き込み動作においてHiとなる書き込み制御信号WRが供給され、インバータ回路３８２には、時刻コードの読み出し動作においてHiとなる読み出し制御信号RDが供給される。双方向バッファ回路３７１－ｎは、書き込み制御信号WRと読み出し制御信号RDに基づいて、ビット記憶部２４２－ｎに対する時刻コードの書き込み動作と読み出し動作を切り替える。
ラッチ制御部２４１は、直列接続された２個のインバータ２８１及び２８２と、直列接続されたNOR回路２８３及びインバータ２８４で構成されている。
データ記憶部５２のビット記憶部２４２－ｎは、トランスファゲート２６１とラッチ記憶部２６２とで構成されている。
トランスファゲート２６１は、NMOSトランジスタとPMOSトランジスタの２個のトランジスタ２９１及び２９２で構成されている。
ラッチ記憶部２６２は、トランジスタ３０１乃至３０６からなるスタティック型のラッチ回路で構成されている。トランジスタ３０１、３０２、及び３０５は、PMOSトランジスタで構成され、トランジスタ３０３、３０４、及び３０６は、NMOSトランジスタで構成されている。
比較回路５１からの出力である出力信号VCOは、インバータ２８１とNOR回路２８３に入力され、NOR回路２８３のもう一方の入力には、WORD信号が供給される。インバータ２８１の出力は、インバータ２８２とラッチ記憶部２６２のトランジスタ３０３のゲートに供給され、インバータ２８２の出力は、ラッチ記憶部２６２のトランジスタ３０２のゲートに供給される。また、NOR回路２８３の出力は、インバータ２８４とトランスファゲート２６１のトランジスタ２９２のゲートに供給され、インバータ２８４の出力は、トランスファゲート２６１のトランジスタ２９１のゲートに供給される。
時刻コードの書き込み動作においては、WORD信号が全画素でLoとなり、トランスファゲート２６１は、出力信号VCOがHiのとき導通し、Loのとき遮断する。ラッチ記憶部２６２のフィードバック（入力Qに対する出力xQ）は、出力信号VCOがHiのとき遮断し、Loのとき導通する。したがって、ラッチ記憶部２６２は、出力信号VCOがHiのとき、ｎビット目の時刻コードの書き込み状態（トランスペアレント）となり、出力信号VCOがLoのとき、双方向バッファ回路３７１－ｎを経由して、書き込まれた時刻コードの保持状態（ラッチ状態）となる。
時刻コードの読み出し動作においては、読み出し対象の画素２１のラッチ制御部２４１のみにWORD信号が供給される。出力信号VCOはLoとなっているので、トランスファゲート２６１は、HiのWORD信号が入力されたときのみ導通し、ラッチ記憶部２６２に保持された時刻コードが、双方向バッファ回路３７１－ｎを経由して、時刻コード転送部２３に出力される。
参照信号REFの掃引が行われるAD変換期間中には、時刻コード転送部２３のN個のシフトレジスタ３４１は、時刻コード発生部２６から供給された時刻コードを、時刻コードの単位時間をクロック周期とするシフトクロックで転送する。
時刻コードの書き込み動作においては、Hiの書き込み制御信号WRとLoの読み出し制御信号RDが双方向バッファ回路３７１に供給されており、双方向バッファ回路３７１は、シフトレジスタ３４１の所定のD-F/F３５１から供給された時刻コードを、トランスファゲート２６１を介してビット記憶部２４２に供給する。ビット記憶部２４２は、供給された時刻コードを記憶する。
次の時刻コードの読み出し動作においては、Loの書き込み制御信号WRとHiの読み出し制御信号RDが双方向バッファ回路３７１に供給されており、ビット記憶部２４２に記憶されている時刻コードが、双方向バッファ回路３７１を介して時刻コード転送部２３のシフトレジスタ３４１の所定のD-F/F３５１に供給される。シフトレジスタ３４１は、各段のD-F/F３５１に供給された時刻データを順送りに出力部２８まで転送し、出力する。
より具体的には、シフトレジスタ３４１の各D-F/F３５１には、クロック入力に供給されるクロック信号CLKがHiまたはLoのいずれか一方でハイインピーダンス状態（以下、Hi-Z状態と記述する。）にできる構成が採用される。例えば、図９及び図１０で後述するD-F/F３５１の構成では、D-F/F３５１は、クロック信号CLKがLoであるとき、Hi-Z状態となる。
シフトレジスタ３４１の各D-F/F３５１がHi-Z状態とされている期間に、双方向バッファ回路３７１にHiの読み出し制御信号RDが供給されるとともに、WORD信号がHiとなり、ビット記憶部２４２に記憶されている時刻コードが、双方向バッファ回路３７１を介して時刻コード転送部２３のシフトレジスタ３４１の所定のD-F/F３５１に供給される。
読み出し制御信号RDがLoに戻された後、シフトレジスタ３４１の各D-F/F３５１にシフトクロックが供給され、シフトレジスタ３４１は、各段のD-F/F３５１に供給された時刻データを出力部２８まで順次転送し、出力する。
＜D-F/Fの構成例＞
図９は、シフトレジスタ３４１のD-F/F３５１の第１構成例を示している。
図９において、各トランジスタや信号線の近傍に括弧（）付で記したｏｎ、ｏｆｆ等の文字は、Loのクロック信号CLKがクロック入力に入力されたときの各トランジスタや信号線の電位状態を示している。
図９に示されるように、Loのクロック信号CLKがD-F/F３５１に入力された場合には、D-F/F３５１がHi-Z状態となる。
図１０は、シフトレジスタ３４１のD-F/F３５１の第２構成例を示している。
D-F/F３５１は、相補クロック信号CLKとxCLKを用いるクロックドインバータと、連続動作インバータのそれぞれを２個有し、入力側から、クロックドインバータ、連続動作インバータ、クロックドインバータ、連続動作インバータの順で接続したフリップフロップである。図１０のD-F/F３５１は、クロック信号CLKがLo,反転クロック信号xCLKがHiのとき、Hi-Z状態となる。
＜双方向バッファ回路の構成例＞
図１１は、双方向バッファ回路３７１の第１構成例を示している。
図１１に示される双方向バッファ回路３７１は、バッファ回路３８１とインバータ回路３８２で構成される。
バッファ回路３８１は、インバータ４０１、NAND回路４０２、NOR回路４０３、PMOS型のトランジスタ４０４、及びNMOS型のトランジスタ４０５で構成される。
バッファ回路３８１では、書き込み制御信号WRがHiのとき、NAND回路４０２とNOR回路４０３の出力はともに、時刻コード転送部２３のD-F/F３５１から供給された時刻コードを反転したものとなる。バッファ回路３８１の出力は、さらにそれを反転したものとなるので、結果、D-F/F３５１から供給された時刻コードと同値となる。書き込み制御信号WRがLoのとき、NAND回路４０２の出力はHi、NOR回路４０３の出力はLoとなり、バッファ回路３８１の出力はHi-Z状態となる。
一方、インバータ回路３８２は、２個のPMOS型のトランジスタ４１１及び４１２、２個のNMOS型のトランジスタ４１３及び４１４、並びに、インバータ４１５からなるクロックドインバータで構成される。
インバータ回路３８２では、読み出し制御信号RDがHiのとき、クロックドインバータはアクティブになり、インバータ回路３８２は、ビット記憶部２４２から供給された時刻コードを反転して出力する。読み出し制御信号RDがLoのとき、クロックドインバータはイナート（非アクティブ）になり、インバータ回路３８２の出力はHi-Z状態となる。
図１２は、双方向バッファ回路３７１の第２構成例を示している。
図１２に示される双方向バッファ回路３７１は、図１１に示したバッファ回路３８１及びインバータ回路３８２に加えて、インバータ回路３８２の前段にインバータ４２１が設けられている。
図１１の双方向バッファ回路３７１の第１構成例では、上述したように、時刻コード転送部２３のD-F/F３５１から供給された時刻コードをビット記憶部２４２に書き込むときは、D-F/F３５１から供給された時刻コードと同値となるので極性が反転せず、ビット記憶部２４２に記憶された時刻コードを読み出すときは極性が反転する。したがって、読み出された時刻コード（AD変換画素データ）は、供給された時刻コードの反転データとなる。
そこで、図１２に示される双方向バッファ回路３７１の第２構成例では、インバータ回路３８２の前段にインバータ４２１を設けることにより、ビット記憶部２４２から読み出された時刻コードが、供給された時刻コードと同じ極性で出力されるように構成されている。
図１２では、時刻コードを読み出す方向についても、インバータ回路３８２の前段にインバータ４２１を設けることにより、入力信号と同じ極性の信号を出力するバッファ回路の構成が採用された。このバッファ回路の構成は、時刻コードを書き込む方向のバッファ回路３８１の構成として採用することもできる。また逆に、時刻コードを書き込む方向のバッファ回路３８１の前にインバータを設けた構成を、時刻コードを読み出す方向のインバータ回路３８２として用いることも可能である。あるいは、バッファ回路３８１及びインバータ回路３８２の構成として、それ以外の構成を採用してもよい。
＜D-F/Fの個数の説明＞
次に、図１３を参照して、図８に示した時刻コード転送部２３の各シフトレジスタ３４１が有するD-F/F３５１の個数について説明する。
上述した説明では、時刻コード転送部２３が、Nビットの時刻コードDATA[1]乃至DATA[N]に対応するN個のシフトレジスタ３４１－１乃至３４１－Nを有し、各シフトレジスタ３４１（シフトレジスタ３４１－ｎ）は、複数のD-F/F３５１を有するとして説明した。
画素アレイ部２２が、例えば、図１３に示されるように、８行×１２列（垂直方向×水平方向）からなる、全部で９６個の画素２１で構成されているとする。そして、画素アレイ部２２全体を垂直方向については４分割、水平方向については３分割することで、画素アレイ部２２が１２個のクラスタUに分割される。
以上のように画素アレイ部２２が複数のクラスタUに分割されるとき、水平方向の位置が同じ４個のクラスタU、換言すれば、列方向（垂直方向）に並ぶクラスタU群に対して、１個の時刻コード発生部２６と１個の時刻コード転送部２３が配置される。
そして、時刻コード発生部２６それぞれに対応して設けられた時刻コード転送部２３において、時刻コード転送部２３内のシフトレジスタ３４１は、列方向に並ぶクラスタUの数に対応する数のD-F/F３５１で構成される。
従って、図１３に示されるように、列方向が４個のクラスタUに分割される場合には、時刻コード転送部２３内のシフトレジスタ３４１は、４個のD-F/F３５１で構成される。
なお、以下では、説明の便宜上、列方向に並ぶ４個のクラスタUを、図１３に示されるように、時刻コード発生部２６に近い側から、クラスタUｉ、クラスタUii、クラスタUiii、クラスタUivと区別する。また、１個のクラスタU内の８個の画素２１を、図１３のクラスタUｉ内に付された「Ａ乃至Ｈ」に対応して、画素２１Ａ乃至画素２１Ｈと記述して区別する場合がある。
図１４は、時刻コード転送部２３内のシフトレジスタ３４１を構成する４個のD-F/F３５１のデータ出力の流れを説明するタイミングチャートである。
上述したように、列方向に並ぶ４個のクラスタUｉ乃至ivそれぞれにおいて、画素２１ＡのWORD信号（WORD_A）がHiとされ、かつ、双方向バッファ回路３７１に供給される読み出し制御信号RDが一時的にHiとされることで、４個のクラスタUｉ乃至ivそれぞれの画素２１ＡのAD変換画素データが出力される。
より具体的には、クラスタUｉの画素２１ＡのAD変換画素データD1Aが、時刻コード転送部２３内のクラスタUｉに接続されたD-F/F３５１に供給され、出力される。クラスタUiiの画素２１ＡのAD変換画素データD2Aが、時刻コード転送部２３内のクラスタUiiに接続されたD-F/F３５１に供給され、出力される。クラスタUiiiの画素２１ＡのAD変換画素データD3Aが、時刻コード転送部２３内のクラスタUiiiに接続されたD-F/F３５１に供給され、出力される。クラスタUivの画素２１ＡのAD変換画素データD4Aが、時刻コード転送部２３内のクラスタUivに接続されたD-F/F３５１に供給され、出力される。クラスタUivに接続されたD-F/F３５１の出力先は、出力部２８となる。
その後、時刻コード転送部２３内の各D-F/F３５１のクロック入力に、３パルスのシフトクロックが供給され、クラスタUｉの画素２１ＡのAD変換画素データD1A、クラスタUiiの画素２１ＡのAD変換画素データD2A、クラスタUiiiの画素２１ＡのAD変換画素データD3A、及び、クラスタUivの画素２１ＡのAD変換画素データD4Aが、シフトレジスタ３４１を構成する４個のD-F/F３５１で順次転送されていく。その結果、出力部２８には、クラスタUivに接続されたD-F/F３５１から、クラスタUivの画素２１ＡのAD変換画素データD4A、クラスタUiiiの画素２１ＡのAD変換画素データD3A、クラスタUiiの画素２１ＡのAD変換画素データD2A、クラスタUｉの画素２１ＡのAD変換画素データD1A、の順で、画素２１ＡのAD変換画素データが入力される。
次に、列方向に並ぶ４個のクラスタUｉ乃至ivそれぞれにおいて、画素２１BのWORD信号（WORD_B）がHiとされ、かつ、双方向バッファ回路３７１に供給される読み出し制御信号RDが一時的にHiとされることで、４個のクラスタUｉ乃至ivそれぞれの画素２１BのAD変換画素データが、時刻コード転送部２３に出力される。そして、時刻コード転送部２３のシフトレジスタ３４１が、４個のクラスタUｉ乃至ivそれぞれの画素２１BのAD変換画素データを、出力部２８に転送する。
４個のクラスタUｉ乃至ivそれぞれの画素２１CのAD変換画素データ、及び、４個のクラスタUｉ乃至ivそれぞれの画素２１DのAD変換画素データについても、同様に、クラスタU内の各画素２１から時刻コード転送部２３へ、時刻コード転送部２３から出力部２８へ転送される。
図１４は、１つのクラスタUが４個の画素２１Ａ乃至画素２１Dで構成される例であるが、１つのクラスタUが８個の画素２１Ａ乃至画素２１Ｈである場合も同様であり、また、クラスタUが任意のK個の画素でも同様に構成できる。なお、図１４では、WORD信号とRD信号のHi期間がオーバーラップしているが、必ずしもオーバーラップさせなくてもよい。
＜６．データ記憶部と時刻コード転送部の第２構成例＞
図１５は、時刻コード転送部２３とデータ記憶部５２の第２構成を示す回路図である。
固体撮像装置１は、リセットレベルの画素信号SIGをAD変換してP相データとして取得し、その後、信号レベルの画素信号SIGをAD変換してD相データとして取得し、P相データとD相データの差分を映像信号として出力するCDS処理を行う。
図１５に示されるデータ記憶部５２の第２構成を、図８に示したデータ記憶部５２の第１構成と比較すると、図８のラッチ制御部２４１に代えて、P相データ用のP相ラッチ制御部２４１Pと、D相データ用のD相ラッチ制御部２４１Dの２つが設けられている。
また、図８のビット記憶部２４２－１乃至２４２－Nに代えて、P相データ用のP相ビット記憶部２４２P－１乃至２４２P－Nと、D相データ用のD相ビット記憶部２４２D－１乃至２４２D－Nの２つが設けられている。P相ビット記憶部２４２P－１乃至２４２P－NとD相ビット記憶部２４２D－１乃至２４２D－Nの詳細構成は、図８のビット記憶部２４２－１乃至２４２－Nと同一である。
また、データ記憶部５２には、２個のAND回路５６１P及び５６１Dが、新しく設けられている。AND回路５６１P及び５６１Dの２入力の一方には、比較回路５１から出力される出力信号VCOが入力される。AND回路５６１Pの２入力の他方には、P相データのAD変換期間中にHiとなるP相選択信号P_OPが入力され、AND回路５６１Dの２入力の一方には、D相データのAD変換期間中にHiとなるD相選択信号D_OPが入力される。
図８に示したデータ記憶部５２の第１構成では、取得したP相データの転送が完了してから、D相データの取得を開始する必要がある。換言すれば、D相データの取得は、P相データの転送完了を待つ必要がある。
図１５に示されるデータ記憶部５２の第２構成では、最初のP相データのAD変換期間においては、HiのP相選択信号P_OPとLoのD相選択信号D_OPがデータ記憶部５２に供給され、P相ビット記憶部２４２P－１乃至２４２P－NにP相データが記憶される。
次のD相データのAD変換期間においては、LoのP相選択信号P_OPとHiのD相選択信号D_OPがデータ記憶部５２に供給され、D相ビット記憶部２４２D－１乃至２４２D－NにD相データが記憶される。その後、P相データとD相データが、順番に、時刻コード転送部２３へ出力される。
これにより、図１５に示されるデータ記憶部５２の第２構成によれば、P相データ取得とD相データ取得の時間的間隔を短縮して、CDS処理のオフセットおよび雑音相殺効果を高めることができる。また、P相データとD相データを、順番に、時刻コード転送部２３へ出力することで、出力部２８にP相データを一時記憶するメモリ部が不要になる。
なお、図１５の時刻コード転送部２３の構成は、図８の時刻コード転送部２３と同じである。
＜７．データ記憶部と時刻コード転送部の第３構成例＞
図１６は、時刻コード転送部２３とデータ記憶部５２の第３構成を示す回路図である。
図１６に示される時刻コード転送部２３の第３構成を、図１５に示した時刻コード転送部２３の第２構成と比較すると、図１６の第３構成では、P相データ用とD相データ用に分けて、図１５の第２構成の時刻コード転送部２３と同じ構成が２つ設けられている。
即ち、第３構成の時刻コード転送部２３は、P相データ用のP相時刻コード転送部６０１Pと、D相データ用のD相時刻コード転送部６０１Dとを備える。P相時刻コード転送部６０１Pは、N個のシフトレジスタ３４１P－１乃至３４１P－Nと、クロック供給回路３４２Pとで構成されている。D相時刻コード転送部６０１Dは、N個のシフトレジスタ３４１D－１乃至３４１D－Nと、クロック供給回路３４２Dとで構成されている。
データ記憶部５２の構成については、N個の双方向バッファ回路３７１－１乃至３７１－Nが、P相データ用のP相時刻コード転送部６０１Pと、D相データ用のD相時刻コード転送部６０１Dとに対応するように２つ設けられている。
即ち、第３構成のデータ記憶部５２は、P相データ用のP相時刻コード転送部６０１Pに対応するN個の双方向バッファ回路３７１P－１乃至３７１P－Nと、D相データ用のD相時刻コード転送部６０１Dに対応するN個の双方向バッファ回路３７１D－１乃至３７１D－Nとを備える。P相データ用の双方向バッファ回路３７１P－１乃至３７１P－Nは、P相ビット記憶部２４２P－１乃至２４２P－Nと接続され、D相データ用の双方向バッファ回路３７１D－１乃至３７１D－Nは、D相ビット記憶部２４２D－１乃至２４２D－Nと接続されている。
P相時刻コード転送部６０１Pは、P相データとしての時刻コードの書き込み及び読み出しの転送に用いられ、D相時刻コード転送部６０１Dは、D相データとしての時刻コードの書き込み及び読み出しの転送に用いられる。
上記以外の構成は、図１５に示した第２構成と同様である。
＜画素部タイミングチャート＞
図１７は、図１６の第３構成における画素２１の動作を説明するタイミングチャートである。
初めに、時刻ｔ３１において、参照信号REFが、それまでのスタンバイ電圧Vstbから、FD１２５の電荷をリセットするリセット電圧Vrstに設定され、リセットトランジスタ１２４がオンされることにより、FD１２５の電荷がリセットされる。また、時刻ｔ１では、正帰還回路６３のトランジスタ１０１と１０３のゲートに供給される初期化信号INIがHiに設定され、正帰還回路６３が初期状態に設定される。
時刻ｔ３２において、参照信号REFが所定の電圧Vuまで持ち上げられ、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号P_VCOはHiとなっている。
参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ３３において、出力信号P_VCOが反転（Lowに遷移）される。出力信号P_VCOが反転されると、正帰還回路６３によって出力信号P_VCOの反転が高速化される。また、データ記憶部５２のP相ビット記憶部２４２P-1乃至２４２P-Nでは、出力信号P_VCOが反転した時点の時刻データ（Nビットの時刻コードP_DATA[1]乃至P_DATA[N]）が記憶される。
P相データの書き込み期間が終了し、時刻ｔ３４において、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。
時刻ｔ３５において、参照信号REFが所定の電圧Vuまで持ち上げられるともに、トランジスタ１０１と１０３のゲートに供給される初期化信号INIがHiに設定され、正帰還回路６３が再び初期状態に設定される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号D_VCOはHiとなっている。
時刻ｔ３６において、Hiの転送信号TXにより画素回路４１の転送トランジスタ１２３がオンされ、フォトダイオード１２１で生成された電荷がFD１２５に転送される。
時刻ｔ３７において、P相データの読み出しタイミングを制御するP_WORD信号がHiとなり、Nビットの時刻コードP_DATA[1]乃至P_DATA[N]が、データ記憶部５２のP相ビット記憶部２４２P-1乃至２４２P-Nから出力される。ここで取得される時刻コードP_DATA[1]乃至P_DATA[N]は、CDS処理する際のリセットレベルのP相データとなる。
そして、参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ３８において、出力信号D_VCOが反転（Lowに遷移）される。出力信号D_VCOが反転されると、正帰還回路６３によって出力信号D_VCOの反転が高速化される。また、データ記憶部５２のD相ビット記憶部２４２D-1乃至２４２D-Nには、出力信号D_VCOが反転した時点の時刻データ（Nビットの時刻コードD_DATA[1]乃至D_DATA[N]）が記憶される。
D相データの書き込み期間が終了した時刻ｔ３９において、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。
時刻ｔ４０から、次の１V（１垂直走査期間）の駆動となるが、その後の時刻ｔ４１において、D相データの読み出しタイミングを制御するD_WORD信号がHiとなり、Nビットの時刻コードD_DATA[1]乃至D_DATA[N]が、データ記憶部５２のD相ビット記憶部２４２D-1乃至２４２D-Nから出力される。ここで取得されるNビットの時刻コードD_DATA[1]乃至D_DATA[N]は、CDS処理する際の信号レベルのD相データとなる。
以上の第３構成における画素２１の駆動によれば、時刻ｔ３５から開始されるD相データの書き込み期間中に、P相データの読み出しが並行して実行され、時刻ｔ４０から開始されるP相データの書き込み期間中に、D相データの読み出しが並行して実行される。
そのため、例えば、全画素のP相データの読み出しの完了を待つことなく、D相データの書き込みを開始することができるので、図１７の時刻ｔ３４から時刻ｔ３５の期間が、図６の時刻ｔ４から時刻ｔ６の期間と比較して短縮されている。したがって、より高速な撮像を行うことができる。
＜８．データ記憶部と時刻コード転送部の第４構成例＞
図１８は、時刻コード転送部２３とデータ記憶部５２の第４構成を示す回路図である。
図１８に示される時刻コード転送部２３の第４構成を、図１５に示した時刻コード転送部２３の第２構成と比較すると、図１８の第４構成では、時刻コード書き込み用と時刻コード読み出し用に分けて、図１５の第２構成の時刻コード転送部２３と同じ構成が２つ設けられている。
即ち、第４構成の時刻コード転送部２３は、時刻コード書き込み用の書き込み時刻コード転送部６０２Aと、時刻コード読み出し用の読み出し時刻コード転送部６０２Bとを備える。書き込み時刻コード転送部６０２Aは、N個のシフトレジスタ３４１A－１乃至３４１A－Nと、クロック供給回路３４２Aとで構成されている。読み出し時刻コード転送部６０２Bは、N個のシフトレジスタ３４１B－１乃至３４１B－Nと、クロック供給回路３４２Bとで構成されている。
データ記憶部５２の構成については、図１６に示した第３構成と同様に、P相データ用のN個の双方向バッファ回路３７１P－１乃至３７１P－Nと、D相データ用のN個の双方向バッファ回路３７１D－１乃至３７１D－Nが設けられている。ただし、図１８の第４構成では、双方向バッファ回路３７１P－１乃至３７１P－Nと双方向バッファ回路３７１D－１乃至３７１D－Nの接続先が、図１６に示した第３構成とは異なる。
具体的には、図１６に示した第３構成では、P相データ用のN個の双方向バッファ回路３７１P－１乃至３７１P－Nのバッファ回路３８１とインバータ回路３８２の両方が、時刻コード転送部２３内の１つの時刻コード転送部（P相時刻コード転送部６０１P）に接続されていた。
これに対して、図１８の第４構成では、P相データ用のN個の双方向バッファ回路３７１P－１乃至３７１P－Nのバッファ回路３８１は、時刻コード転送部２３内の一方の時刻コード転送部（書き込み時刻コード転送部６０２A）に接続され、インバータ回路３８２は、他方の時刻コード転送部（読み出し時刻コード転送部６０２B）に接続されている。
D相データ用の双方向バッファ回路３７１D－１乃至３７１D－Nについても同様である。即ち、図１６に示した第３構成では、D相データ用の双方向バッファ回路３７１D－１乃至３７１D－Nのバッファ回路３８１とインバータ回路３８２の両方が、時刻コード転送部２３内の１つの時刻コード転送部（D相時刻コード転送部６０１D）に接続されていた。
これに対して、図１８の第４構成では、D相データ用のN個の双方向バッファ回路３７１D－１乃至３７１D－Nのバッファ回路３８１は、時刻コード転送部２３内の一方の時刻コード転送部（書き込み時刻コード転送部６０２A）に接続され、インバータ回路３８２は、他方の時刻コード転送部（読み出し時刻コード転送部６０２B）に接続されている。
書き込み時刻コード転送部６０２Aは、P相データ及びD相データの時刻コードの書き込みの転送に用いられ、読み出し時刻コード転送部６０２Bは、P相データ及びD相データの時刻コードの読み出しの転送に用いられる。
上記以外の構成は、図１５に示した第２構成と同様である。
以上の第４構成における画素２１の駆動は、図１７を参照して説明した第３構成の駆動と同様である。従って、D相データの書き込み期間中に、P相データの読み出しを並行して実行し、P相データの書き込み期間中に、D相データの読み出しを並行して実行することができる。
そのため、例えば、全画素のP相データの読み出しの完了を待つことなく、D相データの書き込みを開始することができるので、より高速な撮像を行うことができる。
＜９．データ記憶部と時刻コード転送部の第５構成例＞
図１９は、時刻コード転送部２３とデータ記憶部５２の第５構成を示す回路図である。
図１９の第５構成における時刻コード転送部２３の構成は、図１８に示した第４構成と同様である。すなわち、第５構成の時刻コード転送部２３は、時刻コード書き込み用の書き込み時刻コード転送部６０２Aと、時刻コード読み出し用の読み出し時刻コード転送部６０２Bとを備える。
一方、データ記憶部５２の構成を、図１９の第５構成と図１８の第４構成とで比較すると、図１８の第４構成では、P相データとD相データに分けて、ラッチ制御部とビット記憶部が設けられていた。
これに対して、図１９の第５構成では、時刻コード書き込みと時刻コード読み出しに分けて、ビット記憶部が設けられている。
具体的には、図１９のデータ記憶部５２は、書き込み制御部６１１Aおよび読み出し制御部６１１Bと、N個の書き込みビット記憶部６１２A－１乃至６１２A－NおよびN個の読み出しビット記憶部６１２B－１乃至６１２B－Nとを備える。
書き込み制御部６１１Aは、比較回路５１からの出力である出力信号VCOに基づいて、書き込み時刻コード転送部６０２Aから供給される時刻コードを、書き込みビット記憶部６１２A－１乃至６１２A－Nに記憶させる。
書き込み制御部６１１Aは、直列接続された２個のインバータ６２１A及び６２２Aと、N個の時刻コード入力回路６２３A－１乃至６２３A-Nとで構成される。
２個のインバータ６２１A及び６２２Aは、比較回路５１からの出力である出力信号VCOと、その反転信号を、書き込みビット記憶部６１２Aに供給する。２個のインバータ６２１A及び６２２Aは、上述した第１乃至第４構成のインバータ２８１及び２８２と同様の機能を果たす。
N個の時刻コード入力回路６２３A－１乃至６２３A-Nは、それぞれ、上述した第１乃至第４構成の双方向バッファ回路３７１－１乃至３７１－Nの時刻コード書き込み側と同じバッファ回路３８１で構成される。バッファ回路３８１は、書き込み時刻コード転送部６０２Aの所定のD-F/F３５１と接続されており、Hiの書き込み制御信号WRが供給されている間、D-F/F３５１から供給された時刻コードを、書き込みビット記憶部６１２Aに供給する。
書き込みビット記憶部６１２A－１乃至６１２A－Nは、それぞれ、読み出しビット記憶部６１２B－１乃至６１２B－Nと接続されており、記憶している時刻コードを、所定のタイミングで、読み出しビット記憶部６１２B－１乃至６１２B－Nに転送する。
読み出しビット記憶部６１２B－１乃至６１２B－Nは、入力されるクロック信号CLKおよびｘCLKに基づく所定のタイミングで、書き込みビット記憶部６１２A－１乃至６１２A－Nから時刻コードを取得し、記憶する。
読み出し制御部６１１Bは、読み出しタイミングを制御するWORD信号に基づいて、読み出しビット記憶部６１２B－１乃至６１２B－Nに記憶されているAD変換画素データとしての時刻コードを読み出し、読み出し時刻コード転送部６０２Bへ出力する。
読み出し制御部６１１Bは、直列接続された２個のインバータ６２１B及び６２２Bと、N個の時刻コード出力回路６２３B－１乃至６２３B-Nとで構成される。２個のインバータ６２１B及び６２２Bは、読み出しタイミングを制御するWORD信号と、その反転信号を、読み出しビット記憶部６１２B－１乃至６１２B－Nに供給する。
N個の時刻コード出力回路６２３B－１乃至６２３B-Nは、それぞれ、上述した第１乃至第４構成の双方向バッファ回路３７１－１乃至３７１－Nの時刻コード読み出し側と同じインバータ回路３８２で構成される。インバータ回路３８２は、読み出し時刻コード転送部６０２Bの所定のD-F/F３５１と接続されており、Hiとなる読み出し制御信号RDが供給されている間、読み出しビット記憶部６１２B－１乃至６１２B－Nに記憶されている時刻コード（AD変換画素データ）を、読み出し時刻コード転送部６０２BのD-F/F３５１に供給する。
図２０を参照して、書き込みビット記憶部６１２A－ｎと読み出しビット記憶部６１２B－ｎの詳細構成について説明する。
図２０のAは、書き込みビット記憶部６１２A－ｎと読み出しビット記憶部６１２B－ｎの回路図の例である。
書き込みビット記憶部６１２A－ｎは、図８のビット記憶部２４２－ｎと同様に、トランスファゲート６３１と、ラッチ記憶部６３２とで構成されている。
トランスファゲート６３１は、NMOSトランジスタN1とPMOSトランジスタP1で構成されている。ラッチ記憶部６３２は、NMOSトランジスタN2乃至N4とPMOSトランジスタP2乃至P4とからなるスタティック型のラッチ回路で構成されている。各トランジスタの接続と入力信号は、図８のビット記憶部２４２－ｎと同様である。
時刻コードの書き込み動作においては、トランスファゲート６３１は、出力信号VCO（図２０の入力L）がHiのとき導通し、Loのとき遮断する。ラッチ記憶部６３２のフィードバック（入力QWに対する出力xQW）は、出力信号VCOがHiのとき遮断し、Loのとき導通する。したがって、ラッチ記憶部６３２は、出力信号VCOがHiのとき、ｎビット目の時刻コードの書き込み状態（トランスペアレント）となり、出力信号VCOがLoのとき、時刻コード入力回路６２３A－ｎ（図１９）を経由して書き込まれた時刻コードの保持状態（ラッチ状態）となる。
読み出しビット記憶部６１２B－ｎは、トランスファゲート６４１、ラッチ記憶部６４２、および、トランスファゲート６４３で構成されている。
トランスファゲート６４１は、NMOSトランジスタN5とPMOSトランジスタP5で構成されている。
ラッチ記憶部６４２は、NMOSトランジスタN6乃至N8とPMOSトランジスタP6乃至P8とからなるスタティック型のラッチ回路で構成されている。
トランスファゲート６４３は、NMOSトランジスタN9とPMOSトランジスタP9で構成されている。
書き込みビット記憶部６１２A－ｎから読み出しビット記憶部６１２B－ｎへの時刻コード転送のタイミングを制御するクロック信号CLKは、トランスファゲート６４１のNMOSトランジスタN5のゲートと、ラッチ記憶部６４２のPMOSトランジスタP6のゲートに供給される。クロック信号CLKの反転信号xCLKは、トランスファゲート６４１のPMOSトランジスタP5のゲートと、ラッチ記憶部６４２のNMOSトランジスタN6のゲートに供給される。
読み出しビット記憶部６１２B－ｎでは、入力されるクロック信号CLKがHiのとき、トランスファゲート６４１が導通し、書き込みビット記憶部６１２A－ｎのラッチ記憶部６３２に記憶されている時刻コードが、ラッチ記憶部６４２に転送され、保持される。
読み出しタイミングを制御するWORD信号（図２０の入力T）は、トランスファゲート６４３のNMOSトランジスタN9のゲートに供給され、PMOSトランジスタP9のゲートには、WORD信号の反転信号が供給される。
トランスファゲート６４３は、HiのWORD信号が入力されたときのみ導通し、ラッチ記憶部６４２に保持された時刻コードが、時刻コード出力回路６２３B－ｎ（図１９）を経由して読み出し時刻コード転送部６０２Bに出力される。
図２０のBは、書き込みビット記憶部６１２A－ｎと読み出しビット記憶部６１２B－ｎのトランジスタ配置例を示している。
図２０のBに示されるように、書き込みビット記憶部６１２A－ｎと読み出しビット記憶部６１２B－ｎは、PMOSトランジスタP1乃至P9を１列に並べ、その隣にNMOSトランジスタN1乃至N9を１列に並べるように配置して形成することができる。書き込み時刻コードW_DATAと読み出し時刻コードR_DATAを伝送する配線は、隣接する他のクラスタUと共有することができる。
次に、図２１を参照して、上述した時刻コード転送部２３とデータ記憶部５２の第１乃至第５構成の特徴について説明する。
図２１は、上述した第１乃至第５構成における所定の画素のP相データとD相データの書き込み及び読み出しの時刻コード転送動作を横軸方向を時間軸として示した図である。
図２１のAは、時刻コード転送部２３とデータ記憶部５２の第１及び第２構成（図８、図１５）の時刻コード転送動作を示している。
図２１のBは、時刻コード転送部２３とデータ記憶部５２の第３構成（図１６）の時刻コード転送動作を示している。
図２１のCは、時刻コード転送部２３とデータ記憶部５２の第４構成（図１８）の時刻コード転送動作を示している。
図２１のDは、時刻コード転送部２３とデータ記憶部５２の第５構成（図１９）の時刻コード転送動作を示している。
図２１において、かっこ内の数字が異なる時刻データ（P相データまたはD相データ）は、異なる画素の時刻データを表している。P相データの書き込み時間は、D相データの書き込み時間よりも短い。また、読み出し時間に関しては、P相データとD相データは同等か、または、システムによってP相データとD相データのどちらかが短くなる場合がある。なお、図２１のA乃至Dにおいて、太線の破線は、１つのシフトレジスタ３４１で構成された１つの時刻コード転送パスを示している。
時刻コード転送部２３とデータ記憶部５２の第１及び第２構成では、時刻コード転送部２３は、１つの時刻コード転送パスしかないため、図２１のAに示されるように、P相データの書き込み、P相データの読み出し、D相データの書き込み、D相データの読み出し、が直列的に実行される。換言すれば、前段の書き込み動作または読み出し動作が終了するまでは、次の書き込み動作または読み出し動作を実行することができない。
第１及び第２構成において、１画素のP相データの書き込みからD相データの読み出しが終了するまでにかかる時間は、図２１のAに示されるT1時間である。
これに対して、第３構成の場合には、図２１のBに示されるように、P相データとD相データを、別々の時刻コード転送パスで転送することができるため、P相データの書き込みの終了後、P相データの読み出し完了を待たずに、すぐにD相データの書き込みを開始することができる。
１画素のP相データの書き込みからD相データの読み出しが終了するまでにかかる時間は、図２１のBに示されるT2時間であり、第１及び第２構成の場合のT1時間よりも短い。したがって、第３構成によれば、第１及び第２構成と比較して、より高速な撮像を行うことができる。
また、P相データ取得とD相データ取得の時間的間隔が短縮されるので、CDS処理時の雑音相殺効果を高めることができる。
第４構成の場合も、第３構成と同様に、図２１のCに示されるように、P相データとD相データを、別々の時刻コード転送パスで転送することができるため、P相データの書き込みの終了後、P相データの読み出し完了を待たずに、すぐにD相データの書き込みを開始することができる。
１画素のP相データの書き込みからD相データの読み出しが終了するまでにかかる時間は、T1時間よりも短いT2時間となるので、より高速な撮像を行うことができる。
また、P相データ取得とD相データ取得の時間的間隔が短縮されるので、CDS処理時の雑音相殺効果を高めることができる。
第３構成と第４構成との違いは、第３構成では、１つの時刻コード転送パスを用いて転送される時刻コードが、P相データとD相データに分けられるのに対して、第４構成では、書き込みと読み出しとに分けられる。そのため、P相データを書き込む際の時刻コードと、D相データを書き込む際の時刻コードが、同一の時刻コード転送パスを通過する。
CDS処理においては、P相データを書き込む際の時刻コードと、D相データを書き込む際の時刻コードの相関関係が高いことが要求される。
時刻コード転送パスは、比較的長距離となるため、寄生CRやトランジスタのバラツキによって、時刻コードの到達時間にバラツキが生じる場合がある。第３構成では、このバラツキが無視できるように回路サイズやレイアウトを工夫する必要がある。
これに対して、第４構成では、P相データを書き込む際の時刻コードと、D相データを書き込む際の時刻コードが同一の時刻コード転送パスを通過するため、時刻コード転送パスの違いによる時刻コードの到達時間のバラツキを心配する必要が無い。
従って、第４構成によれば、第３構成よりも、P相データを書き込む際の時刻コードと、D相データを書き込む際の時刻コードの相関関係を高くすることができる。
第５構成の場合、２つの時刻コード転送パスの動作は、図２１のDに示されるように、第４構成と同様である。書き込みビット記憶部６１２Aから読み出しビット記憶部６１２Bへ時刻コードを転送することによって、時刻コード転送パスが変更される。
第５構成では、図１９から明らかなように、比較回路５１からの出力信号VCOを伝送するパスも共通化されるため、第４構成よりもさらに、P相データを書き込む際の時刻コードと、D相データを書き込む際の時刻コードの相関関係を高くすることができる。
また、データ記憶部５２の内部を、時刻コード書き込み用と時刻コード読み出し用に分けることで、回路構成も簡単になり、素子数の削減が可能となり、回路面積を縮小させることができる。
＜１０．データ記憶部と時刻コード転送部の第６構成例＞
図２２は、時刻コード転送部２３とデータ記憶部５２の第６構成を示す回路図である。
図２２の第６構成は、図１９に示した第５構成のデータ記憶部５２の読み出しビット記憶部６１２B－１乃至６１２B－N及び読み出し制御部６１１Bを、P相データ用とD相データ用に分離して設けた構成とされている。
即ち、図２２の第６構成では、図１９の第５構成のデータ記憶部５２の読み出しビット記憶部６１２B－１乃至６１２B－Nと読み出し制御部６１１Bに代えて、P相データ用のP相ビット記憶部６１２BP－１乃至６１２BP－NとP相読み出し制御部６１１BP、および、D相データ用のD相ビット記憶部６１２BD－１乃至６１２BD－NとD相読み出し制御部６１１BDが設けられている。
また、時刻コード転送部２３も、図１９に示した第５構成の時刻コード読み出し用の読み出し時刻コード転送部６０２Bが、P相データ用のP相時刻コード転送部６０２BPとD相データ用のD相時刻コード転送部６０２BDに置き換えられている。これにより、時刻コード転送部２３は、書き込み時刻コード転送部６０２Aと合せて、３つの時刻コード転送パスを有している。図２２では、紙面の制約上、時刻コード転送部２３を左右に分離して示してある。
図２２のその他の構成は、図１９の第５構成と同様である。
図２３は、図２２の書き込みビット記憶部６１２A－ｎとP相ビット記憶部６１２BP－ｎ及びD相ビット記憶部６１２BD－ｎの詳細構成例を示している。
書き込みビット記憶部６１２A－ｎは、図２０で示した構成と同一であるので、その説明は省略する。
P相ビット記憶部６１２BP－ｎ及びD相ビット記憶部６１２BD－ｎは、図２０で示した読み出しビット記憶部６１２B－ｎと同一の構成をP相データ用とD相データ用にそれぞれ設けた構成とされている。
具体的には、D相ビット記憶部６１２BD－ｎは、図２０で示した読み出しビット記憶部６１２B－ｎと同一のPMOSトランジスタP5乃至P9とNMOSトランジスタN5乃至N9とを備え、D相データ用のトランスファゲート６４１、ラッチ記憶部６４２、および、トランスファゲート６４３である、トランスファゲート６４１D、ラッチ記憶部６４２D、および、トランスファゲート６４３Dで構成されている。
P相ビット記憶部６１２BP－ｎは、図２０で示した読み出しビット記憶部６１２B－ｎのPMOSトランジスタP5乃至P9とNMOSトランジスタN5乃至N9に対応するPMOSトランジスタP10乃至P14とNMOSトランジスタN10乃至N14とを備え、P相データ用のトランスファゲート６４１、ラッチ記憶部６４２、および、トランスファゲート６４３である、トランスファゲート６４１P、ラッチ記憶部６４２P、および、トランスファゲート６４３Pで構成されている。
P相ビット記憶部６１２BP－ｎ及びD相ビット記憶部６１２BD－ｎの動作は、図２０で示した読み出しビット記憶部６１２B－ｎの動作がP相データ用とD相データ用とで別々に実行される点を除いて同一である。
図２４は、図２３の書き込みビット記憶部６１２A－ｎとP相ビット記憶部６１２BP－ｎ及びD相ビット記憶部６１２BD－ｎのトランジスタ配置例を示している。
図２４において、破線で囲まれた１つの領域が、１つの書き込みビット記憶部６１２A－ｎと１つのP相ビット記憶部６１２BP－ｎ及びD相ビット記憶部６１２BD－ｎに対応する。したがって、図２４では、２つの書き込みビット記憶部６１２A－ｎと２つのP相ビット記憶部６１２BP－ｎ及びD相ビット記憶部６１２BD－ｎが隣り合うように配置されている。書き込み時刻コードW_DATAと読み出し時刻コードP_DATA及びD_DATAを伝送する配線は、隣接する他のクラスタUと共有することができる。
図２５を参照して、時刻コード転送部２３とデータ記憶部５２の第５構成と第６構成の違いについて説明する。
図２５のAは、図２１のDと同じ、第５構成における時刻コード転送動作を再び示した図である。
図２５のBは、第６構成における時刻コード転送動作を示した図である。
例えば、P相データの書き込み(2)が終了した時点で、すぐに他方の時刻コード転送パスへ時刻コードを転送して、P相データの読み出し動作を開始させたいが、第５構成の場合、図２５のAに示されるように、D相データの読み出し(1)の動作が終了するまで時刻コードの転送を待つ必要がある。
これに対して、第６構成の場合、図２５のBに示されるように、P相データを読み出す時刻コード転送パスと、D相データを読み出す時刻コード転送パスが異なるので、例えば、D相データの読み出し(1)の動作に関係なく、P相データの書き込み(2)が終了した時点で、P相データの時刻コード転送パスへすぐに時刻コードを転送して、読み出し動作を開始させることができる。その結果、D相データの時刻コードの読み出し動作とP相データの時刻コードの読み出し動作は、一部の期間で重複する。
これにより、１画素のP相データの書き込みからD相データの読み出しが終了するまでにかかる時間はT2時間であるが、一部の期間で重複して動作するため、１枚の画像としての撮像時間は短くなる。よって、第６構成によれば、第５構成よりもさらに高速な撮像を行うことができる。
また、第６構成では、図２６に示されるような動作も可能である。
図２５のBでは、P相読み出し制御部６１１BPは、例えば、P相データの書き込み(1)の終了後、下段のP相データの時刻コード転送パスへ転送して、P相データの読み出し(1)を即座に開始した。
これに対して、図２６では、P相読み出し制御部６１１BPは、例えば、P相データの書き込み(1)が終了しても、P相ビット記憶部６１２BP－１乃至６１２BP－Nで、D相データの読み出し(1)が開始されるまで待機する。そして、P相読み出し制御部６１１BPは、D相データの読み出し(1)が開始されるタイミングに合わせて、P相データの読み出し(1)を開始する。このように、P相読み出し制御部６１１BPは、同一画素のP相データとD相データが並列に転送されるように読み出しタイミングを制御する。
図２５のBの駆動では、CDS処理を行うためにP相データを一時記憶するフレームメモリが出力部２８に必要となる。一方、図２６の駆動では、同一画素のP相データとD相データが同時に転送されるので、そのままCDS処理を行うことができ、P相データを一時記憶するフレームメモリが不要になる。
ただし、図２６のように駆動した場合には、P相時刻コード転送部６０２BP（時刻コード転送パス）を経由したP相データの転送と、D相時刻コード転送部６０２BD（時刻コード転送パス）を経由したD相データの転送が同じタイミング（ほぼ同じタイミング）で実行されるため、動作電流が増加して、電源電圧の低下を招くおそれがある。
そこで、時刻コード転送部２３は、図２７に示されるようにP相データの転送とD相データの転送を実行することができる。
図２７の上側半分は、P相時刻コード転送部６０２BP（時刻コード転送パス）を経由したP相データの転送のタイミングを示し、図２７の下側半分は、D相時刻コード転送部６０２BD（時刻コード転送パス）を経由したD相データの転送のタイミングを示している。
P相時刻コード転送部６０２BPとD相時刻コード転送部６０２BDそれぞれのデータ転送の流れは、図１４と同様であるので、説明は省略する。列方向に並ぶクラスタUの個数や１個のクラスタU内の画素数などの条件も図１４と同様とする。
時刻コード転送部２３は、P相時刻コード転送部６０２BPのシフトクロックと、D相時刻コード転送部６０２BDのシフトクロックとを相補的に実行させる。より具体的には、P相読み出し制御部６１１BPは、D相時刻コード転送部６０２BDがシフトクロックによるD相データの転送動作を行っている最中に、読み出し制御信号P_RDに基づくP相時刻コード転送部６０２BPのD-F/F３５１へのP相データの時刻コード（AD変換画素データ）の格納を行う。また、D相読み出し制御部６１１BDは、P相時刻コード転送部６０２BPがシフトクロックによるP相データの転送動作を行っている最中に、読み出し制御信号D_RDに基づくD相時刻コード転送部６０２BDのD-F/F３５１へのD相データの時刻コード（AD変換画素データ）の格納を行う。
このようにP相データの転送とD相データの転送を相補的に実行することで、P相時刻コード転送部６０２BPとD相時刻コード転送部６０２BDが時間差をもって動作するので、動作電流の増加を抑制することができる。
なお、このような相補的な時刻コード転送動作は、上述した第１乃至第５構成の複数の時刻コード転送部２３で実行してもよい。例えば、図１９に示した第５構成を採用した固体撮像装置１において、画素アレイ部２２内の隣り合う時刻コード転送部２３の読み出し時刻コード転送部６０２Bどうしが、シフトクロックを相補的に実行させることができる。
＜１１．データ記憶部と時刻コード転送部の第７構成例＞
図２８は、時刻コード転送部２３とデータ記憶部５２の第７構成を示す回路図である。
図２８の第７構成は、データ記憶部５２に関しては図２２の第６構成と共通するが、時刻コード転送部２３の構成が第６構成と異なる。
図２２の第６構成の時刻コード転送部２３は、書き込み時刻コード転送部６０２A、P相時刻コード転送部６０２BP、及び、D相時刻コード転送部６０２BDにより構成されていたが、図２８の第７構成の時刻コード転送部２３は、書き込み時刻コード転送部６０２Aと、読み出し時刻コード転送部６０２BXにより構成されている。
言い換えれば、第６構成のP相時刻コード転送部６０２BPとD相時刻コード転送部６０２BDが、読み出し時刻コード転送部６０２BXに一元化されている。読み出し時刻コード転送部６０２BXは、N個のシフトレジスタ３４１BX－１乃至３４１BX－Nと、クロック供給回路３４２BXとで構成されている。
ただし、読み出し時刻コード転送部６０２BXは、第６構成のP相読み出し制御部６１１BPやD相読み出し制御部６１１BDと比較すると、各シフトレジスタ３４１BX内のD-F/F３５１の個数が異なる。
具体的には、読み出し時刻コード転送部６０２BXのシフトレジスタ３４１BXのD-F/F３５１の個数は、第６構成のP相読み出し制御部６１１BPやD相読み出し制御部６１１BDのシフトレジスタ３４１BのD-F/F３５１の個数の２倍である。そして、同一画素のP相データとD相データが交互に転送されるように、P相読み出し制御部６１１BPとD相読み出し制御部６１１BDが、シフトレジスタ３４１BXのD-F/F３５１と接続されている。換言すれば、P相読み出し制御部６１１BPの時刻コード出力回路６２３Bと接続されているD-F/F３５１の隣りのD-F/F３５１に、D相読み出し制御部６１１BDの時刻コード出力回路６２３Bが接続されている。
このような第７構成によれば、読み出し時刻コード転送部６０２BXによってP相データとD相データが交互に転送されるので、出力部２８において、そのままCDS処理を行うことができ、P相データを一時記憶するフレームメモリが不要になる。
また、回路面積の観点において、図２２の第６構成のように、P相データ用のP相時刻コード転送部６０２BPとD相データ用のD相時刻コード転送部６０２BDを配置することが難しい場合には、第７構成が有利となる。
＜１２．複数基板構成１＞
これまでの説明では、固体撮像装置１が、１枚の半導体基板１１上に形成されるものとして説明したが、複数枚の半導体基板１１に回路を作り分けることで、固体撮像装置１を構成してもよい。
図２９は、上側基板１１Aと下側基板１１Cの２枚の半導体基板１１を積層することで固体撮像装置１を構成する概念図を示している。
上側基板１１Aには、フォトダイオード１２１を含む画素回路４１が少なくとも形成されている。下側基板１１Cには、時刻コードを記憶するデータ記憶部５２と時刻コード転送部２３が少なくとも形成されている。上側基板１１Aと下側基板１１Cは、例えば、Cu-Cuなどの金属結合などにより接合される。
図３０は、上側基板１１Aと下側基板１１Cのそれぞれに形成される回路構成例を示している。
上側基板１１Aには、画素回路４１と、ADC４２のうちの差動入力回路６１のトランジスタ８１、８２、及び８５の回路が形成されている。下側基板１１Cには、トランジスタ８１、８２、及び８５を除くADC４２の回路と時刻コード転送部２３が形成されている。
＜１３．複数基板構成２＞
図２９及び図３０は、固体撮像装置１を２枚の半導体基板１１で構成した例であるが、３枚の半導体基板１１で構成することもできる。
図３１は、上側基板１１A、中間基板１１B、及び、下側基板１１Cの３枚の半導体基板１１を積層することで、固体撮像装置１を構成する概念図を示している。
上側基板１１Aには、フォトダイオード１２１を含む画素回路４１と、比較回路５１の少なくとも一部の回路が形成されている。下側基板１１Cには、時刻コードを記憶するデータ記憶部５２と時刻コード転送部２３が少なくとも形成されている。中間基板１１Bには、上側基板１１Aに配置されない比較回路５１の残りの回路が形成されている。上側基板１１Aと中間基板１１B、及び、中間基板１１Bと下側基板１１Cは、例えば、Cu-Cuなどの金属結合などにより接合される。
図３２は、固体撮像装置１を３枚の半導体基板１１で形成する場合の各半導体基板１１の回路配置例を示している。
図３２の例では、上側基板１１Aに配置した回路は、図３０に示した上側基板１１Aの回路と同じであり、比較回路５１の残りの回路が中間基板１１Bに配置され、データ記憶部５２と時刻コード転送部２３が下側基板１１Cに配置されている。
＜１４．電子機器への適用例＞
本開示は、固体撮像装置への適用に限られるものではない。即ち、本開示は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
図３３は、本開示に係る電子機器としての、撮像装置の構成例を示すブロック図である。
図３３の撮像装置８００は、レンズ群などからなる光学部８０１、図１の固体撮像装置１の構成が採用される固体撮像装置（撮像デバイス）８０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路８０３を備える。また、撮像装置８００は、フレームメモリ８０４、表示部８０５、記録部８０６、操作部８０７、および電源部８０８も備える。DSP回路８０３、フレームメモリ８０４、表示部８０５、記録部８０６、操作部８０７および電源部８０８は、バスライン８０９を介して相互に接続されている。
光学部８０１は、被写体からの入射光（像光）を取り込んで固体撮像装置８０２の撮像面上に結像する。固体撮像装置８０２は、光学部８０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置８０２として、図１の固体撮像装置１、即ち、画素信号をAD変換する際の判定速度を向上させつつ、消費電力を低減させた比較回路５１や、高速動作を実現した時刻コード転送部２３を有する固体撮像装置を用いることができる。
表示部８０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置８０２で撮像された動画または静止画を表示する。記録部８０６は、固体撮像装置８０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
操作部８０７は、ユーザによる操作の下に、撮像装置８００が持つ様々な機能について操作指令を発する。電源部８０８は、DSP回路８０３、フレームメモリ８０４、表示部８０５、記録部８０６および操作部８０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上述したように、固体撮像装置８０２として、上述したいずれかの構成を採用した固体撮像装置１を用いることで、AD変換の判定速度を高速化させ、高速に動作させることができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置８００においても、撮影の高速化と低消費電力を実現することができる。
上述した説明では、比較回路５１及びADC４２は、固体撮像装置１に組み込まれた部品として説明したが、それぞれ単独で流通する製品（比較器、AD変換器）とすることができる。
また、本開示は、固体撮像装置に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
上述した各実施の形態の回路構成は、電子を電荷とする回路構成として説明したが、本開示は、正孔を電荷とする回路構成とすることもできる。また、上述した各回路構成において、トランジスタの極性（NMOSトランジスタとPMOSトランジスタ）を入れ替えた回路構成でも実現可能である。その場合、トランジスタに入力される制御信号は、HiとLowが反対の信号となる。
上述した各実施の形態では、参照信号REFが時間経過に応じてレベル（電圧）が単調減少するスロープ信号であるとして説明したが、参照信号REFは、時間経過に応じてレベル（電圧）が単調増加するスロープ信号とすることもできる。
上述した各実施の形態では、ADC４２が共有される場合、４つの画素２１でADC４２が共有される例について説明したが、共有される画素２１の個数は４個に限らず、その他の個数（例えば、８個）とすることができる。
その他、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。上述した実施の形態では説明していない他の実施の形態どうしを適宜組み合わせた形態も可能である。
図１では、時刻コード発生部２６が、図面内の上側、出力部２８が図面内の下側に配置されているが、例えば、水平方向で隣り合うクラスタUどうしが、時刻コードの転送方向が上下逆となるように、時刻コード発生部２６と出力部２８の配置を交互に配置してもよい。例えば、クラスタUの水平方向の位置がDAC２５側から数えて奇数番目のクラスタUについては、時刻コード発生部２６を上側、出力部２８を下側に配置して、時刻コードが上から下方向に転送されるようにし、偶数番目のクラスタUについては、時刻コード発生部２６を下側、出力部２８を上側に配置して、時刻コードが下から上方向に転送されるようにする。これにより、時刻コード発生部２６や出力部２８の回路集中を抑制することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
なお、本開示は以下のような構成も取ることができる。
（１）
第１の電源電圧で動作し、画素信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記画素信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と、
前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部と
を有するAD変換器と、
前記時刻コードを転送するシフトレジスタを有する複数の時刻コード転送部と
を備える固体撮像装置。
（２）
前記複数の時刻コード転送部は、前記データ記憶部へ書き込むための前記時刻コードを転送する書き込み時刻コード転送部と、前記データ記憶部から読み出された前記時刻コードを転送する読み出し時刻コード転送部を含む
前記（１）に記載の固体撮像装置。
（３）
前記複数の時刻コード転送部は、複数の前記読み出し時刻コード転送部を含む
前記（２）に記載の固体撮像装置。
（４）
複数の前記読み出し時刻コード転送部は、前記データ記憶部から読み出されたP相データ用の前記時刻コードを転送するP相時刻コード転送部と、前記データ記憶部から読み出されたD相データ用の前記時刻コードを転送するD相時刻コード転送部を含む
前記（３）に記載の固体撮像装置。
（５）
前記データ記憶部は、P相データ用の前記時刻コードを記憶するP相データ記憶部と、D相データ用の前記時刻コードを記憶するD相データ記憶部とを有し、
前記P相時刻コード転送部は、前記P相データ記憶部に書き込まれたP相データ用の前記時刻コードを転送し、
前記D相時刻コード転送部は、前記D相データ記憶部に書き込まれたD相データ用の前記時刻コードを転送する
前記（４）に記載の固体撮像装置。
（６）
前記P相時刻コード転送部は、前記D相時刻コード転送部によるD相データ用の前記時刻コードの転送と同じタイミングで、前記P相データ記憶部に書き込まれたP相データ用の前記時刻コードを転送する
前記（５）に記載の固体撮像装置。
（７）
前記P相時刻コード転送部は、前記シフトレジスタのシフトクロックを、前記D相時刻コード転送部のシフトクロックと相補的に実行する
前記（５）に記載の固体撮像装置。
（８）
前記読み出し時刻コード転送部は、P相データ用の前記時刻コードと、D相データ用の前記時刻コードを交互に転送する
前記（２）に記載の固体撮像装置。
（９）
前記複数の時刻コード転送部は、P相データ用の前記時刻コードを転送するP相時刻コード転送部と、D相データ用の前記時刻コードを転送するD相時刻コード転送部である
前記（１）に記載の固体撮像装置。
（１０）
前記データ記憶部は、前記書き込み時刻コード転送部から供給された前記時刻コードを記憶する書き込みデータ記憶部と、前記読出し時刻コード転送部へ供給する前記時刻コードを記憶する読み出しデータ記憶部とを有する
前記（２）乃至（６）のいずれかに記載の固体撮像装置。
（１１）
前記データ記憶部は、前記書き込み時刻コード転送部から供給された前記時刻コードを記憶する書き込みデータ記憶部、P相データ用の前記時刻コードを記憶するP相データ記憶部、および、D相データ用の前記時刻コードを記憶するD相データ記憶部を有する
前記（２）乃至（６）のいずれかに記載の固体撮像装置。
（１２）
前記データ記憶部は、P相データ用の前記時刻コードを記憶するP相データ記憶部と、D相データ用の前記時刻コードを記憶するD相データ記憶部とを有する
前記（１）に記載の固体撮像装置。
（１３）
前記データ記憶部に対する前記時刻コードの書き込み動作と読み出し動作を切り替える双方向バッファをさらに備える
前記（１２）に記載の固体撮像装置。
（１４）
前記シフトレジスタは、入力されるクロック信号が所定の値であるときにハイインピーダンス状態となる複数のD-F/Fを有する
前記（１）乃至（１３）のいずれかに記載の固体撮像装置。
（１５）
前記AD変換器は、複数の画素で共有されている
前記（１）乃至（１４）のいずれかに記載の固体撮像装置。
（１６）
前記AD変換器は、画素ごとに配置される
前記（１）乃至（１４）のいずれかに記載の固体撮像装置。
（１７）
複数の半導体基板で構成されている
前記（１）乃至（１６）のいずれかに記載の固体撮像装置。
（１８）
第１の電源電圧で動作する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作する正帰還回路と、電圧変換回路とを有する比較器と、データ記憶部とを備えるAD変換器と、シフトレジスタを有する複数の時刻コード転送部とを備える固体撮像装置の
前記差動入力回路が、画素信号の電圧が参照信号の電圧よりも高いときに信号を出力し、
前記電圧変換回路が、前記差動入力回路の出力信号を、前記第２の電源電圧に対応する信号に変換し、
前記正帰還回路が、前記電圧変換回路により変換された前記差動入力回路の出力信号に基づいて、前記画素信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化し、
前記データ記憶部が、前記比較結果信号が反転したときの時刻コードを記憶し、
前記複数の時刻コード転送部のそれぞれが、前記時刻コードを転送する
固体撮像装置の駆動方法。
（１９）
第１の電源電圧で動作し、画素信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記画素信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と、
前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部と
を有するAD変換器と、
前記時刻コードを転送するシフトレジスタを有する複数の時刻コード転送部と
を備える固体撮像装置
を備える電子機器。
１ 固体撮像装置， ２１ 画素， ２２ 画素アレイ部， ２３ 時刻コード転送部， ２６ 時刻コード発生部， ２８ 出力部， ４１ 画素回路， ４２ ADC， ５１ 比較回路， ５２ データ記憶部， ６１ 差動入力回路， ６２ 電圧変換回路， ６３ 正帰還回路， ７１ ラッチ制御回路， ７２ ラッチ記憶部， ８１乃至８６,９１ トランジスタ， １０１乃至１０５ トランジスタ， ２４２P－１乃至２４２P－N P相ビット記憶部， ２４２D－１乃至２４２D－N D相ビット記憶部， ３４１ シフトレジスタ， ３４２ クロック供給回路， ３５１ D-F/F， ３７１ 双方向バッファ回路， ６０１P P相時刻コード転送部， ６０１D D相時刻コード転送部， ６０２A 書き込み時刻コード転送部， ６０２B 読み出し時刻コード転送部， ６０２BP P相時刻コード転送部， ６０２BD D相時刻コード転送部， ６１２A－１乃至６１２A－N 書き込みビット記憶部， ６１２B－１乃至６１２B－N 読み出しビット記憶部， ６１２BP－１乃至６１２BP－N P相ビット記憶部， ６１２BD－１乃至６１２BD－N D相ビット記憶部， ８００ 撮像装置， ８０２ 固体撮像装置

Claims (15)

  1. 第１の電源電圧で動作し、画素信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
    前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記画素信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
    前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と、
    前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部と
    を有するAD変換器と、
    前記時刻コードを転送するシフトレジスタを有する複数の時刻コード転送部と
    を備え、
    前記複数の時刻コード転送部は、前記データ記憶部へ書き込むための前記時刻コードを転送する書き込み時刻コード転送部と、前記データ記憶部から読み出された前記時刻コードを転送する読み出し時刻コード転送部を含む
    固体撮像装置。
  2. 前記複数の時刻コード転送部は、複数の前記読み出し時刻コード転送部を含む
    請求項１に記載の固体撮像装置。
  3. 複数の前記読み出し時刻コード転送部は、前記データ記憶部から読み出されたP相データ用の前記時刻コードを転送するP相時刻コード転送部と、前記データ記憶部から読み出されたD相データ用の前記時刻コードを転送するD相時刻コード転送部を含む
    請求項２に記載の固体撮像装置。
  4. 前記データ記憶部は、P相データ用の前記時刻コードを記憶するP相データ記憶部と、D相データ用の前記時刻コードを記憶するD相データ記憶部とを有し、
    前記P相時刻コード転送部は、前記P相データ記憶部に書き込まれたP相データ用の前記時刻コードを転送し、
    前記D相時刻コード転送部は、前記D相データ記憶部に書き込まれたD相データ用の前記時刻コードを転送する
    請求項３に記載の固体撮像装置。
  5. 前記P相時刻コード転送部は、前記D相時刻コード転送部によるD相データ用の前記時刻コードの転送と同じタイミングで、前記P相データ記憶部に書き込まれたP相データ用の前記時刻コードを転送する
    請求項４に記載の固体撮像装置。
  6. 前記P相時刻コード転送部は、前記シフトレジスタのシフトクロックを、前記D相時刻コード転送部のシフトクロックと相補的に実行する
    請求項４に記載の固体撮像装置。
  7. 前記読み出し時刻コード転送部は、P相データ用の前記時刻コードと、D相データ用の前記時刻コードを交互に転送する
    請求項１に記載の固体撮像装置。
  8. 前記データ記憶部は、前記書き込み時刻コード転送部から供給された前記時刻コードを記憶する書き込みデータ記憶部と、前記読み出し時刻コード転送部へ供給する前記時刻コードを記憶する読み出しデータ記憶部とを有する
    請求項１に記載の固体撮像装置。
  9. 前記データ記憶部は、前記書き込み時刻コード転送部から供給された前記時刻コードを記憶する書き込みデータ記憶部、P相データ用の前記時刻コードを記憶するP相データ記憶部、および、D相データ用の前記時刻コードを記憶するD相データ記憶部を有する
    請求項１に記載の固体撮像装置。
  10. 前記シフトレジスタは、入力されるクロック信号が所定の値であるときにハイインピーダンス状態となる複数のD-F/Fを有する
    請求項１に記載の固体撮像装置。
  11. 前記AD変換器は、複数の画素で共有されている
    請求項１に記載の固体撮像装置。
  12. 前記AD変換器は、画素ごとに配置される
    請求項１に記載の固体撮像装置。
  13. 複数の半導体基板で構成されている
    請求項１に記載の固体撮像装置。
  14. 第１の電源電圧で動作する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作する正帰還回路と、電圧変換回路とを有する比較器と、データ記憶部とを備えるAD変換器と、シフトレジスタを有する複数の時刻コード転送部とを備え、前記複数の時刻コード転送部は、前記データ記憶部へ書き込むための時刻コードを転送する書き込み時刻コード転送部と、前記データ記憶部から読み出された前記時刻コードを転送する読み出し時刻コード転送部を含む固体撮像装置の
    前記差動入力回路が、画素信号の電圧が参照信号の電圧よりも高いときに信号を出力し、
    前記電圧変換回路が、前記差動入力回路の出力信号を、前記第２の電源電圧に対応する信号に変換し、
    前記正帰還回路が、前記電圧変換回路により変換された前記差動入力回路の出力信号に基づいて、前記画素信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化し、
    前記書き込み時刻コード転送部が、前記データ記憶部へ書き込むための前記時刻コードを転送し、
    前記データ記憶部が、前記比較結果信号が反転したときの前記時刻コードを記憶し、
    前記読み出し時刻コード転送部が、前記データ記憶部から読み出された前記時刻コードを転送する
    固体撮像装置の駆動方法。
  15. 第１の電源電圧で動作し、画素信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
    前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記画素信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
    前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と、
    前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部と
    を有するAD変換器と、
    前記時刻コードを転送するシフトレジスタを有する複数の時刻コード転送部と
    を備え、
    前記複数の時刻コード転送部は、前記データ記憶部へ書き込むための前記時刻コードを転送する書き込み時刻コード転送部と、前記データ記憶部から読み出された前記時刻コードを転送する読み出し時刻コード転送部を含む
    固体撮像装置
    を備える電子機器。
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