CN113194273B - 固态摄像装置、用于驱动固态摄像装置的方法和电子设备 - Google Patents

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Abstract

本发明涉及固态摄像装置、用于固态摄像装置的驱动方法和电子设备。该装置包括A/D转换器和多个时间码传输部，转换器包括：差分输入电路，以第一电源电压操作并在像素信号的电压高于参考信号的电压时输出信号；正反馈电路，以低于第一电源电压的第二电源电压操作，并基于来自差分输入电路的输出信号，加速转变速率；电压转换电路，将来自差分输入电路的输出信号转换成相应于第二电源电压的信号；和数据存储部，存储在比较结果信号反转时的时间码，多个时间码传输部包括用来传输用于P相位数据的时间码的P相位时间码传输部以用来传输用于D相位数据的时间码的D相位时间码传输部。本发明的固态摄像装置能够通过提高比较器的判定速度时限高速操作。

Description

固态摄像装置、用于驱动固态摄像装置的方法和电子设备
相关申请的交叉引用
本申请是中国专利申请第201780048858.7号的分案申请，第201780048858.7号的专利申请其申请日是2017年8月8日，发明名称是“固态摄像装置、用于驱动固态摄像装置的方法和电子设备”。
技术领域
本发明涉及固态摄像装置、用于驱动固态摄像装置的方法和电子设备。更具体地，本发明涉及用于提高比较器的判定速度并且使得比较器能更快地操作的固态摄像装置、用于驱动固态摄像装置的方法和电子设备。
背景技术
当在诸如固态摄像装置的像素内部等的有限面积中执行A/D转换的情况下，具有最高面积效率的信号读取方法是与比较器及其下级数字电路有关的积分型(斜坡型)A/D转换方法。
非专利文献1提出了与在有限面积中实现A/D转换的积分型A/D转换方法的使用有关的技术。例如，非专利文献1的方法使用如下电路配置：其中，下级数字电路形成用于将斜坡信号多次输入到比较器的信号DRAM电路。例如，如果执行8位A/D转换，则相同的斜坡信号被重复地输入到比较器中8次。然后，使DRAM电路存储在比较器的输出反转时的“0”或“1”编码的操作被重复8次。当整个面积的比较完成时，信号被读取。
[引用列表]
[非专利文献]
[非专利文献1]
D.Yang,B.Fowler,and A.El Gamal,“A Nyquist rate pixel level ADC forCMOS image sensors(用于CMOS图像传感器的奈奎斯特速率像素电平ADC)”in Proc.IEEE1998Custom Integrated Circuits Conf.,Santa Clara,CA,May 1998,pp.237-240
发明内容
[技术问题]
与在面积方面的自由度相对高的情况(诸如为每个像素列布置有A/D转换器的平行列布图等)不同，当在每个像素中均布置有A/D转换器的情况下，用于安置电路的面积是有限的。这使得难以制造完全符合有限电路安置面积的要求的比较器。例如，可能导致比较器降低其判定速度。
鉴于上述情况提出了本发明。因此，本发明的目的在于提供用于提高比较器的判定速度的技术。
[解决问题的技术方案]
根据本发明的第一方面，提供了一种包括A/D转换器和多个时间码传输部的固态摄像装置。A/D转换器包括：差分输入电路，其以第一电源电压操作并且在像素信号的电压高于比较信号的电压时输出信号；正反馈电路，其以低于第一电源电压的第二电源电压操作，并且，基于来自差分输入电路的输出信号，加速表示像素信号和参考信号之间的电压比较结果的比较结果信号反转的转变速率；电压转换电路，其用于将来自差分输入电路的输出信号转换为相应于第二电源电压的信号；和数据存储部，其用于存储在比较结果信号反转时的时间码。多个时间码传输部均包括用于传输时间码的移位寄存器。
根据本发明的第二方面，提供了一种用于驱动固态摄像装置的方法，固态摄像装置具有A/D转换器和多个时间码传输部。A/D转换器包括具有以第一电源电压操作的差分输入电路、以低于第一电源电压的第二电源电压操作的正反馈电路、电压转换电路的比较器以及数据存储部。多个时间码传输部均包括移位寄存器。该方法包括：使差分输入电路在像素信号的电压高于参考信号的电压时输出信号；使电压转换电路将来自差分输入电路的输出信号转换成相应于第二电源电压的信号；基于由电压转换电路转换的差分输入电路的输出信号，使正反馈电路加速表示像素信号和参考信号之间的电压比较结果的比较结果信号反转的转变速率；使数据存储部存储在比较结果信号反转时的时间码；使多个时间码传输部中的每一者传输时间码。
根据本发明的第三方面，提供了包括固态摄像装置的电子设备，固态摄像装置具有A/D转换器和多个时间码传输部。A/D转换器包括：差分输入电路，其以第一电源电压操作并且在像素信号的电压高于参考信号的电压时输出信号；正反馈电路，其以低于第一电源电压的第二电源电压操作，并且，基于来自差分输入电路的输出信号，加速表示像素信号和参考信号之间的电压比较结果的比较结果信号反转的转变速率；电压转换电路，其用于将来自差分输入电路的输出信号转换为相应于第二电源电压的信号；和数据存储部，其用于存储在比较结果信号反转时的时间码。多个时间码传输部均包括用于传输时间码的移位寄存器。
因此，根据本发明的上述第一到第三方面，差分输入电路在像素信号的电压高于参考信号的电压时输出信号。电压转换电路将来自差分输入电路的输出信号转换为相应于第二电源电压的信号。基于通过电压转换电路转换的差分输入电路的输出信号，正反馈电路加速表示像素信号和参考信号之间的电压比较结果的比较结果信号反转的转变速率。数据存储部存储在比较结果信号反转时的时间码。多个时间码传输部传输时间码。
固态摄像装置和电子设备可以均为独立装置或者是结合在一些其它装置中的模块。
[本发明的有益效果]
根据本发明的上述第一到第三方面，提高了比较器的判定速度并且使得比较器能够更快地操作。
应当注意的是，上述的有益效果仅是示例并且对于本发明不是限制性的。通过阅读本发明将容易地看到其它优点。
附图说明
图1是示出实现本发明的固态摄像装置的整体配置的示意图。
图2是示出像素的具体配置示例的框图。
图3是示出比较电路的具体配置示例的框图。
图4是示出比较电路运行时的信号转变的示意图。
图5是说明像素电路的具体配置的说明图。
图6是说明像素的操作的时序图。
图7是示出比较电路在被像素共用的情况下的配置示例的电路图。
图8是示出时间码传输部和数据存储部的第一配置示例的电路图。
图9是示出移位寄存器中的D-F/F的第一配置示例的示意图。
图10是示出移位寄存器中的D-F/F的第二配置示例的示意图。
图11是示出双向缓冲电路的第一配置示例的示意图。
图12是示出双向缓冲电路的第二配置示例的示意图。
图13是说明移位寄存器中所包括的D-F/F的数量的示意图。
图14是说明从移位寄存器中所包括的四个D-F/F输出的数据的流动的时序图。
图15是示出时间码传输部和数据存储部的第二配置示例的电路图。
图16是示出时间码传输部和数据存储部的第三配置示例的电路图。
图17是说明第三配置示例中的像素的操作的时序图。
图18是示出时间码传输部和数据存储部的第四配置示例的电路图。
图19是示出时间码传输部和数据存储部的第五配置示例的电路图。
图20是示出图19中所包括的写入位存储部和读取位存储部的具体配置示例的电路图。
图21是说明第一到第五配置示例的特征的示意图。
图22是示出时间码传输部和数据存储部的第六配置示例的电路图。
图23是示出图22中的写入位存储部和读取位存储部的具体配置示例的电路图。
图24是示出图22中的写入位存储部和读取位存储部的晶体管布置示例的示意图。
图25是说明第五配置和第六配置之间的区别的示意图。
图26是说明第六配置的其它驱动特征的示意图。
图27是说明P相位时间码传输部和D相位时间码传输部的数据传输的示意图。
图28是示出时间码传输部和数据存储部的第七配置示例的电路图。
图29是示出两个半导体基板如何一个堆叠在另一个上以构成固态摄像装置的概念图。
图30是示出使用两个半导体基板构成固态摄像装置的情况下的电路配置示例的电路图。
图31是示出三个半导体基板如何一个堆叠在另一个上以构成固态摄像装置的概念图。
图32是示出使用三个半导体基板构成固态摄像装置的情况下的电路配置示例的电路图。
图33是示出作为实现本发明的电子设备的摄像设备的配置示例的框图。
具体实施方式
在下文中说明用于实现本发明的实施例(称为实施例)。应当注意的是，将按照如下标题进行说明：
1.固态摄像装置的整体配置示例
2.像素的具体配置示例
3.比较电路的配置示例
4.在被像素共用的情况下的配置示例
5.数据存储部和时间码传输部的第一配置示例
6.数据存储部和时间码传输部的第二配置示例
7.数据存储部和时间码传输部的第三配置示例
8.数据存储部和时间码传输部的第四配置示例
9.数据存储部和时间码传输部的第五配置示例
10.数据存储部和时间码传输部的第六配置示例
11.数据存储部和时间码传输部的第七配置示例
12.多基板配置：示例1
13.多基板配置：示例2
14.电子设备的应用示例
<1.固态摄像装置的整体配置示例>
图1示出了实现本发明的固态摄像装置的整体配置。
图1的固态摄像装置1具有像素阵列部22，例如，像素阵列部22具有以二维阵列形式布置在使用硅(Si)作为半导体材料的半导体基板11上的像素21。像素阵列部22还具有用于向每个像素传输由时间码生成部26产生的时间码的时间码传输部23。在半导体基板11上，围绕像素阵列部22形成有像素驱动电路24、DAC(D/A转换器)25、时间码生成部26、垂直驱动电路27、输出部28和时序生成电路29。
如在下文中参照图2描述的，以二维阵列形式布置的像素21均设置有像素电路41和ADC 42。每个像素21产生反映通过像素内部的光接收元件(例如，光电二极管)接收的光的强度的电荷信号，将该电荷信号转换成数字像素信号SIG，并且输出像素信号SIG。
像素驱动电路24驱动像素21中的像素电路41(图2)。DAC 25产生作为电平(电压)随时间单调减小的斜坡信号的参考信号(参考电压信号)REF，并且将所产生的参考信号提供至每个像素21。时间码生成部26产生每个像素21将模拟像素信号SIG(在A/D转换中)转换为数字信号时所使用的时间码，并且将所产生的时间码提供到相应的时间码传输部23。为像素阵列部22设置有多个时间码生成部26。在像素阵列部22中，存在与时间码生成部26的数量相同的时间码传输部23。即，时间码生成部26和用于传输由时间码生成部26产生的时间码的时间码传输部23之间一一对应。
基于从时序生成电路29提供的时序信号，垂直驱动电路27执行控制以按预定的顺序向输出部28输出在像素21中产生的数字像素信号SIG。来自像素21的数字像素信号SIG被输出部28输出到固态摄像装置1的外部。根据需要，输出部28对信号执行诸如用于调节黑电平的黑电平调节处理和CDS(相关双采样)处理等预定数字信号处理，然后将经处理的信号输出到外部。
时序生成电路29包括用于产生各种时序信号的时序发生器。时序生成电路29将所产生的时序信号提供至其中的像素驱动电路24、DAC 25和垂直驱动电路27。
以上述方式配置固态摄像装置1。需要注意的是，在上文中参照图1说明了固态摄像装置1中的所有电路形成在单个半导体基板11上。可替代地，如下所述，固态摄像装置1中的电路也可配置成分别布置在多个半导体基板11上。
<2.像素的具体配置示例>
图2是示出像素21的具体配置示例的框图。
像素21包括像素电路41和ADC(A/D转换器)42。
像素电路41向ADC 42输出反映所接收的光的强度的电荷信号，以作为模拟像素信号SIG。ADC 42将从像素电路41提供的模拟像素信号SIG转换成数字信号。
ADC 42包括比较电路51和数据存储部52。
比较电路51将从DAC 25提供的参考信号REF与像素信号SIG进行比较，并且输出输出信号VCO以作为用于表示比较结果的比较结果信号。在像素信号SIG变为等于参考信号REF(在电压方面)时，比较电路51使输出信号VCO反转。
比较电路51包括差分输入电路61、电压转换电路62和正反馈电路(PFB)63。在下文中将参照图3详细讨论比较电路51。
数据存储部52除了接收来自比较电路51的输出信号VCO的输入，还从垂直驱动电路27向数据存储部52提供表示像素信号写入操作的WR信号(该信号在下文中也称为写入控制信号WR)、表示像素信号读取操作的RD信号(该信号也称为读取控制信号RD)和用于在像素信号读取操作期间控制像素21的读取时序的WORD信号。还经由时间码传输部23向数据存储部52提供由时间码生成部26产生的时间码。
数据存储部52包括锁存控制电路71和锁存存储部72。锁存控制电路71基于WR和RD信号控制时间码写入和读取操作。锁存存储部72存储时间码。
在时间码写入操作中，在Hi(High)电平输出信号VCO从比较电路51输入时，锁存控制电路71使锁存存储部72存储从时间码传输部23提供并且以单位时间间隔更新的时间码。在像素信号SIG变为等于参考信号REF(在电压方面)时，随着来自比较电路51的输出信号VCO反转为Lo(Low)，锁存控制电路71停止写入(更新)所提供的时间码并且使得锁存存储部72保留最近存储在其中的时间码。存储在锁存存储部72中的时间码表示像素信号SIG变为等于参考信号REF的时间点。时间码是表示像素信号SIG此时等于参考电压的数据，即，数字化的光强度值。
在参考信号REF的扫描之后，随着时间码被存储到像素阵列部22的每个像素21的锁存存储部72，对像素21的操作从写入操作转换为读取操作。
在时间码读取操作中，基于用于控制读取时序的WORD信号，锁存控制电路71在达到像素21的读取时序时将存储在锁存存储部72中的时间码(数字像素信号SIG)输出到时间码传输部23。时间码传输部23连续地在列方向上(在垂直方向上)传输所提供的时间码，由此向输出部28提供时间码。
在如下说明中，数字化像素数据也将被称为A/D转换像素数据，该数字化像素数据表示像素信号SIG此时等于参考电压，并且该数字化像素数据是通过在时间码读取操作期间从锁存存储部72读取的输出信号VCO的反转而给出的反转时间码。该命名旨在使像素数据与在时间码写入操作中写入锁存存储部72的时间码进行区分。
<3.比较电路的配置示例>
图3是示出比较电路51中所包括的差分输入电路61、电压转换电路62和正反馈电路63的具体配置示例的电路图。
差分输入电路61将从像素21中的像素电路41输出的像素信号SIG与从DAC 25输出的参考信号REF进行比较，并且，如果像素信号SIG高于参考信号REF，则输出预定信号(电流)。
差分输入电路61包括构成差分对的晶体管81和82、构成电流镜的晶体管83和84、作为提供相应于输入偏置电流Vb的电流IB的恒流源的晶体管85和用于输出差分输入电路61的输出信号HVO的晶体管86。
晶体管81、82和85包括NMOS(负沟道MOS)晶体管，而晶体管83、84和86包括PMOS(正沟道MOS)晶体管。
在构成差分对的晶体管81和82中，晶体管81使其栅极接收从DAC 25输出的参考信号REF的输入。晶体管82使其栅极接收从像素21中的像素电路41输出的像素信号SIG的输入。晶体管81和82的源极连接于晶体管85的漏极。晶体管85的源极连接于预定电压VSS(VSS<VDD2<VDD1)。
晶体管81的漏极连接于包括电流镜电路的晶体管83和84的栅极以及晶体管83的漏极。晶体管82的漏极连接于晶体管84的漏极并且连接于晶体管86的栅极。晶体管83、84和86的源极连接于第一电源电压VDD1。
例如，电压转换电路62包括NMOS型晶体管91。晶体管91的漏极连接于差分输入电路61中的晶体管86的漏极。晶体管91的源极连接于正反馈电路63中的预定连接点。晶体管91的栅极连接于偏置电压VBIAS。
差分输入电路61中的晶体管81到86构成了以达到第一电源电压VDD1的高电压操作的电路。正反馈电路63以低于第一电源电压VDD1的第二电源电压VDD2操作。电压转换电路62将从差分输入电路61输入的输出信号HVO转换成低电压信号(转换信号)LVI，正反馈电路63能够基于该低电压信号LVI进行操作，电压转换电路62将低电压信号LVI进一步馈送至正反馈电路63。
偏置电压VBIAS是如下电压：足以允许转换成不破坏以恒压操作的正反馈电路63中的晶体管101到105的电压。例如，偏置电压VBIAS可以等于用于正反馈电路63的第二电源电压VDD2(VBIAS＝VDD2)。
基于通过将来自差分输入电路61的输出信号HVO转换成相应于第二电源电压VDD2的信号而获得的转换信号LVI，正反馈电路63在像素信号SIG高于参考信号REF时输出反转的比较结果信号。并且，正反馈电路63也增大了作为比较结果信号输出的输出信号VCO反转的转变速率。
正反馈电路63包括五个晶体管101～105。此处，晶体管101、102和104包括PMOS晶体管，而晶体管103和105包括NMOS晶体管。
在电压转换电路62的输出端处的晶体管91的源极连接于晶体管102和103的漏极并且连接于晶体管104和105的栅极。晶体管101和104的源极连接于第二电源电压VDD2。晶体管101的漏极连接于晶体管102的源极。晶体管102的栅极连接于构成正反馈电路63的输出端的晶体管104和105的漏极。晶体管103和105的源极连接于预定电压VSS。初始化信号INI被提供至晶体管101和103的栅极。
晶体管104和105形成反相器电路。两个晶体管104和105的漏极之间的连接点构成输出端，比较电路51从该输出端输出输出信号VCO。
下面说明了以上述方式配置的比较电路51如何操作。图4示出了比较电路51操作时的信号转变。应当注意的是，在图4中，“G86”表示晶体管86的栅极电位。
首先，参考信号REF被设置为高于所有像素21的像素信号SIG。同时，使初始化信号INI为High，以初始化比较电路51。
更具体地，参考信号REF和像素信号SIG被分别施加到晶体管81和82的栅极。在参考信号REF的电压高于像素信号SIG时，从作为电流源的晶体管85输出的大部分电流经由晶体管81流动到二极管式连接的晶体管83。与晶体管83共用其栅极的晶体管84的沟道电阻足够地低，以使晶体管86的栅极大致保持在第一电源电压VDD1的电平，从而阻断晶体管86。因此，即使晶体管91在电压转换电路62中导通，作为充电电路的正反馈电路63也不会对转换信号LVI充电。同时，因为提供初始化信号INI作为高电平信号，所以晶体管103导通，使得正反馈电路63对转换信号LVI放电。并且，随着晶体管101被阻断，正反馈电路63也不经由晶体管102对转换信号LVI充电。因此，转换信号LVI被放电下降至预定电压VSS的电平。在正反馈电路63中，包括反相器的晶体管104和105输出用于初始化比较电路51的高电平输出信号VCO。
在初始化之后，使初始化信号INI为Low，以开始参考信号REF的扫描。
在参考信号REF在电压方面高于像素信号SIG的时段期间，晶体管86被截止和阻断，并且输出信号VCO设置为High。这使得晶体管102也被截止和阻断。因为初始化信号INI为Low，所以晶体管103也被阻断。转换信号LVI保持预定电压VSS同时处于高阻抗状态，使得能够输出高电平输出信号VCO。
在参考信号REF变为低于像素信号SIG时，来自作为电流源的晶体管85的输出电流不流经晶体管81。晶体管83和84的栅极电位增大，晶体管84的沟道电阻增加。此时，经由晶体管82流入的电流引起电压降，以降低晶体管86的栅极电位，这使得晶体管91导通。来自晶体管86的输出信号HVO通过电压转换电路62的晶体管91转换为转换信号LVI，然后被提供到正反馈电路63。作为充电电路的正反馈电路63对转换信号LVI充电，使得电位从低电压VSS接近第二电源电压VDD2。
然后，在转换信号LVI的电压超过包括晶体管104和105的反相器的阈值电压时，使输出信号VCO为Low，这使得晶体管102导通。在施加有低电平初始化信号INI的情况下，晶体管101也导通。正反馈电路63经由晶体管101和102快速地对转换信号LVI充电，因此将电位快速地升高至第二电源电压VDD2。
在电压转换电路62中，在其栅极施加有偏置电压VBIAS的晶体管91在转换信号LVI的电压达到比偏置电压VBIAS低晶体管阈值的电压值时被阻断。即使晶体管86仍然导通，转换信号LVI也不再被充电。电压转换电路62也用作电压钳位电路。
通过使转换信号LVI在用于电荷加速的正反馈操作中增加至反相器阈值来触发通过晶体管102的导通对转换信号LVI进行充电。因为在固态摄像装置1中存在大量的并联操作的电路，所以作为用于差分输入电路61的电流源的晶体管85在每个电路中均具有被设置为非常小的电流。另外，因为以单位时间间隔变化的使时间码改变的电压用作用于A/D转换的LSB步骤，所以非常缓慢地执行参考信号REF的扫描。因此，晶体管86的栅极电位的变化也是缓慢的，于是被栅极电位驱动的晶体管86的输出电流的变化也是缓慢的。然而，由输出电流进行充电的转换信号LVI经历下级的正反馈，这使得输出信号VCO能够以足够快的方式转变。优选地，输出信号VCO的转变时间是时间码的单位时间的一部分，通常为1ns以下。本发明的比较电路51例如通过简单地使用作电流源的晶体管85设置成具有0.1uA的小电流来获得该输出转变时间。
<像素电路的具体配置示例>
在下文中参照图5说明了像素电路41的具体配置。
图5是通过对图3中的比较电路51补充像素电路41的细节而给出的电路图。
像素电路41包括作为光电转换元件的光电二极管(PD)121、放电晶体管122、传输晶体管123、复位晶体管124和FD(浮动扩散层)125。
放电晶体管122用于调整曝光时段。具体地，当期望在期望的时刻开始曝光时段时，接通放电晶体管122使光电二极管121中累积的电荷释放达到该点。因此，曝光时间在放电晶体管122关闭之后开始。
传输晶体管123将通过光电二极管121产生的电荷传输至FD 125。复位晶体管124复位在FD 125中保留的电荷。FD 125连接于差分输入电路61中的晶体管82的栅极。这使得差分输入电路61中的晶体管82也能够用作用于像素电路41的放大晶体管。
复位晶体管124的源极连接于差分输入电路61中的晶体管82的栅极并且连接于FD125。复位晶体管124的漏极连接于晶体管82的漏极。这意味着，不存在用于复位FD 125中的电荷的固定复位电压。其原因在于，差分输入电路61的电路状态被控制成使得能够利用参考信号REF根据期望设置用于复位FD 125的复位电压。
<像素部的时序图>
在下文中参照图6中的时序图来说明图5中的像素21的操作。
首先，在t1时，参考信号REF从电流待机电压Vstb切换成用于复位FD 125中的电荷的复位电压Vrst。接通复位晶体管124来复位FD 125中的电荷。同样，在t1时，被提供到正反馈电路63中的晶体管101和103的栅极的初始化信号INI被设置为High，从而初始化正反馈电路63。
在t2时，参考信号REF增大至预定电压Vu，并且开始参考信号REF和像素信号SIG之间的比较(即，参考信号REF的扫描)。此时，因为参考信号REF高于像素信号SIG，所以输出信号VCO为High。
在t3时，在已经确定参考信号REF等于像素信号SIG时，输出信号VCO被反转(被设置为Low)。随着输出信号VCO被反转，通过上述正反馈电路63来加速输出信号VCO的反转。在数据存储部52中，输出信号VCO被反转时的时间数据(即，N位时间码DATA[1]～DATA[N])被锁存并存储。
随着信号写入时段结束，在信号读取时段开始的t4时，被提供到比较电路51中的晶体管81的栅极的参考信号REF的电压被降低至使晶体管81关闭的电平(即，降低至待机电压Vstb)。这抑制了比较电路51在信号读取时段期间的消耗电流。
在t5时，用于控制读取时序的WORD信号被设置为High，使得锁存和存储的N位时间码DATA[1]～DATA[N]从数据存储部52的锁存控制电路71输出。此时获得的时间码构成了能够应用于CDS(相关双采样)处理的处于复位电平的P相位数据。
在t6时，参考信号REF增大至预定电压Vu。同时，被提供至晶体管101和103的栅极的初始化信号INI被设置为High，从而再次初始化正反馈电路63。
在t7时，高电平传输信号TX使像素电路41中的传输晶体管123接通，以便将由光电二极管121产生的电荷传输到FD 125。
在初始化信号INI再次设置为Low之后，开始参考信号REF和像素信号SIG之间的比较(参考信号REF的扫描)。此时，因为参考信号REF高于像素信号SIG，所以输出信号VCO为High。
然后，在t8时，在已经确定参考信号REF等于像素信号SIG时，输出信号VCO被反转(被设置为Low)。随着输出信号VCO被反转，正反馈电路63加速输出信号VCO的反转。输出信号VCO被反转时的时间数据(N位时间码DATA[1]～DATA[N])被锁存并存储在数据存储部52中。
随着信号写入时段结束，在信号读取时段开始的t9时，被提供至比较电路51中的晶体管81的栅极的参考信号REF的电压降低至使晶体管81关闭的电平(即，降低至待机电压Vstb)。这抑制了比较电路51在信号读取时段期间的消耗电流。
在t10时，用于控制读取时序的WORD信号设置为High，使得锁存和存储的N位时间码DATA[1]～DATA[N]从数据存储部52的锁存控制电路71输出。此时获得的时间码构成了能够应用于CDS处理的处于信号电平的D相位数据。在t11时，出现与在上述t1时相同的状态，这驱动了下一个1V(一个垂直扫描周期)。
如上所述，随着像素21被驱动，首先获得并读取处于复位电平的P相位数据。然后，获得并读取处于信号电平的D相位数据。
通过上述方式，固态摄像装置1的像素阵列部22中的所有像素21在所谓的全局快门操作中被同时复位和曝光。因为所有像素被同时曝光并进行读取操作，所以不需要通常设置在每个像素中以保持其电荷直至电荷被读取的电荷保持部。列并行读取型固态摄像装置需要选择晶体管以用于选择输出像素信号SIG的像素，像素21的该配置也消除了对该选择晶体管的需要。
在以上参照图6说明的像素21的驱动中，放电晶体管122被控制为始终关闭。然而，如图6中的虚线所示，在放电信号OFG被设置为High以暂时地接通放电晶体管122(在放电晶体管122在期望的时间关闭之前)时能够设置期望的曝光时段。
<4.像素共用的情况下的配置示例>
上述比较电路51被配置成具有在每个像素21中布置的单个ADC 42。可替代地，单个ADC 42能够被多个像素21共用。
图7是示出具有由多个像素21共用的单个ADC 42的比较电路51的配置示例的电路图。
图7示出了四个像素21A、21B、21C和21D共用单个ADC 42的比较电路51的配置示例。
在图7中，如图3所示的配置，比较电路51包括差分输入电路61、电压转换电路62和正反馈电路63。
在图7中，四个像素21A～21D分别设置有像素电路41A～41D。像素电路41A～41D均设置有光电二极管121q、放电晶体管122q和传输晶体管123q。同时，复位晶体管174和FD175被四个像素21A～21D共用。
<5.数据存储部和时间码传输部的第一配置示例>
在下文中说明了对于写入和读取时间码的控制。
图8是示出时间码传输部23和数据存储部52的第一配置示例的电路图。
时间码传输部23包括分别与N位时间码DATA[1]～DATA[N]相对应的N个移位寄存器341-1～341-N以及时钟提供电路342。N个移位寄存器341-1～341-N均包括多个D-F/F(D型触发器)351。时钟提供电路342向移位寄存器341中的D-F/F 351的每一者的时钟输入提供时钟信号CLK。
数据存储部52中的锁存控制电路71包括锁存控制部241和N个双向缓冲电路371-1～371-N。
数据存储部52中的锁存存储部72包括N个位存储部242-1～242-N。
N个双向缓冲电路371-1～371-N被一一对应地设置成相应于时间码传输部23中的N个移位寄存器341-1～341-N。双向缓冲电路371分别连接于相应的移位寄存器341中的单个D-F/F 351。
向双向缓冲电路371-n(0<n<N+1)中的缓冲电路381提供在时间码写入操作中被设置为High的写入控制信号WR。向双向缓冲电路371-n中的反相电路382提供在时间码读取操作中被设置为High的读取控制信号RD。双向缓冲电路371-n基于写入控制信号WR和读取控制信号RD在对位存储部242-n执行的时间码写入操作和时间码读取操作之间进行切换。
锁存控制部241包括彼此串联连接的两个反相器281和282以及同样彼此串联连接的NOR电路283和反相器284。
数据存储部52中的位存储器242-n包括传输门261和锁存存储部262。
传输门261包括两个晶体管291和292，晶体管291和292分别是NMOS晶体管和PMOS晶体管。
锁存存储部262具有包括晶体管301～306的静态锁存电路。晶体管301、302和305是PMOS晶体管，而晶体管303、304和306是NMOS晶体管。
来自比较电路51的输出信号VCO被输入到反相器281并且被输入到NOR电路283的一个输入端。NOR电路283的另一输入端被提供有WORD信号。反相器281的输出被提供到反相器282和锁存存储部262中的晶体管303的栅极。反相器282的输出被提供到锁存存储部262中的晶体管302的栅极。NOR电路283的输出被提供到反相器284并且被提供到传输门261中的晶体管292的栅极。反相器284的输出被提供到传输门261中的晶体管291的栅极。
在时间码写入操作中，对于所有像素，WORD信号被设置为LOW。传输门261在输出信号VCO为High时导通并且在输出信号VCO为Low时阻断。锁存存储部262的反馈(即，相对于输入Q的输出xQ)在输出信号VCO为High时阻断并且在输出信号VCO为Low时导通。因此，在输出信号VCO为High时，锁存存储部262进入写入状态(透明状态)以将第n位时间码写入锁存存储部262中。在输出信号VCO为Low时，锁存存储部262进入保持状态(锁存状态)，以保持经由双向缓冲电路371-n写入锁存存储部262中的时间码。
在时间码读取操作中，WORD信号仅被提供至要进行读取操作的像素21中的锁存控制部241。因为输出信号VCO为Low，所以传输门261仅在高电平WORD信号被输入时导通。这使得保持在锁存存储部262中的时间码经由双向缓冲电路371-n输出到时间码传输部23。
在执行参考信号REF的扫描的A/D转换时段期间，时间码传输部23中的N个移位寄存器341在由时间码的单位时间限定的时钟周期中通过使用移位时钟来传送从时间码生成部26提供的时间码。
在时间码写入操作中，高电平写入控制信号WR和低电平读取控制信号RD被提供到双向缓冲电路371。双向缓冲电路371经由传输门261将从移位寄存器341中的预定D-F/F351馈送的时间码提供给位存储部242。位存储部242存储所提供的时间码。
在下一个时间码读取操作中，低电平写入控制信号WR和高电平读取控制信号RD被提供到双向缓冲电路371。存储在位存储部242中的时间码经由双向缓冲电路371提供到时间码传输部23的移位寄存器341中的预定D-F/F 351。移位寄存器341连续地向输出部28传输被提供到D-F/F 351中的每一者的时间数据，时间数据从输出部28输出。
更具体地，移位寄存器341中的D-F/F 351的每一者被配置成在提供给时钟输入的时钟信号CLK被设置为High或Low时进入高阻抗状态(在下文中称为Hi-Z状态)。例如，如将在下文中参照图9和图10描述的，D-F/F 351被配置成在时钟信号CLK为Low时进入Hi-Z状态。
在移位寄存器341中的每个D-F/F 351均处于Hi-Z状态的时段期间，向双向缓冲电路371提供高电平读取控制信号RD。同时，WORD信号被设置为High。这使得存储在位存储部242中的时间码经由双向缓冲电路371提供到时间码传输部23的移位寄存器341中的预定D-F/F 351。
在读取控制信号RD再次被设置为Low之后，向移位寄存器341中的每个D-F/F 351提供移位时钟。移位寄存器341连续地向输出部28传输被提供到D-F/F 351中的每一者的时间数据，时间数据从输出部28输出。
<D-F/F的配置示例>
图9示出了移位寄存器341中的D-F/F 351的第一配置示例。
在图9中，诸如晶体管和信号线附近的(on)和(off)的括号内字符表示这些晶体管和信号线在低电平时钟信号CLK被输入到时钟输入时的电位状态。
如图9所示，在低电平时钟信号CLK被输入到D-F/F 351的情况下，D-F/F 351进入Hi-Z状态。
图10示出了移位寄存器341中的D-F/F 351的第二配置示例。
D-F/F 351具有使用互补时钟信号CLK和xCLK的两个时钟反相器以及两个连续操作反相器。D-F/F 351是具有从输入侧依次连接的时钟反相器、连续操作反相器、另一个时钟反相器和另一个连续操作反相器的触发器。图10中的D-F/F 351在时钟信号CLK为Low并且反相时钟信号xCLK为High时进入Hi-Z状态。
<双向缓冲电路的配置示例>
图11示出了双向缓冲电路371的第一配置示例。
图11所示的双向缓冲电路371包括缓冲电路381和反相电路382。
缓冲电路381包括反相器401、NAND电路402、NOR电路403、PMOS晶体管404和NMOS晶体管405。
在缓冲电路381中，在写入控制信号WR为High时，NAND电路402的输出和NOR电路403的输出均变为从时间码传输部23中的D-F/F 351提供的时间码的反相时间码。缓冲电路381的输出变为通过使反相时间码进一步反相而获得的时间码。因此，缓冲电路381的输出变为与从D-F/F 351提供的时间码相同。在写入控制信号WR为Low时，NAND电路402的输出为High并且NOR电路403的输出为Low。这使得缓冲电路381输出Hi-Z状态。
同时，反相电路382具有包括两个PMOS晶体管411和412、两个NMOS晶体管413和414和反相器415的时钟反相配置。
在反相电路382中，在读取控制信号RD为High时，时钟反相器变为有效。反相电路382使从位存储部242提供的时间码反相并且输出反相时间码。在读取控制信号RD为Low时，时钟反相器变为不动作的(无效)，并且反相电路382输出Hi-Z状态。
图12示出了双向缓冲电路371的第二配置示例。
除了图11所示的缓冲电路381和反相电路382之外，图12所示的双向缓冲电路371还具有设置在反相电路382的上级的反相器421。
在图11中的双向缓冲电路371的第一配置示例中，如上所述，因为时间码具有与从D-F/F 351提供的时间码相同的值，所以从时间码传输部23中的D-F/F 351提供的时间码的极性在被写入位存储部242时不反转。存储在位存储部242中的时间码的极性在从位存储部242被读取时反转。因此，读取时间码(A/D转换像素数据)是通过反转所提供的时间码而获得的数据。
因此，在图12所示的双向缓冲电路371的第二配置示例中，反相器421被设置在反相电路382的上级，使得从位存储部242读取的时间码以与所提供的时间码的极性相同的极性输出。
图12采用的缓冲电路配置具有在反相电路382的上级布置的反相器421，从而在读取时间码的方向上也输出与输入信号极性相同的信号。对于写入时间码的方向上的缓冲电路381，也可采用这种缓冲电路的配置。相反，在时间码写入方向上缓冲电路381的上级设置有反相器的配置也可用作时间码读取方向上的反相电路382的配置。可替代地，也可采用一些其它的合适配置作为缓冲电路381和反相电路382的配置。
<D-F/F数量的说明>
在下文中，参照图13说明了图8所示的时间码传输部23的每个移位寄存器341中的D-F/F 351的数量。
在上文中说明了，时间码传输部23具有相应于N位时间码DATA[1]～DATA[N]的N个移位寄存器341-1～341-N，并且每个移位寄存器341(移位寄存器341-n)均具有多个D-F/F351。
例如，如图13所示，假设像素阵列部22包括8行和12列上的(垂直方向和水平方向上的)共计96个像素21，并且像素阵列部22作为整体被垂直地划分为4个部分并且水平地划分为3个部分，即，被划分为12个簇U。
在像素阵列部22如上文假设的那样被划分为多个簇U时，相同的水平位置处的四个簇U(即在列方向(垂直方向)上被分组的簇U)设置有单个时间码生成部26和单个时间码传输部23。
在所设置的分别相应于时间码生成部26的时间码传输部23中的每一者中，时间码传输部23中的移位寄存器341包括与在列方向上布置的簇U的数量相等数量的D-F/F 351。
因此，如图13所示，在像素阵列部22在列方向上被划分为四个簇U的情况下，每个时间码传输部23中的移位寄存器341包括四个D-F/F351。
注意，在如下说明中，为说明的目的，如图13所示，排列在列方向上的四个簇U从时间码生成部26的附近起被区分成簇Ui、簇Uii、簇Uiii和簇Uiv。在下文中还存在如下情况：单个簇U中的八个像素21能够被区分成与在图13中的簇Ui中标记的位置“A”～“H”相应的像素21A～21H。
图14是说明从每个时间码传输部23中的移位寄存器341所包括的四个D-F/F 351输出的数据流的时序图。
如上所述，在排列在列方向上的四个簇Ui～Uiv中的每一者中，用于像素21A的WORD信号(WORD_A)被设置为High，并且被提供到双向缓冲电路371的读取控制信号RD被暂时地设置为High。这使得四个簇Ui～Uiv中的每一者中的像素21A输出A/D转换像素数据。
更具体地，来自簇Ui中的像素21A的A/D转换像素数据D1A被提供到与时间码传输部23中的簇Ui连接的D-F/F 351并被输出。来自簇Uii中的像素21A的A/D转换像素数据D2A被提供到与时间码传输部23中的簇Uii连接的D-F/F 351并被输出。来自簇Uiii中的像素21A的A/D转换像素数据D3A被提供到与时间码传输部23中的簇Uiii连接的D-F/F 351并被输出。来自簇Uiv中的像素21A的A/D转换像素数据D4A被提供到与时间码传输部23中的簇Uiv连接的D-F/F 351并被输出。来自与簇Uiv连接的D-F/F 351的数据被输出到输出部28。
此后，三脉冲移位时钟被提供到时间码传输部23中的每个D-F/F 351的时钟输入。这使得移位寄存器341中的四个D-F/F 351连续地传输来自簇Ui中的像素21A的A/D转换像素数据D1A、来自簇Uii中的像素21A的A/D转换像素数据D2A、来自簇Uiii中的像素21A的A/D转换像素数据D3A和来自簇Uiv中的像素21A的A/D转换像素数据D4A。因此，输出部28从与簇Uiv连接的D-F/F 351起依次接收来自簇Uiv中的像素21A的A/D转换像素数据D4A、来自簇Uiii中的像素21A的A/D转换像素数据D3A、来自簇Uii中的像素21A的A/D转换像素数据D2A和来自簇Ui中的像素21A的A/D转换像素数据D1A的输入。
下面，在排列在列方向上的四个簇Ui～Uiv中的每一者中，用于像素21B的WORD信号(WORD_B)被设置为High，并且提供到双向缓冲电路371的读取控制信号RD被暂时地设置为High。这使得四个簇Ui～Uiv中的每一者中的像素21B将A/D转换像素数据输出到时间码传输部23。然后，时间码传输部23中的移位寄存器341将来自四个簇Ui～Uiv中的每一者中的像素21B的A/D转换像素数据传输到输出部28。
类似地，来自四个簇Ui～Uiv中的每一者中的像素21C的A/D转换像素数据以及来自四个簇Ui～Uiv中的每一者中的像素21D的A/D转换像素数据从簇U中的这些像素传输到时间码传输部23，然后从这里进一步传输到输出部28。
图14示出了单个簇U包括四个像素21A～21D的示例。这种情况类似于上述的每个簇U包括8个像素21A～21H的示例。类似的配置也能够用于每个簇U包括任意数量K的像素的情况。尽管在图14中使得WORD信号的High时段和RD信号的High时段重叠，但它们不需要一直重叠。
<6.数据存储部和时间码传输部的第二配置示例>
图15是示出时间码传输部23和数据存储部52的第二配置示例的电路图。
固态摄像装置1将处于复位电平的像素信号SIG从模拟形式转换成数字形式以获得P相位数据。此后，固态摄像装置1将处于信号电平的像素信号SIG从模拟形式转换成数字形式以获得D相位数据。然后，固态摄像装置1执行CDS处理，通过CDS处理将P相位数据和D相位数据之间的差值输出为视频信号。
将图15中的数据存储部52的第二配置与图8中的数据存储部52的第一配置进行比较，可以看到，图8中的锁存控制部241被两个控制部替代，即，图15中的用于P相位数据的P相位控制部241P和用于D相位数据的D相位控制部241D。
并且，图8中的位存储部242-1～242-N也由用于P相位数据的一组P相位位存储部242P-1～242P-N和一组用于D相位数据的D相位位存储部242D-1～242D-N来替代。P相位位存储部242P-1～242P-N和D相位位存储部242D-1～242D-N的具体配置与图8中的位存储部242-1～242-N的配置相同。
两个AND电路561P和561D被再次添加到数据存储部52。AND电路561P和561D中的每一者的两个输入中的一者接收来自比较电路51的输出信号VCO的输入。AND电路561P的另一输入接收在用于P相位数据的A/D转换时段期间变为High的P相位选择信号P_OP的输入。AND电路561D的另一输入接收在用于D相位数据的A/D转换时段期间变为High的D相位选择信号D_OP的输入。
在图8所示的数据存储部52的第一配置中，D相位数据的获取需要在完成所获得的P相位数据的传输之后开始。换句话说，D相位数据的获取必须等待P相位数据的传输完成。
在图15所示的数据存储部52的第二配置中，高电平P相位选择信号P_OP和低电平D相位选择信号D_OP在用于P相位数据的第一A/D转换时段期间提供到数据存储部52。P相位数据被存储到P相位位存储部242P-1到242P-N中。
在用于D相位数据的下一个A/D转换时段期间，低电平P相位选择信号P_OP和高电平D相位选择信号D_OP被提供到数据存储部52，使得D相位数据被存储到D相位位存储部242D-1到242D-N中。随后，P相位数据和D相位数据被连续地输出到时间码传输部23。
通过上述方式，图15中的数据存储部52的第二配置缩短了获取P相位数据和D相位数据的时间间隔，由此改善了CDS处理中的偏移和噪声消除效果。因为D相位数据和P相位数据被连续地输出到时间码传输部23，所以不需要使输出部28具有用于暂时存储P相位数据的存储部。
应当注意的是，图15中的时间码传输部23的配置与图8中的时间码传输部23的配置相同。
<7.数据存储部和时间码传输部的第三配置示例>
图16是示出时间码传输部23和数据存储部52的第三配置示例的电路图。
将图16所示的时间码传输部23的第三配置与图15所示的时间码传输部23的第二配置相比较，可以看到，图16中的第三配置具有与图15中的第二配置的时间码传输部23的配置相同的两组配置，一组用于P相位数据并且另一组用于D相位数据。
即，第三配置中的时间码传输部23具有用于P相位数据的P相位时间码传输部601P和用于D相位数据的D相位时间码传输部601D。P相位时间码传输部601P包括N个移位寄存器341P-1～341P-N和时钟提供电路342P。D相位时间码传输部601D包括N个移位寄存器341D-1～341D-N和时钟提供电路342D。
数据存储部52具有两种配置，一种包括一组与用于P相位数据的P相位时间码传输部601P相应的N个双向缓冲电路371-1～371-N，另一种包括另一组与用于D相位数据的D相位时间码传输部601D相应的N个双向缓冲电路371-1～371-N。
即，第三配置中的数据存储部52包括与用于P相位数据的P相位时间码传输部601P相应的N个双向缓冲电路371P-1～371P-N以及与用于D相位数据的D相位时间码传输部601D相应的N个双向缓冲电路371D-1～371D-N。用于P相位数据的双向缓冲电路371P-1～371P-N连接于P相位位存储部242P-1～242P-N。用于D相位数据的N个双向缓冲电路371D-1～371D-N连接于D相位位存储部242D-1～242D-N。
P相位时间码传输部601P为写入和读取操作的目的传输作为P相位数据的时间码。D相位时间码传输部601D为写入和读取操作的目的传输作为D相位数据的时间码。
第三配置的其余部分与图15所示的第二配置类似。
<像素部的时序图>
图17是说明图16中的第三配置中的像素21的操作的时序图。
首先，在t31时，参考信号REF从电流待机电压Vstb切换为用于复位FD 125中的电荷的复位电压Vrst。接通复位晶体管124，使FD 125中的电荷复位。并且，在t31时，被提供到正反馈电路63中的晶体管101和103的栅极的初始化信号INI被设置为High，从而初始化正反馈电路63。
在t32时，参考信号REF被提高至预定电压Vu并且开始参考信号REF和像素信号SIG之间的比较(即，参考信号REF的扫描)。此时，因为参考信号REF高于像素信号SIG，所以输出信号P_VCO为High。
在t33时，在已经确定参考信号REF等于像素信号SIG时，输出信号P_VCO被反转(设置为LOW)。随着输出信号P_VCO被反转，通过正反馈电路63来加速输出信号P_VCO的反转。输出信号P_VCO被反转时的时间数据(即，N位时间码P_DATA[1]～P_DATA[N])被存储到数据存储部52中的P相位位存储部242P-1～242P-N中。
随着信号写入时段结束，在t34时，被提供到比较电路51中的晶体管81的栅极的参考信号REF的电压降低至使得晶体管81关闭的电平(即，降低至待机电压Vstb)。
在t35时，参考信号REF升高至预定电压Vu。同时，被提供到晶体管101和103的栅极的初始化信号INI被设置为High，从而再次初始化正反馈电路63。此时，因为参考信号REF高于像素信号SIG，所以输出信号D_VCO为High。
在t36时，高电平传输信号TX接通像素电路41中的传输晶体管123，从而将通过光电二极管121产生的电荷传输到FD 125。
在t37时，用于控制P相位数据的读取时序的P_WORD信号被设置为High。这使得数据存储部52中的P相位位存储部242P-1～242P-N输出N位时间码P_DATA[1]～P_DATA[N]。此时获得的时间码P_DATA[1]～P_DATA[N]构成用于CDS处理的复位电平的P相位数据。
在t38时，在已经确定参考信号REF等于像素信号SIG时，输出信号D_VCO被反转(设置为Low)。随着输出信号D_VCO被反转，通过正反馈电路63加速输出信号D_VCO的反转。在输出信号D_VCO被反转时的时间数据(即，N位时间码D_DATA[1]～D_DATA[N])被存储到数据存储部52中的D相位位存储部242D-1～242D-N中。
在t39时，在用于D相位数据的写入时段结束时，被提供到比较电路51中的晶体管81的栅极的参考信号REF的电压降低至使得晶体管81关闭的电平(即，降低至待机电压Vstb)。
在t40时，开始驱动下一个1V(一个垂直扫描时段)。随后，在t41时，用于控制D相位数据的读取时序的D_WORD信号被设置为High。这使得数据存储部52中的D相位位存储部242D-1～242D-N输出N位时间码D_DATA[1]～D_DATA[N]。此时获得的N位时间码D_DATA[1]～D_DATA[N]构成用于CDS处理的处于信号电平的D相位数据。
在上述第三配置的像素21的驱动中，在t35开始的D相位数据写入时段期间，并行执行D相位数据的读取。在t40开始的P相位数据写入时段期间，并行执行P相位数据的读取。
因此，例如，能够在不需要等待所有像素的P相位数据读取完成的情况下开始D相位数据的写入。这意味着，图17中的在时刻t34和时刻t35之间的时段短于图6中的时刻t4和时刻t6之间的时段。这使得能够以更高的速度进行摄像。
<8.数据存储部和时间码传输部的第四配置示例>
图18是示出时间码传输部23和数据存储部52的第四配置示例的电路图。
将图18所示的时间码传输部23的第四配置与图15中的时间码传输部23的第二配置示例相比较，可以看到，图18中的第四示例具有与图15中的时间码传输部23的第二配置相同的两组配置，一组被指定用于时间码写入并且另一组用于时间码读取。
即，第四配置的时间码传输部23包括用于时间码写入的写入时间码传输部602A和用于时间码读取的读取时间码传输部602B。写入时间码传输部602A包括N个移位寄存器341A-1～341A-N和时钟提供电路342A。读取时间码传输部602B包括N个移位寄存器341B-1～341B-N和时钟提供电路342B。
如图16所示的第三配置，数据存储部52的配置包括用于P相位数据的N个双向缓冲电路371P-1～371P-N和用于D相位数据的N个双向缓冲电路371D-1～371D-N。然而，应当注意的是，在图18中的第四配置中，双向缓冲电路371P-1～371P-N以及双向缓冲电路371D-1～371D-N连接到与图16中的第三配置中的组件不同的组件。
具体地，在图16所示的第三配置中，用于P相位数据的N个双向缓冲电路371P-1～371P-N中的缓冲电路381和反相电路382均连接于时间码传输部23中的单个时间码传输部(P相位时间码传输部601P)。
在图18中的第四配置中，相比之下，用于P相位数据的N个双向缓冲电路371P-1～371P-N中的缓冲电路381连接到时间码传输部23中的两个时间码传输部中的一者(写入时间码传输部602A)，并且反相电路382连接到另一时间码传输部(读取时间码传输部602B)。
这同样应用于用于D相位数据的双向缓冲电路371D-1～371D-N。即，在图16所示的第三配置中，用于D相位数据的双向缓冲电路371D-1～371D-N中的缓冲电路381和反相电路382均连接于时间码传输部23中的单个时间码传输部(D相位时间码传输部601D)。
在图18的第四配置中，相比之下，用于D相位数据的N个双向缓冲电路371D-1～371D-N中的缓冲电路381连接到时间码传输部23中的两个时间码传输部中的一者(写入时间码传输部602A)，并且反相电路382连接到另一时间码传输部(读取时间码传输部602B)。
写入时间码传输部602A用于P相位数据时间码和D相位数据时间码的写入传输。读取时间码传输部602B用于P相位数据时间码和D相位数据时间码的读取传输。
第四配置的其余部分与图15所示的第二配置类似。
通过与在上文中参照图17说明的第三配置中的像素的驱动方式类似的方式来驱动上述第四配置中的像素21。因此，在D相位数据的写入时段期间并行地执行P相位数据的读取，在P相位数据的写入时段期间并行地执行D相位数据的读取。
因此，例如，能够在不需要等待所有像素的P相位数据读取完成的情况下开始D相位数据的写入。这使得能够以更高的速度摄像。
<9.数据存储部和时间码传输部的第五配置示例>
图19是示出时间码传输部23和数据存储部52的第五配置示例的电路图。
图19中的时间码传输部23的第五配置与图18所示的第四配置类似。即，第五配置中的时间码传输部23包括用于时间码写入的写入时间码传输部602A和用于时间码读取的读取时间码传输部602B。
同时，在图19中的第五配置和图18中的第四配置之间对数据存储部52的配置进行比较，能够看到，在图18中的第四配置中，锁存控制部和位存储部均被划分为用于P相位数据和D相位数据的两部分。
在图19中的第五配置中，相比之下，位存储部被划分为用于时间码写入和时间码读取的两部分。
具体地，图19中的数据存储部52包括写入控制部611A、读取控制部611B、N个写入位存储部621A-1～612A-N和N个读取位存储部612B-1～612B-N。
基于来自比较电路51的输出信号VCO，写入控制部611A使从写入时间码传输部602A提供的时间码存储到写入位存储部612A-1～612A-N中。
写入控制部611A包括两个串联连接的反相器621A和622A以及N个时间码输入电路623A-1～623A-N。
两个反相器621A和622A将来自比较电路51的输出信号VCO和输出信号VCO的反转信号提供到写入位存储部612A。两个反相器621A和622A提供与上述第一到第四配置中的反相器281和282的功能类似的功能。
N个时间码输入电路623A-1～623A-N均包括与上述第一到第四配置中的双向缓冲电路371-1～371-N的时间码写入侧的缓冲电路相同的缓冲电路381。缓冲电路381连接于写入时间码传输部602A中的预定D-F/F 351。在提供有高电平写入控制信号WR的同时，缓冲电路381向写入位存储部612A提供从D-F/F 351提供的时间码。
写入位存储部612A-1～621A-N分别连接于读取位存储部612B-1～612B-N。写入位存储部612A-1～612A-N以适当的定时方式将其中存储的时间码传输到读取位存储部612B-1～612B-N。
读取位存储部612B-1～612B-N基于输入时钟信号CLK和xCLK以预定时序获取并存储来自写入位存储部612A-1～612A-N的时间码。
基于用于控制读取时序的WORD信号，读取控制部611B读取作为在读取位存储部612B-1～612B-N中存储的A/D转换像素数据的时间码。读取控制部611B将读取时间码输出到读取时间码传输部602B。
读取控制部611B包括两个串联连接的反相器621B和622B以及N个时间码输出电路623B-1～623B-N。两个反相器621B和622B将用于控制读取时序的WORD信号和WORD信号的反转信号提供到读取位存储部612B-1～612B-N。
N个时间码输出电路623B-1～623B-N均包括与上述第一到第四配置中的双向缓冲电路371-1～371-N的时间码读取侧的反相电路相同的反相电路382。反相电路382连接于读取时间码传输部602B中的预定D-F/F351。在提供有高电平读取控制信号RD的同时，反相电路382将存储在读取位存储部612B-1～612B-N中的时间码(A/D转换像素数据)提供到读取时间码传输部602B中的D-F/F 351。
在下文中，参照图20说明写入位存储部612A-n和读取位存储部612B-n的具体配置。
图20中的图A是写入位存储部612A-n和读取位存储部612B-n的常规电路图。
如图8中的位存储部242-n，写入位存储部612A-n包括传输门631和锁存存储部632。
传输门631包括NMOS晶体管N1和PMOS晶体管P1。锁存存储部632包括静态锁存电路，静态锁存电路包括NMOS晶体管N2～N4和PMOS晶体管P2～P4。晶体管的连接和提供到晶体管的输入信号与图8中的位存储部242-n的情况类似。
在时间码写入操作中，传输门631在输出信号VCO(图20中的输入L)为High时导通，并且在输入信号VCO为Low时阻断。锁存存储部632的反馈(与输入QW相对的输出xQW)在输出信号VCO为High时阻断并且在输出信号VCO为Low时导通。因此，锁存存储部632在输出信号VCO为High时进入写入状态(透明状态)以具有写入其中的第n位时间码，锁存存储部632在输出信号VCO为Low时进入保持状态(锁存状态)，以保持经由时间码输入电路623A-n写入其中的时间码(图19)。
读取位存储部612B-n包括传输门641、锁存存储部642和传输门643。
传输门641包括NMOS晶体管N5和PMOS晶体管P5。
锁存存储部642包括静态锁存电路，静态锁存电路包括NMOS晶体管N6～N8和PMOS晶体管P6～P8。
传输门643包括NMOS晶体管N9和PMOS晶体管P9。
用于控制从写入位存储部612A-n到读取位存储部612B-n的时间码传输的时序的时钟信号CLK被提供到传输门641中的NMOS晶体管N5的栅极和锁存存储部642中的PMOS晶体管P6的栅极。时钟信号CLK的反转信号xCLK被提供到传输门641中的PMOS晶体管P5的栅极和锁存存储部642中的NMOS晶体管N6的栅极。
在读取位存储部612B-n中，传输门641在输入时钟信号CLK为High时导通。这使得在写入位存储部612A-n的锁存存储部632中存储的时间码被传输并保持到锁存存储部642中。
用于控制读取时序的WORD信号(图20中的输入T)被提供到传输门643中的NMOS晶体管N9的栅极。WORD信号的反转信号被提供到传输门643中的PMOS晶体管P9的栅极。
传输门643仅在高电平WORD信号被输入时导通。这使得保持在锁存存储部642中的时间码经由时间码输出电路623B-n输出到读取时间码传输部602B(图19)。
图20中的图B示出了写入位存储部612A-n和读取位存储部612B-n的常规晶体管布图。
如图20中的图B所示，写入位存储部612A-n和读取位存储部612B-n形成为使得PMOS晶体管P1～P9布置在单一列中并且使得NMOS晶体管N1～N9与其相邻地布置在单一列中。用于传输写入时间码W_DATA和读取时间码R_DATA的配线被另一相邻的簇U共用。
在下文中，参照图21说明时间码传输部23和数据存储部52的上述第一到第五配置的特征。
图21示出了用于向上述第一到第五配置中的一些像素写入或者从中读取P相位数据和D相位数据的时间码传输操作，该图的水平方向表示时间轴。
图21中的图A示出了第一和第二配置(图8和图15)中的时间码传输部23和数据存储部52的时间码传输操作。
图21中的图B示出了第三配置(图16)中的时间码传输部23和数据存储部52的时间码传输操作。
图21中的图C示出了第四配置(图18)中的时间码传输部23和数据存储部52的时间码传输操作。
图21中的图D示出了第五配置(图19)中的时间码传输部23和数据存储部52的时间码传输操作。
在图21中，具有不同的括号内数字的时间数据(P相位数据或者D相位数据)表示不同像素的时间数据。用于P相位数据的写入时间短于用于D相位数据的写入时间。P相位数据和D相位数据的读取时间相等，或者取决于系统，P相位数据或D相位数据的读取时间短于另一类型的数据的读取时间。注意，在图21中的图A到图D中，粗虚线均表示由单个移位寄存器341构成的单个时间码传输路径。
在时间码传输部23和数据存储部52的第一和第二配置中，仅存在一个用于时间码传输部23的时间码传输路径。为此，如图21中的图A所示，串行地执行P相位数据的写入、P相位数据的读取、D相位数据的写入和D相位数据的读取。换句话说，直到上级写入或读取操作完成时，才能执行下级写入或读取操作。
在第一和第二配置中，从P相位数据被写入到单个像素直到从中完全读取D相位数据所需的时间是图21中的图A所示的时间T1。
相比之下，在第三配置中，如图21中的图B所示，P相位数据和D相位数据沿着分开的时间码传输路径传输。因此，在P相位数据的写入一完成时，D相位数据的写入能够在不需要等待P相位数据的读取完成的情况下立即开始。
从P相位数据被写入到单个像素直到从其中完全读取D相位数据所需的时间是图21中的图B所示的时间T2，时间T2短于第一和第二配置中的时间T1。因此，第三配置使得能够以高于第一或第二配置的速度进行摄像。
另外，因为获得P相位数据和获得D相位数据之间的时间间隔缩短，所以改善了CDS处理时的噪声消除效果。
如第三配置那样，第四配置允许P相位数据和D相位数据经由如图21中的图C所示的分开的时间码传输路径传输。因此，在P相位数据的写入一完成时，D相位数据的写入能够在不需要等待P相位数据的读取完成的情况下立即开始。
从P相位数据被写入到单个像素直到从其中完全读取D相位数据所需的时间是时间T2，时间T2短于时间T1。因此，能以更高的速度进行摄像。
另外，因为获得P相位数据和获得D相位数据之间的时间间隔缩短，所以改善了CDS处理时的噪声消除效果。
第三配置和第四配置之间的区别在于：使用单个时间码传输路径传输的时间码在第三配置中被划分为用于P相位数据和D相位数据，而时间码在第四配置中被划分为用于写入和读取。因此，在第四配置中，写入P相位数据时的时间码和写入D相位数据时的时间码经过相同的时间码传输路径。
CDS处理要求在写入P相位数据时的时间码和写入D相位数据时的时间码之间存在高相关性。
因为时间码传输路径相对长，所以时间码的到达时间可以根据寄生CR和晶体管特性的变化而变化。因此，第三配置要求其电路尺寸和电路布置被设计成能够忽略这种变化。
相比之下，在第四配置中，写入P相位数据时的时间码和写入D相位数据时的时间码经过相同的时间码传输路径。因此，第四配置由于使用不同的时间码传输路径而不需要考虑时间码到达时间的变化。
因此，第四配置使得写入P相位数据时的时间码和写入D相位数据时的时间码之间的相关性能够高于第三配置。
在第五配置的情况下，两个时间码传输路径的工作方式与图21中的图D所示的第四配置的两个时间码传输路径的工作方式相同。在写入位存储部612A将时间码传输到读取位存储部612B时切换时间码传输路径。
第五配置使得写入P相位数据时的时间码和写入D相位数据时的时间码之间的相关性仍能够高于第四配置。如图19所示，其原因在于共用用于从比较电路51发送输出信号VCO所沿的路径。
另外，数据存储部52的内部被划分为用于时间码写入和时间码读取。这简化了电路配置，减少了所涉及的元件数量，并且减小了电路面积。
<10.数据存储部和时间码传输部的第六配置示例>
图22是示出时间码传输部23和数据存储部52的第六配置示例的电路图。
图22中的第六配置被设置成使得图19中的第五配置的数据存储部52中的读取位存储部612B-1～612B-N和读取控制部611B被划分成用于P相位数据和D相位数据。
即，在图22中的第六配置中，图19中的第五配置的数据存储部52中的读取位存储部612B-1～612B-N和读取控制部611B被替换为用于P相位数据的P相位位存储部612BP-1～612BP-N、P相位读取控制部611BP、用于D相位数据的D相位位存储部612BD-1～612BD-N和D相位读取控制部611BD。
另外，在时间码传输部23中，在图19中的第五配置中的用于时间码读取的读取时间码传输部602B被替换为用于P相位数据的P相位时间码传输部602BP和用于D相位数据的D相位时间码传输部602BD。在该配置中，时间码传输部23总共具有三个包括写入时间码传输部602A的时间码传输路径。图22示出了由于空间不足而被划分为左部分和右部分的时间码传输部23。
图22中的第六配置的其余部分与图19中的第五配置类似。
图23示出了图22中的写入位存储部612A-n、P相位位存储部612BP-n和D相位位存储部612BD-n的具体配置示例。
写入位存储部612A-n具有与图20所示的配置相同的配置，因此将不再进一步讨论。
P相位位存储部612BP-n和D相位位存储部612BD-n均具有与图20所示的读取位存储部612B-n的配置相同的配置，该配置被设计成用于P相位数据并且用于D相位数据。
具体地，D相位位存储部612BD-n包括与图20中的读取位存储部612B-n中的PMOS晶体管和NMOS晶体管相同的PMOS晶体管P5～P9和NMOS晶体管N5～N9以及作为用于D相位数据的传输门641、锁存存储部642和传输门643的传输门641D、锁存存储部642D和传输门643D。
P相位位存储部612BP-n包括与图20中的读取位存储部612B-n中的PMOS晶体管P5～P9和NMOS晶体管N5～N9相应的PMOS晶体管P10～P14和NMOS晶体管N10～N14。P相位位存储部612BP-n还包括与图20中的读取位存储部612B-n中的传输门641、锁存存储部642和传输门643相应的用于P相位数据的传输门641P、锁存存储部642P和传输门643P。
除工作方式针对P相位数据和D相位数据分别执行之外，P相位位存储部612BP-n和D相位位存储部612BD-n的工作方式与图20所示的读取位存储部612B-n的工作方式相同。
图24示出了图23中的写入位存储部612A-n、P相位位存储部612BP-n和D相位位存储部612BD-n的晶体管布置示例。
在图24中，由虚线包围的每个区域相应于单个写入位存储部621A-n、单个P相位位存储部612BP-n和单个D相位位存储部612BD-n。因此，在图24中，两个写入位存储部621A-n、两个P相位位存储部612BP-n和两个D相位位存储部612BD-n彼此相邻地布置。用于发送写入时间码W_DATA以及读取时间码P_DATA和D_DATA的配线被另一相邻的簇U共用。
在下文中，将参照图25说明时间码传输部23和数据存储部52在第五配置和第六配置之间的区别。
图25中的图A再次示出了图21中的图D所示的第五配置中的时间码传输操作。
图25中的图B示出了第六配置中的时间码传输操作。
例如，假设P相位数据的写入(2)一完成时，期望通过将时间码传输到另一时间码传输路径而立即开始P相位数据的读取操作。然而，如图25中的图A所示，此时，在第五配置的情况下，需要等待D相位数据的读取(1)完成才能够传输时间码。
例如，相比之下，在第六配置的情况下，P相位数据的写入(2)一完成时，无论D相位数据的读取(1)如何，都能够通过将时间码传输到用于P相位数据的时间码传输路径而立即开始读取操作。这是因为，如图25中的图B所示，用于读取D相位数据的时间码传输路径不同于用于读取P相位数据的时间码传输路径。因此，读取用于D相位数据的时间码的操作和读取用于P相位数据的时间码的操作在一段时间内部分重合。
因此，当从P相位数据被写入到单个像素直到从其中完全读取D相位数据所需的时间是时间T2时，写入和读取操作之间的部分重叠缩短了单幅图像的摄像时间。因此，第六配置使得能够以仍高于第五配置的速度进行摄像。
第六配置也能够实现图26所示的操作。
在图25的图B中，P相位数据的写入(1)一完成时，例如，通过将时间码传输到在底部示出的P相位数据时间码传输路径，P相位读取控制部611BP立即开始P相位数据的读取(1)。
相比之下，在图26中，例如，P相位数据的写入(1)一完成时，P相位读取控制部611BP等待通过P相位位存储部612BP-1～612BP-N开始D相位数据的读取(1)。与D相位数据的读取(1)开始的时序同步，P相位读取控制部611BP开始P相位数据的读取(1)。因此，P相位读取控制部611BP以并行地传输同一像素的P相位数据和D相位数据的方式来控制读取时序。
在图25中的图B所示的驱动中，输出部28需要具有暂时存储用于执行CDS处理的P相位数据的帧存储器。相比之下，在图26所示的驱动中，同一像素的P相位数据和D相位数据被同时传输，以便无延迟地执行CDS处理。这省去了对用于暂时存储P相位数据的帧存储器的需要。
然而，应当注意的是，在诸如图26所示的驱动中，以(大致)相同的时序执行经由P相位时间码传输部602BP(时间码传输路径)的P相位数据的传输和经由D相位时间码传输部602BD(时间码传输路径)的D相位数据的传输。这能够导致操作电流增大，并且反过来能够引起电源电压下降。
因此，如图27所示，时间码传输部23执行P相位数据的传输和D相位数据的传输。
图27的上半部分示出了经由P相位时间码传输部602BP(时间码传输路径)的P相位数据的传输的时序。图27的下半部分示出了经由D相位时间码传输部602BD(时间码传输路径)的D相位数据的传输的时序。
经由P相位时间码传输部602BP的数据传输的流动和经由D相位时间码传输部602BD的数据传输的流动与图14中的数据传输的流动相同，因此不进行进一步讨论。假设诸如在列方向上排列的簇U的数量和在每个簇U中的像素的数量等条件也类似于图14中的条件。
时间码传输部23使得P相位时间码传输部602BP和D相位时间码传输部602BD以互补的方式执行移位时钟操作。更具体地，在D相位时间码传输部602BD通过移位时钟来执行D相位数据传输操作的同时，P相位读取控制部611BP基于读取控制信号P-RD将P相位数据(A/D转换像素数据)的时间码存储到P相位时间码传输部602BP中的D-F/F 351中。另外，在P相位时间码传输部602BP通过移位时钟执行P相位数据传输操作的同时，D相位读取控制部611BD基于读取控制信号D-RD将D相位数据(A/D转换像素数据)的时间码存储到D相位时间码传输部602BD中的D-F/F 351中。
如上所述，在以互补方式执行P相位数据的传输和D相位数据的传输时，操作P相位时间码传输部602BP和D相位时间码传输部602BD，使得二者间存在时间差。这抑制了操作电流的增大。
应当注意的是，也能够通过上述第一到第五配置中的多个时间码传输部23执行上述的互补时间码传输操作。例如，采用图19所示的第五配置的固态摄像装置1能够使像素阵列部22内的相邻时间码传输部23中的读取时间码传输部602B以互补的方式执行移位时钟操作。
<11.数据存储部和时间码传输部的第七配置示例>
图28是示出时间码传输部23和数据存储部52的第七配置示例的电路图。
图28中的第七配置在数据存储部52方面与图22中的第六配置相同，但在时间码传输部23方面与第六配置不同。
图22中的第六配置中的时间码传输部23包括写入时间码传输部602A、P相位时间码传输部602BP和D相位时间码传输部602BD，而图28中的第七配置中的时间码传输部23包括写入时间码传输部602A和读取时间码传输部602BX。
换句话说，第六配置中的P相位时间码传输部602BP和D相位时间码传输部602BD被集成到读取时间码传输部602BX中。读取时间码传输部602BX包括N个移位寄存器341BX-1～341BX-N和时钟提供电路342BX。
然而，与第六配置中的P相位读取控制部611BP和D相位读取控制部611BD相比，读取时间码传输部602BX在每个移位寄存器341中具有不同数量的D-F/F 351.
具体地，读取时间码传输部602BX的移位寄存器341BX中的D-F/F 351的数量是第六配置中的P相位读取控制部611BP和D相位读取控制部611BD的移位寄存器341B中的D-F/F351的数量的两倍。P相位读取控制部611BP和D相位读取控制部611BD以交替传输同一像素的P相位数据和D相位数据的方式连接到移位寄存器341BX中的D-F/F 351。换句话说，与连接于P相位读取控制部611B中的时间码输出电路623B的D-F/F 351相邻的D-F/F 351连接于D相位读取控制部611BD中的时间码输出电路623B。
上述第七配置使得读取时间码传输部602BX交替传输P相位数据和D相位数据。这使得输出部28能够在不需要用于暂时存储P相位数据的帧存储器的情况下无延迟地执行CDS处理。
就电路面积而言，用于P相位数据的P相位时间码传输部602BP和用于D相位数据的D相位时间码传输部602BD难以通过与图22中的第六配置类似的方式进行布置，在此情况下第七配置是有利的。
<12.多基板配置：示例1>
上述说明假设固态摄像装置1形成在单个半导体基板11上。可替代地，固态摄像装置1能够使其电路以分布在多个半导体基板11上的方式形成。
图29是示出两个半导体基板(即，上基板11A和下基板11C)如何一个堆叠在另一个上以构成固态摄像装置1的概念图。
在上基板11A上至少形成有包括光电二极管121的像素电路41。在下基板11C上至少形成有用于存储时间码的数据存储部52和时间码传输部23。上基板11A和下基板11C通过诸如Cu-Cu接合等的金属接合彼此接合。
图30示出了在上基板11A和下基板11C中的每一者上形成的常规电路配置。
在上基板11A上形成有像素电路41和ADC 42中的差分输入电路61的晶体管81、82和85的电路。在下基板11C上形成有ADC42的除晶体管81、82和85之外的电路和时间码传输部23。
<13.多基板配置：示例2>
图29和图30示出了固态摄像装置1包括两个半导体基板11的示例，然而，或者也可使用三个半导体基板来构成固态摄像装置1。
图31是示出三个半导体基板(即，上基板11A、中基板11B和下基板11C)如何一个堆叠在另一个上以形成固态摄像装置1的概念图。
在上基板11A上形成有包括光电二极管121的像素电路41和比较电路51的至少部分的电路。在下基板11C上至少形成有用于存储时间码的数据存储部52和时间码传输部23。在中基板11B上形成有比较电路51的未布置在上基板11A上的其余电路。上基板11A和中基板11B通过诸如Cu-Cu接合等的金属接合彼此接合，并且中基板11B和下基板11C也以相同的方式接合到一起。
图32示出了使用三个半导体基板11构成固态摄像装置1的情况下的电路配置示例。
在图32的示例中，布置在上基板11A上的电路与图30所示的上基板11A上的电路相同。在中基板11B上布置有比较电路51的其余电路。在下基板11C上布置有数据存储部52和时间码传输部23。
<14.电子设备的应用示例>
本发明不限于应用于固态摄像装置。即，本发明能够应用于在其图像获取部(光电转换部)中使用固态摄像装置的所有类型的电子设备，例如，包括数码静态照相机和摄像机的摄像装置、具有摄像功能的便携式终端设备和在其图像获取部中使用固态摄像装置的复印机。固态摄像装置可形成为单芯片或者以将摄像部和信息处理部或光学组件集成在封装件中的具有摄像功能的模块的方式形成。
图33是示出作为采用本发明的电子设备的摄像装置的配置示例的框图。
图33中的摄像装置800包括具有一组透镜的光学部801、采用图1中的固态摄像装置1的配置的固态摄像装置(摄像器件)802和作为相机信号处理电路的DSP(数字信号处理器)电路803。摄像装置800还包括帧存储器804、显示部805、记录部806、操作部807和电源部808。DSP电路803、帧存储器804、显示部805、记录部806、操作部807和电源部808经由总线809相互连接。
光学部801从被摄体捕捉入射光(摄像光)并且在固态摄像装置802的摄像平面上形成其图像。固态摄像装置802将通过光学部801在摄像平面上形成图像的入射光的强度转换成电信号，电信号被输出为像素信号。此处，用作固态摄像装置802的可以是图1中的固态摄像装置1，即，包括用于在像素信号进行A/D转换时提高判定速度并同时降低能耗的比较电路51和用于实现高速操作的时间码传输部23的固态摄像装置。
显示部805可以是诸如液晶显示面板或有机EL(电致发光)板等的面板型显示装置。显示部805显示由固态摄像装置802捕捉的移动或静态图像。记录部806记录由固态摄像装置802捕捉的动态图像或静态图像，以记录诸如硬盘或半导体存储器等的媒体。
在使用者操作时，操作部807发出关于摄像装置800具有的各种功能的操作指令。根据需要，电源部808向作为供能目标的DSP电路803、帧存储器804、显示部805、记录部806和操作部807提供变化的操作功率。
如上所述，在采用上述配置中的任一者的固态摄像装置1用作固态摄像装置802时，提高了A/D转换的判定速度，并且该装置以高速度操作。这转化为诸如摄像机、数字静态照相机或者用于例如移动电话等的移动装置的相机模块等的摄像装置800的高速摄像和能耗降低。
在上文中说明了比较电路51和ADC 42是包含在固态摄像装置1中的组件。可替代地，这些组件均可以是单独销售的产品(比较器、A/D转换器)。
本发明不仅能够应用于固态摄像装置，而且能够应用于布置有其它集成半导体电路的所有类型的半导体装置。
本发明的实施例不限于上述实施例。可在本发明的精神和范围内以各种方式修改、改变或者改进实施例。
已经说明了上述实施例的电路配置以电子作为电荷。可替代地，根据本发明，电路配置也能够设计成以空穴作为电荷。即使当晶体管极性在其中(在NMOS晶体管和PMOS晶体管之间)反转时，也能够实现上述电路配置中的每一者。在这种情况下，输入至晶体管的控制信号在高电平和低电平之间切换。
已经说明了：在上述实施例的每一者中，参考信号REF为电平(电压)随时间单调降低的斜坡信号。可替代地，参考信号REF可以是电平(电压)随时间单调增加的斜坡信号。
已经说明了：在上述实施例的每一者中，单个ADC 42在采用共用方案的情况下被四个像素21共用。可替代地，一些其它数量的(例如，8个)像素21也可共用每个ADC 42。
作为另一替代方案，一些或全部上述实施例的适当组合均能够用作本发明的实施例。也能够通过适当地组合本发明的除上述实施例之外的其它实施例来实现实施例。
在图1中，时间码生成部26布置在图的上部，并且输出部28布置在图的下部。可替代地，时间码生成部26和输出部28能够被交替地布置成使得时间码可在水平方向上彼此相邻的簇U之间在相反的垂直方向上传输。例如，对于在水平方向上从DAC 25计数为奇数个数的簇U，时间码生成部26布置在上部并且输出部28布置在下部，使得时间码能够从上向下传输。对于在水平方向上从DAC 25计数为偶数个数的簇U，时间码生成部26布置在下部并且输出部28布置在上部，使得时间码能够从下向上传输。这些布置防止了时间码生成部26和输出部28的电路局部拥塞。
应当注意的是，该说明书中说明的有益效果仅是示例，并且对本发明不是限制性的。也可以存在从本说明书得出的并且未涵盖在本说明书中的其它的有益效果。
应当注意的是，本发明可优选地按如下配置实现。
(1)一种固态摄像装置，其包括：
A/D转换器；和
多个时间码传输部，
其中，A/D转换器包括：
差分输入电路，其以第一电源电压操作并且在像素信号的电压高于参考信号的电压时输出信号；
正反馈电路，其以低于第一电源电压的第二电源电压操作，并且基于来自差分输入电路的输出信号，加速表示像素信号和参考信号之间的电压比较结果的比较结果信号反转的转变速率；
电压转换电路，其用于将来自差分输入电路的输出信号转换成相应于第二电源电压的信号；和
数据存储部，其用于存储在比较结果信号反转时的时间码，并且，
多个时间码传输部均包括用于传输时间码的移位寄存器。
(2)根据上述段落(1)所述的固态摄像装置，其中，多个时间码传输部包括用于将写入的时间码传输到数据存储部的写入时间码传输部和用于传输从数据存储部读取的时间码的读取时间码传输部。
(3)根据上述段落(2)所述的固态摄像装置，其中，多个时间码传输部包括多个读取时间码传输部。
(4)根据上述段落(3)所述的固态摄像装置，其中，多个读取时间码传输部包括：用来传输用于从数据存储部读取的P相位数据的时间码的P相位时间码传输部和用来传输用于从数据存储部读取的D相位数据的时间码的D相位时间码传输部。
(5)根据如上段落(4)所述的固态摄像装置，
其中，数据存储部包括用来存储用于P相位数据的时间码的P相位数据存储部和用来存储用于D相位数据的时间码的D相位数据存储部；
P相位时间码传输部传输用于被写入P相位数据存储部中的P相位数据的时间码；并且，
D相位时间码传输部传输用于被写入D相位数据存储部中的D相位数据的时间码。
(6)根据上述段落(5)所述的固态摄像装置，其中，以与D相位时间码传输部传输用于D相位数据的时间码的时序相同的时序，P相位时间码传输部传输用于被写入P相位数据存储部的P相位数据的时间码。
(7)根据上述段落(5)所述的固态摄像装置，其中，P相位时间码传输部以与D相位时间码传输部执行移位寄存器上的移位时钟互补的方式执行移位寄存器上的移位时钟。
(8)根据上述段落(2)所述的固态摄像装置，其中，读取时间码传输部交替地传输用于P相位数据的时间码和用于D相位数据的时间码。
(9)根据上述段落(1)所述的固态摄像装置，其中，多个时间码传输部包括用来传输用于P相位数据的时间码的P相位时间码传输部和用来传输用于D相位数据的时间码的D相位时间码传输部。
(10)根据上述段落(2)到(6)中的任一段所述的固态摄像装置，其中，数据存储部包括用于存储从写入时间码传输部提供的时间码的写入数据存储部和用于存储被提供到读取时间码传输部的时间码的读取数据存储部。
(11)根据上述段落(2)到(6)中的任一段所述的固态摄像装置，其中，数据存储部包括用来存储从写入时间码传输部提供的时间码的写入数据存储部、用来存储用于P相位数据的时间码的P相位数据存储部和用来存储用于D相位数据的时间码的D相位数据存储部。
(12)根据上述段落(1)所述的固态摄像装置，其中，数据存储部包括用来存储用于P相位数据的时间码的P相位数据存储部和用来存储用于D相位数据的时间码的D相位数据存储部。
(13)根据上述段落(12)所述的固态摄像装置，还包括：
双向缓冲器，其用于切换数据存储部上的时间码的写入操作和读取操作。
(14)根据上述段落(1)到(13)中的任一段所述的固态摄像装置，其中，移位寄存器包括多个D-F/F，该多个D-F/F均在输入时钟信号具有预定值时设置为高阻抗状态。
(15)根据上述段落(1)到(14)中的任一段所述的固态摄像装置，其中，A/D转换器由多个像素共用。
(16)根据上述段落(1)到(14)中任一段所述的固态摄像装置，其中，为每个像素布置有A/D转换器。
(17)根据上述段落(1)到(16)中任一段所述的固态摄像装置，其还包括：多个半导体基板。
(18)用于驱动固态摄像装置的方法，固态摄像装置具有A/D转换器和多个时间码传输部，A/D转换器包括具有以第一电源电压操作的差分输入电路、以低于第一电源电压的第二电源电压操作的正反馈电路、电压转换电路的比较器以及数据存储部，多个时间码传输部均包括移位寄存器，
该方法包括：
使差分输入电路在像素信号的电压高于参考信号的电压时输出信号；
使电压转换电路将来自差分输入电路的输出信号转换成相应于第二电源电压的信号；
使正反馈电路基于由电压转换电路转换的差分输入电路的输出信号加速表示像素信号和参考信号之间的电压比较结果的比较结果信号反转的转变速率；
使数据存储部存储在比较结果信号反转时的时间码；和
使多个时间码传输部中的每一者传输时间码。
(19)一种电子设备，其包括：
具有A/D转换器和多个时间码传输部的固态摄像装置，
其中，A/D转换器包括：
差分输入电路，其以第一电源电压操作并且在像素信号的电压高于参考信号的电压时输出信号；
正反馈电路，其以低于第一电源电压的第二电源电压操作，并且基于来自差分输入电路的输出信号加速表示像素信号和参考信号之间的电压比较结果的比较结果信号反转的转变速率；
电压转换电路，其用于将来自差分输入电路的输出信号转换成相应于第二电源电压的信号；和
数据存储部，其用于存储在比较结果信号反转时的时间码，并且，
多个时间码传输部均包括用于传输时间码的移位寄存器。
[附图标记列表]
1 固态摄像装置
21 像素
22 像素阵列部
23 时间码传输部
26 时间码生成部
28 输出部
41 像素电路
42 ADC
51 比较电路
52 数据存储部
61 差分输入电路
62 电压转换电路
63 正反馈电路
71 锁存控制电路
72 锁存存储部
81～86、91 晶体管
101～105 晶体管
242P-1～242P-N P相位位存储部
241D-1到242D-N D相位位存储部
341 移位寄存器
342 时钟提供电路
351 D-F/F
371 双向缓冲电路
601P P相位时间码传输部
601D D相位时间码传输部
602A 写入时间码传输部
602B 读取时间码传输部
602BP P相位时间码传输部
602BD D相位时间码传输部
612A-1～612A-N 写入位存储部
612B-1～612B-N 读取位存储部
612BP-1～612BP-N P相位位存储部
612BD-1～612BD-N D相位位存储部
800 摄像装置
802 固态摄像装置。

Claims (10)

1.一种固态摄像装置，其包括：
A/D转换器；和
多个时间码传输部，
其中，所述A/D转换器包括：
差分输入电路，其设置成以第一电源电压操作并且在像素信号的电压高于参考信号的电压时输出信号；
正反馈电路，其设置成以低于所述第一电源电压的第二电源电压操作，并且，基于来自所述差分输入电路的所述输出信号，加速转变速率，表示所述像素信号和所述参考信号之间的电压比较结果的比较结果信号以所述转变速率被反转；
电压转换电路，其设置成用于将来自所述差分输入电路的所述输出信号转换成相应于所述第二电源电压的信号；和
数据存储部，其设置成用于存储在所述比较结果信号反转时的时间码，并且，
所述多个时间码传输部均包括用于传输所述时间码的移位寄存器，
其中，所述多个时间码传输部包括用来传输用于P相位数据的所述时间码的P相位时间码传输部以及用来传输用于D相位数据的所述时间码的D相位时间码传输部。
2.根据权利要求1所述的固态摄像装置，其中，所述数据存储部包括用来存储用于P相位数据的所述时间码的P相位数据存储部以及用来存储用于D相位数据的所述时间码的D相位数据存储部。
3.根据权利要求2所述的固态摄像装置，还包括：
双向缓冲器，其用于切换所述数据存储部上的所述时间码的写入操作和读取操作。
4.根据权利要求1～3中任一项所述的固态摄像装置，其中，所述移位寄存器包括多个D型触发器，所述多个D型触发器均在输入时钟信号具有预定值时设置为高阻抗状态。
5.根据权利要求1～3中任一项所述的固态摄像装置，其中，所述A/D转换器被多个像素共用。
6.根据权利要求1～3中任一项所述的固态摄像装置，其中，每个像素布置有所述A/D转换器。
7.根据权利要求1～3中任一项所述的固态摄像装置，其还包括多个半导体基板。
8.根据权利要求1或2所述的固态摄像装置，所述数据存储部包括与用于所述P相位数据的所述P相位时间码传输部相应的多个双向缓冲电路以及与用于所述D相位数据的所述D相位时间码传输部相应的多个双向缓冲电路。
9.一种用于驱动固态摄像装置的方法，所述固态摄像装置具有A/D转换器和多个时间码传输部，所述A/D转换器包括比较器和数据存储部，所述比较器具有以第一电源电压操作的差分输入电路、以低于所述第一电源电压的第二电源电压操作的正反馈电路和电压转换电路，所述多个时间码传输部均包括移位寄存器，
所述方法包括：
使所述差分输入电路在像素信号的电压高于参考信号的电压时输出信号；
使所述电压转换电路将来自所述差分输入电路的所述输出信号转换成相应于所述第二电源电压的信号；
基于由所述电压转换电路转换的所述差分输入电路的所述输出信号，使所述正反馈电路加速转变速率，表示所述像素信号和所述参考信号之间的电压比较结果的比较结果信号以所述转变速率被反转；
使所述数据存储部存储在所述比较结果信号反转时的时间码；和
使所述多个时间码传输部中的每一者传输所述时间码，
其中，所述多个时间码传输部包括用来传输用于P相位数据的所述时间码的P相位时间码传输部以及用来传输用于D相位数据的所述时间码的D相位时间码传输部。
10.一种电子设备，其包括：
固态摄像装置，其具有A/D转换器和多个时间码传输部，
其中，所述A/D转换器包括：
差分输入电路，其设置成以第一电源电压操作并且在像素信号的电压高于参考信号的电压时输出信号；
正反馈电路，其设置成以低于所述第一电源电压的第二电源电压操作，并且，基于来自所述差分输入电路的所述输出信号，加速转变速率，表示所述像素信号和所述参考信号之间的电压比较结果的比较结果信号以所述转变速率被反转；
电压转换电路，其设置成用于将来自所述差分输入电路的所述输出信号转换成相应于所述第二电源电压的信号；和
数据存储部，其设置成用于存储在所述比较结果信号反转时的时间码，并且
所述多个时间码传输部均包括用于传输所述时间码的移位寄存器，
其中，所述多个时间码传输部包括用来传输用于P相位数据的所述时间码的P相位时间码传输部以及用来传输用于D相位数据的所述时间码的D相位时间码传输部。
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