KR20210133968A - 촬상 장치 - Google Patents

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KR20210133968A
KR20210133968A KR1020217028025A KR20217028025A KR20210133968A KR 20210133968 A KR20210133968 A KR 20210133968A KR 1020217028025 A KR1020217028025 A KR 1020217028025A KR 20217028025 A KR20217028025 A KR 20217028025A KR 20210133968 A KR20210133968 A KR 20210133968A
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료헤이 카와사키
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

복수의 화소 각각은, 수광한 광에 따른 전하를 발생시키는 수광 소자(100)와, 수광 소자에 의해 발생된 전하에 따른 아날로그 신호를 출력하는 화소 회로(11)와, 화소 회로로 출력된 아날로그 신호를, 계단 형상으로 전압이 변화되는 참조 신호에 기초하여 디지털 신호로 변환하는 변환 회로(12)를 포함한다. 참조 신호로서, 생성부(5)는, 복수의 화소 중 제1 화소에 공급하기 위한 제1 참조 신호와, 복수의 화소 중 제1 화소와 다른 제2 화소에 공급하기 위한 제2 참조 신호를 생성한다. 복수의 화소 중 제1 화소에 대해, 제1 참조 신호가 제1 배선(1031a)을 통해 공급되고, 복수의 화소 중 제1 화소와 다른 제2 화소에 대해, 제2 참조 신호가 제2 배선(103lb)을 통해 공급된다.

Description

촬상 장치
본 발명은, 촬상 장치에 관한 것이다.
수광한 광을 광전 변환에 의해 아날로그 신호로 변환하는 수광 소자를 포함하는 화소가 행렬 형상으로 배치된 화소 어레이가 알려져 있다. 이 화소 어레이에 대해, 각 화소로부터 판독된 아날로그 신호에 의한 화소 신호를 디지털 신호에 의한 화소 신호로 변환하는 AD(Analog to Digital) 변환기를 각 화소에 내장된 구성(화소 내 ADC라고 부름)이 제안되고 있다.
화소 내 ADC로서는, 시간에 따라 계조를 따라 전압값이 변화되는 램프 신호를 사용한 싱글 슬로프형의 ADC가 사용되는 것이 일반적이다. 이 싱글 슬로프형의 ADC에서는, 화소 어레이의 각 화소에 공통으로 램프 신호를 생성시켜, 이 램프 신호의 생성과 함께 카운터를 작동시킨다. 비교기에 의해, 램프 신호의 전압과 화소로부터 판독된 화소 신호의 전압을 비교한다. 비교기는, 이 전압의 고저 관계가 반전된 시점에서 출력을 반전시켜 카운터를 정지시키고, 시간 정보를 출력한다. 이 시간 정보를 디지털 코드로 변환하여, 디지털 신호로 변환된 화소 신호를 얻는다.
특허문헌 1: 일본특허공개 2013-055589호 공보 특허문헌 2: 일본특허공개 2018-186478호 공보
화소 어레이에 포함되는 각 화소로부터 판독한 화소 신호에 대한 AD 변환을 싱글 슬로프형의 화소 내 ADC를 사용하여 행하는 구성에 있어서, 예를 들면 면 내의 휘도 분포가 평탄한 경우에는, 비교기의 출력이 동시 반전을 일으킨다. 그 때문에, 해당 화소 어레이의 전체에 있어서의 순시 전류의 증대가 염려된다.
본 개시는, 화소 어레이에 있어서의 순시 전류의 억제가 가능한 촬상 장치를 제공하는 것을 목적으로 한다.
본 개시에 따른 촬상 장치는, 수광한 광에 따라 광전 변환에 의해 전하를 발생시키는 수광 소자와, 수광 소자로부터 전하를 판독하고, 전하에 따른 아날로그 신호를 출력하는 화소 회로와, 아날로그 신호와, 전압이 시간에 따라 일정한 경사를 따라 계단 형상으로 변화되는 참조 신호를 비교한 비교 결과에 기초를 두어 아날로그 신호를 디지털 신호로 변환하는 변환 회로를 각각 포함하는 복수의 화소와, 참조 신호로서, 복수의 화소 중 제1 화소에 공급하기 위한 제1 참조 신호와, 복수의 화소 중 제1 화소와 다른 제2 화소에 공급하기 위한 제2 참조 신호를 생성하는 생성부와, 생성부와 제1 화소를 접속하는 제1 배선과, 생성부와 제2 화소를 접속하는 제2 배선을 구비하고, 제1 참조 신호가 제1 배선을 통해 제1 화소에 공급되고, 제2 참조 신호가 제2 배선을 통해 제2 화소에 공급된다.
도 1은 본 개시의 각 실시형태에 적용 가능한 촬상 장치의 일례의 구성을 나타내는 블록도이다.
도 2는 각 실시형태에 적용 가능한 화소의 구성예를 나타내는 블록도이다.
도 3은 각 실시형태에 적용 가능한 촬상 장치의 구조예를 나타내는 도면이다.
도 4a는 제1 반도체 칩에 있어서의 각 부의 배치예를 나타내는 도면이다.
도 4b는 제2 반도체 칩에 있어서의 각 부의 배치예를 나타내는 도면이다.
도 5a는 각 실시형태에 적용 가능한 화소 회로 및 ADC의 구성예를 나타내는 회로도이다.
도 5b는 각 실시형태에 적용 가능한 화소 회로 및 ADC의 구성예를 나타내는 회로도이다.
도 6은 각 실시형태에 적용 가능한 ADC 및 기억 회로의 동작을 설명하기 위한 도면이다.
도 7은 각 실시형태에 적용 가능한 화소 회로의 동작과 참조 신호와의 관계의 일례를 나타내는 도면이다.
도 8은 기존 기술에 의한 촬상 장치의 일례의 구성을 나타내는 도면이다.
도 9는 기존 기술에 있어서 DAC에 의해 출력되는 참조 신호의 예를 나타내는 도면이다.
도 10은 제1 실시형태에 따른 촬상 장치의 일례의 구성을 나타내는 도면이다.
도 11은 제1 실시형태에 따른 제1 오프셋에 대해 설명하기 위한 도면이다.
도 12는 제1 실시형태에 따른 제2 오프셋에 대해 설명하기 위한 도면이다.
도 13은 제1 실시형태의 제1 변형예에 따른 촬상 장치의 일례의 구성을 나타내는 도면이다.
도 14는 제1 실시형태의 제2 변형예에 의한 배선의 제1 예를 나타내는 도면이다.
도 15는 제1 실시형태의 제2 변형예에 의한 배선의 제2 예를 나타내는 도면이다.
도 16은 제1 실시형태의 제2 변형예에 의한 배선의 제3 예를 나타내는 도면이다.
도 17은 제2 실시형태에 따른 촬상 장치의 일례의 구성을 나타내는 도면이다.
도 18은 제2 실시형태에 적용 가능한, 제1 및 제2 참조 신호를 생성, 출력 가능한 회로의 제1 예를 나타내는 회로도이다.
도 19는 제2 실시형태에 적용 가능한, 제1 및 제2 참조 신호를 생성, 출력 가능한 회로의 제2 예를 나타내는 회로도이다.
도 20은 제2 실시형태에 적용 가능한, 제1 및 제2 참조 신호를 생성, 출력 가능한 회로의 제3 예를 나타내는 회로도이다.
도 21은 제3 실시형태에 따른 전자기기의 일례의 구성을 나타내는 블록도이다.
도 22는 본 개시의 기술을 적용한 촬상 장치의 사용예를 설명하는 도면이다.
도 23은 체내 정보 취득 시스템의 개략적인 구성의 일례를 나타내는 블록도이다.
도 24는 내시경 수술 시스템의 개략적인 구성의 일례를 나타내는 도면이다.
도 25는 카메라 헤드 및 CCU의 기능 구성의 일례를 나타내는 블록도이다.
도 26은 차량 제어 시스템의 개략적인 구성의 일례를 나타내는 블록도이다.
도 27은 차외 정보 검출부 및 촬상부의 설치 위치의 일례를 나타내는 설명도이다.
이하, 본 개시의 각 실시형태에 대해, 도면에 기초하여 상세하게 설명한다. 한편, 이하의 각 실시형태에 있어서, 동일한 부위에는 동일한 부호를 붙임으로써, 중복하는 설명을 생략한다.
(각 실시형태에 공통인 구성)
도 1은, 본 개시의 각 실시형태에 적용 가능한 촬상 장치의 일례의 구성을 나타내는 블록도이다. 도 1에 있어서, 촬상 장치(1000)는, 화소 어레이부(1)와, 수직 주사 회로(2)와, 수평 주사 회로(3)와, 타이밍 제어부(4)와, DAC(Digital to Analog Converter)(5)와, 시각 코드 발생 회로(6)와, 전체 제어부(7)와, 화상 처리부(8)를 포함한다.
화소 어레이부(1)는, 복수의 화소(10)를 포함한다. 또한, 화소(10)는, 수광 소자와, 화소 회로와, 변환 회로와, 기억부를 포함한다. 각각 상세한 것은 후술하지만, 수광 소자는, 광전 변환에 의해 수광한 광에 따른 전하를 발생시킨다. 화소 회로는, 수광 소자에서 발생된 전하를 판독하여 아날로그 신호로서 출력한다. 변환 회로는, 화소 회로로 출력된 아날로그 신호를, 참조 신호에 기초하여 디지털 신호인 화소 신호로 변환한다. 기억부는, 변환 회로에서 변환된 화소 신호를 기억한다. 화소(10)는, 나아가, 화소 신호에 대해, 노이즈 저감을 행하는 상관 이중 샘플링(CDS:Correlated Double Sampling) 처리를 실시하는 신호 처리 회로를 포함시켜도 된다.
화소 어레이부(1)에 있어서, 복수의 화소(10)는, 수평 방향(행 방향) 및 수직 방향(열 방향)의 행렬 형상의 배열로 배치된다. 화소 어레이부(1)에 있어서, 화소(10)의 행방향의 배열을 라인이라고 부른다. 이 화소 어레이부(1)에 있어서 소정 수의 라인으로부터 판독된 화소 신호에 의해, 1프레임의 화상(화상 데이터)이 형성된다. 예를 들면, 3000 화소×2000 라인으로 1프레임의 화상이 형성되는 경우, 화소 어레이부(1)는, 적어도 3000개의 화소(10)가 포함되는 라인을, 적어도 2000 라인, 포함한다.
수직 주사 회로(2)는, 후술하는 전체 제어부(7)의 제어에 따라, 각 화소(10)로부터 화소 신호를 판독할 때의 구동 펄스 등의 제어 신호를 생성하고, 화소 어레이부(1)의 행마다 공급한다. 수평 주사 회로(3)는, 전체 제어부(7)의 제어에 따라, 화소 어레이부(1)의 각 열을 소정의 순서로 선택하는 선택 조작을 행함으로써. 각 화소(10)에 있어서 기억부에 보유되는 각 화소 신호를 순차 출력한다. 수평 주사 회로(3)는, 예를 들면 시프트 레지스터나 어드레스 디코더 등을 사용하여 구성된다.
타이밍 제어부(4)는, 예를 들면 전체 제어부(7)의 제어에 따라, 촬상 장치(1000)의 각 부 동작을 제어하기 위한, 1 내지 복수 종류의 클럭 신호를 생성한다. 타이밍 제어부(4)에 의해 생성된 클럭 신호는, 수직 주사 회로(2) 및 수평 주사 회로(3)에 공급된다. 또한, 도시는 생략하지만, 타이밍 제어부(4)에 의해 생성된 클럭 신호는, DAC(5) 및 시각 코드 발생 회로(6)에도 공급된다.
DAC(5)는, 각 화소(10)에 있어서 변환 회로에서 사용되는 참조 신호를 생성한다. 예를 들면, DAC(5)는, 타이밍 제어부(4)로부터 공급되는 클럭 신호와, 전체 제어부(7)로부터 공급되는, 클럭 신호에 따라 값이 감소(또는 증가)하는 디지털 값에 기초하여 전압이 일정한 경사를 따라 계단 형상으로 강하(또는 상승)하는 참조 신호(RAMP 신호)를 생성한다. DAC(5)에 의해 생성된 참조 신호는, 화소 어레이부(1)에 공급되어, 화소 어레이부(1)에 포함되는 각 화소(10)에 전달된다.
한편, 이하에서는, 특히 기재된 없는 한, 참조 신호의 경사(전압의 강하 또는 상승)가 개시된 것을, 참조 신호가 개시되었다와 같이 기술한다. 마찬가지로, 참조 신호의 경사가 종료된 것을, 참조 신호가 종료되었다와 같이 기술한다.
시각 코드 발생 회로(6)는, 참조 신호에 있어서의 전압의 경사에 따른 시각 코드를 발생시킨다. 예를 들면, 시각 코드 발생 회로(6)는, 타이밍 제어부(4)로부터 클럭 신호가 공급되고, 전체 제어부(7)로부터 참조 신호의 시작을 나타내는 신호가 공급된다. 시각 코드 발생 회로(6)는, 참조 신호가 개시되면, 클럭 신호에 따라 카운트를 행하고, 카운트마다 시각을 나타내는 시각 코드를 발생시킨다. 시각 코드 발생 회로(6)가 발생한 시각 코드는, 화소 어레이부(1)에 공급되어, 각 화소(10)에 전달된다.
전체 제어부(7)는, 예를 들면 프로세서를 포함하고, 소정의 프로그램을 따라 이 촬상 장치(1000)의 전체 동작을 제어한다. 또한, 전체 제어부(7)는, 외부로부터 입력된 제어 신호에 따라 촬상 장치(1000)의 전체 동작을 제어할 수도 있다.
화상 처리부(8)는, 예를 들면 프레임 메모리를 포함하고, 수평 주사 회로(3)로부터 출력된 1프레임 분의 화소 신호를 기억한다. 화상 처리부(8)는, 기억한 1프레임 분의 화소 신호에 대해 소정의 화상 처리를 실시한다. 여기서의 화상 처리는, 게인 조정, 화이트 밸런스 조정 등의 처리가 생각된다. 이에 한하지 않고, 화상 처리부(8)는, 에지 추출이나, 얼굴 판정과 같은 처리를 실행하는 것도 가능하다.
도 2는, 각 실시형태에 적용 가능한 화소의 구성예를 나타내는 블록도이다. 도 2에 있어서, 화소(10)는, 화소 회로(11)와, ADC(Analog to Digital Converter) (12)와, 기억 회로(13)와, 연산 회로(14)를 포함한다.
화소 회로(11)는, 수광 소자와, 판독 회로를 포함한다. 판독 회로는, 수광 소자에 있어서 수광한 광에 따라 발생한 전하를 수광 소자로부터 판독한다. 판독 회로는, 판독한 전하에 따른 전압의 아날로그 신호를 출력한다. 판독 회로로 출력된 아날로그 신호는, ADC(12)에 공급된다. 또한, ADC(12)에 대해, DAC(5)로부터 참조 신호가 공급된다.
한편, 상세한 것은 후술하지만, DAC(5)는, 판독 회로에의 1회의 판독 처리에 있어서, 판독 회로의 리셋 레벨 검출용의 참조 신호를 생성하고, 그 후, 판독 회로로부터 판독한 아날로그 신호의 레벨을 검출하기 위한 참조 신호를 생성한다.
ADC(12)는, 비교 회로를 포함한다. 비교 회로는, 화소 회로(11)로부터 공급된 아날로그 신호와, DAC(5)로부터 공급된 참조 신호를 비교하여, 해당 아날로그 신호와 참조 신호와의 전압의 고저 관계가 반전된 경우, 출력 신호(VCO)를 반전시킨다. ADC(12)의 출력 신호(VCO)는, 기억 회로(13)에 공급된다.
한편, 시각 코드 발생 회로(6)는, 예를 들면 클럭 신호에 따라 클럭마다 갱신되는 시각 코드를 발생시킨다. 시각 코드 발생 회로(6)에 의해 발생된 시각 코드는, 기입용 전송 회로(20)에 공급된다. 기입용 전송 회로(20)는, 예를 들면, 화소 어레이부(1)에서 열마다 설치되고, 대응하는 열에 정렬하는 복수의 화소(10)가 접속된다. 기입용 전송 회로(20)는, 시각 코드 발생 회로(6)로부터 공급된 시각 코드를, 접속되는 각 화소(10)에 공급한다.
기억 회로(13)는, 예를 들면 래치 회로로서, 기입용 전송 회로(20)로부터 공급된 시각 코드를 보유한다. 예를 들면, 기억 회로(13)는, 기입용 전송 회로(20)로부터 공급된 시각 코드에 의해, 직전에 공급되어 보유된 시각 코드를 갱신한다. 기억 회로(13)는, ADC(12)로부터 공급된 출력 신호(VCO)가 반전된 타이밍에서, 시각 코드의 갱신을 정지한다.
또한, 연산 회로(14)는, 기억 회로(13)에 보유된 시각 코드에 기초하여 판독 회로로부터 판독된 아날로그 신호에 대한 노이즈 제거 처리를 행한다. 예를 들면, 연산 회로(14)는, 판독 회로의 리셋 레벨 검출용의 참조 신호에 기초하여 보유된 시각 코드와, 판독 회로로부터 판독한 아날로그 신호의 레벨을 검출하기 위한 참조 신호에 기초하여 보유된 시각 코드와의 차분을 구하는 연산을 행한다. 이 차분에 기초하여 화소 데이터를 얻을 수 있다. 이 화소 데이터는, 오프셋성의 노이즈가 제거된 화소 데이터로서, 기억 회로(13)에 리턴된다. 기억 회로(13)는, 연산 회로(14)로부터 리턴된 화소 데이터를 보유한다.
참조 신호의 종료 타이밍에서, 예를 들면 행마다, 행에 정렬하는 각 화소(10)의 기억 회로(13)로부터 노이즈가 제거된 화소 데이터가 판독되고, 판독된 화소 데이터가, 판독용 전송 회로(21)를 통해 출력된다.
판독용 전송 회로(21)는, 예를 들면, 수직 주사 회로(2) 및 수평 주사 회로(3) 각각에 의해 지정된 화소(10)로부터 시각 코드를 판독하여, 화소 데이터로서 출력한다. 판독용 전송 회로(21)로부터 출력된 화소 데이터는, 화상 처리부(8)에 공급되어, 프레임 메모리에 기억된다. 화상 처리부(8)는, 예를 들면, 프레임 메모리에 1프레임 분의 화소 데이터가 기억되면, 프레임 메모리에 기억되는 화소 데이터에 대해 소정의 화상 처리를 실시하고, 예를 들면 촬상 장치(1000)의 외부에 출력한다.
도 3은, 각 실시형태에 적용 가능한 촬상 장치(1000)의 구조예를 나타내는 도면이다. 도 3에 있어서, 촬상 장치(1000)는, 제1 반도체 칩(1001)과, 제2 반도체 칩(1002)을 예를 들면 도전로(16)를 통해 전기적으로 접촉시키면서 접합하여, 하나의 촬상 장치(1000)로서 형성된다.
제1 반도체 칩(1001)은, 화소 영역(1010)이 배치된다. 화소 영역(1010)은, 수광 소자가 행렬 형상으로 배치된다. 도 3의 예에서는, 화소 영역(1010)에 대해, 화소 회로(11)가 행렬 형상으로 배치되어 있다. 제2 반도체 칩(1002)은, 화소 로직 영역(1011)이 배치된다. 화소 로직 영역(1011)은, 예를 들면, 화소 회로(11)에 대응하는 처리 회로(15)가, 제1 반도체 칩(1001)에 있어서의 화소 회로(11)의 배치에 대응하고, 행렬 형상으로 배치된다. 처리 회로(15)는, 예를 들면, 도 3에 나타낸 ADC(12), 기억 회로(13) 및 연산 회로(14)를 포함한다. 즉, 화소(10)는, 제1 반도체 칩(1001)에 배치되는 화소 회로(11)와, 제2 반도체 칩(1002)에, 해당 화소 회로(11)에 대해 일대일로 배치되는 처리 회로(15)를 포함하여 구성된다.
상술에서는, 화소(10)에 포함되는 각 요소 중, 화소 회로(11)가 제1 반도체 칩(1001)에 배치되고, 처리 회로(15)가 제2 반도체 칩(1002)에 배치되게 설명하였으나, 이는 이 예에 한정되지 않는다. 예를 들면, 제1 반도체 칩(1001)에 대해, 화소 회로(11)와, 해당 화소 회로(11)에 대응하는 처리 회로(15)의 일부를 배치하고, 제2 반도체 칩(1002)에 대해, 해당 화소 회로(11)에 대응하는 처리 회로(15)의 다른 부분을 배치할 수도 있다. 일례로서, 처리 회로(15)에 포함되는 각 요소 중, ADC(12)의 일부를 대응하는 화소 회로(11)와 함께 제1 반도체 칩(1001)에 배치하고, 해당 ADC(12)의 다른 부분을, 대응하는 처리 회로(15)에 포함되는 기억 회로(13) 및 연산 회로(14)와 함께 제2 반도체 칩(1002)에 배치한다.
다음으로, 제1 반도체 칩(1001) 및 제2 반도체 칩(1002)에 있어서의 각 부의 배치에 대해, 개략적으로 설명한다. 도 4a는, 제1 반도체 칩(1001)에 있어서의 각 부의 배치예를 나타내는 도면이다. 도 4a에 있어서, 제1 반도체 칩(1001)에 대해, 화소 영역(1010)이 배치됨과 함께, 수직 주사 회로(2)의 일부와, 수평 주사 회로(3)의 일부와, DAC(5)가 배치된다. 도 4a의 예에서는, 수직 주사 회로(2)는, 화소 영역(1010)의 행방향의 양측(도 4a에 있어서의 좌우측)에 배치되어 있다. 또한, 도 4a의 예에서는, 화소 영역(1010)의 열 방향의 일방(예를 들면 도 4a에 있어서의 상측)에는, 수평 주사 회로(3)의 일부가 배치되고, 열 방향의 타방에는, DAC(5)가 배치된다.
도 4b는, 제2 반도체 칩(1002)에 있어서의 각 부의 배치예를 나타내는 도면이다. 도 4b에 있어서, 제2 반도체 칩(1002)에 대해, 화소 로직 영역(1011)이 배치됨과 함께, 수직 주사 회로(2)의 일부와, 수평 주사 회로(3)의 일부와, 로직부(1012)가 배치된다. 로직부(1012)는, 예를 들면 도 1에 나타낸 타이밍 제어부(4)와, 시각 코드 발생 회로(6)와, 전체 제어부(7)와, 화상 처리부(8)가 포함된다.
또한, 도 4a 및 도 4b의 예에서는, 수직 주사 회로(2) 및 수평 주사 회로(3)는, 제1 반도체 칩(1001)과 제2 반도체 칩(1002)으로 분할되어 배치되어 있다.
다음으로, 도 5a 및 도 5b를 이용하여, 각 실시형태에 적용 가능한 화소 회로(11) 및 ADC(12)의 구성에 대해 설명한다. 도 5a 및 도 5b는, 각 실시형태에 적용 가능한 화소 회로(11) 및 ADC(12)의 구성예를 나타내는 회로도이다. 도 5a는, 각 실시형태에 적용 가능한, 화소 회로(11)와 ADC(12)의 일부가 제1 반도체 칩(1001)에 배치되는 경우의, 화소 회로(11) 및 ADC(12)의 회로예를 나타내고 있다. ADC(12)의 다른 부분은, 제2 반도체 칩(1002)에 배치된다.
도 5a에 있어서, 화소 회로(11)는, 리셋 트랜지스터(104), FD(Floating Diffusion)(101), 전송 트랜지스터(103), 포토다이오드(PD)(100) 및 배출 트랜지스(102)를 구비한다. 리셋 트랜지스터(104), 전송 트랜지스터(103) 및 배출 트랜지스(102)로서, 예를 들면, N채널의 MOS(Metal-Oxide-Semiconductor) 트랜지스터가 사용된다.
포토다이오드(100)는, 광전 변환에 의해 전하를 생성한다. 배출 트랜지스(102)는, 수직 주사 회로(2)로부터 공급되는 구동 신호(OFG)에 따라, 노광 시작 시에 포토다이오드(100)에 축적된 전하를 배출시킨다. 전송 트랜지스터(103)는, 수직 주사 회로(2)로부터의 전송 신호(TRG)에 따라, 노광 종료 시에 포토다이오드(100)로부터 FD(101)에 전하를 전송한다. FD(101)는, 전송된 전하를 축적하여 축적한 전하량에 따른 전압을 생성한다. 리셋 트랜지스터(104)는, 수직 주사 회로(2)로부터 공급되는 리셋 신호(RST)에 따라, FD(101)을 초기화한다.
ADC(12)는, P채널의 MOS 트랜지스터인 트랜지스터(108, 109 및 110)와, N채널의 MOS 트랜지스터인 트랜지스터(106, 107 및 105)를 구비하는 비교기를 포함한다.
트랜지스터(106 및 105)는, 차동쌍을 구성하고, 이 트랜지스터 소스는, 트랜지스터(107)의 드레인에 공통으로 접속된다. 또한, 트랜지스터(106)의 드레인은, 트랜지스터(108)의 드레인과 트랜지스터(108 및 109)의 게이트에 접속된다. 트랜지스터(105)의 드레인은, 트랜지스터(109)의 드레인과 트랜지스터(110)의 게이트와 리셋 트랜지스터(104)의 드레인에 접속된다. 또한, 트랜지스터(106)의 게이트에는, RAMP 신호가 참조 신호로서 입력된다.
트랜지스터(107)의 게이트에는, 소정의 바이어스 전압(BIAS)이 인가되고, 트랜지스터(107)의 소스에는, 소정의 접지 전압이 인가된다. 트랜지스터(105)의 게이트는, 리셋 트랜지스터(104), FD(101) 및 전송 트랜지스터(103)에 접속된다.
트랜지스터(108 및 109)는, 커런트 미러 회로를 구성한다. 트랜지스터(108, 109 및 110)의 소스에는, 전원 전압(HV)이 인가된다. 이 전원 전압(HV)은, 전원 전압(LV) 보다도 고전압으로 되어 있다. 또한, 트랜지스터(110)의 드레인은, 전압 변환 회로를 구성하는 트랜지스터(113)에 접속된다.
또한, 화소 회로(11)와, 트랜지스터(106, 107 및 105)는, 제1 반도체 칩(1001)에 형성된다. 트랜지스터(105 및 106)는, 제2 반도체 칩(1002) 상에 형성되는, 커런트 미러 회로를 구성하는 트랜지스터(108 및 109)와, 예를 들면 CCC(Copper-Copper Connection) 등에 의한 결합부(120a 및 120b)를 통해 접속된다.
ADC(12)의 일부인, 전압 변환 회로를 구성하는 트랜지스터(113)의 게이트에는 전원 전압(LV)이 인가된다. 전압 변환 회로에 의해, 전원 전압(HV)을, 더 낮은 전원 전압(LV)으로 변환하고, 저전압으로 동작하는 회로를 후단에 배치할 수 있다. 트랜지스터(113)의 드레인은, 트랜지스터(110)의 드레인에 접속되고, 소스는, ADC(12)의 일부인 정귀환 회로(positive feedback circuit)에 접속된다.
도 5a의 예에서는, 정귀환 회로는, 각각 P채널의 MOS 트랜지스터인 트랜지스터(111 및 112)와, N채널의 MOS 트랜지스터인 트랜지스터(114)와, NOR 회로(115)를 포함하여 구성되어 있다.
정귀환 회로에 있어서, 트랜지스터(111 및 112)는, 전원 전압(LV)에 직렬로 접속된다. 또한, 트랜지스터(111)의 게이트에는, 수직 주사 회로(2)로부터 공급되는 구동 신호(INI)가 입력된다. 트랜지스터(112)의 드레인은, 트랜지스터(113)의 소스와, 트랜지스터(114)의 드레인과, NOR 회로(115)의 일방의 입력단에 접속된다. NOR 회로(115)의 타방의 입력단에는, 수직 주사 회로(2)로부터 공급되는 제어 신호(VCOFORCE)가 입력된다. NOR 회로(115)의 출력이, 정귀환 신호(FB)로서 트랜지스터(112)의 게이트에 입력된다.
트랜지스터(114)의 소스에는 접지 전압이 인가되고, 게이트에는, 수직 주사 회로(2)로부터 공급되는 구동 신호가 입력된다.
NOR 회로(115)의 출력은, 또한, 버퍼 회로(116 및 117)를 통해, 출력 신호(VCO)로서 출력된다.
상술한 구성에 있어서, 비교기는, 트랜지스터(105)의 게이트에 입력되는, FD(101)에 의해 생성된 전압과, 트랜지스터(106)의 게이트에 입력되는 참조 신호의 전압과의 고저 관계가 반전된 경우에, 트랜지스터(109)의 드레인으로부터 출력되는 신호를 하이 레벨에서부터 로우 레벨로 반전시킨다. 이 신호는, 트랜지스터(110)에 의해 더 반전되어, 전압 변환 회로(트랜지스터(113))에 입력된다. 이 때, 전압 변환 회로에 입력되는 신호는, 둔하기(dull) 때문에, 하이 레벨의 전압이 중간 전압으로 되어 있다. 이에, 전압 변환 회로의 후단에 설치되는 정귀환 회로에 의해 하이 레벨의 전압을 끌어 올려, 신호를 형성한다. 이 형성된 신호가, ADC(12)의 출력 신호(VCO)로서 출력된다.
도 5b는, 각 실시형태에 적용 가능한, 화소 회로(11)가 제1 반도체 칩(1001)에 배치되고, ADC(12)의 전체가 제2 반도체 칩(1002)에 배치되는 경우의 회로예를 나타내고 있다. 도 5b의 예에서는, 화소 회로(11)의 출력과, ADC(12)에 있어서 비교기를 구성하는 트랜지스터(105)의 게이트가 CCC 등에 의한 결합부(120c)를 통해 접속된다. 여기서, 결합부(120c)는, 통상의 CCC와는 달리, 평행 평판을 형성하여 용량 결합시키는 구성이 사용된다.
이 때, 비교기측에서 볼 때, 결합부(120c)의 용량이 FD(101)의 용량으로 보이는 것을 회피하기 위해, 결합부(120c)와 FD(101)와의 사이에, 각각 N채널의 MOS 트랜지스터인 트랜지스터(130 및 131)에 의한 버퍼를 설치하고 있다.
또한, 이 도 5b의 구성에 있어서, N채널의 MOS 트랜지스터인 트랜지스터(118)의 드레인이 트랜지스터(105)의 드레인에 접속되고, 소스가 트랜지스터(105)의 게이트에 접속된다. 트랜지스터(118)의 게이트에는, 예를 들면 수직 주사 회로(2)로부터 오토 제로 신호(AZ)가 공급된다. 트랜지스터(118)는, 오토 제로 신호(AZ)를 따라 온/오프가 제어되고, 온 상태에서 트랜지스터(105)의 드레인-게이트 간을 접속하고, 예를 들면 트랜지스터(105)로부터 본 결합부(120c)의 용량을 초기화한다. 한편, 이 오토 제로 신호(AZ)는, 리셋 신호(RST)와 동기화할 필요는 없다.
한편, 상술한 도 4a 및 도 4b에 나타내는, DAC(5)가 제1 반도체 칩(1001)에 배치되는 예에 대해, 도 5a에 나타내는 구성을 적용하는 경우, DAC(5)로부터 출력되는 참조 신호(RAMP 신호)를 트랜지스터(106)에 공급하기 위한 신호선(RAMP선) 및 드라이버는, 제1 반도체 칩(1001)에 배치된다. 한편, 도 4a 및 도 4b에 나타내는 배치예에 대해, 도 5b에 나타내는 구성을 적용하는 경우, RAMP선 및 드라이버가 제2 반도체 칩(1002)에 배치된다. DAC(5)가 이 드라이버를 포함하는 것으로 한 경우, DAC(5)는, 제1 반도체 칩(1001)과 제2 반도체 칩(1002)으로 분할하여 배치되게 된다.
또한, 상술한 도 4a 및 도 4b에 나타낸 배치는, 이 예에 한정되지 않는다. 예를 들면, DAC(5)를 제2 반도체 칩(1002)에 배치하는 것도 가능하다. 이 배치에 대해 도 5a에 나타내는 구성을 적용하는 경우, RAMP선 및 드라이버는, 제1 반도체 칩(1001)에 배치된다. DAC(5)가 이 드라이버를 포함하는 것으로 한 경우, DAC(5)는, 제1 반도체 칩(1001)과 제2 반도체 칩(1002)으로 분할하여 배치되게 된다. 한편, 제2 반도체 칩(1002)에 DAC(5)가 배치되는 예에 대해 도 5b에 나타내는 구성을 적용하는 경우, RAMP선 및 드라이버는, 제2 반도체 칩(1002)에 배치된다.
도 6 및 도 7을 이용하여, 각 실시형태에 적용 가능한 화소 회로(11), ADC(12) 및 기억 회로(13)의 동작에 대해 설명한다. 도 6은, 각 실시형태에 적용 가능한, ADC(12) 및 기억 회로(13)의 동작을 설명하기 위한 도면이다. 도 6에 있어서, 참조 신호(RAMP 신호)는, 시간의 경과를 따라 소정의 경사로 전압이 강하하는 신호로서 도시되어 있다. 한편, 도 6에서는, 설명을 위해, 참조 신호가 시간에 대해 직선적으로 전압이 강하하는 슬로프 형상의 신호로서 도시되어 있지만, 실제로는, DAC(5)에 의해, 예를 들면 계조값에 따라 계단 형상으로 전압이 강하하는 신호가 된다.
참조 신호에 있어서의 전압의 강하가 개시된 시점을, ADC 동작 시작의 시점으로 하여 시각 코드 발생 회로(6)에 의해, 소정의 클럭에 따라 시각 코드가 발생된다. 도 6의 예에서는, 시각 코드로서 도시된 신호의 하이(High) 상태에서 시각 코드가 갱신된다. 기억 회로(13)는, 시각 코드 발생 회로(6)에 의해 발생된 시각 코드를 보유한다. 기억 회로(13)는, 공급되는 시각 코드가 갱신되면, 갱신된 시각 코드에 의해 보유한 시각 코드를 갱신한다.
ADC 동작이 개시되면, ADC(12)의 비교기에 있어서, 참조 신호의 전압과 FD(101)의 전압이 비교된다. 비교기는, 이 전압의 고저 관계가 반전된 시점에서, 하이(High) 상태의 출력 신호를 반전시켜 로우(Low)상태로 하고 ADC 동작을 종료시킨다. 기억 회로(13)는, 비교기의 출력 반전에 따라, 보유하는 시각 코드의 갱신을 정지한다. 이에 의해, 기억 회로(13)에 대해, ADC 동작이 종료한 시점에서의 시각 코드가 보유된다.
도 7은, 각 실시형태에 적용 가능한, 화소 회로(11)의 동작과, 참조 신호와의 관계의 일례를 나타내는 도면이다. 참조 신호는, 초기에, 예를 들면 전회 검출된 FD(101)의 리셋 레벨의 전압이 된다. 시간(t0∼t1)에서 리셋 신호(RST)가 하이 상태로 되고, FD(101)가 초기화된다. FD(101)의 초기화 후, DAC(5)는, 참조 신호의 전압을 소정의 전압으로부터 강하시킨다. 이에 의해, 참조 신호의 제1 슬로프(1040)가 형성된다. 이 제1 슬로프(1040)에 따라, ADC(12)에 있어서 1회째의 ADC 동작이 행해진다. 이 1회째의 ADC 동작에 의해, 참조 신호의 제1 슬로프(1040)에 기초하여 FD(101)의 리셋 레벨의 전압이 검출된다. DAC(5)는, 참조 신호의 저하를 소정의 타이밍(시간(t2))에서 정지시켜, 참조 신호의 전압을 전압 강하 개시 시의 소정의 전압으로 한다.
다음으로, 시간(t3∼t4)에서 전송 신호(TRG)가 하이 상태로 되고, 포토다이오드(100)로부터 FD(101)에 전하가 전송되고, FD(101)에 의해, 전송된 전하량에 따른 전압이 생성된다. DAC(5)는, 시간(t4)에서, 참조 신호의 전압을 소정의 전압으로부터 강하시킨다. 이에 의해, 참조 신호의 제2 슬로프(1041)가 형성된다. 이 제2 슬로프(1041)에 따라, ADC(12)에 있어서 2회째의 ADC 동작이 개시된다. 이 2회째의 ADC 동작에 의해, 참조 신호의 제2 슬로프(1041)에 기초하여 FD(101)에 있어서의 전하량에 따른 전압이 검출된다. DAC(5)는, 참조 신호가 하한에 도달한 시점에서 참조 신호의 저하를 정지시킨다 (시간(t5)).
1회째의 ADC 동작에 의해 검출된 전압과, 2회째의 ADC 동작에 의해 검출된 전압과의 차분을 구함으로써, 오프셋성의 노이즈가 제거된 화소 신호를 얻을 수 있다. 이와 같이, ADC(12)는, 화소 회로(11)에 있어서의 1회의 화소 신호의 판독에 있어서, 2회의 ADC 동작을 행한다.
(기존 기술에 의한 구성예)
다음으로, 본 개시의 설명에 앞서, 기존 기술에 의한, 화소 내 ADC에 의한 화소 어레이부에 대한 참조 신호의 공급에 대해, 도 8 및 도 9을 이용하여 설명한다. 도 8은, 기존 기술에 의한 촬상 장치의 일례의 구성을 나타내는 도면이다. 한편, 도 8에서는, 예를 들면 도 1에 나타낸 촬상 장치(1000)의 구성에 있어서, 화소 어레이부(1) 및 DAC(5)를 추출하여 나타내고 있다. 도 8을 이용하여, 각 화소가 화소 내 ADC 구성을 갖는 화소 어레이부에 대해 참조 신호를 공급하는 방법에 대해 설명한다. 한편, 도 8 및 이후의 마찬가지의 도에 있어서, 제1 반도체 칩(1001)을 「상부 칩」, 제2 반도체 칩(1002)을 「하부 칩」으로 하여 각각 나타내고 있다.
상부 칩에 있어서, 화소 영역(1010)에 대해, 각각 화소 내 ADC 구성을 갖는 화소(10)가, 행렬 형상으로 배치된다. 또한, 참조 신호를 생성, 공급을 행하는 DAC(5)가 하부 칩에 설치된다. DAC(5)로부터 출력된 참조 신호는, 화소 어레이부(1)에 있어서의 각 열에 대해, 해당 각 열에 설치된 각 드라이버(1020)를 통해 공급된다. 참조 신호는, 화소 어레이부(1)에 있어서, 화소(10)의 배치에 따른 격자 형상의 배선(1030)에 의해, 각 화소(10)에 공급된다.
예를 들면, 화소 어레이부(1)에 있어서, 각 화소(10) 상에 투명 절연막이 형성된다. 배선(1030)은, 이 투명 절연막 위에 형성되어, 투명 절연막에 설치된 비아(Via) 홀(1021)을 통해 각 화소(10) 내의 회로에 접속된다.
도 9는, 기존 기술에 있어서 DAC(5)에 의해 출력되는 참조 신호의 예를 나타내는 도면이다. 참조 신호는, 도 7을 이용하여 설명한 바와 같이, FD(101)의 리셋 레벨의 전압을 검출하기 위한 제1 슬로프(1040)와, FD(101)에 축적된 전하량에 따른 전압을 검출하기 위한 제2 슬로프(1041)를 포함한다.
기존 기술에 의하면, 예를 들면 화소 어레이부(1)에 수광되는 광의 화소 영역(1010)의 면 내에 있어서의 휘도 분포가 평탄한 경우에는, ADC(12)에 있어서, 비교기의 출력이 동시 반전을 일으키게 된다. 그 때문에, 화소 어레이부(1)의 전체에 있어서의 순시(瞬時) 전류의 증대가 염려된다.
[제1 실시형태]
다음으로, 제1 실시형태에 대해 설명한다. 제1 실시형태에서는, 참조 신호를 생성, 공급하기 위한 DAC를 복수 구비하고, 예를 들면 복수의 DAC 각각에 있어서, 전압 방향 또는 시간 방향으로 오프셋을 준 각 참조 신호를 생성, 출력한다. 각 참조 신호는, 각각 다른 배선을 통해, 다른 화소(10)에 공급된다. 이러한 구성으로 함으로써, 예를 들면 화소 어레이부(1)에 수광되는 광의 화소 영역(1010)의 면 내에 있어서의 휘도 분포가 평탄한 경우의, 각 화소 내 ADC에서의 비교기의 동시 반전을 회피하는 것이 가능하게 된다.
도 10은, 제1 실시형태에 따른 촬상 장치의 일례의 구성을 나타내는 도면이다. 한편, 도 10에서는, 도 1에 나타낸 촬상 장치(1000)의 구성에 있어서, 제1 실시형태와 관계가 깊은, 화소 어레이부(1) 및 DAC(5)(도 10의 예에서는 DAC(5a 및 5b)를 추출하여 나타내고, 다른 부분을 생략하고 있다.
도 10에 있어서, 촬상 장치(1000a)는, 각각 참조 신호의 생성, 출력을 행하는, 2개의 DAC(5a 및 5b)를 포함한다. 도 10의 예에서는, DAC(5a 및 5b)는, 화소 영역(1010)에 1개의 변 측에 통합되어 설치되어 있다. DAC(5a)로부터의 출력은, 드라이버(1020)를 통해, 화소 영역(1010) 위에 설치된 배선(1031a)에 접속된다. 한편, DAC(5b)의 출력은, 드라이버(1020)를 통해, 화소 영역(1010) 위에 설치된 배선(103lb)에 접속된다.
배선(1031a 및 103lb)은, 예를 들면, 투명 절연막을 통해 2층으로 형성된다. 배선(1031a 및 103lb)은, 서로 다른 화소(10)에 대해, 각각 비어 홀(1021)을 통해 접속된다. 보다 구체적으로는, 도 10의 예에서는, 배선(1031a 및 103lb)은, 서로 인접하지 않는 화소(10)와 접속된다.
또한, 제1 실시형태에서는, 각 배선(1031a 및 103lb)은, 각각, 행렬 형상의 배열로 배치되는 각 화소(10)의 위치에 대응하여, 격자 형상으로 설치된다. 도 10의 예에서는, 각 배선(1031a 및 103lb)은, 각각, 1열 및 1행씩 건너 띈 격자로서 구성된다. 각 배선(1031a 및 103lb)은, 각 격자점에 비어 홀(1021)이 설치되고, 이 비어 홀(1021)을 통해 화소(10)와 접속된다.
DAC(5a)는, 제1 참조 신호(RAMP(A)로 함)를 생성하고, 각 드라이버(1020)를 통해서 배선(1031a)에 공급한다. 제1 참조 신호는, 배선(1031a)를 통하여, 배선(1031a)에 접속되는 각 화소(10)에 공급된다. 마찬가지로, DAC(5b)는, 제2 참조 신호(RAMP(B)로 함)를 생성하고, 각 드라이버(1020)를 통해 배선(103lb)에 공급한다. 제2 참조 신호는, 배선(103lb)을 통해, 배선(103lb)에 접속되는 각 화소(10)에 공급된다.
한편, 도 5a를 이용하여 설명한, 화소(10)에 있어서, 화소 회로(11)와, ADC(12)의 일부가 제1 반도체 칩(1001) 위에 배치되고, 다른 부분이 제2 반도체 칩(1002) 위에 배치되는 경우, 각 배선(1031a 및 103lb)은, 제1 반도체 칩(1001) 위에 설치하면, 바람직하다. 한편, 도 5b를 이용하여 설명한, 화소(10)에 있어서, 화소 회로(11)가 제1 반도체 칩(1001) 위에 배치되고, 다른 부분이 제2 반도체 칩(1002) 위에 배치되는 경우, 각 배선(1031a 및 103lb)은, 제2 반도체 칩(1002) 위에 설치하면, 바람직하다.
(제1 실시형태에 따른 참조 신호에 대해)
상술한 바와 같이, 제1 실시형태에서는, 복수의 참조 신호를, 화소 영역(1010)에 포함되는 각 화소(10)에 대해 분산되게 하여 공급하고 있다. 이에 의해, 화소 영역(1010)에 포함되는 각 화소(10)가 화소 내 ADC의 구성을 갖는 경우에, 화소 영역(1010)에 포함되는 각 화소(10)에 있어서의, 비교기 출력의 동시 반전을 회피하는 것이 가능하게 된다.
다음으로, 제1 실시형태에 따른 참조 신호에 대해 설명한다. 제1 실시형태에서는, DAC(5a)에 의해 생성되는 제1 참조 신호에 대해 오프셋을 준 신호를, DAC(5b)에 의해 제2 참조 신호로서 생성한다. 도 11 및 도 12을 이용하여, 참조 신호에 주는 오프셋에 대해 설명한다.
도 11은, 제1 실시형태에 따른 제1 오프셋에 대해 설명하기 위한 도면이다. 제1 오프셋은, DAC(5a 및 5b)가 생성하는 제1 참조 신호(RAMP(A)) 및 제2 참조 신호(RAMP(B))의 리셋 레벨에 대해 오프셋 전압(Vofst)을 준다. 이 오프셋 전압(Vofst)에 의해, 동일한 FD 전압에 대해, 제1 참조 신호로부터 본 FD 전압(FD_A)과, 제2 참조 신호로부터 본 FD 전압(FD_B)을, 오프셋 전압(Vofst)에 상당하는 분만큼, 상대적으로 다르게 할 수 있다.
도 11의 예에서는, FD 전압의 리셋 레벨의 검출을 행하기 전에, 제2 참조 신호의 리셋 레벨을, 제1 참조 신호의 리셋 레벨에 대해 오프셋 전압(Vofst)을 가산한 전압으로 설정하고 있다.
도 11의 예에서는, 제1 참조 신호의 제1 슬로프(1040a) 및 제2 슬로프(1041a)와, 제2 참조 신호의 제1 슬로프(1040b) 및 제2 슬로프(104lb)가 동일하게 되어 있다. 한편, 상술한 바와 같이, 제1 참조 신호로부터 본 FD 전압(FD_A)과, 제2 참조 신호로부터 본 FD 전압(FD_B)이 오프셋 전압(Vofst)의 분만큼 다르다. 그 때문에, 도 11의 왼쪽 아래에 확대하여 나타낸 바와 같이, 제1 참조 신호에 있어서의 FD 전압(FD_A)에 대한 비교기의 반전 타이밍과, 제2 참조 신호에 있어서의 FD 전압(FD_B)에 대한 비교기의 반전 타이밍에 오프셋 전압(Vofst)에 대응하는 시간차(Δt)가 생긴다. 따라서, 화소 어레이부(1)에 있어서의 비교기 출력의 동시 반전을 회피할 수 있다.
한편, 이 경우, DAC(5a)가 생성하는 제1 참조 신호는, 해당 제1 참조 신호에 대해 오프셋 전압(Vofst)=0을 준 신호라고 생각할 수 있다.
도 12는, 제1 실시형태에 따른 제2 오프셋에 대해 설명하기 위한 도면이다. 제2 오프셋은, DAC(5a)가 생성하는 제1 참조 신호(RAMP(A))에 대한 시간 방향의 오프셋이다. 도 12에 나타낸 바와 같이, DAC(5a)는, 제1 슬로프(1040a) 및 제2 슬로프(1041a)를 포함하는 제1 참조 신호(RAMP(A))를 생성한다. 이에 대해, DAC(5b)는, 해당 제1 참조 신호에 대해 오프셋 시간(tofst)을 준 신호를, 제2 참조 신호(RAMP(B))로서 생성한다.
도 12의 예에서는, 제2 참조 신호의 제1 슬로프(1040b) 및 제2 슬로프(104lb)는, 각각, 제1 참조 신호의 제1 슬로프(1040a) 및 제2 슬로프(1041a)에 대해, 오프셋 시간(tofst)만큼 타이밍이 시프트되어 있다. 그 때문에, 도 12의 왼쪽 아래에 확대하여 나타낸 바와 같이, 제1 참조 신호의 제1 슬로프(1040a)에 대해 제2 참조 신호의 제1 슬로프(1040b)가 시간 방향으로 시프트되어 있기 때문에, 동일한 전압(FD)에 대해 제1 슬로프(1040a 및 1040b)가 교차하는 타이밍에, 오프셋 시간(tofst)의 차분이 생긴다. 따라서, 각 화소(10)에 있어서 화소 회로(11)로부터 ADC(12)에 공급되는 FD(101)의 전압(FD)이 동등한 경우라도, 제1 참조 신호가 공급되는 각 화소(10)와, 제2 참조 신호가 공급되는 각 화소(10)에 있어서, 비교기의 반전 타이밍에 오프셋 시간(tofst)의 차이가 생긴다. 따라서, 화소 어레이부(1)에 있어서의 비교기 출력의 동시 반전을 회피할 수 있다.
한편, 이 경우, DAC(5a)가 생성하는 제1 참조 신호는, 해당 제1 참조 신호에 대해 제로 시간의 오프셋 시간(tofst)을 준 신호라고 생각할 수 있다.
(제1 실시형태의 제1 변형예)
다음으로, 제1 실시형태의 제1 변형예에 대해 설명한다. 상술한 제1 실시형태에서는, 도 10에 나타낸 것 같이, DAC(5a 및 5b)를 화소 영역(1010)에 1개의 변 측에 통합되어 설치되어 있지만, 이는 이 예에 한정되지 않는다. 제1 실시형태의 제1 변형예에서는, 화소 영역(1010)의 대향하는 변의 일방에 DAC(5a)를 설치하고, 타방에 DAC(5b)를 설치한다.
도 13은, 제1 실시형태의 제1 변형예에 따른 촬상 장치의 일례의 구성을 나타내는 도면이다. 한편, 도 13에서는, 상술한 도 10과 마찬가지로, 도 1에 나타낸 촬상 장치(1000)의 구성에 있어서, 제1 실시형태의 제1 변형예에 관계가 깊은, 화소 어레이부(1) 및 DAC(5)(도 10의 예에서는 DAC(5a 및 5b)를 추출하여 나타내고, 다른 부분을 생략하고 있다.
도 13에 있어서, 촬상 장치(1000b)는, 각각 참조 신호의 생성, 출력을 행하는, 2개의 DAC(5a 및 5b)를 포함한다. 도 13의 예에서는, DAC(5a)가 화소 영역(1010)에 1개의 변 측에 설치되어 있다. 한편, DAC(5b)는, DAC(5a)와 화소 영역(1010)을 사이에 두고 대향하는 쪽의 변에 설치되어 있다. DAC(5a)의 출력은, 드라이버(1020)를 통해, 화소 영역(1010)의 일방 변으로부터, 화소 영역(1010) 위에 설치된 배선(1031a)에 접속된다. 또한, DAC(5b)의 출력은, 드라이버(1020)를 통해, 화소 영역(1010)의, 상술한 DAC(5a)가 설치되는 변에 대해 화소 영역(1010)을 사이에 두고 대향하는 변으로부터, 화소 영역(1010) 위에 설치된 배선(103lb)에 접속된다.
DAC(5a)가 생성하는 제1 참조 신호(RAMP(A))와, DAC(5b)가 생성하는 제2 참조 신호(RAMP(B))는, 제1 실시형태로 설명한 제1 오프셋(오프셋 전압(Vofst)) 및 제2 오프셋(오프셋 시간(tofst))의 모두에도 적용할 수 있다.
이 제1 실시형태의 제1 변형예에 있어서도, 상술한 제1 실시형태와 마찬가지로, 제1 참조 신호가 공급되는 화소(10)와, 제2 참조 신호가 공급되는 화소(10)에서, 각각 대응하는 화소 회로(11)로부터 ADC(12)에 공급되는 FD(101)의 전압이 동등한 경우라도, 각 화소(10)에 있어서의 비교기의 반전 타이밍을 다르게 할 수 있다.
또한, 반도체 칩 상의 레이아웃의 제한으로, 도 10에 의한 DAC(5a 및 5b)의 배치, 또는, 도 13에 의해 DAC(5a 및 5b)의 배치 중 어느 하나를 선택한 경우라도, 마찬가지의 효과를 얻는 것이 가능하다.
(제1 실시형태의 제2 변형예)
다음으로, 제1 실시형태의 제2 변형예에 대해 설명한다. 제1 실시형태의 제2 변형예는, 화소 어레이부(1)에 포함되는 각 화소(10)에 대해 컬러 필터가 설치되어 있을 경우의 예이다.
제1 실시형태의 제2 변형예에서는, 이 경우에 있어서, 복수의 화소(10) 중, 동일한 파장 성분을 통과하는 컬러 필터가 설치된 각 화소(10)에 대해, 각각 다른 참조 신호를 공급하는 복수의 배선 중, 1개의 배선을 공통으로 접속한다. 이와 같이, 동일한 파장 성분을 통과하는 컬러 필터가 설치된 각 화소(10)에 대해 공통의 배선에 의해 참조 신호를 공급함으로써, 동일한 파장 성분의 화소 신호에 대한 참조 신호에 있어서의 오프셋에 의한 영향을 회피하는 것이 가능하다. 한편, 이하에서는, 특히 기재된 없는 한, 「동일한 파장 성분」을 「동일한 색」으로 기술한다.
도 14는, 제1 실시형태의 제2 변형예에 의한 배선의 제1 예를 나타내는 도면이다. 도 14의 예에서는, 각 화소(10)에 대해, 베이어(Bayer)배열을 따라, 2화소×2화소를 단위로서, R(적)색, G(녹)색 및 B(청)색의 컬러 필터가 설치되어 있다. 도 14의 예에서는, 2화소×2화소에 4개의 화소(10)에 대해, 각각 1개의 R색 및 B색의 컬러 필터와, 2개의 G색의 컬러 필터가 동일한 색의 컬러 필터가 인접하지 않도록 설치된다. 도 14에서는, R색, G색 및 B색의 컬러 필터가 설치된 화소(10)를, 각각, 화소(10R), 화소(10G) 및 화소(10B)로서 나타내고 있다.
도 14의 예에서는, 예를 들면 제1 참조 신호(RAMP(A))가 공급되는 배선(1031a)이, 각 화소(10G)에 접속된다. 한편, 제2 참조 신호(RAMP(B))가 공급되는 배선(103lb)이, 각 화소(10R) 및 10B에 각각 접속된다. 이 경우, R색, G색 및 B색에 3색의 컬러 필터에 대해 2계통의 참조 신호를 적용한다. 그 때문에, 지각 상, 보다 감도가 높은 G색의 컬러 필터가 설치된 화소(10G)에 대해 제1 참조 신호를 공급한다. 또한, G색에 대해 감도가 낮은 R색 및 B색의 컬러 필터가 설치된 화소(10R) 및 10B에 대해, 제2 참조 신호를 공통으로 공급하고 있다.
도 15는, 제1 실시형태의 제2 변형예에 의한 배선의 제2 예를 나타내는 도면이다. 제2 예는, R색, G색 및 B색의 각 컬러 필터가, 베이어 배열과 다른 배열로, 각 화소(10)에 대해 설치된 경우의 배선예이다. 도 15의 예에서는, R색, G색 및 B색의 각 컬러 필터가, 베이어 배열의 각 화소를, 2화소×2화소로 이루어지는 4화소로 분할한 배열로, 각 화소(10)에 설치되어 있다. 이 컬러 필터 배열을, 4분할 베이어형 RGB 배열이라고 부른다.
이 4분할 베이어형 RGB 배열에 있어서도, 도 14을 이용하여 설명한 베이어형 배열의 경우와 마찬가지로, 예를 들면 제1 참조 신호(RAMP(A))가 공급되는 배선(1031a)이, 각 화소(10G)에 접속된다. 한편, 제2 참조 신호(RAMP(B))가 공급되는 배선(103lb)이, 각 화소(10R) 및 10B에 각각 접속된다. 4분할 베이어형 RGB 배열에서는, 2화소×2화소의 배열에 인접하는 4개의 화소(10)에 대해, 동일 색의 컬러 필터가 설치되어 있다. 그 때문에, 각 배선(1031a 및 103lb)은, 이 2화소×2화소의 배열에 인접하는 4개의 화소(10)를 단위로서 접속된다.
도 16은, 제1 실시형태의 제2 변형예에 의한 배선의 제3 예를 나타내는 도면이다. 제3 예는, 3계통 이상의 참조 신호가, 각각 다른 배선에 의해 공급되는 예이다. 도 16의 예에서는, 각 화소(10)에 설치하는 컬러 필터로서, R색, G색 및 B색의 컬러 필터에 더해, W(백)색의 컬러 필터를 설치하는 예이다. 도 16에서는, W색의 컬러 필터가 설치된 화소(10)를 화소(10W)로서 나타내고 있다. W(백)색의 컬러 필터는, 예를 들면 가시광 영역의 전파장을 소정 이상의 투과율로 투과하는 컬러 필터이다. W색의 컬러 필터는, 가시광 영역의 전파장에 더해, 근적외 영역 등 가시광 영역외의 파장을 소정 이상의 투과율로 투과하는 필터를 사용할 수도 있다. 이에 한하지 않고, W색의 화소(10W)는, 컬러 필터를 설치하지 않는 구성이라도 된다. 이들 R색, G색, B색 및 W색의 컬러 필터 각각이, 2화소×2화소에 4개의 화소(10) 각각에 대해 일대일로 설치된다.
도 16의 예에서는, 예를 들면 R색, G색, B색 및 W색에 4색의 컬러 필터에 대응하여, 4계통의 참조 신호가 공급된다. 예를 들면, 제1 및 제2 참조 신호를 각각 생성하는 DAC(5a 및 5b)에 더해, 각각 예를 들면 제1 참조 신호에 대해 오프셋을 준 제3 참조 신호 및 제4 참조 신호를 생성하는 2개의 DAC(5)를 설치한다. 제2, 제3 및 제4 참조 신호는, 예를 들면, 제1 참조 신호에 대해 각각 다른 오프셋을 준 신호이다.
도 16에 있어서, 배선(1031a)은, 각 화소(10G)에 접속된다. 배선(103lb)은, 각 화소(10W)에 접속되고, 배선(1031c)는, 각 화소(10B)에 접속된다. 마찬가지로, 배선(1031d)은, 각 화소(10R)에 접속된다. 여기서, 배선(1031a 및 103lb)은, 화소 영역(1010)에 1개의 변 측(도 16의 예에서는 화소 영역(1010)의 하측)에 설치된 DAC(5a 및 5b)(도시하지 않음)의 출력이 접속된다. 또한, 배선(1031c 및 1031d)은, 제3 참조 신호 및 제4 참조 신호를 생성하는 2개의 DAC(5)의 출력이 각각 접속된다.
[제2 실시형태]
다음으로, 제2 실시형태에 대해 설명한다. 제2 실시형태에서는, 다른 오프셋이 주어진 복수의 참조 신호를, 1개의 DAC(5)에 의해 생성, 출력하는 예이다. 도 17은, 제2 실시형태에 따른 촬상 장치의 일례의 구성을 나타내는 도면이다. 한편, 도 17에서는, 도 1에 나타낸 촬상 장치(1000)의 구성에 있어서, 제1 실시형태에 관계가 깊은, 화소 어레이부(1) 및 DAC(5)(도 17의 예에서는 DAC(5c))을 추출하여 나타내고, 다른 부분을 생략하고 있다.
도 17에 있어서, 제2 실시형태에 따른 촬상 장치(1000c)는, 다른 오프셋이 주어진 제1 참조 신호(RAMP(A)) 및 제2 참조 신호(RAMP(B))를 생성하고, 각각 동시에 출력 가능한 DAC(5c)를 포함한다. DAC(5c)의 제1 참조 신호의 출력은, 각 드라이버(1020)를 통해 배선(1031a)에 접속된다. 또한, DAC(5c)의 제2 참조 신호의 출력은, 제1 참조 신호와는 다른 각 드라이버(1020)를 통해 배선(103lb)에 접속된다.
한편, 도 17에 있어서, 각 화소(10)에 대한 배선(1031a 및 103lb)의 접속은, 예를 들면 상술한 도 10과 동일하므로, 여기서의 설명을 생략한다.
(제1 및 제2 참조 신호를 생성, 출력 가능한 회로의 예)
도 18∼도 20은, 제2 실시형태에 적용 가능한, 제1 및 제2 참조 신호를 생성, 출력 가능한 회로의 예를 나타내는 회로도이다. 한편, 도 18∼도 20에 나타내는 DAC(5c)(a), 5c(b) 및 5c(d)은, 각각, 참조 신호에 대해 오프셋 전압(Vofst)을 줄 경우의 예를 나타내고 있다.
도 18은, 제2 실시형태에 적용 가능한, 제1 및 제2 참조 신호를 생성, 출력 가능한 회로의 제1 예를 나타내는 회로도이다. 도 18에 있어서, DAC(5c)(a)는, 대략적으로는, 1개의 기준 전류 생성부와, 병렬 접속되어, 각각 제1 참조 신호(RAMP(A)) 및 제2 참조 신호(RAMP(B))를 출력하는 2개의 DAC를 포함한다. 각 DAC는, RAMP 생성부와, 오프셋 생성부를 포함하고, 오프셋 생성부의 후단에, 출력부를 넣는다.
기준 전류 생성부는, N채널의 MOS 트랜지스터인 트랜지스터(201)와, 차동 중폭기(200)와, 저항(202)을 포함한다. 차동 중폭기(200)의 정극 입력단에 대해, 정전압원으로서의 도시되지 않는 BGR(Bandgap reference) 회로에 의해 생성된, 일정 전압의 전압(VBGR)이 입력된다. 차동 중폭기(200)의 출력은, 트랜지스터(201)의 게이트에 입력된다. 트랜지스터(201)의 소스는, 저항(202)을 통해 접지 전위에 접속됨과 함께, 차동 중폭기(200)의 부극 입력단에 접속된다.
이러한 구성에 있어서, 차동 중폭기(200)는, 트랜지스터(201)의 드레인이 부극 입력단(-)에 접속됨으로써 형성되는 백그라운드에 의해, 저항(202)의 양단 전위가 BGR 회로로 출력되는 전압(VBGR)과 일치하게 제어한다. 저항(202)에 흐르는 전류는, 정전류이며, 이를 기준 전류(Iref)로서 사용한다.
트랜지스터(201)의 드레인은, P채널의 MOS 트랜지스터인 트랜지스터(210a)를 복제원으로 하여 각각 P채널의 MOS 트랜지스터인 트랜지스터(210b 및 210c)를 복제원으로 한 커런트 미러 회로의, 전류의 복제원인 트랜지스터(210a)의 드레인에 접속된다. 기준 전류(Iref)는, 이 커런트 미러 회로에 의해 복제된다. 이 커런트 미러 회로의 복제원인 트랜지스터(210b)의 드레인이, N채널의 MOS 트랜지스터인 트랜지스터(215a)의 드레인에 접속된다.
트랜지스터(215a)를 복제원으로 하고, 각각 N채널의 MOS 트랜지스터인 트랜지스터(215b 및 215c), 및, 트랜지스터(215b’및 215c’)를 각각 복제원으로 하는 커런트 미러 회로가 구성된다.
여기서, 트랜지스터(215b 및 215c)에 의해 기준 전류(Iref)가 복제된 전류는, 도 18의 상측에 도시된, 제1 참조 신호(RAMP(A))를 생성하기 위한 회로에서 사용되는 전류가 된다. 한편, 트랜지스터(215b’ 및 215c’)에 의해 기준 전류(Iref)가 복제된 전류는, 도 18의 하측에 도시된, 제2 참조 신호(RAMP(B))를 생성하기 위한 회로에서 사용되는 전류가 된다.
먼저, 도 18의 상측에 도시된, 제1 참조 신호(RAMP(A))를 생성하기 위한 회로에 대해 설명한다. 트랜지스터(215b)에 의해 기준 전류(Iref)가 복제된 전류는, 상측의 RAMP 생성부에 포함되는, 각각 P채널의 MOS 트랜지스터인 트랜지스터(211a 및 21lb)에 의한 커런트 미러 회로에 공급된다.
한편, 트랜지스터(215b)는, 병렬 접속되는 소정 수의 N채널의 MOS 트랜지스터를 포함하고, 해당 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수에 따라, 복제된 전류의 전류값을 제어할 수 있다.
여기서, 제1 참조 신호(RAMP(A))에 따른 구성에 있어서의 RAMP 생성부에 포함되는 트랜지스터(21lb)는, 예를 들면 참조 신호(RAMP(A))에 의해 비교되는 계조에 따른 수의, 병렬 접속되는 P채널의 MOS 트랜지스터를 포함한다. 외부, 예를 들면 전체 제어부(7)에 의한 제어에 따라, 트랜지스터(21lb)에 포함되는 각 트랜지스터 중, 온 상태로 하는 트랜지스터의 수를, 클럭 신호에 따라 순차 감소, 또는, 증가시켜 감으로써, 시간에 따라 계단 형상으로 변화되는 전류를 만들어 낼 수 있다. 이 전류를, 후술하는 바와 같이, 예를 들면 저항(218)에 의해 전압으로 변환하고, P채널의 MOS 트랜지스터인, 소스 폴로어 접속되는 트랜지스터(217)를 통해 출력함으로써, 시간에 따라 계단 형상에 전압이 변화되는 참조 신호를 생성할 수 있다.
한편, 트랜지스터(210c)의 드레인이 N채널의 MOS 트랜지스터인 트랜지스터(216a)의 드레인에 접속된다. 트랜지스터(216a)를 복제원으로 하고 각각 N채널의 MOS 트랜지스터인 트랜지스터(216b 및 216c)를 복제처로 하는 커런트 미러 회로가 구성된다.
트랜지스터(216b)의 드레인이, P채널의 MOS 트랜지스터인 트랜지스터(212a)의 드레인에 접속된다. 트랜지스터(212a)를 복제원으로 하고 각각 P채널의 MOS 트랜지스터인 트랜지스터(212b 및 212c)를 복제처로 하는 커런트 미러 회로가 구성된다. 이들, 트랜지스터(212a)와, 트랜지스터(212b 및 212c)에 의한 커런트 미러 회로를 포함하여, 제1 참조 신호(RAMP(A))에 따른 구성에 있어서의 오프셋 생성부가 구성된다.
트랜지스터(215c)의 드레인이, P채널의 MOS 트랜지스터인 트랜지스터(213a)의 드레인에 접속된다. 트랜지스터(213a)를 복제원으로 하고 P채널의 MOS 트랜지스터인 트랜지스터(213b)를 복제처로 하는 커런트 미러 회로가 구성된다. 트랜지스터(213b)의 드레인은, 종단 저항인 저항(218)의 일단에 접속된다. 저항(218)의 타단은, 접지 전압에 접속된다.
제1 참조 신호(RAMP(A))에 따른 구성에 있어서의 RAMP 생성부의 출력, 즉, 트랜지스터(21lb)의 드레인이, 제1 참조 신호(RAMP(A))에 따른 구성에 있어서의 오프셋 생성부에 포함되는, 각각 커런트 미러 회로의 복제처인 트랜지스터(212b 및 212c)의 드레인과 접속된다. 이에 의해, 제1 참조 신호(RAMP(A))에 따른 구성에 있어서의 RAMP 생성부의 출력에 대해, 전류에 의해 오프셋을 줄 수 있다.
여기서, 트랜지스터(212b 및 212c)는, 예를 들면 병렬 접속되는 소정 수의 P채널의 MOS 트랜지스터를 포함하고, 해당 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수에 따라, 복제된 전류의 전류값을 제어할 수 있다. 트랜지스터(212b 및 212c) 각각에 포함되는 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수를 제어함으로써, 오프셋량, 오프셋의 유무를 제어하는 것이 가능하다.
트랜지스터(21lb)의 드레인은, 또한, 트랜지스터(213b)의 드레인과, 저항(218)이 접속되는 접속점에 접속된다. 해당 접속점은, 나아가, P채널의 MOS 트랜지스터인 트랜지스터(217)의 게이트에 접속된다. 즉, 저항(218)에 흐르는 전류가 저항(218)에 의해 전압으로 변환되어, 이 변환된 전압이, 트랜지스터(217)의 게이트에 입력된다.
한편, 트랜지스터(216c)의 드레인이, P채널의 MOS 트랜지스터인 트랜지스터(214a)의 드레인에 접속된다. 트랜지스터(214a)를 복제원으로 하고 P채널의 MOS 트랜지스터인 트랜지스터(214b)를 복제처로 하는 커런트 미러 회로가 구성된다. 트랜지스터(217)는, 소스가 이 커런트 미러 회로에 있어서의 트랜지스터(214b)의 드레인에 접속되어, 이 커런트 미러 회로를 전류원으로 하는 소스 폴로어를 구성한다. 트랜지스터(217)의 소스로부터, 출력 전압이 취출된다. 이 출력 전압이, 제1 참조 신호(RAMP(A))가 된다.
한편, 트랜지스터(214b)는, 예를 들면 병렬 접속되는 소정 수의 P채널의 MOS 트랜지스터를 포함하고, 해당 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수에 따라, 복제된 전류의 전류값을 제어할 수 있다. 이에 의해, 트랜지스터(217)에 의한 소스 폴로어의 게인을 조정할 수 있다.
한편, 상술한 제1 참조 신호(RAMP(A))를 생성하기 위한 구성은, 참조 신호를 생성하기 위한 일반적인 DAC와 대략 같은 구성이 되어 있다.
다음으로, 도 18의 하측에 도시된, 제2 참조 신호(RAMP(B))를 생성하기 위한 회로에 대해 설명한다. 이 회로는, 상술한, 도 18의 상측에 도시된 제1 참조 신호(RAMP(A))를 생성하기 위한 회로와, 대략 동일한 구성이 된다.
즉, 트랜지스터(215b’)에 의해 기준 전류(Iref)가 복제된 전류는, 제2 참조 신호(RAMP(B))에 따른 구성에 있어서의 RAMP 생성부에 포함되는, 각각 P채널의 MOS 트랜지스터인 트랜지스터(211a’및 21lb’)에 의한 커런트 미러 회로에 공급된다.
한편, 트랜지스터(215b’)는, 병렬 접속되는 소정 수의 N채널의 MOS 트랜지스터를 포함하고, 해당 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수에 따라, 복제된 전류의 전류값을 제어할 수 있다.
제2 참조 신호(RAMP(B))에 따른 구성에 있어서의 RAMP 생성부에 포함되는 트랜지스터(21lb’)는, 상술한 트랜지스터(21lb)와 마찬가지로, 예를 들면 참조 신호(RAMP(A))에 의해 비교되는 계조에 따른 수의, 병렬 접속되는 P채널의 MOS 트랜지스터를 포함한다. 제어에 따라, 트랜지스터(21lb)에 포함되는 각 트랜지스터 중, 온 상태로 하는 트랜지스터의 수를, 클럭 신호에 따라 순차 감소, 또는, 증가시켜 감으로써, 시간에 따라 계단 형상으로 변화되는 전류를 만들어 낼 수 있다. 이 전류를, 후술하는 바와 같이, 예를 들면 저항(218’)에서 전압으로 변환하고, P채널의 MOS 트랜지스터인, 소스 폴로어 접속되는 트랜지스터(217’)를 통해 출력함으로써, 시간에 따라 계단 형상에 전압이 변화되는, 제2 참조 신호(RAMP(B))를 생성할 수 있다.
한편, 트랜지스터(210c’)의 드레인이 N채널의 MOS 트랜지스터인 트랜지스터(216a’)의 드레인에 접속된다. 트랜지스터(216a’)를 복제원으로 하고 각각 N채널의 MOS 트랜지스터인 트랜지스터(216b' 및 216c')을 복제처로 하는 커런트 미러 회로가 구성된다.
트랜지스터(216b’)의 드레인이, P채널의 MOS 트랜지스터인 트랜지스터(212a’)의 드레인에 접속된다. 트랜지스터(212a’)을 복제원으로 하고 각각 P채널의 MOS 트랜지스터인 트랜지스터(212b’ 및 212c’)를 복제처로 하는 커런트 미러 회로가 구성된다.
트랜지스터(215c’)의 드레인이, P채널의 MOS 트랜지스터인 트랜지스터(213a’)의 드레인에 접속된다. 트랜지스터(213a’)를 복제원으로 하고 P채널의 MOS 트랜지스터인 트랜지스터(213b’)를 복제처로 하는 커런트 미러 회로가 구성된다. 트랜지스터(213b’)의 드레인은, 종단 저항인 저항(218)의 일단에 접속된다. 저항(218)의 타단은, 접지 전압에 접속된다.
제2 참조 신호(RAMP(B))에 따른 구성에 있어서의 RAMP 생성부의 출력, 즉, 트랜지스터(21lb)의 드레인이, 제2 참조 신호(RAMP(B))에 따른 구성에 있어서의 오프셋 생성부에 포함되는, 각각 커런트 미러 회로의 복제처인 트랜지스터(212b’및 212c’)의 드레인과 접속된다. 이에 의해, 제2 참조 신호(RAMP(B))에 따른 구성에 있어서의 RAMP 생성부의 출력에 대해, 전류에 의해 오프셋을 줄 수 있다.
여기서, 트랜지스터(212b’및 212c’)는, 예를 들면 병렬 접속되는 소정 수의 P채널의 MOS 트랜지스터를 포함하고, 해당 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수에 따라, 복제된 전류의 전류값을 제어할 수 있다. 트랜지스터(212b’및 212c’) 각각에 포함되는 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수를 제어함으로써, 오프셋량, 오프셋의 유무를 제어하는 것이 가능하다.
트랜지스터(21lb’)의 드레인은, 또한, 트랜지스터(213b’)의 드레인과, 저항(218’)이 접속되는 접속점에 접속된다. 해당 접속점은, 또한, P채널의 MOS 트랜지스터인 트랜지스터(217’)의 게이트에 접속된다. 즉, 저항(218’)에 흐르는 전류가 저항(218’)에 의해 전압으로 변환되어, 이 변환된 전압이, 트랜지스터(217’)의 게이트에 입력된다.
한편, 트랜지스터(216c)'의 드레인이, P채널의 MOS 트랜지스터인 트랜지스터(214a’)의 드레인에 접속된다. 트랜지스터(214a’)를 복제원으로 하고 P채널의 MOS 트랜지스터인 트랜지스터(214b’)를 복제처로 하는 커런트 미러 회로가 구성된다. 트랜지스터(217’)는, 소스가 이 커런트 미러 회로에 있어서의 트랜지스터(214b’)의 드레인에 접속되어, 이 커런트 미러 회로를 전류원으로 하는 소스 폴로어를 구성한다. 트랜지스터(217’)의 소스로부터, 출력 전압이 취출된다. 이 출력 전압이, 제2 참조 신호(RAMP(B))가 된다.
한편, 트랜지스터(214b’)는, 예를 들면 병렬 접속되는 소정 수의 P채널의 MOS 트랜지스터를 포함하고, 해당 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수에 따라, 복제된 전류의 전류값을 제어할 수 있다. 이에 의해, 트랜지스터(217’)에 의한 소스 폴로어의 게인을 조정할 수 있다.
이 도 18에 나타내는 제1 예는, 기준 전류 생성부 이후의 구성을 병렬로 갖기 때문에, 제어의 자유도가 높다.
도 19는, 제2 실시형태에 적용 가능한, 제1 및 제2 참조 신호를 생성, 출력 가능한 회로의 제2 예를 나타내는 회로도이다. 이 제2 예에 있어서의 DAC(5c) (b)는, 상술한 제1 예 있어서의 DAC(5c)(a)에 대해, 기준 전류 생성부와, RAMP 생성부를 공통화한 예이다. 한편, 도 19에 있어서, 기준 전류 생성부 및 RAMP 생성부의 구성은, 상술한 도 18에 있어서의 기준 전류 생성부 및 RAMP 생성부의 구성과 마찬가지이기 때문에, 여기서의 설명을 생략한다.
기준 전류 생성부에 의해 생성된 기준 전류(Iref)를 복제하는, 트랜지스터(210a 및 210b)에 의한 커런트 미러 회로에 있어서, 트랜지스터(210b)의 드레인이 N채널의 MOS 트랜지스터인 트랜지스터(215a)의 드레인에 접속된다. 트랜지스터(215a)를 복제원으로 하고, 각각 N채널의 MOS 트랜지스터인 트랜지스터(215b 및 215c), 및, 트랜지스터(215b’및 215c’)를 각각 복제처로 하는 커런트 미러 회로가 구성된다.
기준 전류 생성부에 있어서의 트랜지스터(210a)를 복제원으로 하는 커런트 미러 회로를 구성하는, P채널의 MOS 트랜지스터인 트랜지스터(210c)의 드레인이, N채널의 MOS 트랜지스터인 트랜지스터(216a)의 드레인에 접속된다. 트랜지스터(216a)를 복제원으로 하고 각각 N채널의 MOS 트랜지스터인 트랜지스터(216b 및 216c)를 복제처로 하는 커런트 미러 회로가 구성된다.
트랜지스터(216b)의 드레인이, P채널의 MOS 트랜지스터인 트랜지스터(212a)의 드레인에 접속된다. 트랜지스터(212a)를 복제원으로 하고 각각 P채널의 MOS 트랜지스터인 트랜지스터(212b 및 212c)를 복제처로 하는 커런트 미러 회로가 구성된다.
트랜지스터(215c)의 드레인이, P채널의 MOS 트랜지스터인 트랜지스터(213a)의 드레인에 접속된다. 트랜지스터(213a)를 복제원으로 하고 P채널의 MOS 트랜지스터인 트랜지스터(213b)를 복제처로 하는 커런트 미러 회로가 구성된다. 트랜지스터(213b)의 드레인은, 종단 저항인 저항(218)의 일단에 접속된다. 저항(218)의 타단은, 접지 전압에 접속된다.
RAMP 생성부의 출력, 즉, 트랜지스터(21lb)의 드레인이, 각각 커런트 미러 회로의 복제처인 트랜지스터(212b 및 212c)의 드레인과 접속된다. 나아가, 트랜지스터(21lb)의 드레인이, 각각 N채널의 MOS 트랜지스터인, 트랜지스터(230a 및 230a’) 각각의 드레인에 접속된다.
트랜지스터(230a)를 복제원으로 하고 N채널의 MOS 트랜지스터인 트랜지스터(230b)를 복제처로 하는 커런트 미러 회로가 구성된다. 이 트랜지스터(230a’및 230b’)에 의한 커런트 미러 회로에서 복제된 RAMP 생성부의 출력에 기초하여 제1 참조 신호(RAMP(A))가 생성된다.
마찬가지로, 트랜지스터(230a’)를 복제원으로 하고 N채널의 MOS 트랜지스터인 트랜지스터(230b’)을 복제처로 하는 커런트 미러 회로가 구성된다. 이 트랜지스터(230a’및 230b’)에 의한 커런트 미러 회로에서 복제된 RAMP 생성부의 출력에 기초하여 제2 참조 신호(RAMP(B))가 생성된다.
트랜지스터(230b)의 드레인이, P채널의 MOS 트랜지스터인 트랜지스터(231a)의 드레인에 접속된다. 트랜지스터(231a)를 복제원으로 하고 P채널의 MOS 트랜지스터인 트랜지스터(23lb)를 복제처로 하는 커런트 미러 회로가 구성된다.
여기서, 트랜지스터(212b 및 212c)는, 예를 들면 병렬 접속되는 소정 수의 P채널의 MOS 트랜지스터를 포함하고, 해당 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수에 따라, 복제된 전류의 전류값을 제어할 수 있다.
트랜지스터(23lb)의 드레인이, 트랜지스터(213b)의 드레인과, 종단 저항인 저항(218)의 일단이 접속되는 접속점에 접속된다. 저항(218)의 타단은, 접지 전위에 접속된다. 해당 접속점은, 또한, P채널의 MOS 트랜지스터인 트랜지스터(217)의 게이트에 접속된다. 즉, 저항(218)에 흐르는 전류가 전압으로 변환되어, 변환된 전압이 트랜지스터(217)의 게이트에 공급된다.
한편, 트랜지스터(216c)의 드레인이, P채널의 MOS 트랜지스터인 트랜지스터(214a)의 드레인에 접속된다. 트랜지스터(214a)를 복제원으로 하고 각각 P채널의 MOS 트랜지스터인 트랜지스터(214b 및 214b’)를 복제처로 하는 커런트 미러 회로가 구성된다. 트랜지스터(217)는, 소스가 이 커런트 미러 회로에 있어서의 트랜지스터(214b)의 드레인에 접속되어, 이 커런트 미러 회로를 전류원으로 하는 소스 폴로어를 구성한다. 트랜지스터(214b)는, 예를 들면 병렬 접속되는 소정 수의 P채널의 MOS 트랜지스터를 포함하고, 해당 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수에 따라, 복제된 전류의 전류값을 제어할 수 있다. 이에 의해, 트랜지스터(217)에 의한 소스 폴로어의 게인을 조정할 수 있다. 트랜지스터(217)의 소스로부터, 출력 전압이 취출된다. 이 출력 전압이, 제1 참조 신호(RAMP(A))가 된다.
한편, 트랜지스터(230b’)의 드레인이, P채널의 MOS 트랜지스터인 트랜지스터(231a’)의 드레인에 접속된다. 트랜지스터(231a’)를 복제원으로 하고 P채널의 MOS 트랜지스터인 트랜지스터(23lb’)를 복제처로 하는 커런트 미러 회로가 구성된다.
트랜지스터(23lb’)의 드레인이, 트랜지스터(213b’)의 드레인과, 종단 저항인 저항(218’)의 일단이 접속되는 접속점에 접속된다. 저항(218’)의 타단은, 접지 전위에 접속된다. 해당 접속점은, 또한, P채널의 MOS 트랜지스터인 트랜지스터(217’)의 게이트에 접속된다. 즉, 저항(218’)에 흐르는 전류가 전압으로 변환되어, 변환된 전압이 트랜지스터(217’)의 게이트에 공급된다.
트랜지스터(217’)는, 소스가 트랜지스터(214a)를 복제원으로 하는 커런트 미러 회로에 있어서의, 복제처의 트랜지스터(214b’)의 드레인에 접속되어, 트랜지스터(214a 및 214b’)에 의한 커런트 미러 회로를 전류원으로 하는 소스 폴로어를 구성한다. 트랜지스터(214b’)는, 예를 들면 병렬 접속되는 소정 수의 P채널의 MOS 트랜지스터를 포함하고, 해당 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수에 따라, 복제된 전류의 전류값을 제어할 수 있다. 이에 의해, 트랜지스터(217’)에 의한 소스 폴로어의 게인을 조정할 수 있다. 트랜지스터(217’)의 소스로부터, 출력 전압이 취출된다. 이 출력 전압이, 제2 참조 신호(RAMP(B))가 된다.
상술한 구성에 있어서, RAMP 생성부의 출력이 공급되는 측의, 트랜지스터(23lb 및 23lb')는, 각각, 예를 들면 병렬 접속되는 소정 수의 P채널의 MOS 트랜지스터를 포함하고, 해당 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수에 따라, 복제된 전류의 전류값을 제어할 수 있다.
트랜지스터(23lb)에 포함되는 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수와, 트랜지스터(23lb’)에 포함되는 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수를 독립적으로 제어할 수 있다. 이에 의해, 제1 참조 신호(RAMP(A))와, 제2 참조 신호(RAMP(B))과의, 오프셋량, 오프셋의 유무를, 독립적으로 제어하는 것이 가능하다.
이 도 19에 나타내는 제2 예는, 도 18에 나타낸 제1 예에 의한 구성과 비교하여, 적은 소자수로 구성가능하다.
도 20은, 제2 실시형태에 적용 가능한, 제1 및 제2 참조 신호를 생성, 출력 가능한 회로의 제3 예를 나타내는 회로도이다. 이 제3 예에 있어서의 DAC(5c) (c)는, RAMP 생성부의 출력을, 해당 출력을 전압으로 변환하는 변환부에 있어서 2계통으로 나누고, RAMP 생성부의 출력이 변환된 각 전압에 대해 오프셋 전압을 주어, 제1 참조 신호(RAMP(A))와, 제2 참조 신호(RAMP(B))를 출력한다.
한편, 도 20에 있어서, 기준 전류 생성부 및 RAMP 생성부의 구성은, 상술한 도 18에 있어서의 기준 전류 생성부 및 RAMP 생성부의 구성과 마찬가지이기 때문에, 여기서의 설명을 생략한다.
기준 전류 생성부에 의해 생성된 기준 전류(Iref)를 복제하는, 트랜지스터(210a 및 210b)에 의한 커런트 미러 회로에 있어서, 트랜지스터(210b)의 드레인이 N채널의 MOS 트랜지스터인 트랜지스터(215a)의 드레인에 접속된다. 트랜지스터(215a)를 복제원으로 하고, 각각 N채널의 MOS 트랜지스터인 트랜지스터(215b 및 215c)를 각각 복제처로 하는 커런트 미러 회로가 구성된다.
기준 전류 생성부에 있어서의 트랜지스터(210a)를 복제원으로 하는 커런트 미러 회로를 구성하는, P채널의 MOS 트랜지스터인 트랜지스터(210c)의 드레인이, N채널의 MOS 트랜지스터인 트랜지스터(216a)의 드레인에 접속된다. 트랜지스터(216a)를 복제원으로 하고 각각 N채널의 MOS 트랜지스터인 트랜지스터(216b)를 복제처로 하는 커런트 미러 회로가 구성된다.
트랜지스터(216b)의 드레인이, P채널의 MOS 트랜지스터인 트랜지스터(214a)의 드레인에 접속된다. 트랜지스터(214a)를 복제원으로 하고 각각 P채널의 MOS 트랜지스터인 트랜지스터(214b 및 214b’)를 복제처로 하는 커런트 미러 회로가 구성된다. 트랜지스터(214b)의 드레인이 트랜지스터(217)의 소스에 접속된다. 또한, 트랜지스터(214b’)의 드레인이 트랜지스터(217’)의 소스에 접속된다.
한편, 트랜지스터(214b 및 214b’)는, 각각, 예를 들면 병렬 접속되는 소정 수의 P채널의 MOS 트랜지스터를 포함하고, 해당 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수에 따라, 복제된 전류의 전류값을 제어할 수 있다.
트랜지스터(215c)의 드레인이, P채널의 MOS 트랜지스터인 트랜지스터(212a)의 드레인에 접속된다. 트랜지스터(212a)를 복제원으로 하고 각각 P채널의 MOS 트랜지스터인 트랜지스터(212b, 212c 및 212c’)를 복제처로 하는 커런트 미러 회로가 구성된다. 트랜지스터(212b)의 드레인은, 종단 저항인 저항(218)의 일단에 접속된다. 저항(218)의 타단은, 접지 전압에 접속된다.
트랜지스터(212b)와 저항(218)이 접속되는 접속점에, RAMP 생성부의 출력, 즉, 트랜지스터(21lb)의 드레인이 접속된다. 해당 접속점에, 또한, 제1 참조 신호(RAMP(A))에 따른 커패시터(245)의 일단과, P채널의 MOS 트랜지스터인 트랜지스터(244)의 드레인이 접속된다. 트랜지스터(244)의 소스는, 커패시터(245)의 타단에 접속된다. 해당 접속점에, 또한, 제2 참조 신호(RAMP(B))에 따른 커패시터(245’)의 일단과, P채널의 MOS 트랜지스터인 트랜지스터(244’)의 드레인이 접속된다. 트랜지스터(244’)의 소스는, 커패시터(245’)의 타단에 접속된다.
트랜지스터(212c)의 드레인이 저항(241)의 일단에 접속되어, 저항(241)의 타단이 접지 전압에 접속된다. 트랜지스터(212c)의 드레인과 저항(241)이 접속되는 접속점에, 커패시터(246)의 일단이 접속된다. 커패시터(245)의 타단과 트랜지스터(244)의 소스와의 접속점에, 커패시터(246)의 타단이 접속된다. 해당 접속점에, 또한, P채널의 MOS 트랜지스터인 트랜지스터(217)의 게이트가 접속된다.
여기서, 커패시터(245 및 246)는, 각각의 일단에 공급되는 전압을 가산(또는 감산)하고, 가산된 전압을, 커패시터(245 및 246)의 각 타단이 접속되는 접속점으로부터 취출하는 가산기를 구성한다. 트랜지스터(217)의 게이트에는, RAMP 생성부의 출력이 저항(218)에 의해 변환된 전압과, 트랜지스터(212c)와 저항(241)이 접속되는 접속점으로부터 취출된 전압을 이 가산기에서 가산한 전압이 입력된다. 한편, 커패시터(245)는, 일단에 드레인, 타단에 소스가 접속되는 트랜지스터(244)를 온 상태로 제어함으로써, 리프레시된다.
트랜지스터(217)는, 소스가, 트랜지스터(214a)를 복제원으로 하고 트랜지스터(214b)를 복제처로 하는 커런트 미러 회로에 있어서의 트랜지스터(214b)의 드레인에 접속된다. 트랜지스터(217)는, 이 커런트 미러 회로를 전류원으로 하는 소스 폴로어를 구성한다. 트랜지스터(214b)는, 예를 들면 병렬 접속되는 소정 수의 P채널의 MOS 트랜지스터를 포함하고, 해당 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수에 따라, 복제된 전류의 전류값을 제어할 수 있다. 이에 의해, 트랜지스터(217)에 의한 소스 폴로어의 게인을 조정할 수 있다.
트랜지스터(217)의 소스로부터, RAMP 생성부의 출력이 저항(218)에 의해 변환된 전압과, 트랜지스터(212c)와 저항(241)이 접속되는 접속점으로부터 취출된 전압이 가산된 전압에 따른 출력 전압이 취출된다. 이 트랜지스터(217)로부터 취출된 전압이, 제1 참조 신호(RAMP(A))가 된다.
트랜지스터(212c’)의 드레인이 저항(241’)의 일단에 접속되어, 저항(241’)의 타단이 접지 전압에 접속된다. 트랜지스터(212c’)의 드레인과 저항(241’)이 접속되는 접속점에, 커패시터(246)'의 일단이 접속된다. 커패시터(245’)의 타단과 트랜지스터(244’)의 소스와의 접속점에, 커패시터(246)'의 타단이 접속된다. 해당 접속점에, 또한, P채널의 MOS 트랜지스터인 트랜지스터(217’)의 게이트가 접속된다.
상술한 바와 마찬가지로, 커패시터(245’및 246’)는, 각각의 일단에 공급되는 전압을 가산(또는 감산)하고, 가산된 전압을, 커패시터(245’및 246’)의 각 타단이 접속되는 접속점으로부터 취출하는 가산기를 구성한다. 트랜지스터(217’)의 게이트에는, RAMP 생성부의 출력이 저항(218’)에 의해 변환된 전압과, 트랜지스터(212c’)와 저항(241’)이 접속되는 접속점으로부터 취출된 전압을 이 가산기에서 가산한 전압이 입력된다. 한편, 커패시터(245’)는, 일단에 드레인, 타단에 소스가 접속되는 트랜지스터(244’)를 온 상태로 제어함으로써, 리프레시된다.
트랜지스터(217’)는, 소스가, 트랜지스터(214a)를 복제원으로 하고 트랜지스터(214b’)를 복제처로 하는 커런트 미러 회로에 있어서의 트랜지스터(214b’)의 드레인에 접속된다. 트랜지스터(217’)는, 이 커런트 미러 회로를 전류원으로 하는 소스 폴로어를 구성한다. 트랜지스터(214b’)는, 예를 들면 병렬 접속되는 소정 수의 P채널의 MOS 트랜지스터를 포함하고, 해당 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수에 따라, 복제된 전류의 전류값을 제어할 수 있다. 이에 의해, 트랜지스터(217’)에 의한 소스 폴로어의 게인을 조정할 수 있다.
트랜지스터(217’)의 소스로부터, RAMP 생성부의 출력이 저항(218’)에 의해 변환된 전압과, 트랜지스터(212c’)와 저항(241’)이 접속되는 접속점으로부터 취출된 전압이 가산된 전압에 따른 출력 전압이 취출된다. 이 트랜지스터(217’)로부터 취출된 전압이, 제2 참조 신호(RAMP(B))가 된다.
상술한 구성에 있어서, RAMP 생성부의 출력이 공급되는 트랜지스터(212c 및 212c')는, 각각, 예를 들면 병렬 접속되는 소정 수의 P채널의 MOS 트랜지스터를 포함하고, 해당 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수에 따라, 복제된 전류의 전류값을 제어할 수 있다. 이에 의해, 트랜지스터(212c) 및 저항(241)이 접속되는 접속점으로부터 취출되는 전압, 및, 트랜지스터(212c’) 및 저항(241’)이 접속되는 접속점으로부터 취출되는 전압도 제어된다.
트랜지스터(212c)에 포함되는 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수와, 트랜지스터(212c’)에 포함되는 소정 수의 트랜지스터 중, 온 상태로 하는 트랜지스터의 수를 독립적으로 제어할 수 있다. 이에 의해, 제1 참조 신호(RAMP(A))와, 제2 참조 신호(RAMP(B))의 오프셋량, 오프셋의 유무를, 독립적으로 제어하는 것이 가능하다.
[제3 실시형태]
다음으로, 본 개시의 제3 실시형태에 대해 설명한다. 제3 실시형태는, 상술한 제1 실시형태 및 그 변형예, 및, 제2 실시형태에 따른 기술을 적용한 전자기기의 구성예에 대해 설명한다. 도 21은, 제3 실시형태에 따른 전자기기의 일례의 구성을 나타내는 블록도이다.
도 21에 있어서, 전자기기(300)는, 광학계(301)와, 촬상 장치(1000)와, 신호 처리 회로(310)과, 기억 매체(311)와, 모니터(312)를 구비하고 있다. 도 22에 있어서는, 여기서, 전자기기(300)로서는, 디지털 스틸 카메라, 디지털 비디오 카메라, 촬상 기능이 있는 휴대전화나 스마트폰 등을 적용할 수 있다.
광학계(301)는, 피사체로부터의 상광(입사광)을 촬상 장치(1000)의 촬상면 위에 결상시킨다. 이에 의해, 신호 전하가 일정 기간, 촬상 장치(1000) 내에 축적된다. 신호 처리 회로(310)는, 촬상 장치(1000)로부터 출력된 신호에 대해 각종의 신호 처리를 행한다. 신호 처리가 행하여진 영상 신호는, 메모리 등의 기억 매체(311)에 기억시킬 수 있다. 또한, 해당 영상 신호를, 모니터(312)에 출력할 수도 있다.
[제4 실시형태]
다음으로, 제4 실시형태로서, 본 개시에 따른, 제1 실시형태 및 그 변형예, 및, 제2 실시형태에 의한 촬상 장치(1000)의 적용예에 대해 설명한다. 도 22는, 상술한 제1 실시형태 및 그 변형예, 및, 제2 실시형태에 따른 촬상 장치(1000)를 사용하는 사용예를 나타내는 도면이다.
상술한 촬상 장치(1000)는, 예를 들면, 다음과 같이, 가시광이나, 적외광, 자외광, X선 등의 광을 센싱 하는 다양한 경우에 사용할 수 있다.
· 디지털 카메라나, 카메라 기능이 있는 휴대 기기 등, 감상용 화상을 촬영하는 장치
· 자동 정지 등의 안전 운전이나 운전자 상태의 인식 등을 위해, 자동차의 전방이나 후방, 주위, 차내 등을 촬영하는 차재용 센서, 및 주행 차량이나 도로를 감시하고, 차량간 거리 등의 측거를 행하기 위한 감시 카메라를 포함하는, 교통용 장치.
유저의 제스처를 촬영하고, 그 촬영 결과에 따른 기기 조작을 행하기 위해서, TV나, 냉장고, 에어컨 등의 가전에 제공되는 장치
· 내시경이나, 적외광의 수광에 의한 혈관 촬영을 행하는 장치 등의, 의료나 헬스케어용으로 제공되는 장치
· 방범 용도의 감시 카메라나, 인물 인증 용도의 카메라 등의, 시큐리티용으로 제공되는 장치
· 피부나 두피를 촬영하기 위한, 미용용으로 제공되는 (현미경을 포함한) 장치
· 스포츠 용도 등에 적합한 액션 카메라나 웨어러블 카메라 등, 스포츠용으로 제공되는 장치
· 밭이나 작물의 상태를 감시하기 위한 카메라 등의, 농업용으로 제공되는 장치
[본 개시에 따른 기술이 새로운 적용예]
본 개시에 따른 기술(본 기술)은, 다양한 제품에 적용할 수 있다. 예를 들면, 본 개시에 따른 기술은, 내시경수술 시스템에 적용되어도 된다.
(체내 정보 취득 시스템에의 적용예)
도 23은, 본 개시에 따른 기술(본 기술)이 적용될 수 있는, 캡슐형 내시경을 사용한 환자의 체내 정보 취득 시스템의 개략적인 구성의 일례를 나타내는 블록도이다.
체내 정보 취득 시스템(10001)은, 캡슐형 내시경(10100)과, 외부 제어 장치(10200)로 구성된다.
캡슐형 내시경(10100)은, 검사 시에, 환자에 의해 삼켜진다. 캡슐형 내시경(10100)은, 촬상 기능 및 무선 통신 기능을 가지며, 환자로부터 자연 배출될 때까지의 사이, 위나 장 등의 장기 내부를 연동 운동 등에 의해 이동하면서, 해당 장기의 내부 화상(이하, 체내 화상이라고도 말함)을 소정의 간격으로 순차 촬상하고, 그 체내 화상에 따른 정보를 체외의 외부 제어 장치(10200)에 순차 무선 송신한다.
외부 제어 장치(10200)는, 체내 정보 취득 시스템(10001)의 동작을 통괄적으로 제어한다. 또한, 외부 제어 장치(10200)는, 캡슐형 내시경(10100)로부터 송신되어 오는 체내 화상에 따른 정보를 수신하고, 수신한 체내 화상에 관한 정보에 기초하여 표시 장치(도시하지 않음)에 해당 체내 화상을 표시하기 위한 화상 데이터를 생성한다.
체내 정보 취득 시스템(10001)에서는, 이와 같이, 캡슐형 내시경(10100)이 삼켜지고 나서 배출될 때까지의 사이, 환자의 체내 모습을 촬상한 체내 화상을 수시 얻을 수 있다.
캡슐형 내시경(10100)과 외부 제어 장치(10200)의 구성 및 기능에 대해 보다 상세하게 설명한다.
캡슐형 내시경(10100)은, 캡슐형의 케이스(10101)를 가지고, 그 케이스(10101) 내에는, 광원부(10111), 촬상부(10111), 화상 처리부(10113), 무선 통신부(10114), 급전부(10115), 전원부(10116), 및 제어부(10117)가 수납되어 있다.
광원부(10111)는, 예를 들면 LED(Light Emitting Diode) 등의 광원으로부터 구성되어, 촬상부(10112)의 촬상 시야에 대해 광을 조사한다.
촬상부(10112)는, 촬상 소자, 및 해당 촬상 소자의 전단에 설치되는 복수의 렌즈로 이루어지는 광학계로부터 구성된다. 관찰 대상인 몸조직에 조사된 광의 반사광(이하, 관찰광이라고 함)은, 해당 광학계에 의해 집광되어, 해당 촬상 소자에 입사한다. 촬상부(10112)에서는, 촬상 소자에 있어서, 거기에 입사한 관찰광이 광전 변환되어, 그 관찰광에 대응하는 화상 신호가 생성된다. 촬상부(10112)에 의해 생성된 화상 신호는, 화상 처리부(10113)에 제공된다.
화상 처리부(10113)는, CPU나 GPU(Graphics Processing Unit) 등의 프로세서에 의해 구성되어, 촬상부(10112)에 의해 생성된 화상 신호에 대해 각종의 신호 처리를 행한다. 화상 처리부(10113)는, 신호 처리를 실시한 화상 신호를, RAW 데이터로서 무선 통신부(10114)에 제공한다.
무선 통신부(10114)는, 화상 처리부(10113)에 의해 신호 처리가 실시된 화상 신호에 대해 변조 처리 등의 소정의 처리를 행하고, 그 화상 신호를, 안테나(10114A)를 통해 외부 제어 장치(10200)에 송신한다. 또한, 무선 통신부(10114)는, 외부 제어 장치(10200)로부터, 캡슐형 내시경(10100)의 구동 제어에 관한 제어 신호를, 안테나(10114A)를 통해 수신한다. 무선 통신부(10114)는, 외부 제어 장치(10200)로부터 수신한 제어 신호를 제어부(10117)에 제공한다.
급전부(10115)는, 수전용의 안테나 코일, 해당 안테나 코일에 발생한 전류로 전력을 재생하는 전력 재생 회로, 및 승압 회로 등으로 구성된다. 급전부(10115)에서는, 소위 비접촉 충전의 원리를 이용하여 전력이 생성된다.
전원부(10116)는, 2차전지에 의해 구성되어, 급전부(10115)에 의해 생성된 전력을 축전한다. 도 27에서는, 도면이 번잡해지는 것을 피하기 위해, 전원부(10116)로부터의 전력의 공급처를 나타내는 화살표 등의 도시를 생략하고 있지만, 전원부(10116)에 축전 된 전력은, 광원부(10111), 촬상부(10112), 화상 처리부(10113), 무선 통신부(10114), 및 제어부(10117)에 공급되고, 이 구동에 사용될 수 있다.
제어부(10117)는, CPU 등의 프로세서에 의해 구성되며, 광원부(10111), 촬상부(10112), 화상 처리부(10113), 무선 통신부(10114), 및, 급전부(10115)의 구동을, 외부 제어 장치(10200)로부터 송신되는 제어 신호에 따라 적당히 제어한다.
외부 제어 장치(10200)는, CPU, GPU 등의 프로세서, 또는 프로세서와 메모리 등의 기억 소자가 혼재된 마이크로 컴퓨터 또는 제어 기판 등으로 구성된다. 외부 제어 장치(10200)는, 캡슐형 내시경(10100)의 제어부(10117)에 대해 제어 신호를, 안테나(10200A)를 통해 송신함으로써, 캡슐형 내시경(10100)의 동작을 제어한다. 캡슐형 내시경(10100)에서는, 예를 들면, 외부 제어 장치(10200)로부터의 제어 신호에 의해, 광원부(10111)에 있어서의 관찰 대상에 대한 광의 조사 조건이 변경될 수 있다. 또한, 외부 제어 장치(10200)로부터의 제어 신호에 의해, 촬상 조건(예를 들면, 촬상부(10112)에 있어서의 프레임 레이트, 노출 값 등)이 변경될 수 있다. 또한, 외부 제어 장치(10200)로부터의 제어 신호에 의해, 화상 처리부(10113)에 있어서의 처리의 내용이나, 무선 통신부(10114)이 화상 신호를 송신하는 조건(예를 들면, 송신 간격, 송신 화상 수 등)이 변경되어도 된다.
또한, 외부 제어 장치(10200)는, 캡슐형 내시경(10100)으로부터 송신되는 화상 신호에 대해, 각종의 화상 처리를 실시하고, 촬상된 체내 화상을 표시 장치에 표시하기 위한 화상 데이터를 생성한다. 해당 화상 처리로서는, 예를 들면 현상 처리(디모자이크 처리), 고화질화 처리(대역 강조 처리, 초해상 처리, 노이즈 리덕션(noise reduction) 처리, 손떨림 보정 처리 등), 확대 처리(전자 줌 처리) 등, 각각 단독으로, 또는, 조합시켜, 각종의 신호 처리를 행할 수 있다. 외부 제어 장치(10200)는, 표시 장치의 구동을 제어하고, 생성한 화상 데이터에 기초하여 촬상된 체내 화상을 표시시킨다. 또는, 외부 제어 장치(10200)는, 생성한 화상 데이터를 기록 장치(도시하지 않음)에 기록시키거나, 인쇄 장치(도시하지 않음)에 인쇄 출력시켜도 된다.
이상, 본 개시에 따른 기술이 적용될 수 있는 체내 정보 취득 시스템의 일례에 대해 설명하였다. 본 개시에 따른 기술은, 이상 설명한 구성 중, 예를 들면, 촬상부(10112)에 적용될 수 있다. 촬상부(10112)에 본 개시에 따른 기술을 적용함으로써, 촬상부(10112)가 평탄한 피사체를 촬영한 경우 등에 있어서의 순시 전류를 억제하는 것이 가능하게 되고, 이에 의해, 캡슐형 내시경(10100)의 소형화가 가능하게 된다.
(내시경 수술 시스템에의 적용예)
본 개시에 따른 기술은, 또한, 내시경 수술 시스템에 적용되어도 된다. 도 24는, 본 개시에 따른 기술(본 기술)이 적용될 수 있는 내시경 수술 시스템의 개략적인 구성의 일례를 나타내는 도면이다.
도 24에서는, 시술자(의사)(11131)가, 내시경 수술 시스템(11000)을 이용하여, 환자 침대(11133) 위의 환자(11132)에 수술을 가고 있는 모양이 도시되어 있다. 도시된 바와 같이, 내시경 수술 시스템(11000)은, 내시경(11100)과, 기복 튜브(11111)나 에너지 처치구(11112) 등의, 그 밖의 시술구(11110)와, 내시경(11100)을 지지하는 지지 암 장치(11120)와, 내시경 하 수술을 위한 각종 장치가 탑재된 카트(11200)로 구성된다.
내시경(11100)은, 선단으로부터 소정의 길이의 영역이 환자(11132)의 체강 내에 삽입되는 경통(11101)과, 경통(11101)의 기단에 접속되는 카메라 헤드(11102)로 구성된다. 도시하는 예에서는, 경성의 경통(11101)을 갖는 소위 경성경으로 구성되는 내시경(11100)을 도시하고 있으나, 내시경(11100)은, 연성의 경통을 갖는 이른바 연성경으로 구성되어도 된다.
경통(11101)의 선단에는, 대물 렌즈가 끼워 넣어진 개구부가 설치되어 있다. 내시경(11100)에는 광원 장치(11203)가 접속되어 있고, 해당 광원 장치(11203)에 의해 생성된 광이, 경통(11101)의 내부에 연장되어 설치되는 라이트 가이드에 의해 해당 경통의 선단까지 도광 되고, 대물 렌즈를 거쳐 환자(11132)의 체강 내의 관찰 대상을 향해 조사된다. 한편, 내시경(11100)은, 직시경이어도 되고, 사시경 또는 측시경이어도 된다.
카메라 헤드(11102)의 내부에는 광학계 및 촬상 소자가 설치되어 있고, 관찰 대상으로부터의 반사광(관찰광)은 해당 광학계에 의해 해당 촬상 소자에 집광된다. 해당 촬상 소자에 의해 관찰광이 광전 변환되고, 관찰광에 대응하는 전기 신호, 즉 관찰상에 대응하는 화상 신호가 생성된다. 해당 화상 신호는, RAW 데이터로서 카메라 컨트롤 유닛(CCU: Camera Control Unit)(11201)에 송신된다.
CCU(11201)는, CPU나 GPU 등에 의해 구성되고, 내시경(11100) 및 표시 장치(11202)의 동작을 통괄적으로 제어한다. 나아가, CCU(11201)는, 카메라 헤드(11102)로부터 화상 신호를 수취하고, 그 화상 신호에 대해서, 예를 들면 현상 처리(디모자이크 처리) 등의, 해당화상 신호에 기초하는 화상을 표시하기 위한 각종 화상 처리를 행한다.
표시 장치(11202)는, CCU(11201)로부터의 제어에 의해, 해당CCU(11201)에 의해 화상 처리가 시행된 화상 신호에 기초하는 화상을 표시한다.
광원 장치(11203)는, 예를 들면 LED(Light Emitting Diode) 등의 광원으로 구성되고, 기술부 등을 촬영할 때의 조사광을 내시경(11100)에 공급한다.
입력 장치(11204)는, 내시경 수술 시스템(11000)에 대한 입력 인터페이스이다. 유저는, 입력 장치(11204)을 거쳐, 내시경 수술 시스템(11000)에 대하여 각종의 정보의 입력이나 지시 입력을 행할 수 있다. 예를 들면, 유저는, 내시경(11100)에 의한 촬상 조건(조사광의 종류, 배율 및 초점 거리 등)을 변경하는 취지의 지시 등을 입력한다.
처치구 제어 장치(11205)는, 조직의 소작, 절개 또는 혈관의 봉지 등을 위한 에너지 처치구(11112)의 구동을 제어한다. 기복 장치(11206)는, 내시경(11100)에 의한 시야의 확보 및 시술자의 작업 공간의 확보 목적으로, 환자(11132)의 체강을 부풀어 오르게 하기 때문에, 기복 튜브(11111)를 거쳐 해당 체강 내에 가스를 보낸다. 레코더(11207)는, 수술에 관한 각종의 정보를 기록 가능한 장치이다. 프린터(11208)는, 수술에 관한 각종의 정보를, 텍스트, 화상 또는 그래프 등 각종의 형식으로 인쇄 가능한 장치이다.
한편, 내시경(11100)에 시술부를 촬영할 때의 조사광을 공급하는 광원 장치(11203)는, 예를 들면 LED, 레이저 광원 또는 이 조합에 의해 구성되는 백색 광원으로 구성할 수 있다. RGB 레이저 광원의 조합에 의해 백색 광원이 구성될 경우에는, 각 색(각 파장)의 출력 강도 및 출력 타이밍을 고정밀도로 제어할 수 있기 때문에, 광원 장치(11203)에 있어서 촬상 화상의 화이트 밸런스 조정을 행할 수 있다. 또한, 이 경우에는, RGB 레이저 광원 각각으로부터의 레이저광을 시분할로 관찰 대상으로 조사하고, 그 조사 타이밍에 동기하여 카메라 헤드(11102)의 촬상 소자 구동을 제어함으로써, RGB 각각에 대응한 화상을 시분할로 촬상하는 것도 가능하다. 해당 방법에 의하면, 해당 촬상 소자에 컬러 필터를 설치하지 않아도, 컬러 화상을 얻을 수 있다.
또한, 광원 장치(11203)는, 출력하는 광의 강도를 소정의 시간마다 변경하도록 그 구동이 제어되어도 된다. 그 광의 강도의 변경 타이밍에 동기하여 카메라 헤드(11102)의 촬상 소자 구동을 제어해 시분할로 화상을 취득하고, 그 화상을 합성함으로써, 이른바 노출 과다나 노출 부족이 없는 고다이나믹 레인지의 화상을 생성할 수 있다.
또한, 광원 장치(11203)는, 특수광 관찰에 대응한 소정의 파장대역의 광을 공급 가능하도록 구성되어도 된다. 특수광 관찰에서는, 예를 들면, 체조직에 있어서의 광의 흡수 파장 의존성을 이용하여, 통상의 관찰 시에 있어서의 조사광(즉, 백색광)에 비해 협대역의 광을 조사함으로써, 점막 표층의 혈관 등의 소정의 조직을 고콘트라스트로 촬영하는, 이른바 협대역광 관찰(Narrow Band Imaging)이 행해진다. 또는, 특수광 관찰에서는, 여기광을 조사함으로써 발생하는 형광에 의해 화상을 얻는 형광 관찰이 행해져도 된다. 형광 관찰에서는, 체조직에 여기광을 조사하여 해당 체조직으로부터의 형광을 관찰하는 것(자가 형광 관찰), 또는 인도 시아닌 그린(ICG) 등의 시약을 체조직에 주입함과 함께 해당 체조직에 그 시약의 형광 파장에 대응한 여기광을 조사해 형광상을 얻는 것 등이 행해질 수 있다. 광원 장치(11203)는, 이러한 특수광 관찰에 대응한 협대역광 및/또는 여기광을 공급 가능하도록 구성될 수 있다.
도 25는, 도 24에 나타내는 카메라 헤드(11102) 및 CCU(11201)의 기능 구성의 일례를 나타내는 블록도이다.
카메라 헤드(11102)는, 렌즈 유닛(11401)과, 촬상부(11402)와, 구동부(11403)와, 통신부(11404)와, 카메라 헤드 제어부(11405)를 갖는다. CCU(11201)는, 통신부(11411)와, 화상 처리부(11412)와, 제어부(11413)를 갖는다. 카메라 헤드(11102)와 CCU(11201)는, 전송 케이블(11400)에 의해 쌍방향으로 통신 가능하도록 접속되어 있다.
렌즈 유닛(11401)은, 경통(11101)과의 접속부에 설치되는 광학계이다. 경통(11101)의 선단으로부터 받아들여진 관찰광은, 카메라 헤드(11102)까지 도광되고, 해당 렌즈 유닛(11401)에 입사한다. 렌즈 유닛(11401)은, 줌 렌즈 및 포커스 렌즈를 포함하는 복수의 렌즈가 조합되어 구성된다.
촬상부(11402)는, 촬상 소자로 구성된다. 촬상부(11402)을 구성하는 촬상 소자는, 1개 (이른바 단판식)이어도 되고, 복수 (이른바 다판식)이어도 된다. 촬상부(11402)가 다판식으로 구성될 경우에는, 예를 들면 각 촬상 소자에 의해 RGB 각각에 대응하는 화상 신호가 생성되고, 이들이 합성됨으로써 컬러 화상을 얻게 되어도 된다. 또는, 촬상부(11402)는, 3D(Dimensional)표시에 대응하는 오른쪽 눈용 및 왼쪽 눈용의 화상 신호를 각각 취득하기 위한 1쌍의 촬상 소자를 갖도록 구성되어도 된다. 3D 표시가 행해짐으로써, 시술자(11131)는 시술부에 있어서의 생체 조직의 깊이를 따라 정확하게 파악하는 것이 가능하게 된다. 또한, 촬상부(11402)가 다판식에서 구성되는 경우에는, 각 촬상 소자에 대응하여, 렌즈 유닛(11401)도 복수 계통 설치된다.
또한, 촬상부(11402)는, 반드시 카메라 헤드(11102)에 설치되지 않아도 된다. 예를 들면, 촬상부(11402)는, 경통(11101)의 내부에, 대물 렌즈의 바로 뒤에 설치되어도 된다.
구동부(11403)는, 액추에이터에 의해 구성되고, 카메라 헤드 제어부(11405)로부터의 제어에 의해, 렌즈 유닛(11401)의 줌 렌즈 및 포커스 렌즈를 광축에 따라 소정의 거리만 이동시킨다. 이에 의해, 촬상부(11402)에 의한 촬상 화상의 배율 및 초점이 적당히 조정될 수 있다.
통신부(11404)는, CCU(11201)와의 사이에 각종의 정보를 송수신하기 위한 통신 장치에 의해 구성된다. 통신부(11404)는, 촬상부(11402)로부터 얻은 화상 신호를 RAW 데이터로서 전송 케이블(11400)을 거쳐 CCU(11201)에 송신한다.
또한, 통신부(11404)는, CCU(11201)로부터, 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 수신하고, 카메라 헤드 제어부(11405)로 공급한다. 해당제어 신호에는, 예를 들면, 촬상 화상의 프레임 레이트를 지정하는 취지의 정보, 촬상 시의 노출값을 지정하는 취지의 정보, 및/또는 촬상 화상의 배율 및 초점을 지정하는 취지의 정보 등, 촬상 조건에 관한 정보가 포함된다.
또한, 상기의 프레임 레이트나 노출값, 배율, 초점 등의 촬상 조건은, 사용자에 의해 적당히 지정되어도 되고, 취득된 화상 신호에 기초하여 CCU(11201)의 제어부(11413)에 의해 자동적으로 설정되어도 된다. 후자의 경우에는, 이른바 AE(Auto Exposure)기능, AF(Auto Focus) 기능 및 AWB(Auto White Balance) 기능이 내시경(11100)에 탑재된다.
카메라 헤드 제어부(11405)는, 통신부(11404)를 거쳐 수신한 CCU(11201)로부터의 제어 신호에 기초하여, 카메라 헤드(11102)의 구동을 제어한다.
통신부(11411)는, 카메라 헤드(11102)와의 사이에 각종의 정보를 송수신하기 위한 통신 장치에 의해 구성된다. 통신부(11411)는, 카메라 헤드(11102)로부터, 전송 케이블(11400)을 거쳐 송신되는 화상 신호를 수신한다.
또한, 통신부(11411)은, 카메라 헤드(11102)에 대하여, 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 송신한다. 화상 신호나 제어 신호는, 전기통신이나 광통신 등에 의해 송신할 수 있다.
화상 처리부(11412)는, 카메라 헤드(11102)로부터 송신된 RAW 데이터인 화상 신호에 대해서 각종의 화상 처리를 행한다.
제어부(11413)는, 내시경(11100)에 의한 시술부 등의 촬상, 및, 시술부 등의 촬상에 의해 얻을 수 있는 촬상 화상의 표시에 관한 각종의 제어를 행한다. 예를 들면, 제어부(11413)는, 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 생성한다.
또한, 제어부(11413)는, 화상 처리부(11412)에 의해 화상 처리가 행해진 화상 신호에 기초하여, 시술부의 화상을 표시 장치(11202)에 표시시킨다. 이 때, 제어부(11413)는, 각종의 화상 인식 기술을 이용하여 촬상 화상 내에 있어서의 각종의 물체를 인식하여도 된다. 예를 들면, 제어부(11413)는, 촬상 화상에 포함되는 물체의 에지의 형상이나 색 등을 검출함으로써, 겸자 등의 시술구, 특정한 생체부위, 출혈, 에너지 처치구(11112)의 사용 시의 미스트 등을 인식할 수 있다. 제어부(11413)는, 표시 장치(11202)에 촬상 화상을 표시시킬 때에, 그 인식 결과를 이용하여, 각종의 수술 지원 정보를 해당 시술부의 화상에 중첩 표시시켜도 된다. 수술 지원 정보가 중첩 표시되어, 시술자(11131)에 제시됨으로써, 시술자(11131)의 부담을 경감시키거나, 시술자(11131)가 확실하게 수술을 진행시키는 것이 가능하게 된다.
카메라 헤드(11102) 및 CCU(11201)를 접속하는 전송 케이블(11400)은, 전기 신호의 통신에 대응한 전기 신호 케이블, 광통신에 대응한 광 파이버, 또는 이러한 복합 케이블이다.
여기서, 도 25의 예에서는, 전송 케이블(11400)을 이용해서 유선으로 통신이 행해지고 있었으나, 카메라 헤드(11102)와 CCU(11201)의 사이의 통신은 무선으로 행해져도 된다.
이상, 본 개시에 따른 기술이 적용될 수 있는 내시경 수술 시스템의 일례에 대해 설명하였다. 본 개시에 따른 기술은, 이상 설명한 구성 중, 예를 들면, 내시경(11100)이나, 카메라 헤드(11102)의 촬상부(11402)에 적용될 수 있다. 촬상부(10402)에 본 개시에 따른 기술을 적용함으로써, 촬상부(10402)가 평탄한 피사체를 촬영한 경우 등에 있어서의 순시 전류를 억제하는 것이 가능하게 된다.
한편, 여기서는, 일례로서 내시경 수술 시스템에 대해 설명하였으나, 본 개시에 따른 기술은, 그 밖에, 예를 들면, 현미경 수술 시스템 등에 적용되어도 된다.
(이동체에의 적용예)
본 개시에 따른 기술은, 또한, 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇과 같은 각종의 이동체에 탑재되는 장치에 대해 적용되어도 된다.
도 26은, 본 개시와 관련되는 기술이 적용될 수 있는 이동체 제어 시스템의 일례인 차량 제어 시스템의 개략적인 구성예를 나타내는 블록도이다.
차량 제어 시스템(12000)은 통신 네트워크(12001)를 거쳐 접속된 복수의 전자 제어 유닛을 구비한다. 도 26에 나타낸 예에서는, 차량 제어 시스템(12000)은 구동계 제어 유닛(12010), 보디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040), 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로 컴퓨터(12051), 음성 화상 출력부(12052), 및 차재 네트워크 I/F(인터페이스)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은 각종 프로그램에 따라 차량의 구동계에 관련하는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구, 및 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
보디계 제어 유닛(12020)은 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 보디계 제어 유닛(12020)은 키리스 엔트리(keyless entry) 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는 헤드 램프, 백 램프, 브레이크 램프, 깜빡이 또는 안개등 등의 각종 램프의 제어장치로서 기능한다. 이 경우, 보디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 보디계 제어 유닛(12020)은 이들 전파 또는 신호의 입력을 수신하여, 차량의 도어록 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은 촬상부(12031)에 차 밖의 화상을 촬상시키고, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 기초하여, 사람, 차, 장애물, 표지 또는 노면 상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행해도 된다. 차외 정보 검출 유(12030)은, 예를 들면, 수신한 화상에 대해 화상 처리를 실시하고, 화상 처리의 결과에 기초하여 물체 검출 처리나 거리 검출 처리를 행한다.
촬상부(12031)는 광을 수광하고, 그 광의 수광량에 따른 전기 신호를 출력하는 광 센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 측거의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은 가시광이어도 되고, 적외선 등의 비가시광이어도 된다.
차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들면, 운전자를 촬상하는 카메라를 포함한다. 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력되는 검출 정보에 기초하여 운전자의 피로 정도 또는 집중 정도를 산출해도 되고, 운전자가 졸고 있지 않은지를 판별해도 된다.
마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차내외의 정보에 기초하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표값을 연산하여, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간거리에 기초하는 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 차선 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량 주위의 정보에 기초하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함으로써, 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 기초하여, 보디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)으로 검지한 선행차 또는 대향차의 위치에 따라 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 눈부심 방지를 도모하는 것을 목적으로 한 협조 제어를 행할 수 있다.
음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력장치로 음성 및 화상 중 적어도 일방의 출력 신호를 송신한다. 도 26의 예에서는, 출력장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되고 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이 중 적어도 하나를 포함하고 있어도 된다.
도 27은, 촬상부(12031)의 설치 위치의 예를 나타내는 도면이다. 도 27에서는, 차량(12100)은, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104 및 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 및 12105)는, 예를 들면, 차량(12100)의 프런트 노즈, 사이드 미러, 리어범퍼, 백 도어 및 차실내의 프런트 글래스의 상부 등의 위치에 설치된다. 프런트 노즈에 구비되는 촬상부(12101) 및 차실내의 프런트 글래스의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방의 화상을 취득한다. 촬상부(12105)는, 주로 선행 차량 또는 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.
또한, 도 31에는 촬상부(12101~12104)의 촬영 범위의 일례가 도시되어 있다. 촬상 범위(12111)는, 프런트 노즈에 설치된 촬상부(12101)의 촬상 범위를 나타낸다. 촬상 범위(12112, 및 12113)는, 각각 사이드 미러에 설치된 촬상부(12102, 및 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는, 리어범퍼 또는 백 도어에 설치된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101~12104)로 촬상된 화상 데이터가 중첩됨으로써, 차량(12100)을 상방으로부터 본 부감 화상을 얻을 수 있다.
촬상부(12101~12104) 중 적어도 하나는 거리 정보를 취득하는 기능을 가지고 있어도 된다. 예를 들면, 촬상부(12101~12104) 중 적어도 하나는 복수의 촬상 소자로 이루어지는 스테레오 카메라여도 되고, 위상차 검출용의 화소를 가지는 촬상 소자여도 된다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101~12104)로부터 얻어지는 거리 정보를 기초로, 촬상 범위(12111~12114) 내에 있어서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대속도)를 구함으로써, 특히 차량(12100)의 진행로 상에 있는 가장 가까운 입체물로, 차량(12100)과 대략 같은 방향으로 소정의 속도(예를 들면, 0km/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로 컴퓨터(12051)는, 선행차와의 사이에서 미리 확보해야 하는 차간거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함함)나 자동 가속 제어(추종 발진 제어도 포함함) 등을 행할 수 있다. 이와 같이 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 바탕으로, 입체물에 관한 입체물 데이터를, 이륜차, 보통 차량, 대형차량, 보행자, 전신주 등 그 외의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량(12100) 주변의 장애물을, 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로 컴퓨터(12051)는, 각 장애물과의 충돌 위험도를 나타내는 충돌 리스크를 판단하여, 충돌 리스크가 설정값 이상으로 충돌 가능성이 있는 상황일 때에는, 오디오 스피커(12061)나 표시부(12062)를 통해 드라이버에 경보를 출력하거나, 구동계 제어 유닛(12010)을 통해 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수 있다.
촬상부(12101~12104) 중 적어도 하나는, 적외선을 검출하는 적외선 카메라여도 된다. 예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101~12104)의 촬상 화상 중에 보행자가 존재하는지 아닌지를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들면, 적외선 카메라로서의 촬상부(12101~12104)의 촬상 화상에 있어서의 특징점을 추출하는 절차와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지 아닌지를 판별하는 절차에 의해 행해진다. 마이크로 컴퓨터(12051)가, 촬상부(12101~12104)의 촬상 화상 중에 보행자가 존재한다고 판정하여, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 원하는 위치에 표시하도록 표시부(12062)를 제어하여도 된다.
이상, 본 개시에 따른 기술이 적용될 수 있는 차량 제어 시스템의 일례에 대해 설명하였다. 본 개시에 따른 기술은, 이상 설명한 구성 중, 예를 들면, 촬상부(12031)에 적용될 수 있다. 촬상부(12031)에 본 개시에 따른 기술을 적용함으로써, 촬상부(12031)가 평탄한 피사체를 촬영한 경우 등에 있어서의 순시 전류를 억제하는 것이 가능하게 된다.
한편, 본 명세서에 기재된 효과는 어디까지나 예시이며 한정되는 것이 아니고, 또한 다른 효과가 있어도 된다.
한편, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1)
수광한 광에 따라 광전 변환에 의해 전하를 발생시키는 수광 소자와,
상기 수광 소자로부터 상기 전하를 판독하고, 해당 전하에 따른 아날로그 신호를 출력하는 화소 회로와,
상기 아날로그 신호와, 전압이 시간에 따라서 일정한 경사를 따라 계단 형상으로 변화되는 참조 신호를 비교한 비교 결과에 기초하여 해당 아날로그 신호를 디지털 신호로 변환하는 변환 회로를 각각 포함하는 복수의 화소와,
상기 참조 신호로서, 상기 복수의 화소 중 제1 화소에 공급하기 위한 제1 참조 신호와, 상기 복수의 화소 중 해당 제1 화소와 다른 제2 화소에 공급하기 위한 제2 참조 신호를 생성하는 생성부와,
상기 생성부와 상기 제1 화소를 접속하는 제1 배선과,
상기 생성부와 상기 제2 화소를 접속하는 제2 배선을 구비하고,
상기 제1 참조 신호가 상기 제1 배선을 통해 상기 제1 화소에 공급되고,
상기 제2 참조 신호가 상기 제2 배선을 통해 상기 제2 화소에 공급되는 촬상 장치.
(2)
상기 생성부는,
상기 제1 참조 신호에 대해 오프셋을 준 상기 제2 참조 신호를 생성하는 상기 (1)에 기재된 촬상 장치.
(3)
상기 생성부는,
상기 제1 참조 신호에 대해 상기 경사의 기준이 되는 기준 전압을 시프트시키는 상기 오프셋을 준 상기 제2 참조 신호를 생성하는 상기 (2)에 기재된 촬상 장치.
(4)
상기 생성부는,
상기 제1 참조 신호에 대해 상기 경사를 상기 시간의 방향으로 시프트시키는 상기 오프셋을 준 상기 제2 참조 신호를 생성하는 상기 (2)에 기재된 촬상 장치.
(5)
상기 복수의 화소는, 2차원의 격자 형상의 배열로 배치되고,
상기 제1 배선은,
격자 형상으로 설치되고, 상기 배열에 있어서의 복수의 상기 제1 화소가 해당 격자 형상의 각 격자점에 일대일로 대응하여 배치되고,
상기 제2 배선은,
격자 형상으로 설치되고, 상기 배열에 있어서의 복수의 상기 제2 화소가 해당 격자 형상의 각 격자점에 일대일로 대응하여 배치되는 상기 (1) 내지 (4) 중 어느 하나에 기재된 촬상 장치.
(6)
상기 복수의 화소는, 상기 수광 소자에 대응하여 컬러 필터가 설치되고,
상기 제1 배선 및 상기 제2 배선의 적어도 일방은, 상기 복수의 화소 중, 동일한 파장 성분을 통과하는 상기 컬러 필터가 설치되는 화소 각각에 접속되는 상기 (1) 내지 (5) 중 어느 하나에 기재된 촬상 장치.
(7)
제1 반도체 칩과, 해당 제1 반도체 칩에 적층되는 제2 반도체 칩을 포함하고,
상기 수광 소자 및 상기 화소 회로가 상기 제1 반도체 칩에 배치되고, 상기 변환 회로와 상기 생성부가 상기 제2 반도체 칩에 배치되는 상기 (1) 내지 (6) 중 어느 하나에 기재된 촬상 장치.
(8)
상기 제1 배선 및 상기 제2 배선이 상기 제2 반도체 칩에 배치되는 상기 (7)에 기재된 촬상 장치.
(9)
제1 반도체 칩과, 해당 제1 반도체 칩에 적층되는 제2 반도체 칩을 포함하고,
상기 수광 소자 및 상기 화소 회로와, 상기 변환 회로의 적어도 일부가 상기 제1 반도체 칩에 배치되고, 해당 변환 회로의 해당 제1 반도체 칩에 배치되지 않는 부분과 상기 생성부가 상기 제2 반도체 칩에 배치되는 상기 (1) 내지 (6) 중 어느 하나에 기재된 촬상 장치.
(10)
상기 제1 배선 및 상기 제2 배선이 상기 제1 반도체 칩에 배치되는 상기 (9)에 기재된 촬상 장치.
(11)
수광한 광에 따라 광전 변환에 의해 전하를 발생시키는 수광 소자와,
상기 수광 소자로부터 상기 전하를 판독하고, 해당 전하에 따른 아날로그 신호를 출력하는 화소 회로와,
상기 아날로그 신호와, 전압이 시간에 따라서 일정한 경사를 따라 계단 형상으로 변화되는 참조 신호를 비교한 비교 결과에 기초하여 해당 아날로그 신호를 디지털 신호로 변환하는 변환 회로를 각각 포함하는 복수의 화소와,
상기 참조 신호로서, 상기 복수의 화소 중 제1 화소에 공급하기 위한 제1 참조 신호를 생성하는 제1 생성부와,
상기 참조 신호로서, 상기 복수의 화소 중 제2 화소에 공급하기 위한 제2 참조 신호를 생성하는 제2 생성부와,
상기 제1 생성부와 상기 제1 화소를 접속하는 제1 배선과,
상기 제2 생성부와 상기 제2 화소를 접속하는 제2 배선을 구비하고,
상기 제1 참조 신호가 상기 제1 배선을 통해 상기 제1 화소에 공급되고,
상기 제2 참조 신호가 상기 제2 배선을 통해 상기 제2 화소에 공급되는 촬상 장치.
(12)
상기 제1 생성부 및 상기 제2 생성부는,
각각, 상기 복수의 화소가 배치되는 영역의 동일한 측에 배치되는 상기 (11)에 기재된 촬상 장치.
(13)
상기 제1 생성부는,
상기 복수의 화소가 배치되는 영역의 일단 측에 배치되고,
상기 제2 생성부는,
상기 영역의, 상기 일단에 대향하는 타단에 배치되는 상기 (11) 또는 (12)에 기재된 촬상 장치.
(14)
상기 제2 생성부는,
상기 제1 참조 신호에 대해 오프셋을 준 상기 제2 참조 신호를 생성하는 상기 (11) 내지 (13) 중 어느 하나에 기재된 촬상 장치.
(15)
상기 제2 생성부는,
상기 제1 참조 신호에 대해 상기 경사의 기준이 되는 기준 전압을 시프트시키는 상기 오프셋을 준 상기 제2 참조 신호를 생성하는 상기 (14) 중 어느 하나에 기재된 촬상 장치.
(16)
상기 제2 생성부는,
상기 제1 참조 신호에 대해 상기 경사를 상기 시간의 방향으로 시프트시키는 상기 오프셋을 준 상기 제2 참조 신호를 생성하는 상기 (14) 중 어느 하나에 기재된 촬상 장치.
(17)
상기 복수의 화소는, 2차원의 격자 형상의 배열로 배치되고,
상기 제1 배선은,
격자 형상으로 설치되고, 상기 배열에 있어서의 복수의 상기 제1 화소가 해당 격자 형상의 각 격자점에 일대일로 대응하여 배치되고,
상기 제2 배선은,
격자 형상으로 설치되고, 상기 배열에 있어서의 복수의 상기 제2 화소가 해당 격자 형상의 각 격자점에 일대일로 대응하여 배치되는 상기 (11) 내지 (16) 중 어느 하나에 기재된 촬상 장치.
(18)
상기 복수의 화소는, 상기 수광 소자에 대응하여 컬러 필터가 설치되고,
상기 제1 배선 및 상기 제2 배선의 적어도 일방은, 상기 복수의 화소 중, 동일한 파장 성분을 통과하는 상기 컬러 필터가 설치되는 화소 각각에 접속되는 상기 (11) 내지 (17) 중 어느 하나에 기재된 촬상 장치.
(19)
제1 반도체 칩과, 해당 제1 반도체 칩에 적층되는 제2 반도체 칩을 포함하고,
상기 수광 소자 및 상기 화소 회로가 상기 제1 반도체 칩에 배치되고, 상기 변환 회로와 상기 제1 생성부와 상기 제2 생성부가 상기 제2 반도체 칩에 배치되고,
상기 제1 배선 및 상기 제2 배선이 상기 제2 반도체 칩에 배치되는 상기 (11) 내지 (18) 중 어느 하나에 기재된 촬상 장치.
(20)
상기 제1 배선 및 상기 제2 배선이 상기 제2 반도체 칩에 배치되는 상기 (19)에 기재된 촬상 장치.
(21)
제1 반도체 칩과, 해당 제1 반도체 칩에 적층되는 제2 반도체 칩을 포함하고,
상기 수광 소자 및 상기 화소 회로와, 상기 변환 회로의 적어도 일부가 상기 제1 반도체 칩에 배치되고, 해당 변환 회로의 해당 제1 반도체 칩에 배치되지 않는 부분과 상기 제1 생성부와 상기 제2 생성부가 상기 제2 반도체 칩에 배치되고,
상기 제1 배선 및 상기 제2 배선이 상기 제1 반도체 칩에 배치되는 상기 (11) 내지 (18) 중 어느 하나에 기재된 촬상 장치.
(22)
상기 제1 배선 및 상기 제2 배선이 상기 제1 반도체 칩에 배치되는 상기 (21)에 기재된 촬상 장치.
1: 화소 어레이부
4: 타이밍 제어부
5, 5a, 5b, 5c, 5c (a), 5c(b), 5c(c): DAC
6: 시각 코드 발생 회로
7: 전체 제어부
10, 10R, 10G, 10B, 10W: 화소
11: 화소 회로
12: ADC
13: 기억 회로
14: 연산 회로
16: 도전로
20: 기입용 전송 회로
21: 판독용 전송 회로
100: 포토다이오드
101: FD
120a, 120b, 120c: 결합부
300: 전자기기
1000: 촬상 장치
1001: 제1 반도체 칩
1002: 제2 반도체 칩
1020: 드라이버
1021: 비어 홀
1030, 1031a, 103lb: 배선
1040, 1040a, 1040b: 제1 슬로프
1041, 1041a, 104lb: 제2 슬로프

Claims (20)

  1. 수광한 광에 따라 광전 변환에 의해 전하를 발생시키는 수광 소자와,
    상기 수광 소자로부터 상기 전하를 판독하고, 해당 전하에 따른 아날로그 신호를 출력하는 화소 회로와,
    상기 아날로그 신호와, 전압이 시간에 따라서 일정한 경사를 따라 계단 형상으로 변화되는 참조 신호를 비교한 비교 결과에 기초하여 해당 아날로그 신호를 디지털 신호로 변환하는 변환 회로를 각각 포함하는 복수의 화소와,
    상기 참조 신호로서, 상기 복수의 화소 중 제1 화소에 공급하기 위한 제1 참조 신호와, 상기 복수의 화소 중 해당 제1 화소와 다른 제2 화소에 공급하기 위한 제2 참조 신호를 생성하는 생성부와,
    상기 생성부와 상기 제1 화소를 접속하는 제1 배선과,
    상기 생성부와 상기 제2 화소를 접속하는 제2 배선을 구비하고,
    상기 제1 참조 신호가 상기 제1 배선을 통해 상기 제1 화소에 공급되고,
    상기 제2 참조 신호가 상기 제2 배선을 통해 상기 제2 화소에 공급되는 촬상 장치.
  2. 제1항에 있어서,
    상기 생성부는,
    상기 제1 참조 신호에 대해 오프셋을 준 상기 제2 참조 신호를 생성하는 촬상 장치.
  3. 제2항에 있어서,
    상기 생성부는,
    상기 제1 참조 신호에 대해 상기 경사의 기준이 되는 기준 전압을 시프트시키는 상기 오프셋을 준 상기 제2 참조 신호를 생성하는 촬상 장치.
  4. 제2항에 있어서,
    상기 생성부는,
    상기 제1 참조 신호에 대해 상기 경사를 상기 시간의 방향으로 시프트시키는 상기 오프셋을 준 상기 제2 참조 신호를 생성하는 촬상 장치.
  5. 제1항에 있어서,
    상기 복수의 화소는, 2차원의 격자 형상의 배열로 배치되고,
    상기 제1 배선은,
    격자 형상으로 설치되고, 상기 배열에 있어서의 복수의 상기 제1 화소가 해당 격자 형상의 각 격자점에 일대일로 대응하여 배치되고,
    상기 제2 배선은,
    격자 형상으로 설치되고, 상기 배열에 있어서의 복수의 상기 제2 화소가 해당 격자 형상의 각 격자점에 일대일로 대응하여 배치되는 촬상 장치.
  6. 제1항에 있어서,
    상기 복수의 화소는, 상기 수광 소자에 대응하여 컬러 필터가 설치되고,
    상기 제1 배선 및 상기 제2 배선의 적어도 일방은, 상기 복수의 화소 중, 동일한 파장 성분을 통과하는 상기 컬러 필터가 설치되는 화소 각각에 접속되는 촬상 장치.
  7. 제1항에 있어서,
    제1 반도체 칩과, 해당 제1 반도체 칩에 적층되는 제2 반도체 칩을 포함하고,
    상기 수광 소자 및 상기 화소 회로가 상기 제1 반도체 칩에 배치되고, 상기 변환 회로와 상기 생성부가 상기 제2 반도체 칩에 배치되는 촬상 장치.
  8. 제7항에 있어서,
    상기 제1 배선 및 상기 제2 배선이 상기 제2 반도체 칩에 배치되는 촬상 장치.
  9. 제1항에 있어서,
    제1 반도체 칩과, 해당 제1 반도체 칩에 적층되는 제2 반도체 칩을 포함하고,
    상기 수광 소자 및 상기 화소 회로와, 상기 변환 회로의 적어도 일부가 상기 제1 반도체 칩에 배치되고, 해당 변환 회로의 해당 제1 반도체 칩에 배치되지 않는 부분과 상기 생성부가 상기 제2 반도체 칩에 배치되는 촬상 장치.
  10. 제9항에 있어서,
    상기 제1 배선 및 상기 제2 배선이 상기 제1 반도체 칩에 배치되는 촬상 장치.
  11. 수광한 광에 따라 광전 변환에 의해 전하를 발생시키는 수광 소자와,
    상기 수광 소자로부터 상기 전하를 판독하고, 해당 전하에 따른 아날로그 신호를 출력하는 화소 회로와,
    상기 아날로그 신호와, 전압이 시간에 따라서 일정한 경사를 따라 계단 형상으로 변화되는 참조 신호를 비교한 비교 결과에 기초하여 해당 아날로그 신호를 디지털 신호로 변환하는 변환 회로를 각각 포함하는 복수의 화소와,
    상기 참조 신호로서, 상기 복수의 화소 중 제1 화소에 공급하기 위한 제1 참조 신호를 생성하는 제1 생성부와,
    상기 참조 신호로서, 상기 복수의 화소 중 제2 화소에 공급하기 위한 제2 참조 신호를 생성하는 제2 생성부와,
    상기 제1 생성부와 상기 제1 화소를 접속하는 제1 배선과,
    상기 제2 생성부와 상기 제2 화소를 접속하는 제2 배선을 구비하고,
    상기 제1 참조 신호가 상기 제1 배선을 통해 상기 제1 화소에 공급되고,
    상기 제2 참조 신호가 상기 제2 배선을 통해 상기 제2 화소에 공급되는
    촬상 장치.
  12. 제11항에 있어서,
    상기 제1 생성부 및 상기 제2 생성부는,
    각각, 상기 복수의 화소가 배치되는 영역의 동일한 측에 배치되는 촬상 장치.
  13. 제11항에 있어서,
    상기 제1 생성부는,
    상기 복수의 화소가 배치되는 영역의 일단 측에 배치되고,
    상기 제2 생성부는,
    상기 영역의, 상기 일단에 대향하는 타단에 배치되는 촬상 장치.
  14. 제11항에 있어서,
    상기 제2 생성부는,
    상기 제1 참조 신호에 대해 오프셋을 준 상기 제2 참조 신호를 생성하는 촬상 장치.
  15. 제14항에 있어서,
    상기 제2 생성부는,
    상기 제1 참조 신호에 대해 상기 경사의 기준이 되는 기준 전압을 시프트시키는 상기 오프셋을 준 상기 제2 참조 신호를 생성하는 촬상 장치.
  16. 제14항에 있어서,
    상기 제2 생성부는,
    상기 제1 참조 신호에 대해 상기 경사를 상기 시간의 방향으로 시프트시키는 상기 오프셋을 준 상기 제2 참조 신호를 생성하는 촬상 장치.
  17. 제11항에 있어서,
    상기 복수의 화소는, 2차원의 격자 형상의 배열로 배치되고,
    상기 제1 배선은,
    격자 형상으로 설치되고, 상기 배열에 있어서의 복수의 상기 제1 화소가 해당 격자 형상의 각 격자점에 일대일로 대응하여 배치되고,
    상기 제2 배선은,
    격자 형상으로 설치되고, 상기 배열에 있어서의 복수의 상기 제2 화소가 해당 격자 형상의 각 격자점에 일대일로 대응하여 배치되는 촬상 장치.
  18. 제11항에 있어서,
    상기 복수의 화소는, 상기 수광 소자에 대응하여 컬러 필터가 설치되고,
    상기 제1 배선 및 상기 제2 배선의 적어도 일방은, 상기 복수의 화소 중, 동일한 파장 성분을 통과하는 상기 컬러 필터가 설치되는 화소 각각에 접속되는 촬상 장치.
  19. 제11항에 있어서,
    제1 반도체 칩과, 해당 제1 반도체 칩에 적층되는 제2 반도체 칩을 포함하고,
    상기 수광 소자 및 상기 화소 회로가 상기 제1 반도체 칩에 배치되고, 상기 변환 회로와 상기 제1 생성부와 상기 제2 생성부가 상기 제2 반도체 칩에 배치되고,
    상기 제1 배선 및 상기 제2 배선이 상기 제2 반도체 칩에 배치되는 촬상 장치.
  20. 제11항에 있어서,
    제1 반도체 칩과, 해당 제1 반도체 칩에 적층되는 제2 반도체 칩을 포함하고,
    상기 수광 소자 및 상기 화소 회로와, 상기 변환 회로의 적어도 일부가 상기 제1 반도체 칩에 배치되고, 해당 변환 회로의 해당 제1 반도체 칩에 배치되지 않는 부분과 상기 제1 생성부와 상기 제2 생성부가 상기 제2 반도체 칩에 배치되고,
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