WO2020059294A1 - 固体撮像素子、撮像装置、及び、固体撮像素子の制御方法 - Google Patents

固体撮像素子、撮像装置、及び、固体撮像素子の制御方法 Download PDF

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WO2020059294A1
WO2020059294A1 PCT/JP2019/029242 JP2019029242W WO2020059294A1 WO 2020059294 A1 WO2020059294 A1 WO 2020059294A1 JP 2019029242 W JP2019029242 W JP 2019029242W WO 2020059294 A1 WO2020059294 A1 WO 2020059294A1
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WO
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signal
transfer
circuit
digital
input
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Application number
PCT/JP2019/029242
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English (en)
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浩希 須藤
菊池　秀和
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present technology relates to a solid-state imaging device, an imaging device, and a method for controlling a solid-state imaging device. More specifically, the present invention relates to a solid-state imaging device, an imaging device, and a control method of a solid-state imaging device that can speed up a read operation and a transfer operation of a digital pixel signal stored for each pixel.
  • ADC analog-to-digital converter
  • the ADC performs analog-to-digital conversion (hereinafter, referred to as “AD conversion”) of an analog pixel signal output from a pixel circuit of each pixel. Then, a digital pixel signal (hereinafter, referred to as “digital signal”) obtained by AD conversion is stored in a data storage unit (for example, a latch circuit) such as a latch circuit, and the stored digital signal is stored in a data transfer unit. (For example, a repeater circuit), the read digital signal is synchronized with a clock signal, and transferred to a signal processing unit that performs a predetermined process on the digital signal.
  • a data storage unit for example, a latch circuit
  • the stored digital signal is stored in a data transfer unit.
  • the read digital signal is synchronized with a clock signal, and transferred to a signal processing unit that performs a predetermined process on the digital signal.
  • an image sensor described in Patent Document 1 includes a pixel ADC image sensor including a time code transfer unit disposed between an odd column and an even column for each of a plurality of columns (for example, two columns) of a pixel array unit. Have.
  • Each time code transfer unit includes a repeater circuit.
  • the repeater circuit reads a digital signal (for example, a time code) from a latch storage unit of each of a plurality of pixels arranged on the left and right of the time code transfer unit, and reads a digital signal (for example, a time code). Has been transferred to.
  • the repeater circuit has a DFF group composed of a plurality of D-type flip-flop circuits corresponding to a predetermined number of pixels among the left and right pixels of the time code transfer unit, and these DFF groups are serially arranged in the column direction.
  • the DFF group at one end in the column direction is connected to a time code generator, and the DFF group at the other end is connected to a controller via an output DFF. Then, a time code is read from each corresponding pixel, read into each DFF group via a latch circuit, and the read time code is transferred to the controller while relaying between the DFF groups in synchronization with a clock signal.
  • the supply of the WORD signal and the RD signal is performed from the vertical drive circuit, and is performed asynchronously with the clock signal supplied to the DFF group. Therefore, the timing of the operation of reading the time code from each latch storage unit to the DFF group according to the WORD signal and the RD signal, and the timing of the operation of relaying and transferring the read time code between the DFF groups in synchronization with the clock signal. Must be adjusted so that signal collision does not occur. That is, it is necessary to wait until the reading of the time code is completed before performing the transfer.
  • the present technology has been created in view of such a situation, and by reducing the waiting time until the end of reading the digital signal from the data storage unit of each pixel, the reading operation and the transfer operation of the digital signal can be more improved.
  • the purpose is to increase the speed.
  • a first aspect of the present technology is to provide a pixel circuit that outputs an analog signal and an analog circuit that converts an analog signal output from the pixel circuit from analog to digital.
  • a digital converter a pixel array unit in which a plurality of pixels including a data storage unit that stores a digital signal that has been analog-to-digital converted by the analog-to-digital converter are arranged in a two-dimensional lattice,
  • a reading circuit for reading the digital signal from the unit, a transfer circuit for transferring the digital signal read by the reading circuit to a signal processing unit in synchronization with a clock signal, and a control circuit for synchronizing the control signal with the clock signal.
  • a data transfer unit including a control signal supply circuit that supplies the control signal to the readout circuit.
  • the predetermined bit signal of the second control signal may also serve as the first control signal. This brings about an effect that the bit signal of the predetermined bit of the second control signal is supplied to the readout circuit as the first control signal.
  • control signal supply circuit may be configured to select one of a first control signal for instructing reading of the digital signal and a second control signal for designating a pixel from which the digital signal is to be read.
  • One of the first control signal and the second control signal may be generated and supplied to the read circuit in synchronization with the clock signal. This brings about an effect that any one of the first and second control signals can be supplied to the readout circuit in synchronization with the clock signal.
  • the data transfer unit includes a plurality of transfer blocks connected in series along a pixel column of the pixel array unit, and each of the plurality of transfer blocks includes the readout circuit and the readout circuit.
  • a transfer circuit wherein the transfer block located at one end in the pixel column direction is connected to the signal processing unit, and the transfer block located at the other end in the pixel column direction is the control signal.
  • a data transfer unit wherein the transfer circuit of each transfer block is connected to the control signal input from the control signal supply circuit or to the other end of the own transfer block.
  • the control signal input from the transfer block is sequentially relayed to the other transfer blocks connected to the one end in synchronization with the clock signal, and each of the transfer blocks is
  • the readout circuit reads out the digital signal from the data storage unit according to the control signal in a predetermined order, and the transfer circuit of each transfer block reads the digital signal read out by the readout circuit,
  • the transmission block may be sequentially relayed to another transfer block connected to the one end of the own transfer block in synchronization with a clock signal.
  • each of the transfer blocks further includes a mode designation signal output unit that outputs a mode designation signal for designating a transfer mode, and the mode designation signal output unit instructs the start of the read operation.
  • a first mode designating signal for designating a first transfer mode in which the read operation and the transfer operation are performed in response to the input of a start instruction signal to perform the read operation and the transfer operation is output to the read circuit and the transfer circuit, and the end of the read operation is determined.
  • a second mode designating signal designating a second transfer mode for relaying an input signal in response to the detection is output to the transfer circuit, and the read circuit receives the first mode designating signal and The transfer circuit reads out the digital signal from the data storage unit in accordance with the control signal.
  • the transfer circuit When the first mode designation signal is input, the transfer circuit reads the digital signal. Transferring the read digital signal to the signal processing unit or another transfer block connected to the one end of the own transfer block in synchronization with the clock signal, and receiving the second mode designation signal.
  • the digital signal is synchronized with the clock signal, and the other one connected to the one end side of the signal processing unit or the own transfer block.
  • the control signal may be transferred to another transfer block connected to the one end of the own transfer block in synchronization with the clock signal.
  • the readout circuit reads out the digital signal from the data storage unit in accordance with the control signal, and the transfer circuit synchronizes the readout digital signal with the clock signal, and There is an effect that the data is transferred to another transfer block connected to the signal processing unit of the transfer block.
  • the transfer circuit synchronizes the input digital signal with the clock signal and connects to the signal processing unit or the signal processing unit of the own transfer block. Is transferred to the transfer block.
  • the transfer circuit transfers the input control signal to another transfer block connected to the signal processing unit of the own transfer block in synchronization with the clock signal. Has the effect of doing
  • each transfer block has an effect of reading a digital signal from one or more pixels assigned to each transfer block and transferring the read digital signal.
  • the data transfer unit includes a plurality of transfer blocks connected in series along a pixel column of the pixel array unit, and each of the plurality of transfer blocks includes the readout circuit and the readout circuit.
  • each of the transfer blocks further includes a mode designation signal output unit that outputs a mode designation signal for designating a transfer mode, and the mode designation signal output unit instructs the start of the read operation.
  • the digital signal is read from a data storage unit, the control signal supply circuit generates the control signal when the third mode designation signal is input, and the transfer circuit outputs the first mode designation signal Is input, the digital signal read by the read circuit is transferred to another transfer block connected to the one end of the own transfer block in synchronization with the clock signal, and the second
  • the mode designation signal is input
  • the digital signal transferred to the own transfer block is transferred to another transfer block connected to the one end, and the digital signal is transferred to the other transfer block.
  • the control signal generated by the control signal supply circuit may be transferred to another transfer block connected to the one end side in synchronization with the clock signal. Good.
  • the control signal supply circuit when the first mode designation signal is being input, the control signal supply circuit generates the control signal, and the transfer circuit synchronizes the control signal generated by the control signal supply circuit with the clock signal, and There is an effect that the data is transferred to another transfer block connected to the signal processing unit of the transfer block.
  • the reading circuit when the second mode designating signal is being input, the reading circuit reads the digital signal from the data storage unit according to the control signal, and the transfer circuit synchronizes the digital signal read by the reading circuit with the clock signal.
  • the transfer circuit when the third mode designation signal is input, the transfer circuit transfers the digital signal transferred from the other transfer block to the other transfer block connected to the signal processing unit of the own transfer block. It has the effect of transferring.
  • the data storage unit includes a plurality of latch circuits for individually storing data of each bit of the digital signal
  • the transfer circuit includes a plurality of latch circuits for each of the plurality of latch circuits.
  • a plurality of flip-flop circuits individually corresponding to each other and individually transferring the data of the respective bits latched by the respective latch circuits
  • the control signal supply circuit comprises a shift circuit formed by connecting the plurality of flip-flop circuits in series. It may be composed of a register.
  • FIG. 2 is a block diagram illustrating a configuration example of a clock repeater according to the first embodiment of the present technology.
  • FIG. 2 is a block diagram illustrating a configuration example of an arbitration circuit according to the first embodiment of the present technology.
  • FIG. 2 is a block diagram illustrating a configuration example of a tri-state buffer according to the first embodiment of the present technology.
  • FIG. 3 is a block diagram illustrating a configuration example of an address buffer according to the first embodiment of the present technology.
  • FIG. 2 is a block diagram illustrating a configuration example of a REN control circuit according to the first embodiment of the present technology.
  • FIG. 2 is a block diagram illustrating a configuration example of an address decoder according to the first embodiment of the present technology.
  • FIG. 2 is a block diagram illustrating a configuration example of an R / W buffer according to the first embodiment of the present technology.
  • FIG. 3 is a block diagram illustrating a specific configuration example of a time code transfer unit according to the first embodiment.
  • FIG. 3 is a block diagram illustrating a specific configuration example of an address decoder according to the first embodiment.
  • FIG. 3 is a block diagram illustrating a specific configuration example of an address decoder according to the first embodiment.
  • FIG. 21 is a conceptual diagram showing a relationship between a cluster and its assigned pixel in the specific configurations of FIGS. 18 to 20.
  • 21 is a timing chart showing the operation of the specific configuration example of FIGS. 18 to 20.
  • 23 is a timing chart showing an example of a data output state in the operation example shown in FIG. 22.
  • FIG. 9 is a timing chart showing an operation example in a case where read enable signals REN and ADR [3: 0] are transferred asynchronously with MCLK in transfer using a cluster.
  • 23 is a timing chart showing an example of a data output state in a case where read enable signals REN L and REN R are generated from ADR [1] and xADR [1] in the operation example shown in FIG.
  • It is a block diagram showing an example of composition of a time code transfer part in a 2nd embodiment of this art.
  • FIG. 14 is a block diagram illustrating a configuration example of a cluster according to the second embodiment of the present technology.
  • FIG. 14 is a block diagram illustrating a configuration example of a time code transfer unit according to a third embodiment of the present technology.
  • FIG. 21 is a block diagram illustrating a configuration example of a time code transfer unit according to a fourth embodiment of the present technology.
  • FIG. 21 is a block diagram illustrating a configuration example of a cluster according to a fourth embodiment of the present technology.
  • 31 is a timing chart illustrating the operation of the time code transfer unit including the cluster having the configuration example of FIG. 30.
  • FIG. 21 is a block diagram illustrating a configuration example of a time code transfer unit according to a fifth embodiment of the present technology.
  • the optical unit 110 collects light from a subject and guides the light to the solid-state imaging device 1.
  • the solid-state imaging device 1 generates image data by photoelectric conversion in synchronization with a vertical synchronization signal VSYNC.
  • the vertical synchronization signal VSYNC is a periodic signal of a predetermined frequency indicating the timing of imaging.
  • the solid-state imaging device 1 supplies the generated image data to the DSP circuit 120 via the signal line 19.
  • the display unit 130 displays image data.
  • a liquid crystal panel or an organic EL (Electro Luminescence) panel is assumed.
  • the operation unit 140 generates an operation signal according to a user operation.
  • the bus 150 is a common path through which the optical unit 110, the solid-state imaging device 1, the DSP circuit 120, the display unit 130, the operation unit 140, the frame memory 160, the storage unit 170, and the power supply unit 180 exchange data with each other.
  • the frame memory 160 stores image data.
  • the storage unit 170 stores various data such as image data.
  • the power supply unit 180 supplies power to the solid-state imaging device 1, the DSP circuit 120, the display unit 130, and the like.
  • Each of the pixels 21 arranged in a two-dimensional array generates a charge signal (analog pixel signal SIG) corresponding to the amount of light received by a light receiving element (for example, a photodiode) in the pixel, and generates the pixel signal SIG.
  • the signal is converted into a digital pixel signal SIG and output.
  • analog pixel signal SIG is referred to as “analog signal SIG”
  • digital pixel signal SIG is referred to as “digital signal SIG”.
  • the time code transfer unit 23 transfers the time code generated by the time code generation unit 26 to each pixel 21 and reads out digital data (data of the digital signal SIG) that has been AD-converted and latched by each pixel 21. This is transferred to the output unit 28.
  • the time code transfer unit 23 is an example of a data transfer unit described in the claims.
  • the time code transfer unit 23 outputs an odd-numbered column for each predetermined column (every two columns in the example of FIG. Arranged between even columns.
  • the pixel drive circuit 24 drives the pixel circuit 200 (see FIG. 3) in the pixel 21.
  • the DAC 25 generates a reference signal (reference voltage signal) REF, which is a slope signal whose level (voltage) monotonously decreases with time, and supplies the reference signal to each pixel 21.
  • the time code generation unit 26 generates a time code used when each pixel 21 performs AD conversion of the analog signal SIG. This time code indicates a time within a period in which the reference signal changes in a slope shape. The time code generation unit 26 supplies the generated time code to the corresponding time code transfer unit 23.
  • time code generation units 26 are provided for the pixel array unit 22, and the time code transfer units 23 are provided in the pixel array unit 22 by the number corresponding to the time code generation units 26. ing. That is, the time code generation unit 26 and the time code transfer unit 23 that transfers the generated time code correspond one-to-one.
  • the vertical drive circuit 27 performs control to output digital data of the digital signal SIG generated in the pixel 21 to the output unit 28 in a predetermined order based on the timing signal supplied from the timing generation circuit 29a.
  • the digital data output from the pixel 21 is output from the output unit 28 to the DSP 120 outside the solid-state imaging device 1.
  • the output unit 28 includes an SRAM 28a for storing digital data of the digital signal SIG transferred through the time code transfer unit 23. Further, the output unit 28 performs predetermined digital signal processing such as black level correction processing for correcting the black level of the digital data stored in the SRAM 28a and CDS (Correlated Double Sampling; correlated double sampling) processing as necessary. Do it. After that, the digital data after the digital signal processing is output to the DSP 120. Note that the output unit 28 is an example of a signal processing unit described in the claims.
  • the controller 29 includes a timing generation circuit 29a including a timing generator for generating various timing signals.
  • the timing generation circuit generates various timing signals, and supplies the generated various timing signals to the pixel drive circuit 24, the DAC 25, the vertical drive circuit 27, and the like.
  • the solid-state imaging device 1 is configured as described above.
  • all circuits constituting the solid-state imaging device 1 are drawn so as to be formed on one semiconductor substrate 11, but the circuits constituting the solid-state imaging device 1 are 6A and FIG. 6B, a plurality of semiconductor substrates 11 may be arranged separately.
  • the pixel circuit 200 generates a reset level or a signal level as an analog signal SIG by photoelectric conversion.
  • the reset level is a voltage when FD (Floating @ Diffusion) is initialized after the start of exposure
  • the signal level is a voltage corresponding to the exposure amount at the end of exposure.
  • the pixel circuit 200 sequentially supplies the reset level and the signal level to the differential input circuit 240.
  • the ADC 210 performs AD conversion of an analog signal SIG (reset level or signal level) into a digital signal SIG.
  • the data obtained by AD-converting the reset level is hereinafter referred to as “P-phase data”.
  • the data obtained by AD-converting the signal level is hereinafter referred to as “D-phase data”.
  • the differential input circuit 240 in the ADC 210 compares the reference signal REF from the DAC 25 with the analog signal SIG from the pixel circuit 200.
  • the differential input circuit 240 supplies a comparison result signal indicating the comparison result to the voltage conversion circuit 250.
  • the voltage conversion circuit 250 converts the voltage of the comparison result signal from the differential input circuit 240 and outputs the voltage to the positive feedback circuit 260.
  • the positive feedback circuit 260 adds a part of the output to the input (comparison result signal) and outputs the result to the data storage unit 212 as the output signal VCO.
  • the data storage unit 212 holds a time code when the output signal VCO is inverted.
  • the data storage unit 212 outputs a time code corresponding to the reset level as P-phase data, and outputs a time code corresponding to the signal level as D-phase data.
  • FIG. 4 is a circuit diagram illustrating a configuration example of the pixel circuit 200, the differential input circuit 240, the voltage conversion circuit 250, and the positive feedback circuit 260 according to the first embodiment of the present technology.
  • the pixel circuit 200 includes a reset transistor 201, a capacitor 202, a gain control transistor 203, a floating diffusion (FD) 204, a transfer transistor 205, a photodiode 206, and a discharge transistor 207.
  • a reset transistor 201 for example, an N-type MOS (Metal-Oxide-Semiconductor) transistor is used.
  • the photodiode 206 generates charges by photoelectric conversion.
  • the discharging transistor 207 discharges the charge accumulated in the photodiode 206 at the start of exposure according to the driving signal OFG from the pixel driving circuit 24.
  • the transfer transistor 205 transfers electric charge from the photodiode 206 to the FD 204 at the end of exposure according to a transfer signal TX from the pixel drive circuit 24.
  • the FD 204 accumulates the transferred electric charge and generates a voltage corresponding to the accumulated electric charge.
  • the FD 204 is an example of the charge storage unit described in the claims.
  • gain control transistor 203 and the capacitor 202 are provided as necessary for gain control, and may be configured without these.
  • the differential input circuit 240 includes PMOS (Positive Channel MOS) transistors 241, 244, and 246, and NMOS (Negative channel MOS) transistors 242, 243, and 245.
  • PMOS Physical Channel MOS
  • NMOS Negative channel MOS
  • the NMOS transistors 242 and 245 form a differential pair, and the sources of these transistors are commonly connected to the drain of the NMOS transistor 243.
  • the drain of the NMOS transistor 242 is connected to the drain of the PMOS transistor 241 and the gates of the PMOS transistors 241 and 244.
  • the drain of the NMOS transistor 245 is connected to the drain of the PMOS transistor 244, the gate of the PMOS transistor 246, and the drain of the reset transistor 201.
  • the reference signal REF is input to a gate of the NMOS transistor 242.
  • a predetermined bias voltage Vb is applied to the gate of the NMOS transistor 243, and a predetermined ground voltage is applied to the source of the NMOS transistor 243.
  • the gate of the NMOS transistor 245 is connected to the gain control transistor 203, the FD 204, and the transfer transistor 205.
  • the PMOS transistors 241 and 244 form a current mirror circuit.
  • the power supply voltage VDDH is applied to the sources of the PMOS transistors 241, 244 and 246. This power supply voltage VDDH is higher than the power supply voltage VDDL.
  • the drain of the PMOS transistor 246 is connected to the voltage conversion circuit 250.
  • the voltage conversion circuit 250 includes an NMOS transistor 251.
  • the power supply voltage VDDL is applied to the gate of the NMOS transistor 251.
  • the drain of the NMOS transistor 251 is connected to the drain of the PMOS transistor 246, and the source is connected to the positive feedback circuit 260.
  • the power supply voltage VDDH can be converted to a lower power supply voltage VDDL, and a circuit operating at a low voltage can be arranged at a subsequent stage.
  • the power supply voltage VDDH is converted to the power supply voltage VDDL by the voltage conversion circuit 250, the present invention is not limited to this configuration.
  • the power supply voltages VDDH and VDDL may be the same voltage, and the voltage conversion circuit 250 may not be required.
  • the positive feedback circuit 260 includes PMOS transistors 261, 262, 265 and 266, and NMOS transistors 263, 264 and 267.
  • the PMOS transistors 261 and 262 are connected in series to the power supply voltage VDDL.
  • the drive signal INI2 from the pixel drive circuit 24 is input to the gate of the PMOS transistor 261.
  • the drain of the PMOS transistor 262 is connected to the source of the NMOS transistor 251, the drain of the NMOS transistor 263, and the gates of the PMOS transistor 265 and the NMOS transistor 264.
  • the PMOS transistors 265 and 266 are connected in series to the power supply voltage VDDL.
  • the drain of the PMOS transistor 266 is connected to the gate of the PMOS transistor 262 and the drains of the NMOS transistors 264 and 267.
  • the control signal TESTVCO from the pixel drive circuit 24 is input to the gates of the PMOS transistor 266 and the NMOS transistor 267.
  • An output signal VCO is output from the drains of the NMOS transistors 264 and 267.
  • the ground voltage is applied to the sources of the NMOS transistors 264 and 267.
  • each of the pixel circuit 200, the differential input circuit 240, the voltage conversion circuit 250, and the positive feedback circuit 260 is not limited to the circuit illustrated in FIG. 4 as long as it has the functions described in FIG.
  • the pixel 21 has a configuration of the pixel ADC system each including the ADC 210, but is not limited to this configuration, and is not limited to this configuration, and may be of an area ADC system including the ADC 210 for each area including the plurality of pixels 21. It may be configured.
  • FIG. 5 is a block diagram illustrating a configuration example of the data storage unit 212 according to the first embodiment of the present technology.
  • the data storage unit 212 includes a latch control circuit 213 and N latch circuits 214_0 to 214_N having the same number of bits D (D is a natural number) of D-phase data.
  • the latch control circuit 213 causes one of the latch circuits 214_0 to 214_N to hold the value of the output signal VCO (logical value “0” or “1”) in accordance with the WORD signal from the pixel drive circuit 24.
  • the latch circuits 214_0 to 214_N hold the value of the output signal VCO under the control of the latch control circuit 213.
  • the latch circuits 214_0 to 214_N are connected to the time code transfer unit 23 via local bit lines LBL [0] to LBL [N].
  • circuits are separately formed on a plurality of semiconductor substrates 11, and for example, a configuration like the solid-state imaging device 1 illustrated in FIG. 6A may be employed.
  • FIG. 6A is a conceptual diagram illustrating a configuration in which the solid-state imaging device 1 is configured by stacking two semiconductor substrates 11 of an upper substrate 11A and a lower substrate 11C.
  • At least the pixel circuit 200 including the photodiode 206 is formed on the upper substrate 11A.
  • On the lower substrate 11C at least a data storage unit 212 for storing a time code and a time code transfer unit 23 are formed.
  • the upper substrate 11A and the lower substrate 11C are joined by, for example, a metal bond such as Cu—Cu.
  • FIG. 6A is an example in which the solid-state imaging device 1 is configured by two semiconductor substrates 11, but may be configured by three semiconductor substrates 11.
  • FIG. 6B is a conceptual diagram illustrating a configuration in which the solid-state imaging device 1 is configured by stacking three semiconductor substrates 11 of an upper substrate 11A, an intermediate substrate 11B, and a lower substrate 11C.
  • the pixel circuit 200 including the photodiode 206 and at least a part of the comparison circuit 211 are formed on the upper substrate 11A.
  • On the lower substrate 11C at least a data storage unit 212 for storing a time code and a time code transfer unit 23 are formed.
  • the remaining circuit of the comparison circuit 211 which is not arranged on the upper substrate 11A is formed on the intermediate substrate 11B.
  • the upper substrate 11A and the intermediate substrate 11B, and the intermediate substrate 11B and the lower substrate 11C are joined by, for example, a metal bond such as Cu—Cu.
  • FIG. 7 is a timing chart illustrating an example of an operation of the solid-state imaging device 1 according to the first embodiment of the present technology.
  • the pixel drive circuit 24 initializes the FD from the reset signal RST.
  • the 1V period is one cycle of the vertical synchronization signal VSYNC. Also, it is assumed that the exposure of all pixels has been started before timing t10.
  • the DAC 25 decreases the reference signal REF in a slope over a certain period from the timing t11.
  • the data bus is data of a repeater circuit (described later) in the time code transfer unit 23.
  • the latch control circuit 213 continues to write data transmitted from the outside via the local bit line LBL to the latch circuit 214, and the output signal VCO is inverted at a timing t12 which is an intersection between the slope of the output signal VCO and the potential of the FD 204. And stop writing.
  • the data is read at the timing t13 and is held in the memory in the time code transfer unit 23.
  • This data is a digital value (P-phase data) obtained by converting the reset level including the voltage value of the FD 204 and the offset of the circuit. This P-phase data is read and held in the SRAM 28a in the output unit 28.
  • the pixel drive circuit 24 transmits the transfer signal TX to transfer the charge to the FD 204 at the timing t14 at the end of the exposure for all the pixels. Further, the DAC 25 decreases the reference signal REF in a slope shape over a certain period from the timing t15.
  • the latch control circuit 213 continues to write the data transmitted via the local bit line LBL to the latch circuit 214, and at a timing t16, the output signal VCO is inverted and the writing is stopped. The data is read out at timing t17 and is held in the memory in the time code transfer unit 23. This data is D-phase data obtained by converting the signal level.
  • the output unit 28 obtains the difference between the P-phase data and the D-phase data for each column as net pixel data.
  • the pixel drive circuit 24 discharges the charge of the photodiode 206 in all pixels by transmitting the drive signal OFG.
  • the timings of the exposure start and the exposure end are simultaneous for all pixels, and such exposure control is called a global shutter.
  • the 1V period ends.
  • FIG. 8 is a block diagram illustrating a configuration example of the time code generation unit 26 according to the first embodiment of the present technology.
  • the time code generator 26 includes a test circuit 301, a redundant circuit 310, a binary / gray converter 302, a binary counter 303, a receiver 305, and a plurality of drivers 306.
  • the receiver 305 receives the master clock MCLK (hereinafter simply referred to as “MCLK”) from the output unit 28.
  • the receiver 305 supplies the received MCLK to the binary counter 303.
  • the binary counter 303 counts a binary count value in synchronization with MCLK.
  • the binary counter 303 includes a plurality of flip-flops 304.
  • MCLK is input to the clock terminal of the first-stage flip-flop 304.
  • the inverted output of the preceding flip-flop 304 is input to the clock terminal of the flip-flop 304 of the second and subsequent stages.
  • the inverted output of the flip-flop 304 of each stage is output to the input terminal of that stage and also output to the binary / gray conversion unit 302 as a bit of the corresponding digit.
  • the binary / gray conversion unit 302 converts a binary count value from the binary counter 303 into a gray code.
  • the binary / gray conversion unit 302 supplies the gray code to the redundant circuit 310.
  • the test circuit 301 detects whether or not there is a failure in the corresponding signal line for each bit of the gray code at the time of startup or the like.
  • a failure detected by the test circuit 301 a disconnection or short circuit of a wiring, a failure of a latch circuit, or the like is assumed.
  • the test circuit 301 controls the redundant circuit 310 when a failure occurs, and connects a spare signal line instead of the failed signal line. Further, the test circuit 301 outputs a gray code as a time code.
  • the driver 306 is provided for each bit in the time code.
  • the driver 306 outputs the corresponding bit FFin [j] (j is an integer from 0 to J) of the time code to the time code transfer unit 23. Note that J is the number of bits of the time code.
  • FIG. 9 is a block diagram illustrating a configuration example of the time code transfer unit 23 according to the first embodiment.
  • the time code transfer unit 23 includes M (M is a natural number of 1 or more) clusters 400_0 to 400_M and a counter 401.
  • M is a natural number of 1 or more
  • the m-th cluster (m is an integer from 0 to M) among the clusters 400_0 to 400_M is referred to as a “cluster 400_m”.
  • the clusters 400_0 to 400_M read digital signals SIG [N: 0] or write time codes in accordance with ADR [P: 0], read enable signals REN L and REN R , and write enable signals WEN. is there.
  • the read enable signals REN L and REN R are simply referred to as “read enable signal REN” when there is no need to distinguish them.
  • the main bit line is a bit line (represented by a bus line) connecting the clusters in FIG. 9 in the vertical direction (pixel column direction).
  • clusters 400_0 to 400_M (2K + 2) (K is an integer) pixels of each predetermined left and right column ⁇ predetermined row among the pixels of the predetermined left and right columns of the time code transfer unit 23 are assigned in advance as assigned pixels. Have been. And cluster 400_0 ⁇ 400_M, and the (K + 1) pixels 21L_0 corresponding to ⁇ 21L_K data storage unit 212L_0 ⁇ 212L_K left, each charge, are connected via the local bit line LBL L.
  • the address decode signal ADR [P: 0] (P is an integer) generated by the counter 401 is input to each of the clusters 400_0 to 400_M.
  • the address decode signal ADR is simply referred to as “ADR”.
  • Each of the clusters 400_0 to 400_M receives a digital signal from the data storage unit 212 corresponding to its assigned (2K + 2) pixels 21 via the local bit line LBL in a predetermined order according to ADR [P: 0].
  • a read operation for reading SIG is performed.
  • a transfer operation of transferring the read digital signal SIG [N: 0] to the output unit 28 via another cluster connected to the output unit 28 via the main bit line is performed. Since the cluster 400_0 is directly connected to the output unit 28, the read digital signal is directly transferred to the output unit 28.
  • the counter 401 counts MCLK from the output unit 28 and generates (P + 1) -bit ADR [P: 0] that specifies a pixel from which the digital signal SIG is read. Then, the generated ADR [P: 0] is supplied to the cluster 400_M in synchronization with MCLK.
  • a signal ADR [r] of the r-th bit (r is an integer from 0 to P) of ADR [P: 0] (hereinafter, a signal in units of 1 bit is referred to as a “bit signal”) ) Is generated from the read enable signal REN.
  • the bit signal ADR [r] the digital signal SIG from the left side of the pixel 21L [N: 0] is generating the read enable signal REN L for controlling the reading of the.
  • the inverted signal XADR [r] obtained by inverting the bit signal ADR [r] the digital signal SIG from the right side of the pixel 21R: is generating the read enable signal REN R for controlling the reading of [N 0].
  • the read enable signal REN is a signal for instructing reading of the digital signal SIG [N: 0].
  • ADR [P: 0] and the read enable signal REN are examples of the first control signal and the second control signal described in the claims.
  • each of the clusters 400_0 to 400_M synchronizes the ADR [P: 0] input to itself with the MCLK and outputs the same to the output unit 28 thereof when the order of performing the read operation and the transfer operation is not the same. Transfer to another cluster connected to. By performing the same operation in each cluster, ADR [P: 0] is transferred to the cluster that performs the read operation and the transfer operation via the cluster on the output unit 28 side in order.
  • the counter 401 is an example of the control signal supply circuit described in the claims.
  • FIG. 10 is a block diagram illustrating a configuration example of a cluster 400_m according to the first embodiment of the present technology.
  • This configuration example is a configuration in which the clusters 400_0 to 400_M sequentially perform the reading operation and the transfer operation of the digital signal SIG from the cluster 400_0.
  • the cluster 400_m includes a clock repeater 410, an arbitration circuit 420, and (S + 1) D-type flip-flops (hereinafter, abbreviated as “DFF”) 430_0 to 430_S.
  • DFF D-type flip-flops
  • it includes (S + 1) tri-state buffers 440_0 to 440_S, (S + 1) address buffers 450_0 to 450_S, and REN control circuits 460L and 460R.
  • S has the same value as the larger value of N and P.
  • S is 15 as described above.
  • DFFs 430_0 to 430_S are referred to as “DFF430”, and the tri-state buffers 440_0 to 440_S are referred to as “tri-state buffers 440”.
  • address buffers 450 are referred to as “address buffers 450”
  • R / W buffers 480L_0 to 480L_S are referred to as “R / W buffers 480L”.
  • R / W buffers 480R_0 to 480R_S are referred to as “R / W buffers 480R”.
  • the clock repeater 410 is a clock buffer, and supplies the MCLK supplied from the pixel array unit 22 to the arbitration circuit 420 and the DFF 430.
  • the arbitration circuit 420 is connected to the tristate buffer 440, the address buffer 450, the REN control circuits 460L and 460R, and the arbitration circuit 420 of the cluster 400_ (m + 1).
  • the arbitration circuit 420 is a circuit that arbitrates the operation of each circuit constituting the cluster 400_m.
  • the arbitration circuit 420 generates a selection signal SELECTED (hereinafter, simply referred to as “SELECTED”) indicating whether or not the cluster 400 — m is in a state of being selected as a cluster for performing a read operation and a transfer operation of the digital signal SIG [N: 0]. ).
  • SELECTED a selection signal SELECTED
  • SELECTED indicating whether or not the cluster 400 — m is in a state of being selected as a cluster for performing a read operation and a transfer operation of the digital signal SIG [N: 0].
  • SELECTED when SELECTED is at a high level (logical value 1), it indicates a state in which a cluster for performing a read operation and a transfer operation is selected, and when it is at a low level (logical value 0), the state is not selected.
  • the arbitration circuit 420 supplies the generated SELECTED to the tri-state buffer 440. Also, xSELECTED, which is an inverted signal of SELECTED, is supplied to the tri-state buffer 440, the address buffer 450, and the REN control circuits 460L and 460R.
  • the arbitration circuit 420 generates the start instruction signal SETOUT just before the end of the read operation based on the ADR [P: 0] input from the address buffer 450. Then, the generated start instruction signal SETOUT is supplied to the cluster 400_ (m + 1). Note that the start instruction signal SETOUT is a signal similar to the start instruction signal SETIN, and serves as a start instruction signal SETIN for the cluster 400_ (m + 1). In the case of the cluster 400_M, the start instruction signal SETOUT is not supplied because there is no next cluster.
  • the arbitration circuit 420 is an example of a mode designation signal output unit described in the claims, and SELECTED is an example of the first and second mode designation signals described in the claims.
  • the DFFs 430_0 to 430_S have a clock terminal connected to the output terminal of the clock repeater 410, and a D terminal connected to the tristate buffer 440, the R / W buffers 480L and 480R via main bit lines, respectively. Further, the Q terminal (output terminal) is connected to the cluster 400 — (m ⁇ 1) or the input terminal of the output unit 28 via the main bit line.
  • Each of the DFFs 430_0 to 430_S synchronizes a signal (signal in units of bits) input to the D terminal with the output unit 28 or another cluster 400_ (m ⁇ 1) connected to the output unit 28 in units of bits in synchronization with MCLK. ).
  • the D terminal of the DFF 430 supplies the digital signal SIG [N] read from the data storage unit 212 corresponding to each pixel via the R / W buffer 480. : 0] is input.
  • the 0th bit signal SIG [0] of the digital signal SIG is input to the D terminal of the DFF 430_0.
  • bit signals SIG [1] to SIG [N] of the same number bit as the last digit are input to D terminals of DFFs 430_1 to 430_N.
  • the bit supplied from the cluster 400 — (m + 1), the counter 401, or the time code generation unit 26 via the tristate buffer 440 is connected to the D terminal of the DFF 430.
  • a signal is input. For example, a bit signal of a time code, bit signals SIG [0] to SIG [N] of a digital signal SIG [N: 0] and bit signals ADR [0] to ADR [P] of ADR [P: 0] are input.
  • the D terminal of the DFF 430 is supplied with the time code bit signal and the ADR [supplied from the counter 401 via the tristate buffer 440.
  • P: 0] bit signals ADR [0] to ADR [P] are input.
  • the DFF 430 is an example of the transfer circuit described in the claims.
  • the tri-state buffer 440 is connected to the input terminal of the cluster 400 — m, the arbitration circuit 420, and the DFF 430.
  • the tristate buffer 440 enables or disables the connection between its own output terminal and the D terminal of the DFF 430 according to SELECTED and xSELECTED from the arbitration circuit 420. In other words, the connection between the R / W buffers 480L and 480R and the D terminal of the DFF 430 is enabled or disabled.
  • the address buffers 450_0 to 450_S are connected to the arbitration circuit 420, the address decoders 470L and 470R, and the REN control circuits 460L and 460R, respectively.
  • the address buffers 450_0 to 450_S supply the generated bit signals ADR [0] to ADR [P] and their inverted signals xADR [0] to xADR [P] to the address decoders 470L and 470R.
  • the address buffers 450_0 to 450_S supply the r-th bit signal ADR [r] selected as the read enable signal REN to the arbitration circuit 420 and the REN control circuit 460L. Further, the inverted signal xADR [r] of the bit signal ADR [r] is supplied to the arbitration circuit 420 and the REN control circuit 460R.
  • the REN control circuit 460L is connected to the arbitration circuit 420 and the R / W buffer 480L.
  • REN control circuit 460L is a circuit for generating a read enable signal REN L for instructing reading of the left pixel 21L time code transfer section 23.
  • the REN control circuit 460R is connected to the arbitration circuit 420 and the R / W buffer 480R.
  • REN control circuit 460R is a circuit for generating a read enable signal REN R instructing a read of the right pixel 21R time code transfer section 23.
  • the REN control circuit 460R responds to the input of the inverted signal xADR [r] and xSELECTED, and the read enable signal that enables the R / W buffer 480R when the inverted signal xADR [r] is at the low level. Generate REN R. Then, it supplies the generated read enable signal REN R to R / W buffer 480R.
  • the inverted signal XADR [r] generates a read enable signal REN R to be disabled R / W buffer 480R at High level, and supplies the generated read enable signal REN R to R / W buffer 480R.
  • the address decoder 470L is connected to the address buffer 450 and also to the data storage unit 212L corresponding to the pixel 21L.
  • the latch circuits 214_0 to 214_N of the data storage unit 212L corresponding to the pixel 21L to which the WORD signal of the logical value 1 has been input become valid. Then, the bit signals SIG [0] to SIG [N] are read from the latch circuits 214_0 to 214_N to the R / W buffers 480L_0 to 480L_S via the local bit lines LBL L [0] to LBL L [N].
  • the address decoder 470L sequentially supplies the high-level WORD signals to the (K + 1) pixels 21L_0 to 21L_K in charge in the order determined by ADR [r]. Therefore, the bit signals SIG [0] to SIG [N] are sequentially read from the latch circuits 214L_0 to 214L_N of the respective assigned pixels 21L.
  • the address decoder 470R is connected to the address buffer 450 and to the data storage unit 212R corresponding to the pixel 21R.
  • the R / W buffers 480L_0 to 480L_S are connected to the DFFs 430_0 to 430_S and the REN control circuit 460L.
  • R / W buffer 480L_0 ⁇ 480L_S are in accordance with the read enable signal REN L, the bit signal SIG [0] from the latch circuits 214_0 ⁇ 214_N pixel 21L designated as the read target by the address decoders 470L ⁇ SIG reads the [N]. Then, the read bit signals SIG [0] to SIG [N] are transferred (set) to the DFFs 430_0 to 430_S.
  • the R / W buffers 480R_0 to 480R_S are connected to the DFFs 430_0 to 430_S and the REN control circuit 460R.
  • R / W buffer 480R_0 ⁇ 480R_S are in accordance with the read enable signal REN R, the latch circuit 214 of the pixel 21R designated as the read target by the address decoder 470R [0] ⁇ 214 [N ] bit signal SIG [0] from ⁇ SIG [ N]. Then, the read bit signals SIG [0] to SIG [N] are transferred (set) to the DFFs 430_0 to 430_S.
  • the address buffer 450, the REN control circuits 460L and 460R, the address decoders 470L and 470R, and the R / W buffers 480L and 480L are examples of a read circuit described in the claims.
  • FIG. 11 is a block diagram illustrating a configuration example of the clock repeater 410 according to the first embodiment of the present technology.
  • the clock repeater 410 includes a NAND circuit 411 and an inverter 412.
  • the NAND circuit 411 has two input terminals and one output terminal. MCLK is input to one of the two input terminals, and the power supply voltage VDD is input to the other. An output terminal of the NAND circuit 411 is connected to an input terminal of the inverter 412. That is, a signal fixed at a high level (logical value 1) is input to one input terminal of the NAND circuit 411, and MCLK is input to the other input terminal. Therefore, an inverted signal xMCLK of MCLK is output from the output terminal of the NAND circuit 411.
  • the inverter 412 inverts the signal xMCLK input to the input terminal, and outputs the inverted signal as MCLK.
  • clock repeater 410 is not limited to the circuit illustrated in FIG. 11 as long as it has the function described in FIG.
  • the source of the PMOS transistor 421 is connected to the power supply voltage VDD, and the drain is connected to the source of the PMOS transistor 422.
  • the drain of the PMOS transistor 422 is connected to the drains of the NMOS transistors 423 and 424.
  • the sources of the NMOS transistors 423 and 424 are connected to the ground potential (VSS).
  • the gates of the PMOS transistor 422 and the NMOS transistor 424 and one of the (P + 1) input terminals of the AND circuit 493 are connected to the Q terminal of the DFF 429.
  • the start instruction signal SETIN from the vertical drive circuit 27 or the start instruction signal SETOUT from the cluster 400_ (m-1) is input to the gates of the PMOS transistor 421 and the NMOS transistor 423.
  • the start instruction signals SETIN and SETOUT are signals for instructing the cluster 400_m to start a read operation and a transfer operation.
  • this signal is a signal that is at a high level only during a period necessary for changing SELECTED from a low level to a high level (for example, a period of two clocks of MCLK).
  • the PMOS transistors 421 and 422 and the NMOS transistors 423 and 424 form a two-input / one-output NOR circuit 495 with the above connection configuration.
  • the gates of the PMOS transistor 426 and the NMOS transistor 428 are connected to a connection between the drain of the PMOS transistor 422 and the drain of the NMOS transistor 424 (that is, a signal output unit of the NOR circuit 495).
  • the connection between the drain of the PMOS transistor 426 and the drain of the NMOS transistor 428 is connected to the D terminal of the DFF 429.
  • the PMOS transistors 425 and 426 and the NMOS transistors 427 and 428 form a two-input / one-output NOR circuit 496 by the above connection configuration.
  • the output terminal of the NOR circuit 496 is connected to the D terminal of the DFF 429, the MCLK is input to the clock terminal, and the output signal of the NOR circuit 496 is output as SELECTED from the Q terminal at the input timing of the MCLK.
  • This SELECTED is output not only to the AND circuit 493 and the NOR circuit 495 in the arbitration circuit 420 but also to the external tri-state buffer 440.
  • SELECTED is input to the input terminal of the inverter 497, and xSELECTED obtained by inverting this is output from the output terminal.
  • This xSELECTED is output to the external tri-state buffer 440, address buffer 450, and REN control circuits 460L and 460R.
  • the AND circuit 493 has (P + 1) input terminals and one output terminal. SELECTED and ADR [P: 0] bit signals ADR [0] to ADR [P] are input to the (P + 1) input terminals. From the output terminal, a signal indicating the result of the logical product of the input signals is output as a reset signal RST. Note that the initial value of the reset signal RST is at a low level.
  • the AND circuit 493 outputs the low-level reset signal RST when any one of the input signals is at the low level.
  • the High level reset signal RST is output.
  • the high-level reset signal RST is a signal for resetting SELECTED to low level.
  • the AND circuit 494 has (P + 1) input terminals and one output terminal, and (P + 1) input terminals are connected to the Q terminal of the DFF 429 and the address buffers 450_0 to 450_S. Further, the output terminal is connected to the arbitration circuit 420 of the cluster 400_ (m + 1). To (P + 1) input terminals, among the bit signals ADR [0] to ADR [P] of ADR [P: 0], bit signals other than ADR [r] selected as the read enable signal REN are input. You. Then, from the output terminal, a signal indicating the result of the logical product of the input signals is output as a start instruction signal SETOUT.
  • the AND circuit 494 outputs a low-level start instruction signal SETOUT when any one of the input signals is at the low level, and outputs a high-level start instruction signal SETOUT when all of the input signals are at the high level. Is output. That is, when all of the bit signals ADR [0] to ADR [P] except the ADR [r] are at the High level, the High-level start instruction signal SETOUT is output to the next-stage cluster 400_ (m + 1). Thus, a high-level start instruction signal SETOUT is output to the next-stage cluster 400_ (m + 1) one clock before the bit signals ADR [0] to ADR [P] all go to the high level.
  • the high-level SELECTED output from the DFF 429 is input to the AND circuit 493 and the NOR circuit 495.
  • the NOR circuit 495 continues to output a low-level output signal to the NOR circuit 496 regardless of the input start instruction signal SETIN or SETOUT while the input SELECTED is at the high level.
  • the source of the PMOS transistor 441 is connected to the power supply voltage VDD, and the drain is connected to the power supply terminal of the inverter 444.
  • the source of the NMOS transistor 442 is connected to the ground potential, and the drain is connected to the ground terminal of the inverter 444.
  • the output terminal of the inverter 443 is connected to the input terminal of the inverter 444.
  • the input terminal of the inverter 443 receives the input signal Din [n] input to the input terminal of the cluster 400 — m.
  • the input signal Din [n] is a signal of one of the bit signal ADR [n] of ADR [P: 0], the bit signal SIG [n] of the digital signal SIG, and the bit signal FFin [n] of the time code. Become. Therefore, the maximum value of “n” changes according to the number of bits of each signal.
  • tri-state buffer 440 is not limited to the circuit illustrated in FIG. 13 as long as it has the function described in FIG.
  • FIG. 14 is a block diagram illustrating a configuration example of the address buffer 450 according to the first embodiment of the present technology.
  • the address buffer 450 includes an inverter 451 and NOR circuits 452 and 453.
  • the bit signal ADR [p] is input to one of two input terminals of the NOR circuit 453, and xSELECTED is input to the other of the input terminals. Therefore, the NOR circuit 453 performs a NAND operation on the bit signal ADR [p] and xSELECTED, and outputs a signal indicating the result of the operation. This signal is the same as the signal xADR [p] obtained by inverting the bit signal ADR [p] input to one input terminal of the NOR circuit 453.
  • address buffer 450 is not limited to the circuit illustrated in FIG. 14 as long as it has the function described in FIG.
  • the source of the PMOS transistor 461 is connected to the power supply voltage VDD, and the drain is connected to the source of the PMOS transistor 462.
  • the drain of the PMOS transistor 462 is connected to the drains of the NMOS transistors 463 and 464, and the sources of the NMOS transistors 463 and 464 are connected to the ground potential.
  • bit signal ADR [r] selected as the read enable signal REN is input to the gates of the PMOS transistor 461 and the NMOS transistor 463.
  • xSELECTED is input to the gates of the PMOS transistor 462 and the NMOS transistor 464.
  • the PMOS transistors 461 and 462 and the NMOS transistors 463 and 464 form a two-input one-output NOR circuit by the above connection configuration.
  • the circuit configuration of the REN control circuit 460R is the same as that of the REN control circuit 460L except for the following points. That is, instead of the bit signal ADR [r], the inverted signal xADR [r] is input, the output signal is set to the read enable signal REN R, and the output destination of the read enable signal REN R is R / W The only difference is that the buffer 480R is used. Since the inverted signal XADR [r] is inputted in the same circuit configuration, when the signal XADR [r] is Low level (signal ADR [r] is High level) of the read enable signal REN R is High level. Thus, the bit signal of the digital signal SIG [N: 0] is read from the pixel 21R in the R / W buffer 480R.
  • REN control circuits 460L and 460R are not limited to the circuits illustrated in FIG. 15 as long as they have the functions described in FIG.
  • FIG. 16 is a block diagram illustrating a configuration example of the address decoder 470L according to the first embodiment of the present technology.
  • the address decoder 470L includes AND circuits 471L_00 to 471L_0i (i is an integer), 471L_10 to 471L_1i,... 471L_ (R-1) 0 to 471L_ (R-1) (C-1).
  • R is the total number of rows of the left pixels 21L in charge of the cluster 400 — m
  • the AND circuit 471L_00 is a signal (WORD signal) that designates (selects) the pixel 21L_00 of the 0th row and the 0th column among the (K + 1) pixels 21L_00 to 21L_ (R-1) (C-1) assigned to the cluster 400_m. ) Is generated.
  • the AND circuit 471L_10 is a circuit that generates a WORD signal that specifies the pixel 21L_10 in the first row and the 0th column. The number of this matrix is set for each (K + 1) pixels 21L assigned to each cluster.
  • the data storage unit 212L_00 corresponds to the pixel 21L_00 in the 0th row and 0th column
  • the data storage unit 212L_10 corresponds to the pixel 21L_10 in the 1st row and 0th column.
  • SIG00 [N: 0] indicates data of the digital signal SIG [N: 0] stored (latched) in the latch circuits 214_0 to 214_N of the data storage unit 212L_00.
  • SIG10 [N: 0] indicates data of the digital signal SIG [N: 0] stored in the latch circuits 214_0 to 214_N of the data storage unit 212L_10.
  • the AND circuit 471L has first to (P + 1) th input terminals and one output terminal.
  • the first to (P + 1) th input terminals are connected to the address buffer 450, and the output terminals are connected to the latch control circuit 213 of the data storage unit 212L.
  • bit signals ADR [0] to ADR [P-1] and a signal xADR [P] are input to the first to (P + 1) th input terminals, and according to the result of the AND operation of these input signals, One pixel 21L of the assigned (K + 1) pixels 21L is designated.
  • the first to (P + 1) th input terminals are used for the signals at the same bit position of both the bit signals ADR [0] to ADR [P] and the signals xADR [0] to xADR [P]. Input either one.
  • ADR [0] or xADR [0] is input to the first input terminal
  • ADR [1] or xADR [1] is input to the second input terminal
  • the (P + 1) th input ADR [P] or xADR [P] is input to the terminal.
  • one of ADR [p] and xADR [p] is input to the (p + 1) th input terminal.
  • input signals having different combinations are input to the first to (P + 1) th input terminals of AND circuits 471L_00 to 471L_ (R-1) (C-1). ing. It is to be noted that this combination includes AND circuits 471R_00 to 471R_ (R-1) (C-1) included in the address decoder 470R, and is configured to be a different combination.
  • the circuit configuration of the address decoder 470R is the same as that of the address decoder 470L except that the corresponding pixel is the (K + 1) pixels 21R on the right of the cluster 400_m. That is, the configuration is the same as that of the address decoder 470L in which "L" indicating the left side of each component, each signal, and the local bit line is replaced with "R” indicating the right side.
  • address decoders 470L and 470R are not limited to the circuit illustrated in FIG. 16 as long as they have the functions described in FIG.
  • FIG. 17 is a block diagram illustrating a configuration example of the R / W buffer 480L according to the first embodiment of the present technology.
  • the R / W a terminal connected to the local bit line LBL L of buffer 480L and R_IO, a terminal coupled to the output terminal of the tri-state buffers 440 and W_IO.
  • the R / W buffer 480L includes inverters 481 and 490, a NAND gate 482, a NOR gate 483, PMOS transistors 484, 486, 487 and 491, and NMOS transistors 485, 488 and 489.
  • the inverter 481 inverts the write enable signal WEN and outputs the inverted signal to the NOR gate 483.
  • the NAND gate 482 outputs the NAND of the write enable signal WEN and the input bit from the terminal W_IO to the gate of the PMOS transistor 484.
  • the NOR gate 483 outputs the NOR of the signal from the inverter 481 and the input bit from the terminal W_IO to the gate of the NMOS transistor 485.
  • the PMOS transistor 484 and the NMOS transistor 485 are connected in series between the power supply and the ground terminal.
  • a connection point between the PMOS transistor 484 and the NMOS transistor 485 is connected to the terminal R_IO and the respective gates of the PMOS transistor 487 and the NMOS transistor 488.
  • Inverter 490 is for outputting the gate of the PMOS transistor 486 inverts the read enable signal REN L.
  • the PMOS transistors 486 and 487 and the NMOS transistors 488 and 489 are connected in series between a power supply and a ground terminal.
  • the gate of the NMOS transistor 489, the read enable signal REN L is input.
  • R / W buffer 480L is outputted from the terminal W_IO inverts the bits read from the terminal R_IO in accordance with the read enable signal REN L.
  • the R / W buffer 480L outputs a bit input from the terminal W_IO from the terminal R_IO in accordance with the write enable signal WEN.
  • ADR signal xADR obtained by inverting the [r] [r] from the address buffer 450 is configured to precharge the local bit line LBL L.
  • ADR [r] is also serves as a signal for instructing the precharging of the local bit lines LBL L, for example, the precharge is instructed immediately before reading the bits via the local bit line LBL L. Accordingly, when outputting a signal from the latch circuit 214 to the local bit lines LBL L, the initial voltage of the internal latch circuit 214 varies, it is possible to prevent the signal of the local bit lines LBL L is overwritten. Further, the area of the latch circuit 214 can be minimized.
  • the R / W buffer 480R is different only in that the corresponding pixel is the right pixel 21R in charge of the cluster 400_m and that the signal input to the PMOS transistor 491 is the bit signal ADR [r].
  • the circuit configuration is the same as that of the R / W buffer 480L. That is, the configuration is the same as the configuration in which “L” indicating the left side of each signal or bit line is replaced with “R” indicating the right side.
  • FIG. 19 is a block diagram illustrating a specific configuration example of the address decoder 470L according to the first embodiment.
  • FIG. 20 is a block diagram illustrating a specific configuration example of the address decoder 470R according to the first embodiment. is there.
  • the address decoder 470L includes AND circuits 471L_00 to 471L_03 and 471L_10 to 471L_13 each having four input terminals and one output terminal.
  • the address decoder 470R includes AND circuits 471R_00 to 471R_03 and 471R_10 to 471R_13 each having four input terminals and one output terminal.
  • AND circuits 471L_00 to 471L_03 and 471L_10 to 471L_13 are referred to as “AND circuits 471L_00 to 471L_13”.
  • the AND circuits 471R_00 to 471R_03 and 471R_10 to 471R_13 are referred to as “AND circuits 471R_00 to 471R_13”.
  • AND circuits 471_00 to 471R_13 When there is no need to distinguish between the AND circuits 471L_00 to 471L_13 and the AND circuits 471R_00 to 471R_13, they are simply referred to as “AND circuits 471_00 to 471_13”.
  • the AND circuits 471L_00 to 471L_13 correspond to the data storage units 212L_00 to 212L_03 and 212L_10 to 212L_13 having the same last number. Further, the AND circuits 471R_00 to 471R_13 correspond to the data storage units 212R_00 to 212R_03 and 212R_10 to 212R_13 having the same last number.
  • data storage units 212L_00 to 212L_03 and 212L_10 to 212L_13 are referred to as “data storage units 212L_00 to 212L_13”.
  • data storage units 212R_00 to 212R_03 and 212R_10 to 212R_13 are referred to as “data storage units 212R_00 to 212R_13”.
  • the data storage units 212L_00 to 212L_13 are data storage units corresponding to the pixels 21L_00 to 21L_03 and 21L_10 to 21L_13, and correspond to the data storage units 212L_0 to 212L_7.
  • the data storage units 212R_00 to 212R_13 are data storage units corresponding to the pixels 21R_00 to 21R_03 and 21R_10 to 21R_13, and correspond to the data storage units 212R_0 to 212R_7.
  • pixels 21L_00 to 21L_03 and 21L_10 to 21L_13 are referred to as “pixels 21L_00 to 21L_13”, and the pixels 21R_00 to 21R_03 and 21R_10 to 21R_13 are referred to as “pixels 21R_00 to 21R_13”.
  • Any four of ADR [3: 0] and xADR [3: 0] bit signals are input to four input terminals of each of the AND circuits 471L_00 to 471L_13 of the address decoder 470L.
  • any four of the ADR [3: 0] and xADR [3: 0] bit signals are input to the four input terminals of the AND circuits 471R_00 to 471R_13 of the address decoder 470R.
  • xADR [0], xADR [1], xADR [2], and xADR [3] are input to four input terminals of the AND circuit 471L_00 of the address decoder 470L.
  • the output signal is at the high level, and the pixel 21L_00 is designated.
  • the clusters 0 to 2 include digital signals SIG00 [3: 0] to SIG03 [3: 0] and SIG10 [3: 0] to SIG13 [3: 0] from the data storage units 212L_00 to 212L_13 of the pixels 21L_00 to 21L_13. ] Is read. Further, the clusters 0 to 2 read digital signals SIG00 [3: 0] to SIG13 [3: 0] from the data storage units 212R_00 to 212R_13.
  • FIG. 21 is a conceptual diagram showing the relationship between a cluster and its assigned pixel in the specific configuration of FIGS. 18 to 20.
  • each of clusters 0 to 2 includes a total of eight pixels 21L_00 to 21L_13 in two rows and four columns on the left side thereof and a total of eight pixels 21R_00 to 21R_13 in two rows and four columns on the right side. Is in charge of
  • the pixels 21L_00 to 21L_03 in the first line on the left side assigned to each cluster are numbered 0 to 3 in hexadecimal, and the pixels 21L_10 to 21L_13 in the second line on the left are numbered 8 to B.
  • the pixels 21R_00 to 21R_03 in the first row on the right that the address decoder 470R is in charge are assigned numbers 4 to 7 in hexadecimal, and the pixels 21R_10 to 21R_13 in the second row on the right are assigned numbers C to F. .
  • the 16 pixels assigned to each cluster are referred to as pixels 21_0 to 21_F.
  • the digital signals SIG00 [3: 0] to SIG13 [3: 0] stored in the latch circuits 214_0 to 214_3 of the pixels 21_0 to 21_F are replaced with “digital signals SIG0 [3: 0] to SIGF [3: 0]”. Called.
  • a state in which SELECTED0 is at a high level indicates a state in which cluster 0 is selected as a cluster for performing a read operation and a transfer operation of digital signal SIG [3: 0].
  • these DFFs 430_0 to 430_3 are shift registers that transfer the input signal Din [3: 0] input via the tristate buffers 440_0 to 440_3 to the cluster on the output unit 28 side by bit in synchronization with MCLK. The operation is performed.
  • the DFFs 430_0 to 430_3 of the cluster 2 sequentially transfer the ADR [3: 0] input from the counter 401 to the cluster 1 in response to the input of the MCLK. Further, the DFFs 430_0 to 430_3 of the cluster 1 sequentially transfer the ADR [3: 0] input from the cluster 2 to the cluster 0 according to the input of the MCLK.
  • the address buffers 450_0 to 450_3, the R / W buffers 480L_0 to 480L_3, and 480R_0 to 480R_3 are valid.
  • the ADR [3: 0] sequentially transferred from the cluster 2 via the cluster 1 becomes ADR [3: 0] and xADR [3: 0] through the address buffers 450_0 to 450_3, and becomes an address decoder. Transferred to 470L and 470R.
  • the pixel 21 corresponding to the address indicated by ADR [3: 0] is designated (selected) among the pixels 21_0 to 21_F.
  • ADR [3: 0] which is a signal corresponding to the conventional WORD signal is a signal synchronized with MCLK which is a data transfer clock to the output unit 28. This is the same for ADR [2] and xADR [2] corresponding to the read enable signal REN.
  • REN control circuits 460L and 460R are also enabled. Then, REN control circuit 460L supplies a High-level read enable signal REN L to the R / W buffer 480L_0 ⁇ 480L_3 when ADR [2] is Low level. Thus, the read operation of R / W buffers 480L_0 to 480L_3 is permitted. Then, digital signals [3: 0] are read out from the latch circuits 214_0 to 214_3 of the data storage unit 212L corresponding to the pixel 21L specified by the address decoder 470L via the local bit lines LBL L [0] to [3]. . In the example shown in FIG. 23, the left pixel 21_0 is specified first, and the digital signal SIG0 [3: 0] is read from the latch circuits 214_0 to 214_3 of the data storage unit 212L_00 corresponding to the pixel 21_0.
  • the DFFs 430_0 to 430_3 of the cluster 0 transfer the read (set up) digital signal SIG0 [3: 0] to the output unit 28 according to the input of MCLK. At this transfer timing, the digital signal SIG4 [3: 0] is read from the next pixel 21_4 on the right.
  • REN control circuit 460R is, xADR [2] supplies a read enable signal REN R at the High level to the R / W buffer 480R_0 ⁇ 480R_3 at Low level. Accordingly, the read operation of R / W buffers 480R_0 to 480R_3 is permitted. Then, digital signals SIG [3: 0] are read out from the latch circuits 214_0 to 214_3 of the data storage unit 212R corresponding to the pixel 21R specified by the address decoder 470R via the local bit lines LBL R [0] to [3]. It is. In the example illustrated in FIG. 23, the right pixel 21_4 is first specified, and the digital signal SIG4 [3: 0] is read from the latch circuits 214_0 to 214_3 of the data storage unit 212R_00 corresponding to the pixel 21_4.
  • the DFFs 430_0 to 430_3 of the cluster 0 transfer the read digital signal SIG4 [3: 0] to the output unit 28 according to the input of MCLK. At this transfer timing, the digital signal SIG1 [3: 0] is read from the next pixel 21_1 on the left side.
  • ADR [2] is a signal that alternately repeatedly outputs a high level and a low level in synchronization with MCLK. Then, it has become a signal ADR also read enable signal REN L generated from [2] in synchronization with the MCLK to output alternately repeating the High level and the Low level. Further, the read enable signal REN R generated from xADR [2] is a signal obtained by inverting the read enable signal REN L. That is, when the read enable signal REN L is at the high level (ADR [2] is at the low level), the digital signal SIG [3: 0] is read from the pixel 21L.
  • the read enable signal REN R is a digital signal SIG from a pixel 21R when the High level (XADR [2] is Low Level) [3: 0] is read. Therefore, the operation of alternately reading and transferring the digital signals SIG [3: 0] from the left and right pixels 21L and 21R is repeated. Thereby, the digital signals SIG0 [3: 0] to SIGF [3: 0] are read from the pixels 21_0 to 21_F in the order shown in FIG. 23 and are transferred to the SRAM 28a of the output unit 28.
  • the arbitration circuit 420 of the cluster 0 sets the ADR [3: 0] to the High level (1111) one clock before, and sets only the ADR [2] to the Low level.
  • the output of the AND circuit 494 goes high. That is, at time T3, a high-level start instruction signal SETOUT0 is output to the cluster 1.
  • the high-level start instruction signal SETOUT0 is input to the arbitration circuit 420 of the cluster 1 as the start instruction signal SETIN1.
  • the cluster 1 sequentially reads out the digital signals SIG0 [3: 0] to SIGF [3: 0] from the pixels 21_0 to 21_F in charge of itself in the same operation as the cluster 0.
  • the DFFs 430_0 to 430_3 of the cluster 1 sequentially transfer the digital signals SIG0 [3: 0] to SIGF [3: 0] sequentially read out (set up) to the cluster 0 according to the input of the MCLK.
  • the tri-state buffers 440_0 to 440_3 are valid. Therefore, the DFFs 430_0 to 430_3 of the cluster 0 transfer the digital signals SIG0 [3: 0] to SIGF [3: 0] sequentially transferred from the cluster 1 to the output unit 28 according to the input of the MCLK.
  • FIG. 24 is a timing chart showing an operation example when the read enable signal REN and ADR [3: 0] are transferred asynchronously with MCLK in the transfer using the cluster.
  • the transfer using the cluster requires an operation of setting up the digital signal SIG [3: 0] in the cluster (DFF 340) before the transfer operation of the DFF 340 synchronized with the MCLK.
  • the setup operation and the transfer operation by MCLK may overlap, and when they overlap, a signal collision occurs. Therefore, it is necessary to secure a sufficient margin in the waiting time until the setup is completed (transfer is started).
  • the read operation is performed by synchronizing ADR [P: 0], which is a control signal for controlling reading of the digital signal SIG [N: 0] from the pixel 21, with MCLK. It can be transferred to a circuit (read circuit). Further, the read enable signals REN L and REN R can be transferred to the read circuit in synchronization with MCLK.
  • the read circuit corresponds to the address buffer 450, the REN control circuits 460L and 460R, the address decoders 470L and 470R, and the R / W buffers 480L and 480R.
  • the time code transfer section 23, for each bit, the local bit lines for transferring the local bit lines LBL L, the right side of the pixel data to be transferred to the left of pixel data and LBL R was set to be wired separately.
  • FIG. 25 is a timing chart showing an example of a data output state when the read enable signals REN L and REN R are generated from ADR [1] and xADR [1] in the operation example shown in FIG.
  • the read enable signals REN L and REN R may be simply referred to as “REN L ” and “REN R ”.
  • a combination is input to the AND circuits 471L_00 to 471L_13, in which all four inputs can be at a high level when ADR [1] is at a low level. Further, a combination is input to the AND circuits 471R_00 to 471R_13, in which all four inputs can be at the high level when xADR [1] is at the low level.
  • the input of the AND circuit 494 of the arbitration circuit 420 is changed to a configuration in which the remaining signals other than the ADR [1] among the ADR [3: 0] bit signals are input.
  • ADR [0] and xADR [0], ADR [3], and xADR [3] ], And REN L and REN R may be generated from a signal of another bit of ADR [3: 0] and its inverted signal.
  • a 4-bit address decode signal has been described as an example, but the read enable signal REN may be generated from any bit of the address decode signal of 5 bits or more or 3 bits or less.
  • the configuration is such that the read enable signals REN L and REN R are generated from ADR [1] and xADR [1].
  • the digital signal SIG can be read from row 0, column 0, row by row, and in the pixel arrangement order. This eliminates the need for processing such as rearranging the order of pixels on the output unit 28 side, so that the processing time at the output unit 28 can be reduced.
  • Second Embodiment> the address decode signal ADR [P: 0] and the read enable signal REN L and REN R, was transferred in synchronism with the reading circuit of each cluster to MCLK.
  • the second embodiment differs from the first embodiment in that the address decode signal ADR [P: 0] is transferred in synchronization with MCLK and the read enable signals REN L and REN R are separately transferred asynchronously. different.
  • FIG. 26 is a block diagram illustrating a configuration example of the time code transfer unit 23 according to the second embodiment of the present technology.
  • the time code transfer unit 23 according to the second embodiment is different from the first embodiment in that the read enable signals REN (REN L and REN R ) are supplied to the clusters 400_0 to 400_M from the vertical drive circuit 27 asynchronously with MCLK. Different from the embodiment.
  • FIG. 27 is a block diagram illustrating a configuration example of a cluster 400_m according to the second embodiment of the present technology.
  • the cluster 400_m of the second embodiment differs from the first embodiment in that the cluster 400_m does not include the REN control circuits 460L and 460R.
  • the R / W buffer 480L and 480R, the read enable signal REN L and REN R from the vertical driving circuit 27 different from the first embodiment in that it is supplied.
  • the address decode signal ADR [P: 0] is transferred to each cluster 400 in synchronization with MCLK, and is also transferred to the address buffer 450 of each cluster 400.
  • the read enable signals REN L and REN R are transferred to the R / W buffers 480L and 480R of each cluster asynchronously with MCLK.
  • ADR [P: 0] which is a control signal for controlling reading of the digital signal SIG [N: 0] from the pixel 21 is transferred to the reading circuit in synchronization with MCLK.
  • the read circuit corresponds to the address buffer 450, the address decoders 470L and 470R, and the R / W buffers 480L and 480R.
  • the address decode signal ADR [P: 0] and the read enable signal REN L and REN R was transferred in synchronism with the reading circuit of each cluster to MCLK.
  • the third embodiment differs from the first embodiment in that the read enable signals REN L and REN R are transferred in synchronization with MCLK, and the address decode signals ADR [P: 0] are separately transferred asynchronously. different.
  • FIG. 28 is a block diagram illustrating a configuration example of the time code transfer unit 23 according to the third embodiment of the present technology.
  • the time code transfer unit 23 according to the third embodiment is different from the time code transfer unit 23 according to the first embodiment in that the address decode signal ADR [P: 0] is supplied to the clusters 400_0 to 400_M asynchronously with the MCLK from the vertical drive circuit 27.
  • the third embodiment is different from the first embodiment in that a counter 402 for generating read enable signals REN L and REN R is provided instead of the counter 401 of the first embodiment.
  • the counter 402 according to the third embodiment generates the same read enable signals REN L and REN R as ADR [r] and xADR [r] according to the first embodiment. Then, the generated read enable signals REN L and REN R are supplied to the cluster 400_M in synchronization with MCLK.
  • the counter 402 is an example of a control signal supply circuit described in the claims.
  • the read enable signals REN L and REN R are transferred to each cluster 400 in synchronization with MCLK, and also transferred to the REN control circuits 460L and 460R of each cluster.
  • the address decode signal ADR [P: 0] is transferred to the address buffer 450 of each cluster 400 asynchronously with MCLK.
  • the read circuit synchronizes the read enable signals REN L and REN R , which are control signals for controlling reading of the digital signal SIG [N: 0] from the pixel 21, with MCLK. Can be transferred to
  • the read circuit corresponds to the REN control circuits 460L and 460R and the R / W buffers 480L and 480.
  • ADR [P: 0] which is a signal for controlling reading of the digital signal SIG [N: 0] from the pixel 21, and a read enable signal.
  • REN L and REN R were produced.
  • the digital signal SIG within each cluster [N: 0] pixel selection signal is a signal for controlling the reading of SEL [(2K + 1): 0] and the read enable signal REN L and It differs from the first embodiment in that REN R is generated.
  • FIG. 29 is a block diagram illustrating a configuration example of the time code transfer unit 23 according to the fourth embodiment of the present technology.
  • the time code transfer unit 23 of the fourth embodiment has clusters 500_0 to 500_M instead of the clusters 400_0 to 400_M in the time code transfer unit 23 of the first embodiment.
  • the second embodiment is different from the first embodiment in that a dummy cluster 500_ (M + 1) is provided instead of the counter 401 in the time code transfer unit 23 of the first embodiment.
  • cluster 500_m the m-th cluster (m is an integer from 0 to M) among the clusters 500_0 to 500_M is referred to as a “cluster 500_m”.
  • the clusters 500_0 to 500_M read digital signals SIG [N: 0] or write time codes in accordance with SEL [(2K + 1): 0], the read enable signals REN L and REN R, and the write enable signal WEN. Things.
  • the clusters 500_0 to 500_M and the dummy clusters 500_ (M + 1) are arranged in this order along the pixel column direction and are connected in series via respective main bit lines.
  • the cluster 500_0 located at one end (upper end in the example of FIG. 29) in the pixel column direction is connected to the output unit 28 via a main bit line.
  • the dummy cluster 500_ (M + 1) located at the other end (the lower end in the example of FIG. 29) in the pixel column direction is connected to the time code generator 26 via the main bit line.
  • the main bit line is a bit line (represented by a bus line) connecting the clusters in FIG. 29 in the vertical direction (pixel column direction).
  • each of the clusters 500_0 to 500_M (2K + 2) pixels 21 in each of the predetermined columns on the left and right and the predetermined row among the pixels on the predetermined columns on the left and right of the time code transfer unit 23 are assigned in advance as the assigned pixels 21. .
  • the clusters 500_0 to 500_M and the data storage units 212 respectively corresponding to the (2K + 2) pixels 21 assigned to them are connected via local bit lines LBL.
  • Each of the clusters 500_0 to 500_M reads out the digital signal SIG [N: 0] via the local bit line LBL from the data storage unit 212 corresponding to each of the (2K + 2) pixels in charge in a predetermined order. Perform a read operation. In addition, a transfer operation of transferring the read digital signal SIG [N: 0] to the output unit 28 via another cluster connected to the output unit 28 via the main bit line is performed. Since the cluster 500_0 is directly connected to the output unit 28, the read digital signal SIG [N: 0] is directly transferred to the output unit 28.
  • the read operation and the transfer operation are performed in order from the top to the bottom in the arrangement order of the clusters 500_0 to 500_M, and the cluster 500_m performs the read operation and the transfer operation in the order of the cluster 500_ ( m + 1) generates a pixel selection signal SEL [(2K + 1): 0].
  • This pixel selection signal SEL [(2K + 1): 0] is a signal corresponding to ADR [P: 0] in the first embodiment, and is a signal for designating (selecting) a pixel to be read.
  • the pixel selection signal SEL [(2K + 1): 0] is simply referred to as “SEL [(2K + 1): 0]”.
  • the dummy cluster 500_ (M + 1) In the order in which the cluster 500_M performs the read operation and the transfer operation, the dummy cluster 500_ (M + 1) generates SEL [(2K + 1): 0]. Then, the generated SEL [(2K + 1): 0] is transferred to the cluster 500_M in synchronization with MCLK. That is, the dummy cluster 500_ (M + 1) performs only the operation of generating and transferring the SEL [(2K + 1): 0] and the operation of transferring the time code from the time code generation unit 26, and does not perform the operation of reading from the pixel 21. It has a configuration.
  • the write enable signal WEN is supplied from the pixel drive circuit 24 to the clusters 500_0 to 500_M.
  • This write enable signal WEN is a signal for instructing writing of a time code.
  • the time codes (FFin [0] to [j]) are supplied from the time code generation unit 26 to the clusters 500_0 to 500_M via the dummy cluster 500_ (M + 1).
  • the time code supplied from the dummy cluster 500_ (M + 1) to the cluster 500_M is sequentially transferred to each cluster while relaying between the clusters.
  • the clusters 500_0 to 500_M write the transferred time codes into the data storage units 212 respectively corresponding to the pixels 21 in charge via the local bit line LBL.
  • FIG. 30 is a block diagram illustrating a configuration example of a cluster 500 according to the fourth embodiment of the present technology.
  • FIG. 30 illustrates a simplified configuration example in which the read operation and the transfer operation of the clusters 500_0 to 500_2 among the clusters 500_0 to 500_M are focused on.
  • each cluster 500 is assigned to four pixels 21 on the left and two on the right, and a 4-bit digital signal [3: 0] is stored in the data storage unit 212 of each pixel 21.
  • K 1, and the pixel selection signal SEL [3: 0] of 4 bits is generated.
  • 0 added to the end of each signal name indicates a signal of the cluster 500_0
  • 1 indicates a signal of the cluster 500_1
  • 2 indicates a signal of the cluster 500_2.
  • the cluster 500_1 includes a clock repeater 510, an arbitration circuit (not shown), four DFFs 530_0 to 530_3, and four multiplexers 531_0 to 531_3.
  • four read buffers 560L_0 to 560L_3 and four read buffers 560R_0 to 560R_3 are provided. Further, it includes four address decoders 580L_0 to 580L_3 and four address decoders 580R_0 to 580R_3.
  • the DFFs 530_0 to 530_3 are referred to as “DFFs 530”, and the multiplexers 531_0 to 531_3 are referred to as “multiplexers 531”.
  • the read buffers 560L_0 to 560L_3 are referred to as “R buffers 560L”, and the read buffers 560R_0 to 560R_3 are referred to as “R buffers 560R”.
  • address decoders 580L_0 to 580L_3 are referred to as “address decoders 580L”, and the address decoders 580R_0 to 580R_3 are referred to as “address decoders 580R”.
  • the clock repeater 510 has a role of a clock buffer, and outputs the input MCLK to the DFFs 530_0 to 530_3 of the cluster 500_1 and to the clock repeater 510 of the next lower cluster 500_2.
  • the arbitration circuit according to the fourth embodiment is connected to two selection signal input terminals of the multiplexer 531 although not shown. This arbitration circuit generates a 2-bit selection signal SELECTED1 [1: 0] and inputs the generated SELECTED1 [1: 0] to the selection signal input terminal of the multiplexer 531.
  • SELECTED1 [1: 0] is a state of a value “0” in which both 2-bit signals are at a low level, and a value “1” in which an upper bit signal is at a low level and a lower bit signal is at a high level. ". Further, there is a state of a value “2” in which the signal of the upper bit is at the high level and the signal of the lower bit is at the low level.
  • the state of the value “0” is a state in which the first transfer mode operating as a shift register is selected.
  • SELECTED1 [1: 0] in this state is a selection signal for selecting the digital signal SIG2 [3: 0] input from the next lower cluster 500_2 to the third input terminal of the multiplexer 531.
  • the state of the value “1” is a state in which the second transfer mode for generating SEL [3: 0] and transferring the generated SEL [3: 0] to the next higher cluster 500 — 0 is selected.
  • SELECTED [1: 0] in this state is a selection signal for selecting the signal SEED input from the arbitration circuit to the second input terminal of the multiplexer 531.
  • the state of the value “2” is a state in which the third transfer mode for performing the read operation and the transfer operation of the digital signal SIG [3: 0] from each pixel 21 in charge is selected.
  • SELECTED1 [1: 0] in this state is a selection signal for selecting the digital signal SIG1 [3: 0] read from the pixel 21 input to the first input terminal of the multiplexer 531 via the R buffer 560L. Become.
  • the arbitration circuit generates SELECTED1 [1: 0] having the value “2” in response to the input of the start instruction signal SETOUT from the cluster 500_0 one stage higher.
  • an instruction signal instructing generation and transfer of SEL [3: 0] (hereinafter, referred to as “SEL transfer instruction signal”) is output to the next lower cluster 500_2.
  • SELECT1 [1: 0] having the value “1” is generated.
  • the SEL transfer instruction signal is an example of an instruction signal for instructing the transfer of a control signal described in the claims.
  • the arbitration circuit of the cluster 500_0 is different from the other clusters 500 in that SELECTED0 [1: 0] having the value “2” is generated in response to the input of the start instruction signal SETIN from the vertical drive circuit 27.
  • the arbitration circuit of the cluster 500_1 is connected to the second input terminal among the first to third input terminals of the multiplexer 531.
  • the arbitration circuit generates a signal SEED for generating SEL [3: 0] as one of the input signals, and inputs the generated signal SEED to a second input terminal of the multiplexer.
  • This arbitration circuit is further connected to control signal input terminals of R buffers 560L_0 to 560L_3 and 560R_0 to 560R_3. Then, the arbitration circuit generates the read enable signals REN L and REN R, and outputs the generated read enable signals REN L to the R buffers 560L_0 to 560L_3 in synchronization with MCLK. Further, the generated read enable signal REN R in synchronization with the MCLK to output the R buffers 560R_0 ⁇ 560R_3.
  • This arbitration circuit is an example of a mode designation signal output unit and a control signal supply circuit described in the claims, and SELECTED [1: 0] corresponds to the first to third embodiments described in the claims. It is an example of a mode designation signal.
  • $ DFFs 530_0 to 530_3 are connected in series to generate SEL [3: 0]. That is, the Q terminal of the DFF 530_0 is connected to the D terminal of the DFF 530_1 via the multiplexer 531_1, and the Q terminal of the DFF 530_1 is connected to the D terminal of the DFF 530_2 via the multiplexer 531_2. Further, the Q terminal of the DFF 530_2 is connected to the D terminal of the DFF 530_3 via the multiplexer 531_3.
  • the Q terminal of the DFF 530_0 is further connected to the control signal input terminals of the address decoders 580_00 to 580_03 of the one-stage cluster 500_0 and the first input terminal of the multiplexer 531_0.
  • the Q terminal of the DFF 530_1 is connected to the control signal input terminals of the address decoders 580_10 to 580_13 of the cluster 500_0 and the first input terminal of the multiplexer 531_1.
  • the Q terminal of the DFF 530_2 is connected to the control signal input terminals of the address decoders 580_20 to 580_23 and the first input terminal of the multiplexer 531_2.
  • the Q terminal of the DFF 530_3 is connected to the control signal input terminals of the address decoders 580_30 to 580_33 and the first input terminal of the multiplexer 531_3.
  • the DFF 530 outputs the data set up therein from the Q terminal in response to the input of MCLK to the clock terminal.
  • the D terminal of the DFF 530 is connected to the output terminal of the multiplexer 531, and the signal selected by the multiplexer 531 is input to the D terminal.
  • the input signal is output from the Q terminal according to the input of MCLK.
  • the DFFs 530_0 to 530_3 change the signal SEED input to the DFF 530_0 to DFF 530_1 ⁇ DFF 530_2 ⁇ DFF 530_3 every time MCLK is input to each DFF 530. Shift to Specifically, as SEL [3: 0], a signal that transitions from a logical value of 1000 ⁇ 0100 ⁇ 0010 ⁇ 0001 is generated.
  • the DFFs 530_0 to 530_3 forming the shift register are an example of the control signal supply circuit described in the claims.
  • the multiplexer 531_0 has an output terminal connected to the D terminal of the DFF 530_0, and a first input terminal connected to the output terminals of the R buffers 560L_0 and 560R_0. Further, the third input terminal is connected to the Q terminal of the DFF 530_0 of the cluster 500_2 one stage below.
  • the output terminal of the multiplexer 531_1 is connected to the D terminal of the DFF 530_1, and the first input terminal is connected to the output terminals of the R buffers 560L_1 and 560R_1. Further, the third input terminal is connected to the Q terminal of the DFF 530_1 of the next lower cluster 500_2.
  • the output terminal of the multiplexer 531_3 is connected to the D terminal of the DFF 530_3, and the first input terminal is connected to the output terminals of the R buffers 560L_3 and 560R_3. Further, the third input terminal is connected to the Q terminal of the DFF 530_3 of the next lower cluster 500_2.
  • the multiplexer 531 selects the digital signal [3: 0] input to the first input terminal, and selects the digital signal [3: 0] from the output terminal. Output.
  • SELECTED1 [1: 0] having a value of “1” is input, the signal SEED input to the second input terminal is selected and output from the output terminal.
  • SELECT1 [1: 0] having a value of “2” is input, the digital signal [3: 0] input to the third input terminal is selected and output from the output terminal.
  • the input terminals of the R buffers 560L_0 to 560L_3 are connected to the output terminals of the address decoders 580L_00 to 580L_03 and 580L_10 to 580L_13. Further, the output terminals are connected to the second input terminals of the multiplexers 531_0 to 531_3.
  • R buffers 560L_0 ⁇ 560L_3 the read enable signal REN L is input to the control terminal.
  • R buffers 560R_0 to 560R_3 are connected to the output terminals of the address decoders 580R_00 to 580R_03 and 580L_10 to 580L_13. Further, the output terminals are connected to the second input terminals of the multiplexers 531_0 to 531_3.
  • R buffers 560R_0 ⁇ 560R_3 are read enable signal REN R is input to the control terminal.
  • R buffers 560R_0 ⁇ 560R_3 are digital signals SIG1 read from pixels 21R when the read enable signal REN R at the High level is input: an effective transfer to the multiplexer 531 of the [3 0]. Meanwhile, when the read enable signal REN R of Low level is input digital signal SIG1: to invalidate the transfer to [3 0] of multiplexer 531.
  • Each of the address decoders 580L_00 to 580L_13 is constituted by an AND circuit having two inputs and one output, and a bit signal SELECTED1 [1] of higher-order bits of SELECTED1 [1: 0] is input to one of its input terminals. . Further, the other input terminal is connected to the latch circuits 214_0 to 214_3 of the data storage unit 212L of the corresponding pixel 21L via the local bit lines LBL L [0] to [3].
  • the address decoders 580R_00 to 580R_13 have the same configuration as the address decoders 580L_00 to 580L_13, except that the corresponding pixel 21 is the pixel 21R. That is, each AND circuit of the address decoder 580R_00 ⁇ 580R_13, when a state where the third transfer mode is selected, the bit signal is input to the other input terminal through the local bit line LBL R SIG [0] ⁇ [3] is output as it is. On the other hand, when a mode other than the third transfer mode is selected, the bit signals SIG [0] to SIG [3] input to the other input terminals are inverted and output.
  • SEL [0] which is the signal of the least significant bit of SEL [3: 0] is input to the control signal input terminals of the address decoders 580L_00 to 580L03.
  • SEL [1] which is the signal of the second bit of SEL [3: 0] is input to the control signal input terminals of the address decoders 580L_10 to 580L_13.
  • SEL [2] which is the signal of the third bit of SEL [3: 0] is input to the control signal input terminals of the address decoders 580R_00 to 580R_03.
  • SEL [3] which is the signal of the most significant bit of SEL [3: 0] is input to the control signal input terminals of the address decoders 580R_10 to 580R_13.
  • the address decoders 580L_10 to 580L_13 select the corresponding pixel 21L_1 when SEL [1] is at the high level, and deselect the corresponding pixel 21L_1 when the SEL [1] is at the low level.
  • the address decoders 580R_00 to 580R_03 select the corresponding pixel 21R_0 when SEL [2] input to the control signal input terminal is at the high level, and deselect the corresponding pixel 21R_0 when the SEL [2] is at the low level. .
  • the address decoders 580R_10 to 580R_13 select the corresponding pixel 21R_1 when SEL [3] is at High level, and deselect the corresponding pixel 21R_1 when SEL [3] is at Low level.
  • the configuration of the cluster 500 is not limited to the configuration illustrated in FIG. 30 as long as the cluster 500 has the function described in FIG.
  • the number of pixels assigned to each cluster 500 is not limited to four, but may be two or less or five or more.
  • the number of bits of the digital signal SIG is not limited to 4 bits but may be 3 bits or less or 5 bits or more.
  • the number of circuits constituting the cluster 500 is not limited to four and may be three or less or five or more according to the number of pixels in charge and the number of bits of the digital signal SIG.
  • the R buffers 560L and 560R and the address decoders 580L and 580R are examples of the read circuit described in the claims.
  • FIG. 31 is a timing chart showing an operation example of the time code transfer unit 23 including the cluster having the configuration example of FIG.
  • the clusters 500_0, 500_1, and 500_2 illustrated in FIG. 30 are referred to as “cluster 0”, “cluster 1”, and “cluster 2”.
  • 0 added to the end of the signal indicates the signal of cluster 0
  • 1 indicates the signal of cluster 1
  • 2 indicates the signal of cluster 2.
  • Q [0] to Q [3] indicate output signals of the Q terminals of the DFFs 530_0 to 530_3.
  • the arbitration circuit of cluster 1 in response to the input of the SEL transfer instruction signal from cluster 0, the arbitration circuit of cluster 1 generates a high-level signal SEED. Then, the generated signal SEED is input to the second input terminal of the multiplexer 531_0. After that, at time T2, SELECT1 [1: 0] having the value “2” is generated by the arbitration circuit of the cluster 1 and input to the selection signal input terminals of the multiplexers 531_0 to 531_3. As a result, the second transfer mode is set, and the signals input to the second input terminals of the multiplexers 531_0 to 531_3 are input to the D terminals of the DFFs 530_0 to 530_3.
  • the DFF 530_0 outputs the High-level signal SEED input to its own D terminal as SEL [0] to the address decoders 580L_00 to 580L_03 of the cluster 0 in response to the input of MCLK.
  • the high-level signal SEED is input to the D terminal of the DFF 530_1 via the multiplexer 531_1.
  • the output SEL [1] is input to the control input terminals of the address decoders 580L_10 to 580L_13 of the cluster 0, and SEL [2] is input to the control input terminals of the address decoders 580R_00 to 580R_03.
  • SEL [3] is input to control signal input terminals of the address decoders 580R_10 to 580R_13.
  • SELECTED0 [1: 0] has the value “2”, and the third transfer mode is set. Accordingly, the read enable signals REN L and REN R at the high level are input to the R buffers 560L_0 to 560L_3 and 560R_0 to 560R_3.
  • the address decoders 580L_00 to 580L_03 select the corresponding pixel 21L_0 by receiving the high-level SEL [0] transferred from the cluster 1.
  • the bit signals SIG [0] to SIG [3] of the digital signal SIG [3: 0] are read from the latch circuits 214_0 to 214_3 of the data storage unit 212L_0 corresponding to the corresponding pixel 21L_0.
  • the digital signal SIG [3: 0] of the pixel 21L_0 is output from the Q terminals (Q [0]) of the DFFs 530_0 to 530_3 to the output unit 28 in response to the input of MCLK.
  • High level SEL [1] to SEL [3] are sequentially input from the cluster 1 to the corresponding address decoder 580L or 580R. Accordingly, SIG [0] to SIG [3] are sequentially read from the corresponding pixels 21, and the read SIG [0] to SIG [3] are sequentially output to the output unit 28 by the DFFs 530_0 to 530_3. Will be transferred.
  • the arbitration circuit of cluster 0 outputs the start instruction signal SETOUT0 to the arbitration circuit of cluster 1 at time T5, which is 1 CLK before the completion of reading of SIG [0] to SIG [3] from the pixel 21R_1. Thereafter, at time T6, the value of SELECTED [1: 0] is changed from "2" to "0", and the first transfer mode is set.
  • the arbitration circuit of the cluster 1 outputs a SEL transfer instruction signal to the arbitration circuit of the cluster 2 at a time T4 one clock before the SEL [3] of the high level is transferred to the cluster 0.
  • the cluster 1 in response to the input of the start instruction signal SETOUT0 from the cluster 0, the value of SELECTED1 [1: 0] is changed from “1” to “2” at time T6. Thereby, the third transfer mode is set.
  • the cluster 1 reads SIG [0] to [3] from each pixel 21 selected by the address decoder 580L or 580R, and the DFF 530_0 to 530_3 converts the read SIG [0] to [3] to cluster 0. Sequentially.
  • Cluster 0 sequentially transfers SIG [0] to SIG [3] sequentially transferred from cluster 1 to output unit 28 through DFFs 530_0 to 530_3.
  • the arbitration circuit of the cluster 1 outputs the start instruction signal SETOUT1 to the arbitration circuit of the cluster 2 at time T7, which is one clock before the completion of the reading of the bit signals SIG [0] to SIG [3] from the pixel 21R_1. I do. Then, at time T8, the value of SELECTED1 [1: 0] is changed from "2" to "0", and the first transfer mode is set.
  • the cluster 1 sequentially transfers the digital signals SIG [3: 0] transferred from the cluster 2 to the cluster 0 by the DFFs 530_0 to 530_3 in response to the input of the MCLK during the period from the time T6 to the time T9.
  • the operation of the shift register is performed.
  • the cluster 0 sequentially transfers the digital signal SIG [3: 0] transferred from the cluster 1 to the output unit 28 by the DFFs 530_0 to 530_3 in response to the input of the MCLK during the period of time T10 to T12. I do.
  • the arbitration circuit of the cluster 2 transmits the SEL transfer instruction signal to the arbitration circuit of the next lower cluster 3 (not shown) at a time T7 one clock before the High level SEL [3] is transferred to the cluster 1. Output.
  • the cluster 2 the value of SELECTED2 [1: 0] is changed from “1” to “2” at time T8 in response to the input of the start instruction signal SETOUT1 from the cluster 1. Thereby, the third transfer mode is set.
  • SEL [0] to SEL [3] from cluster 3 are sequentially input to the address decoders 580L and 580R of cluster 2 in synchronization with MCLK. Therefore, the cluster 2 reads SIG [0] to SIG [3] from each pixel 21 selected by the address decoder 580L or 580R, and reads out the read SIG [0] to SIG [3] by the DFFs 530_0 to 530_3. Transfer to the cluster 1 sequentially.
  • Cluster 1 sequentially transfers SIG [0] to SIG [3] sequentially transferred from cluster 2 to cluster 0 at DFFs 530_0 to 530_3 during the period from time T9 to T12. Further, the cluster 0 sequentially transfers SIG [0] to SIG [3] sequentially transferred from the cluster 1 to the output unit 28 by the DFFs 530_0 to 530_3 during the period from time T10 to T13.
  • the subsequent clusters 500_3 to 500_M and the dummy cluster 500_ (M + 1) operate in the same manner as the clusters 0 to 3. However, for the dummy cluster 500_ (M + 1), SEL [3: 0] is generated according to the SEL transfer instruction signal from the cluster 500_M, and the generated SEL [3: 0] is sequentially synchronized with the MCLK in the cluster M Only the operation of transferring to the address decoder 580L or 580R is performed.
  • SEL (2K + 1): 0] which is a control signal for controlling reading of the digital signal SIG [N: 0] from the pixel 21, and the read enable signals REN L and REN. It is possible to transfer R to the readout circuit in synchronization with MCLK.
  • the read circuit corresponds to the R buffers 560L and 560R and the address decoders 580L and 580R.
  • SEL [(2K + 1): 0] is generated inside the cluster one stage below the cluster that performs the read operation, and the generated SEL [(2K + 1): 0] is transferred to the cluster one stage above that performs the read operation. It is possible to As a result, compared to the case where SEL [(2K + 1): 0] is generated by a counter outside the cluster, it is only necessary to transfer the generated SEL [(2K + 1): 0] to the next higher cluster, so that the consumption is reduced. The amount of power can be reduced.
  • the pixel selection signal SEL [(2K + 1): 0] generated in the cluster 500_ (m ⁇ 1) one stage below the cluster 500_m performing the read operation performs the read operation in synchronization with MCLK1.
  • the data is transferred to the upper cluster 500_m.
  • the read enable signals REN L and REN R are transferred to the R buffers 560L and 560R of the cluster 500_m asynchronously with MCLK.
  • the read circuit SEL [(2K + 1): 0] which is a control signal for controlling reading of the digital signal SIG [N: 0] from the pixel 21, is synchronized with MCLK.
  • the read circuit corresponds to the R buffers 560L and 560L and the address decoders 580L and 580R.
  • the circuit for generating the read enable signals REN L and REN R can be omitted, so that the layout area of the time code transfer unit 23 can be reduced. Become.
  • a device that captures images for viewing such as digital cameras and portable devices with a camera function.
  • Devices used for traffic such as in-vehicle sensors that capture images of the rear, surroundings, and inside the vehicle, surveillance cameras that monitor running vehicles and roads, and ranging sensors that measure the distance between vehicles, etc.
  • Apparatus used for home appliances such as TVs, refrigerators, air conditioners, etc. in order to take images and operate the equipment in accordance with the gestures ⁇ Endoscopes, devices that perform blood vessel imaging by receiving infrared light, etc.
  • Equipment used for medical and healthcare purposes ⁇ Equipment used for security, such as surveillance cameras for crime prevention and cameras for person authentication ⁇ Skin measuring instruments for photographing skin and scalp Beauty such as microscope -Equipment used for sports, such as action cameras and wearable cameras for sports applications-Used for agriculture, such as cameras for monitoring the condition of fields and crops Apparatus
  • Equipment used for security such as surveillance cameras for crime prevention and cameras for person authentication
  • Skin measuring instruments for photographing skin and scalp Beauty such as microscope -Equipment used for sports, such as action cameras and wearable cameras for sports applications-Used for agriculture, such as cameras for monitoring the condition of fields and crops Apparatus
  • the matters specifying the invention in the claims and the matters in the embodiments of the present technology with the same names have a correspondence relationship.
  • the present technology is not limited to the embodiments, and can be embodied by variously modifying the embodiments without departing from the gist thereof.
  • the processing procedure described in the above-described embodiment may be regarded as a method having a series of these procedures, and may be a program for causing a computer to execute the series of procedures or a recording medium storing the program. May be caught.
  • this recording medium for example, a CD (Compact Disc), an MD (Mini Disc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray Disc (Blu-ray (registered trademark) Disc), or the like can be used.
  • a pixel circuit that outputs an analog signal, an analog-to-digital converter that converts the analog signal output from the pixel circuit from analog to digital, and data that stores a digital signal that has been analog-to-digital converted by the analog-to-digital converter
  • a pixel array unit in which a plurality of pixels including a storage unit are arranged in a two-dimensional lattice shape,
  • a reading circuit for reading the digital signal from the data storage unit in accordance with a control signal; a transfer circuit for transferring the digital signal read by the reading circuit to a signal processing unit in synchronization with a clock signal;
  • a data transfer unit including a control signal supply circuit that supplies the readout circuit in synchronization with a signal;
  • a solid-state imaging device comprising: (2) The control signal supply circuit generates a first control signal that instructs reading of the digital signal and a second control signal that specifies a pixel from which the digital signal is to be read, and generates the first control signal.
  • the data transfer unit includes a plurality of transfer blocks connected in series along a pixel column of the pixel array unit;
  • the plurality of transfer blocks each include the readout circuit and the transfer circuit, and further, the transfer block located at one end in the pixel column direction is connected to the signal processing unit, and the plurality of transfer blocks are connected to the pixel column.
  • the transfer block located at the other end of the direction is connected to the control signal supply circuit
  • the data transfer unit includes: The transfer circuit of each of the transfer blocks, the clock, the control signal input from the control signal supply circuit or the control signal input from another transfer block connected to the other end of the own transfer block, the clock In synchronization with a signal, sequentially relayed to the other transfer blocks connected to the one end side,
  • the reading circuit of each of the transfer blocks reads the digital signal from the data storage unit according to the control signal in a predetermined order,
  • the transfer circuit of each transfer block sequentially relays the digital signal read by the read circuit to another transfer block connected to the one end of the own transfer block in synchronization with the clock signal.
  • the solid-state imaging device according to any one of 1) to (4).
  • the control signal to another transfer block connected to the one end of the transfer block, and transferring the control signal to the other transfer block connected to the one end of the own transfer block in synchronization with the clock signal;
  • (7) The solid-state imaging device according to (5) or (6), wherein one or more of the pixels is assigned to each of the transfer blocks as a pixel on which the digital signal readout operation and the transfer operation are performed.
  • the data transfer unit includes a plurality of transfer blocks connected in series along a pixel column of the pixel array unit; The plurality of transfer blocks each include the readout circuit, the transfer circuit, and the control signal supply circuit, and the transfer block located at one end in the pixel column direction is connected to the signal processing unit.
  • the data transfer unit includes: When each of the transfer blocks is another transfer block connected to the one end side of the own transfer block and is a transfer block that performs a read operation and a transfer operation of the digital signal next, the control signal supply circuit The control circuit generates the control signal, and transfers the control signal generated by the control signal supply circuit by the transfer circuit to another transfer block connected to the one end of the own transfer block in synchronization with the clock signal. And The reading circuit of each of the transfer blocks reads the digital signal from the data storage unit according to the control signal in a predetermined order, The transfer circuit of each transfer block sequentially relays the digital signal read by the read circuit to another transfer block connected to the one end of the own transfer block in synchronization with the clock signal.
  • Each of the transfer blocks further includes a mode designation signal output unit that outputs a mode designation signal that designates a transfer mode, The mode designation signal output unit, A first mode designating signal for designating a first transfer mode in which the read operation and the transfer operation are performed is output to the read circuit and the transfer circuit in response to a start instruction signal for instructing the start of the read operation.
  • the reading circuit includes: Reading the digital signal from the data storage unit according to the control signal when the first mode designation signal is input; The control signal supply circuit, Generating the control signal when the third mode designation signal is input; The transfer circuit, When the first mode designating signal is being input, the digital signal read by the read circuit is synchronized with the clock signal to the other transfer block connected to the one end of the own transfer block.
  • the data storage unit includes a plurality of latch circuits that individually store data of each bit of the digital signal
  • the transfer circuit includes a plurality of flip-flop circuits individually corresponding to each of the plurality of latch circuits and individually transferring the data of each of the bits latched by each of the latch circuits
  • the solid-state imaging device according to (8) or (9), wherein the control signal supply circuit includes a shift register formed by connecting the plurality of flip-flop circuits in series.
  • (11) The solid-state imaging device according to any one of (8) to (10), wherein one or more of the pixels are assigned to each of the transfer blocks as a pixel on which the readout operation and the transfer operation are performed. element.
  • the pixel circuit includes: A photoelectric conversion unit that converts light into electric charges, A charge storage unit for storing the charge, A discharge transistor that discharges the charge from the photoelectric conversion unit at a start timing of an exposure period, A transfer transistor that transfers the charge from the photoelectric conversion unit to the charge storage unit at an end timing of the exposure period,
  • the solid-state imaging device according to any one of (1) to (11), further including: an amplification transistor that amplifies a voltage of the charge storage unit and outputs the analog signal.
  • the pixel circuit further includes a reset transistor that initializes a voltage of the charge storage unit to a reset level before the end timing,
  • the analog signal includes the reset level and a signal level when the charge is transferred,
  • the solid-state imaging device according to (12) wherein the digital signal includes reset data obtained by converting the reset level from analog to digital and signal data obtained by converting the signal level from analog to digital.
  • the signal processing unit includes a correlated double sampling circuit that obtains a difference between the reset data and the signal data and outputs the difference data as pixel data.
  • a time code generator for outputting a time code of a predetermined number of bits indicating time to the analog-to-digital converter;
  • the analog-to-digital converter A comparison unit that compares a predetermined reference signal having a slope with the analog signal and outputs a comparison result to the data storage unit.
  • the solid-state imaging device according to any one of (1) to (14), wherein the data storage unit stores the time code when the comparison result is inverted as the digital signal.
  • a pixel circuit that outputs an analog signal, an analog-to-digital converter that converts the analog signal output from the pixel circuit from analog to digital, and data that stores a digital signal that has been analog-to-digital converted by the analog-to-digital converter A pixel array unit in which a plurality of pixels including a storage unit are arranged in a two-dimensional lattice shape, A read circuit for reading the digital signal from the data storage unit in accordance with a control signal; a transfer circuit for transferring the digital signal read by the read circuit to a signal processing unit in synchronization with a clock signal; A data transfer unit including a control signal supply circuit that supplies the readout circuit in synchronization with a signal;
  • An imaging device comprising: (17) A pixel circuit that outputs an analog signal, an analog-to-digital converter that converts the analog signal output from the pixel circuit from analog to digital, and data that stores a digital signal that has been analog-to-digital converted by the analog-to-digital converter A pixel array unit in

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Abstract

各画素のデータ記憶部からのデジタル信号の読出し終了までの待ち時間を低減することで、デジタル信号の読出動作及び転送動作をより高速化する。固体撮像素子は、アナログ信号を出力する画素回路と、アナログ信号をアナログデジタル変換するアナログデジタル変換器と、アナログデジタル変換されたデジタル信号を記憶するデータ記憶部とを備える複数の画素が二次元格子状に配列された画素アレイ部と、制御信号に従ってデータ記憶部からデジタル信号を読み出す読出回路と、読出回路で読出したデジタル信号をクロック信号に同期させて信号処理部へと転送する転送回路と、制御信号をクロック信号に同期させて読出回路へと供給する制御信号供給回路とを備えるデータ転送部とを備える。

Description

固体撮像素子、撮像装置、及び、固体撮像素子の制御方法
　本技術は、固体撮像素子、撮像装置、及び、固体撮像素子の制御方法に関する。詳しくは、画素毎に記憶されたデジタルの画素信号の読出動作及び転送動作をより高速化できるようにする固体撮像素子、撮像装置、及び、固体撮像素子の制御方法に関する。
　従来から、画素毎にアナログデジタル変換器（以下、「ＡＤＣ」と称す）を配置した画素ＡＤＣ方式のＣＭＯＳイメージセンサ、複数の画素からなるエリア毎にＡＤＣを配置したエリアＡＤＣ方式のＣＭＯＳイメージセンサが広く知られている。
　これらのイメージセンサでは、ＡＤＣにて各画素の画素回路から出力されるアナログの画素信号をアナログデジタル変換（以下、「ＡＤ変換」と称す）する。そして、ＡＤ変換して得られたデジタルの画素信号（以下、「デジタル信号」と称す）をラッチ回路等のデータ記憶部（例えばラッチ回路）にて記憶し、この記憶したデジタル信号をデータ転送部（例えばリピータ回路）にて読出し、読出したデジタル信号をクロック信号に同期させて、デジタル信号に対して所定の処理を行う信号処理部へと転送する。
　例えば、特許文献１に記載の撮像素子は、画素ＡＤＣ方式のイメージセンサにおいて、画素アレイ部の複数列（例えば２列）毎に奇数列と偶数列との間に配置された時刻コード転送部を備えている。各時刻コード転送部は、リピータ回路を備え、このリピータ回路にて時刻コード転送部の左右に配置された複数の画素の各画素のラッチ記憶部からデジタル信号（例えば、時刻コード）を読出してコントローラへと転送している。
　リピータ回路は、時刻コード転送部の左右の画素のうち所定数の画素毎に対応する複数のＤ型フリップフロップ回路から構成されたＤＦＦ群を有し、これら複数のＤＦＦ群を列方向に直列に接続し、列方向の一端のＤＦＦ群を時刻コード発生部に、他端のＤＦＦ群を出力用のＤＦＦを介してコントローラにそれぞれ接続した構成を有している。そして、対応する各画素から時刻コードを読出してラッチ回路を介して各ＤＦＦ群に読み込み、読み込んだ時刻コードをクロック信号に同期させてＤＦＦ群間を中継しながらコントローラへと転送している。
　なお、各画素に対応するラッチ記憶部から時刻コードを読み出すタイミング及び期間は、垂直駆動回路からのＷＯＲＤ信号及びＲＤ信号によって制御されている。
特開２０１８－１１７２７８号公報
　上述のリピータ回路では、ＷＯＲＤ信号及びＲＤ信号の供給は垂直駆動回路から行われており、ＤＦＦ群へと供給されるクロック信号とは非同期に行われている。従って、ＷＯＲＤ信号及びＲＤ信号に従って各ラッチ記憶部からＤＦＦ群へと時刻コードを読み出す動作のタイミングと、読出した時刻コードをクロック信号に同期してＤＦＦ群間を中継して転送する動作のタイミングとを、信号の衝突が起きないように合わせる必要がある。即ち、時刻コードの読出しが終了するのを待ってから転送を行う必要がある。
　しかし、読出しを制御する信号がクロック信号と非同期であるため、信号の衝突を確実に回避するために待ち時間にはマージンを持たせる必要がある。そのため、設定されたマージンの分だけ時刻コードの読出動作及び転送動作が低速化するという問題があった。
　本技術はこのような状況に鑑みて生み出されたものであり、各画素のデータ記憶部からのデジタル信号の読出し終了までの待ち時間を低減することで、デジタル信号の読出動作及び転送動作をより高速化することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、アナログ信号を出力する画素回路と、前記画素回路から出力されたアナログ信号をアナログデジタル変換するアナログデジタル変換器と、前記アナログデジタル変換器でアナログデジタル変換されたデジタル信号を記憶するデータ記憶部とを備える複数の画素が二次元格子状に配列された画素アレイ部と、制御信号に従って前記データ記憶部から前記デジタル信号を読み出す読出回路と、前記読出回路で読出した前記デジタル信号をクロック信号に同期させて信号処理部へと転送する転送回路と、前記制御信号を前記クロック信号に同期させて前記読出回路へと供給する制御信号供給回路とを備えるデータ転送部と、を備える固体撮像素子である。
　これにより、データ記憶部からデジタル信号を読み出す読出動作と読出したデジタル信号を信号処理部に転送する転送動作とをクロック信号に同期させて行うことができるという作用をもたらす。
　また、この第１の側面において、前記制御信号供給回路は、前記デジタル信号の読出しを指示する第１の制御信号、及び前記デジタル信号を読み出す対象の画素を指定する第２の制御信号を生成し、生成した前記第１の制御信号及び前記第２の制御信号を前記クロック信号に同期させて前記読出回路へと供給してもよい。これにより、これら第１及び第２の制御信号についてクロック信号に同期させて読出回路へと供給することができるという作用をもたらす。
　また、この第１の側面において、前記第２の制御信号の所定ビット目のビット信号は前記第１の制御信号を兼ねていてもよい。これにより、前記第２の制御信号の所定ビット目のビット信号が第１の制御信号として読出回路に供給されるという作用をもたらす。
　また、この第１の側面において、前記制御信号供給回路は、前記デジタル信号の読出しを指示する第１の制御信号、及び前記デジタル信号を読み出す対象の画素を指定する第２の制御信号のうちいずれか一方を生成し、生成した前記第１の制御信号及び前記第２の制御信号のいずれか一方を前記クロック信号に同期させて前記読出回路へと供給してもよい。これにより、第１及び第２の制御信号のうちいずれか一方についてクロック信号に同期させて読出回路へと供給することができるという作用をもたらす。
　また、この第１の側面において、前記データ転送部は、前記画素アレイ部の画素列に沿って直列接続された複数の転送ブロックを備え、前記複数の転送ブロックは、各々が前記読出回路及び前記転送回路を備えており、更に、前記画素列方向の一端に位置する前記転送ブロックが前記信号処理部に接続されていると共に、前記画素列方向の他端に位置する前記転送ブロックが前記制御信号供給回路に接続されており、前記データ転送部は、各前記転送ブロックの前記転送回路が、前記制御信号供給回路から入力された前記制御信号又は自転送ブロックの前記他端側に接続された他の転送ブロックから入力された前記制御信号を、前記クロック信号に同期させて前記一端側に接続された他の前記転送ブロックに順に中継し、各前記転送ブロックの前記読出回路が、予め定められた順番で、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、各前記転送ブロックの前記転送回路が、前記読出回路で読出した前記デジタル信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに順に中継してもよい。
　これにより、各転送ブロックの転送回路が、入力された制御信号をクロック信号に同期させて自転送ブロックの信号処理部側に接続された他の転送ブロックに順に中継するという作用をもたらす。加えて、各転送ブロックの読出回路が、予め定められた順番で、制御信号に従ってデータ記憶部からデジタル信号を読出すという作用をもたらす。更に、各転送ブロックの転送回路が、読出回路が読出したデジタル信号を、クロック信号に同期させて自転送ブロックの信号処理部側に接続された他の転送ブロックに順に中継するという作用をもたらす。
　また、この第１の側面において、各前記転送ブロックは、転送モードを指定するモード指定信号を出力するモード指定信号出力部を更に備え、前記モード指定信号出力部は、前記読出動作の開始を指示する開始指示信号の入力に応じて前記読出動作及び前記転送動作を行う第１の転送モードを指定する第１のモード指定信号を前記読出回路及び前記転送回路に出力し、前記読出動作の終了を検出したことに応じて入力信号の中継を行う第２の転送モードを指定する第２のモード指定信号を前記転送回路に出力し、前記読出回路は、前記第１のモード指定信号が入力されているときに、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、前記転送回路は、前記第１のモード指定信号が入力されているときに、前記読出回路が読出した前記デジタル信号を前記クロック信号に同期させて前記信号処理部又は自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、前記第２のモード指定信号が入力されているときに、自転送ブロックに転送されてきた前記デジタル信号又は前記制御信号のうち、前記デジタル信号を前記クロック信号に同期させて前記信号処理部又は自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、前記制御信号を前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送してもよい。
　これにより、第１のモード指定信号が入力されているときに、読出回路が、制御信号に従ってデータ記憶部からデジタル信号を読出し、転送回路が、読出したデジタル信号を、クロック信号に同期させて自転送ブロックの信号処理部側に接続された他の転送ブロックに転送するという作用をもたらす。加えて、第２のモード指定信号が入力されているときに、転送回路が、入力されたデジタル信号をクロック信号に同期させて信号処理部又は自転送ブロックの信号処理部側に接続された他の転送ブロックに転送するという作用をもたらす。更に、第２のモード指定信号が入力されているときに、転送回路が、入力された制御信号をクロック信号に同期させて自転送ブロックの信号処理部側に接続された他の転送ブロックに転送するという作用をもたらす。
　また、この第１の側面において、各前記転送ブロックには、１以上の前記画素が前記読出動作及び前記転送動作を行う対象の画素として割り当てられていてもよい。
　これにより、各転送ブロックは、各々に割り当てられた１以上の画素からデジタル信号の読出しを行い、且つ、読み出したデジタル信号の転送を行うという作用をもたらす。
　また、この第１の側面において、前記データ転送部は、前記画素アレイ部の画素列に沿って直列接続された複数の転送ブロックを備え、前記複数の転送ブロックは、各々が前記読出回路、前記転送回路及び前記制御信号供給回路を備えていると共に、前記画素列方向の一端に位置する前記転送ブロックが前記信号処理部に接続されており、前記データ転送部は、各前記転送ブロックが、自転送ブロックの前記一端側に接続された他の前記転送ブロックが次に前記デジタル信号の読出動作及び転送動作を行う転送ブロックである場合に、前記制御信号供給回路にて前記制御信号を生成し、前記転送回路にて前記制御信号供給回路で生成した前記制御信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、各前記転送ブロックの前記読出回路が、予め定められた順番で、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、各前記転送ブロックの前記転送回路が、前記読出回路で読出した前記デジタル信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに順に中継してもよい。
　これにより、各転送ブロックが、信号処理部側に接続された他の転送ブロックが次にデジタル信号の読出動作及び転送動作を行う場合に、制御信号を生成し、生成した制御信号をクロック信号に同期させて自転送ブロックの信号処理部側に接続された他の転送ブロックに転送するという作用をもたらす。加えて、各転送ブロックの読出回路が、制御信号に従ってデータ記憶部からデジタル信号を読出すという作用をもたらす。更に、各転送ブロックの転送回路が、読出回路が読出したデジタル信号をクロック信号に同期させて自転送ブロックの信号処理部側に接続された他の転送ブロックに順に中継するという作用をもたらす。
　また、この第１の側面において、各前記転送ブロックは、転送モードを指定するモード指定信号を出力するモード指定信号出力部を更に備え、前記モード指定信号出力部は、前記読出動作の開始を指示する開始指示信号の入力に応じて前記読出動作及び前記転送動作を行う第１の転送モードを指定する第１のモード指定信号を、前記読出回路及び前記転送回路に出力すると共に、前記制御信号の転送を指示する指示信号を自転送ブロックの前記画素列方向の他端側に接続された他の前記転送ブロックへと出力し、前記読出動作の終了を検出したことに応じて前記デジタル信号の中継を行う第２の転送モードを指定する第２のモード指定信号を前記転送回路に出力し、前記指示信号の入力に応じて前記制御信号の生成及び転送を行う第３の転送モードを指定する第３のモード指定信号を、前記転送回路及び前記制御信号供給回路に出力し、前記読出回路は、前記第１のモード指定信号が入力されているときに、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、前記制御信号供給回路は、前記第３のモード指定信号が入力されているときに前記制御信号を生成し、前記転送回路は、前記第１のモード指定信号が入力されているときに、前記読出回路が読出した前記デジタル信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、前記第２のモード指定信号が入力されているときに、自転送ブロックに転送されてきた前記デジタル信号を前記一端側に接続された他の前記転送ブロックに転送し、前記第３のモード指定信号が入力されているときに、前記制御信号供給回路で生成された前記制御信号を、前記クロック信号に同期させて前記一端側に接続された他の前記転送ブロックに転送してもよい。
　これにより、第１のモード指定信号が入力されているときに、制御信号供給回路が制御信号を生成し、転送回路が、制御信号供給回路が生成した制御信号を、クロック信号に同期させて自転送ブロックの信号処理部側に接続された他の転送ブロックに転送するという作用をもたらす。加えて、第２のモード指定信号が入力されているときに、読出回路が、制御信号に従ってデータ記憶部からデジタル信号を読出し、転送回路が、読出回路が読出したデジタル信号を、クロック信号に同期させて自転送ブロックの信号処理部側に接続された他の転送ブロックに転送するという作用をもたらす。更に、第３のモード指定信号が入力されているときに、転送回路が、他の転送ブロックから転送されてきたデジタル信号を自転送ブロックの信号処理部側に接続された他の前記転送ブロックに転送するという作用をもたらす。
　また、この第１の側面において、前記データ記憶部は、前記デジタル信号の各ビットのデータを個別に記憶する複数のラッチ回路を備え、前記転送回路は、前記複数のラッチ回路の各ラッチ回路に個別に対応し、各ラッチ回路にラッチされた前記各ビットのデータを個別に転送する複数のフリップフロップ回路を備え、前記制御信号供給回路は、前記複数のフリップフロップ回路を直列接続してなるシフトレジスタから構成されていてもよい。
　これにより、デジタル信号及び制御信号の転送を行う転送回路が制御信号の生成を行うという作用をもたらす。
　また、この第１の側面において、前記画素回路は、光を前記電荷に変換する光電変換部と、前記電荷を蓄積する電荷蓄積部と、露光期間の開始タイミングにおいて前記光電変換部から前記電荷を排出する排出トランジスタと、前記露光期間の終了タイミングにおいて前記光電変換部から前記電荷蓄積部へ前記電荷を転送する転送トランジスタと、前記電荷蓄積部の電圧を増幅して前記アナログ信号として出力する増幅トランジスタとを備えていてもよい。これにより、露光開始時に電荷が排出され、露光終了時に電荷が転送されるという作用をもたらす。
　また、この第１の側面において、前記画素回路は、前記終了タイミングの前に前記電荷蓄積部の電圧をリセットレベルに初期化するリセットトランジスタを更に備え、前記アナログ信号は、前記リセットレベルと前記電荷が転送されたときの信号レベルとを含み、前記デジタル信号は、前記リセットレベルをアナログデジタル変換したリセットデータと前記信号レベルをアナログデジタル変換した信号データとを含んでいてもよい。これにより、リセットレベルを変換したデータと信号レベルを変換したデータとが出力されるという作用をもたらす。
　また、この第１の側面において、前記信号処理部は、前記リセットデータと前記信号データとの差分を求めて画素データとして出力する相関二重サンプリング回路を備えていてもよい。これにより、固定パターンノイズなどが低減されるという作用をもたらす。
　また、この第１の側面において、時刻を示す所定ビット数の時刻コードを前記アナログデジタル変換器に出力する時刻コード出力部を更に備え、前記アナログデジタル変換器は、スロープを持つ所定の参照信号と前記アナログ信号とを比較して比較結果を前記データ記憶部に出力する比較部を備え、前記データ記憶部は、前記比較結果が反転したときの前記時刻コードを前記デジタル信号として記憶してもよい。これにより、比較結果が反転したときの時刻コードが、画素回路から出力されたアナログ信号をアナログデジタル変換したデジタル信号としてデータ記憶部に記憶されるという作用をもたらす。
　また、本技術の第２の側面は、アナログ信号を出力する画素回路と、前記画素回路から出力された前記アナログ信号をアナログデジタル変換するアナログデジタル変換器と、前記アナログデジタル変換器でアナログデジタル変換されたデジタル信号を記憶するデータ記憶部とを備える複数の画素が二次元格子状に配列された画素アレイ部と、制御信号に従って前記データ記憶部から前記デジタル信号を読み出す読出回路と、前記読出回路で読出した前記デジタル信号をクロック信号に同期させて信号処理部へと転送する転送回路と、前記制御信号を前記クロック信号に同期させて前記読出回路へと供給する制御信号供給回路とを備えるデータ転送部と、を備える撮像装置である。
　これにより、上記第１の側面と同様の作用をもたらす。
　また、本技術の第３の側面は、アナログ信号を出力する画素回路と、前記画素回路から出力された前記アナログ信号をアナログデジタル変換するアナログデジタル変換器と、前記アナログデジタル変換器でアナログデジタル変換されたデジタル信号を記憶するデータ記憶部とを備える複数の画素が二次元格子状に配列された画素アレイ部と、制御信号に従って前記データ記憶部から前記デジタル信号を読み出す読出回路と、前記読出回路で読出した前記デジタル信号をクロック信号に同期させて信号処理部へと転送する転送回路とを備えるデータ転送部とを備えた固体撮像素子の制御方法であって、前記制御信号をクロック信号に同期させて前記読出回路へと供給するステップを含む固体撮像素子の制御方法である。
　これにより、上記第１の側面と同様の作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素回路、差動入力回路、電圧変換回路及び正帰還回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるデータ記憶部の一構成例を示すブロック図である。 上側基板と下側基板の２枚の半導体基板を積層することで固体撮像素子を構成する概念図である。 上側基板、中間基板、及び、下側基板の３枚の半導体基板を積層することで、固体撮像素子を構成する概念図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における時刻コード発生部の一構成例を示すブロック図である。 本技術の第１の実施の形態における時刻コード転送部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるクラスタの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるクロックリピータの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるアービトレーション回路の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるトライステートバッファの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるアドレスバッファの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるＲＥＮコントロール回路の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるアドレスデコーダの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるＲ／Ｗバッファの一構成例を示すブロック図である。 第１の実施の形態における時刻コード転送部の具体的な構成例を示すブロック図である。 第１の実施形態におけるアドレスデコーダの具体的な構成例を示すブロック図である。 第１の実施形態におけるアドレスデコーダの具体的な構成例を示すブロック図である。 図１８～図２０の具体的構成においてクラスタとその担当画素との関係を示す概念図である。 図１８～図２０の具体的構成例の動作を示すタイミングチャートである。 図２２に示す動作例においてデータ出力状態の一例を示すタイミングチャートである。 クラスタを用いた転送においてリードイネーブル信号ＲＥＮ及びＡＤＲ［３：０］をＭＣＬＫと非同期に転送した場合の動作例を示すタイミングチャートである。 図２２に示す動作例において、ＡＤＲ［１］及びｘＡＤＲ［１］からリードイネーブル信号ＲＥＮＬ及びＲＥＮＲを生成した場合のデータ出力状態の一例を示すタイミングチャートである。 本技術の第２の実施の形態における時刻コード転送部の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるクラスタの一構成例を示すブロック図である。 本技術の第３の実施の形態における時刻コード転送部の一構成例を示すブロック図である。 本技術の第４の実施の形態における時刻コード転送部の一構成例を示すブロック図である。 本技術の第４の実施の形態におけるクラスタの一構成例を示すブロック図である。 図３０の構成例のクラスタを含む時刻コード転送部の動作を示すタイミングチャートである。 本技術の第５の実施の形態における時刻コード転送部の一構成例を示すブロック図である。
　以下、本技術を実施するための形態（以下、実施の形態と称す）について、図面を適宜参照しつつ説明する。なお、図面は模式的なものである。そのため、厚みと平面寸法との関係、比率等は現実のものとは異なる場合があることに留意すべきであり、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。また、以下に示す実施の形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであって、本技術の技術的思想は、構成部品の材質、形状、構造、配置等を下記の実施の形態に特定するものではない。
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０と、固体撮像素子１と、ＤＳＰ（Digital Signal Processing）回路１２０とを備える。更に、撮像装置１００は、表示部１３０と、操作部１４０と、バス１５０と、フレームメモリ１６０と、記憶部１７０と、電源部１８０とを備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
　光学部１１０は、被写体からの光を集光して固体撮像素子１に導くものである。固体撮像素子１は、垂直同期信号ＶＳＹＮＣに同期して、光電変換により画像データを生成するものである。ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子１は、生成した画像データをＤＳＰ回路１２０に信号線１９を介して供給する。
　ＤＳＰ回路１２０は、固体撮像素子１からの画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データを、バス１５０を介してフレームメモリ１６０などに出力する。
　表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
　バス１５０は、光学部１１０、固体撮像素子１、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０及び電源部１８０が互いにデータをやりとりするための共通の経路である。
　フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子１、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子１の一構成例を示すブロック図である。この固体撮像素子１は、半導体基板１１と、画素アレイ部２２と、時刻コード転送部２３と、画素駆動回路２４と、ＤＡＣ（Digital Analog Converter）２５と、時刻コード発生部２６と、垂直駆動回路２７と、出力部２８と、コントローラ２９とを備える。
　半導体基板１１は、半導体として例えばシリコン（Ｓｉ）を用いて形成された基板であり、この半導体基板１１に画素２１が２次元アレイ状に配列された画素アレイ部２２が形成されている。以下、画素アレイ部２２において所定の方向に配列された画素の集合を「行」と称し、行に垂直な方向に配列された画素の集合を「列」と称す。
　２次元アレイ状に配列された画素２１のそれぞれは、画素内の受光素子（例えば、フォトダイオード）で受光した光量に応じた電荷信号（アナログの画素信号ＳＩＧ）を生成し、この画素信号ＳＩＧをデジタルの画素信号ＳＩＧに変換して出力する。
　以下、アナログの画素信号ＳＩＧを「アナログ信号ＳＩＧ」と称し、デジタルの画素信号ＳＩＧを「デジタル信号ＳＩＧ」と称す。
　時刻コード転送部２３は、時刻コード発生部２６で生成された時刻コードを各画素２１に転送すると共に、各画素２１でＡＤ変換されてラッチされたデジタルデータ（デジタル信号ＳＩＧのデータ）を読出して出力部２８へと転送するものである。また、時刻コード転送部２３は、特許請求の範囲に記載のデータ転送部の一例である。
　時刻コード転送部２３は、例えば、図２を平面視して左右方向に配列された画素の集合を「行」とすると、所定列ごと（図２の例では２列ごと）に、奇数列と偶数列との間に配置される。
　画素駆動回路２４は、画素２１内の画素回路２００（図３参照）を駆動する。ＤＡＣ２５は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号（基準電圧信号）ＲＥＦを生成し、各画素２１に供給する。
　時刻コード発生部２６は、各画素２１が、アナログ信号ＳＩＧをＡＤ変換する際に使用される時刻コードを生成する。この時刻コードは、参照信号がスロープ状に変化する期間内の時刻を示す。時刻コード発生部２６は、生成した時刻コードを対応する時刻コード転送部２３に供給する。
　また、時刻コード発生部２６は、画素アレイ部２２に対して複数個設けられており、画素アレイ部２２内には、時刻コード発生部２６に対応する数だけ、時刻コード転送部２３が設けられている。即ち、時刻コード発生部２６と、そこで生成された時刻コードを転送する時刻コード転送部２３は、１対１に対応する。
　垂直駆動回路２７は、画素２１内で生成されたデジタル信号ＳＩＧのデジタルデータを、タイミング生成回路２９ａから供給されるタイミング信号に基づいて、所定の順番で出力部２８に出力させる制御を行う。画素２１から出力されたデジタルデータは、出力部２８から固体撮像素子１の外部のＤＳＰ１２０に出力される。
　出力部２８は、時刻コード転送部２３を介して転送されてきたデジタル信号ＳＩＧのデジタルデータを記憶するＳＲＡＭ２８ａを備える。更に、出力部２８は、ＳＲＡＭ２８ａに記憶されたデジタルデータに対して黒レベルを補正する黒レベル補正処理やＣＤＳ（Correlated Double Sampling；相関２重サンプリング）処理など、所定のデジタル信号処理を必要に応じて行う。その後、デジタル信号処理後のデジタルデータをＤＳＰ１２０へ出力する。なお、出力部２８は、特許請求の範囲に記載の信号処理部の一例である。
　コントローラ２９は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成されるタイミング生成回路２９ａを備える。タイミング生成回路は各種のタイミング信号を生成し、生成した各種のタイミング信号を、画素駆動回路２４、ＤＡＣ２５、垂直駆動回路２７等に供給する。
　固体撮像素子１は、以上のように構成されている。なお、図１では、上述したように、固体撮像素子１を構成する全ての回路が、１つの半導体基板１１上に形成されるように描かれているが、固体撮像素子１を構成する回路は、図６（Ａ），図６（Ｂ）を参照して後述するように、複数枚の半導体基板１１に分けて配置されていてもよい。
　［画素の構成例］
　図３は、本技術の第１の実施の形態における画素２１の一構成例を示すブロック図である。この画素２１は、画素回路２００と、ＡＤＣ２１０とを備える。ＡＤＣ２１０は、比較回路２１１と、データ記憶部２１２とを備える。また、比較回路２１１は、差動入力回路２４０と、電圧変換回路２５０と、正帰還回路２６０とを備える。
　画素回路２００は、光電変換によりリセットレベルまたは信号レベルをアナログ信号ＳＩＧとして生成するものである。ここで、リセットレベルは、露光開始時以降にＦＤ（Floating Diffusion）が初期化された時の電圧であり、信号レベルは、露光終了時の露光量に応じた電圧である。画素回路２００は、リセットレベル及び信号レベルを順に差動入力回路２４０に供給する。
　ＡＤＣ２１０は、アナログ信号ＳＩＧ（リセットレベルまたは信号レベル）をデジタル信号ＳＩＧにＡＤ変換するものである。リセットレベルをＡＤ変換したデータを以下、「Ｐ相データ」と称す。また、信号レベルをＡＤ変換したデータを以下、「Ｄ相データ」と称す。
　ＡＤＣ２１０内の差動入力回路２４０は、ＤＡＣ２５からの参照信号ＲＥＦと、画素回路２００からのアナログ信号ＳＩＧとを比較するものである。この差動入力回路２４０は、比較結果を示す比較結果信号を電圧変換回路２５０に供給する。
　電圧変換回路２５０は、差動入力回路２４０からの比較結果信号の電圧を変換して正帰還回路２６０に出力するものである。
　正帰還回路２６０は、出力の一部を入力（比較結果信号）に加算し、出力信号ＶＣＯとしてデータ記憶部２１２に出力するものである。
　データ記憶部２１２は、出力信号ＶＣＯが反転したときの時刻コードを保持するものである。このデータ記憶部２１２は、リセットレベルに対応する時刻コードをＰ相データとして出力し、信号レベルに対応する時刻コードをＤ相データとして出力する。
　図４は、本技術の第１の実施の形態における画素回路２００、差動入力回路２４０、電圧変換回路２５０及び正帰還回路２６０の一構成例を示す回路図である。
　画素回路２００は、リセットトランジスタ２０１と、容量２０２と、ゲイン制御トランジスタ２０３と、ＦＤ（Floating Diffusion）２０４と、転送トランジスタ２０５と、フォトダイオード２０６と、排出トランジスタ２０７とを備える。リセットトランジスタ２０１、ゲイン制御トランジスタ２０３、転送トランジスタ２０５及び排出トランジスタ２０７として、例えば、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。
　フォトダイオード２０６は、光電変換により電荷を生成するものである。排出トランジスタ２０７は、画素駆動回路２４からの駆動信号ＯＦＧに従って露光開始時にフォトダイオード２０６に蓄積された電荷を排出させるものである。
　転送トランジスタ２０５は、画素駆動回路２４からの転送信号ＴＸに従って、露光終了時にフォトダイオード２０６からＦＤ２０４へ電荷を転送するものである。
　ＦＤ２０４は、転送された電荷を蓄積して蓄積した電荷量に応じた電圧を生成するものである。なお、ＦＤ２０４は、特許請求の範囲に記載の電荷蓄積部の一例である。
　リセットトランジスタ２０１は、画素駆動回路２４からのリセット信号ＲＳＴに従って、ＦＤ２０４を初期化するものである。
　ゲイン制御トランジスタ２０３は、画素駆動回路２４からの制御信号ＦＤＧに従って、ＦＤ２０４の電圧に対するアナログゲインを制御するものである。ＦＤ２０４の電圧をアナログゲインにより低減して出力することにより、画素２１の取扱い信号量、すなわち飽和信号量を拡大することができる。
　また、ゲイン制御トランジスタ２０３とリセットトランジスタ２０１とは直列に接続され、容量２０２の一端は、ゲイン制御トランジスタ２０３とリセットトランジスタ２０１との接続点に接続されている。
　なお、ゲイン制御トランジスタ２０３及び容量２０２は、ゲイン制御の必要に応じて設けられ、これらを設けない構成とすることもできる。
　差動入力回路２４０は、ＰＭＯＳ(Positive channel MOS)トランジスタ２４１、２４４及び２４６と、ＮＭＯＳ(Negative channel MOS)トランジスタ２４２、２４３及び２４５とを備える。
　ＮＭＯＳトランジスタ２４２及び２４５は、差動対を構成し、これらのトランジスタのソースは、ＮＭＯＳトランジスタ２４３のドレインに共通に接続されている。また、ＮＭＯＳトランジスタ２４２のドレインは、ＰＭＯＳトランジスタ２４１のドレインとＰＭＯＳトランジスタ２４１及び２４４のゲートとに接続されている。ＮＭＯＳトランジスタ２４５のドレインは、ＰＭＯＳトランジスタ２４４のドレインとＰＭＯＳトランジスタ２４６のゲートとリセットトランジスタ２０１のドレインとに接続されている。また、ＮＭＯＳトランジスタ２４２のゲートには、参照信号ＲＥＦが入力される。
　ＮＭＯＳトランジスタ２４３のゲートには、所定のバイアス電圧Ｖｂが印加され、ＮＭＯＳトランジスタ２４３のソースには、所定の接地電圧が印加される。ＮＭＯＳトランジスタ２４５のゲートは、ゲイン制御トランジスタ２０３、ＦＤ２０４及び転送トランジスタ２０５に接続されている。
　ＰＭＯＳトランジスタ２４１及び２４４は、カレントミラー回路を構成する。ＰＭＯＳトランジスタ２４１、２４４及び２４６のソースには、電源電圧ＶＤＤＨが印加される。この電源電圧ＶＤＤＨは、電源電圧ＶＤＤＬよりも高い。また、ＰＭＯＳトランジスタ２４６のドレインは、電圧変換回路２５０に接続されている。
　電圧変換回路２５０は、ＮＭＯＳトランジスタ２５１を備える。このＮＭＯＳトランジスタ２５１のゲートには電源電圧ＶＤＤＬが印加される。また、ＮＭＯＳトランジスタ２５１のドレインは、ＰＭＯＳトランジスタ２４６のドレインに接続され、ソースは、正帰還回路２６０に接続されている。この電圧変換回路２５０により、電源電圧ＶＤＤＨを、より低い電源電圧ＶＤＤＬに変換し、低電圧で動作する回路を後段に配置することができる。なお、電圧変換回路２５０により電源電圧ＶＤＤＨを電源電圧ＶＤＤＬに変換する構成としているが、この構成に限定されない。例えば、電源電圧ＶＤＤＨ及びＶＤＤＬを同じ電圧とし、電圧変換回路２５０が不要な構成としてもよい。
　正帰還回路２６０はＰＭＯＳトランジスタ２６１、２６２、２６５及び２６６と、ＮＭＯＳトランジスタ２６３、２６４及び２６７とを備える。ＰＭＯＳトランジスタ２６１及び２６２は、電源電圧ＶＤＤＬに直列に接続されている。また、ＰＭＯＳトランジスタ２６１のゲートには、画素駆動回路２４からの駆動信号ＩＮＩ２が入力される。ＰＭＯＳトランジスタ２６２のドレインは、ＮＭＯＳトランジスタ２５１のソースとＮＭＯＳトランジスタ２６３のドレインと、ＰＭＯＳトランジスタ２６５及びＮＭＯＳトランジスタ２６４のゲートとに接続されている。
　ＮＭＯＳトランジスタ２６３のソースには接地電圧が印加され、ゲートには、画素駆動回路２４からの駆動信号ＩＮＩ１が入力される。
　ＰＭＯＳトランジスタ２６５及び２６６は、電源電圧ＶＤＤＬに直列に接続されている。また、ＰＭＯＳトランジスタ２６６のドレインは、ＰＭＯＳトランジスタ２６２のゲートと、ＮＭＯＳトランジスタ２６４及び２６７のドレインとに接続されている。ＰＭＯＳトランジスタ２６６及びＮＭＯＳトランジスタ２６７のゲートには、画素駆動回路２４からの制御信号ＴＥＳＴＶＣＯが入力される。
　ＮＭＯＳトランジスタ２６４及び２６７のドレインからは、出力信号ＶＣＯが出力される。また、ＮＭＯＳトランジスタ２６４及び２６７のソースには、接地電圧が印加される。
　なお、画素回路２００、差動入力回路２４０、電圧変換回路２５０及び正帰還回路２６０のそれぞれは、図３で説明した機能を持つのであれば、図４に例示した回路に限定されない。また、第１の実施の形態において、画素２１は、それぞれがＡＤＣ２１０を備える画素ＡＤＣ方式の構成としているが、この構成に限らず、複数の画素２１からなるエリア毎にＡＤＣ２１０を備えるエリアＡＤＣ方式の構成としてもよい。
　［データ記憶部の構成例］
　図５は、本技術の第１の実施の形態におけるデータ記憶部２１２の一構成例を示すブロック図である。このデータ記憶部２１２は、ラッチ制御回路２１３と、Ｄ相データのビット数Ｄ（Ｄは、自然数）と同じ個数のＮ個のラッチ回路２１４＿０～２１４＿Ｎとを備える。
　ラッチ制御回路２１３は、画素駆動回路２４からのＷＯＲＤ信号に従って、出力信号ＶＣＯの値（論理値「０」または「１」）をラッチ回路２１４＿０～２１４＿Ｎのいずれかに保持させるものである。
　ラッチ回路２１４＿０～２１４＿Ｎは、ラッチ制御回路２１３の制御に従って、出力信号ＶＣＯの値を保持するものである。ラッチ回路２１４＿０～２１４＿Ｎは、ローカルビット線ＬＢＬ［０］～ＬＢＬ［Ｎ］を介して時刻コード転送部２３と接続されている。
　以下、ラッチ回路２１４＿０～２１４＿Ｎは、区別する必要が無い場合に単に「ラッチ回路２１４」と称す、また、ローカルビット線ＬＢＬ［０］～ＬＢＬ［Ｎ］は、区別する必要が無い場合に単に「ローカルビット線ＬＢＬ」と称す。
　［複数基板の構成例１］
　固体撮像素子１は、複数枚の半導体基板１１に回路が作り分けられており、例えば、図６Ａで示される固体撮像素子１のような構成でもよい。
　図６Ａは、上側基板１１Ａと下側基板１１Ｃの２枚の半導体基板１１を積層することで固体撮像素子１を構成する概念図を示している。
　上側基板１１Ａには、フォトダイオード２０６を含む画素回路２００が少なくとも形成されている。下側基板１１Ｃには、時刻コードを記憶するデータ記憶部２１２と時刻コード転送部２３が少なくとも形成されている。上側基板１１Ａと下側基板１１Ｃは、例えば、Ｃｕ－Ｃｕなどの金属結合などにより接合される。
　［複数基板の構成例２］
　図６Ａは、固体撮像素子１を２枚の半導体基板１１で構成した例であるが、３枚の半導体基板１１で構成することもできる。
　図６Ｂは、上側基板１１Ａ、中間基板１１Ｂ、及び、下側基板１１Ｃの３枚の半導体基板１１を積層することで、固体撮像素子１を構成する概念図を示している。
　上側基板１１Ａには、フォトダイオード２０６を含む画素回路２００と、比較回路２１１の少なくとも一部の回路が形成されている。下側基板１１Ｃには、時刻コードを記憶するデータ記憶部２１２と時刻コード転送部２３が少なくとも形成されている。中間基板１１Ｂには、上側基板１１Ａに配置されない比較回路２１１の残りの回路が形成されている。上側基板１１Ａと中間基板１１Ｂ、及び、中間基板１１Ｂと下側基板１１Ｃは、例えば、Ｃｕ－Ｃｕなどの金属結合などにより接合される。
　［固体撮像素子の動作例１］
　図７は、本技術の第１の実施の形態における固体撮像素子１の動作の一例を示すタイミングチャートである。１Ｖ期間の開始タイミングｔ１０において、画素駆動回路２４は、リセット信号ＲＳＴより、ＦＤを初期化する。ここで、１Ｖ期間は、垂直同期信号ＶＳＹＮＣの１周期である。また、タイミングｔ１０の前において、全画素の露光が開始されているものとする。
　タイミングｔ１１から一定期間に亘って、ＤＡＣ２５は、参照信号ＲＥＦをスロープ状に減少させる。データバスは、時刻コード転送部２３内のリピータ回路（後述）のデータである。ローカルビット線ＬＢＬを介して外部から送信されてくるデータをラッチ制御回路２１３は、ラッチ回路２１４に書き込み続け、出力信号ＶＣＯのスロープとＦＤ２０４の電位との交差点であるタイミングｔ１２において出力信号ＶＣＯが反転し、書込みを停止する。次に、そのデータはタイミングｔ１３において読み出され、時刻コード転送部２３内のメモリに保持される。このデータが、ＦＤ２０４の電圧値と回路のオフセットとを含むリセットレベルを変換したデジタル値（Ｐ相データ）となる。このＰ相データは読み出されて出力部２８内のＳＲＡＭ２８ａに保持される。
　続いて全画素において露光終了時のタイミングｔ１４に画素駆動回路２４は、転送信号ＴＸを送信して電荷をＦＤ２０４に転送する。また、タイミングｔ１５から一定期間に亘って、ＤＡＣ２５は、参照信号ＲＥＦをスロープ状に減少させる。ローカルビット線ＬＢＬを介して送信されてくるデータをラッチ制御回路２１３は、ラッチ回路２１４に書き込み続け、タイミングｔ１６において出力信号ＶＣＯが反転し、書込みを停止する。そのデータはタイミングｔ１７において読み出され、時刻コード転送部２３内のメモリに保持される。このデータが信号レベルを変換したＤ相データとなる。
　出力部２８は、列ごとにＰ相データとＤ相データとの差分を正味の画素データとして求める。露光開始時のタイミングｔ１８において、画素駆動回路２４は、駆動信号ＯＦＧの送信により、全画素においてフォトダイオード２０６の電荷を排出させる。このように露光開始及び露光終了のタイミングは全画素で同時であり、このような露光制御は、グローバルシャッターと呼ばれる。そして、タイミングｔ１９において１Ｖ期間が終了する。
　なお、制御信号ＦＤＧは、リセット信号ＲＳＴと同様に制御される。このため、リセット信号ＲＳＴが常にハイレベルになるときには、ＦＤ２０４の変換効率が低下している（言い換えれば、ＦＤ２０４の容量が大きくなっている）。これにより、フォトダイオード２０６で発生した電荷が多くなり過ぎた際に、ＦＤ２０４で受けきれなくなることを回避することができる。
　［時刻コード発生部の構成例］
　図８は、本技術の第１の実施の形態における時刻コード発生部２６の一構成例を示すブロック図である。この時刻コード発生部２６は、テスト回路３０１と、冗長回路３１０と、バイナリ・グレイ変換部３０２と、バイナリカウンタ３０３と、レシーバ３０５と、複数のドライバ３０６とを備える。
　レシーバ３０５は、出力部２８からのマスタクロックＭＣＬＫ（以下、単に「ＭＣＬＫ」と称す）を受け取るものである。このレシーバ３０５は、受け取ったＭＣＬＫをバイナリカウンタ３０３に供給する。
　バイナリカウンタ３０３は、ＭＣＬＫに同期して２進数の計数値を計数するものである。このバイナリカウンタ３０３は、複数段のフリップフロップ３０４を備える。初段のフリップフロップ３０４のクロック端子にＭＣＬＫが入力される。２段目以降のフリップフロップ３０４のクロック端子には、前段のフリップフロップ３０４の反転出力が入力される。また、それぞれの段のフリップフロップ３０４の反転出力は、その段の入力端子に出力されるとともに、対応する桁のビットとしてバイナリ・グレイ変換部３０２にも出力される。
　バイナリ・グレイ変換部３０２は、バイナリカウンタ３０３からのバイナリの計数値をグレイコードに変換するものである。バイナリ・グレイ変換部３０２は、グレイコードを冗長回路３１０に供給する。
　冗長回路３１０は、テスト回路３０１の制御に従って、故障の生じたビットに対応する信号線の代わりに予備の信号線を接続するものである。ここで、冗長回路３１０及びテスト回路３０１との間には、少なくとも１本の予備の信号線が結線される。例えば、グレイコードが１５ビットである場合には、予備の１本を含む１６本の信号線が結線される。
　テスト回路３０１は、起動時などにおいてグレイコードのビットごとに、対応する信号線の故障の有無を検出するものである。ここで、テスト回路３０１が検出する故障としては、配線の断線やショート、ラッチ回路の不具合などが想定される。このテスト回路３０１は、故障が生じた場合に冗長回路３１０を制御して、故障した信号線の代わりに予備の信号線を接続させる。また、テスト回路３０１は、グレイコードを時刻コードとして出力する。
　ドライバ３０６は、時刻コード内のビットごとに設けられる。このドライバ３０６は、時刻コードのうち対応するビットＦＦｉｎ［ｊ］（ｊは０～Ｊの整数）を時刻コード転送部２３に出力する。なお、Ｊは時刻コードのビット数である。
　［時刻コード転送部の構成例］
　図９は、第１の実施の形態における時刻コード転送部２３の一構成例を示すブロック図である。この時刻コード転送部２３は、Ｍ個（Ｍは１以上の自然数）のクラスタ４００＿０～４００＿Ｍと、カウンタ４０１とを備える。以下、クラスタ４００＿０～４００＿Ｍのうちｍ番目（ｍは０～Ｍの整数）のクラスタを「クラスタ４００＿ｍ」と称す。
　クラスタ４００＿０～４００＿Ｍは、ＡＤＲ［Ｐ：０］及びリードイネーブル信号ＲＥＮＬ及びＲＥＮＲと、ライトイネーブル信号ＷＥＮとに従ってデジタル信号ＳＩＧ［Ｎ：０］の読出し、又は、時刻コードの書込みを行うものである。以下、リードイネーブル信号ＲＥＮＬ及びＲＥＮＲは、区別する必要が無い場合に単に「リードイネーブル信号ＲＥＮ」と称す。
　クラスタ４００＿０～４００＿Ｍは、この順番で画素列方向に沿って並べて配置されていると共にそれぞれのメインビット線を介して直列に接続されている。画素列方向の一端（図９の例では上端）に位置するクラスタ４００＿０はメインビット線を介して出力部２８と接続されている。また、画素列方向の他端（図９の例では下端）に位置するクラスタ４００＿Ｍはメインビット線を介して時刻コード発生部２６及びカウンタ４０１と接続されている。
　なお、メインビット線は、図９中のクラスタ間を縦方向（画素列方向）に接続しているビット線（バス線で表記）である。
　クラスタ４００＿０～４００＿Ｍは、時刻コード転送部２３の左右の所定列の画素のうち、各々の左右の所定列×所定行の（２Ｋ＋２）個（Ｋは整数）の画素が、担当の画素として予め割り当てられている。クラスタ４００＿０～４００＿Ｍと、それぞれが担当する左側の（Ｋ＋１）個の画素２１Ｌ＿０～２１Ｌ＿Ｋに対応するデータ記憶部２１２Ｌ＿０～２１２Ｌ＿Ｋとは、ローカルビット線ＬＢＬＬを介して接続されている。また、クラスタ４００＿０～４００＿Ｍと、それぞれが担当する右側の（Ｋ＋１）個の画素２１Ｒ＿０～２１Ｒ＿Ｋに対応するデータ記憶部２１２Ｒ＿０～２１２Ｒ＿Ｋとは、ローカルビット線ＬＢＬＲを介して接続されている。
　以下、データ記憶部２１２Ｌ＿０～２１２Ｌ＿Ｋ及び２１２Ｒ＿０～２１２Ｒ＿Ｋは、区別する必要が無い場合に、単に「データ記憶部２１２」と称す。また、ローカルビット線ＬＢＬＬ及びローカルビット線ＬＢＬＲは、区別する必要が無い場合に、単に「ローカルビット線ＬＢＬ」と称す。
　クラスタ４００＿０～４００＿Ｍの各々には、カウンタ４０１で生成されたアドレスデコード信号ＡＤＲ［Ｐ：０］（Ｐは整数）が入力される。以下、アドレスデコード信号ＡＤＲを単に「ＡＤＲ」と称す。
　クラスタ４００＿０～４００＿Ｍの各々は、ＡＤＲ［Ｐ：０］に従って、予め定められた順番で自身の担当する（２Ｋ＋２）個の画素２１に対応するデータ記憶部２１２からローカルビット線ＬＢＬを介してデジタル信号ＳＩＧを読み出す読出動作を行う。加えて、読出したデジタル信号ＳＩＧ［Ｎ：０］を、メインビット線を介して出力部２８側に接続された他のクラスタを中継して出力部２８へと転送する転送動作を行う。なお、クラスタ４００＿０は、出力部２８と直接接続されているため、読出したデジタル信号を出力部２８へと直接転送する。
　また、クラスタ４００＿０～４００＿Ｍには、画素駆動回路２４からライトイネーブル信号ＷＥＮが供給される。このライトイネーブル信号ＷＥＮは、時刻コードの書込みを指示する信号である。加えて、クラスタ４００＿０～４００＿Ｍには、時刻コード発生部２６から時刻コード（ＦＦｉｎ［０］～［Ｊ］）が供給される。クラスタ４００＿Ｍに供給された時刻コードは、クラスタ間を中継させながら各クラスタへと順に転送される。クラスタ４００＿０～４００＿Ｍは、ライトイネーブル信号ＷＥＮに従って、転送されてきた時刻コードを、ローカルビット線ＬＢＬを介して各々が担当する（２Ｋ＋２）個の画素２１に対応したデータ記憶部２１２へと書き込む。
　また、クラスタ４００は、特許請求の範囲に記載の転送ブロックの一例である。
　カウンタ４０１は、出力部２８からのＭＣＬＫをカウントして、デジタル信号ＳＩＧを読み出す対象の画素を指定する（Ｐ＋１）ビットのＡＤＲ［Ｐ：０］を生成する。そして、生成したＡＤＲ［Ｐ：０］を、ＭＣＬＫに同期させてクラスタ４００＿Ｍに供給する。
　ここで、第１の実施の形態では、ＡＤＲ［Ｐ：０］のｒビット目（ｒは０～Ｐの整数）の信号ＡＤＲ［ｒ］（以下、１ビット単位の信号を「ビット信号」と称す）からリードイネーブル信号ＲＥＮを生成している。具体的に、ビット信号ＡＤＲ［ｒ］から、左側の画素２１Ｌからのデジタル信号ＳＩＧ［Ｎ：０］の読出しを制御するリードイネーブル信号ＲＥＮＬを生成している。また、ビット信号ＡＤＲ［ｒ］を反転した反転信号ｘＡＤＲ［ｒ］から、右側の画素２１Ｒからのデジタル信号ＳＩＧ［Ｎ：０］の読出しを制御するリードイネーブル信号ＲＥＮＲを生成している。従って、ＡＤＲ［Ｐ：０］を供給することでリードイネーブル信号ＲＥＮも供給されていることになる。なお、リードイネーブル信号ＲＥＮは、デジタル信号ＳＩＧ［Ｎ：０］の読出しを指示する信号である。また、ＡＤＲ［Ｐ：０］及びリードイネーブル信号ＲＥＮは、特許請求の範囲に記載の第１の制御信号及び第２の制御信号の一例である。
　一方、クラスタ４００＿０～４００＿Ｍの各々は、自身が読出動作及び転送動作を行う順番では無い場合に、自身に入力されたＡＤＲ［Ｐ：０］を、ＭＣＬＫに同期させて、自身の出力部２８側に接続された他のクラスタへと転送する。各クラスタが同様の動作を行うことで、ＡＤＲ［Ｐ：０］は、出力部２８側のクラスタを順に経由して読出動作及び転送動作を行うクラスタへと転送される。
　また、カウンタ４０１は、特許請求の範囲に記載の制御信号供給回路の一例である。
　［クラスタの構成例］
　図１０は、本技術の第１の実施の形態におけるクラスタ４００＿ｍの一構成例を示すブロック図である。本構成例では、クラスタ４００＿０～４００＿Ｍが、クラスタ４００＿０から順番に、デジタル信号ＳＩＧの読出動作及び転送動作を行う場合の構成となる。
　このクラスタ４００＿ｍは、クロックリピータ４１０と、アービトレーション回路４２０と、（Ｓ＋１）個のＤ型フリップフロップ（以下、「ＤＦＦ」と略称す）４３０＿０～４３０＿Ｓとを備える。加えて、（Ｓ＋１）個のトライステートバッファ４４０＿０～４４０＿Ｓと、（Ｓ＋１）個のアドレスバッファ４５０＿０～４５０＿Ｓと、ＲＥＮコントロール回路４６０Ｌ及び４６０Ｒとを備える。更に、アドレスデコーダ４７０Ｌ及び４７０Ｒと、（Ｓ＋１）個のＲｅａｄ／Ｗｒｉｔｅバッファ（以下、「Ｒ／Ｗバッファ」と略称す）４８０Ｌ＿０～４８０Ｌ＿Ｓと、（Ｓ＋１）個のＲ／Ｗバッファ４８０Ｒ＿０～４８０Ｒ＿Ｓとを備える。
　なお、上記Ｓは、上記Ｎと上記Ｐとのうち値の大きい方と同じ値となる。例えば、デジタル信号ＳＩＧ［Ｎ：０］のデジタルデータが１６ビット（Ｎ＝１５）のデータであり、各クラスタの担当する画素２１が左右合わせて１６個（Ｋ＝７）であるとする。この場合は、各画素は４ビットのＡＤＲ［３：０］で指定することが可能であるため「Ｐ＝３」となる。この例では、最大で１６ビットのデータをビット単位で転送する必要があるため上記Ｓは１５となる。
　また、区別する必要が無い場合に、ＤＦＦ４３０＿０～４３０＿Ｓは「ＤＦＦ４３０」と称し、トライステートバッファ４４０＿０～４４０＿Ｓは「トライステートバッファ４４０」と称す。同様に、アドレスバッファ４５０＿０～４５０＿Ｓは「アドレスバッファ４５０」と称し、Ｒ／Ｗバッファ４８０Ｌ＿０～４８０Ｌ＿Ｓは「Ｒ／Ｗバッファ４８０Ｌ」と称す。同様に、Ｒ／Ｗバッファ４８０Ｒ＿０～４８０Ｒ＿Ｓは「Ｒ／Ｗバッファ４８０Ｒ」と称す。
　クロックリピータ４１０は、クロックバッファであり、画素アレイ部２２から供給されたＭＣＬＫを、アービトレーション回路４２０と、ＤＦＦ４３０とに供給する。
　アービトレーション回路４２０は、トライステートバッファ４４０、アドレスバッファ４５０並びにＲＥＮコントロール回路４６０Ｌ及び４６０Ｒと、クラスタ４００＿（ｍ＋１）のアービトレーション回路４２０とにそれぞれ接続されている。
　アービトレーション回路４２０は、クラスタ４００＿ｍを構成する各回路の動作を調停する回路である。アービトレーション回路４２０は、クラスタ４００＿ｍが、デジタル信号ＳＩＧ［Ｎ：０］の読出動作及び転送動作を行うクラスタに選択された状態であるか否かを示す選択信号ＳＥＬＥＣＴＥＤ（以下、単に「ＳＥＬＥＣＴＥＤ」と称す）を生成する。具体的に、垂直駆動回路２７又はクラスタ４００＿（ｍ－１）からの開始指示信号ＳＥＴＩＮの入力に応じて、Ｈｉｇｈレベル（論理値１）のＳＥＬＥＣＴＥＤを生成する。また、読出動作の終了に応じて、Ｌｏｗレベル（論理値０）のＳＥＬＥＣＴＥＤを生成する。即ち、ＳＥＬＥＣＴＥＤがＨｉｇｈレベル（論理値１）のときに読出動作及び転送動作を行うクラスタに選択された状態であることを示し、Ｌｏｗレベル（論理値０）のときに選択されていない状態であることを示す。
　アービトレーション回路４２０は、生成したＳＥＬＥＣＴＥＤを、トライステートバッファ４４０に供給する。また、ＳＥＬＥＣＴＥＤの反転信号であるｘＳＥＬＥＣＴＥＤをトライステートバッファ４４０と、アドレスバッファ４５０と、ＲＥＮコントロール回路４６０Ｌ及び４６０Ｒとにそれぞれ供給する。
　更に、アービトレーション回路４２０は、アドレスバッファ４５０から入力されたＡＤＲ［Ｐ：０］に基づき、読出動作の終了間際に開始指示信号ＳＥＴＯＵＴを生成する。そして、生成した開始指示信号ＳＥＴＯＵＴをクラスタ４００＿（ｍ＋１）に供給する。なお、開始指示信号ＳＥＴＯＵＴは開始指示信号ＳＥＴＩＮと同様の信号であり、クラスタ４００＿（ｍ＋１）の開始指示信号ＳＥＴＩＮとなる。また、クラスタ４００＿Ｍの場合は、次段のクラスタが無いため開始指示信号ＳＥＴＯＵＴの供給を行わない。
　また、アービトレーション回路４２０は、特許請求の範囲に記載のモード指定信号出力部の一例であり、ＳＥＬＥＣＴＥＤは、特許請求の範囲に記載の第１及び第２のモード指定信号の一例である。
　ＤＦＦ４３０＿０～４３０＿Ｓは、クロック端子がクロックリピータ４１０の出力端子に接続され、Ｄ端子がトライステートバッファ４４０、Ｒ／Ｗバッファ４８０Ｌ及び４８０Ｒにメインビット線を介してそれぞれ接続されている。更に、Ｑ端子（出力端子）がメインビット線を介してクラスタ４００＿（ｍ－１）又は出力部２８の入力端子に接続されている。
　ＤＦＦ４３０＿０～４３０＿Ｓは、各々がＤ端子に入力された信号（ビット単位の信号）を、ＭＣＬＫに同期させてビット単位で出力部２８又は出力部２８側に接続された他のクラスタ４００＿（ｍ－１）に転送する。
　ここで、クラスタ４００＿ｍが読出動作及び転送動作を行う場合は、ＤＦＦ４３０のＤ端子には、Ｒ／Ｗバッファ４８０を介して、各画素に対応するデータ記憶部２１２から読出されたデジタル信号ＳＩＧ［Ｎ：０］のビット信号が入力される。例えば、ＤＦＦ４３０＿０のＤ端子にはデジタル信号ＳＩＧの０ビット目のビット信号ＳＩＧ［０］が入力される。同様に、ＤＦＦ４３０＿１～４３０＿ＮのＤ端子には、これらの末尾の数字と同じ数字ビット目のビット信号ＳＩＧ［１］～ＳＩＧ［Ｎ］が入力される。
　一方、クラスタ４００＿ｍが読出動作及び転送動作を行わない場合は、ＤＦＦ４３０のＤ端子には、トライステートバッファ４４０を介して、クラスタ４００＿（ｍ＋１）、カウンタ４０１又は時刻コード発生部２６から供給されたビット信号が入力される。例えば、時刻コードのビット信号、デジタル信号ＳＩＧ［Ｎ：０］のビット信号ＳＩＧ［０］～ＳＩＧ［Ｎ］及びＡＤＲ［Ｐ：０］のビット信号ＡＤＲ［０］～ＡＤＲ［Ｐ］が入力される。また、クラスタ４００＿Ｍ（ｍ＝Ｍ）の場合は、次段のクラスタが無いため、ＤＦＦ４３０のＤ端子には、トライステートバッファ４４０を介して、時刻コードのビット信号及びカウンタ４０１から供給されたＡＤＲ［Ｐ：０］のビット信号ＡＤＲ［０］～ＡＤＲ［Ｐ］が入力される。
　また、ＤＦＦ４３０は、特許請求の範囲に記載の転送回路の一例である。
　トライステートバッファ４４０は、クラスタ４００＿ｍの入力端子と、アービトレーション回路４２０と、ＤＦＦ４３０とにそれぞれ接続されている。トライステートバッファ４４０は、アービトレーション回路４２０からのＳＥＬＥＣＴＥＤ及びｘＳＥＬＥＣＴＥＤに従って、自身の出力端子とＤＦＦ４３０のＤ端子との接続を有効又は無効にする。換言すると、Ｒ／Ｗバッファ４８０Ｌ及び４８０ＲとＤＦＦ４３０のＤ端子との接続を有効又は無効にする。
　即ち、クラスタ４００＿ｍが読出動作及び転送動作を行うクラスタに選択されている場合は、Ｒ／Ｗバッファ４８０Ｌ及び４８０ＲとＤＦＦ４３０のＤ端子との接続を有効にする。この場合は、アドレスバッファ４５０、ＲＥＮコントロール回路４６０Ｌ及び４６０Ｒも有効となる。そして、クロック端子へのＭＣＬＫの入力タイミングで、Ｒ／Ｗバッファ４８０Ｌ又は４８０Ｒを介してＤ端子へと入力されたデジタル信号ＳＩＧ［Ｎ：０］のビット信号がＤＦＦ４３０のＱ端子から出力される。
　一方、クラスタ４００＿ｍが読出動作及び転送動作を行うクラスタに選択されていない場合は、トライステートバッファ４４０とＤＦＦ４３０のＤ端子との接続を有効にする。この場合は、クロック端子へのＭＣＬＫの入力タイミングで、トライステートバッファ４４０を介してＤ端子に入力されたビット信号がＤＦＦ４３０のＱ端子から出力される。
　アドレスバッファ４５０＿０～４５０＿Ｓは、アービトレーション回路４２０と、アドレスデコーダ４７０Ｌ及び４７０Ｒと、ＲＥＮコントロール回路４６０Ｌ及び４６０Ｒとにそれぞれ接続されている。
　アドレスバッファ４５０＿ｐは、ＡＤＲ［Ｐ：０］のｐビット目のビット信号ＡＤＲ［ｐ］（ｐは０～Ｐの整数）と、ｘＳＥＬＥＣＴＥＤとの入力に応じて、ビット信号ＡＤＲ［ｐ］とその反転信号ｘＡＤＲ［ｐ］とを生成する。
　例えば、アドレスバッファ４５０＿０の場合は、ＡＤＲ［Ｐ：０］の０ビット目のビット信号ＡＤＲ［０］と、ｘＳＥＬＥＣＴＥＤとの入力に応じて、ビット信号ＡＤＲ［０］とその反転信号ｘＡＤＲ［０］とを生成する。同様に、アドレスバッファ４５０＿１～４５０＿Ｓは、末尾の数字と同じ数字ビット目のビット信号ＡＤＲ［１］～ＡＤＲ［Ｐ］の入力と、ｘＳＥＬＥＣＴＥＤとの入力に応じてビット信号ＡＤＲ［１］～ＡＤＲ［Ｐ］とその反転信号ｘＡＤＲ［１］～ＡＤＲ［Ｐ］とを生成する。
　アドレスバッファ４５０＿０～４５０＿Ｓは、生成したビット信号ＡＤＲ［０］～ＡＤＲ［Ｐ］及びその反転信号ｘＡＤＲ［０］～ｘＡＤＲ［Ｐ］を、アドレスデコーダ４７０Ｌ及び４７０Ｒに供給する。
　更に、アドレスバッファ４５０＿０～４５０＿Ｓは、リードイネーブル信号ＲＥＮとして選択されているｒビット目のビット信号ＡＤＲ［ｒ］をアービトレーション回路４２０及びＲＥＮコントロール回路４６０Ｌに供給する。また、ビット信号ＡＤＲ［ｒ］の反転信号ｘＡＤＲ［ｒ］をアービトレーション回路４２０及びＲＥＮコントロール回路４６０Ｒに供給する。
　ＲＥＮコントロール回路４６０Ｌは、アービトレーション回路４２０及びＲ／Ｗバッファ４８０Ｌにそれぞれ接続されている。ＲＥＮコントロール回路４６０Ｌは、時刻コード転送部２３の左側の画素２１Ｌの読出しを指示するリードイネーブル信号ＲＥＮＬを生成する回路である。
　具体的に、ＲＥＮコントロール回路４６０Ｌは、ビット信号ＡＤＲ［ｒ］と、ｘＳＥＬＥＣＴＥＤとの入力に応じて、ビット信号ＡＤＲ［ｒ］がＬｏｗレベルのときにＲ／Ｗバッファ４８０Ｌが有効となるリードイネーブル信号ＲＥＮＬを生成する。そして、生成したリードイネーブル信号ＲＥＮＬをＲ／Ｗバッファ４８０Ｌに供給する。一方、ビット信号ＡＤＲ［ｒ］がＨｉｇｈレベルのときにＲ／Ｗバッファ４８０Ｌが無効となるリードイネーブル信号ＲＥＮＬを生成し、生成したリードイネーブル信号ＲＥＮＬをＲ／Ｗバッファ４８０Ｌに供給する。
　ＲＥＮコントロール回路４６０Ｒは、アービトレーション回路４２０及びＲ／Ｗバッファ４８０Ｒにそれぞれ接続されている。ＲＥＮコントロール回路４６０Ｒは、時刻コード転送部２３の右側の画素２１Ｒの読出しを指示するリードイネーブル信号ＲＥＮＲを生成する回路である。
　具体的に、ＲＥＮコントロール回路４６０Ｒは、反転信号ｘＡＤＲ［ｒ］と、ｘＳＥＬＥＣＴＥＤとの入力に応じて、反転信号ｘＡＤＲ［ｒ］がＬｏｗレベルのときにＲ／Ｗバッファ４８０Ｒが有効となるリードイネーブル信号ＲＥＮＲを生成する。そして、生成したリードイネーブル信号ＲＥＮＲをＲ／Ｗバッファ４８０Ｒに供給する。一方、反転信号ｘＡＤＲ［ｒ］がＨｉｇｈレベルのときにＲ／Ｗバッファ４８０Ｒが無効となるリードイネーブル信号ＲＥＮＲを生成し、生成したリードイネーブル信号ＲＥＮＲをＲ／Ｗバッファ４８０Ｒに供給する。
　アドレスデコーダ４７０Ｌは、アドレスバッファ４５０に接続されていると共に、画素２１Ｌに対応するデータ記憶部２１２Ｌに接続されている。
　アドレスデコーダ４７０Ｌは、入力されたビット信号ＡＤＲ［０］～ＡＤＲ［Ｐ］及び反転信号ｘＡＤＲ［０］～ｘＡＤＲ［Ｐ］に従って、デジタル信号ＳＩＧを読み出す対象の画素２１Ｌに対応するデータ記憶部２１２ＬにＷＯＲＤ信号に相当する信号を供給する。以下、この信号を「ＷＯＲＤ信号」と称す。例えば、ＨｉｇｈレベルのＷＯＲＤ信号が入力された画素２１Ｌが読出しを行う対象の画素となり、それ以外の画素２１Ｌには、ＬｏｗレベルのＷＯＲＤ信号が入力されるように構成されている。
　これにより、論理値１のＷＯＲＤ信号が入力された画素２１Ｌに対応するデータ記憶部２１２Ｌのラッチ回路２１４＿０～２１４＿Ｎが有効となる。そして、これらラッチ回路２１４＿０～２１４＿Ｎからビット信号ＳＩＧ［０］～ＳＩＧ［Ｎ］がローカルビット線ＬＢＬＬ［０］～ＬＢＬＬ［Ｎ］を介してＲ／Ｗバッファ４８０Ｌ＿０～４８０Ｌ＿Ｓに読み出される。
　アドレスデコーダ４７０Ｌは、ＡＤＲ［ｒ］で決定される順番で、担当する（Ｋ＋１）個の画素２１Ｌ＿０～２１Ｌ＿Ｋに対してＨｉｇｈレベルのＷＯＲＤ信号を順次供給していく。従って、順次、担当する各画素２１Ｌのラッチ回路２１４Ｌ＿０～２１４Ｌ＿Ｎからビット信号ＳＩＧ［０］～ＳＩＧ［Ｎ］が読み出される。
　アドレスデコーダ４７０Ｒは、アドレスバッファ４５０に接続されていると共に、画素２１Ｒに対応するデータ記憶部２１２Ｒに接続されている。
　アドレスデコーダ４７０Ｒは、ビット信号ＳＩＧ［０］～ＳＩＧ［Ｎ］を読み出す対象の画素が右側の（Ｋ＋１）個の画素２１Ｒ＿０～２１Ｒ＿Ｋとなるのみで、アドレスデコーダ４７０Ｌと同様の構成となる。
　Ｒ／Ｗバッファ４８０Ｌ＿０～４８０Ｌ＿Ｓは、ＤＦＦ４３０＿０～４３０＿Ｓと、ＲＥＮコントロール回路４６０Ｌとに接続されている。
　Ｒ／Ｗバッファ４８０Ｌ＿０～４８０Ｌ＿Ｓは、リードイネーブル信号ＲＥＮＬに従って、アドレスデコーダ４７０Ｌによって読出し対象として指定された画素２１Ｌのラッチ回路２１４＿０～２１４＿Ｎからビット信号ＳＩＧ［０］～ＳＩＧ［Ｎ］を読み出す。そして、読出したビット信号ＳＩＧ［０］～ＳＩＧ［Ｎ］をＤＦＦ４３０＿０～４３０＿Ｓに転送（セット）する。
　Ｒ／Ｗバッファ４８０Ｒ＿０～４８０Ｒ＿Ｓは、ＤＦＦ４３０＿０～４３０＿Ｓと、ＲＥＮコントロール回路４６０Ｒとに接続されている。
　Ｒ／Ｗバッファ４８０Ｒ＿０～４８０Ｒ＿Ｓは、リードイネーブル信号ＲＥＮＲに従って、アドレスデコーダ４７０Ｒによって読出し対象として指定された画素２１Ｒのラッチ回路２１４［０］～２１４［Ｎ］からビット信号ＳＩＧ［０］～ＳＩＧ［Ｎ］を読み出す。そして、読出したビット信号ＳＩＧ［０］～［Ｎ］をＤＦＦ４３０＿０～４３０＿Ｓに転送（セット）する。
　なお、クラスタ４００＿ｍは、図９で説明した機能を持つのであれば、図１０に例示した構成に限定されない。
　また、アドレスバッファ４５０、ＲＥＮコントロール回路４６０Ｌ及び４６０Ｒ、アドレスデコーダ４７０Ｌ及び４７０Ｒ並びにＲ／Ｗバッファ４８０Ｌ及び４８０Ｌは、特許請求の範囲に記載の読出回路の一例である。
　［クロックリピータの構成例］
　図１１は、本技術の第１の実施の形態におけるクロックリピータ４１０の一構成例を示すブロック図である。このクロックリピータ４１０は、ＮＡＮＤ回路４１１とインバータ４１２とを備える。
　ＮＡＮＤ回路４１１は、２つの入力端子と１つの出力端子とを備える。２つの入力端子の一方にはＭＣＬＫが入力され、他方には電源電圧ＶＤＤが入力されている。ＮＡＮＤ回路４１１の出力端子はインバータ４１２の入力端子に接続されている。即ち、ＮＡＮＤ回路４１１の一方の入力端子にはＨｉｇｈレベル（論理値１）で固定された信号が入力され、他方の入力端子にはＭＣＬＫが入力されている。そのため、ＮＡＮＤ回路４１１の出力端子からは、ＭＣＬＫの反転信号ｘＭＣＬＫが出力される。
　インバータ４１２は、入力端子に入力された信号ｘＭＣＬＫを反転し、この反転信号をＭＣＬＫとして出力する。
　なお、クロックリピータ４１０は、図９で説明した機能を持つのであれば、図１１に例示した回路に限定されない。
　［アービトレーション回路の構成例］
　図１２は、本技術の第１の実施の形態におけるアービトレーション回路４２０の一構成例を示すブロック図である。このアービトレーション回路４２０は、ＤＦＦ４２９と、ＡＮＤ回路４９３及び４９４と、ＮＯＲ回路４９５及び４９６と、インバータ４９７とを備える。ＮＯＲ回路４９５は、ＰＭＯＳトランジスタ４２１及び４２２と、ＮＭＯＳトランジスタ４２３及び４２４とを備える。ＮＯＲ回路４９６は、ＰＭＯＳトランジスタ４２５及び４２６と、ＮＭＯＳトランジスタ４２７及び４２８とを備える。インバータ４９７は、ＰＭＯＳトランジスタ４９１と、ＮＭＯＳトランジスタ４９２とを備える。
　ＰＭＯＳトランジスタ４２１のソースは電源電圧ＶＤＤに接続され、ドレインはＰＭＯＳトランジスタ４２２のソースに接続されている。ＰＭＯＳトランジスタ４２２のドレインはＮＭＯＳトランジスタ４２３及び４２４のドレインに接続されている。ＮＭＯＳトランジスタ４２３及び４２４のソースは接地電位（ＶＳＳ）に接続されている。ＰＭＯＳトランジスタ４２２及びＮＭＯＳトランジスタ４２４のゲートと、ＡＮＤ回路４９３の（Ｐ＋１）個の入力端子のうちの１つとは、ＤＦＦ４２９のＱ端子に接続されている。
　ＰＭＯＳトランジスタ４２１及びＮＭＯＳトランジスタ４２３のゲートには、垂直駆動回路２７からの開始指示信号ＳＥＴＩＮ又はクラスタ４００＿（ｍ－１）からの開始指示信号ＳＥＴＯＵＴが入力される。
　ここで、開始指示信号ＳＥＴＩＮ及びＳＥＴＯＵＴは、クラスタ４００＿ｍに対して、読出動作及び転送動作の開始を指示する信号である。例えば、ＳＥＬＥＣＴＥＤをＬｏｗレベルからＨｉｇｈレベルに変化させるのに必要な期間（例えば、ＭＣＬＫの２クロックの期間）だけＨｉｇｈレベルとなる信号である。
　また、ＰＭＯＳトランジスタ４２１及び４２２と、ＮＭＯＳトランジスタ４２３及び４２４とは、上記の接続構成によって、２入力１出力のＮＯＲ回路４９５を構成している。
　一方、ＰＭＯＳトランジスタ４２５のソースは電源電圧ＶＤＤに接続され、ドレインはＰＭＯＳトランジスタ４２６のソースに接続されている。ＰＭＯＳトランジスタ４２６のドレインはＮＭＯＳトランジスタ４２７及び４２８のドレインに接続されている。ＮＭＯＳトランジスタ４２７及び４２８のソースは接地電位に接続されている。ＰＭＯＳトランジスタ４２５及びＮＭＯＳトランジスタ４２７のゲートは、ＡＮＤ回路４９３の出力端子に接続されている。
　ＰＭＯＳトランジスタ４２６及びＮＭＯＳトランジスタ４２８のゲートは、ＰＭＯＳトランジスタ４２２のドレインとＮＭＯＳトランジスタ４２４のドレインとの接続部（即ち、ＮＯＲ回路４９５の信号出力部）に接続されている。ＰＭＯＳトランジスタ４２６のドレインとＮＭＯＳトランジスタ４２８のドレインとの接続部は、ＤＦＦ４２９のＤ端子に接続されている。
　また、ＰＭＯＳトランジスタ４２５及び４２６と、ＮＭＯＳトランジスタ４２７及び４２８とは、上記の接続構成によって、２入力１出力のＮＯＲ回路４９６を構成している。
　ＤＦＦ４２９のＤ端子にはＮＯＲ回路４９６の出力端子が接続され、クロック端子にはＭＣＬＫが入力され、Ｑ端子からは、ＭＣＬＫの入力タイミングでＮＯＲ回路４９６の出力信号がＳＥＬＥＣＴＥＤとして出力される。このＳＥＬＥＣＴＥＤは、アービトレーション回路４２０内のＡＮＤ回路４９３及びＮＯＲ回路４９５だけでなく、外部のトライステートバッファ４４０にも出力される。
　また、ＰＭＯＳトランジスタ４９１のソースは電源電圧ＶＤＤに接続され、ドレインはＮＭＯＳトランジスタ４９２のドレインに接続されている。ＮＭＯＳトランジスタ４９２のソースは接地電位に接続されている。ＰＭＯＳトランジスタ４９１及びＮＭＯＳトランジスタ４９２のゲートはＤＦＦ４２９のＱ端子に接続されている。
　また、ＰＭＯＳトランジスタ４９１と、ＮＭＯＳトランジスタ４９２とは、上記の接続構成によって、インバータ４９７を構成している。
　即ち、インバータ４９７の入力端子には、ＳＥＬＥＣＴＥＤが入力され、これを反転したｘＳＥＬＥＣＴＥＤが出力端子から出力される。このｘＳＥＬＥＣＴＥＤは、外部のトライステートバッファ４４０、アドレスバッファ４５０、ＲＥＮコントロール回路４６０Ｌ及び４６０Ｒに出力される。
　ＡＮＤ回路４９３は、（Ｐ＋１）個の入力端子と１個の出力端子とを有する。（Ｐ＋１）個の入力端子には、ＳＥＬＥＣＴＥＤと、ＡＤＲ［Ｐ：０］のビット信号ＡＤＲ［０］～ＡＤＲ［Ｐ］とが入力される。そして、出力端子からは、入力信号の論理積の演算結果を示す信号がリセット信号ＲＳＴとして出力される。なお、リセット信号ＲＳＴの初期値はＬｏｗレベルとなっている。
　具体的に、ＡＮＤ回路４９３は、入力信号のいずれか１つでもＬｏｗレベルのときにＬｏｗレベルのリセット信号ＲＳＴを出力する。一方、全ての入力信号がＨｉｇｈレベルのときに、全ての担当画素からのデジタル信号ＳＩＧの読出しが終了したとして、Ｈｉｇｈレベルのリセット信号ＲＳＴを出力する。ここで、Ｈｉｇｈレベルのリセット信号ＲＳＴは、ＳＥＬＥＣＴＥＤをＬｏｗレベルにリセットするための信号となる。
　ＡＮＤ回路４９４は、（Ｐ＋１）個の入力端子と１個の出力端子とを有し、（Ｐ＋１）個の入力端子がＤＦＦ４２９のＱ端子及びアドレスバッファ４５０＿０～４５０＿Ｓに接続されている。更に、出力端子がクラスタ４００＿（ｍ＋１）のアービトレーション回路４２０に接続されている。（Ｐ＋１）個の入力端子には、ＡＤＲ［Ｐ：０］のビット信号ＡＤＲ［０］～ＡＤＲ［Ｐ］のうち、リードイネーブル信号ＲＥＮとして選択されたＡＤＲ［ｒ］以外のビット信号が入力される。そして、出力端子からは、入力信号の論理積の演算結果を示す信号が開始指示信号ＳＥＴＯＵＴとして出力される。
　ＡＮＤ回路４９４は、具体的に、入力信号のいずれか１つでもＬｏｗレベルのときにＬｏｗレベルの開始指示信号ＳＥＴＯＵＴを出力し、全ての入力信号がＨｉｇｈレベルのときにＨｉｇｈレベルの開始指示信号ＳＥＴＯＵＴを出力する。即ち、ビット信号ＡＤＲ［０］～ＡＤＲ［Ｐ］のうちＡＤＲ［ｒ］を除く全てがＨｉｇｈレベルのときに、次段のクラスタ４００＿（ｍ＋１）にＨｉｇｈレベルの開始指示信号ＳＥＴＯＵＴを出力する。これにより、ビット信号ＡＤＲ［０］～ＡＤＲ［Ｐ］が全てＨｉｇｈレベルとなる１クロック前の時点でＨｉｇｈレベルの開始指示信号ＳＥＴＯＵＴが次段のクラスタ４００＿（ｍ＋１）に出力される。
　ここで、ＳＥＬＥＣＴＥＤの初期値はＬｏｗレベルであり、Ｈｉｇｈレベルの開始指示信号ＳＥＴＩＮ又はＳＥＴＯＵＴがＮＯＲ回路４９５に入力されることで、ＮＯＲ回路４９５からはＬｏｗレベルの信号が出力される。一方、ＡＮＤ回路４９３にも、ＬｏｗレベルのＳＥＬＥＣＴＥＤが入力されるため、ＡＮＤ回路４９３から出力されるリセット信号ＲＳＴはＬｏｗレベルとなる。
　従って、ＮＯＲ回路４９６の２つの入力端子にはいずれもＬｏｗレベルの信号が入力され、その出力信号はＨｉｇｈレベルとなる。このＨｉｇｈレベルの信号は、ＤＦＦ４２９にてＭＣＬＫの入力タイミングでＨｉｇｈレベルのＳＥＬＥＣＴＥＤとして出力される。また、このＨｉｇｈレベルのＳＥＬＥＣＴＥＤは、インバータ４９７に入力され、インバータ４９７からはＬｏｗレベルのｘＳＥＬＥＣＴＥＤが出力される。
　一方、ＤＦＦ４２９から出力されたＨｉｇｈレベルのＳＥＬＥＣＴＥＤは、ＡＮＤ回路４９３と、ＮＯＲ回路４９５とに入力される。ＮＯＲ回路４９５は、入力されるＳＥＬＥＣＴＥＤがＨｉｇｈレベルの間は、入力される開始指示信号ＳＥＴＩＮ又はＳＥＴＯＵＴの信号レベルにかかわらずＬｏｗレベルの出力信号をＮＯＲ回路４９６に出力し続ける。
　また、ＡＮＤ回路４９３は、ＳＥＬＥＣＴＥＤを含む全ての入力信号がＨｉｇｈレベルとなるまではＬｏｗレベルの信号をＮＯＲ回路４９６に出力し続ける。従って、ＮＯＲ回路４９６の出力信号もＨｉｇｈレベルを維持する。即ち、ＳＥＬＥＣＴＥＤがＨｉｇｈレベルを維持する。
　一方、ＡＮＤ回路４９４は、ＡＤＲ［Ｐ：０］のうちＡＤＲ［ｒ］を除く全てのビット信号がＨｉｇｈレベルになったときのみＨｉｇｈレベルの開始指示信号ＳＥＴＯＵＴを次段のクラスタ４００＿（ｍ＋１）に出力する。
　なお、アービトレーション回路４２０は、図９で説明した機能を持つのであれば、図１２に例示した回路に限定されない。
　［トライステートバッファの構成例］
　図１３は、本技術の第１の実施の形態におけるトライステートバッファ４４０の一構成例を示すブロック図である。このトライステートバッファ４４０は、ＰＭＯＳトランジスタ４４１と、ＮＭＯＳトランジスタ４４２と、インバータ４４３及び４４４とを備える。
　ＰＭＯＳトランジスタ４４１のソースは電源電圧ＶＤＤに接続されドレインはインバータ４４４の電源端子に接続されている。ＮＭＯＳトランジスタ４４２のソースは接地電位に接続されドレインはインバータ４４４の接地端子に接続されている。インバータ４４３の出力端子はインバータ４４４の入力端子に接続されている。
　ＰＭＯＳトランジスタ４４１のゲートにはＳＥＬＥＣＴＥＤが入力され、ＮＭＯＳトランジスタ４４２のゲートにはｘＳＥＬＥＣＴＥＤが入力される。インバータ４４３の入力端子には、クラスタ４００＿ｍの入力端子に入力された入力信号Ｄｉｎ［ｎ］が入力される。なお、入力信号Ｄｉｎ［ｎ］は、ＡＤＲ［Ｐ：０］のビット信号ＡＤＲ［ｎ］、デジタル信号ＳＩＧのビット信号ＳＩＧ［ｎ］又は時刻コードのビット信号ＦＦｉｎ［ｎ］のいずれかの信号となる。従って、各信号のビット数によって「ｎ」の最大値が変わる。
　ＳＥＬＥＣＴＥＤがＬｏｗレベルのときは、ｘＳＥＬＥＣＴＥＤがＨｉｇｈレベルとなって、ＰＭＯＳトランジスタ４４１及びＮＭＯＳトランジスタ４４２がオン状態となる。これによって、インバータ４４４に電源が供給された状態となる。従って、インバータ４４３に入力された入力信号Ｄｉｎ［ｎ］が反転され、この反転信号がインバータ４４４で反転されて入力信号Ｄｉｎ［ｎ］として出力される。即ち、クラスタ４００＿ｍが読出動作及び転送動作を行うクラスタに選択されていないときは、トライステートバッファ４４０が有効となって、入力信号Ｄｉｎ［ｎ］がＤＦＦ４３０のＤ端子に入力される。これにより、ＤＦＦ４３０は、ＭＣＬＫの入力に応じて入力信号Ｄｉｎ［ｎ］を出力するシフトレジスタの動作を行う。
　一方、ＳＥＬＥＣＴＥＤがＨｉｇｈレベルのときは、ｘＳＥＬＥＣＴＥＤがＬｏｗレベルとなって、ＰＭＯＳトランジスタ４４１及びＮＭＯＳトランジスタ４４２がオフ状態となる。これによって、インバータ４４４に電源が供給されない状態となる。従って、インバータ４４４の出力端子はハイインピーダンス（ＨｉＺ）状態となる。即ち、クラスタ４００＿ｍが読出動作及び転送動作を行うクラスタに選択されたときは、トライステートバッファ４４０がＤＦＦ４３０から切り離された状態（無効状態）となる。
　なお、トライステートバッファ４４０は、図９で説明した機能を持つのであれば、図１３に例示した回路に限定されない。
　［アドレスバッファの構成例］
　図１４は、本技術の第１の実施の形態におけるアドレスバッファ４５０の一構成例を示すブロック図である。このアドレスバッファ４５０は、インバータ４５１と、ＮＯＲ回路４５２及び４５３とを備える。
　インバータ４５１の出力端子は、ＮＯＲ回路４５２の２つの入力端子の一方に接続され、インバータ４５１の入力端子にはＡＤＲ［Ｐ：０］のｐビット目のビット信号ＡＤＲ［ｐ］が入力される。インバータ４５１は、入力されたビット信号ＡＤＲ［ｐ］を反転し、その反転信号ｘＡＤＲ［ｐ］をＮＯＲ回路４５２の一方の入力端子に入力する。
　ＮＯＲ回路４５２の他方の入力端子にはｘＳＥＬＥＣＴＥＤが入力される。従って、ＮＯＲ回路４５２は、信号ｘＡＤＲ［ｐ］とｘＳＥＬＥＣＴＥＤとの否定論理和を演算し、その演算結果を示す信号を出力する。この信号は、インバータ４５１の入力端子に入力されたビット信号ＡＤＲ［ｐ］と同じとなる。
　ＮＯＲ回路４５３の２つの入力端子の一方にはビット信号ＡＤＲ［ｐ］が入力され、入力端子の他方にはｘＳＥＬＥＣＴＥＤが入力される。従って、ＮＯＲ回路４５３は、ビット信号ＡＤＲ［ｐ］とｘＳＥＬＥＣＴＥＤとの否定論理和を演算し、その演算結果を示す信号を出力する。この信号は、ＮＯＲ回路４５３の一方の入力端子に入力されたビット信号ＡＤＲ［ｐ］を反転した信号ｘＡＤＲ［ｐ］と同じとなる。
　なお、アドレスバッファ４５０は、図９で説明した機能を持つのであれば、図１４に例示した回路に限定されない。
　［ＲＥＮコントロール回路の構成例］
　図１５は、本技術の第１の実施の形態におけるＲＥＮコントロール回路４６０Ｌの一構成例を示すブロック図である。このＲＥＮコントロール回路４６０Ｌは、ＰＭＯＳトランジスタ４６１及び４６２と、ＮＭＯＳトランジスタ４６３及び４６４とを備える。
　ＰＭＯＳトランジスタ４６１のソースは電源電圧ＶＤＤに接続され、ドレインはＰＭＯＳトランジスタ４６２のソースに接続されている。ＰＭＯＳトランジスタ４６２のドレインはＮＭＯＳトランジスタ４６３及び４６４のドレインに接続され、ＮＭＯＳトランジスタ４６３及び４６４のソースは接地電位に接続されている。
　ＰＭＯＳトランジスタ４６１及びＮＭＯＳトランジスタ４６３のゲートには、リードイネーブル信号ＲＥＮとして選択されたビット信号ＡＤＲ［ｒ］が入力される。一方、ＰＭＯＳトランジスタ４６２及びＮＭＯＳトランジスタ４６４のゲートには、ｘＳＥＬＥＣＴＥＤが入力される。
　また、ＰＭＯＳトランジスタ４６１及び４６２と、ＮＭＯＳトランジスタ４６３及び４６４とは、上記の接続構成によって、２入力１出力のＮＯＲ回路を構成している。
　従って、ｘＳＥＬＥＣＴＥＤがＨｉｇｈレベルのときは、ビット信号ＡＤＲ［ｒ］の信号レベルにかかわらずＬｏｗレベルの出力信号がリードイネーブル信号ＲＥＮＬとして、Ｒ／Ｗバッファ４８０Ｌに出力される。但し、この場合は、ＳＥＬＥＣＴＥＤがＬｏｗレベルとなるのでＲ／Ｗバッファ４８０Ｌは無効となっている。
　一方、ｘＳＥＬＥＣＴＥＤがＬｏｗレベルのときは、ビット信号ＡＤＲ［ｒ］がＨｉｇｈレベルのときにＬｏｗレベルの出力信号がリードイネーブル信号ＲＥＮＬとして、Ｒ／Ｗバッファ４８０Ｌに出力される。また、ビット信号ＡＤＲ［ｒ］がＬｏｗレベルのときにＨｉｇｈレベルの出力信号がリードイネーブル信号ＲＥＮＬとして、Ｒ／Ｗバッファ４８０Ｌに出力される。
　即ち、ビット信号ＡＤＲ［ｒ］がＬｏｗレベルのときに、リードイネーブル信号ＲＥＮＬがＨｉｇｈレベルとなって、Ｒ／Ｗバッファ４８０Ｌにおいて画素２１Ｌからのデジタル信号ＳＩＧ［Ｎ：０］のビット信号の読出しが行われる。
　なお、ＲＥＮコントロール回路４６０Ｒについては、以下の点が異なるのみで回路構成はＲＥＮコントロール回路４６０Ｌと同様となる。即ち、ビット信号ＡＤＲ［ｒ］に代えてその反転信号ｘＡＤＲ［ｒ］が入力される点と、出力信号をリードイネーブル信号ＲＥＮＲとする点と、リードイネーブル信号ＲＥＮＲの出力先がＲ／Ｗバッファ４８０Ｒである点とが異なるのみである。同様の回路構成で反転信号ｘＡＤＲ［ｒ］が入力されるため、信号ｘＡＤＲ［ｒ］がＬｏｗレベル（信号ＡＤＲ［ｒ］がＨｉｇｈレベル）のときに、リードイネーブル信号ＲＥＮＲがＨｉｇｈレベルとなる。これにより、Ｒ／Ｗバッファ４８０Ｒにおいて画素２１Ｒからのデジタル信号ＳＩＧ［Ｎ：０］のビット信号の読出しが行われる。
　なお、ＲＥＮコントロール回路４６０Ｌ及び４６０Ｒは、図９で説明した機能を持つのであれば、図１５に例示した回路に限定されない。
　［アドレスデコーダの構成例］
　図１６は、本技術の第１の実施の形態におけるアドレスデコーダ４７０Ｌの一構成例を示すブロック図である。このアドレスデコーダ４７０Ｌは、ＡＮＤ回路４７１Ｌ＿００～４７１Ｌ＿０ｉ（ｉは整数）と、４７１Ｌ＿１０～４７１Ｌ＿１ｉと、・・・４７１Ｌ＿（Ｒ－１）０～４７１Ｌ＿（Ｒ－１）（Ｃ－１）とを備える。ここで、「Ｒ」は、クラスタ４００＿ｍの担当する左側の画素２１Ｌの総行数であり「Ｃ」は総列数である。なお、Ｒ×Ｃ＝（Ｋ＋１）となる。
　例えば、ＡＮＤ回路４７１Ｌ＿００はクラスタ４００＿ｍが担当する（Ｋ＋１）個の画素２１Ｌ＿００～２１Ｌ＿（Ｒ－１）（Ｃ－１）のうち０行０列目の画素２１Ｌ＿００を指定（選択）する信号（ＷＯＲＤ信号）を生成する回路となる。また、ＡＮＤ回路４７１Ｌ＿１０は１行０列目の画素２１Ｌ＿１０を指定するＷＯＲＤ信号を生成する回路となる。なお、この行列の番号は、各クラスタの担当する（Ｋ＋１）個の画素２１Ｌ毎に設定される。
　同様に、データ記憶部２１２Ｌ＿００は、０行０列目の画素２１Ｌ＿００に対応し、データ記憶部２１２Ｌ＿１０は、１行０列目の画素２１Ｌ＿１０に対応する。また、ＳＩＧ００［Ｎ：０］は、データ記憶部２１２Ｌ＿００のラッチ回路２１４＿０～２１４＿Ｎに記憶（ラッチ）されたデジタル信号ＳＩＧ［Ｎ：０］のデータを示す。また、ＳＩＧ１０［Ｎ：０］は、データ記憶部２１２Ｌ＿１０のラッチ回路２１４＿０～２１４＿Ｎに記憶されたデジタル信号ＳＩＧ［Ｎ：０］のデータを示す。
　以下、ＡＮＤ回路４７１Ｌ＿００～４７１Ｌ＿（Ｒ－１）（Ｃ－１）は、区別する必要が無い場合に、単に「ＡＮＤ回路４７１Ｌ」と称す。また、データ記憶部２１２Ｌ＿００～２１２Ｌ＿（Ｒ－１）（Ｃ－１）は、左側の画素２１Ｌ＿００～２１Ｌ＿（Ｒ－１）（Ｃ－１）に対応するデータ記憶部２１２であり、区別する必要が無い場合に、単に「データ記憶部２１２Ｌ」と称す。
　ＡＮＤ回路４７１Ｌは、第１～第（Ｐ＋１）の入力端子と１個の出力端子とを有する。第１～第（Ｐ＋１）の入力端子はアドレスバッファ４５０に接続され、出力端子はデータ記憶部２１２Ｌのラッチ制御回路２１３に接続されている。
　第１～第（Ｐ＋１）の入力端子には、ビット信号ＡＤＲ［０］～ＡＤＲ［Ｐ］と、これらの反転信号ｘＡＤＲ［０］～ｘＡＤＲ［Ｐ］とのうちから、いずれか（Ｐ＋１）個のビット信号が入力される。
　例えば、第１～第（Ｐ＋１）の入力端子に、ビット信号ＡＤＲ［０］～ＡＤＲ［Ｐ－１］と、信号ｘＡＤＲ［Ｐ］を入力して、これら入力信号の論理積演算の結果によって、担当する（Ｋ＋１）個の画素２１Ｌのうちの１つの画素２１Ｌを指定する。
　また、例えば、第１～第（Ｐ＋１）の入力端子には、ビット信号ＡＤＲ［０］～ＡＤＲ［Ｐ］と、信号ｘＡＤＲ［０］～ｘＡＤＲ［Ｐ］との両者の同じビット位置の信号についてはいずれか一方を入力する。
　即ち、第１の入力端子にＡＤＲ［０］又はｘＡＤＲ［０］を入力し、第２の入力端子にＡＤＲ［１］又はｘＡＤＲ［１］を入力し、・・・、第（Ｐ＋１）の入力端子にＡＤＲ［Ｐ］又はｘＡＤＲ［Ｐ］を入力する。このように、第（ｐ＋１）の入力端子には、ＡＤＲ［ｐ］及びｘＡＤＲ［ｐ］のうちいずれか一方が入力される。
　このような入力の組合せにより、それぞれ異なる組合せとなる入力信号がＡＮＤ回路４７１Ｌ＿００～４７１Ｌ＿（Ｒ－１）（Ｃ－１）の第１～第（Ｐ＋１）の入力端子に入力されるように構成されている。なお、この組合せは、アドレスデコーダ４７０Ｒの有するＡＮＤ回路４７１Ｒ＿００～４７１Ｒ＿（Ｒ－１）（Ｃ－１）も含めた上でそれぞれが異なる組合せとなるように構成されている。
　これにより、ＭＣＬＫに同期して刻々変化するＡＤＲ［Ｐ：０］の入力に応じて、（Ｋ＋１）個の画素２１Ｌ及び（Ｋ＋１）個の画素２１Ｒにそれぞれ対応するＡＮＤ回路４７１Ｌ及び４７１Ｒのうち、いずれか１つのみがＨｉｇｈレベルの信号を出力する。そして、残りのＡＮＤ回路４７１Ｌ及び４７１ＲはＬｏｗレベルの信号を出力する。これら出力信号は、データ記憶部２１２Ｌ＿００～２１２Ｌ＿（Ｒ－１）（Ｃ－１）及びデータ記憶部２１２Ｒ＿００～２１２Ｒ＿（Ｒ－１）（Ｃ－１）のラッチ制御回路２１３にＷＯＲＤ信号として入力される。
　なお、アドレスデコーダ４７０Ｒについては、対応する画素がクラスタ４００＿ｍの担当する右側の（Ｋ＋１）個の画素２１Ｒとなる点が異なるのみで回路構成はアドレスデコーダ４７０Ｌと同様となる。即ち、アドレスデコーダ４７０Ｌの各構成部、各信号及びローカルビット線に付された左側を示す「Ｌ」を、右側を示す「Ｒ」に置換した構成と同様となる。
　なお、アドレスデコーダ４７０Ｌ及び４７０Ｒは、図９で説明した機能を持つのであれば、図１６に例示した回路に限定されない。
　［Ｒ／Ｗバッファの構成例］
　図１７は、本技術の第１の実施の形態におけるＲ／Ｗバッファ４８０Ｌの一構成例を示すブロック図である。以下、このＲ／Ｗバッファ４８０Ｌのローカルビット線ＬＢＬＬに接続された端子をＲ_ＩＯとし、トライステートバッファ４４０の出力端子に接続された端子をＷ_ＩＯとする。
　このＲ／Ｗバッファ４８０Ｌは、インバータ４８１及び４９０と、ＮＡＮＤゲート４８２と、ＮＯＲゲート４８３と、ＰＭＯＳトランジスタ４８４、４８６、４８７及び４９１と、ＮＭＯＳトランジスタ４８５、４８８及び４８９とを備える。
　インバータ４８１は、ライトイネーブル信号ＷＥＮを反転してＮＯＲゲート４８３に出力するものである。ＮＡＮＤゲート４８２は、ライトイネーブル信号ＷＥＮと、端子Ｗ_ＩＯからの入力ビットとの否定論理積をＰＭＯＳトランジスタ４８４のゲートに出力するものである。ＮＯＲゲート４８３は、インバータ４８１からの信号と端子Ｗ_ＩＯからの入力ビットとの否定論理和をＮＭＯＳトランジスタ４８５のゲートに出力するものである。
　ＰＭＯＳトランジスタ４８４及びＮＭＯＳトランジスタ４８５は、電源と接地端子との間において直列に接続されている。また、ＰＭＯＳトランジスタ４８４及びＮＭＯＳトランジスタ４８５の接続点が、端子Ｒ_ＩＯと、ＰＭＯＳトランジスタ４８７及びＮＭＯＳトランジスタ４８８のそれぞれのゲートとに接続されている。
　インバータ４９０は、リードイネーブル信号ＲＥＮＬを反転してＰＭＯＳトランジスタ４８６のゲートに出力するものである。
　ＰＭＯＳトランジスタ４８６及び４８７とＮＭＯＳトランジスタ４８８及び４８９とは、電源と接地端子との間において直列に接続されている。また、ＮＭＯＳトランジスタ４８９のゲートには、リードイネーブル信号ＲＥＮＬが入力される。
　上述の構成により、Ｒ／Ｗバッファ４８０Ｌは、リードイネーブル信号ＲＥＮＬに従って端子Ｒ_ＩＯから読み出されたビットを反転して端子Ｗ_ＩＯから出力する。また、Ｒ／Ｗバッファ４８０Ｌは、ライトイネーブル信号ＷＥＮに従って端子Ｗ_ＩＯから入力されたビットを端子Ｒ_ＩＯから出力する。
　ＰＭＯＳトランジスタ４９１は、アドレスバッファ４５０からのビット信号ＡＤＲ［ｒ］を反転した信号ｘＡＤＲ［ｒ］に従って、ローカルビット線ＬＢＬＬをプリチャージするものである。ここで、ＡＤＲ［ｒ］は、ローカルビット線ＬＢＬＬのプリチャージを指示する信号も兼ねており、例えば、ローカルビット線ＬＢＬＬを介してビットを読み出す直前にプリチャージが指示される。これにより、ラッチ回路２１４からローカルビット線ＬＢＬＬへ信号を出力する際に、ラッチ回路２１４内部の初期電圧が変動し、ローカルビット線ＬＢＬＬの信号が上書きされることを防止することができる。また、ラッチ回路２１４の面積を最小化することができる。
　なお、Ｒ／Ｗバッファ４８０Ｒについては、対応する画素がクラスタ４００＿ｍが担当する右側の画素２１Ｒとなる点と、ＰＭＯＳトランジスタ４９１に入力される信号がビット信号ＡＤＲ［ｒ］となる点とが異なるのみで回路構成はＲ／Ｗバッファ４８０Ｌと同様となる。即ち、各信号やビット線に付された左側を示す「Ｌ」を右側を示す「Ｒ」に置換した構成と同様となる。
　なお、Ｒ／Ｗバッファ４８０Ｌ及び４８０Ｒは、図９で説明した機能を持つのであれば、図１７に例示した回路に限定されない。
　［時刻コード転送部の動作例］
　まず、動作例を説明するためのより具体的な構成を説明する。
　図１８は、第１の実施の形態における時刻コード転送部２３の具体的な構成例を示すブロック図である。この時刻コード転送部２３は、クラスタ４００＿０、４００＿１及び４００＿２の３つのクラスタと、カウンタ４０１とを備える。以下、クラスタ４００＿０、４００＿１及び４００＿２を、単に「クラスタ０」、「クラスタ１」及び「クラスタ２」と称す。
　クラスタ０～２は、各々が、自身の左側の８個の画素２１Ｌと、右側の８個の画素２１Ｒとの計１６個の画素２１を担当の画素として割り当てられている（Ｋ＝７）。また、カウンタ４０１は、４ビットのアドレスデコード信号ＡＤＲ［３：０］（Ｐ＝３）を生成し、生成したＡＤＲ［３：０］をＭＣＬＫに同期させてクラスタ２に供給する。ここで、ＡＤＲ［３：０］のビットのうちＡＤＲ［２］（ｒ＝２）がリードイネーブル信号ＲＥＮとして設定されているとする。また、デジタル信号ＳＩＧ［Ｎ：０］のデジタルデータは４ビットのデータであるとする（Ｎ＝３）。
　図１９は、第１の実施形態におけるアドレスデコーダ４７０Ｌの具体的な構成例を示すブロック図であり、図２０は、第１の実施形態におけるアドレスデコーダ４７０Ｒの具体的な構成例を示すブロック図である。
　図１９及び図２０に示すように、アドレスデコーダ４７０Ｌは、４つの入力端子と１つの出力端子とを有するＡＮＤ回路４７１Ｌ＿００～４７１Ｌ＿０３及び４７１Ｌ＿１０～４７１Ｌ＿１３を備える。また、アドレスデコーダ４７０Ｒは、４つの入力端子と１つの出力端子とを有するＡＮＤ回路４７１Ｒ＿００～４７１Ｒ＿０３及び４７１Ｒ＿１０～４７１Ｒ＿１３を備える。
　以下、ＡＮＤ回路４７１Ｌ＿００～４７１Ｌ＿０３及び４７１Ｌ＿１０～４７１Ｌ＿１３は、「ＡＮＤ回路４７１Ｌ＿００～４７１Ｌ＿１３」と称す。また、ＡＮＤ回路４７１Ｒ＿００～４７１Ｒ＿０３及び４７１Ｒ＿１０～４７１Ｒ＿１３は、「ＡＮＤ回路４７１Ｒ＿００～４７１Ｒ＿１３」と称す。また、ＡＮＤ回路４７１Ｌ＿００～４７１Ｌ＿１３及びＡＮＤ回路４７１Ｒ＿００～４７１Ｒ＿１３を区別する必要が無い場合に、単に「ＡＮＤ回路４７１＿００～４７１＿１３」と称す。
　また、ＡＮＤ回路４７１Ｌ＿００～４７１Ｌ＿１３は、データ記憶部２１２Ｌ＿００～２１２Ｌ＿０３及び２１２Ｌ＿１０～２１２Ｌ＿１３のうち互いに末尾の番号が同じものに対応する。また、ＡＮＤ回路４７１Ｒ＿００～４７１Ｒ＿１３は、データ記憶部２１２Ｒ＿００～２１２Ｒ＿０３及び２１２Ｒ＿１０～２１２Ｒ＿１３のうち互いに末尾の番号が同じものに対応する。
　以下、データ記憶部２１２Ｌ＿００～２１２Ｌ＿０３及び２１２Ｌ＿１０～２１２Ｌ＿１３は、「データ記憶部２１２Ｌ＿００～２１２Ｌ＿１３」と称す。また、データ記憶部２１２Ｒ＿００～２１２Ｒ＿０３及び２１２Ｒ＿１０～２１２Ｒ＿１３は、「データ記憶部２１２Ｒ＿００～２１２Ｒ＿１３」と称す。
　データ記憶部２１２Ｌ＿００～２１２Ｌ＿１３は、画素２１Ｌ＿００～２１Ｌ＿０３及び２１Ｌ＿１０～２１Ｌ＿１３に対応するデータ記憶部であり、データ記憶部２１２Ｌ＿０～２１２Ｌ＿７に対応する。また、データ記憶部２１２Ｒ＿００～２１２Ｒ＿１３は、画素２１Ｒ＿００～２１Ｒ＿０３及び２１Ｒ＿１０～２１Ｒ＿１３に対応するデータ記憶部であり、データ記憶部２１２Ｒ＿０～２１２Ｒ＿７に対応する。
　以下、画素２１Ｌ＿００～２１Ｌ＿０３及び２１Ｌ＿１０～２１Ｌ＿１３は、「画素２１Ｌ＿００～２１Ｌ＿１３」と称し、画素２１Ｒ＿００～２１Ｒ＿０３及び２１Ｒ＿１０～２１Ｒ＿１３は、「画素２１Ｒ＿００～２１Ｒ＿１３」と称す。
　アドレスデコーダ４７０ＬのＡＮＤ回路４７１Ｌ＿００～４７１Ｌ＿１３のそれぞれの４つの入力端子には、ＡＤＲ［３：０］及びｘＡＤＲ［３：０］のビット信号のうちのいずれか４つが入力される。同様に、アドレスデコーダ４７０ＲのＡＮＤ回路４７１Ｒ＿００～４７１Ｒ＿１３のそれぞれの４つの入力端子には、ＡＤＲ［３：０］及びｘＡＤＲ［３：０］のビット信号のうちのいずれか４つが入力される。
　具体的に、アドレスデコーダ４７０ＬのＡＮＤ回路４７１Ｌ＿００の４つの入力端子には、ｘＡＤＲ［０］、ｘＡＤＲ［１］、ｘＡＤＲ［２］及びｘＡＤＲ［３］が入力される。この場合、ＡＤＲ［３：０］の４ビットの信号の全てがＬｏｗレベル（００００）となるときに出力信号がＨｉｇｈレベルとなって画素２１Ｌ＿００が指定されることになる。
　また、アドレスデコーダ４７０ＲのＡＮＤ回路４７１Ｒ＿００の４つの入力端子には、ｘＡＤＲ［０］、ｘＡＤＲ［１］、ＡＤＲ［２］及びｘＡＤＲ［３］が入力される。この場合、ＡＤＲ［３：０］の４ビットの信号のうちＡＤＲ［２］を除く信号が全てＬｏｗレベル（００１０）となるときに出力信号がＨｉｇｈレベルとなって画素２１Ｒ＿００が指定されることになる。
　即ち、アドレスデコーダ４７０Ｌでは、ＡＤＲ［２］がＬｏｗレベルのときに４つの入力が全てＨｉｇｈレベルとなり得る組み合わせが、ＡＮＤ回路４７１Ｌ＿００～４７１Ｌ＿１３に入力される。また、アドレスデコーダ４７０Ｒでは、ＡＤＲ［２］がＨｉｇｈレベルのときに４つの入力が全てＨｉｇｈレベルとなり得る組み合わせがＡＮＤ回路４７１Ｒ＿００～４７１Ｒ＿１３に入力される。これは、リードイネーブル信号ＲＥＮとしてＡＤＲ［２］が設定されているためである。
　上記構成により、クラスタ０～２は、画素２１Ｌ＿００～２１Ｌ＿１３のデータ記憶部２１２Ｌ＿００～２１２Ｌ＿１３からデジタル信号ＳＩＧ００［３：０］～ＳＩＧ０３［３：０］及びＳＩＧ１０［３：０］～ＳＩＧ１３［３：０］を読み出す。また、クラスタ０～２は、データ記憶部２１２Ｒ＿００～２１２Ｒ＿１３からデジタル信号ＳＩＧ００［３：０］～ＳＩＧ１３［３：０］を読み出す。
　図２１は、図１８～図２０の具体的構成においてクラスタとその担当画素との関係を示す概念図である。図２１に示すように、クラスタ０～２は、各々が自身の左側の２行４列の計８個の画素２１Ｌ＿００～２１Ｌ＿１３と、右側の２行４列の計８個の画素２１Ｒ＿００～２１Ｒ＿１３とを担当している。
　以下、各クラスタの担当する左側の１行目の画素２１Ｌ＿００～２１Ｌ＿０３に、１６進数で０～３の番号を付し、左側の２行目の画素２１Ｌ＿１０～２１Ｌ＿１３に８～Ｂの番号を付す。一方、アドレスデコーダ４７０Ｒの担当する右側の１行目の画素２１Ｒ＿００～２１Ｒ＿０３に、１６進数で４～７の番号を付し、右側の２行目の画素２１Ｒ＿１０～２１Ｒ＿１３にＣ～Ｆの番号を付す。そして、各クラスタの担当する１６個の画素を画素２１＿０～２１＿Ｆと称す。また、画素２１＿０～２１＿Ｆのラッチ回路２１４＿０～２１４＿３に記憶されたデジタル信号ＳＩＧ００［３：０］～ＳＩＧ１３［３：０］を、「デジタル信号ＳＩＧ０［３：０］～ＳＩＧＦ［３：０］」と称す。
　図２２は、図１８～図２０の具体的構成例の動作例を示すタイミングチャートである。また、図２３は、図２２に示す動作例においてデータ出力状態の一例を示すタイミングチャートである。なお、図２３において、出力部２８のＳＲＡＭ２８ａの格納データを示す番号は、画素２１に付した１６進数の番号に対応する（図２１を参照）。また、図２２及び図２３において、信号の末尾に付された０はクラスタ０の信号を示し、１はクラスタ１の信号を示す。なお、図２２及び図２３では、クラスタ２の信号は省略されている。
　図２２に示すように、時刻Ｔ１において、垂直駆動回路２７からクラスタ０にＨｉｇｈレベルの開始指示信号ＳＥＴＩＮ０が入力されたとする。これにより、クラスタ０のアービトレーション回路４２０内のＮＯＲ回路４９６の出力端子からＤＦＦ４２９のＤ端子にＨｉｇｈレベルの信号が入力される。これは、ＮＯＲ回路４９６の入力端子の１つに入力されるリセット信号ＲＳＴ０の初期値がＬｏｗレベルであるためである。この状態でＤＦＦ４２９のクロック端子にＭＣＬＫが入力されると、時刻Ｔ２において、ＤＦＦ４２９のＱ端子からはＨｉｇｈレベルのＳＥＬＥＣＴＥＤ０が出力される。
　ＳＥＬＥＣＴＥＤ０がＨｉｇｈレベルとなる状態は、クラスタ０がデジタル信号ＳＩＧ［３：０］の読出動作及び転送動作を行うクラスタとして選択された状態を示す。このＳＥＬＥＣＴＥＤ０は、アービトレーション回路４２０の初段のＮＯＲ回路４９５にも入力されるため、ＳＥＬＥＣＴＥＤ０がＨｉｇｈレベルになった後は、開始指示信号ＳＥＴＩＮ０がＬｏｗレベルになっても、ＤＦＦ４２９のＱ端子(=ＳＥＬＥＣＴＥＤ０)はＨｉｇｈレベルを出し続けることになる。
　一方、クラスタ１及び２は、ＳＥＬＥＣＴＥＤ１及びＳＥＬＥＣＴＥＤ２（図示略）がＬｏｗレベルとなっているため、トライステートバッファ４４０＿０～４４０＿３が有効となる。そのため、これらのＤＦＦ４３０＿０～４３０＿３は、トライステートバッファ４４０＿０～４４０＿３を介して入力された入力信号Ｄｉｎ［３：０］を、ＭＣＬＫに同期させてビット単位で出力部２８側のクラスタに転送するシフトレジスタの動作を行う。
　即ち、クラスタ２のＤＦＦ４３０＿０～４３０＿３は、ＭＣＬＫの入力に応じてカウンタ４０１から入力されたＡＤＲ［３：０］をクラスタ１に順次転送する。更に、クラスタ１のＤＦＦ４３０＿０～４３０＿３は、ＭＣＬＫの入力に応じてクラスタ２から入力されたＡＤＲ［３：０］をクラスタ０に順次転送する。
　また、クラスタ０では、ＳＥＬＥＣＴＥＤ０がＨｉｇｈレベルであるため、アドレスバッファ４５０＿０～４５０＿３、Ｒ／Ｗバッファ４８０Ｌ＿０～４８０Ｌ＿３及び４８０Ｒ＿０～４８０Ｒ＿３が有効となる。この状態では、クラスタ２からクラスタ１を経由して順次転送されてきたＡＤＲ［３：０］がアドレスバッファ４５０＿０～４５０＿３を通じて、ＡＤＲ［３：０］及びｘＡＤＲ［３：０］となってアドレスデコーダ４７０Ｌ及び４７０Ｒに転送される。これにより、画素２１＿０～２１＿Ｆのうち、ＡＤＲ［３：０］の示すアドレスに対応する画素２１が指定（選択）される。これは、従来のＷＯＲＤ信号に相当する信号であるＡＤＲ［３：０］が、出力部２８へのデータ転送クロックであるＭＣＬＫと同期した信号であることを示す。このことは、リードイネーブル信号ＲＥＮに相当するＡＤＲ［２］及びｘＡＤＲ［２］についても同様となる。
　また、クラスタ０ではＳＥＬＥＣＴＥＤ０がＨｉｇｈレベルであるため、ＲＥＮコントロール回路４６０Ｌ及び４６０Ｒも有効となる。そして、ＲＥＮコントロール回路４６０Ｌは、ＡＤＲ［２］がＬｏｗレベルのときにＨｉｇｈレベルのリードイネーブル信号ＲＥＮＬをＲ／Ｗバッファ４８０Ｌ＿０～４８０Ｌ＿３に供給する。これにより、Ｒ／Ｗバッファ４８０Ｌ＿０～４８０Ｌ＿３の読出動作が許可された状態となる。そして、アドレスデコーダ４７０Ｌで指定された画素２１Ｌに対応するデータ記憶部２１２Ｌのラッチ回路２１４＿０～２１４＿３からデジタル信号［３：０］がローカルビット線ＬＢＬＬ［０］～［３］を介して読み出される。図２３に示す例では、最初に左側の画素２１＿０が指定され、画素２１＿０に対応するデータ記憶部２１２Ｌ＿００のラッチ回路２１４＿０～２１４＿３からデジタル信号ＳＩＧ０［３：０］が読み出される。
　クラスタ０のＤＦＦ４３０＿０～４３０＿３は、ＭＣＬＫの入力に応じて、読み出された（セットアップされた）デジタル信号ＳＩＧ０［３：０］を出力部２８に転送する。なお、この転送のタイミングで右側の次の画素２１＿４からのデジタル信号ＳＩＧ４［３：０］の読出しが行われる。
　一方、ＲＥＮコントロール回路４６０Ｒは、ｘＡＤＲ［２］がＬｏｗレベルのときにＨｉｇｈレベルのリードイネーブル信号ＲＥＮＲをＲ／Ｗバッファ４８０Ｒ＿０～４８０Ｒ＿３に供給する。これにより、Ｒ／Ｗバッファ４８０Ｒ＿０～４８０Ｒ＿３の読出動作が許可された状態となる。そして、アドレスデコーダ４７０Ｒで指定された画素２１Ｒに対応するデータ記憶部２１２Ｒのラッチ回路２１４＿０～２１４＿３からデジタル信号ＳＩＧ［３：０］がローカルビット線ＬＢＬＲ［０］～［３］を介して読み出される。図２３に示す例では、最初に右側の画素２１＿４が指定され、画素２１＿４に対応するデータ記憶部２１２Ｒ＿００のラッチ回路２１４＿０～２１４＿３からデジタル信号ＳＩＧ４［３：０］が読み出される。
　クラスタ０のＤＦＦ４３０＿０～４３０＿３は、ＭＣＬＫの入力に応じて、読み出されたデジタル信号ＳＩＧ４［３：０］を出力部２８に転送する。なお、この転送のタイミングで左側の次の画素２１＿１からのデジタル信号ＳＩＧ１［３：０］の読出しが行われる。
　図２２及び図２３に示す動作例では、ＡＤＲ［２］は、ＭＣＬＫに同期してＨｉｇｈレベルとＬｏｗレベルとを交互に繰り返し出力する信号となっている。そして、ＡＤＲ［２］から生成されたリードイネーブル信号ＲＥＮＬもＭＣＬＫに同期してＨｉｇｈレベルとＬｏｗレベルとを交互に繰り返し出力する信号となっている。また、ｘＡＤＲ［２］から生成されたリードイネーブル信号ＲＥＮＲは、リードイネーブル信号ＲＥＮＬを反転した信号となっている。
　即ち、リードイネーブル信号ＲＥＮＬがＨｉｇｈレベル（ＡＤＲ［２］がＬｏｗレベル）のときは画素２１Ｌからデジタル信号ＳＩＧ［３：０］が読み出される。一方、リードイネーブル信号ＲＥＮＲがＨｉｇｈレベル（ｘＡＤＲ［２］がＬｏｗレベル）のときは画素２１Ｒからデジタル信号ＳＩＧ［３：０］が読み出される。そのため、左右の画素２１Ｌ及び２１Ｒからデジタル信号ＳＩＧ［３：０］を交互に順に読み出すと共に転送する動作が繰り返されることになる。これにより、図２３に示す順番で画素２１＿０～２１＿Ｆからデジタル信号ＳＩＧ０［３：０］～ＳＩＧＦ［３：０］が読み出されると共に出力部２８のＳＲＡＭ２８ａへと転送される。
　以上説明した読出動作及び転送動作を、ＡＤＲ［３：０］が全てＨｉｇｈレベル（１１１１）となるまで繰り返し行う。これにより、クラスタ０の担当する画素２１＿０～２１＿Ｆからのデジタル信号ＳＩＧ０［３：０］～ＳＩＧＦ［３：０］の読出動作及び転送動作が終了する。
　ここで、クラスタ０のアービトレーション回路４２０は、図２２に示すように、ＡＤＲ［３：０］が全てＨｉｇｈレベル（１１１１）となる１クロック前の時点である、ＡＤＲ［２］のみがＬｏｗレベルとなる時刻Ｔ３にて、ＡＮＤ回路４９４の出力がＨｉｇｈレベルとなる。即ち、時刻Ｔ３にて、Ｈｉｇｈレベルの開始指示信号ＳＥＴＯＵＴ０がクラスタ１に出力される。このＨｉｇｈレベルの開始指示信号ＳＥＴＯＵＴ０は、開始指示信号ＳＥＴＩＮ１としてクラスタ１のアービトレーション回路４２０に入力される。
　その後、時刻Ｔ４にて、ＡＤＲ［３：０］が全てＨｉｇｈレベルになると、クラスタ０のアービトレーション回路４２０内のＡＮＤ回路４９３から出力されるリセット信号ＲＳＴ０がＨｉｇｈレベルとなってＳＥＬＥＣＴＥＤ０がＬｏｗレベルとなる。
　クラスタ１は、自身のアービトレーション回路４２０にＨｉｇｈレベルの開始指示信号ＳＥＴＩＮ１（ＳＥＴＯＵＴ０）が入力されると、時刻Ｔ４にて、上記クラスタ０と同様にＳＥＬＥＣＴＥＤ１がＨｉｇｈレベルとなる。これにより、クラスタ１は、デジタル信号ＳＩＧの読出動作及び転送動作を行うクラスタとして選択された状態となる。
　一方、クラスタ２は、ＳＥＬＥＣＴＥＤ２がＬｏｗレベルとなっており、ＤＦＦ４３０＿０～４３０＿３は、ＭＣＬＫの入力に応じてカウンタ４０１からのＡＤＲ［３：０］をビット単位でクラスタ１に順次転送する。
　これにより、クラスタ１は、上記クラスタ０と同様の動作にて自身の担当する画素２１＿０～２１＿Ｆからデジタル信号ＳＩＧ０［３：０］～ＳＩＧＦ［３：０］を順次読み出す。クラスタ１のＤＦＦ４３０＿０～４３０＿３は、ＭＣＬＫの入力に応じて、順次読み出された（セットアップされた）デジタル信号ＳＩＧ０［３：０］～ＳＩＧＦ［３：０］をクラスタ０に順次転送する。
　また、クラスタ０は、ＳＥＬＥＣＴＥＤ０がＬｏｗレベルとなっているため、トライステートバッファ４４０＿０～４４０＿３が有効となる。従って、クラスタ０のＤＦＦ４３０＿０～４３０＿３は、クラスタ１から順次転送されてきたデジタル信号ＳＩＧ０［３：０］～ＳＩＧＦ［３：０］をＭＣＬＫの入力に応じて出力部２８に転送する。
　このような読出動作及びクラスタ０を中継した転送動作を、ＡＤＲ［３：０］が全てＨｉｇｈレベル（１１１１）となるまで繰り返し行うことで、クラスタ１の担当する画素２１＿０～２１＿Ｆに対応するデータ記憶部２１２からのデジタル信号ＳＩＧ０［３：０］～ＳＩＧＦ［３：０］の読出動作及び転送動作が終了する。
　なお、クラスタ０のときと同様に、ＡＤＲ［３：０］が全てＨｉｇｈレベル（１１１１）となる１つ前の時点である、ＡＤＲ［２］のみがＬｏｗレベルとなる時刻Ｔ５にて、ＡＮＤ回路４９４の出力がＨｉｇｈレベルとなる。即ち、時刻Ｔ５にて、Ｈｉｇｈレベルの開始指示信号ＳＥＴＯＵＴ１がクラスタ２に出力される。このＨｉｇｈレベルの開始指示信号ＳＥＴＯＵＴ１は、開始指示信号ＳＥＴＩＮ２としてクラスタ２のアービトレーション回路４２０に入力される。
　これにより、クラスタ２は、ＳＥＬＥＣＴＥＤ２がＨｉｇｈレベルとなり、デジタル信号ＳＩＧの読出動作及び転送動作を行うクラスタとして選択された状態となる。
　以降の動作は、読出したデジタル信号ＳＩＧ０［３：０］～ＳＩＧＦ［３：０］を、クラスタ１及び０を中継して出力部２８に転送する以外は、上記クラスタ０及び１の動作と同様となるので記載を省略する。
　図２４は、クラスタを用いた転送においてリードイネーブル信号ＲＥＮ及びＡＤＲ［３：０］をＭＣＬＫと非同期に転送した場合の動作例を示すタイミングチャートである。
　ここで、クラスタを用いた転送には、ＤＦＦ３４０の上記ＭＣＬＫに同期した転送動作の前に、デジタル信号ＳＩＧ［３：０］をクラスタ（ＤＦＦ３４０）にセットアップする動作が必要となる。しかし、非同期とした場合、このセットアップ動作とＭＣＬＫによる転送動作とが重なってしまう場合があり、重なった場合に信号の衝突が起きてしまう。そのため、セットアップが完了する（転送を開始する）までの待ち時間に、十分なマージンを確保する必要がある。
　例えば、図２４に示すように、リードイネーブル信号ＲＥＮの前後にＭＣＬＫを停止する期間３クロック（以下、クロックを「ＣＬＫ」と称す）を設けることで衝突を回避する方法がある。
　上記説明した本技術の第１の実施の形態のようにＭＣＬＫの停止期間が全く必要ない場合の転送期間は、例えばクラスタが３つの場合、２ＣＬＫ＋３ＣＬＫ×１６画素＝５０ＣＬＫである。なお、最初に加算している２ＣＬＫ分は、動作開始時にクラスタ０までＡＤＲ［３：０］を転送する分のＣＬＫとなる。また、セットアップと転送に３ＣＬＫが必要となる。これに対して、図２４に示すように、３ＣＬＫ分のＭＣＬＫの停止を加味すると（３ＣＬＫ＋３ＣＬＫ）×１６画素＝９６ＣＬＫとなり、約２倍の転送期間が必要となる。なお、図２４に示す例では、リードイネーブル信号ＲＥＮ及びＷＯＲＤ信号を各クラスタに同時に供給する構成となる。
　［第１の実施の形態の効果］
　本技術の第１の実施の形態によれば、画素２１からのデジタル信号ＳＩＧ［Ｎ：０］の読出しを制御する制御信号であるＡＤＲ［Ｐ：０］を、ＭＣＬＫに同期させて読出動作を行う回路（読出回路）に転送することが可能である。更に、リードイネーブル信号ＲＥＮＬ及びＲＥＮＲを、ＭＣＬＫに同期させて読出回路に転送することが可能である。ここで、読出回路は、アドレスバッファ４５０、ＲＥＮコントロール回路４６０Ｌ及び４６０Ｒ、アドレスデコーダ４７０Ｌ及び４７０Ｒ並びにＲ／Ｗバッファ４８０Ｌ及び４８０Ｒが該当する。
　これにより、非同期とした場合と比較して、画素２１からのデジタル信号ＳＩＧ［Ｎ：０］の読出し、及び読出したデジタル信号ＳＩＧ［Ｎ：０］の出力部２８への転送をより高速に行うことが可能となる。
　また、本技術の第１の実施の形態によれば、ＡＤＲ［Ｐ：０］のビット信号ＡＤＲ［０］～ＡＤＲ［Ｐ］のうちの１つであるＡＤＲ［ｒ］及びその反転信号ｘＡＤＲ［ｒ］からリードイネーブル信号ＲＥＮＬ及びＲＥＮＲを生成するようにした。これにより、リードイネーブル信号ＲＥＮＬ及びＲＥＮＲを簡易にＭＣＬＫに同期させて転送することが可能になると共に、別途リードイネーブル信号ＲＥＮＬ及びＲＥＮＲを生成する回路を設ける必要が無いため構成を簡易にすることが可能となる。その結果、回路面積の縮小等が可能となる。
　また、本技術の第１の実施の形態によれば、時刻コード転送部２３では、ビット毎に、左側の画素データを転送するローカルビット線ＬＢＬＬと、右側の画素データを転送するローカルビット線ＬＢＬＲとを個別に配線するようにした。
　これにより、左側の画素データの読出しが完了するタイミングの前に右側の画素データのＲ／Ｗバッファ４８０Ｒへの転送を開始することが可能である。その結果、画素データの読出しをより高速に行うことが可能となる。
　［変形例］
　上記第１の実施の形態では、アドレスデコード信号ＡＤＲ［３：０］のビット信号のうちＡＤＲ［２］及びその反転信号ｘＡＤＲ［２］からリードイネーブル信号ＲＥＮＬ及びＲＥＮＲを生成する動作例を説明したが、この変形例では、ＡＤＲ［１］及びその反転信号ｘＡＤＲ［１］からリードイネーブル信号ＲＥＮＬ及びＲＥＮＲを生成する点が第１の実施の形態と異なる。
　図２５は、図２２に示す動作例において、ＡＤＲ［１］及びｘＡＤＲ［１］からリードイネーブル信号ＲＥＮＬ及びＲＥＮＲを生成した場合のデータ出力状態の一例を示すタイミングチャートである。以下、リードイネーブル信号ＲＥＮＬ及びＲＥＮＲを、単に「ＲＥＮＬ」及び「ＲＥＮＲ」と称する場合がある。
　図２２に示すように、ＡＤＲ［１］は、４ＣＬＫ毎にＬｏｗレベルとＨｉｇｈレベルとが交互に繰り返される信号である。変形例では、この信号からＲＥＮＬを生成する。また、ＡＤＲ［１］を反転したｘＡＤＲ［１］からＲＥＮＲを生成する。更に、アドレスデコーダ４７０Ｌ及び４７０Ｒの各ＡＮＤ回路４７１Ｌ及び４７１Ｒの入力信号の組み合わせを、図１９及び図２０の示す構成から変更する。
　具体的に、ＡＮＤ回路４７１Ｌ＿００～４７１Ｌ＿１３に対しては、ＡＤＲ［１］がＬｏｗレベルのときに４つの入力が全てＨｉｇｈレベルとなり得る組み合わせを入力する。また、ＡＮＤ回路４７１Ｒ＿００～４７１Ｒ＿１３に対しては、ｘＡＤＲ［１］がＬｏｗレベルのときに４つの入力が全てＨｉｇｈレベルとなり得る組み合わせを入力する。
　また、アービトレーション回路４２０のＡＮＤ回路４９４の入力についても、ＡＤＲ［３：０］のビット信号のうちＡＤＲ［１］を除く残りの信号を入力する構成に変更する。
　また、クラスタ０～２の各回路に入力されていたＡＤＲ［２］及びｘＡＤＲ［２］をＡＤＲ［１］及びｘＡＤＲ［１］に変更する。
　以上の構成により、ＲＥＮＬがＨｉｇｈレベル（ＡＤＲ［１］がＬｏｗレベル）となる最初の４ＣＬＫで左側の０行目の画素２１＿０～２１＿３のデータ記憶部２１２Ｌ＿００～２１２Ｌ＿０３からデジタル信号ＳＩＧ０［３：０］～ＳＩＧ３［３：０］を読み出すことが可能である。更に、続くＲＥＮＲがＨｉｇｈレベル（ｘＡＤＲ［１］がＬｏｗレベル）となる４ＣＬＫで右側の０行目の画素２１＿４～２１＿７のデータ記憶部２１２Ｒ＿００～２１２Ｒ＿０３からデジタル信号ＳＩＧ４［３：０］～ＳＩＧ７［３：０］を読み出すことが可能である。更に、続くＲＥＮＬがＨｉｇｈレベル（ＡＤＲ［１］がＬｏｗレベル）となる４ＣＬＫで左側の１行目の画素２１＿８～２１＿Ｂのデータ記憶部２１２Ｌ＿１０～２１２Ｌ＿１３からからデジタル信号ＳＩＧ８［３：０］～ＳＩＧＢ［３：０］を読み出すことが可能である。最後に、続くＲＥＮＲがＨｉｇｈレベル（ｘＡＤＲ［１］がＬｏｗレベル）となる４ＣＬＫで右側の１行目の画素２１＿Ｃ～２１＿Ｆのデータ記憶部２１２Ｒ＿１０～２１２Ｒ＿１３からデジタル信号ＳＩＧＣ［３：０］～ＳＩＧＦ［３：０］を読み出すことが可能である。
　なお、ＡＤＲ［１］及びｘＡＤＲ［１］からＲＥＮＬ及びＲＥＮＲを生成する構成を説明したが、この構成に限らず、ＡＤＲ［０］及びｘＡＤＲ［０］、ＡＤＲ［３］及びｘＡＤＲ［３］などＡＤＲ［３：０］の他のビットの信号及びその反転信号からＲＥＮＬ及びＲＥＮＲを生成する構成としてもよい。また、本変形例では、４ビットのアドレスデコード信号を例に挙げて説明したが、５ビット以上又は３ビット以下のアドレスデコード信号の任意のビットからリードイネーブル信号ＲＥＮを生成してもよい。
　［第１の実施の形態の変形例の効果］
　本技術の第１の実施の形態の変形例によれば、ＡＤＲ［１］及びｘＡＤＲ［１］からリードイネーブル信号ＲＥＮＬ及びＲＥＮＲを生成する構成としたので、クラスタの担当する左右の複数の画素について、０行０列から行毎に且つ画素の並び順にデジタル信号ＳＩＧを読み出すことが可能となる。これにより、出力部２８側で画素の順番を並び替える等の処理が不要となるので出力部２８での処理時間を短縮することが可能となる。
　＜２．第２の実施の形態＞
　上記第１の実施の形態では、アドレスデコード信号ＡＤＲ［Ｐ：０］とリードイネーブル信号ＲＥＮＬ及びＲＥＮＲとを、ＭＣＬＫに同期させて各クラスタの読出回路に転送していた。この第２の実施の形態では、アドレスデコード信号ＡＤＲ［Ｐ：０］をＭＣＬＫに同期させて転送し、リードイネーブル信号ＲＥＮＬ及びＲＥＮＲを別途非同期で転送する点において第１の実施の形態と異なる。
　図２６は、本技術の第２の実施の形態における時刻コード転送部２３の一構成例を示すブロック図である。この第２の実施の形態の時刻コード転送部２３は、垂直駆動回路２７からＭＣＬＫとは非同期でリードイネーブル信号ＲＥＮ（ＲＥＮＬ及びＲＥＮＲ）がクラスタ４００＿０～４００＿Ｍに供給される点において第１の実施の形態と異なる。
　図２７は、本技術の第２の実施の形態におけるクラスタ４００＿ｍの一構成例を示すブロック図である。この第２の実施の形態のクラスタ４００＿ｍは、ＲＥＮコントロール回路４６０Ｌ及び４６０Ｒを備えていない点において第１の実施の形態と異なる。加えて、Ｒ／Ｗバッファ４８０Ｌ及び４８０Ｒに、垂直駆動回路２７からのリードイネーブル信号ＲＥＮＬ及びＲＥＮＲが供給されている点において第１の実施の形態と異なる。
　以上の構成によって、アドレスデコード信号ＡＤＲ［Ｐ：０］は、ＭＣＬＫに同期して各クラスタ４００に転送されると共に、各クラスタ４００のアドレスバッファ４５０に転送される。一方、リードイネーブル信号ＲＥＮＬ及びＲＥＮＲは、ＭＣＬＫとは非同期で各クラスタのＲ／Ｗバッファ４８０Ｌ及び４８０Ｒに転送される。
　［第２の実施の形態の効果］
　本技術の第２の実施の形態によれば、画素２１からのデジタル信号ＳＩＧ［Ｎ：０］の読出しを制御する制御信号であるＡＤＲ［Ｐ：０］をＭＣＬＫに同期させて読出回路に転送することが可能である。ここで、読出回路は、アドレスバッファ４５０、アドレスデコーダ４７０Ｌ及び４７０Ｒ並びにＲ／Ｗバッファ４８０Ｌ及び４８０Ｒが該当する。
　これにより、ＡＤＲ［Ｐ：０］をＭＣＬＫと非同期に転送した場合と比較して、画素２１からのデジタル信号ＳＩＧ［Ｎ：０］の読出し、及び読出したデジタル信号ＳＩＧ［Ｎ：０］の出力部２８への転送をより高速に行うことが可能となる。また、第１の実施の形態よりは読出速度は低下するが、ＲＥＮコントロール回路４６０Ｌ及び４６０Ｒを不要とできるので、時刻コード転送部２３のレイアウト面積を低減することが可能となる。
　＜３．第３の実施の形態＞
　上記第１の実施の形態では、アドレスデコード信号ＡＤＲ［Ｐ：０］とリードイネーブル信号ＲＥＮＬ及びＲＥＮＲとを、ＭＣＬＫに同期させて各クラスタの読出回路に転送していた。この第３の実施の形態では、リードイネーブル信号ＲＥＮＬ及びＲＥＮＲをＭＣＬＫに同期させて転送し、アドレスデコード信号ＡＤＲ［Ｐ：０］を別途非同期で転送する点において第１の実施の形態と異なる。
　図２８は、本技術の第３の実施の形態における時刻コード転送部２３の一構成例を示すブロック図である。この第３の実施の形態の時刻コード転送部２３は、垂直駆動回路２７からＭＣＬＫとは非同期でアドレスデコード信号ＡＤＲ［Ｐ：０］がクラスタ４００＿０～４００＿Ｍに供給される点において第１の実施の形態と異なる。加えて、第１の実施の形態のカウンタ４０１に代えて、リードイネーブル信号ＲＥＮＬ及びＲＥＮＲを生成するカウンタ４０２を備える点において第１の実施の形態と異なる。
　第３の実施の形態のカウンタ４０２は、上記第１の実施の形態のＡＤＲ［ｒ］及びｘＡＤＲ［ｒ］と同様のリードイネーブル信号ＲＥＮＬ及びＲＥＮＲを生成する。そして、生成したリードイネーブル信号ＲＥＮＬ及びＲＥＮＲをＭＣＬＫに同期させてクラスタ４００＿Ｍへと供給する。なお、カウンタ４０２は、特許請求の範囲に記載の制御信号供給回路の一例である。
　以上の構成によって、リードイネーブル信号ＲＥＮＬ及びＲＥＮＲは、ＭＣＬＫに同期して各クラスタ４００に転送されると共に、各クラスタのＲＥＮコントロール回路４６０Ｌ及び４６０Ｒに転送される。一方、アドレスデコード信号ＡＤＲ［Ｐ：０］は、ＭＣＬＫとは非同期で各クラスタ４００のアドレスバッファ４５０に転送される。
　［第３の実施の形態の効果］
　本技術の第３の実施の形態によれば、画素２１からのデジタル信号ＳＩＧ［Ｎ：０］の読出しを制御する制御信号であるリードイネーブル信号ＲＥＮＬ及びＲＥＮＲをＭＣＬＫに同期させて読出回路に転送することが可能である。ここで、読出回路は、ＲＥＮコントロール回路４６０Ｌ及び４６０Ｒ並びにＲ／Ｗバッファ４８０Ｌ及び４８０が該当する。
　これにより、リードイネーブル信号ＲＥＮＬ及びＲＥＮＲをＭＣＬＫと非同期に転送した場合と比較して、画素２１からのデジタル信号ＳＩＧ［Ｎ：０］の読出し、及び読出したデジタル信号ＳＩＧ［Ｎ：０］の出力部２８への転送をより高速に行うことが可能となる。また、第１の実施の形態よりは読出速度は低下するが、ＡＤＲ［Ｐ：０］を生成する場合と比較してカウンタの構成を簡易化できるので、時刻コード転送部２３のレイアウト面積を低減することが可能となる。
　＜４．第４の実施の形態＞
　上記第１の実施の形態では、クラスタ４００の外部のカウンタ４０１において、画素２１からのデジタル信号ＳＩＧ［Ｎ：０］の読出しを制御するための信号であるＡＤＲ［Ｐ：０］並びにリードイネーブル信号ＲＥＮＬ及びＲＥＮＲを生成していた。この第４の実施の形態では、各クラスタの内部でデジタル信号ＳＩＧ［Ｎ：０］の読出しを制御するための信号である画素選択信号ＳＥＬ［（２Ｋ＋１）：０］及びリードイネーブル信号ＲＥＮＬ及びＲＥＮＲを生成する点において第１の実施の形態と異なる。
　［時刻コード転送部の構成例］
　図２９は、本技術の第４の実施の形態における時刻コード転送部２３の一構成例を示すブロック図である。この第４の実施の形態の時刻コード転送部２３は、第１の実施の形態の時刻コード転送部２３におけるクラスタ４００＿０～４００＿Ｍに代えて、クラスタ５００＿０～５００＿Ｍを備える点が第１の実施の形態と異なる。加えて、第１の実施の形態の時刻コード転送部２３におけるカウンタ４０１に代えてダミークラスタ５００＿（Ｍ＋１）を備える点が第１の実施の形態と異なる。
　以下、クラスタ５００＿０～５００＿Ｍのうちｍ番目（ｍは０～Ｍの整数）のクラスタを「クラスタ５００＿ｍ」と称す。
　クラスタ５００＿０～５００＿Ｍは、ＳＥＬ［（２Ｋ＋１）：０］及びリードイネーブル信号ＲＥＮＬ及びＲＥＮＲと、ライトイネーブル信号ＷＥＮとに従ってデジタル信号ＳＩＧ［Ｎ：０］の読出し、又は、時刻コードの書込みを行うものである。
　クラスタ５００＿０～５００＿Ｍ及びダミークラスタ５００＿（Ｍ＋１）は、この順番で画素列方向に沿って並べて配置されていると共にそれぞれのメインビット線を介して直列接続されている。画素列方向の一端（図２９の例では上端）に位置するクラスタ５００＿０はメインビット線を介して出力部２８と接続されている。また、画素列方向の他端（図２９の例では下端）に位置するダミークラスタ５００＿（Ｍ＋１）はメインビット線を介して時刻コード発生部２６と接続されている。
　なお、メインビット線は、図２９中のクラスタ間を縦方向（画素列方向）に接続しているビット線（バス線で表記）である。
　クラスタ５００＿０～５００＿Ｍは、時刻コード転送部２３の左右の所定列の画素のうち、各々の左右の所定列×所定行の（２Ｋ＋２）個の画素２１が、担当の画素２１として予め割り当てられている。クラスタ５００＿０～５００＿Ｍと、それぞれが担当する（２Ｋ＋２）個の画素２１にそれぞれ対応するデータ記憶部２１２とは、ローカルビット線ＬＢＬを介して接続されている。
　クラスタ５００＿０～５００＿Ｍの各々は、予め定められた順番で自身の担当する（２Ｋ＋２）個の画素にそれぞれ対応するデータ記憶部２１２からローカルビット線ＬＢＬを介してデジタル信号ＳＩＧ［Ｎ：０］を読み出す読出動作を行う。加えて、読出したデジタル信号ＳＩＧ［Ｎ：０］を、メインビット線を介して出力部２８側に接続された他のクラスタを中継して出力部２８へと転送する転送動作を行う。なお、クラスタ５００＿０は、出力部２８と直接接続されているため、読出したデジタル信号ＳＩＧ［Ｎ：０］を出力部２８へと直接転送する。
　第４の実施の形態では、例えば、クラスタ５００＿０～５００＿Ｍの並び順で上から下へと順番に読出動作及び転送動作を行うとして、クラスタ５００＿ｍが読出動作及び転送動作を行う順番では、クラスタ５００＿（ｍ＋１）が画素選択信号ＳＥＬ［（２Ｋ＋１）：０］を生成する。この画素選択信号ＳＥＬ［（２Ｋ＋１）：０］は第１の実施の形態のＡＤＲ［Ｐ：０］に相当する信号であり、読出対象の画素を指定（選択）する信号である。以下、画素選択信号ＳＥＬ［（２Ｋ＋１）：０］を、単に「ＳＥＬ［（２Ｋ＋１）：０］」と称す。そして、生成したＳＥＬ［（２Ｋ＋１）：０］を、ＭＣＬＫに同期させてクラスタ５００＿ｍへと転送する。クラスタ５００＿ｍは、クラスタ５００＿（ｍ＋１）から転送されてきたＳＥＬ［（２Ｋ＋１）：０］で選択された画素２１のデータ記憶部２１２からデジタル信号ＳＩＧ［Ｎ：０］を読み出す。そして、読み出したデジタル信号ＳＩＧ［Ｎ：０］をクラスタ５００＿（ｍ－１）へと転送する。
　なお、クラスタ５００＿Ｍが読出動作及び転送動作を行う順番では、ダミークラスタ５００＿（Ｍ＋１）がＳＥＬ［（２Ｋ＋１）：０］を生成する。そして、生成したＳＥＬ［（２Ｋ＋１）：０］を、ＭＣＬＫに同期させてクラスタ５００＿Ｍへと転送する。即ち、ダミークラスタ５００＿（Ｍ＋１）は、ＳＥＬ［（２Ｋ＋１）：０］の生成及び転送と、時刻コード発生部２６からの時刻コードを転送する動作のみを行い、画素２１からの読出動作は行わない構成となっている。
　また、クラスタ５００＿０～５００＿Ｍには、画素駆動回路２４からライトイネーブル信号ＷＥＮが供給される。このライトイネーブル信号ＷＥＮは、時刻コードの書込みを指示する信号である。加えて、クラスタ５００＿０～５００＿Ｍには、時刻コード発生部２６から、ダミークラスタ５００＿（Ｍ＋１）を介して時刻コード（ＦＦｉｎ［０］～［ｊ］）が供給される。ダミークラスタ５００＿（Ｍ＋１）からクラスタ５００＿Ｍに供給された時刻コードは、クラスタ間を中継させながら各クラスタへと順に転送される。クラスタ５００＿０～５００＿Ｍは、ライトイネーブル信号ＷＥＮに従って、転送されてきた時刻コードを、ローカルビット線ＬＢＬを介して各々が担当する画素２１にそれぞれ対応したデータ記憶部２１２へと書き込む。
　［クラスタの構成例］
　図３０は、本技術の第４の実施の形態におけるクラスタ５００の一構成例を示すブロック図である。なお、図３０では、クラスタ５００＿０～５００＿Ｍのうちクラスタ５００＿０～５００＿２の読出動作及び転送動作に着目し且つ簡略化した構成例を示している。更に、各クラスタ５００の担当する画素２１を左側２個及び右側２個の計４個とし、各画素２１のデータ記憶部２１２に４ビットのデジタル信号［３：０］が記憶されている場合の構成を説明する。即ち、Ｋ＝１となり、４ビットの画素選択信号ＳＥＬ［３：０］を生成する構成となる。また、図３０において、各信号名の末尾に付された０は、クラスタ５００＿０の信号を示し、１はクラスタ５００＿１の信号を示し、２はクラスタ５００＿２の信号を示す。
　クラスタ５００＿０～５００＿Ｍは同様の構成を有するので、以下、代表してクラスタ５００＿１について構成を説明する。
　クラスタ５００＿１は、クロックリピータ５１０と、アービトレーション回路（図示略）と、４個のＤＦＦ５３０＿０～５３０＿３と、４個のマルチプレクサ５３１＿０～５３１＿３とを備える。加えて、４個のＲｅａｄバッファ５６０Ｌ＿０～５６０Ｌ＿３と、４個のＲｅａｄバッファ５６０Ｒ＿０～５６０Ｒ＿３とを備える。更に、４個のアドレスデコーダ５８０Ｌ＿０～５８０Ｌ＿３と、４個のアドレスデコーダ５８０Ｒ＿０～５８０Ｒ＿３とを備える。
　以下、区別する必要が無い場合に、ＤＦＦ５３０＿０～５３０＿３を「ＤＦＦ５３０」と称し、マルチプレクサ５３１＿０～５３１＿３を「マルチプレクサ５３１」と称す。同様に、Ｒｅａｄバッファ５６０Ｌ＿０～５６０Ｌ＿３を「Ｒバッファ５６０Ｌ」と称し、Ｒｅａｄバッファ５６０Ｒ＿０～５６０Ｒ＿３を「Ｒバッファ５６０Ｒ」と称す。同様に、アドレスデコーダ５８０Ｌ＿０～５８０Ｌ＿３を「アドレスデコーダ５８０Ｌ」と称し、アドレスデコーダ５８０Ｒ＿０～５８０Ｒ＿３を「アドレスデコーダ５８０Ｒ」と称す。
　クロックリピータ５１０は、クロックバッファの役割を有し、入力されたＭＣＬＫをクラスタ５００＿１のＤＦＦ５３０＿０～５３０＿３に出力すると共に、１段下のクラスタ５００＿２のクロックリピータ５１０へと出力する。
　第４の実施の形態のアービトレーション回路は、図示省略するが、マルチプレクサ５３１の２つの選択信号入力端子に接続されている。このアービトレーション回路は、２ビットの選択信号ＳＥＬＥＣＴＥＤ１［１：０］を生成し、生成したＳＥＬＥＣＴＥＤ１［１：０］をマルチプレクサ５３１の選択信号入力端子に入力する。
　ここで、ＳＥＬＥＣＴＥＤ１［１：０］は、２ビットの信号が双方ともＬｏｗレベルとなる値「０」の状態と、上位ビットの信号がＬｏｗレベル且つ下位ビットの信号がＨｉｇｈレベルとなる値「１」の状態とを有する。更に、上位ビットの信号がＨｉｇｈレベル且つ下位ビットの信号がＬｏｗレベルとなる値「２」の状態を有する。
　値「０」の状態は、シフトレジスタとして動作する第１の転送モードが選択された状態である。この状態のＳＥＬＥＣＴＥＤ１［１：０］は、１段下のクラスタ５００＿２からマルチプレクサ５３１の第３の入力端子に入力されたデジタル信号ＳＩＧ２［３：０］を選択する選択信号となる。
　また、値「１」の状態は、ＳＥＬ［３：０］を生成し、生成したＳＥＬ［３：０］を１段上のクラスタ５００＿０に転送する第２の転送モードが選択された状態である。この状態のＳＥＬＥＣＴＥＤ［１：０］は、アービトレーション回路からマルチプレクサ５３１の第２の入力端子に入力された信号ＳＥＥＤを選択する選択信号となる。
　また、値「２」の状態は、担当する各画素２１からのデジタル信号ＳＩＧ［３：０］の読出動作及び転送動作を行う第３の転送モードが選択された状態である。この状態のＳＥＬＥＣＴＥＤ１［１：０］は、Ｒバッファ５６０Ｌを介してマルチプレクサ５３１の第１の入力端子に入力された画素２１から読み出されたデジタル信号ＳＩＧ１［３：０］を選択する選択信号となる。
　このアービトレーション回路は、具体的に、１段上のクラスタ５００＿０からの開始指示信号ＳＥＴＯＵＴの入力に応じて、値「２」のＳＥＬＥＣＴＥＤ１［１：０］を生成する。加えて、ＳＥＬ［３：０］の生成及び転送を指示する指示信号（以下、「ＳＥＬ転送指示信号」と称す）を１段下のクラスタ５００＿２に出力する。また、第１の実施の形態と同様の構成で読出動作の終了を検出すると、値「０」のＳＥＬＥＣＴＥＤ１［１：０］を生成すると共に、開始指示信号ＳＥＴＯＵＴを１段下のクラスタ５００＿２に出力する。更に、１段上のクラスタ５００＿０からのＳＥＬ転送指示信号の入力に応じて、値「１」のＳＥＬＥＣＴＥＤ１［１：０］を生成する。また、ＳＥＬ転送指示信号は、特許請求の範囲に記載の制御信号の転送を指示する指示信号の一例である。
　なお、クラスタ５００＿０のアービトレーション回路は、垂直駆動回路２７からの開始指示信号ＳＥＴＩＮの入力に応じて、値「２」のＳＥＬＥＣＴＥＤ０［１：０］を生成する点において他のクラスタ５００と異なる。
　また、クラスタ５００＿１のアービトレーション回路は、マルチプレクサ５３１の第１～第３の入力端子のうちの第２の入力端子に接続されている。アービトレーション回路は、入力信号の１つとして、ＳＥＬ［３：０］を生成するための信号ＳＥＥＤを生成し、生成した信号ＳＥＥＤをマルチプレクサの第２の入力端子に入力する。
　このアービトレーション回路は、更に、Ｒバッファ５６０Ｌ＿０～５６０Ｌ＿３及び５６０Ｒ＿０～５６０Ｒ＿３の制御信号入力端子に接続されている。そして、アービトレーション回路は、リードイネーブル信号ＲＥＮＬ及びＲＥＮＲを生成し、生成したリードイネーブル信号ＲＥＮＬをＭＣＬＫに同期させてＲバッファ５６０Ｌ＿０～５６０Ｌ＿３に出力する。また、生成したリードイネーブル信号ＲＥＮＲをＭＣＬＫに同期させてＲバッファ５６０Ｒ＿０～５６０Ｒ＿３に出力する。
　具体的に、アービトレーション回路は、ＳＥＬＥＣＴＥＤ１［１：０］の値が「２」のときに、Ｈｉｇｈレベルのリードイネーブル信号ＲＥＮＬ及びＲＥＮＲを出力する。また、ＳＥＬＥＣＴＥＤ１［１：０］の値が「２」以外のときにＬｏｗレベルのリードイネーブル信号ＲＥＮＬ及びＲＥＮＲを出力する。
　また、このアービトレーション回路は、特許請求の範囲に記載のモード指定信号出力部及び制御信号供給回路の一例であり、ＳＥＬＥＣＴＥＤ［１：０］は、特許請求の範囲に記載の第１～第３のモード指定信号の一例である。
　ＤＦＦ５３０＿０～５３０＿３は、ＳＥＬ［３：０］を生成するために直列接続されている。即ち、ＤＦＦ５３０＿０のＱ端子がマルチプレクサ５３１＿１を介してＤＦＦ５３０＿１のＤ端子に接続され、ＤＦＦ５３０＿１のＱ端子がマルチプレクサ５３１＿２を介してＤＦＦ５３０＿２のＤ端子に接続されている。更に、ＤＦＦ５３０＿２のＱ端子がマルチプレクサ５３１＿３を介してＤＦＦ５３０＿３のＤ端子に接続されている。
　ＤＦＦ５３０＿０～５３０＿３は、更に、ＤＦＦ５３０＿０のＱ端子が、１段上のクラスタ５００＿０のアドレスデコーダ５８０＿００～５８０＿０３の制御信号入力端子及びマルチプレクサ５３１＿０の第１の入力端子に接続されている。加えて、ＤＦＦ５３０＿１のＱ端子が、クラスタ５００＿０のアドレスデコーダ５８０＿１０～５８０＿１３の制御信号入力端子及びマルチプレクサ５３１＿１の第１の入力端子に接続されている。更に、ＤＦＦ５３０＿２のＱ端子がアドレスデコーダ５８０＿２０～５８０＿２３の制御信号入力端子及びマルチプレクサ５３１＿２の第１の入力端子に接続されている。更に、ＤＦＦ５３０＿３のＱ端子がアドレスデコーダ５８０＿３０～５８０＿３３の制御信号入力端子及びマルチプレクサ５３１＿３の第１の入力端子に接続されている。
　ＤＦＦ５３０は、クロック端子へのＭＣＬＫの入力に応じて、自身にセットアップされたデータをＱ端子から出力する。具体的に、ＤＦＦ５３０のＤ端子は、マルチプレクサ５３１の出力端子に接続されており、マルチプレクサ５３１で選択された信号がＤ端子に入力される。この入力された信号がＭＣＬＫの入力に応じてＱ端子から出力される。
　また、ＤＦＦ５３０＿０～５３０＿３は、第２の転送モードが選択された状態であるときに、ＤＦＦ５３０＿０に入力された信号ＳＥＥＤを、各ＤＦＦ５３０にＭＣＬＫが入力される毎に、ＤＦＦ５３０＿１→ＤＦＦ５３０＿２→ＤＦＦ５３０＿３と横方向にシフトしていく。具体的に、ＳＥＬ［３：０］として、論理値で１０００→０１００→００１０→０００１と遷移する信号を生成する。
　また、シフトレジスタを構成するＤＦＦ５３０＿０～５３０＿３は、特許請求の範囲に記載の制御信号供給回路の一例である。
　マルチプレクサ５３１＿０は、出力端子がＤＦＦ５３０＿０のＤ端子に接続され、第１の入力端子がＲバッファ５６０Ｌ＿０及び５６０Ｒ＿０の出力端子に接続されている。更に、第３の入力端子が１段下のクラスタ５００＿２のＤＦＦ５３０＿０のＱ端子に接続されている。
　また、マルチプレクサ５３１＿１は、出力端子がＤＦＦ５３０＿１のＤ端子に接続され、第１の入力端子がＲバッファ５６０Ｌ＿１及び５６０Ｒ＿１の出力端子に接続されている。更に、第３の入力端子が１段下のクラスタ５００＿２のＤＦＦ５３０＿１のＱ端子に接続されている。
　また、マルチプレクサ５３１＿２は、出力端子がＤＦＦ５３０＿２のＤ端子に接続され、第１の入力端子がＲバッファ５６０Ｌ＿２及び５６０Ｒ＿２の出力端子に接続されている。更に、第３の入力端子が１段下のクラスタ５００＿２のＤＦＦ５３０＿２のＱ端子に接続されている。
　また、マルチプレクサ５３１＿３は、出力端子がＤＦＦ５３０＿３のＤ端子に接続され、第１の入力端子がＲバッファ５６０Ｌ＿３及び５６０Ｒ＿３の出力端子に接続されている。更に、第３の入力端子が１段下のクラスタ５００＿２のＤＦＦ５３０＿３のＱ端子に接続されている。
　マルチプレクサ５３１は、選択信号入力端子に、値「０」のＳＥＬＥＣＴＥＤ１［１：０］が入力されると、第１の入力端子に入力されたデジタル信号［３：０］を選択して出力端子から出力する。また、値「１」のＳＥＬＥＣＴＥＤ１［１：０］が入力されると、第２の入力端子に入力された信号ＳＥＥＤを選択して出力端子から出力する。また、値「２」のＳＥＬＥＣＴＥＤ１［１：０］が入力されると、第３の入力端子に入力されたデジタル信号［３：０］を選択して出力端子から出力する。
　Ｒバッファ５６０Ｌ＿０～５６０Ｌ＿３は、入力端子がアドレスデコーダ５８０Ｌ＿００～５８０Ｌ＿０３及び５８０Ｌ＿１０～５８０Ｌ＿１３の出力端子に接続されている。更に、出力端子がマルチプレクサ５３１＿０～５３１＿３の第２の入力端子に接続されている。また、Ｒバッファ５６０Ｌ＿０～５６０Ｌ＿３は、制御端子にリードイネーブル信号ＲＥＮＬが入力されている。Ｒバッファ５６０Ｌ＿０～５６０Ｌ＿３は、Ｈｉｇｈレベルのリードイネーブル信号ＲＥＮＬが入力されているときに画素２１Ｌから読み出されたデジタル信号ＳＩＧ１［３：０］のマルチプレクサ５３１への転送を有効とする。一方、Ｌｏｗレベルのリードイネーブル信号ＲＥＮＬが入力されているときはデジタル信号ＳＩＧ１［３：０］のマルチプレクサ５３１への転送を無効とする。
　また、Ｒバッファ５６０Ｒ＿０～５６０Ｒ＿３は、入力端子がアドレスデコーダ５８０Ｒ＿００～５８０Ｒ＿０３及び５８０Ｌ＿１０～５８０Ｌ＿１３の出力端子に接続されている。更に、出力端子がマルチプレクサ５３１＿０～５３１＿３の第２の入力端子に接続されている。また、Ｒバッファ５６０Ｒ＿０～５６０Ｒ＿３は、制御端子にリードイネーブル信号ＲＥＮＲが入力されている。Ｒバッファ５６０Ｒ＿０～５６０Ｒ＿３は、Ｈｉｇｈレベルのリードイネーブル信号ＲＥＮＲが入力されているときに画素２１Ｒから読み出されたデジタル信号ＳＩＧ１［３：０］のマルチプレクサ５３１への転送を有効とする。一方、Ｌｏｗレベルのリードイネーブル信号ＲＥＮＲが入力されているときはデジタル信号ＳＩＧ１［３：０］のマルチプレクサ５３１への転送を無効とする。
　アドレスデコーダ５８０Ｌ＿００～５８０Ｌ＿１３は、それぞれ２入力１出力のＡＮＤ回路から構成されており、その一方の入力端子には、ＳＥＬＥＣＴＥＤ１［１：０］の上位ビットのビット信号ＳＥＬＥＣＴＥＤ１［１］が入力されている。更に、他方の入力端子は、ローカルビット線ＬＢＬＬ［０］～［３］を介して対応する画素２１Ｌのデータ記憶部２１２Ｌのラッチ回路２１４＿０～２１４＿３に接続されている。即ち、各ＡＮＤ回路は、値「２」の第３の転送モードが選択された状態のときに、ローカルビット線ＬＢＬＬを介して他方の入力端子に入力されたデジタル信号ＳＩＧ［３：０］のビット信号ＳＩＧ［０］～［３］をそのまま出力する。一方、第３の転送モード以外のモードが選択されているときは、他方の入力端子に入力されたビット信号ＳＩＧ［０］～［３］を反転して出力する。
　また、アドレスデコーダ５８０Ｒ＿００～５８０Ｒ＿１３は、対応する画素２１が画素２１Ｒとなる点が異なるのみで、アドレスデコーダ５８０Ｌ＿００～５８０Ｌ＿１３と同様の構成となる。即ち、アドレスデコーダ５８０Ｒ＿００～５８０Ｒ＿１３の各ＡＮＤ回路は、第３の転送モードが選択された状態のときに、ローカルビット線ＬＢＬＲを介して他方の入力端子に入力されたビット信号ＳＩＧ［０］～［３］をそのまま出力する。一方、第３の転送モード以外のモードが選択されているときは、他方の入力端子に入力されたビット信号ＳＩＧ［０］～［３］を反転して出力する。
　また、アドレスデコーダ５８０Ｌ＿００～５８０Ｌ０３の制御信号入力端子には、ＳＥＬ［３：０］の最下位ビットの信号であるＳＥＬ［０］が入力される。また、アドレスデコーダ５８０Ｌ＿１０～５８０Ｌ＿１３の制御信号入力端子には、ＳＥＬ［３：０］の２番目のビットの信号であるＳＥＬ［１］が入力される。また、アドレスデコーダ５８０Ｒ＿００～５８０Ｒ＿０３の制御信号入力端子には、ＳＥＬ［３：０］の３番目のビットの信号であるＳＥＬ［２］が入力される。また、アドレスデコーダ５８０Ｒ＿１０～５８０Ｒ＿１３の制御信号入力端子には、ＳＥＬ［３：０］の最上位ビットの信号であるＳＥＬ［３］が入力される。
　アドレスデコーダ５８０Ｌ＿００～５８０Ｌ＿０３は、制御信号入力端子に入力されたＳＥＬ［０］がＨｉｇｈレベル（論理値１）のときに対応する画素２１Ｌ＿０を選択し、Ｌｏｗレベル（論理値０）のときに対応する画素２１Ｌ＿０を非選択とする。
　同様に、アドレスデコーダ５８０Ｌ＿１０～５８０Ｌ＿１３は、ＳＥＬ［１］がＨｉｇｈレベルのときに対応する画素２１Ｌ＿１を選択し、Ｌｏｗレベルのときに対応する画素２１Ｌ＿１を非選択とする。同様に、アドレスデコーダ５８０Ｒ＿００～５８０Ｒ＿０３は、制御信号入力端子に入力されたＳＥＬ［２］がＨｉｇｈレベルのときに対応する画素２１Ｒ＿０を選択し、Ｌｏｗレベルのときに対応する画素２１Ｒ＿０を非選択とする。同様に、アドレスデコーダ５８０Ｒ＿１０～５８０Ｒ＿１３は、ＳＥＬ［３］がＨｉｇｈレベルのときに対応する画素２１Ｒ＿１を選択し、Ｌｏｗレベルのときに対応する画素２１Ｒ＿１を非選択とする。
　なお、クラスタ５００は、図２９で説明した機能を持つのであれば、図３０に例示した構成に限定されない。例えば、各クラスタ５００の担当する画素数は４個に限らず、２個以下又は５個以上としてもよい。また、デジタル信号ＳＩＧのビット数も４ビットに限らず３ビット以下又は５ビット以上としてもよい。また、担当する画素数及びデジタル信号ＳＩＧのビット数に応じて、クラスタ５００を構成する各回路の数も４個に限らず、３個以下又は５個以上としてもよい。
　また、Ｒバッファ５６０Ｌ及び５６０Ｒ、アドレスデコーダ５８０Ｌ及び５８０Ｒは、特許請求の範囲に記載の読出回路の一例である。
　［時刻コード転送部の動作例］
　図３１は、図３０の構成例のクラスタを含む時刻コード転送部２３の動作例を示すタイミングチャートである。以下、図３０に示すクラスタ５００＿０、クラスタ５００＿１及びクラスタ５００＿２を「クラスタ０」、「クラスタ１」及び「クラスタ２」と称す。また、図３０において、信号の末尾に付された０はクラスタ０の信号を示し、１はクラスタ１の信号を示し、２はクラスタ２の信号を示す。また、図３０において、Ｑ［０］～Ｑ［３］は、ＤＦＦ５３０＿０～５３０＿３のＱ端子の出力信号を示す。
　図３１に示すように、時刻Ｔ１において、クラスタ０からのＳＥＬ転送指示信号の入力に応じて、クラスタ１のアービトレーション回路ではＨｉｇｈレベルの信号ＳＥＥＤが生成される。そして、生成された信号ＳＥＥＤがマルチプレクサ５３１＿０の第２の入力端子に入力される。その後、時刻Ｔ２において、クラスタ１のアービトレーション回路にて値「２」のＳＥＬＥＣＴＥＤ１［１：０］が生成され、マルチプレクサ５３１＿０～５３１＿３の選択信号入力端子に入力される。その結果、第２の転送モードが設定されると共に、マルチプレクサ５３１＿０～５３１＿３の第２の入力端子に入力された信号がＤＦＦ５３０＿０～５３０＿３のＤ端子に入力される。
　具体的に、時刻Ｔ２において、ＤＦＦ５３０＿０では、ＭＣＬＫの入力に応じて、自身のＤ端子に入力されたＨｉｇｈレベルの信号ＳＥＥＤをＳＥＬ［０］としてクラスタ０のアドレスデコーダ５８０Ｌ＿００～５８０Ｌ＿０３に出力する。同時に、Ｈｉｇｈレベルの信号ＳＥＥＤを、マルチプレクサ５３１＿１を介してＤＦＦ５３０＿１のＤ端子に入力する。
　一方、時刻Ｔ２では、クラスタ１のＤＦＦ５３０＿１～５３０＿３のＱ端子（Ｑ［０］～Ｑ［３］）から、ＭＣＬＫの入力に応じてＬｏｗレベル（論理値０）のＳＥＬ［１］～［３］が出力される。ここで、ＳＥＬ転送指示信号の入力に応じて、例えばリセットが行われ、ＤＦＦ５３０＿０～５３０＿３の初期値は「０」となっていることとする。そして、出力されたＳＥＬ［１］は、クラスタ０のアドレスデコーダ５８０Ｌ＿１０～５８０Ｌ＿１３の制御入力端子に入力され、ＳＥＬ［２］はアドレスデコーダ５８０Ｒ＿００～５８０Ｒ＿０３の制御入力端子に入力される。更に、ＳＥＬ［３］はアドレスデコーダ５８０Ｒ＿１０～５８０Ｒ＿１３の制御信号入力端子に入力される。
　また、クラスタ１のＤＦＦ５３０＿１のＱ端子（Ｑ［１］）から出力されたＳＥＬ［１］は、マルチプレクサ５３１＿２を介してＤＦＦ５３０＿２のＤ端子に入力される。また、ＤＦＦ５３０＿２のＱ端子（Ｑ［２］）から出力されたＳＥＬ［２］は、マルチプレクサ５３１＿３を介してＤＦＦ５３０＿３のＤ端子に入力される。
　信号ＳＥＥＤは、ＳＥＬ転送指示信号に応じて１ＣＬＫだけＨｉｇｈレベルとなった後はＬｏｗレベルを維持する。そのため、時刻Ｔ２～Ｔ６の期間において、ＤＦＦ５３０＿０～５３０＿３のクロック端子に順次ＭＣＬＫが入力されることで、ＳＥＬ［０］～［３］は、論理値で示すと、１０００→０１００→００１０→０００１と遷移していく。
　一方、クラスタ０は、時刻Ｔ２において、ＳＥＬＥＣＴＥＤ０［１：０］が値「２」となっており、第３の転送モードが設定された状態となっている。従って、Ｈｉｇｈレベルのリードイネーブル信号ＲＥＮＬ及びＲＥＮＲがＲバッファ５６０Ｌ＿０～５６０Ｌ＿３及び５６０Ｒ＿０～５６０Ｒ＿３に入力された状態となっている。
　そのため、アドレスデコーダ５８０Ｌ＿００～５８０Ｌ＿０３は、クラスタ１から転送されてきたＨｉｇｈレベルのＳＥＬ［０］が入力されることで、対応する画素２１Ｌ＿０を選択する。その結果、対応する画素２１Ｌ＿０に対応するデータ記憶部２１２Ｌ＿０のラッチ回路２１４＿０～２１４＿３からデジタル信号ＳＩＧ［３：０］のビット信号ＳＩＧ［０］～ＳＩＧ［３］が読み出される。
　また、値「２」のＳＥＬＥＣＴＥＤ０［１：０］がマルチプレクサ５３１＿０～５３１＿３の選択信号入力端子に入力される。そのため、マルチプレクサ５３１＿０～５３１＿３の第３の入力端子に入力されたＳＩＧ［０］～ＳＩＧ［３］がＤＦＦ５３０＿０～５３０＿３のＤ端子に入力される。従って、ＤＦＦ５３０＿０～５３０＿３に、読み出されたビット信号ＳＩＧ［０］～ＳＩＧ［３］がセットアップされる。そして、時刻Ｔ３にて、ＭＣＬＫの入力に応じて、ＤＦＦ５３０＿０～５３０＿３のＱ端子（Ｑ［０］）から出力部２８へと画素２１Ｌ＿０のデジタル信号ＳＩＧ［３：０］が出力される。
　以降は、時刻Ｔ７まで、同様の動作にて、クラスタ１からＨｉｇｈレベルのＳＥＬ［１］～ＳＥＬ［３］が順次、対応するアドレスデコーダ５８０Ｌ又は５８０Ｒに入力される。これにより、対応する各画素２１からＳＩＧ［０］～ＳＩＧ［３］が順次読み出され、ＤＦＦ５３０＿０～５３０＿３にて、読み出されたＳＩＧ［０］～ＳＩＧ［３］が順次出力部２８へと転送される。
　クラスタ０のアービトレーション回路は、画素２１Ｒ＿１からのＳＩＧ［０］～ＳＩＧ［３］の読出しが完了する１ＣＬＫ前の時点である時刻Ｔ５において、開始指示信号ＳＥＴＯＵＴ０をクラスタ１のアービトレーション回路に出力する。その後、時刻Ｔ６にて、ＳＥＬＥＣＴＥＤ［１：０］の値を「２」から「０」へと変更し、第１の転送モードを設定する。
　これにより、クラスタ０のマルチプレクサ５３１＿０～５３１＿３の選択信号入力端子に値「０」のＳＥＬＥＣＴＥＤ０［１：０］が入力される。そのため、第１の入力端子に入力されたＳＩＧ［０］～［３］がＤＦＦ５３０＿０～５３０＿３のＤ端子に入力される。そして、クラスタ０は、時刻Ｔ７～Ｔ１０の期間において、クラスタ１から順次転送されて来たデジタル信号［３：０］を、ＤＦＦ５３０＿０～５３０＿３にて出力部２８へと順次転送するシフトレジスタ動作を行う。
　また、クラスタ１のアービトレーション回路は、ＨｉｇｈレベルのＳＥＬ［３］をクラスタ０に転送する１クロック前の時刻Ｔ４にて、ＳＥＬ転送指示信号をクラスタ２のアービトレーション回路に出力する。
　これにより、クラスタ２のアービトレーション回路では、時刻Ｔ４にて、Ｈｉｇｈレベルの信号ＳＥＥＤが生成され、時刻Ｔ５にて、ＳＥＬＥＣＴＥＤ２［１：０］の値が「０」から「１」に変更される。これにより、第２の転送モードが設定される。そして、クラスタ１と同様に、信号ＳＥＥＤに基づきＤＦＦ５３０＿０～５３０＿３にてＳＥＬ［３：０］の生成が行われる。生成されたＳＥＬ［３：０］はＭＣＬＫに同期して順次クラスタ１のアドレスデコーダ５８０Ｌ又は５８０Ｒに転送される。
　一方、クラスタ１では、クラスタ０からの開始指示信号ＳＥＴＯＵＴ０の入力に応じて、時刻Ｔ６において、ＳＥＬＥＣＴＥＤ１［１：０］の値を「１」から「２」に変更する。これにより、第３の転送モードが設定される。一方、クラスタ１のアドレスデコーダ５８０Ｌ及び５８０Ｒには、時刻Ｔ５から、クラスタ２からのＳＥＬ［０］～［３］がＭＣＬＫに同期して順次入力される。従って、クラスタ１は、アドレスデコーダ５８０Ｌ又は５８０Ｒにて選択された各画素２１からＳＩＧ［０］～［３］を読み出し、ＤＦＦ５３０＿０～５３０＿３にて、読み出したＳＩＧ［０］～［３］をクラスタ０に順次転送する。
　クラスタ０は、クラスタ１から順次転送されてきたＳＩＧ［０］～［３］をＤＦＦ５３０＿０～５３０＿３にて順次出力部２８に転送する。
　クラスタ１のアービトレーション回路は、画素２１Ｒ＿１からのビット信号ＳＩＧ［０］～ＳＩＧ［３］の読出しが完了する１クロック前の時点である時刻Ｔ７において、開始指示信号ＳＥＴＯＵＴ１をクラスタ２のアービトレーション回路に出力する。その後、時刻Ｔ８にて、ＳＥＬＥＣＴＥＤ１［１：０］の値を「２」から「０」へと変更し、第１の転送モードを設定する。
　これにより、クラスタ１は、時刻Ｔ６～Ｔ９の期間において、クラスタ２から転送されて来たデジタル信号ＳＩＧ［３：０］を、ＭＣＬＫの入力に応じてＤＦＦ５３０＿０～５３０＿３にてクラスタ０へと順次転送するシフトレジスタの動作を行う。
　また、クラスタ０は、時刻Ｔ１０～Ｔ１２の期間において、クラスタ１から転送されて来たデジタル信号ＳＩＧ［３：０］を、ＭＣＬＫの入力に応じてＤＦＦ５３０＿０～５３０＿３にて出力部２８へと順次転送する。
　また、クラスタ２のアービトレーション回路は、ＨｉｇｈレベルのＳＥＬ［３］をクラスタ１に転送する１クロック前の時刻Ｔ７にて、ＳＥＬ転送指示信号を１段下のクラスタ３（図示略）のアービトレーション回路に出力する。
　これにより、クラスタ３のアービトレーション回路では、第２の転送モードが設定される。そして、ＳＥＬ［３：０］の生成が行われ、生成されたＳＥＬ［３：０］がＭＣＬＫに同期して順次クラスタ２のアドレスデコーダ５８０Ｌ又は５８０Ｒに転送される。
　一方、クラスタ２では、クラスタ１からの開始指示信号ＳＥＴＯＵＴ１の入力に応じて、時刻Ｔ８において、ＳＥＬＥＣＴＥＤ２［１：０］の値を「１」から「２」に変更する。これにより、第３の転送モードが設定される。一方、クラスタ２のアドレスデコーダ５８０Ｌ及び５８０Ｒには、クラスタ３からのＳＥＬ［０］～ＳＥＬ［３］がＭＣＬＫに同期して順次入力される。従って、クラスタ２は、アドレスデコーダ５８０Ｌ又は５８０Ｒにて選択された各画素２１からＳＩＧ［０］～ＳＩＧ［３］を読み出し、ＤＦＦ５３０＿０～５３０＿３にて、読み出したＳＩＧ［０］～ＳＩＧ［３］をクラスタ１に順次転送する。
　クラスタ１は、時刻Ｔ９～Ｔ１２の期間にて、クラスタ２から順次転送されてきたＳＩＧ［０］～ＳＩＧ［３］をＤＦＦ５３０＿０～５３０＿３にて順次クラスタ０に転送する。また、クラスタ０は、時刻Ｔ１０～Ｔ１３の期間にて、クラスタ１から順次転送されてきたＳＩＧ［０］～ＳＩＧ［３］をＤＦＦ５３０＿０～５３０＿３にて順次出力部２８に転送する。
　以降のクラスタ５００＿３～クラスタ５００＿Ｍ並びにダミークラスタ５００＿（Ｍ＋１）についても上記クラスタ０～３と同様の動作となる。但し、ダミークラスタ５００＿（Ｍ＋１）については、クラスタ５００＿ＭからのＳＥＬ転送指示信号に応じて、ＳＥＬ［３：０］を生成し、生成したＳＥＬ［３：０］をＭＣＬＫに同期して順次クラスタＭのアドレスデコーダ５８０Ｌ又は５８０Ｒに転送する動作のみを行う。
　［第４の実施の形態の効果］
　本技術の第４の実施の形態によれば、画素２１からのデジタル信号ＳＩＧ［Ｎ：０］の読出しを制御する制御信号であるＳＥＬ［（２Ｋ＋１）：０］及びリードイネーブル信号ＲＥＮＬ及びＲＥＮＲをＭＣＬＫに同期させて読出回路に転送することが可能である。ここで、読出回路は、Ｒバッファ５６０Ｌ及び５６０Ｒ並びにアドレスデコーダ５８０Ｌ及び５８０Ｒが該当する。
　これにより、非同期とした場合と比較して、画素２１からのデジタル信号ＳＩＧの読出し、及び読出したデジタル信号ＳＩＧの出力部２８への転送をより高速に行うことが可能となる。
　また、読出動作を行うクラスタの１段下のクラスタ内部でＳＥＬ［（２Ｋ＋１）：０］を生成し、生成したＳＥＬ［（２Ｋ＋１）：０］を、読出動作を行う１段上のクラスタに転送することが可能である。これによって、ＳＥＬ［（２Ｋ＋１）：０］をクラスタ外部のカウンタで生成する場合と比較して、生成したＳＥＬ［（２Ｋ＋１）：０］を１段上のクラスタに転送するだけで済むので、消費電力量を低減することが可能となる。
　＜５．第５の実施の形態＞
　上記第４の実施の形態では、画素選択信号ＳＥＬ［（２Ｋ＋１）：０］とリードイネーブル信号ＲＥＮＬ及びＲＥＮＲとを、ＭＣＬＫに同期させて各クラスタの読出回路に転送していた。この第５の実施の形態では、画素選択信号ＳＥＬ［（２Ｋ＋１）：０］をＭＣＬＫに同期させて転送し、リードイネーブル信号ＲＥＮＬ及びＲＥＮＲを別途非同期で転送する点において第４の実施の形態と異なる。
　図３２は、本技術の第５の実施の形態における時刻コード転送部２３の一構成例を示すブロック図である。この第５の実施の形態の時刻コード転送部２３は、垂直駆動回路２７からＭＣＬＫとは非同期でリードイネーブル信号ＲＥＮ（ＲＥＮＬ及びＲＥＮＲ）がクラスタ５００＿０～５００＿Ｍに供給される点において第４の実施の形態と異なる。また、クラスタ５００＿０～５００＿Ｍのアービトレーション回路がリードイネーブル信号ＲＥＮＬ及びＲＥＮＲを生成しない点も第４の実施の形態と異なる。
　この構成によって、読出動作を行うクラスタ５００＿ｍの１段下のクラスタ５００＿（ｍ－１）にて生成された画素選択信号ＳＥＬ［（２Ｋ＋１）：０］は、ＭＣＬＫに同期して読出動作を行う１段上のクラスタ５００＿ｍに転送される。一方、リードイネーブル信号ＲＥＮＬ及びＲＥＮＲは、ＭＣＬＫとは非同期でクラスタ５００＿ｍのＲバッファ５６０Ｌ及び５６０Ｒに転送される。
　［第５の実施の形態の効果］
　本技術の第５の実施の形態によれば、画素２１からのデジタル信号ＳＩＧ［Ｎ：０］の読出しを制御する制御信号であるＳＥＬ［（２Ｋ＋１）：０］をＭＣＬＫに同期させて読出回路の１つであるアドレスデコーダ５８０Ｌ及び５８０Ｒに転送することが可能である。ここで、読出回路は、Ｒバッファ５６０Ｌ及び５６０Ｌ並びにアドレスデコーダ５８０Ｌ及び５８０Ｒが該当する。
　これにより、ＳＥＬ［（２Ｋ＋１）：０］をＭＣＬＫと非同期に転送した場合と比較して、画素２１からのデジタル信号ＳＩＧの読出し、及び読出したデジタル信号ＳＩＧの出力部２８への転送をより高速に行うことが可能となる。また、外部カウンタでＳＥＬ［（２Ｋ＋１）：０］を生成する場合と比較して、消費電力量を低減することが可能となる。
　また、第４の実施の形態よりは読出速度は低下するが、リードイネーブル信号ＲＥＮＬ及びＲＥＮＲを生成する回路を不要とできるので、時刻コード転送部２３のレイアウト面積を低減することが可能となる。
　＜６．撮像装置の使用例＞
　上述した撮像装置１００は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（Mini Disc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）アナログ信号を出力する画素回路と、前記画素回路から出力された前記アナログ信号をアナログデジタル変換するアナログデジタル変換器と、前記アナログデジタル変換器でアナログデジタル変換されたデジタル信号を記憶するデータ記憶部とを備える複数の画素が二次元格子状に配列された画素アレイ部と、
　制御信号に従って前記データ記憶部から前記デジタル信号を読み出す読出回路と、前記読出回路で読出した前記デジタル信号をクロック信号に同期させて信号処理部へと転送する転送回路と、前記制御信号を前記クロック信号に同期させて前記読出回路へと供給する制御信号供給回路とを備えるデータ転送部と、
を備える
固体撮像素子。
（２）前記制御信号供給回路は、前記デジタル信号の読出しを指示する第１の制御信号、及び前記デジタル信号を読み出す対象の画素を指定する第２の制御信号を生成し、生成した前記第１の制御信号及び前記第２の制御信号を前記クロック信号に同期させて前記読出回路へと供給する
前記（１）に記載の固体撮像素子。
（３）前記第２の制御信号の所定ビット目のビット信号は前記第１の制御信号を兼ねている
前記（２）に記載の固体撮像素子。
（４）前記制御信号供給回路は、前記デジタル信号の読出しを指示する第１の制御信号、及び前記デジタル信号を読み出す対象の画素を指定する第２の制御信号のうちいずれか一方を生成し、生成した前記第１の制御信号及び前記第２の制御信号のいずれか一方を前記クロック信号に同期させて前記読出回路へと供給する
前記（１）に記載の固体撮像素子。
（５）前記データ転送部は、前記画素アレイ部の画素列に沿って直列接続された複数の転送ブロックを備え、
　前記複数の転送ブロックは、各々が前記読出回路及び前記転送回路を備えており、更に、前記画素列方向の一端に位置する前記転送ブロックが前記信号処理部に接続されていると共に、前記画素列方向の他端に位置する前記転送ブロックが前記制御信号供給回路に接続されており、
　前記データ転送部は、
　各前記転送ブロックの前記転送回路が、前記制御信号供給回路から入力された前記制御信号又は自転送ブロックの前記他端側に接続された他の転送ブロックから入力された前記制御信号を、前記クロック信号に同期させて前記一端側に接続された他の前記転送ブロックに順に中継し、
　各前記転送ブロックの前記読出回路が、予め定められた順番で、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、
　各前記転送ブロックの前記転送回路が、前記読出回路で読出した前記デジタル信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに順に中継する
前記（１）～（４）のいずれか１に記載の固体撮像素子。
（６）各前記転送ブロックは、転送モードを指定するモード指定信号を出力するモード指定信号出力部を更に備え、
　前記モード指定信号出力部は、
　前記読出動作の開始を指示する開始指示信号の入力に応じて前記デジタル信号の読出動作及び転送動作を行う第１の転送モードを指定する第１のモード指定信号を前記読出回路及び前記転送回路に出力し、
　前記読出動作の終了を検出したことに応じて入力信号の中継を行う第２の転送モードを指定する第２のモード指定信号を前記転送回路に出力し、
　前記読出回路は、
　前記第１のモード指定信号が入力されているときに、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、
　前記転送回路は、
　前記第１のモード指定信号が入力されているときに、前記読出回路が読出した前記デジタル信号を前記クロック信号に同期させて前記信号処理部又は自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、
　前記第２のモード指定信号が入力されているときに、自転送ブロックに転送されてきた前記デジタル信号又は前記制御信号のうち、前記デジタル信号を前記クロック信号に同期させて前記信号処理部又は自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、前記制御信号を前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送する
前記（５）に記載の固体撮像素子。
（７）各前記転送ブロックには、１以上の前記画素が前記デジタル信号の読出動作及び転送動作を行う対象の画素として割り当てられている
前記（５）又は（６）に記載の固体撮像素子。
（８）前記データ転送部は、前記画素アレイ部の画素列に沿って直列接続された複数の転送ブロックを備え、
　前記複数の転送ブロックは、各々が前記読出回路、前記転送回路及び前記制御信号供給回路を備えていると共に、前記画素列方向の一端に位置する前記転送ブロックが前記信号処理部に接続されており、
　前記データ転送部は、
　各前記転送ブロックが、自転送ブロックの前記一端側に接続された他の前記転送ブロックが次に前記デジタル信号の読出動作及び転送動作を行う転送ブロックである場合に、前記制御信号供給回路にて前記制御信号を生成し、前記転送回路にて前記制御信号供給回路で生成した前記制御信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、
　各前記転送ブロックの前記読出回路が、予め定められた順番で、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、
　各前記転送ブロックの前記転送回路が、前記読出回路で読出した前記デジタル信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに順に中継する
前記（１）～（４）のいずれか１に記載の固体撮像素子。
（９）各前記転送ブロックは、転送モードを指定するモード指定信号を出力するモード指定信号出力部を更に備え、
　前記モード指定信号出力部は、
　前記読出動作の開始を指示する開始指示信号の入力に応じて前記読出動作及び前記転送動作を行う第１の転送モードを指定する第１のモード指定信号を、前記読出回路及び前記転送回路に出力すると共に、前記制御信号の転送を指示する指示信号を自転送ブロックの前記画素列方向の他端側に接続された他の前記転送ブロックへと出力し、
　前記読出動作の終了を検出したことに応じて前記デジタル信号の中継を行う第２の転送モードを指定する第２のモード指定信号を前記転送回路に出力し、
　前記指示信号の入力に応じて前記制御信号の生成及び転送を行う第３の転送モードを指定する第３のモード指定信号を、前記転送回路及び前記制御信号供給回路に出力し、
　前記読出回路は、
　前記第１のモード指定信号が入力されているときに、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、
　前記制御信号供給回路は、
　前記第３のモード指定信号が入力されているときに前記制御信号を生成し、
　前記転送回路は、
　前記第１のモード指定信号が入力されているときに、前記読出回路が読出した前記デジタル信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、
　前記第２のモード指定信号が入力されているときに、自転送ブロックに転送されてきた前記デジタル信号を前記一端側に接続された他の前記転送ブロックに転送し、
　前記第３のモード指定信号が入力されているときに、前記制御信号供給回路で生成された前記制御信号を、前記クロック信号に同期させて前記一端側に接続された他の前記転送ブロックに転送する
前記（８）に記載の固体撮像素子。
（１０）前記データ記憶部は、前記デジタル信号の各ビットのデータを個別に記憶する複数のラッチ回路を備え、
　前記転送回路は、前記複数のラッチ回路の各ラッチ回路に個別に対応し、各ラッチ回路にラッチされた前記各ビットのデータを個別に転送する複数のフリップフロップ回路を備え、
　前記制御信号供給回路は、前記複数のフリップフロップ回路を直列接続してなるシフトレジスタを含んで構成されている
前記（８）又は（９）に記載の固体撮像素子。
（１１）各前記転送ブロックには、１以上の前記画素が前記読出動作及び前記転送動作を行う対象の画素として割り当てられている
前記（８）～（１０）のいずれか１に記載の固体撮像素子。
（１２）前記画素回路は、
　光を電荷に変換する光電変換部と、
　前記電荷を蓄積する電荷蓄積部と、
　露光期間の開始タイミングにおいて前記光電変換部から前記電荷を排出する排出トランジスタと、
　前記露光期間の終了タイミングにおいて前記光電変換部から前記電荷蓄積部へ前記電荷を転送する転送トランジスタと、
　前記電荷蓄積部の電圧を増幅して前記アナログ信号として出力する増幅トランジスタとを備える
前記（１）～（１１）のいずれか１に記載の固体撮像素子。
（１３）前記画素回路は、前記終了タイミングの前に前記電荷蓄積部の電圧をリセットレベルに初期化するリセットトランジスタを更に備え、
　前記アナログ信号は、前記リセットレベルと前記電荷が転送されたときの信号レベルとを含み、
　前記デジタル信号は、前記リセットレベルをアナログデジタル変換したリセットデータと前記信号レベルをアナログデジタル変換した信号データとを含む
前記（１２）に記載の固体撮像素子。
（１４）前記信号処理部は、前記リセットデータと前記信号データとの差分を求めて画素データとして出力する相関二重サンプリング回路を備える
前記（１３）に記載の固体撮像素子。
（１５）時刻を示す所定ビット数の時刻コードを前記アナログデジタル変換器に出力する時刻コード発生部を更に備え、
　前記アナログデジタル変換器は、
　スロープを持つ所定の参照信号と前記アナログ信号とを比較して比較結果を前記データ記憶部に出力する比較部を備え、
　前記データ記憶部は、前記比較結果が反転したときの前記時刻コードを前記デジタル信号として記憶する
前記（１）～（１４）のいずれか１に記載の固体撮像素子。
（１６）アナログ信号を出力する画素回路と、前記画素回路から出力された前記アナログ信号をアナログデジタル変換するアナログデジタル変換器と、前記アナログデジタル変換器でアナログデジタル変換されたデジタル信号を記憶するデータ記憶部とを備える複数の画素が二次元格子状に配列された画素アレイ部と、
　制御信号に従って前記データ記憶部から前記デジタル信号を読み出す読出回路と、前記読出回路で読出した前記デジタル信号をクロック信号に同期させて信号処理部へと転送する転送回路と、前記制御信号を前記クロック信号に同期させて前記読出回路へと供給する制御信号供給回路とを備えるデータ転送部と、
を備える撮像装置。
（１７）アナログ信号を出力する画素回路と、前記画素回路から出力された前記アナログ信号をアナログデジタル変換するアナログデジタル変換器と、前記アナログデジタル変換器でアナログデジタル変換されたデジタル信号を記憶するデータ記憶部とを備える複数の画素が二次元格子状に配列された画素アレイ部と、
　制御信号に従って前記データ記憶部から前記デジタル信号を読み出す読出回路と、前記読出回路で読出した前記デジタル信号をクロック信号に同期させて信号処理部へと転送する転送回路とを備えるデータ転送部と
を備えた固体撮像素子の制御方法であって、
　前記制御信号をクロック信号に同期させて前記読出回路へと供給するステップ
を含む固体撮像素子の制御方法。
　１　固体撮像素子
　１１　半導体基板
　１９　信号線
　２１　画素
　２２　画素アレイ部
　２３　時刻コード転送部
　２４　画素駆動回路
　２５　ＤＡＣ
　２６　時刻コード発生部
　２７　垂直駆動回路
　２８　出力部
　２９　コントローラ
　２９ａ　タイミング生成回路
　１００　撮像装置
　１１０　光学部
　１２０　ＤＳＰ回路
　１３０　表示部
　１４０　操作部
　１５０　バス
　１６０　フレームメモリ
　１７０　記憶部
　１８０　電源部
　２００　画素回路
　２０１　リセットトランジスタ
　２０２　容量
　２０３　ゲイン制御トランジスタ
　２０４　ＦＤ
　２０５　転送トランジスタ
　２０６　フォトダイオード
　２０７　排出トランジスタ
　２１０　ＡＤＣ
　２１１　比較回路
　２１２　データ記憶部
　２１３　ラッチ制御回路
　２１４＿０～２１４＿Ｎ　ラッチ回路
　２４０　差動入力回路
　２５０　電圧変換回路
　２６０　正帰還回路
　４００＿０～４００＿Ｍ，５００＿０～５００＿Ｍ　クラスタ
　４０１，４０２　カウンタ
　４２０　アービトレーション回路
　４２９，４３０，５３０　ＤＦＦ
　４５０　アドレスバッファ
　４６０Ｌ，４６０Ｒ　ＲＥＮコントロール回路
　４７０Ｌ，４７０Ｒ，５８０Ｌ，５８０Ｒ　アドレスデコーダ
　４８０Ｌ，４８０Ｒ　Ｒ／Ｗバッファ
　４８２　ＮＡＮＤゲート
　５３１　マルチプレクサ
　５６０Ｌ，５６０Ｒ　Ｒバッファ

Claims (17)

  1. 　アナログ信号を出力する画素回路と、前記画素回路から出力された前記アナログ信号をアナログデジタル変換するアナログデジタル変換器と、前記アナログデジタル変換器でアナログデジタル変換されたデジタル信号を記憶するデータ記憶部とを備える複数の画素が二次元格子状に配列された画素アレイ部と、
    　制御信号に従って前記データ記憶部から前記デジタル信号を読み出す読出回路と、前記読出回路で読出した前記デジタル信号をクロック信号に同期させて信号処理部へと転送する転送回路と、前記制御信号を前記クロック信号に同期させて前記読出回路へと供給する制御信号供給回路とを備えるデータ転送部と、
    を備える
    固体撮像素子。
  2. 　前記制御信号供給回路は、前記デジタル信号の読出しを指示する第１の制御信号、及び前記デジタル信号を読み出す対象の画素を指定する第２の制御信号を生成し、生成した前記第１の制御信号及び前記第２の制御信号を前記クロック信号に同期させて前記読出回路へと供給する
    請求項１に記載の固体撮像素子。
  3. 　前記第２の制御信号の所定ビット目のビット信号は前記第１の制御信号を兼ねている
    請求項２に記載の固体撮像素子。
  4. 　前記制御信号供給回路は、前記デジタル信号の読出しを指示する第１の制御信号、及び前記デジタル信号を読み出す対象の画素を指定する第２の制御信号のうちいずれか一方を生成し、生成した前記第１の制御信号及び前記第２の制御信号のいずれか一方を前記クロック信号に同期させて前記読出回路へと供給する
    請求項１に記載の固体撮像素子。
  5. 　前記データ転送部は、前記画素アレイ部の画素列に沿って直列接続された複数の転送ブロックを備え、
    　前記複数の転送ブロックは、各々が前記読出回路及び前記転送回路を備えており、更に、前記画素列方向の一端に位置する前記転送ブロックが前記信号処理部に接続されていると共に、前記画素列方向の他端に位置する前記転送ブロックが前記制御信号供給回路に接続されており、
    　前記データ転送部は、
    　各前記転送ブロックの前記転送回路が、前記制御信号供給回路から入力された前記制御信号又は自転送ブロックの前記他端側に接続された他の転送ブロックから入力された前記制御信号を、前記クロック信号に同期させて前記一端側に接続された他の前記転送ブロックに順に中継し、
    　各前記転送ブロックの前記読出回路が、予め定められた順番で、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、
    　各前記転送ブロックの前記転送回路が、前記読出回路で読出した前記デジタル信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに順に中継する
    請求項１に記載の固体撮像素子。
  6. 　各前記転送ブロックは、転送モードを指定するモード指定信号を出力するモード指定信号出力部を更に備え、
    　前記モード指定信号出力部は、
    　前記読出動作の開始を指示する開始指示信号の入力に応じて前記デジタル信号の読出動作及び転送動作を行う第１の転送モードを指定する第１のモード指定信号を前記読出回路及び前記転送回路に出力し、
    　前記読出動作の終了を検出したことに応じて入力信号の中継を行う第２の転送モードを指定する第２のモード指定信号を前記転送回路に出力し、
    　前記読出回路は、
    　前記第１のモード指定信号が入力されているときに、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、
    　前記転送回路は、
    　前記第１のモード指定信号が入力されているときに、前記読出回路が読出した前記デジタル信号を前記クロック信号に同期させて前記信号処理部又は自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、
    　前記第２のモード指定信号が入力されているときに、自転送ブロックに転送されてきた前記デジタル信号又は前記制御信号のうち、前記デジタル信号を前記クロック信号に同期させて前記信号処理部又は自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、前記制御信号を前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送する
    請求項５に記載の固体撮像素子。
  7. 　各前記転送ブロックには、１以上の前記画素が前記デジタル信号の読出動作及び転送動作を行う対象の画素として割り当てられている
    請求項５に記載の固体撮像素子。
  8. 　前記データ転送部は、前記画素アレイ部の画素列に沿って直列接続された複数の転送ブロックを備え、
    　前記複数の転送ブロックは、各々が前記読出回路、前記転送回路及び前記制御信号供給回路を備えていると共に、前記画素列方向の一端に位置する前記転送ブロックが前記信号処理部に接続されており、
    　前記データ転送部は、
    　各前記転送ブロックが、自転送ブロックの前記一端側に接続された他の前記転送ブロックが次に前記デジタル信号の読出動作及び転送動作を行う転送ブロックである場合に、前記制御信号供給回路にて前記制御信号を生成し、前記転送回路にて前記制御信号供給回路で生成した前記制御信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、
    　各前記転送ブロックの前記読出回路が、予め定められた順番で、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、
    　各前記転送ブロックの前記転送回路が、前記読出回路で読出した前記デジタル信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに順に中継する
    請求項１に記載の固体撮像素子。
  9. 　各前記転送ブロックは、転送モードを指定するモード指定信号を出力するモード指定信号出力部を更に備え、
    　前記モード指定信号出力部は、
    　前記読出動作の開始を指示する開始指示信号の入力に応じて前記読出動作及び前記転送動作を行う第１の転送モードを指定する第１のモード指定信号を、前記読出回路及び前記転送回路に出力すると共に、前記制御信号の転送を指示する指示信号を自転送ブロックの前記画素列方向の他端側に接続された他の前記転送ブロックへと出力し、
    　前記読出動作の終了を検出したことに応じて前記デジタル信号の中継を行う第２の転送モードを指定する第２のモード指定信号を前記転送回路に出力し、
    　前記指示信号の入力に応じて前記制御信号の生成及び転送を行う第３の転送モードを指定する第３のモード指定信号を、前記転送回路及び前記制御信号供給回路に出力し、
    　前記読出回路は、
    　前記第１のモード指定信号が入力されているときに、前記制御信号に従って前記データ記憶部から前記デジタル信号を読出し、
    　前記制御信号供給回路は、
    　前記第３のモード指定信号が入力されているときに前記制御信号を生成し、
    　前記転送回路は、
    　前記第１のモード指定信号が入力されているときに、前記読出回路が読出した前記デジタル信号を、前記クロック信号に同期させて自転送ブロックの前記一端側に接続された他の前記転送ブロックに転送し、
    　前記第２のモード指定信号が入力されているときに、自転送ブロックに転送されてきた前記デジタル信号を前記一端側に接続された他の前記転送ブロックに転送し、
    　前記第３のモード指定信号が入力されているときに、前記制御信号供給回路で生成された前記制御信号を、前記クロック信号に同期させて前記一端側に接続された他の前記転送ブロックに転送する
    請求項８に記載の固体撮像素子。
  10. 　前記データ記憶部は、前記デジタル信号の各ビットのデータを個別に記憶する複数のラッチ回路を備え、
    　前記転送回路は、前記複数のラッチ回路の各ラッチ回路に個別に対応し、各ラッチ回路にラッチされた前記各ビットのデータを個別に転送する複数のフリップフロップ回路を備え、
    　前記制御信号供給回路は、前記複数のフリップフロップ回路を直列接続してなるシフトレジスタを含んで構成されている
    請求項８に記載の固体撮像素子。
  11. 　各前記転送ブロックには、１以上の前記画素が前記読出動作及び前記転送動作を行う対象の画素として割り当てられている
    請求項８に記載の固体撮像素子。
  12. 　前記画素回路は、
    　光を電荷に変換する光電変換部と、
    　前記電荷を蓄積する電荷蓄積部と、
    　露光期間の開始タイミングにおいて前記光電変換部から前記電荷を排出する排出トランジスタと、
    　前記露光期間の終了タイミングにおいて前記光電変換部から前記電荷蓄積部へ前記電荷を転送する転送トランジスタと、
    　前記電荷蓄積部の電圧を増幅して前記アナログ信号として出力する増幅トランジスタとを備える
    請求項１に記載の固体撮像素子。
  13. 　前記画素回路は、前記終了タイミングの前に前記電荷蓄積部の電圧をリセットレベルに初期化するリセットトランジスタを更に備え、
    　前記アナログ信号は、前記リセットレベルと前記電荷が転送されたときの信号レベルとを含み、
    　前記デジタル信号は、前記リセットレベルをアナログデジタル変換したリセットデータと前記信号レベルをアナログデジタル変換した信号データとを含む
    請求項１２に記載の固体撮像素子。
  14. 　前記信号処理部は、前記リセットデータと前記信号データとの差分を求めて画素データとして出力する相関二重サンプリング回路を備える
    請求項１３に記載の固体撮像素子。
  15. 　時刻を示す所定ビット数の時刻コードを前記アナログデジタル変換器に出力する時刻コード発生部を更に備え、
    　前記アナログデジタル変換器は、
    　スロープを持つ所定の参照信号と前記アナログ信号とを比較して比較結果を前記データ記憶部に出力する比較部を備え、
    　前記データ記憶部は、前記比較結果が反転したときの前記時刻コードを前記デジタル信号として記憶する
    請求項１に記載の固体撮像素子。
  16. 　アナログ信号を出力する画素回路と、前記画素回路から出力された前記アナログ信号をアナログデジタル変換するアナログデジタル変換器と、前記アナログデジタル変換器でアナログデジタル変換されたデジタル信号を記憶するデータ記憶部とを備える複数の画素が二次元格子状に配列された画素アレイ部と、
    　制御信号に従って前記データ記憶部から前記デジタル信号を読み出す読出回路と、前記読出回路で読出した前記デジタル信号をクロック信号に同期させて信号処理部へと転送する転送回路と、前記制御信号を前記クロック信号に同期させて前記読出回路へと供給する制御信号供給回路とを備えるデータ転送部と、
    を備える撮像装置。
  17. 　アナログ信号を出力する画素回路と、前記画素回路から出力された前記アナログ信号をアナログデジタル変換するアナログデジタル変換器と、前記アナログデジタル変換器でアナログデジタル変換されたデジタル信号を記憶するデータ記憶部とを備える複数の画素が二次元格子状に配列された画素アレイ部と、
    　制御信号に従って前記データ記憶部から前記デジタル信号を読み出す読出回路と、前記読出回路で読出した前記デジタル信号をクロック信号に同期させて信号処理部へと転送する転送回路とを備えるデータ転送部と
    を備えた固体撮像素子の制御方法であって、
    　前記制御信号をクロック信号に同期させて前記読出回路へと供給するステップ
    を含む固体撮像素子の制御方法。
PCT/JP2019/029242 2018-09-19 2019-07-25 固体撮像素子、撮像装置、及び、固体撮像素子の制御方法 WO2020059294A1 (ja)

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