JP2022170441A - 光電変換装置 - Google Patents

Abstract

【課題】浮遊拡散部を共有して使用する複数の光電変換部を有する画素を備えた光電変換装置において、露光時間の設定の自由度を向上するための技術を提供する。
【解決手段】光電変換装置は、複数の光電変換部と、複数の光電変換部の電荷が転送される浮遊拡散部と、を有する複数の画素と、複数の画素に対し、読み出す読み出し処理とリセット処理とを処理の対象となる光電変換部及び処理の対象となる浮遊拡散部を切り替えながら実行する垂直走査部と、垂直走査部を制御する制御部と、を有する。制御部は、処理対象の行アドレスを生成する読み出し行アドレス生成部及びリセット行アドレス生成部を有する。処理の対象となる光電変換部を切り替える第１の周期は処理対象となる浮遊拡散部を切り替える第２の周期よりも短く、行アドレスの更新周期は第２の周期に等しく、行アドレスの更新タイミングの設定単位は第１の周期の１周期の長さに等しい。
【選択図】図５

Description

本発明は、光電変換装置に関する。

特許文献１には、複数の光電変換部が１つの浮遊拡散部を共有して使用する画素を有するイメージセンサが記載されている。また、特許文献２には、一般的な撮像素子において、光電変換部からの電荷の読み出しや光電変換部のリセットを行う方法として、各処理の対象となる画素を１行ずつ指定し、各処理を行う方法が記載されている。

特開２０１３－１１８６９８号公報 特開２００８－２８８９４６号公報

特許文献２に記載の技術を特許文献１に適用する場合、複数の水平期間に渡って１つの浮遊拡散部を選択しながら、浮遊拡散部を共有している複数の光電変換部を順次選択し、読み出し処理及びリセット処理を行単位で順次行うことになる。そのため、光電変換部の露光時間の設定の自由度は必ずしも高いとは言えなかった。

本発明の目的は、浮遊拡散部を共有して使用する複数の光電変換部を有する画素を備えた光電変換装置において、露光時間の設定の自由度を向上するための技術を提供することにある。

本明細書の一開示によれば、３つ以上の複数の光電変換部と、前記複数の光電変換部の電荷が転送される浮遊拡散部と、前記浮遊拡散部の電圧に応じた信号を出力する出力部と、を各々が有する複数の画素が複数の行及び複数の列をなすように配された画素部と、前記画素部に配された前記複数の画素に対し、前記画素の信号を読み出す読み出し処理と、前記画素をリセットするリセット処理と、を処理の対象となる光電変換部及び処理の対象となる浮遊拡散部を切り替えながら実行する垂直走査部と、前記垂直走査部を制御する制御部と、を有し、前記制御部は、前記読み出し処理の際に信号を読み出す画素の行アドレスを生成して前記垂直走査部に出力する読み出し行アドレス生成部と、前記リセット処理の際にリセットする画素の行アドレスを生成して前記垂直走査部に出力するリセット行アドレス生成部と、を有し、前記読み出し処理及び前記リセット処理の際に前記処理の対象となる光電変換部を切り替える周期である第１の周期は、前記読み出し処理及び前記リセット処理の際に前記処理の対象となる浮遊拡散部を切り替える周期である第２の周期よりも短く、前記読み出し行アドレス生成部及び前記リセット行アドレス生成部における前記行アドレスの更新周期は、前記第２の周期に等しく、前記読み出し行アドレス生成部及び前記リセット行アドレス生成部における前記行アドレスの更新タイミングの設定単位は、前記第１の周期の１周期の長さに等しい光電変換装置が提供される。

本発明によれば、浮遊拡散部を共有する複数の光電変換部を有する画素を備えた光電変換装置において、露光時間の設定の自由度を向上することができる。

本発明の第１実施形態による光電変換装置の概略構成を示すブロック図である。 本発明の第１実施形態による光電変換装置における画素の構成例を示す回路図である。 本発明の第１実施形態による光電変換装置における制御部の構成例を示すブロック図である。 本発明の第１実施形態による光電変換装置における読み出し行・リセット行アドレス生成部の構成例を示すブロック図である。 本発明の第１実施形態による光電変換装置における読み出し行・リセット行アドレス生成部の動作例を示すタイミング図である。 本発明の第１実施形態による光電変換装置における垂直走査タイミング制御部の動作例を示すタイミング図である。 本発明の第１実施形態による光電変換装置における垂直走査部の構成例を示すブロック図である。 本発明の第１実施形態による光電変換装置における画素制御信号生成部及び画素部の動作例を示すタイミング図（その１）である。 本発明の第１実施形態による光電変換装置における画素制御信号生成部及び画素部の動作例を示すタイミング図（その２）である。 本発明の第１実施形態による光電変換装置における画素制御信号生成部及び画素部の動作例を示すタイミング図（その３）である。 本発明の第１実施形態による光電変換装置の垂直走査における行アドレスの遷移を説明するタイミング図である。 本発明の第２実施形態による光電変換装置における読み出し行・リセット行アドレス生成部の構成例を示すブロック図である。 本発明の第２実施形態による光電変換装置における読み出し行・リセット行アドレス生成部の動作例を示すタイミング図である。 本発明の第２実施形態による光電変換装置における垂直走査タイミング制御部の動作例を示すタイミング図である。 本発明の第３実施形態による光電変換装置における画素の構成例を示す回路図である。 本発明の第３実施形態による光電変換装置における読み出し行・リセット行アドレス生成部の動作例を示すタイミング図である。 本発明の第３実施形態による光電変換装置における画素制御信号生成部及び画素部の動作例を示すタイミング図（その１）である。 本発明の第３実施形態による光電変換装置における画素制御信号生成部及び画素部の動作例を示すタイミング図（その２）である。 本発明の第３実施形態による光電変換装置における画素制御信号生成部及び画素部の動作例を示すタイミング図（その３）である。 本発明の第３実施形態による光電変換装置の垂直走査における行アドレスの遷移を説明するタイミング図（その１）である。 本発明の第３実施形態による光電変換装置の垂直走査における行アドレスの遷移を説明するタイミング図（その２）である。 本発明の第４実施形態による光電変換装置における読み出し行・リセット行アドレス生成部の動作例を示すタイミング図である。 本発明の第４実施形態による光電変換装置における画素制御信号生成部及び画素部の動作例を示すタイミング図（その１）である。 本発明の第４実施形態による光電変換装置における画素制御信号生成部及び画素部の動作例を示すタイミング図（その２）である。 本発明の第４実施形態による光電変換装置における画素制御信号生成部及び画素部の動作例を示すタイミング図（その３）である。 本発明の第４実施形態による光電変換装置の垂直走査における行アドレスの遷移を説明するタイミング図（その１）である。 本発明の第４実施形態による光電変換装置の垂直走査における行アドレスの遷移を説明するタイミング図（その２）である。 本発明の第５実施形態による撮像システムの概略構成を示すブロック図である。 本発明の第６実施形態による撮像システム及び移動体の構成例を示す図である。 本発明の第７実施形態による機器の概略構成を示すブロック図である。

［第１実施形態］
本発明の第１実施形態による光電変換装置の概略構成について、図１を用いて説明する。図１は、本実施形態による光電変換装置の概略構成を示すブロック図である。

本実施形態による光電変換装置１００は、例えば図１に示すように、処理装置（プロセッサ）１と、制御部２と、垂直走査部３と、画素部４と、列回路部５と、水平走査部６と、信号出力部７と、により構成され得る。画素部４には、垂直走査部３と、列回路部５と、が接続されている。列回路部５には、水平走査部６が接続されている。水平走査部６には、信号出力部７が接続されている。垂直走査部３、列回路部５、水平走査部６及び信号出力部７には、制御部２が接続されている。制御部２には、処理装置１が接続されている。

処理装置１は、例えばＣＰＵ（Central Processing Unit）であり、光電変換装置１００の全体の動作を制御する。処理装置１は、制御部２に対し、同期信号などの制御信号や動作モードなどの設定信号を出力する。なお、処理装置１は、光電変換装置１００が搭載されるシステム内、すなわち光電変換装置１００の外部に設けられていてもよい。

制御部２は、処理装置１から同期信号などの制御信号や動作モードなどの設定信号を受け、垂直走査部３、列回路部５、水平走査部６及び信号出力部７に、これらの動作やタイミングを制御するための制御信号を出力する制御回路である。

画素部４には、各々が光電変換部を含む複数の画素Ｐが複数の行及び複数の列をなすように２次元状に配列されている。複数の画素Ｐの各々は、光電変換部に入射した光の量に応じた画素信号を出力するように構成されている。図１には、Ｍ列×Ｎ行の行列状に配列された画素Ｐで構成される画素部４を示している。一部の画素Ｐには、画素の符号Ｐに（ｍ，ｎ）で表される座標を付記している。ここで、ｍは１～Ｍの整数で表される列番号であり、ｎは１～Ｎの整数で表される行番号である。なお、本明細書では、各行の延在する方向（行方向）を水平方向、各列の延在する方向（列方向）を垂直方向と定義するものとする。また、先頭行の行番号は第１行であり、先頭列の列番号は第１列であるものとする。

画素部４の各列には、２本の垂直出力線Ｖｌｉｎｅ１，Ｖｌｉｎｅ２が配されている。図１の一部の垂直出力線Ｖｌｉｎｅ１，Ｖｌｉｎｅ２の符号には、列番号ｍを表す番号を括弧書きで付記している。なお、図１には垂直出力線Ｖｌｉｎｅを各列に２本ずつ配置した例を示しているが、各列に配置する垂直出力線Ｖｌｉｎｅの数は１本であってもよいし、３本以上であってもよい。

垂直走査部３は、制御部２からの信号を受けて動作し、画素部４を構成する複数の画素Ｐを行単位で駆動する制御回路である。画素部４を構成する複数の画素Ｐに対して垂直走査部３が実行する動作には、リセット走査と読み出し走査とが含まれる。リセット走査とは、画素部４の一部の行の画素Ｐ又は全部の行の画素Ｐに対して、行単位で順次、光電変換部のリセット状態を解除して電荷蓄積状態にすることで露光を開始する動作をいう。読み出し走査とは、画素部４の一部の行の画素Ｐ又は全部の行の画素Ｐから、行単位で順次、光電変換部に蓄積された電荷に基づく信号を出力する動作をいう。垂直走査部３は、画素部４の各行に配された不図示の制御線を介して行単位で画素Ｐに制御信号を供給する。垂直走査部３は、シフトレジスタやアドレスデコーダを用いて構成され得る。

列回路部５は、画素部４の画素Ｐから出力される画素信号に対して所定の処理を行う回路ブロックであり、垂直出力線Ｖｌｉｎｅの各々に対応して、例えば、増幅回路と、アナログデジタル変換（ＡＤ変換）回路と、メモリと、を備え得る。この場合、列回路部５は、画素部４の各列の画素Ｐから垂直出力線Ｖｌｉｎｅを介して出力されるアナログ信号である画素信号に対して増幅処理及びＡＤ変換処理を行い、画素信号をデジタルデータとしてメモリに保持する。

水平走査部６は、制御部２からの信号を受けて動作し、列回路部５のメモリに保持されたデジタルデータを、列毎に順次、信号出力部７へと転送する制御回路である。水平走査部６は、シフトレジスタやアドレスデコーダを用いて構成され得る。

信号出力部７は、水平走査部６から転送される信号をデジタル処理し、シリアルデータとして光電変換装置１００の外部に出力する出力回路である。信号出力部７は、デジタル処理部と、パラレル・シリアル変換回路と、ＬＶＤＳ（Low Voltage Differential Signaling）などの出力回路と、を含んで構成され得る。

なお、列回路部５がＡＤ変換の機能を有することは必須ではなく、例えば、光電変換装置１００の外部でＡＤ変換処理を行うように構成されていてもよい。この場合、水平走査部６及び信号出力部７の構成も、アナログ信号の処理に適合するように適宜変更される。

次に、本実施形態による光電変換装置における画素Ｐの構成例について、図２を用いて説明する。図２は、本実施形態による光電変換装置における画素Ｐの構成例を示す回路図である。図２には、画素部４を構成する画素Ｐのうち第ｍ列第ｎ行に配された画素Ｐ（ｍ，ｎ）の構成のみを示しているが、他の画素Ｐについても同様である。

各々の画素Ｐは、例えば図２に示すように、８個の光電変換部ＰＤ１～ＰＤ８と、８個の転送トランジスタＭ１～Ｍ８と、リセットトランジスタＭ９と、増幅トランジスタＭ１０と、選択トランジスタＭ１１と、により構成され得る。なお、各々の画素Ｐが有する光電変換部ＰＤの数は、必ずしも８個である必要はない。

光電変換部ＰＤ１～ＰＤ８は、例えばフォトダイオードやフォトゲートなどの光電変換素子により構成され得る。ここでは光電変換部ＰＤ１～ＰＤ８がフォトダイオードにより構成されている場合を想定する。光電変換部ＰＤ１を構成するフォトダイオードは、アノードが接地ノードに接続され、カソードが転送トランジスタＭ１のソースに接続されている。光電変換部ＰＤ２～ＰＤ８を構成するフォトダイオードについても光電変換部ＰＤ１を構成するフォトダイオードと同様、アノードが接地ノードに接続され、カソードがそれぞれに対応する転送トランジスタＭ２～Ｍ８のソースに接続されている。

転送トランジスタＭ１～Ｍ８のドレインは、リセットトランジスタＭ９のソース及び増幅トランジスタＭ１０のゲートに接続されている。転送トランジスタＭ１～Ｍ８のドレインと、リセットトランジスタＭ９のソースと、増幅トランジスタＭ１０のゲートとの接続ノードは、いわゆる浮遊拡散部ＦＤである。リセットトランジスタＭ９のドレイン及び増幅トランジスタＭ１０のドレインは、電源電圧ノード（電圧ＶＣＣ）に接続されている。増幅トランジスタＭ１０のソースは、選択トランジスタＭ１１のドレインに接続されている。選択トランジスタＭ１１のソースは、垂直出力線Ｖｌｉｎｅ１（ｍ）に接続されている。画素Ｐが接続される垂直出力線は、行毎に異なっている。例えば、奇数行の画素Ｐの選択トランジスタＭ１１のソースを垂直出力線Ｖｌｉｎｅ１（ｍ）に接続し、偶数行の画素Ｐの選択トランジスタＭ１１のソースを垂直出力線Ｖｌｉｎｅ２（ｍ）に接続することができる。なお、垂直出力線Ｖｌｉｎｅ１，Ｖｌｉｎｅ２への接続は、必ずしも１行毎に変更する必要はなく、複数行毎に変更してもよい。各列に配された垂直出力線Ｖｌｉｎｅが３本以上の場合も同様である。

図２に示す画素構成の場合、画素部４の各行に配される制御線の各々は、転送トランジスタＭ１～Ｍ８の各々に対応する８本の転送ゲート信号線と、リセット信号線と、選択信号線と、を含む。第ｎ行の８本の転送ゲート信号線の各々は、転送トランジスタＭ１～Ｍ８のうちの対応する転送トランジスタのゲートに、垂直走査部３から出力される制御信号ＰＴＸ１（ｎ）～ＰＴＸ８（ｎ）のうちの対応する制御信号を供給する。例えば、第ｎ行の画素Ｐの転送トランジスタＭ１に対応する転送ゲート信号線は、第ｎ行の画素Ｐの転送トランジスタＭ１のゲートに、制御信号ＰＴＸ１（ｎ）を供給する。第ｎ行の画素Ｐの転送トランジスタＭ２～Ｍ８に対応する転送ゲート信号線についても同様である。第ｎ行のリセット信号線は、第ｎ行の画素ＰのリセットトランジスタＭ９のゲートに、垂直走査部３から出力される制御信号ＰＲＥＳ（ｎ）を供給する。第ｎ行の選択信号線は、第ｎ行の画素Ｐの選択トランジスタＭ１１のゲートに、垂直走査部３から出力される制御信号ＰＳＥＬ（ｎ）を供給する。同一行の画素Ｐに対しては、共通の制御信号が垂直走査部３から供給される。

光電変換部ＰＤ１～ＰＤ８は、入射光をその光量に応じた量の電荷に変換（光電変換）するとともに、生じた電荷を蓄積する。転送トランジスタＭ１～Ｍ８は、オン（導通状態）になることにより、対応する光電変換部ＰＤ１～ＰＤ８が保持する電荷を浮遊拡散部ＦＤに転送する。すなわち、光電変換部ＰＤ１～ＰＤ８は、１つの浮遊拡散部ＦＤを共有している。浮遊拡散部ＦＤは容量成分を有し、光電変換部ＰＤ１～ＰＤ８から転送された電荷を保持するとともに、その容量による電荷電圧変換によって浮遊拡散部ＦＤを電荷の量に応じた電位に設定する。増幅トランジスタＭ１０は、ドレインに電圧ＶＣＣが供給されソースに垂直出力線Ｖｌｉｎｅ１（ｍ）及び選択トランジスタＭ１１を介して不図示の電流源からバイアス電流が供給される構成となっており、ゲートを入力とするソースフォロワ回路を構成する。これにより増幅トランジスタＭ１０は、浮遊拡散部ＦＤの電位に基づく信号を、選択トランジスタＭ１１を介して垂直出力線Ｖｌｉｎｅ１（ｍ）に出力する。リセットトランジスタＭ９は、オン（導通状態）になることにより浮遊拡散部ＦＤを電源電圧に応じた電位にリセットする。また、リセットトランジスタＭ９と同時に転送トランジスタＭ１～Ｍ８をオン（導通状態）にすることで、光電変換部ＰＤ１～ＰＤ８を電圧ＶＣＣに応じた電位にリセットすることができる。選択トランジスタＭ１１は、増幅トランジスタＭ１０と垂直出力線Ｖｌｉｎｅ１（ｍ）との間の接続の切り替えを行う。

光電変換部ＰＤ１～ＰＤ８は、転送トランジスタＭ１～Ｍ８がオフ（非導通状態）のとき、光電変換によって生じた電荷を蓄積する蓄積状態となる。転送トランジスタＭ１～Ｍ８及びリセットトランジスタＭ９がオン（導通状態）のとき、光電変換部ＰＤ１～ＰＤ８に電荷は蓄積されず、非蓄積状態、すなわちリセット状態となる。リセットトランジスタＭ９がオフ（非導通状態）のときに転送トランジスタＭ１～Ｍ８がオン（導通状態）になり光電変換部ＰＤ１～ＰＤ８に蓄積された電荷が浮遊拡散部ＦＤへと転送されることで、画素Ｐは読み出し状態となる。なお、光電変換部ＰＤ１～ＰＤ８のリセットは、光電変換部ＰＤ１～ＰＤ８のカソードを電源電圧に接続する別のトランジスタ（図示せず）によって制御されてもよい。

各トランジスタがＮチャネルトランジスタで構成される場合、垂直走査部３からハイレベルの制御信号が供給されると対応するトランジスタがオンになり、垂直走査部３からローレベルの制御信号が供給されると対応するトランジスタがオフになる。ここでは、ハイレベルが論理値「１」に対応し、ローレベルが論理値「０」に対応するものとする。なお、画素Ｐを構成する各トランジスタは、Ｎチャネルトランジスタにより構成され得るが、Ｐチャネルトランジスタにより構成されていてもよい。

次に、本実施形態による光電変換装置における制御部２の構成例について、図３を用いて説明する。図３は、本実施形態による光電変換装置における制御部２の構成例を示すブロック図である。

制御部２は、図３に示すように、同期信号生成部２１と、読み出し行・リセット行アドレス生成部２２と、垂直走査タイミング制御部２３と、列回路タイミング制御部２４と、水平走査タイミング制御部２５と、を有する。

同期信号生成部２１は、処理装置１からの制御信号に従い、読み出し処理用の垂直同期信号Ｖ＿ＲＤと、リセット処理用の垂直同期信号Ｖ＿ＳＨＡ，Ｖ＿ＳＨＢと、水平同期信号Ｈｐｄと、を生成する。水平同期信号Ｈｐｄの生成周期は、光電変換部ＰＤ１～ＰＤ８の選択を切り替える周期ｐｄである。リセット処理用の垂直同期信号の数は、読み出し行・リセット行アドレス生成部２２の構成に応じて適宜変更することができ、１つであってもよいし３つ以上であってもよい。

読み出し行・リセット行アドレス生成部２２は、同期信号生成部２１からの同期信号に従い、読み出し行アドレス信号、リセットＡ行アドレス信号及びリセットＢ行アドレス信号を生成し、垂直走査部３に出力する。読み出し行アドレス（行アドレス信号ａｄｄｒ＿ｒｄ）は、読み出し処理の対象となる画素Ｐが配された行の位置を示す。リセットＡ行アドレス（行アドレス信号ａｄｄｒ＿ｓｈａ）及びリセットＢ行アドレス（行アドレス信号ａｄｄｒ＿ｓｈｂ）は、リセット処理の対象となる画素Ｐが配された行の位置を示す。リセット行アドレスの数は、１つであってもよいし３つ以上であってもよい。

また、読み出し行・リセット行アドレス生成部２２は、読み出し処理用のカウント信号（ｃｎｔ＿ｈｐｄ＿ｒｄ）と、リセット処理用のカウント信号（ｃｎｔ＿ｈｐｄ＿ｓｈａ，ｃｎｔ＿ｈｐｄ＿ｓｈｂ）と、を生成し、垂直走査タイミング制御部２３に出力する。なお、リセット処理用のカウント信号の数は、１つであってもよいし３つ以上であってもよい。

垂直走査タイミング制御部２３は、同期信号生成部２１からの同期信号及び読み出し行・リセット行アドレス生成部２２からのカウント信号に従い、垂直走査部３の駆動タイミングを制御する信号を生成し、垂直走査部３に出力する。

列回路タイミング制御部２４は、同期信号生成部２１からの同期信号に従い、列回路部５の駆動タイミングを制御する信号を生成し、列回路部５に出力する。

水平走査タイミング制御部２５は、同期信号生成部２１からの同期信号に従い、水平走査部６の駆動タイミングを制御する信号を生成し、水平走査部６に出力する。

次に、本実施形態による光電変換装置における読み出し行・リセット行アドレス生成部２２の構成例について、図４を用いて説明する。図４は、本実施形態による光電変換装置における読み出し行・リセット行アドレス生成部の構成例を示すブロック図である。

読み出し行・リセット行アドレス生成部２２は、図４に示すように、読み出し行アドレス用水平同期信号生成部２２１と、読み出し行アドレス生成部２２２と、を有する。また、読み出し行・リセット行アドレス生成部２２は、リセットＡ行アドレス用水平同期信号生成部２２３と、リセットＡ行アドレス生成部２２４と、リセットＢ行アドレス用水平同期信号生成部２２５と、リセットＢ行アドレス生成部２２６と、を更に有する。リセット行アドレス用の水平同期信号生成部及びリセット行アドレス生成部の各々の数は、１つであってもよいし３つ以上であってもよい。

読み出し行アドレス用水平同期信号生成部２２１は、同期信号生成部２１から供給される垂直同期信号Ｖ＿ＲＤ及び水平同期信号Ｈｐｄを受け、水平同期信号Ｈｆｄ＿ＲＤと、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄと、を生成する。水平同期信号Ｈｆｄ＿ＲＤは、浮遊拡散部ＦＤの選択を切り替える周期ｆｄで生成される信号であり、読み出し行アドレス生成部２２２に出力される。なお、光電変換部ＰＤ１～ＰＤ８の選択を切り替える周期ｐｄは、浮遊拡散部ＦＤの選択を切り替える周期ｆｄよりも短い。カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄは、水平同期信号Ｈｐｄをカウントする読み出し用カウンタの出力信号であり、垂直走査タイミング制御部２３に出力される。

読み出し行アドレス生成部２２２は、読み出し行アドレス用水平同期信号生成部２２１から供給される水平同期信号Ｈｆｄ＿ＲＤを受け、読み出し処理の対象となる行のアドレス（行アドレス信号ａｄｄｒ＿ｒｄ）を生成し、垂直走査部３に出力する。

リセットＡ行アドレス用水平同期信号生成部２２３は、同期信号生成部２１から供給される垂直同期信号Ｖ＿ＳＨＡ及び水平同期信号Ｈｐｄを受け、水平同期信号Ｈｆｄ＿ＳＨＡと、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａと、を生成する。水平同期信号Ｈｆｄ＿ＳＨＡは、浮遊拡散部ＦＤの選択を切り替える周期ｆｄで生成される信号であり、リセットＡ行アドレス生成部２２４に出力される。カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａは、水平同期信号Ｈｐｄをカウントするリセット用カウンタの出力信号であり、垂直走査タイミング制御部２３に出力される。

リセットＡ行アドレス生成部２２４は、リセットＡ行アドレス用水平同期信号生成部２２３から供給される水平同期信号Ｈｆｄ＿ＳＨＡを受け、リセットＡ処理の対象となる行のアドレス（行アドレス信号ａｄｄｒ＿ｓｈａ）を生成し、垂直走査部３に出力する。

リセットＢ行アドレス用水平同期信号生成部２２５は、同期信号生成部２１から供給される垂直同期信号Ｖ＿ＳＨＢ及び水平同期信号Ｈｐｄを受け、水平同期信号Ｈｆｄ＿ＳＨＢと、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈｂと、を生成する。水平同期信号Ｈｆｄ＿ＳＨＢは、浮遊拡散部ＦＤの選択を切り替える周期ｆｄで生成される信号であり、リセットＢ行アドレス生成部２２６に出力される。カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈｂは、水平同期信号Ｈｐｄをカウントするリセット用カウンタの出力信号であり、垂直走査タイミング制御部２３に出力される。

リセットＢ行アドレス生成部２２６は、リセットＢ行アドレス用水平同期信号生成部２２５から供給される水平同期信号Ｈｆｄ＿ＳＨＢを受け、リセットＢ処理の対象となる行のアドレス（行アドレス信号ａｄｄｒ＿ｓｈｂ）を生成し、垂直走査部３に出力する。

次に、本実施形態による光電変換装置における読み出し行・リセット行アドレス生成部２２の動作例について、図５を用いて説明する。図５は、本実施形態による光電変換装置における読み出し行・リセット行アドレス生成部２２の動作例を示すタイミング図である。

まず、読み出し行アドレス（行アドレス信号ａｄｄｒ＿ｒｄ）の生成動作について、図５を用いて説明する。

時刻ｔ１００＿ｒｄにおいて、同期信号生成部２１から供給される垂直同期信号Ｖ＿ＲＤがローレベルからハイレベルに遷移する。そして、垂直同期信号Ｖ＿ＲＤがローレベルからハイレベルに遷移したことを受け、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値が値０に初期化される。

続く時刻ｔ１０１＿ｒｄにおいて、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値が値０に初期化されたことを受け、水平同期信号Ｈｆｄ＿ＲＤがローレベルからハイレベルに遷移する。なお、水平同期信号Ｈｆｄ＿ＲＤがローレベルからハイレベルに遷移するタイミングは、必ずしもカウント信号ｃｎｔ＿ｈｐｄ＿ｒｄの値０に応じたタイミングである必要はなく、レジスタなどで制御できる構成としてもよい。

同じく時刻ｔ１０１＿ｒｄにおいて、水平同期信号Ｈｆｄ＿ＲＤがローレベルからハイレベルに遷移したことを受け、行アドレス信号ａｄｄｒ＿ｒｄが値０に遷移する。値０は予め定められた設定値であり、レジスタなどで制御できる構成としてもよい。

続く時刻ｔ１０２＿ｒｄにおいて、同期信号生成部２１から供給される水平同期信号Ｈｐｄがローレベルからハイレベルに遷移する。そして、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移したことを受け、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値がカウントアップし、値０から値１に遷移する。以後、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値は、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移するたびにカウントアップする。

続く時刻ｔ１０３＿ｒｄにおいて、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移する。時刻ｔ１０３＿ｒｄにおいてカウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値が値７であったものとすると、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移したことを受け、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値が値０に初期化される。なお、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値が値０に初期化されるタイミングは、必ずしもカウント信号ｃｎｔ＿ｈｐｄ＿ｒｄの値７に応じたタイミングである必要はなく、レジスタなどで制御できる構成としてもよい。

続く時刻ｔ１０４＿ｒｄにおいて、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値が値０に初期化されたことを受け、水平同期信号Ｈｆｄ＿ＲＤがローレベルからハイレベルに遷移する。

同じく時刻ｔ１０４＿ｒｄにおいて、水平同期信号Ｈｆｄ＿ＲＤがローレベルからハイレベルに遷移したことを受け、行アドレス信号ａｄｄｒ＿ｒｄの値がカウントアップし、値０から値１に遷移する。なお、カウントアップの幅は必ずしも＋１である必要はなく、また、カウントアップせずに特定の値に遷移するように構成してもよい。或いは、行アドレス信号ａｄｄｒ＿ｒｄの値をレジスタなどで制御できる構成としてもよい。以後、行アドレス信号ａｄｄｒ＿ｒｄの値は、水平同期信号Ｈｆｄ＿ＲＤがローレベルからハイレベルに遷移するたびにカウントアップする。つまり、行アドレス信号ａｄｄｒ＿ｒｄの値の更新周期は、周期ｆｄである。

このように、本駆動例では、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄの値７に応じたタイミングが、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値の初期化のタイミングであり、行アドレス信号ａｄｄｒ＿ｒｄの更新タイミングである。値７は、行アドレス信号ａｄｄｒ＿ｒｄの更新タイミングを規定する設定値である。

次に、リセットＡ行アドレス（行アドレス信号ａｄｄｒ＿ｓｈａ）の生成動作について、図５を用いて説明する。

時刻ｔ１００＿ｓｈａにおいて、同期信号生成部２１から供給される垂直同期信号Ｖ＿ＳＨＡがローレベルからハイレベルに遷移する。そして、垂直同期信号Ｖ＿ＳＨＡがローレベルからハイレベルに遷移したことを受け、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａのカウント値が値０に初期化される。

続く時刻ｔ１０１＿ｓｈａにおいて、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａのカウント値が値０に初期化されたことを受け、水平同期信号Ｈｆｄ＿ＳＨＡがローレベルからハイレベルに遷移する。なお、水平同期信号Ｈｆｄ＿ＳＨＡがローレベルからハイレベルに遷移するタイミングは、必ずしもカウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａの値０に応じたタイミングである必要はなく、レジスタなどで制御できる構成としてもよい。

同じく時刻ｔ１０１＿ｓｈａにおいて、水平同期信号Ｈｆｄ＿ＳＨＡがローレベルからハイレベルに遷移したことを受け、行アドレス信号ａｄｄｒ＿ｓｈａが値０に遷移する。値０は予め定められた設定値であり、レジスタなどで制御できる構成としてもよい。

続く時刻ｔ１０２＿ｓｈａにおいて、同期信号生成部２１から供給される水平同期信号Ｈｐｄがローレベルからハイレベルに遷移する。そして、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移したことを受け、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａのカウント値がカウントアップし、値０から値１に遷移する。以後、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａのカウント値は、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移するたびにカウントアップする。

続く時刻ｔ１０３＿ｓｈａにおいて、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移する。時刻ｔ１０３＿ｓｈａにおいてカウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａのカウント値が値７であったものとすると、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移したことを受け、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａのカウント値が値０に初期化される。なお、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａが値０に初期化されるタイミングは、必ずしもカウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａの値７に応じたタイミングである必要はなく、レジスタなどで制御できる構成としてもよい。

続く時刻ｔ１０４＿ｓｈａにおいて、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａのカウント値が値０に初期化されたことを受け、水平同期信号Ｈｆｄ＿ＳＨＡがローレベルからハイレベルに遷移する。

同じく時刻ｔ１０４＿ｓｈａにおいて、水平同期信号Ｈｆｄ＿ＳＨＡがローレベルからハイレベルに遷移したことを受け、行アドレス信号ａｄｄｒ＿ｓｈａの値がカウントアップし、値０から値１に遷移する。なお、カウントアップの幅は必ずしも＋１である必要はなく、また、カウントアップせずに特定の値に遷移するように構成してもよい。或いは、行アドレス信号ａｄｄｒ＿ｓｈａの値をレジスタなどで制御できる構成としてもよい。以後、行アドレス信号ａｄｄｒ＿ｓｈａの値は、水平同期信号Ｈｆｄ＿ＳＨＡがローレベルからハイレベルに遷移するたびにカウントアップする。つまり、行アドレス信号ａｄｄｒ＿ｓｈａの値の更新周期は、周期ｆｄである。

このように、本駆動例では、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａの値７に応じたタイミングが、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａのカウント値の初期化のタイミングであり、行アドレス信号ａｄｄｒ＿ｓｈａの更新タイミングである。値７は、行アドレス信号ａｄｄｒ＿ｓｈａの更新タイミングを規定する設定値である。

次に、リセットＢ行アドレス（行アドレス信号ａｄｄｒ＿ｓｈｂ）の生成動作について、図５を用いて説明する。

時刻ｔ１００＿ｓｈｂにおいて、同期信号生成部２１から供給される垂直同期信号Ｖ＿ＳＨＢがローレベルからハイレベルに遷移する。そして、垂直同期信号Ｖ＿ＳＨＢがローレベルからハイレベルに遷移したことを受け、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈｂのカウント値が値０に初期化される。

続く時刻ｔ１０１＿ｓｈｂにおいて、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈｂのカウント値が値０に初期化されたことを受け、水平同期信号Ｈｆｄ＿ＳＨＢがローレベルからハイレベルに遷移する。なお、水平同期信号Ｈｆｄ＿ＳＨＢがローレベルからハイレベルに遷移するタイミングは、必ずしもカウント信号ｃｎｔ＿ｈｐｄ＿ｓｈｂの値０に応じたタイミングである必要はなく、レジスタなどで制御できる構成としてもよい。

同じく時刻ｔ１０１＿ｓｈｂにおいて、水平同期信号Ｈｆｄ＿ＳＨＢがローレベルからハイレベルに遷移したことを受け、行アドレス信号ａｄｄｒ＿ｓｈｂが値０に遷移する。値０は予め定められた設定値であり、レジスタなどで制御できる構成としてもよい。

続く時刻ｔ１０２＿ｓｈｂにおいて、同期信号生成部２１から供給される水平同期信号Ｈｐｄがローレベルからハイレベルに遷移する。そして、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移したことを受け、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈｂのカウント値がカウントアップし、値０から値１に遷移する。以後、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈｂのカウント値は、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移するたびにカウントアップする。

続く時刻ｔ１０３＿ｓｈｂにおいて、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移する。時刻ｔ１０３＿ｓｈｂにおいてカウント信号ｃｎｔ＿ｈｐｄ＿ｓｈｂのカウント値が値７であったものとすると、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移したことを受け、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈｂのカウント値が値０に初期化される。なお、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈｂのカウント値が値０に初期化されるタイミングは、必ずしもカウント信号ｃｎｔ＿ｈｐｄ＿ｓｈｂの値７に応じたタイミングである必要はなく、レジスタなどで制御できる構成としてもよい。

続く時刻ｔ１０４＿ｓｈｂにおいて、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈｂのカウント値が値０に初期化されたことを受け、水平同期信号Ｈｆｄ＿ＳＨＢがローレベルからハイレベルに遷移する。

同じく時刻ｔ１０４＿ｓｈｂにおいて、水平同期信号Ｈｆｄ＿ＳＨＢがローレベルからハイレベルに遷移したことを受け、行アドレス信号ａｄｄｒ＿ｓｈｂの値がカウントアップし、値０から値１に遷移する。なお、カウントアップの幅は必ずしも＋１である必要はなく、また、カウントアップせずに特定の値に遷移するように構成してもよい。或いは、行アドレス信号ａｄｄｒ＿ｓｈｂの値をレジスタなどで制御できる構成としてもよい。以後、行アドレス信号ａｄｄｒ＿ｓｈｂの値は、水平同期信号Ｈｆｄ＿ＳＨＢがローレベルからハイレベルに遷移するたびにカウントアップする。つまり、行アドレス信号ａｄｄｒ＿ｓｈｂの値の更新周期は、周期ｆｄである。

このように、本駆動例では、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈｂの値７に応じたタイミングが、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈｂのカウント値の初期化のタイミングであり、行アドレス信号ａｄｄｒ＿ｓｈｂの更新タイミングである。値７は、行アドレス信号ａｄｄｒ＿ｓｈｂの更新タイミングを規定する設定値である。

次に、本実施形態による光電変換装置における垂直走査タイミング制御部２３の動作例について、図６を用いて説明する。図６は、本実施形態による光電変換装置における垂直走査タイミング制御部２３の動作例を示すタイミング図である。

垂直走査タイミング制御部２３は、制御信号ｐｓｅｌ、ｐｒｅｓ＿ｂ，ｐｔｘ１＿ｒｄ～ｐｔｘ８＿ｒｄ，ｐｔｘ１＿ｓｈａ～ｐｔｘ８＿ｓｈａ，ｐｔｘ１＿ｓｈｂ～ｐｔｘ８＿ｓｈｂを生成し、垂直走査部３に出力する。また、垂直走査タイミング制御部２３は、読み出し行用記憶部制御信号、リセット行用記憶部制御信号、非蓄積行用記憶部制御信号を生成し、垂直走査部３に出力する。これら信号は、垂直走査部３の駆動タイミングを制御する信号である。

制御信号ｐｓｅｌ及び制御信号ｐｒｅｓ＿ｂは、水平同期信号Ｈｐｄがハイレベルに遷移してから次にハイレベルに遷移するまでの１Ｈｐｄ期間の間に、ハイレベルに遷移し、ローレベルに遷移する。ここでの１Ｈｐｄ期間は、光電変換部ＰＤ１～ＰＤ８の選択を切り替える周期ｐｄである。制御信号ｐｓｅｌ及び制御信号ｐｒｅｓ＿ｂのレベルが遷移するタイミングは、予め定められた設定値に従う。なお、この設定値はレジスタなどで制御できる構成としてもよい。

制御信号ｐｔｘ１＿ｒｄ～ｐｔｘ８＿ｒｄは、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値が値０に遷移してから次に値０に遷移するまでの８Ｈｐｄ期間の中のある１Ｈｐｄ期間の間に、ハイレベルに遷移し、ローレベルに遷移する。ここでの８Ｈｐｄ期間は、浮遊拡散部ＦＤの選択を切り替える周期ｆｄである。制御信号ｐｔｘ１＿ｒｄ～ｐｔｘ８＿ｒｄのレベルが遷移するタイミングは、予め定められた設定値に従う。なお、この設定値はレジスタなどで制御できる構成としてもよい。

カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値が値０のとき、制御信号ｐｔｘ１＿ｒｄは、時刻ｔ２００＿ｒｄにおいてハイレベルに遷移し、続く時刻ｔ２０１＿ｒｄにおいてローレベルに遷移する。カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値が値０でないとき、制御信号ｐｔｘ１＿ｒｄはローレベルを維持する。

同様に、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値が値１のとき、制御信号ｐｔｘ２＿ｒｄは、時刻ｔ２０２＿ｒｄにおいてハイレベルに遷移し、続く時刻ｔ２０３＿ｒｄにおいてローレベルに遷移する。カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値が値１でないとき、制御信号ｐｔｘ２＿ｒｄはローレベルを維持する。

制御信号ｐｔｘ３＿ｒｄ～ｐｔｘ８＿ｒｄについても、順次同様の動作をする。なお、制御信号ｐｔｘ１＿ｒｄのレベルが遷移する際のカウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値は値０である必要はなく、制御信号ｐｔｘ１＿ｒｄのレベルが遷移するタイミングをレジスタなどで制御する構成としてもよい。制御信号ｐｔｘ２＿ｒｄ～ｐｔｘ８＿ｒｄについても同様である。また、制御信号ｐｔｘ１＿ｒｄ～ｐｔｘ８＿ｒｄのレベルが互いに異なる１Ｈｐｄ期間中に遷移する必要はなく、同じ１Ｈｐｄ期間中に複数の制御信号ｐｔｘ＃＿ｒｄ（＃は１～８の整数）のレベルが遷移してもよい。

制御信号ｐｔｘ１＿ｓｈａ～ｐｔｘ８＿ｓｈａは、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａのカウント値が値０に遷移してから次に値０に遷移する８Ｈｐｄ期間の中のある１Ｈｐｄ期間の間に、ハイレベルに遷移し、ローレベルに遷移する。１Ｈｐｄ期間中の動作は、制御信号ｐｔｘ１＿ｒｄ～ｐｔｘ８＿ｒｄの動作と同様である。

制御信号ｐｔｘ１＿ｓｈｂ～ｐｔｘ８＿ｓｈｂは、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈｂのカウント値が値０に遷移してから次に値０に遷移する８Ｈｐｄ期間の中のある１Ｈｐｄ期間の間に、ハイレベルに遷移し、ローレベルに遷移する。１Ｈｐｄ期間中の動作は、制御信号ｐｔｘ１＿ｒｄ～ｐｔｘ８＿ｒｄの動作と同様である。

次に、本実施形態による光電変換装置における垂直走査部３の構成例について、図７を用いて説明する。図７は、本実施形態による光電変換装置における垂直走査部３の構成例を示すブロック図である。

垂直走査部３は、図７に示すように、アドレスデコーダ部３１と、Ｎ／２個の行駆動部３２と、を有する。なお、図７の構成例では１つの行駆動部３２が２行を駆動する構成としているが、１つの行駆動部３２が１行又は３行以上を駆動する構成としてもよい。

アドレスデコーダ部３１は、図７に示すように、ＲＤ用アドレスデコーダ部３１ａと、ＳＨＡ用アドレスデコーダ部３１ｂと、ＳＨＢ用アドレスデコーダ部３１ｃと、を有する。

ＲＤ用アドレスデコーダ部３１ａは、制御部２で生成された行アドレス信号ａｄｄｒ＿ｒｄをデコードしてデコード信号ｖａｄｄｒ＿ｒｄ（１）～ｖａｄｄｒ＿ｒｄ（Ｎ／２）を生成し、対応する行駆動部３２に出力する。行アドレス信号ａｄｄｒ＿ｒｄは、画素部４において駆動される行番号を示す信号であり、デコード信号ｖａｄｄｒ＿ｒｄ（１）～ｖａｄｄｒ＿ｒｄ（Ｎ／２）は画素部４の駆動される行に対応する行駆動部３２を選択するための信号である。

同様に、ＳＨＡ用アドレスデコーダ部３１ｂは、行アドレス信号ａｄｄｒ＿ｓｈａをデコードしてデコード信号ｖａｄｄｒ＿ｓｈａ（１）～ｖａｄｄｒ＿ｓｈａ（Ｎ／２）を生成し、対応する行駆動部３２に出力する。行アドレス信号ａｄｄｒ＿ｓｈａは、画素部４において駆動される行番号を示す信号であり、デコード信号ｖａｄｄｒ＿ｓｈａ（１）～ｖａｄｄｒ＿ｓｈａ（Ｎ／２）は画素部４の駆動される行に対応する行駆動部３２を選択するための信号である。

また、ＳＨＢ用アドレスデコーダ部３１ｃは、行アドレス信号ａｄｄｒ＿ｓｈｂをデコードしてデコード信号ｖａｄｄｒ＿ｓｈｂ（１）～ｖａｄｄｒ＿ｓｈｂ（Ｎ／２）を生成し、対応する行駆動部３２に出力する。行アドレス信号ａｄｄｒ＿ｓｈｂは、画素部４において駆動される行番号を示す信号であり、デコード信号ｖａｄｄｒ＿ｓｈｂ（１）～ｖａｄｄｒ＿ｓｈｂ（Ｎ／２）は画素部４の駆動される行に対応する行駆動部３２を選択するための信号である。

行駆動部３２の各々は、図７に示すように、読み出し行用記憶部３２１と、リセット行用記憶部３２２と、非蓄積行用記憶部３２３と、画素制御信号生成部３２４と、を有する。垂直走査部３には、制御部２において生成された前述の各種制御信号が供給される。これら制御信号は、Ｎ／２個の行駆動部３２に共通の信号である。

以下の説明では主として１行目及び２行目に対応する行駆動部３２の構成について説明するが、他の行に対応する行駆動部３２の構成についても同様である。

アドレスデコーダ部３１から出力されたデコード信号ｖａｄｄｒ＿ｒｄ（１）は、読み出し行用記憶部３２１に入力される。読み出し行用記憶部３２１は、読み出し行用記憶部制御信号によって制御され、デコード信号ｖａｄｄｒ＿ｒｄ（１）のレベルを記憶する。読み出し行用記憶部３２１の出力信号は、対応する行の画素Ｐに電荷の読み出し処理を行わせるための信号である。

アドレスデコーダ部３１から出力されたデコード信号ｖａｄｄｒ＿ｓｈａ（１）及びデコード信号ｖａｄｄｒ＿ｓｈｂ（１）は、リセット行用記憶部３２２に入力される。リセット行用記憶部３２２は、リセット行用記憶部制御信号によって制御され、デコード信号ｖａｄｄｒ＿ｓｈａ（１）のレベル及びデコード信号ｖａｄｄｒ＿ｓｈｂ（１）のレベルを記憶する。リセット行用記憶部３２２の出力信号は、対応する行の画素Ｐに電荷のリセット処理を行わせるための信号である。

非蓄積行用記憶部３２３は、非蓄積行用記憶部制御信号によって制御され、読み出し行用記憶部３２１の出力及びリセット行用記憶部３２２の出力に応じて、蓄積中でない画素Ｐに電荷のリセット処理を行わせるための信号を出力する。

画素制御信号生成部３２４は、読み出し行用記憶部３２１、リセット行用記憶部３２２及び非蓄積行用記憶部３２３から出力される信号を受け、対象の行の画素Ｐにおいて、読み出し処理を行うか、リセット処理を行うか、非蓄積処理を行うか、を判断する。また、画素制御信号生成部３２４は、制御信号ｐｓｅｌ，ｐｒｅｓ＿ｂ，ｐｔｘ１＿ｒｄ～ｐｔｘ８＿ｒｄ，ｐｔｘ１＿ｓｈａ～ｐｔｘ８＿ｓｈａ，ｐｔｘ１＿ｓｈｂ～ｐｔｘ８＿ｓｈｂに応じて、対象の行の画素Ｐに画素制御信号を出力する。画素制御信号生成部３２４から出力される画素制御信号は、制御信号ＰＲＥＳ（１），ＰＳＥＬ（１），ＰＴＸ１（１）～ＰＴＸ８（１），ＰＲＥＳ（２），ＰＳＥＬ（２），ＰＴＸ１（２）～ＰＴＸ８（２）である。

次に、本実施形態による光電変換装置における画素制御信号生成部３２４及び画素部４の動作例について、図８Ａ乃至図８Ｃを用いて説明する。図８Ａ乃至図８Ｃは、本実施形態による光電変換装置における画素制御信号生成部３２４及び画素部４の動作例を示すタイミング図である。

まず、読み出し処理における画素制御信号生成部３２４及び画素部４の動作について、図８Ｂを用いて説明する。

時刻ｔ３００＿ｒｄにおいて、行アドレス信号ａｄｄｒ＿ｒｄの値が値（Ｊ－１）から値Ｊに遷移したものとする。これにより、画素部４の２Ｊ行目と（２Ｊ－１）行目とが読み出し処理の対象行となる。画素部４の２Ｊ行目と（２Ｊ－１）行目とは同じ動作をするため、以下では画素部４の２Ｊ行目における動作のみを説明する。

画素部４の２Ｊ行目に出力される画素制御信号は、制御信号ＰＳＥＬ（２Ｊ），ＰＲＥＳ（２Ｊ），ＰＴＸ１（２Ｊ）～ＰＴＸ８（２Ｊ）である。制御信号ＰＳＥＬ（２Ｊ）は、制御信号ｐｓｅｌを元信号として画素制御信号生成部３２４において生成される。制御信号ＰＲＥＳ（２Ｊ）は、制御信号ｐｒｅｓ＿ｂを元信号として、画素制御信号生成部３２４において生成される。制御信号ＰＴＸ１（２Ｊ）～ＰＴＸ８（２Ｊ）は、制御信号ｐｔｘ１＿ｒｄ～ｐｔｘ８＿ｒｄを元信号として、画素制御信号生成部３２４において生成される。行アドレス信号ａｄｄｒ＿ｒｄは８Ｈｐｄ期間にわたって値Ｊを示すため、画素部４の２Ｊ行目は８Ｈｐｄ期間にわたって読み出し処理の対象行となる。

続く時刻ｔ３０１＿ｒｄにおいて、行アドレス信号ａｄｄｒ＿ｒｄの値が値Ｊから値（Ｊ＋１）に遷移すると、画素部４の２Ｊ行目は非蓄積処理の対象である非蓄積行となる。非蓄積行では、制御信号ＰＴＸ１～ＰＴＸ８及び制御信号ＰＲＥＳをハイレベルにすることで、光電変換部ＰＤ及び浮遊拡散部ＦＤをリセット状態に維持する。

同じく時刻ｔ３０１＿ｒｄにおいて、行アドレス信号ａｄｄｒ＿ｒｄの値が値Ｊから値（Ｊ＋１）に遷移すると、画素部４の（２（Ｊ＋１））行目と（２（Ｊ＋１）－１）行目とが読み出し処理の対象行となる。画素部４の（２（Ｊ＋１））行目及び（２（Ｊ＋１）－１）行目の動作は画素部４の２Ｊ行目の動作と同様であるため、説明は省略する。

次に、リセットＡ処理における画素制御信号生成部３２４及び画素部４の動作について、図８Ａを用いて説明する。

時刻ｔ３００＿ｓｈａにおいて、行アドレス信号ａｄｄｒ＿ｓｈａの値が値（Ｉ－１）から値Ｉに遷移したものとする。これにより、画素部４の２Ｉ行目と（２Ｉ－１）行目とがリセットＡ処理の対象行となる。画素部４の２Ｉ行目と（２Ｉ－１）行目とは同じ動作をするため、以下では画素部４の２Ｉ行目における動作のみを説明する。

画素部４の２Ｉ行目に出力される画素制御信号は、制御信号ＰＳＥＬ（２Ｉ），ＰＲＥＳ（２Ｉ），ＰＴＸ１（２Ｉ）～ＰＴＸ８（２Ｉ）である。これらのうち、制御信号ＰＳＥＬ（２Ｉ）はローレベルに固定され、制御信号ＰＲＥＳ（２Ｉ）はハイレベルに固定される。制御信号ＰＴＸ１（２Ｉ）～ＰＴＸ８（２Ｉ）は、制御信号ｐｔｘ１＿ｓｈａ～ｐｔｘ８＿ｓｈａを元信号として、画素制御信号生成部３２４において生成される。行アドレス信号ａｄｄｒ＿ｓｈａは８Ｈｐｄ期間にわたって値Ｉを示すため、画素部４の２Ｉ行目は８Ｈｐｄ期間にわたってリセットＡ処理の対象行となる。

続く時刻ｔ３０１＿ｓｈａにおいて、行アドレス信号ａｄｄｒ＿ｓｈａの値が値Ｉから値（Ｉ＋１）に遷移すると、画素部４の２Ｉ行目は蓄積状態となる。蓄積状態の行では、制御信号ＰＴＸ１～ＰＴＸ８をローレベルとし、光電変換部ＰＤに電荷を蓄積する。

同じく時刻ｔ３０１＿ｓｈａにおいて、行アドレス信号ａｄｄｒ＿ｓｈａの値が値Ｉから値（Ｉ＋１）に遷移すると、画素部４の（２（Ｉ＋１））行目及び（２（Ｉ＋１）－１）行目の非蓄積処理が解除され、リセットＡ処理の対象行となる。画素部４の（２（Ｉ＋１））行目及び（２（Ｉ＋１）－１）行目の動作は画素部４の２Ｉ行目の動作と同様であるため、説明は省略する。

次に、リセットＢ処理における画素制御信号生成部３２４及び画素部４の動作について、図８Ｃを用いて説明する。

時刻ｔ３００＿ｓｈｂにおいて、行アドレス信号ａｄｄｒ＿ｓｈｂの値が値（Ｋ－１）から値Ｋに遷移したものとする。これにより、画素部４の２Ｋ行目と（２Ｋ－１）行目とがリセットＢ処理の対象行となる。画素部４の２Ｋ行目と（２Ｋ－１）行目とは同じ動作をするため、以下では画素部４の２Ｋ行目における動作のみを説明する。

画素部４の２Ｋ行目に出力される画素制御信号は、制御信号ＰＳＥＬ（２Ｋ），ＰＲＥＳ（２Ｋ），ＰＴＸ１（２Ｋ）～ＰＴＸ８（２Ｋ）である。これらのうち、制御信号ＰＳＥＬ（２Ｋ）はローレベルに固定され、制御信号ＰＲＥＳ（２Ｋ）はハイレベルに固定される。制御信号ＰＴＸ１（２Ｋ）～ＰＴＸ８（２Ｋ）は、制御信号ｐｔｘ１＿ｓｈｂ～ｐｔｘ８＿ｓｈｂを元信号として、画素制御信号生成部３２４において生成される。行アドレス信号ａｄｄｒ＿ｓｈｂは８Ｈｐｄ期間にわたって値Ｋを示すため、画素部４の２Ｋ行目は８Ｈｐｄ期間にわたってリセットＢ処理の対象行となる。

続く時刻ｔ３０１＿ｓｈｂにおいて、行アドレス信号ａｄｄｒ＿ｓｈｂの値が値Ｋから値（Ｋ＋１）に遷移すると、画素部４の２Ｋ行目は蓄積状態となる。蓄積状態の行では、制御信号ＰＴＸ１～ＰＴＸ８をローレベルとし、光電変換部ＰＤに電荷を蓄積する。

同じく時刻ｔ３０１＿ｓｈｂにおいて、行アドレス信号ａｄｄｒ＿ｓｈｂの値が値Ｋから値（Ｋ＋１）に遷移すると、画素部４の（２（Ｋ＋１））行目及び（２（Ｋ＋１）－１）行目の非蓄積処理が解除され、リセットＢ処理の対象行となる。画素部４の（２（Ｋ＋１））行目及び（２（Ｋ＋１）－１）行目の動作は画素部４の２Ｋ行目の動作と同様であるため、説明は省略する。

次に、本実施形態による光電変換装置の垂直走査における行アドレスの遷移について、図９を用いて説明する。図９は、本実施形態による光電変換装置の垂直走査における行アドレスの遷移を説明するタイミング図である。

時刻Ｐから時刻Ｐ＋７の期間において、ＦＤアドレス（２Ｉ－１）及びＦＤアドレス２ＩはリセットＡ処理の対象行となる。なお、ＦＤアドレス（２Ｉ－１）及びＦＤアドレス２Ｉは、画素部４の（２Ｉ－１）行目及び２Ｉ行目と同一である。

時刻Ｐには、ＦＤアドレス（２Ｉ－１）及びＦＤアドレス２Ｉにおいて、制御信号ＰＴＸ１を受ける転送トランジスタＭ１を介して接続された光電変換部ＰＤ１が選択され、リセットＡ処理が行われる。

続く時刻Ｐ＋１には、ＦＤアドレス（２Ｉ－１）及びＦＤアドレス２Ｉにおいて、制御信号ＰＴＸ２を受ける転送トランジスタＭ２を介して接続された光電変換部ＰＤ２が選択され、リセットＡ処理が行われる。

以下、同様にして、時刻Ｐ＋２から時刻Ｐ＋７までの期間に、ＦＤアドレス（２Ｉ－１）及びＦＤアドレス２Ｉにおいて光電変換部ＰＤ３～ＰＤ８が順次選択され、リセットＡ処理が行われる。

時刻Ｐ＋８に行アドレスが（Ｉ＋１）に遷移すると、ＦＤアドレス（２（Ｉ＋１）－１）及びＦＤアドレス（２（Ｉ＋１））において、制御信号ＰＴＸ１を受ける転送トランジスタＭ１を介して接続された光電変換部ＰＤ１が選択され、リセットＡ処理が行われる。

以下、同様にして、時刻Ｐ＋９から時刻Ｐ＋１５までの期間、ＦＤアドレス（２（Ｉ＋１）－１）及びＦＤアドレス（２（Ｉ＋１））において光電変換部ＰＤ２～ＰＤ８が順次選択され、リセットＡ処理が行われる。

時刻Ｐ＋２から時刻Ｐ＋９の期間において、ＦＤアドレス（２Ｊ－１）及びＦＤアドレス２Ｊは読み出し処理の対象行となる。

時刻Ｐ＋２には、ＦＤアドレス（２Ｊ－１）及びＦＤアドレス２Ｊにおいて、制御信号ＰＴＸ１を受ける転送トランジスタＭ１を介して接続された光電変換部ＰＤ１が選択され、読み出し処理が行われる。

以下、同様にして、時刻Ｐ＋３から時刻Ｐ＋９までの期間、ＦＤアドレス（２Ｊ－１）及びＦＤアドレス２Ｊにおいて光電変換部ＰＤ２～ＰＤ８が順次選択され、読み出し処理が行われる。

時刻Ｐ＋１０に行アドレスがＪ＋１に遷移すると、ＦＤアドレス（２（Ｊ＋１）－１）及びＦＤアドレス（２（Ｊ＋１））において、制御信号ＰＴＸ１を受ける転送トランジスタＭ１を介して接続された光電変換部ＰＤ１が選択され、読み出し処理が行われる。

以下、同様にして、時刻Ｐ＋１１から時刻Ｐ＋１７までの期間、ＦＤアドレス（２（Ｊ＋１）－１）及びＦＤアドレス（２（Ｊ＋１））において光電変換部ＰＤ２～ＰＤ８が順次選択され、読み出し処理が行われる。

時刻Ｑから時刻Ｑ＋７の期間において、ＦＤアドレス（２Ｉ－１）及びＦＤアドレス２Ｉは読み出し処理の対象行となる。

時刻Ｑには、ＦＤアドレス（２Ｉ－１）及びＦＤアドレス２Ｉにおいて、制御信号ＰＴＸ１を受ける転送トランジスタＭ１を介して接続された光電変換部ＰＤ１が選択され、読み出し処理が行われる。つまり、ＦＤアドレス（２Ｉ－１）及びＦＤアドレス２Ｉにおいて、光電変換部ＰＤ１の露光期間の長さはＱ－Ｐとなる。

以下、同様にして、時刻Ｑ＋１から時刻Ｑ＋７までの期間、ＦＤアドレス（２Ｉ－１）及びＦＤアドレス２Ｉにおいて光電変換部ＰＤ２～ＰＤ８が順次選択され、読み出し処理が行われる。

ここで、読み出し処理の開始タイミング及びリセットＡ処理の開始タイミングは、図５を用いて説明したように、１Ｈｐｄ単位で制御することが可能であるため、光電変換部ＰＤの露光時間は１Ｈｐｄ単位で制御することができる。リセットＢ処理についても同様である。

また、１Ｈｐｄ期間内での制御信号ｐｔｘ１＿ｒｄ～ｐｔｘ８＿ｒｄのレベル遷移のタイミングと１Ｈｐｄ期間内での制御信号ｐｔｘ１＿ｓｈａ～ｐｔｘ８＿ｓｈａのレベル遷移のタイミングは、図６を用いて説明したように、独立に設定することができる。したがって、光電変換部ＰＤの露光時間は、１Ｈｐｄ以下の単位で制御することも可能である。制御信号ｐｔｘ１＿ｓｈｂ～ｐｔｘ８＿ｓｈｂについても同様である。

このように、本実施形態においては、読み出し処理及びリセット処理の処理対象となる光電変換部ＰＤの選択を切り替える周期ｐｄの水平同期信号Ｈｐｄと、処理対象となる浮遊拡散部ＦＤの選択を切り替える周期ｆｄの水平同期信号Ｈｆｄと、を用いる。更に、水平同期信号Ｈｆｄとして、読み出し処理、リセットＡ処理及びリセットＢ処理において互いに独立である水平同期信号Ｈｆｄ＿ＲＤ、水平同期信号Ｈｆｄ＿ＳＨＡ及び水平同期信号Ｈｆｄ＿ＳＨＢを用いる。これら水平同期信号Ｈｆｄの生成タイミングは１Ｈｐｄ単位で制御可能であるため、行アドレス信号ａｄｄｒ＿ｒｄ及び行アドレス信号ａｄｄｒ＿ｓｈａ，ａｄｄｒ＿ｓｈｂの更新タイミングの設定単位も１Ｈｐｄとなる。すなわち、行アドレス信号ａｄｄｒ＿ｒｄ，ａｄｄｒ＿ｓｈａ，ａｄｄｒ＿ｓｈｂの更新タイミングの設定単位は、周期ｐｄの１周期の長さに等しくなる。これにより、光電変換部ＰＤの露光期間の長さを１Ｈｐｄ単位で制御することが可能となる。

また、本実施形態においては、水平同期信号をカウントするカウント信号ｃｎｔ＿ｈｐｄ＿ｒｄ，ｃｎｔ＿ｈｐｄ＿ｓｈａ，ｃｎｔ＿ｈｐｄ＿ｓｈｂを有する。これにより、制御信号ｐｔｘ１＿ｒｄ～ｐｔｘ８＿ｒｄ，ｐｔｘ１＿ｓｈａ～ｐｔｘ８＿ｓｈａ，ｐｔｘ１＿ｓｈｂ～ｐｔｘ８＿ｓｈｂを任意の順序で出力することができる。更に、制御信号ｐｔｘ１＿ｒｄ～ｐｔｘ８＿ｒｄ，ｐｔｘ１＿ｓｈａ～ｐｔｘ８＿ｓｈａ，ｐｔｘ１＿ｓｈｂ～ｐｔｘ８＿ｓｈｂの１Ｈｐｄ期間内でのレベル遷移のタイミングを独立にすることで、１Ｈｐｄ以下の単位で露光時間を制御することも可能である。

したがって、本実施形態によれば、浮遊拡散部ＦＤを共有する複数の光電変換部ＰＤを有する画素Ｐを備えた光電変換装置において、露光時間の設定の自由度を向上することができる。

［第２実施形態］
本発明の第２実施形態による光電変換装置について、図１０乃至図１２を用いて説明する。第１実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

本実施形態による光電変換装置は、水平同期信号Ｈｐｄをカウントするカウンタの構成が第１実施形態による光電変換装置とは異なっている。

はじめに、本実施形態による光電変換装置における読み出し行・リセット行アドレス生成部２２の構成例について、図１０を用いて説明する。図１０は、本実施形態による光電変換装置における読み出し行・リセット行アドレス生成部２２の構成例を示すブロック図である。

本実施形態による光電変換装置における読み出し行・リセット行アドレス生成部２２は、図１０に示すように、水平同期信号カウント生成部２２７を更に有している。水平同期信号カウント生成部２２７は、同期信号生成部２１から供給される垂直同期信号Ｖ＿ＯＲＧ及び水平同期信号Ｈｐｄを受け、水平同期信号Ｈｐｄの計数値を示すカウント信号ｃｎｔ＿ｈｐｄを生成する。カウント信号ｃｎｔ＿ｈｐｄは、垂直走査タイミング制御部２３に出力されるとともに、読み出し行アドレス用水平同期信号生成部２２１、リセットＡ行アドレス用水平同期信号生成部２２３及びリセットＢ行アドレス用水平同期信号生成部２２５に供給される。

なお、本実施形態では、読み出し行アドレス用水平同期信号生成部２２１においてカウント信号ｃｎｔ＿ｈｐｄ＿ｒｄを生成しない。同様に、リセットＡ行アドレス用水平同期信号生成部２２３及びリセットＢ行アドレス用水平同期信号生成部２２５においてカウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａ及びカウント信号ｃｎｔ＿ｈｐｄ＿ｓｈｂを生成しない。

水平同期信号カウント生成部２２７は、必ずしも読み出し行・リセット行アドレス生成部２２の一部である必要はなく、読み出し行・リセット行アドレス生成部２２の外部に設けてもよい。例えば、水平同期信号カウント生成部２２７は、同期信号生成部２１が有していてもよい。また、カウント信号ｃｎｔ＿ｈｐｄは、読み出し行・リセット行アドレス生成部２２及び垂直走査タイミング制御部２３以外のブロックで共用してもよい。

次に、本実施形態による光電変換装置における読み出し行・リセット行アドレス生成部２２の動作例について、図１１を用いて説明する。図１１は、本実施形態による光電変換装置における読み出し行・リセット行アドレス生成部２２の動作例を示すタイミング図である。

まず、カウント信号ｃｎｔ＿ｈｐｄの生成動作について、図１１を用いて説明する。
時刻ｔ４００＿ｃｎｔにおいて、同期信号生成部２１から供給される垂直同期信号Ｖ＿ＯＲＧがローレベルからハイレベルに遷移する。そして、垂直同期信号Ｖ＿ＯＲＧがローレベルからハイレベルに遷移したことを受け、カウント信号ｃｎｔ＿ｈｐｄが値０に初期化される。値０は予め定められた設定値であり、レジスタなどで制御できる構成としてもよい。

続く時刻ｔ４０１＿ｃｎｔにおいて、同期信号生成部２１から供給される水平同期信号Ｈｐｄがローレベルからハイレベルに遷移する。そして、水平同期信号Ｈｐｄがハイレベルに遷移したことを受け、カウント信号ｃｎｔ＿ｈｐｄの値がカウントアップし、値０から値１に遷移する。なお、カウントアップの幅は必ずしも＋１である必要はなく、また、カウントアップせずに特定の値に遷移するように構成してもよい。或いは、行アドレス信号ａｄｄｒ＿ｒｄの値をレジスタなどで制御できる構成としてもよい。以後、カウント信号ｃｎｔ＿ｈｐｄの値は、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移するたびにカウントアップする。

次に、読み出し行アドレス（行アドレス信号ａｄｄｒ＿ｒｄ）の生成動作について、図１１を用いて説明する。

行アドレス信号ａｄｄｒ＿ｒｄは、カウント信号ｃｎｔ＿ｈｐｄの下位３ビットを参照して生成される。なお、参照するビットは下位３ビットである必要はなく、レジスタなどで制御できる構成としてもよい。ここでは、カウント信号ｃｎｔ＿ｈｐｄの下位３ビットの値３に応じたタイミングが、行アドレス信号ａｄｄｒ＿ｒｄの更新タイミングであるものとする。値３は、行アドレス信号ａｄｄｒ＿ｒｄの更新タイミングを規定する設定値である。

時刻ｔ４００＿ｒｄにおいて、同期信号生成部２１から供給される垂直同期信号Ｖ＿ＲＤがローレベルからハイレベルに遷移する。

続く時刻ｔ４０１＿ｒｄにおいて、カウント信号ｃｎｔ＿ｈｐｄの下位３ビットの値が値３に遷移する。そして、カウント信号ｃｎｔ＿ｈｐｄの下位３ビットの値が値３に遷移したことを受け、水平同期信号Ｈｆｄ＿ＲＤがローレベルからハイレベルに遷移する。なお、水平同期信号Ｈｆｄ＿ＲＤがローレベルからハイレベルに遷移するタイミングは、必ずしもカウント信号ｃｎｔ＿ｈｐｄの下位３ビットの値３に応じたタイミングである必要はなく、レジスタなどで制御できる構成としてもよい。

同じく時刻ｔ４０１＿ｒｄにおいて、水平同期信号Ｈｆｄ＿ＲＤがローレベルからハイレベルに遷移したことを受け、行アドレス信号ａｄｄｒ＿ｒｄが値０に遷移する。値０は予め定められた設定値であり、レジスタなどで制御できる構成としてもよい。

続く時刻ｔ４０２＿ｒｄにおいて、カウント信号ｃｎｔ＿ｈｐｄの下位３ビットの値が値３に遷移する。そして、カウント信号ｃｎｔ＿ｈｐｄの下位３ビットの値が値３に遷移したことを受け、水平同期信号Ｈｆｄ＿ＲＤがローレベルからハイレベルに遷移する。

同じく時刻ｔ４０２＿ｒｄにおいて、水平同期信号Ｈｆｄ＿ＲＤがローレベルからハイレベルに遷移したことを受け、行アドレス信号ａｄｄｒ＿ｒｄの値がカウントアップし、値０から値１に遷移する。なお、カウントアップの幅は必ずしも＋１である必要はなく、また、カウントアップせずに特定の値に遷移するように構成してもよい。或いは、行アドレス信号ａｄｄｒ＿ｒｄの値をレジスタなどで制御できる構成としてもよい。以後、行アドレス信号ａｄｄｒ＿ｒｄの値は、水平同期信号Ｈｆｄ＿ＲＤがローレベルからハイレベルに遷移するたびにカウントアップする。

次に、リセットＡ行アドレス（行アドレス信号ａｄｄｒ＿ｓｈａ）の生成動作について、図１１を用いて説明する。

行アドレス信号ａｄｄｒ＿ｓｈａは、カウント信号ｃｎｔ＿ｈｐｄの下位３ビットを参照して生成される。なお、参照するビットは下位３ビットである必要はなく、レジスタなどで制御できる構成としてもよい。ここでは、カウント信号ｃｎｔ＿ｈｐｄの下位３ビットの値１に応じたタイミングが、行アドレス信号ａｄｄｒ＿ｓｈａの更新タイミングであるものとする。値１は、行アドレス信号ａｄｄｒ＿ｓｈａの更新タイミングを規定する設定値である。

時刻ｔ４００＿ｓｈａにおいて、同期信号生成部２１から供給される垂直同期信号Ｖ＿ＳＨＡがローレベルからハイレベルに遷移する。

続く時刻ｔ４０１＿ｓｈａにおいて、カウント信号ｃｎｔ＿ｈｐｄの下位３ビットの値が値１に遷移する。そして、カウント信号ｃｎｔ＿ｈｐｄの下位３ビットの値が値１に遷移したことを受け、水平同期信号Ｈｆｄ＿ＳＨＡがローレベルからハイレベルに遷移する。なお、水平同期信号Ｈｆｄ＿ＳＨＡがローレベルからハイレベルに遷移するタイミングは、必ずしもカウント信号ｃｎｔ＿ｈｐｄの下位３ビットの値１に応じたタイミングである必要はなく、レジスタなどで制御できる構成としてもよい。

同じく時刻ｔ４０１＿ｓｈａにおいて、水平同期信号Ｈｆｄ＿ＳＨＡがローレベルからハイレベルに遷移したことを受け、行アドレス信号ａｄｄｒ＿ｓｈａが値０に遷移する。値０は予め定められた設定値であり、レジスタなどで制御できる構成としてもよい。

続く時刻ｔ４０２＿ｓｈａにおいて、カウント信号ｃｎｔ＿ｈｐｄの下位３ビットの値が値１に遷移する。そして、カウント信号ｃｎｔ＿ｈｐｄの下位３ビットの値が値１に遷移したことを受け、水平同期信号Ｈｆｄ＿ＳＨＡがローレベルからハイレベルに遷移する。

同じく時刻ｔ４０２＿ｓｈａにおいて、水平同期信号Ｈｆｄ＿ＳＨＡがローレベルからハイレベルに遷移したことを受け、行アドレス信号ａｄｄｒ＿ｓｈａの値がカウントアップし、値０から値１に遷移する。なお、カウントアップの幅は必ずしも＋１である必要はなく、また、カウントアップせずに特定の値に遷移するように構成してもよい。或いは、行アドレス信号ａｄｄｒ＿ｓｈａの値をレジスタなどで制御できる構成としてもよい。以後、行アドレス信号ａｄｄｒ＿ｓｈａの値は、水平同期信号Ｈｆｄ＿ＳＨＡがローレベルからハイレベルに遷移するたびにカウントアップする。

次に、リセットＢ行アドレス（行アドレス信号ａｄｄｒ＿ｓｈｂ）の生成動作について、図１１を用いて説明する。

行アドレス信号ａｄｄｒ＿ｓｈｂは、カウント信号ｃｎｔ＿ｈｐｄの下位３ビットを参照して生成される。なお、参照するビットは下位３ビットである必要はなく、レジスタなどで制御できる構成としてもよい。ここでは、カウント信号ｃｎｔ＿ｈｐｄの下位３ビットの値７に応じたタイミングが、行アドレス信号ａｄｄｒ＿ｓｈｂの更新タイミングであるものとする。値７は、行アドレス信号ａｄｄｒ＿ｓｈｂの更新タイミングを規定する設定値である。

時刻ｔ４００＿ｓｈｂにおいて、同期信号生成部２１から供給される垂直同期信号Ｖ＿ＳＨＢがローレベルからハイレベルに遷移する。

続く時刻ｔ４０１＿ｓｈｂにおいて、カウント信号ｃｎｔ＿ｈｐｄの下位３ビットの値が値７に遷移する。そして、カウント信号ｃｎｔ＿ｈｐｄの下位３ビットの値が値７に遷移したことを受け、水平同期信号Ｈｆｄ＿ＳＨＢがローレベルからハイレベルに遷移する。なお、水平同期信号Ｈｆｄ＿ＳＨＢがローレベルからハイレベルに遷移するタイミングは、必ずしもカウント信号ｃｎｔ＿ｈｐｄの下位３ビットの値７に応じたタイミングである必要はなく、レジスタなどで制御できる構成としてもよい。

同じく時刻ｔ４０１＿ｓｈｂにおいて、水平同期信号Ｈｆｄ＿ＳＨＢがローレベルからハイレベルに遷移したことを受け、行アドレス信号ａｄｄｒ＿ｓｈｂが値０に遷移する。値０は予め定められた設定値であり、レジスタなどで制御できる構成としてもよい。

続く時刻ｔ４０２＿ｓｈｂにおいて、カウント信号ｃｎｔ＿ｈｐｄの下位３ビットの値が値７に遷移する。そして、カウント信号ｃｎｔ＿ｈｐｄの下位３ビットの値が値７に遷移したことを受け、水平同期信号Ｈｆｄ＿ＳＨＢがローレベルからハイレベルに遷移する。

同じく時刻ｔ４０２＿ｓｈｂにおいて、水平同期信号Ｈｆｄ＿ＳＨＢがローレベルからハイレベルに遷移したことを受け、行アドレス信号ａｄｄｒ＿ｓｈｂの値がカウントアップし、値０から値１に遷移する。なお、カウントアップの幅は必ずしも＋１である必要はなく、また、カウントアップせずに特定の値に遷移するように構成してもよい。或いは、行アドレス信号ａｄｄｒ＿ｓｈｂの値をレジスタなどで制御できる構成としてもよい。以後、行アドレス信号ａｄｄｒ＿ｓｈｂの値は、水平同期信号Ｈｆｄ＿ＳＨＢがローレベルからハイレベルに遷移するたびにカウントアップする。

次に、本実施形態による光電変換装置における垂直走査タイミング制御部２３の動作例について、図１２を用いて説明する。図１２は、本実施形態による光電変換装置における垂直走査タイミング制御部２３の動作例を示すタイミング図である。

垂直走査タイミング制御部２３は、制御信号ｐｓｅｌ、ｐｒｅｓ＿ｂ，ｐｔｘ１＿ｒｄ～ｐｔｘ８＿ｒｄ，ｐｔｘ１＿ｓｈａ～ｐｔｘ８＿ｓｈａ，ｐｔｘ１＿ｓｈｂ～ｐｔｘ８＿ｓｈｂを生成し、垂直走査部３に出力する。また、垂直走査タイミング制御部２３は、読み出し行用記憶部制御信号、リセット行用記憶部制御信号、非蓄積行用記憶部制御信号を生成し、垂直走査部３に出力する。これら信号は、垂直走査部３の駆動タイミングを制御する信号である。

制御信号ｐｓｅｌ及び制御信号ｐｒｅｓ＿ｂは、水平同期信号Ｈｐｄがハイレベルに遷移してから次にハイレベルに遷移するまでの１Ｈｐｄ期間の間に、ハイレベルに遷移し、ローレベルに遷移する。ここでの１Ｈｐｄ期間は、光電変換部ＰＤ１～ＰＤ８の選択を切り替える周期ｐｄである。制御信号ｐｓｅｌ及び制御信号ｐｒｅｓ＿ｂのレベルが遷移するタイミングは、予め定められた設定値に従う。なお、この設定値はレジスタなどで制御できる構成としてもよい。

制御信号ｐｔｘ１＿ｒｄ～ｐｔｘ８＿ｒｄは、カウント信号ｃｎｔ＿ｈｐｄが値３に遷移してから次に値３に遷移するまでの８Ｈｐｄ期間の中のある１Ｈｐｄ期間の間に、ハイレベルに遷移し、ローレベルに遷移する。ここでの８Ｈｐｄ期間は、浮遊拡散部ＦＤの選択を切り替える周期ｆｄである。制御信号ｐｔｘ１＿ｒｄ～ｐｔｘ８＿ｒｄのレベルが遷移するタイミングは、予め定められた設定値に従う。なお、この設定値はレジスタなどで制御できる構成としてもよい。

カウント信号ｃｎｔ＿ｈｐｄが値３のとき、制御信号ｐｔｘ１＿ｒｄは、時刻ｔ５００＿ｒｄにおいてハイレベルに遷移し、続く時刻ｔ５０１＿ｒｄにおいてローレベルに遷移する。カウント信号ｃｎｔ＿ｈｐｄが値３でないとき、制御信号ｐｔｘ１＿ｒｄはローレベルを維持する。

同様に、カウント信号ｃｎｔ＿ｈｐｄが値４のとき、制御信号ｐｔｘ２＿ｒｄは、時刻ｔ５０２＿ｒｄにおいてハイレベルに遷移し、続く時刻ｔ５０３＿ｒｄにおいてローレベルに遷移する。カウント信号ｃｎｔ＿ｈｐｄが値４でないとき、制御信号ｐｔｘ２＿ｒｄはローレベルを維持する。

制御信号ｐｔｘ３＿ｒｄ～ｐｔｘ８＿ｒｄについても、順次同様の動作をする。なお、制御信号ｐｔｘ１＿ｒｄのレベルが遷移する際のカウント信号ｃｎｔ＿ｈｐｄの値は値３である必要はなく、制御信号ｐｔｘ１＿ｒｄのレベルが遷移するタイミングをレジスタなどで制御する構成としてもよい。制御信号ｐｔｘ２＿ｒｄ～ｐｔｘ８＿ｒｄについても同様である。また、制御信号ｐｔｘ１＿ｒｄ～ｐｔｘ８＿ｒｄのレベルが互いに異なる１Ｈｐｄ期間中に遷移する必要はなく、同じ１Ｈｐｄ期間中に複数の制御信号ｐｔｘ＃＿ｒｄ（＃は１～８の整数）のレベルが遷移してもよい。

制御信号ｐｔｘ１＿ｓｈａ～ｐｔｘ８＿ｓｈａは、カウント信号ｃｎｔ＿ｈｐｄが値１に遷移してから次に値１に遷移する８Ｈｐｄ期間の中のある１Ｈｐｄ期間の間に、ハイレベルに遷移し、ローレベルに遷移する。１Ｈｐｄ期間中の動作は、制御信号ｐｔｘ１＿ｒｄ～ｐｔｘ８＿ｒｄの動作と同様である。

制御信号ｐｔｘ１＿ｓｈｂ～ｐｔｘ８＿ｓｈｂは、カウント信号ｃｎｔ＿ｈｐｄが値７に遷移してから次に値７に遷移する８Ｈｐｄ期間の中のある１Ｈｐｄ期間の間に、ハイレベルに遷移し、ローレベルに遷移する。１Ｈｐｄ期間中の動作は、制御信号ｐｔｘ１＿ｒｄ～ｐｔｘ８＿ｒｄの動作と同様である。

このように、本実施形態においては、水平同期信号Ｈｐｄをカウントするカウンタの出力信号として、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄ，ｃｎｔ＿ｈｐｄ＿ｓｈａ，カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈｂの代わりにカウント信号ｃｎｔ＿ｈｐｄを用いる。

したがって、本実施形態によれば、複数のカウンタを制御する必要がなくなるため、第１実施形態の効果に加え、回路規模を削減することが可能となる。

［第３実施形態］
本発明の第３実施形態による光電変換装置について、図１３乃至図１４を用いて説明する。第１及び第２実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

本実施形態による光電変換装置は、水平同期信号Ｈｐｄをカウントするカウンタの構成が第１実施形態による光電変換装置とは異なっている。

はじめに、本実施形態による光電変換装置における画素Ｐの構成例について、図１３を用いて説明する。図１３は、本実施形態による光電変換装置における画素Ｐの構成例を示す回路図である。図１３には、画素部４を構成する画素Ｐのうち第ｍ列第ｎ行に配された画素Ｐ（ｍ，ｎ）の構成のみを示しているが、他の画素Ｐについても同様である。

各々の画素Ｐは、光電変換部ＰＤ１ａ～ＰＤ８ａ，ＰＤ１ｂ～ＰＤ８ｂと、転送トランジスタＭ１ａ～Ｍ８ａ，Ｍ１ｂ～Ｍ８ｂと、リセットトランジスタＭ９と、増幅トランジスタＭ１０と、選択トランジスタＭ１１と、により構成され得る。光電変換部ＰＤ１ａと光電変換部ＰＤ２ｂとは、１つのマイクロレンズを共有する組を構成しており、互いに異なる瞳領域を通過した光を受光する。光電変換部ＰＤ２ａ，ＰＤ２ｂ～ＰＤ８ａ，ＰＤ８ｂの各々の組についても同様である。転送トランジスタＭ１ａ～Ｍ８ａ，Ｍ１ｂ～Ｍ８ｂは、光電変換部ＰＤ１ａ～ＰＤ８ａ，ＰＤ１ｂ～ＰＤ８ｂの各々に対応して設けられている。すなわち、光電変換部ＰＤ１ａを構成するフォトダイオードは、アノードが接地ノードに接続され、カソードが転送トランジスタＭ１ａのソースに接続されている。光電変換部ＰＤ１ｂを構成するフォトダイオードは、アノードが接地ノードに接続され、カソードが転送トランジスタＭ１ｂのソースに接続されている。光電変換部ＰＤ２ａ，ＰＤ２ｂ～ＰＤ８ａ，ＰＤ８ｂについても同様である。転送トランジスタＭ１ａ～Ｍ８ａ，Ｍ１ｂ～Ｍ８ｂのドレインは、浮遊拡散部ＦＤに接続されている。

図１３に示す画素構成の場合、画素部４の各行に配される制御線の各々は、転送トランジスタＭ１ａ，Ｍ１ｂ～Ｍ８ａ，Ｍ８ｂの各々に対応する１６本の転送ゲート信号線と、リセット信号線と、選択信号線と、を含む。第ｎ行の転送ゲート信号線の各々は、転送トランジスタＭ１ａ，Ｍ１ｂ～Ｍ８ａ，Ｍ８ｂのうちの対応する転送トランジスタのゲートに、制御信号ＰＴＸ１ａ（ｎ），ＰＴＸ１ｂ（ｎ）～ＰＴＸ８ａ（ｎ），ＰＴＸ８ｂ（ｎ）のうちの対応する制御信号を供給する。例えば、第ｎ行の画素Ｐの転送トランジスタＭ１ａに対応する転送ゲート信号線は、第ｎ行の画素Ｐの転送トランジスタＭ１ａのゲートに、垂直走査部３から出力される制御信号ＰＴＸ１ａ（ｎ）を供給する。第ｎ行の画素Ｐの転送トランジスタＭ１ｂに対応する転送ゲート信号線は、第ｎ行の画素Ｐの転送トランジスタＭ１ｂのゲートに、垂直走査部３から出力される制御信号ＰＴＸ１ｂ（ｎ）を供給する。第ｎ行の画素Ｐの転送トランジスタＭ２ａ，Ｍ２ｂ～Ｍ８ａ，Ｍ８ｂに対応する転送ゲート信号線についても同様である。第ｎ行のリセット信号線は、第ｎ行の画素ＰのリセットトランジスタＭ９のゲートに、垂直走査部３から出力される制御信号ＰＲＥＳ（ｎ）を供給する。第ｎ行の選択信号線は、第ｎ行の画素Ｐの選択トランジスタＭ１１のゲートに、垂直走査部３から出力される制御信号ＰＳＥＬ（ｎ）を供給する。同一行の画素Ｐに対しては、共通の制御信号が垂直走査部３から供給される。

次に、本実施形態による光電変換装置における読み出し行・リセット行アドレス生成部２２の動作例について、図１４を用いて説明する。図１４は、本実施形態による光電変換装置における読み出し行・リセット行アドレス生成部２２の動作例を示すタイミング図である。なお、行アドレス信号ａｄｄｒ＿ｓｈｂの生成動作については説明を省略する。

本実施形態では、カウント信号ｃｎｔ＿ｈｐｄ＿＃（＃はｒｄ又はｓｈａ）の値が値０に初期化されるタイミングについて２種類の設定値を備え、行アドレス毎にいずれかの設定値を選択して用いる。なお、設定値は３種類以上でもよいし、レジスタなどで制御できる構成としてもよい。

まず、読み出し行アドレス（行アドレス信号ａｄｄｒ＿ｒｄ）の生成動作について、図１４を用いて説明する。本実施形態では、カウント信号ｃｎｔ＿ｈｄ＿ｒｄが値０に初期化されるタイミングとして、値７の場合と値１５の場合の２つの設定値を有するものとする。これら設定値に応じたタイミングが、行アドレス信号ａｄｄｒ＿ｒｄの更新タイミングとなる。ただし、カウント信号ｃｎｔ＿ｈｄ＿ｒｄが値０に初期化されるタイミングは、必ずしも値７及び値１５である必要はない。

時刻ｔ６００＿ｒｄにおいて、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移した際、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値は値７である。カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値は、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移したことを受け、値０に初期化される。そして、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値が値０に初期化されたことを受け、水平同期信号Ｈｆｄ＿ＲＤがローレベルからハイレベルに遷移する。これにより、行アドレス信号ａｄｄｒ＿ｒｄがカウントアップし、値Ｊに遷移する。

続く時刻ｔ６０１＿ｒｄにおいて、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移した際、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値は再び値７にカウントアップしている。カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値は、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移したことを受け、値０に初期化される。そして、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値が値０に初期化されたことを受け、水平同期信号Ｈｆｄ＿ＲＤがローレベルからハイレベルに遷移する。これにより、行アドレス信号ａｄｄｒ＿ｒｄがカウントアップし、値Ｊから値Ｊ＋１に遷移する。

続く時刻ｔ６０２＿ｒｄにおいて、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移した際、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値は値１５にカウントアップしている。カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値は、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移したことを受け、値０に初期化される。そして、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値が値０に初期化されたことを受け、水平同期信号Ｈｆｄ＿ＲＤがローレベルからハイレベルに遷移する。これにより、行アドレス信号ａｄｄｒ＿ｒｄがカウントアップし、値Ｊ＋１から値Ｊ＋２に遷移する。

このようにして、読み出し走査では、浮遊拡散部ＦＤを切り替える周期ｆｄを行アドレス毎に８Ｈｐｄと１６Ｈｐｄとに切り替えながら垂直走査を行う。

次に、リセットＡ行アドレス（行アドレス信号ａｄｄｒ＿ｓｈａ）の生成動作について、図１４を用いて説明する。本実施形態では、カウント信号ｃｎｔ＿ｈｄ＿ｓｈａが値０に初期化されるタイミングとして、値７の場合と値１５の場合の２つの設定値を有するものとする。これら設定値に応じたタイミングが、行アドレス信号ａｄｄｒ＿ｓｈａの更新タイミングとなる。ただし、カウント信号ｃｎｔ＿ｈｄ＿ｓｈａが値０に初期化されるタイミングは、必ずしも値７及び値１５である必要はない。

時刻ｔ６００＿ｓｈａにおいて、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移した際、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａのカウント値は値７である。カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａのカウント値は、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移したことを受け、値０に初期化される。そして、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａのカウント値が値０に初期化されたことを受け、水平同期信号Ｈｆｄ＿ＳＨＡがローレベルからハイレベルに遷移する。これにより、行アドレス信号ａｄｄｒ＿ｓｈａがカウントアップし、値Ｉに遷移する。

続く時刻ｔ６０１＿ｓｈａにおいて、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移した際、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａのカウント値は再び値７にカウントアップしている。カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａのカウント値は、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移したことを受け、値０に初期化される。そして、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａのカウント値が値０に初期化されたことを受け、水平同期信号Ｈｆｄ＿ＳＨＡがローレベルからハイレベルに遷移する。これにより、行アドレス信号ａｄｄｒ＿ｓｈａがカウントアップし、値Ｉから値Ｉ＋１に遷移する。

続く時刻ｔ６０２＿ｓｈａにおいて、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移した際、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａのカウント値は値１５にカウントアップしている。カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａのカウント値は、水平同期信号Ｈｐｄがローレベルからハイレベルに遷移したことを受け、値０に初期化される。そして、カウント信号ｃｎｔ＿ｈｐｄ＿ｓｈａのカウント値が値０に初期化されたことを受け、水平同期信号Ｈｆｄ＿ＳＨＡがローレベルからハイレベルに遷移する。これにより、行アドレス信号ａｄｄｒ＿ｓｈａがカウントアップし、値Ｉ＋１から値Ｉ＋２に遷移する。

このようにして、リセット走査では、浮遊拡散部ＦＤを切り替える周期ｆｄを行アドレス毎に８Ｈｐｄと１６Ｈｐｄとに切り替えながら垂直走査を行う。

次に、本実施形態による光電変換装置における画素制御信号生成部３２４及び画素部４の動作例について、図１５Ａ乃至図１５Ｃを用いて説明する。図１５Ａ乃至図１５Ｃは、本実施形態による光電変換装置における画素制御信号生成部３２４及び画素部４の動作例を示すタイミング図である。なお、本実施形態では、制御信号ＰＴＸ＃（＃は１～８の整数）の各々は、制御信号ＰＴＸ＃ａと制御信号ＰＴＸ＃ｂとに分かれる。

まず、読み出し処理における画素制御信号生成部３２４及び画素部４の動作について、図１５Ａ及び図１５Ｃを用いて説明する。

時刻ｔ７００＿ｒｄにおいて、行アドレス信号ａｄｄｒ＿ｒｄの値が値（Ｊ－１）から値Ｊに遷移したものとする。これにより、画素部４の２Ｊ行目と（２Ｊ－１）行目とが読み出し処理の対象行となる。

画素部４の２Ｊ行目に出力される画素制御信号は、制御信号ＰＳＥＬ（２Ｊ），ＰＲＥＳ（２Ｊ），ＰＴＸ１ａ（２Ｊ）～ＰＴＸ８ａ（２Ｊ），ＰＴＸ１ｂ（２Ｊ）～ＰＴＸ８ｂ（２Ｊ）である。制御信号ＰＳＥＬ（２Ｊ）は、制御信号ｐｓｅｌを元信号として画素制御信号生成部３２４において生成される。制御信号ＰＲＥＳ（２Ｊ）は、制御信号ｐｒｅｓ＿ｂを元信号として、画素制御信号生成部３２４において生成される。制御信号ＰＴＸ１ａ（２Ｊ）～ＰＴＸ８ａ（２Ｊ）は、制御信号ｐｔｘ１ａ＿ｒｄ～ｐｔｘ８ａ＿ｒｄを元信号として、画素制御信号生成部３２４において生成される。制御信号ＰＴＸ１ｂ（２Ｊ）～ＰＴＸ８ｂ（２Ｊ）は、制御信号ｐｔｘ１ｂ＿ｒｄ～ｐｔｘ８ｂ＿ｒｄを元信号として、画素制御信号生成部３２４において生成される。行アドレス信号ａｄｄｒ＿ｒｄは８Ｈｐｄ期間にわたって値Ｊを示すため、画素部４の２Ｊ行目は８Ｈｐｄ期間にわたって読み出し処理の対象行となる。

続く時刻ｔ７０１＿ｒｄにおいて、制御信号ｐｔｘ１ａ及び制御信号ｐｔｘ１ｂがローレベルからハイレベルに遷移し、続く時刻ｔ７０２＿ｒｄにおいて、制御信号ｐｔｘ１ａ及び制御信号ｐｔｘ１ｂがハイレベルからローレベルに遷移する。以降、８Ｈｐｄにわたって同様の動作を行う。

続く時刻ｔ７０３＿ｒｄにおいて、行アドレス信号ａｄｄｒ＿ｒｄの値が値Ｊから値（Ｊ＋１）に遷移すると、画素部４の２Ｊ行目は非蓄積処理の対象である非蓄積行となり、画素部４の２（Ｊ＋１）行目と２（Ｊ＋１）－１行目が読み出し処理の対象行となる。非蓄積行では、制御信号ＰＴＸ１ａ～ＰＴＸ８ａ、制御信号ＰＴＸ１ｂ～ＰＴＸ８ｂ及び制御信号ＰＲＥＳをハイレベルにすることで、光電変換部ＰＤ及び浮遊拡散部ＦＤをリセット状態に維持する。行アドレス信号ａｄｄｒ＿ｒｄは、時刻ｔ７０３＿ｒｄから時刻ｔ７０８＿ｒｄまでの１６Ｈｐｄ期間にわたって値Ｊ＋１を示すため、画素部４の２（Ｊ＋１）行目は１６Ｈｐｄ期間にわたって読み出し処理の対象行となる。

続く時刻ｔ７０４＿ｒｄにおいて、制御信号ｐｔｘ１ａがローレベルからハイレベルに遷移し、続く時刻ｔ７０５＿ｒｄにおいて、制御信号ｐｔｘ１ａがハイレベルからローレベルに遷移する。続く時刻ｔ７０６＿ｒｄにおいて、制御信号ｐｔｘ１ａ及び制御信号ｐｔｘ１ｂがローレベルからハイレベルに遷移し、続く時刻ｔ７０７＿ｒｄにおいて、制御信号ｐｔｘ１ａ及び制御信号ｐｔｘ１ｂがハイレベルからローレベルに遷移する。以降、１６Ｈｐｄにわたって、２Ｈｐｄ毎に同様の動作を行う。

次に、リセットＡ処理における画素制御信号生成部３２４及び画素部４の動作について、図１５Ａ及び図１５Ｂを用いて説明する。

時刻ｔ７００＿ｓｈａにおいて、行アドレス信号ａｄｄｒ＿ｓｈａの値が値（Ｉ－１）から値Ｉに遷移したものとする。これにより、画素部４の２Ｉ行目と（２Ｉ－１）行目とがリセットＡ処理の対象行となる。

画素部４の２Ｊ行目に出力される画素制御信号は、制御信号ＰＳＥＬ（２Ｉ），ＰＲＥＳ（２Ｉ），ＰＴＸ１ａ（２Ｉ）～ＰＴＸ８ａ（２Ｉ），ＰＴＸ１ｂ（２Ｉ）～ＰＴＸ８ｂ（２Ｉ）である。これらのうち、制御信号ＰＳＥＬ（２Ｉ）はローレベルに固定され、制御信号ＰＲＥＳ（２Ｉ）はハイレベルに固定される。制御信号ＰＴＸ１ａ（２Ｉ）～ＰＴＸ８ａ（２Ｉ）は、制御信号ｐｔｘ１ａ＿ｓｈａ～ｐｔｘ８ａ＿ｓｈａを元信号として、画素制御信号生成部３２４において生成される。制御信号ＰＴＸ１ｂ（２Ｉ）～ＰＴＸ８ｂ（２Ｉ）は、制御信号ｐｔｘ１ｂ＿ｓｈａ～ｐｔｘ８ｂ＿ｓｈａを元信号として、画素制御信号生成部３２４において生成される。行アドレス信号ａｄｄｒ＿ｓｈａは、時刻ｔ７００＿ｓｈａから時刻ｔ７０５＿ｓｈａまでの１６Ｈｐｄ期間にわたって値Ｉを示すため、画素部４の２Ｉ行目は１６Ｈｐｄ期間にわたってリセットＡ処理の対象行となる。

続く時刻ｔ７０１＿ｓｈａにおいて、制御信号ｐｔｘ１ａがローレベルからハイレベルに遷移し、続く時刻ｔ７０２＿ｓｈａにおいて、制御信号ｐｔｘ１ａがハイレベルからローレベルに遷移する。続く時刻ｔ７０３＿ｓｈａにおいて、制御信号ｐｔｘ１ａ及び制御信号ｐｔｘ１ｂがローレベルからハイレベルに遷移し、続く時刻ｔ７０４＿ｓｈａにおいて、制御信号ｐｔｘ１ａ及び制御信号ｐｔｘ１ｂがハイレベルからローレベルに遷移する。以降、１６Ｈｐｄにわたって、２Ｈｐｄ毎に同様の動作を行う。

続く時刻ｔ７０５＿ｓｈａにおいて、行アドレス信号ａｄｄｒ＿ｓｈａの値が値Ｉから値（Ｉ＋１）に遷移すると、画素部４の２Ｉ行目は蓄積状態となり、画素部４の（２（Ｉ＋１））行目及び（２（Ｉ＋１）－１）行目の非蓄積処理が解除される。これにより、画素部４の（２（Ｉ＋１））行目及び（２（Ｉ＋１）－１）行目がリセットＡ処理の対象行となる。行アドレス信号ａｄｄｒ＿ｓｈａは、時刻ｔ７０５＿ｓｈａから時刻ｔ７０８＿ｓｈａまでの８Ｈｐｄ期間にわたって値（Ｉ＋１）を示すため、画素部４の２（Ｉ＋１）行目は、８Ｈｐｄ期間にわたってリセットＡ処理の対象行となる。

続く時刻ｔ７０６＿ｓｈａにおいて、制御信号ｐｔｘ１ａ及び制御信号ｐｔｘ１ｂがローレベルからハイレベルに遷移し、続く時刻ｔ７０７＿ｓｈａにおいて、制御信号ｐｔｘ１ａ及び制御信号ｐｔｘ１ｂがハイレベルからローレベルに遷移する。以降、８Ｈｐｄにわたって同様の動作を行う。

次に、本実施形態による光電変換装置の垂直走査における行アドレスの遷移について、図１６Ａ及び図１６Ｂを用いて説明する。図１６Ａ及び図１６Ｂは、本実施形態による光電変換装置の垂直走査における行アドレスの遷移を説明するタイミング図である。

時刻Ｐから時刻Ｐ＋１５の期間において、ＦＤアドレス（２Ｉ－１）及びＦＤアドレス２Ｉは、リセットＡ処理の対象行となる。なお、ＦＤアドレス（２Ｉ－１）及びＦＤアドレス（２Ｉ）は、画素部４の（２Ｉ－１）行目及び２Ｉ行目と同一である。

時刻Ｐには、ＦＤアドレス（２Ｉ－１），２Ｉにおいて、制御信号ＰＴＸ１ａを受ける転送トランジスタＭ１ａを介して接続された光電変換部ＰＤ１ａが選択され、リセットＡ処理が行われる。また、続く時刻Ｐ＋１には、ＦＤアドレス（２Ｉ－１），２Ｉにおいて、制御信号ＰＴＸ１ａ，ＰＴＸ１ｂを受ける転送トランジスタＭ１ａ，Ｍ１ｂを介して接続された光電変換部ＰＤ１ａ，ＰＤ１ｂが選択され、リセットＡ処理が行われる。

時刻Ｐ＋２には、ＦＤアドレス（２Ｉ－１），２Ｉにおいて、制御信号ＰＴＸ２ａを受ける転送トランジスタＭ２ａを介して接続された光電変換部ＰＤ２ａが選択され、リセットＡ処理が行われる。また、続く時刻Ｐ＋３の期間には、ＦＤアドレス（２Ｉ－１），２Ｉにおいて、制御信号ＰＴＸ２ａ，ＰＴＸ２ｂを受ける転送トランジスタＭ２ａ，Ｍ２ｂを介して接続された光電変換部ＰＤ２ａ，ＰＤ２ｂが選択され、リセットＡ処理が行われる。

以下、同様にして、時刻Ｐ＋４から時刻Ｐ＋１５までの期間に、ＦＤアドレス（２Ｉ－１），２Ｉにおいて、光電変換部ＰＤ３ａ，ＰＤ３ｂ～ＰＤ８ａ，ＰＤ８ｂが順次選択され、リセットＡ処理が行われる。

続くＰ＋１６において、行アドレスがＩ＋１に遷移する。時刻Ｐ＋１６から時刻Ｐ＋２３の期間において、ＦＤアドレス（２（Ｉ＋１）－１）及びＦＤアドレス（２（Ｉ＋１））は、リセットＡ処理の対象となる。

時刻Ｐ＋１６には、ＦＤアドレス（２（Ｉ＋１）－１），（２（Ｉ＋１））において、制御信号ＰＴＸ１ａ，ＰＴＸ１ｂを受ける転送トランジスタＭ１ａ，Ｍ１ｂを介して接続された光電変換部ＰＤ１ａ，ＰＤ１ｂが選択され、リセットＡ処理が行われる。

以下、同様にして、時刻Ｐ＋１７から時刻Ｐ＋２３までの期間に、ＦＤアドレス（２（Ｉ＋１）－１），（２（Ｉ＋１））において、光電変換部ＰＤ２ａ，ＰＤ２ｂ～ＰＤ８ａ，ＰＤ８ｂが順次選択され、リセットＡ処理が行われる。

時刻Ｐ＋２から時刻Ｐ＋９の期間において、ＦＤアドレス（２Ｊ－１）及びＦＤアドレス２Ｊは、読み出し処理の対象行となる。

時刻Ｐ＋２には、ＦＤアドレス（２Ｊ－１）及びＦＤアドレス２Ｊにおいて、制御信号ＰＴＸ１ａ，ＰＴＸ１ｂを受ける転送トランジスタＭ１ａ，Ｍ１ｂを介して接続された光電変換部ＰＤ１ａ，ＰＤ１ｂが選択され、読み出し処理が行われる。

以下、同様にして、時刻Ｐ＋３から時刻Ｐ＋９までの期間に、ＦＤアドレス（２Ｊ－１）及びＦＤアドレス２Ｊにおいて、光電変換部ＰＤ２ａ，ＰＤ２ｂ～ＰＤ８ａ，ＰＤ８ｂが順次選択され、読み出し処理が行われる。

続く時刻Ｐ＋１０において、行アドレスがＪからＪ＋１に遷移する。時刻Ｐ＋１０から時刻Ｐ＋２５の期間において、ＦＤアドレス（２（Ｊ＋１）－１）及びＦＤアドレス（２（Ｊ＋１））は、読み出し処理の対象行となる。

時刻Ｐ＋１０には、ＦＤアドレス（２（Ｊ＋１）－１），（２（Ｊ＋１））において、制御信号ＰＴＸ１ａを受ける転送トランジスタＭ１ａを介して接続された光電変換部ＰＤ１ａが選択され、読み出し処理が行われる。また、続く時刻Ｐ＋１１には、ＦＤアドレス（２（Ｊ＋１）－１），（２（Ｊ＋１））において、制御信号ＰＴＸ１ａ，ＰＴＸ１ｂを受ける転送トランジスタＭ１ａ，Ｍ１ｂを介して接続された光電変換部ＰＤ１ａ，ＰＤ１ｂが選択され、読み出し処理が行われる。

以下、同様にして、時刻Ｐ＋１２から時刻Ｐ＋２５までの期間に、ＦＤアドレス（２（Ｊ＋１）－１）及びＦＤアドレス（２（Ｊ＋１））において、光電変換部ＰＤ２ａ，ＰＤ２ｂ～ＰＤ８ａ，ＰＤ８ｂが順次選択され、読み出し処理が行われる。

時刻Ｑから時刻Ｑ＋１５の期間において、ＦＤアドレス（２Ｉ－１）及びＦＤアドレス２Ｉは、読み出し処理の対象行となる。

時刻Ｑには、ＦＤアドレス（２Ｉ－１）及びＦＤアドレス２Ｉにおいて、制御信号ＰＴＸ１ａを受ける転送トランジスタＭ１ａを介して接続された光電変換部ＰＤ１ａが選択され、読み出し処理が行われる。また、続く時刻Ｑ＋１には、ＦＤアドレス（２Ｉ－１）及びＦＤアドレス２Ｉにおいて、制御信号ＰＴＸ１ａ，ＰＴＸ１ｂを受ける転送トランジスタＭ１ａ，Ｍ１ｂを介して接続された光電変換部ＰＤ１ａ，ＰＤ１ｂが選択され、読み出し処理が行われる。つまり、ＦＤアドレス（２Ｉ－１）及びＦＤアドレス２Ｉにおいて、光電変換部ＰＤ１ａ，ＰＤ１ｂの露光期間の長さはＱ－Ｐとなる。

以下、同様にして、時刻Ｑ＋２から時刻Ｑ＋１５までの期間に、ＦＤアドレス（２Ｉ－１）及びＦＤアドレス２Ｉにおいて、光電変換部ＰＤ２ａ，ＰＤ２ｂ～ＰＤ８ａ，ＰＤ８ｂが順次選択され、読み出し処理が行われる。

図１４を用いて説明したように、カウント信号ｃｎｔ＿ｈｐｄ＿＃（＃はｒｄ又はｓｈａ）が値０に初期化されるタイミングについて２種類の設定値を備えることで、より自由度の高い垂直走査を実現することができる。

このように、本実施形態によれば、水平同期信号Ｈｐｄをカウントするカウンタの動作を変更することで、例えば浮遊拡散部ＦＤの単位で駆動を切り替えるような、より自由度の高い垂直走査を実現することができる。

したがって、本実施形態によれば、浮遊拡散部ＦＤを共有する複数の光電変換部ＰＤを有する画素Ｐを備えた光電変換装置において、露光時間の設定の自由度を向上することができる。

［第４実施形態］
本発明の第４実施形態による光電変換装置について、図１７乃至図１９Ｂを用いて説明する。第１実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

本実施形態による光電変換装置は、画素部４の構成は第３実施形態と同じであるが、水平同期信号Ｈｐｄをカウントするカウンタの構成が第３実施形態による光電変換装置とは異なっている。

はじめに、本実施形態による光電変換装置における読み出し行・リセット行アドレス生成部２２の動作例について、図１７を用いて説明する。図１７は、本実施形態による光電変換装置における読み出し行・リセット行アドレス生成部２２の動作例を示すタイミング図である。なお、行アドレス信号ａｄｄｒ＿ｓｈａ，ａｄｄｒ＿ｓｈｂの生成動作については説明を省略する。

本実施形態では、カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄのカウント値が値０に初期化されるタイミングについて１つの設定値を備える。第３実施形態ではカウント信号ｃｎｔ＿ｈｄ＿ｒｄが値０に初期化されるタイミングとして値７の場合と値１５の場合の２つを設定したが、本実施形態では値１１を設定するものとする。なお、設定値は２種類以上でもよいし、レジスタなどで制御できる構成としてもよい。

カウント信号ｃｎｔ＿ｈｐｄ＿ｒｄ及び行アドレス信号ａｄｄｒ＿ｒｄの動作は第３実施形態と同様であるため、説明は省略する。

次に、本実施形態による光電変換装置における画素制御信号生成部３２４及び画素部４の動作例について、図１８Ａ乃至図１８Ｃを用いて説明する。図１８Ａ乃至図１８Ｃは、本実施形態による光電変換装置における画素制御信号生成部３２４及び画素部４の動作例を示すタイミング図である。なお、ここでは読み出し処理における画素制御信号生成部３２４及び画素部４の動作について説明するものとし、リセットＡ処理及びリセットＢ処理における画素制御信号生成部３２４及び画素部４の動作については説明を省略する。

時刻ｔ８００＿ｒｄにおいて、行アドレス信号ａｄｄｒ＿ｒｄの値が値（Ｊ－１）から値Ｊに遷移したものとする。これにより、画素部４の２Ｊ行目と（２Ｊ－１）行目とが読み出し処理の対象行となる。

時刻ｔ８００＿ｒｄから時刻ｔ８０１＿ｒｄの２Ｈｐｄ期間には、制御信号ＰＴＸ１ａをハイレベルにして転送トランジスタＭ１ａを導通状態にした後、制御信号ＰＴＸ１ａ，ＰＴＸ１ｂをハイレベルにして転送トランジスタＭ１ａ，Ｍ１ｂを導通状態にする。

続く時刻ｔ８０１＿ｒｄから時刻ｔ８０２＿ｒｄの１Ｈｐｄ期間には、制御信号ＰＴＸ２ａ，ＰＴＸ２ｂをハイレベルにして転送トランジスタＭ２ａ，Ｍ２ｂを導通状態にする。

続く時刻ｔ８０２＿ｒｄから時刻ｔ８０３＿ｒｄの１Ｈｐｄ期間には、制御信号ＰＴＸ３ａ，ＰＴＸ３ｂをハイレベルにして転送トランジスタＭ３ａ，Ｍ３ｂを導通状態にする。

続く時刻ｔ８０３＿ｒｄから時刻ｔ８０４＿ｒｄの２Ｈｐｄ期間には、制御信号ＰＴＸ４ａをハイレベルにして転送トランジスタＭ４ａを導通状態にした後、制御信号ＰＴＸ４ａ，ＰＴＸ４ｂをハイレベルにして転送トランジスタＭ４ａ，Ｍ４ｂを導通状態にする。

続く時刻ｔ８０４＿ｒｄから時刻ｔ８０５＿ｒｄの４Ｈｐｄ期間には、時刻ｔ８００＿ｒｄから時刻ｔ８０３＿ｒｄの４Ｈｐｄ期間と同様にして、転送トランジスタＭ５ａ，Ｍ５ｂ～Ｍ８ａ，Ｍ８ｂを駆動する。

このように、本実施形態では、光電変換部ＰＤの単位で千鳥格子状に駆動を切り替える。なお、必ずしも光電変換部ＰＤの単位で千鳥格子状に駆動を切り替える必要はなく、例えば、光電変換部ＰＤ単位で隔行としたり、光電変換部ＰＤ単位で隔列としたり、光電変換部ＰＤ単位で隔行隔列としたりしてもよい。

また、時刻ｔ８０５＿ｒｄにおいて、行アドレス信号ａｄｄｒ＿ｒｄの値が値Ｊ＋１に遷移すると、画素部４の（２（Ｊ＋１））行目と（２（Ｊ＋１）－１）行目が読み出し処理の対象行となる。
以降、同様の画素駆動を行いながら、垂直走査を行う。

次に、本実施形態による光電変換装置の垂直走査における行アドレスの遷移について、図１９Ａ及び図１９Ｂを用いて説明する。図１９Ａ及び図１９Ｂは、本実施形態による光電変換装置の垂直走査における行アドレスの遷移を説明するタイミング図である。本実施形態では、図１８Ａ乃至図１８Ｃを用いて説明したように、ＰＤ単位で千鳥格子状に駆動を切り替えながら垂直走査を行う。垂直走査における行アドレスの遷移の様子については第３実施形態と同様であるため、説明は省略する。

このように、本実施形態によれば、水平同期信号Ｈｐｄをカウントするカウンタの動作を変更することで、光電変換部ＰＤの単位で駆動を切り替えるような、より自由度の高い垂直走査を実現することができる。

したがって、本実施形態によれば、浮遊拡散部ＦＤを共有する複数の光電変換部ＰＤを有する画素Ｐを備えた光電変換装置において、露光時間の設定の自由度を向上することができる。

［第５実施形態］
本発明の第５実施形態による撮像システムについて、図２０を用いて説明する。図２０は、本実施形態による撮像システムの概略構成を示すブロック図である。

上記第１乃至第４実施形態で述べた光電変換装置１００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図２０には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

図２０に例示した撮像システム２００は、撮像装置２０１、被写体の光学像を撮像装置２０１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置２０１に光を集光する光学系である。撮像装置２０１は、第１乃至第４実施形態のいずれかで説明した光電変換装置１００であって、レンズ２０２により結像された光学像を画像データに変換する。

撮像システム２００は、また、撮像装置２０１より出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、撮像装置２０１が出力するデジタル信号から画像データの生成を行う。また、信号処理部２０８は必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。撮像装置２０１は、信号処理部２０８で処理されるデジタル信号を生成するＡＤ変換部を備えうる。ＡＤ変換部は、撮像装置２０１の光電変換部が形成された半導体層（半導体基板）に形成されていてもよいし、撮像装置２０１の光電変換部が形成された半導体層とは別の半導体基板に形成されていてもよい。また、信号処理部２０８が撮像装置２０１と同一の半導体基板に形成されていてもよい。

撮像システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。

更に撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は少なくとも撮像装置２０１と、撮像装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。

撮像装置２０１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。

このように、本実施形態によれば、第１乃至第５実施形態による光電変換装置１００を適用した撮像システムを実現することができる。

［第６実施形態］
本発明の第６実施形態による撮像システム及び移動体について、図２１を用いて説明する。図２１は、本実施形態による撮像システム及び移動体の構成を示す図である。

図２１（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第４実施形態のいずれかに記載の光電変換装置１００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図２１（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［第７実施形態］
本発明の第７実施形態による機器について、図２２を用いて説明する。図２２は、本実施形態による機器の概略構成を示すブロック図である。

図２２は、光電変換装置ＡＰＲを含む機器ＥＱＰを示す模式図である。光電変換装置ＡＰＲは、第１乃至第４実施形態のいずれかの光電変換装置１００の機能を備える。光電変換装置ＡＰＲの全部又は一部が、半導体デバイスＩＣである。本例の光電変換装置ＡＰＲは、例えば、イメージセンサやＡＦ（Auto Focus）センサ、測光センサ、測距センサとして用いることができる。半導体デバイスＩＣは、光電変換部を含む画素回路ＰＸＣが行列状に配列された画素エリアＰＸを有する。半導体デバイスＩＣは画素エリアＰＸの周囲に周辺エリアＰＲを有することができる。周辺エリアＰＲには画素回路以外の回路を配置することができる。

光電変換装置ＡＰＲは、複数の光電変換部が設けられた第１半導体チップと、周辺回路が設けられた第２半導体チップとを積層した構造（チップ積層構造）を有していてもよい。第２半導体チップにおける周辺回路は、ぞれぞれ、第１半導体チップの画素列に対応した列回路とすることができる。また、第２半導体チップにおける周辺回路は、それぞれ、第１半導体チップの画素あるいは画素ブロックに対応したマトリクス回路とすることもできる。第１半導体チップと第２半導体チップとの接続は、貫通電極（ＴＳＶ）、銅等の導電体の直接接合によるチップ間配線、チップ間のマイクロバンプによる接続、ワイヤボンディングによる接続などを採用することができる。

光電変換装置ＡＰＲは、半導体デバイスＩＣの他に、半導体デバイスＩＣを収容するパッケージＰＫＧを含みうる。パッケージＰＫＧは、半導体デバイスＩＣが固定された基体と、半導体デバイスＩＣに対向するガラス等の蓋体と、基体に設けられた端子と半導体デバイスＩＣに設けられた端子とを接続するボンディングワイヤやバンプ等の接続部材と、を含みうる。

機器ＥＱＰは、光学装置ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹ及び機械装置ＭＣＨＮのうちの少なくともいずれかを更に備えうる。光学装置ＯＰＴは、光電変換装置としての光電変換装置ＡＰＲに対応するものであり、例えばレンズやシャッタ、ミラーである。制御装置ＣＴＲＬは、光電変換装置ＡＰＲを制御するものであり、例えばＡＳＩＣなどの半導体デバイスである。処理装置ＰＲＣＳは、光電変換装置ＡＰＲから出力された信号を処理するものであり、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成する。処理装置ＰＲＣＳは、ＣＰＵ（中央処理装置）やＡＳＩＣ（特定用途向け集積回路）などの半導体デバイスである。表示装置ＤＳＰＬは、光電変換装置ＡＰＲで得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置ＭＭＲＹは、光電変換装置ＡＰＲで得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置ＭＭＲＹは、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、或いは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。機械装置ＭＣＨＮは、モーターやエンジン等の可動部あるいは推進部を有する。機器ＥＱＰでは、光電変換装置ＡＰＲから出力された信号を表示装置ＤＳＰＬに表示したり、機器ＥＱＰが備える通信装置（不図示）によって外部に送信したりする。そのために、機器ＥＱＰは、光電変換装置ＡＰＲが有する記憶回路部や演算回路部とは別に、記憶装置ＭＭＲＹや処理装置ＰＲＣＳを更に備えることが好ましい。

図１４に示した機器ＥＱＰは、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器でありうる。カメラにおける機械装置ＭＣＨＮはズーミングや合焦、シャッタ動作のために光学装置ＯＰＴの部品を駆動することができる。また、機器ＥＱＰは、車両や船舶、飛行体などの輸送機器（移動体）でありうる。また、機器ＥＱＰは、内視鏡やＣＴスキャナーなどの医療機器でありうる。また、機器ＥＱＰは、内視鏡やＣＴスキャナーなどの医療機器でありうる。

輸送機器における機械装置ＭＣＨＮは移動装置として用いられうる。輸送機器としての機器ＥＱＰは、光電変換装置ＡＰＲを輸送するものや、撮影機能により運転（操縦）の補助及び／又は自動化を行うものに好適である。運転（操縦）の補助及び／又は自動化のための処理装置ＰＲＣＳは、光電変換装置ＡＰＲで得られた情報に基づいて移動装置としての機械装置ＭＣＨＮを操作するための処理を行うことができる。

本実施形態による光電変換装置ＡＰＲは、その設計者、製造者、販売者、購入者及び／又は使用者に、高い価値を提供することができる。そのため、光電変換装置ＡＰＲを機器ＥＱＰに搭載すれば、機器ＥＱＰの価値も高めることができる。よって、機器ＥＱＰの製造、販売を行う上で、本実施形態の光電変換装置ＡＰＲの機器ＥＱＰへの搭載を決定することは、機器ＥＱＰの価値を高める上で有利である。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

また、図２及び図３に示した画素Ｐの構成は例示であり、これらに限定されるものではない。例えば、１つの浮遊拡散部ＦＤを共有する光電変換部ＰＤの数は、８個や１６個に限定されるものではなく、適宜変更が可能である。また、１つの浮遊拡散部ＦＤを共有する複数の光電変換部ＰＤのうち、２個以上がマイクロレンズを共有するように構成されていてもよい。本発明は、１つの浮遊拡散部ＦＤを共有する光電変換部ＰＤの数が３個以上の画素Ｐを有する光電変換装置において、特に有用である。

また、上記第５及び第６実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図２０及び図２１（ａ）に示した構成に限定されるものではない。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

ＦＤ…浮遊拡散部
Ｐ…画素
ＰＤ，ＰＤ１～ＰＤ８，ＰＤ１ａ～ＰＤ８ａ，ＰＤ１ｂ～ＰＤ８ｂ…光電変換部
１…処理装置
２…制御部
２１…同期信号生成部
２２…読み出し行・リセット行アドレス生成部
２２１…読み出し行アドレス用水平同期信号生成部
２２２…読み出し行アドレス生成部
２２３…リセットＡ行アドレス用水平同期信号生成部
２２４…リセットＡ行アドレス生成部
２２５…リセットＢ行アドレス用水平同期信号生成部
２２６…リセットＢ行アドレス生成部
２２７…水平同期信号カウント生成部
２３…垂直走査タイミング制御部
２４…列回路タイミング制御部
２５…水平走査タイミング制御部
３…垂直走査部
３１…アドレスデコーダ部
３１ａ…ＲＤ用アドレスデコーダ部
３１ｂ…ＳＨＡ用アドレスデコーダ部
３１ｃ…ＳＨＢ用アドレスデコーダ部
３２…行駆動部
４…画素部
１００…光電変換部
２００，３００…撮像システム

Claims (14)

1. ３つ以上の複数の光電変換部と、前記複数の光電変換部の電荷が転送される浮遊拡散部と、前記浮遊拡散部の電圧に応じた信号を出力する出力部と、を各々が有する複数の画素が複数の行及び複数の列をなすように配された画素部と、
   前記画素部に配された前記複数の画素に対し、前記画素の信号を読み出す読み出し処理と、前記画素をリセットするリセット処理と、を処理の対象となる光電変換部及び処理の対象となる浮遊拡散部を切り替えながら実行する垂直走査部と、
   前記垂直走査部を制御する制御部と、を有し、
   前記制御部は、前記読み出し処理の際に信号を読み出す画素の行アドレスを生成して前記垂直走査部に出力する読み出し行アドレス生成部と、前記リセット処理の際にリセットする画素の行アドレスを生成して前記垂直走査部に出力するリセット行アドレス生成部と、を有し、
   前記読み出し処理及び前記リセット処理の際に前記処理の対象となる光電変換部を切り替える周期である第１の周期は、前記読み出し処理及び前記リセット処理の際に前記処理の対象となる浮遊拡散部を切り替える周期である第２の周期よりも短く、
   前記読み出し行アドレス生成部及び前記リセット行アドレス生成部における前記行アドレスの更新周期は、前記第２の周期に等しく、
   前記読み出し行アドレス生成部及び前記リセット行アドレス生成部における前記行アドレスの更新タイミングの設定単位は、前記第１の周期の１周期の長さに等しい
   ことを特徴とする光電変換装置。
2. 前記制御部は、前記第１の周期でカウント値が遷移する読み出し用カウンタ及びリセット用カウンタを更に有し、
   前記読み出し行アドレス生成部における前記行アドレスの更新タイミングは、前記読み出し用カウンタのカウント値に応じて制御され、
   前記リセット行アドレス生成部における前記行アドレスの更新タイミングは、前記リセット用カウンタのカウント値に応じて制御される
   ことを特徴とする請求項１記載の光電変換装置。
3. 前記制御部は、前記第１の周期でカウント値が遷移するカウンタを更に有し、
   前記読み出し行アドレス生成部における前記行アドレスの更新タイミングは、前記カウンタのカウント値と第１の設定値とに応じて制御され、
   前記リセット行アドレス生成部における前記行アドレスの更新タイミングは、前記カウンタのカウント値と第２の設定値とに応じて制御される
   ことを特徴とする請求項１記載の光電変換装置。
4. 前記読み出し行アドレス生成部及び前記リセット行アドレス生成部は、前記行アドレスの更新タイミングを規定する複数の設定値を有する
   ことを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
5. 前記複数の行は、前記読み出し処理及び前記リセット処理の対象となる第１の行及び第２の行を含み、
   前記第１の行における前記第２の周期と前記第２の行における前記第２の周期とが異なっている
   ことを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
6. 前記複数の光電変換部は、第１の光電変換部及び第２の光電変換部を有する第１の組と、第３の光電変換部及び第４の光電変換部を有する第２の組と、を含み、
   前記第１の行から出力される信号は、前記第１の光電変換部で生成された電荷に基づく信号と、前記第１の光電変換部及び前記第２の光電変換部で生成された電荷に基づく信号と、前記第３の光電変換部で生成された電荷に基づく信号と、前記第３の光電変換部及び前記第４の光電変換部で生成された電荷に基づく信号と、を含み、
   前記第２の行から出力される信号は、前記第１の光電変換部及び前記第２の光電変換部で生成された電荷に基づく信号と、前記第３の光電変換部及び前記第４の光電変換部で生成された電荷に基づく信号と、を含む
   ことを特徴とする請求項５記載の光電変換装置。
7. 前記複数の光電変換部は、第１の光電変換部及び第２の光電変換部を有する第１の組と、第３の光電変換部及び第４の光電変換部を有する第２の組と、を含み、
   前記第２の周期の１周期の間に出力される、前記第１の組に基づく信号の数は、前記第２の組に基づく信号の数よりも多い
   ことを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
8. 前記第１の組から出力される信号は、記第１の光電変換部で生成された電荷に基づく信号と、前記第１の光電変換部及び前記第２の光電変換部で生成された電荷に基づく信号と、を含み、
   前記第２の組から出力される信号は、前記第３の光電変換部及び前記第４の光電変換部で生成された電荷に基づく信号を含む
   ことを特徴とする請求項７記載の光電変換装置。
9. 前記第１の組及び前記第２の組の各々は、１つのマイクロレンズを共有する
   ことを特徴とする請求項６乃至８のいずれか１項に記載の光電変換装置。
10. 前記リセット行アドレス生成部は、第１のリセット行アドレス生成部と、第２のリセット行アドレス生成部とを有し、
    前記第１のリセット行アドレス生成部における前記行アドレスの更新タイミングと、前記第２のリセット行アドレス生成部における前記行アドレスの更新タイミングと、が異なっている
    ことを特徴とする請求項１乃至９のいずれか１項に記載の光電変換装置。
11. 前記複数の列の各々に複数の出力線が配されており、
    前記複数の出力線は、第１の行に配された画素の信号が出力される第１の出力線と、第２の行に配された画素の信号が出力される第２の出力線と、を含む
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の光電変換装置。
12. 請求項１乃至１１のいずれか１項に記載の光電変換装置と、
    前記光電変換装置から出力される信号を処理する信号処理部と
    を有することを特徴とする撮像システム。
13. 移動体であって、
    請求項１乃至１１のいずれか１項に記載の光電変換装置と、
    前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて前記移動体を制御する制御手段と
    を有することを特徴とする移動体。
14. 請求項１乃至１１のいずれか１項に記載の光電変換装置と、
    前記光電変換装置に対応する光学装置、
    前記光電変換装置を制御する制御装置、
    前記光電変換装置から出力された信号を処理する処理装置、
    前記光電変換装置で得られた情報に基づいて制御される機械装置、
    前記光電変換装置で得られた情報を表示する表示装置、及び、
    前記光電変換装置で得られた情報を記憶する記憶装置、の少なくともいずれかと
    を備えることを特徴とする機器。

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