JP2022046956A - 光電変換装置及び撮像システム - Google Patents
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Abstract
【課題】回路規模を増大することなく効率的に画素データの処理が可能な光電変換装置を提供する。
【解決手段】光電変換装置は、列によって規定される第1及び第2領域の各列から第1及び第2信号を出力するように構成された画素部と、第1及び第3メモリを含む第1処理回路、第2及び第4メモリを含む第2処理回路及びデータ交換回路を有する処理回路と、を有する。第1メモリは第1領域から出力される第1及び第2信号を格納し、第2メモリは第2領域から出力される第1及び第2信号を格納する。データ交換回路は、第1メモリ及び第2メモリに格納されている第1信号を第3メモリに格納し、第1メモリ及び第2メモリに格納されている第2信号を第4メモリに格納する。処理回路は、第3メモリに格納されている第1信号を第1処理回路から出力し、第4メモリに格納されている第2信号を第2処理回路から出力する。
【選択図】図6
【解決手段】光電変換装置は、列によって規定される第1及び第2領域の各列から第1及び第2信号を出力するように構成された画素部と、第1及び第3メモリを含む第1処理回路、第2及び第4メモリを含む第2処理回路及びデータ交換回路を有する処理回路と、を有する。第1メモリは第1領域から出力される第1及び第2信号を格納し、第2メモリは第2領域から出力される第1及び第2信号を格納する。データ交換回路は、第1メモリ及び第2メモリに格納されている第1信号を第3メモリに格納し、第1メモリ及び第2メモリに格納されている第2信号を第4メモリに格納する。処理回路は、第3メモリに格納されている第1信号を第1処理回路から出力し、第4メモリに格納されている第2信号を第2処理回路から出力する。
【選択図】図6
Description
本発明は、光電変換装置及び撮像システムに関する。
画素アレイが設けられた画素基板と信号処理回路が設けられた信号処理基板とを積層してなる積層型の光電変換装置において、信号処理基板に設けられる信号処理回路を複数の領域に分割して配置することがある。例えば、性能向上や製造上の便宜から、画素アレイの中央付近と重なる部分に垂直走査回路を配置することがある。このような場合、列回路部やデータ処理部は水平方向に2分割して信号処理基板に配置される。特許文献1には、信号処理回路を2分割してロジック基板に配置した固体撮像装置が記載されている。
画素アレイの各列に対応する列回路を水平方向に分割した場合、分割した領域毎に水平走査を行ってデータを出力することになる。水平方向に分割されたデータを結合する際には、例えば特許文献1に記載されているように、一方の信号処理回路のデータ処理部にデータをまとめることが考えられる。
しかしながら、信号処理回路をこのように構成した場合、分割した他方の信号処理部が使用されることはない。また、画素アレイから互いに独立した複数種類のデータを読み出してデータ処理部にて処理を行う場合、一方の信号処理回路に複数種類のデータを処理するための回路を実装する必要があり、回路規模が増大することがあった。
本発明の目的は、回路規模を増大することなく効率的に画素データを出力可能な光電変換装置及び撮像システムを提供することにある。
本発明の一観点によれば、各々が光電変換部を有する複数の画素が複数の行及び複数の列をなすように配された画素部と、前記画素部から出力される信号を処理する処理回路と、を有し、前記画素部は、列によって規定される第1領域及び第2領域を有し、前記第1領域及び前記第2領域に属する列の各々から、第1信号及び第2信号を含む複数種類の信号を出力するように構成されており、前記処理回路は、第1メモリ及び第3メモリを含む第1処理回路と、第2メモリ及び第4メモリを含む第2処理回路と、データ交換回路と、を有し、前記第1メモリは、前記第1領域から出力される各列の前記第1信号及び前記第2信号を格納するように構成され、前記第2メモリは、前記第2領域から出力される各列の前記第1信号及び前記第2信号を格納するように構成され、前記データ交換回路は、前記第1メモリに格納されている前記第1信号及び前記第2メモリに格納されている前記第1信号を読み出して前記第3メモリに格納し、前記第1メモリに格納されている前記第2信号及び前記第2メモリに格納されている前記第2信号を読み出して前記第4メモリに格納するように構成され、前記処理回路は、前記第3メモリに格納されている前記第1領域及び前記第2領域の前記第1信号を前記第1処理回路から出力し、前記第4メモリに格納されている前記第1領域及び前記第2領域の前記第2信号を前記第2処理回路から出力するように構成されている光電変換装置が提供される。
本発明によれば、回路規模を増大することなく画素データの効率的な処理を実現することができる。
[第1実施形態]
本発明の第1実施形態による撮像装置について、図1乃至図6を用いて説明する。図1は、本実施形態による撮像装置の概略構成を示すブロック図である。図2は、本実施形態による撮像装置における画素の構成例を示す回路図である。図3は、本実施形態による撮像装置を模式的に示す斜視図である。図4は、本実施形態による撮像装置における画素部と垂直走査部との接続関係を示す図である。図5は、本実施形態による撮像装置における画素部とAD変換部及び水平走査部との接続関係を示す図である。図6は、本実施形態による撮像装置における処理回路の構成例を示すブロック図である。
本発明の第1実施形態による撮像装置について、図1乃至図6を用いて説明する。図1は、本実施形態による撮像装置の概略構成を示すブロック図である。図2は、本実施形態による撮像装置における画素の構成例を示す回路図である。図3は、本実施形態による撮像装置を模式的に示す斜視図である。図4は、本実施形態による撮像装置における画素部と垂直走査部との接続関係を示す図である。図5は、本実施形態による撮像装置における画素部とAD変換部及び水平走査部との接続関係を示す図である。図6は、本実施形態による撮像装置における処理回路の構成例を示すブロック図である。
本実施形態による撮像装置10は、例えば図1に示すように、処理装置(プロセッサ)1と、制御部2と、垂直走査部3と、画素部4と、AD変換部(アナログデジタル変換部)5と、水平走査部6と、データ処理部7と、出力部8と、により構成され得る。画素部4には、垂直走査部3と、AD変換部5と、が接続されている。AD変換部5には、水平走査部6が接続されている。水平走査部6には、データ処理部7が接続されている。データ処理部7には、出力部8が接続されている。垂直走査部3、AD変換部5、水平走査部6及びデータ処理部7には、制御部2が接続されている。制御部2には、処理装置1が接続されている。
処理装置1は、例えばCPU(Central Processing Unit)であり、撮像装置10の全体の動作を制御する。処理装置1は、制御部2に対し、同期信号などの制御信号や動作モードなどの設定信号を出力する。なお、処理装置1は、撮像装置10が搭載される撮像システム内、すなわち撮像装置10の外部に設けられていてもよい。
制御部2は、処理装置1からの制御信号や設定信号を受け、垂直走査部3、AD変換部5、水平走査部6及びデータ処理部7に、これらの動作やタイミングを制御するための制御信号を出力する制御回路である。
画素部4には、各々が光電変換部を含む複数の画素Pが複数の行及び複数の列をなすように2次元状に配列されている。複数の画素Pの各々は、光電変換部に入射した光の量に応じた画素信号を出力するように構成されている。図1には、m列×n行の行列状に配列された画素Pで構成される画素部4を示すとともに、各画素の符号Pに(列番号,行番号)で表される座標を付記している。なお、本明細書では、各行の延在する方向(行方向)を水平方向、各列の延在する方向(列方向)を垂直方向と定義するものとする。また、先頭行の行番号は第1行であり、先頭列の列番号は第1列であるものとする。
垂直走査部3は、制御部2からの信号を受けて動作し、画素部4を構成する複数の画素Pを行単位で駆動する制御回路である。画素部4を構成する複数の画素Pに対して垂直走査部3が実行する動作には、読み出し走査とシャッタ走査とが含まれる。シャッタ走査とは、画素部4の一部又は全部の画素Pに対して、行単位で順次、光電変換部のリセットを行い、露光を開始する動作をいう。読み出し走査とは、画素部4の一部又は全部の行の画素Pから、行単位で順次、光電変換部に蓄積された電荷に基づく信号を出力させる動作をいう。垂直走査部3は、画素アレイの各行に配された不図示の制御線を介して行単位で画素Pに制御信号を供給する。垂直走査部3は、シフトレジスタやアドレスデコーダを用いて構成され得る。
AD変換部5は、不図示の増幅回路、アナログデジタル変換(AD変換)回路及びメモリを備え得る。AD変換部5は、画素部4の画素Pから不図示の垂直出力線を介して出力されるアナログ信号である画素信号に対して増幅処理及びAD変換処理を行い、画素信号をデジタルデータとしてメモリに保持する。
水平走査部6は、制御部2からの信号を受けて動作し、AD変換部5においてデジタルデータに変換された画素信号を、列毎に順次、データ処理部7へと転送する制御回路である。水平走査部6は、シフトレジスタやアドレスデコーダを用いて構成され得る。
データ処理部7は、水平走査部6から転送されるデジタルデータに対して所定の処理を行う機能ブロックである。データ処理部7の具体的な構成やデータ処理部7における具体的な処理については後述する。
出力部8は、データ処理部7から転送される信号をデジタル処理し、シリアルデータとして撮像装置10の外部に出力する出力回路である。出力部8は、デジタル処理部と、パラレル・シリアル変換回路と、LVDS(Low Voltage Differential Signaling)などの出力回路と、を含んで構成され得る。
なお、本明細書では、撮像装置10を構成するこれら機能ブロックのうち、制御部2、AD変換部5、水平走査部6、データ処理部7及び出力部8を包括的に処理回路と呼ぶことがある。
図2は、画素Pの構成例を示す回路図である。図2には、画素部4の第M列第N行に配された画素P(M,N)を例示しているが、他の画素Pについても同様である。なお、Mは1以上m以下の整数であり、Nは1以上n以下の整数である。
各々の画素Pは、例えば図2に示すように、光電変換部PDと、転送トランジスタM1と、リセットトランジスタM2と、増幅トランジスタM3と、選択トランジスタM4と、により構成され得る。
光電変換部PDは、例えばフォトダイオードやフォトゲートなどの光電変換素子により構成され得る。ここでは光電変換部PDがフォトダイオードにより構成されている場合を想定する。光電変換部PDを構成するフォトダイオードは、アノードが接地ノードに接続され、カソードが転送トランジスタM1のソースに接続されている。転送トランジスタM1のドレインは、リセットトランジスタM2のソース及び増幅トランジスタM3のゲートに接続されている。転送トランジスタM1のドレインと、リセットトランジスタM2のソースと、増幅トランジスタM3のゲートとの接続ノードは、いわゆる浮遊拡散部FDである。リセットトランジスタM2のドレイン及び増幅トランジスタM3のドレインは、電源電圧ノード(電圧VCC)に接続されている。増幅トランジスタM3のソースは、選択トランジスタM4のドレインに接続されている。選択トランジスタM4のソースは、垂直出力線Vline(M)に接続されている。
図2に示す画素構成の場合、画素部4の各行に配される制御線の各々は、転送ゲート信号線と、リセット信号線と、選択信号線と、を含む。例えば、第N行の転送ゲート信号線は、第N行の画素Pの転送トランジスタM1のゲートに接続され、垂直走査部3から出力される制御信号PTX(N)をこれら画素Pの転送トランジスタM1のゲートに供給する。第N行のリセット信号線は、第N行の画素PのリセットトランジスタM2のゲートに接続され、垂直走査部3から出力される制御信号PRES(N)をこれら画素PのリセットトランジスタM2のゲートに供給する。第N行の選択信号線は、第N行の画素Pの選択トランジスタM4のゲートに接続され、垂直走査部3から出力される制御信号PSEL(N)をこれら画素Pの選択トランジスタM4のゲートに供給する。同一行の画素Pに対しては、共通の制御信号が垂直走査部3から供給される。
各トランジスタがNチャネルトランジスタで構成される場合、垂直走査部3からハイレベルの制御信号が供給されると対応するトランジスタが導通状態となり、垂直走査部3からローレベルの制御信号が供給されると対応するトランジスタが非導通状態になる。ここで、ハイレベルが論理値「1」に対応し、ローレベルが論理値「0」に対応するものとする。なお、画素Pを構成する各トランジスタは、Nチャネルトランジスタにより構成され得るが、Pチャネルトランジスタにより構成されていてもよい。
光電変換部PDは、入射光をその光量に応じた量の電荷に変換(光電変換)するとともに、生じた電荷を蓄積する。転送トランジスタM1は、オン(導通状態)になることにより、光電変換部PDが保持する電荷を浮遊拡散部FDに転送する。浮遊拡散部FDは容量成分を有しており、光電変換部PDから転送された電荷を保持するとともに、その容量による電荷電圧変換によって浮遊拡散部FDを電荷の量に応じた電位に設定する。増幅トランジスタM3は、ドレインに電圧VCCが供給され、ソースに垂直出力線Vline及び選択トランジスタM4を介して不図示の電流源からバイアス電流が供給される構成となっており、ゲートを入力ノードとするソースフォロワ回路を構成する。これにより増幅トランジスタM3は、浮遊拡散部FDの電位に基づく信号を、選択トランジスタM4を介して垂直出力線Vlineに出力する。リセットトランジスタM2は、オン(導通状態)になることにより浮遊拡散部FDを電源電圧に応じた電位にリセットする。また、リセットトランジスタM2と同時に転送トランジスタM1をオン(導通状態)にすることで、光電変換部PDを電圧VCCに応じた電位にリセットすることができる。選択トランジスタM4は、増幅トランジスタM3と垂直出力線Vlineとの接続の切り替えを行う。
本実施形態による撮像装置10は、例えば図3に示すように、画素基板11と信号処理基板12とが積層されてなる積層センサとして構成され得る。画素基板11には、図1に示す各機能ブロックのうち、例えば、画素部4が配置され得る。また、信号処理基板12には、図1に示す各機能ブロックのうち、例えば、制御部2、垂直走査部3、AD変換部5、水平走査部6、データ処理部7及び出力部8が配置され得る。
垂直走査部3は、3つのブロック(垂直走査部3L,3C,3R)に分割され、信号処理基板12に配置されている。垂直走査部3Lと垂直走査部3Cとの間には処理回路13が配置され、垂直走査部3Cと垂直走査部3Rとの間には処理回路14が配置されている。処理回路13には、画素部4に配された画素Pのうち、列によって規定される第1領域に配された画素Pの信号を処理するための処理回路が設けられる。また、処理回路14には、画素部4に配された画素Pのうち、列によって規定される第2領域に配された画素Pの信号を処理するための処理回路が設けられる。ここでは、第1列から第m/2列までの範囲が第1領域であり、第m/2+1列から第m列までの範囲が第2領域であるものとする。制御部2、AD変換部5、水平走査部6、データ処理部7及び出力部8の各々は2つのブロックに分割され、処理回路13と処理回路14とに振り分けられている。処理回路13と処理回路14とは、互いに離間して配置されている。
画素部4を構成する画素アレイの各行には、図4に示すように、制御信号PRESが供給される信号線と、制御信号PTXが供給される信号線と、制御信号PSELが供給される信号線と、が設けられている。これら信号線は、対応する行に配された複数の画素Pに接続されている。例えば、第(12i+1)行に配された信号線は、画素P(1,12i+1),…,P(j,12i+1),P(j+1,12i+1),P(j+2,12i+1),…,P(m,12i+1)に接続されている。これら信号線の各々は、画素基板11と信号処理基板12との間の電気的接続部を介して、信号処理基板12に設けられた垂直走査部3に接続されている。なお、iは、行番号が1~nの範囲となる0以上の整数である。第1行から第n行には、第(12i+1)行から第(12i+12)行までと同様の12行を単位とするブロックが繰り返し配されている。
また、画素部4を構成する画素アレイの各列には、図4に示すように、所定の本数の垂直出力線Vlineが設けられている。図4では、各列に8本の垂直出力線Vlineが設けられている場合を想定している。例えば、第j列には、垂直出力線Vline1(j),Vline2(j),Vline3(j),Vline4(j),Vline5(j),Vline6(j),Vline7(j),Vline8(j)の8本の垂直出力線Vlineが設けられている。各列に設けられる垂直出力線Vlineの数は、8本に限定されるものではなく、適宜増減できる。なお、jは、列番号が1~mの範囲となる1以上の整数である。
各列の垂直出力線Vline1には、第(12i+1)行目の画素Pと、第(12i+3)行目の画素Pと、が接続されている。各列の垂直出力線Vline2には、第(12i+4)行目の画素Pと、第(12i+6)行目の画素Pと、が接続されている。各列の垂直出力線Vline3には、第(12i+7)行目の画素Pと、第(12i+9)行目の画素Pと、が接続されている。各列の垂直出力線Vline4には、第(12i+10)行目の画素Pと、第(12i+12)行目の画素Pと、が接続されている。各列の垂直出力線Vline5には、第(12i+5)行目の画素Pが接続されている。各列の垂直出力線Vline6には、第(12i+2)行目の画素Pが接続されている。各列の垂直出力線Vline7には、第(12i+11)行目の画素Pが接続されている。各列の垂直出力線Vline8には、第(12i+8)行目の画素Pが接続されている。
垂直出力線Vline1,Vline2,Vline3,Vline4には、垂直走査部3から供給される制御信号PRES,PTX,PSELに応じて、垂直方向に並ぶ複数の画素Pから読み出された画素信号を加算した画素データが読み出される。すなわち、垂直出力線Vline1には、第(12i+1)行目の画素Pの画素信号と第(12i+3)行目の画素Pの画素信号とを加算した画素データが読み出される。垂直出力線Vline2には、第(12i+4)行目の画素Pの画素信号と第(12i+6)行目の画素Pの画素信号とを加算した画素データが読み出される。垂直出力線Vline3には、第(12i+7)行目の画素Pの画素信号と第(12i+9)行目の画素Pの画素信号とを加算した画素データが読み出される。垂直出力線Vline4には、第(12i+10)行目の画素Pの画素信号と第(12i+12)行目の画素Pの画素信号とを加算した画素データが読み出される。
また、垂直出力線Vline5,Vline6,Vline7,Vline8には、垂直走査部3から供給される制御信号PRES,PTX,PSELに応じて、垂直方向に間引きされた非加算の画素データが読み出される。すなわち、垂直出力線Vline5には、第(12i+5)行目の画素Pの画素データが読み出される。垂直出力線Vline6には、第(12i+2)行目の画素Pの画素データが読み出される。垂直出力線Vline7には、第(12i+11)行目の画素Pの画素データが読み出される。垂直出力線Vline8には、第(12i+8)行目の画素Pの画素データが読み出される。
すなわち、本実施形態の撮像装置10は、垂直方向に並ぶ複数の画素Pから読み出された画素信号を加算した画素データと、垂直方向に間引きされた非加算の画素データと、の2種類の画素データを読み出し可能に構成されている。別の言い方をすると、本実施形態の撮像装置10は、画素部4の各列から、少なくとも第1信号及び第2信号を含む複数種類の信号を出力するように構成されている。ここでは、第1信号は、垂直方向に並ぶ第1の数(2個)の画素Pから読み出された画素信号を加算した画素データである。第2信号は、垂直方向に並ぶ第1の数とは異なる第2の数(1個)の画素Pから読み出された画素信号を加算した画素データである。
垂直出力線Vlineの各々は、図5に示すように、画素基板11と信号処理基板12との間の電気的接続部を介して、信号処理基板12に設けられたAD変換部5に接続されている。AD変換部5は、画素部4を構成する画素アレイの各列に対応する複数(m個)の列回路群51を有している。列回路群51の各々は、対応する列に配された垂直出力線Vlineの本数に対応する複数(図5の例では8個)の列回路52を有している。別の言い方をすると、AD変換部5は、n行m列の画素アレイに対して、m×8個の列回路52を有している。
第j列の列回路群51は、図5に示すように、列回路52(j,1),52(j,2),52(j,3),52(j,4),52(j,5),52(j,6),52(j,7),52(j,8)により構成されている。列回路52(j,1)は、垂直出力線Vline1(j)に接続されている。列回路52(j,2)は、垂直出力線Vline2(j)に接続されている。列回路52(j,3)は、垂直出力線Vline3(j)に接続されている。列回路52(j,4)は、垂直出力線Vline4(j)に接続されている。列回路52(j,5)は、垂直出力線Vline5(j)に接続されている。列回路52(j,6)は、垂直出力線Vline6(j)に接続されている。列回路52(j,7)は、垂直出力線Vline7(j)に接続されている。列回路52(j,8)は、垂直出力線Vline8(j)に接続されている。
AD変換部5は、前述のように、処理回路13と処理回路14とに分割して配置されている。本実施形態では、AD変換部5を構成するm×8個の列回路52のうち、半数は処理回路13に配置され、残りの半数は処理回路14に配置されている。そして、第1列から第(m/2)列までの各列の垂直出力線Vlineは、処理回路13に配された列回路52に接続されている。また、第(m/2+1)列から第m列までの各列の垂直出力線Vlineは、処理回路14に配された列回路52に接続されている。
水平走査部6は、画素部4を構成する画素アレイの各列に配された垂直出力線Vline及び列回路52の数に対応する複数(図5の例では8個)の水平走査回路61を有している。同じ列の列回路群51に属する列回路52は、互いに異なる水平走査回路61に接続されている。例えば、水平走査部6は、図5に示すように、水平走査回路61(1),61(2),61(3),61(4),61(5),61(6),61(7),61(8)により構成されている。第j列の列回路(j,1)は、水平走査回路61(1)に接続されている。各列の列回路(j,2)は、水平走査回路61(2)に接続されている。各列の列回路(j,3)は、水平走査回路61(3)に接続されている。各列の列回路(j,4)は、水平走査回路61(4)に接続されている。各列の列回路(j,5)は、水平走査回路61(5)に接続されている。各列の列回路(j,6)は、水平走査回路61(6)に接続されている。各列の列回路(j,7)は、水平走査回路61(7)に接続されている。各列の列回路(j,8)は、水平走査回路61(8)に接続されている。
水平走査部6は、前述のように、処理回路13と処理回路14とに分割して配置されている。処理回路13に配された水平走査回路61は、第1列から第(m/2)列までの画素Pのデジタルデータを順次水平転送し、処理回路13のデータ処理部7に出力する。処理回路14に配された水平走査回路61は、第(m/2+1)列から第m列までの画素Pのデジタルデータを順次水平転送し、処理回路14のデータ処理部7に出力する。
次に、本実施形態による撮像装置10における処理回路13及び処理回路14の構成例について、図6を用いてより詳細に説明する。
処理回路13は、AD変換部5Lと、水平走査部6Lと、データ処理部7Lと、出力部8Lと、により構成されている。また、処理回路14は、AD変換部5Rと、水平走査部6Rと、データ処理部7Rと、出力部8Rと、により構成されている。AD変換部5L,5R及び水平走査部6L,6Rは、図4及び図5を用いて説明した通りである。
データ処理部7Lは、入力データ格納部71Lと、演算データ格納部72Lと、演算データ入力部73Lと、演算部74Lと、により構成され得る。入力データ格納部71L及び演算データ格納部72Lの各々は、水平走査部6Lが有する水平走査回路61Lの数に対応する複数のメモリを有する。例えば、入力データ格納部71Lは、図6に示すように、8個のメモリ71L1、71L2,71L3,71L4,71L5,71L6,71L7,71L8を有する。また、演算データ格納部72Lは、図6に示すように、8個のメモリ72L1、72L2,72L3,72L4,72L5,72L6,72L7,72L8を有する。
同様に、データ処理部7Rは、入力データ格納部71Rと、演算データ格納部72Rと、演算データ入力部73Rと、演算部74Rと、により構成され得る。入力データ格納部71R及び演算データ格納部72Rの各々は、水平走査部6Rが有する水平走査回路61Rの数に対応する複数のメモリを有する。例えば、入力データ格納部71Rは、図6に示すように、8個のメモリ71R1、71R2,71R3,71R4,71R5,71R6,71R7,71R8を有する。また、演算データ格納部72Rは、図6に示すように、8個のメモリ72R1、72R2,72R3,72R4,72R5,72R6,72R7,72R8を有する。
水平走査部6Lの水平走査回路61(1)~61(8)は、入力データ格納部71Lのメモリ71L1~71L8にそれぞれ接続されている。水平走査部6Rの水平走査回路61(1)~61(8)は、入力データ格納部71Rのメモリ71R1~71R8にそれぞれ接続されている。
入力データ格納部71L,71Rと演算データ格納部72L,72Rとは、データ交換回路9を介して接続されている。具体的には、入力データ格納部71Lのメモリ71L1~71L4は、演算データ格納部72Lのメモリ72L1~72L4に接続されている。入力データ格納部71Lのメモリ71L5~71L8は、演算データ格納部72Rのメモリ72R1~72R4に接続されている。入力データ格納部71Rのメモリ71R1~71R4は、演算データ格納部72Lのメモリ72L5~72L8に接続されている。入力データ格納部71Rのメモリ71R5~71R8は、演算データ格納部72Rのメモリ72R5~72R8に接続されている。データ交換回路9は、例えばバスにより構成され得る。この場合、例えば画素単位でシリアル転送することによりメモリ間のデータ転送が可能である。
演算データ入力部73Lは、演算部74Lに接続されている。演算部74Lは、出力部8Lに接続されている。同様に、演算データ入力部73Rは、演算部74Rに接続されている。演算部74Rは、出力部8Rに接続されている。
次に、処理回路13,14の動作について、図6を用いて説明する。
第1列から第(m/2)列までの各列の垂直出力線Vline1から読み出された画素データは、水平走査部6Lの水平走査回路61(1)によって順次転送され、入力データ格納部71Lのメモリ71L1に格納される。このデータを、データD1Lと呼ぶものとする。
第1列から第(m/2)列までの各列の垂直出力線Vline1から読み出された画素データは、水平走査部6Lの水平走査回路61(1)によって順次転送され、入力データ格納部71Lのメモリ71L1に格納される。このデータを、データD1Lと呼ぶものとする。
第1列から第(m/2)列までの各列の垂直出力線Vline2から読み出された画素データは、水平走査部6Lの水平走査回路61(2)によって順次転送され、入力データ格納部71Lのメモリ71L2に格納される。このデータを、データD2Lと呼ぶものとする。
第1列から第(m/2)列までの各列の垂直出力線Vline3から読み出された画素データは、水平走査部6Lの水平走査回路61(3)によって順次転送され、入力データ格納部71Lのメモリ71L3に格納される。このデータを、データD3Lと呼ぶものとする。
第1列から第(m/2)列までの各列の垂直出力線Vline4から読み出された画素データは、水平走査部6Lの水平走査回路61(4)によって順次転送され、入力データ格納部71Lのメモリ71L4に格納される。このデータを、データD4Lと呼ぶものとする。
第1列から第(m/2)列までの各列の垂直出力線Vline5から読み出された画素データは、水平走査部6Lの水平走査回路61(5)によって順次転送され、入力データ格納部71Lのメモリ71L5に格納される。このデータを、データD5Lと呼ぶものとする。
第1列から第(m/2)列までの各列の垂直出力線Vline6から読み出された画素データは、水平走査部6Lの水平走査回路61(6)によって順次転送され、入力データ格納部71Lのメモリ71L6に格納される。このデータを、データD6Lと呼ぶものとする。
第1列から第(m/2)列までの各列の垂直出力線Vline7から読み出された画素データは、水平走査部6Lの水平走査回路61(7)によって順次転送され、入力データ格納部71Lのメモリ71L7に格納される。このデータを、データD7Lと呼ぶものとする。
第1列から第(m/2)列までの各列の垂直出力線Vline8から読み出された画素データは、水平走査部6Lの水平走査回路61(8)によって順次転送され、入力データ格納部71Lのメモリ71L8に格納される。このデータを、データD8Lと呼ぶものとする。
同様に、第(m/2+1)列から第m列までの各列の垂直出力線Vline1から読み出された画素データは、水平走査部6Rの水平走査回路61(1)によって順次転送され、入力データ格納部71Rのメモリ71R1に格納される。このデータを、データD1Rと呼ぶものとする。
第(m/2+1)列から第m列までの各列の垂直出力線Vline2から読み出された画素データは、水平走査部6Rの水平走査回路61(2)によって順次転送され、入力データ格納部71Rのメモリ71R2に格納される。このデータを、データD2Rと呼ぶものとする。
第(m/2+1)列から第m列までの各列の垂直出力線Vline3から読み出された画素データは、水平走査部6Rの水平走査回路61(3)によって順次転送され、入力データ格納部71Rのメモリ71R3に格納される。このデータを、データD3Rと呼ぶものとする。
第(m/2+1)列から第m列までの各列の垂直出力線Vline4から読み出された画素データは、水平走査部6Rの水平走査回路61(4)によって順次転送され、入力データ格納部71Rのメモリ71R4に格納される。このデータを、データD4Rと呼ぶものとする。
第(m/2+1)列から第m列までの各列の垂直出力線Vline5から読み出された画素データは、水平走査部6Rの水平走査回路61(5)によって順次転送され、入力データ格納部71Rのメモリ71R5に格納される。このデータを、データD5Rと呼ぶものとする。
第(m/2+1)列から第m列までの各列の垂直出力線Vline6から読み出された画素データは、水平走査部6Rの水平走査回路61(6)によって順次転送され、入力データ格納部71Rのメモリ71R6に格納される。このデータを、データD6Rと呼ぶものとする。
第(m/2+1)列から第m列までの各列の垂直出力線Vline7から読み出された画素データは、水平走査部6Rの水平走査回路61(7)によって順次転送され、入力データ格納部71Rのメモリ71R7に格納される。このデータを、データD7Rと呼ぶものとする。
第(m/2+1)列から第m列までの各列の垂直出力線Vline8から読み出された画素データは、水平走査部6Rの水平走査回路61(8)によって順次転送され、入力データ格納部71Rのメモリ71R8に格納される。このデータを、データD8Rと呼ぶものとする。
入力データ格納部71Lに格納されたデータのうち、メモリ71L1~71L4に格納されたデータD1L~D4Lは、演算データ格納部72Lのメモリ72L1~72L4にそれぞれ転送される。入力データ格納部71Lに格納されたデータのうち、メモリ71L5~71L8に格納されたデータD5L~D8Lは、演算データ格納部72Rのメモリ72R1~72R4にそれぞれ転送される。
また、入力データ格納部71Rに格納されたデータのうち、メモリ71R1~71R4に格納されたデータD1R~D4Rは、演算データ格納部72Lのメモリ72L5~72L8にそれぞれ転送される。入力データ格納部71Rに格納されたデータのうち、メモリ71R5~71R8に格納されたデータD5R~D8Rは、演算データ格納部72Rのメモリ72R5~72R8にそれぞれ転送される。
すなわち、本実施形態において、データD5L,D6L,D7L,D8Lは処理回路13から処理回路14に転送され、データD1R,D2R,D3R,D4Rは処理回路14から処理回路13に転送される。
これにより、演算データ格納部72Lには、垂直出力線Vline1,Vline2,Vline3,Vline4に対応する第1列から第m列までの画素データ(データD1L,D2L,D3L,D4L,D1R,D2R,D3R,D4R)が格納される。また、演算データ格納部72Rには、垂直出力線Vline5,Vline6,Vline7,Vline8に対応する第1列から第m列までの画素データ(データD5L,D6L,D7L,D8L,D5R,D6R,D7R,D8R)が格納される。
このようにして演算データ格納部72Lに格納される、垂直出力線Vline1,Vline2,Vline3,Vline4に対応する画素データは、垂直方向に画素加算された画素データである。一方、このようにして演算データ格納部72Rに格納される、垂直出力線Vline5,Vline6,Vline7,Vline8に対応する画素データは、垂直方向に間引きされた非加算の画素データである。つまり、演算データ格納部72Lと演算データ格納部72Rとに、互いに異なる2種類の画素読み出し方式に対応したデータを分離して格納することができる。
演算データ格納部72Lに格納されたデータは、演算データ入力部73Lによって読み出された後、演算部74Lで演算処理され、出力部8Lから出力される。同様に、演算データ格納部72Rに格納されたデータは、演算データ入力部73Rによって読み出された後、演算部74Rで演算処理され、出力部8Rから出力される。演算部74Lと演算部74Rとは互いに独立しているため、それぞれにおいて異なる演算処理を同時に行うことができる。これにより、分割された総てのデータ処理部7L,7Rを使用し、異なる2種類の画素読み出し方式に対応したデータを分離して同時に出力することができる。
このように、本実施形態によれば、回路規模を増大することなく画素データの効率的な処理を実現することができる。
[第2実施形態]
本発明の第2実施形態による撮像装置について、図7を用いて説明する。図7は、本実施形態による撮像装置における処理回路の構成例を示すブロック図である。第1実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
本発明の第2実施形態による撮像装置について、図7を用いて説明する。図7は、本実施形態による撮像装置における処理回路の構成例を示すブロック図である。第1実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
第1実施形態では、垂直加算及び非加算の2種類の画素読み出し方式に応じてデータを分割し、出力する場合を示した。本実施形態では、ベイヤ配列の画素配列をもつ撮像装置において、R/Gr行の画素データとGb/B行との画素データとを分離して出力する例を説明する。なお、R/Gr行は、赤色のカラーフィルタを有する画素(R画素)と緑色のカラーフィルタを有する画素(G画素)とが交互に配置された行である。Gb/B行は、G画素と青色のカラーフィルタを有する画素(B画素)とが交互に配置された行である。R/Gr行とGb/B行とは交互に配置されている。例えば、図1の画素配列において、画素P(1,1)はR画素であり、画素P(2,1)はG画素であり、画素P(1,2)はG画素であり、画素P(2,2)はB画素である。同じ列の隣り合う行の画素Pは、異なる色の画素である。
本実施形態による撮像装置は、データ処理部7L,7Rの構成が異なるほかは第1実施形態による撮像装置10と同様である。以下、第1実施形態による撮像装置とは異なる点を中心に、本実施形態による撮像装置について説明する。
本実施形態による撮像装置におけるデータ処理部7Lは、第1実施形態と同様、入力データ格納部71Lと、演算データ格納部72Lと、演算データ入力部73Lと、演算部74Lと、により構成されている。また、本実施形態による撮像装置におけるデータ処理部7Rは、第1実施形態と同様、入力データ格納部71Rと、演算データ格納部72Rと、演算データ入力部73Rと、演算部74Rと、により構成されている。本実施形態のデータ処理部7L,7Rが第1実施形態と異なる点は、データ交換回路9における入力データ格納部71L,71Rと演算データ格納部72L,72Rの間の接続である。
すなわち、本実施形態において、入力データ格納部71Lのメモリ71L1,71L3,71L5,71L7は、演算データ格納部72Lのメモリ72L1,72L3,72L5,72L7に接続されている。入力データ格納部71Lのメモリ71L2,71L4,71L6,71L8は、演算データ格納部72Rのメモリ72R1,72R3,72R5,72R7に接続されている。入力データ格納部71Rのメモリ71R1,71R3,71R5,71R7は、演算データ格納部72Lのメモリ72L2,72L4,72L6,72L8に接続されている。入力データ格納部71Rのメモリ71R2,71R4,71R6,71R8は、演算データ格納部72Rのメモリ72R2,72R4,72R6,72R8に接続されている。
これにより、入力データ格納部71Lのメモリ71L1,71L3,71L5,71L7に格納されたデータD1L,D3L,D5L,D7Lは、演算データ格納部72Lのメモリ72L1,72L3,72L5,72L7にそれぞれ転送される。入力データ格納部71Lのメモリ71L2,71L4,71L6,71L8に格納されたデータD2L,D4L,D6L,D8Lは、演算データ格納部72Rのメモリ72R1,72R3,72R5,72R7にそれぞれ転送される。
また、入力データ格納部71Rのメモリ71R1,71R3,71R5,71R7に格納されたデータD1R,D3R,D5R,D7Rは、演算データ格納部72Lのメモリ72L2,72L4,72L6,72L8にそれぞれ転送される。入力データ格納部71Rのメモリ71R2,71R4,71R6,71R8に格納されたデータD2R,D4R,D6R,D8Rは、演算データ格納部72Rのメモリ72R2,72R4,72R6,72R8にそれぞれ転送される。
すなわち、本実施形態において、データD2L,D4L,D6L,D8Lは処理回路13から処理回路14に転送され、データD1R,D3R,D5R,D7Rは処理回路14から処理回路13に転送される。
これにより、演算データ格納部72Lには、垂直出力線Vline1,Vline3,Vline5,Vline7に対応する第1列から第m列までの画素データ(データD1L,D3L,D5L,D7L,D1R,D3R,D5R,D7R)が格納される。また、演算データ格納部72Rには、垂直出力線Vline2,Vline4,Vline6,Vline8に対応する第1列から第m列までの画素データ(データD2L,D4L,D6L,D8L,D2R,D4R,D6R,D8R)が格納される。
図4の画素配列において、R/Gr行は、例えば、(12i+1)行、(12i+3)行、(12i+5)行、(12i+7)行、(12i+9)行、(12i+11)行である。また、Gb/B行は、例えば、(12i+2)行、(12i+4)行、(12i+6)行、(12i+8)行、(12i+10)行、(12i+12)行である。したがって、垂直出力線Vline1,Vline3,Vline5,Vline7に出力されるデータはR/Gr行のデータであり、垂直出力線Vline2,Vline4,Vline6,Vline8に出力されるデータはGb/B行のデータである。
このようにしてデータ処理部7を構成することにより、演算データ格納部72LにはR/Gr行のデータを格納し、演算データ格納部72RにはGb/B行のデータを格納することができる。これにより、R/Gr行のデータとGb/B行のデータとを分離して同時に出力することができる。
演算データ格納部72Lに格納されたデータは、演算データ入力部73Lによって読み出された後、演算部74Lで演算処理され、出力部8Lから出力される。同様に、演算データ格納部72Rに格納されたデータは、演算データ入力部73Rによって読み出された後、演算部74Rで演算処理され、出力部8Rから出力される。演算部74Lと演算部74Rとは互いに独立しているため、それぞれにおいて異なる演算処理を同時に行うことができる。これにより、分割された総てのデータ処理部7L,7Rを使用し、異なる2種類の画素読み出し方式に対応したデータを分離して同時に出力することができる。
このように、本実施形態によれば、回路規模を増大することなく画素データの効率的な処理を実現することができる。
[第3実施形態]
本発明の第3実施形態による撮像装置について、図8乃至図11を用いて説明する。図8は、本実施形態による撮像装置における画素の構成例を示す回路図である。図9は、本実施形態による撮像装置における画素の上面模式図である。図10は、本実施形態による撮像装置における画素部と垂直走査部、AD変換部及び水平走査部の接続関係を示す図である。図11は、本実施形態による撮像装置における処理回路の構成例を示すブロック図である。第1及び第2実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
本発明の第3実施形態による撮像装置について、図8乃至図11を用いて説明する。図8は、本実施形態による撮像装置における画素の構成例を示す回路図である。図9は、本実施形態による撮像装置における画素の上面模式図である。図10は、本実施形態による撮像装置における画素部と垂直走査部、AD変換部及び水平走査部の接続関係を示す図である。図11は、本実施形態による撮像装置における処理回路の構成例を示すブロック図である。第1及び第2実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
本実施形態では、像面位相差AF機能を備えた撮像装置において、画像生成用データと焦点検出用データとを分離して同時に出力する例を示す。
本実施形態による撮像装置10は、画素Pの回路構成が異なっていることを除き、概略構成は第1実施形態による撮像装置と同様である。以下、第1実施形態による撮像装置とは異なる点を中心に、本実施形態による撮像装置について説明する。
本実施形態による撮像装置10における画素Pの各々は、図8に示すように、光電変換部PDA,PDBと、転送トランジスタM1A,M1Bと、リセットトランジスタM2と、増幅トランジスタM3と、選択トランジスタM4と、により構成され得る。
光電変換部PDA,PDBは、例えばフォトダイオードやフォトゲートなどの光電変換素子により構成されうる。ここでは光電変換部PDA,PDBがフォトダイオードにより構成されている場合を想定する。光電変換部PDAを構成するフォトダイオードは、アノードが接地ノードに接続され、カソードが転送トランジスタM1Aのソースに接続されている。光電変換部PDBを構成するフォトダイオードは、アノードが接地ノードに接続され、カソードが転送トランジスタM1Bのソースに接続されている。転送トランジスタM1Aのドレイン及び転送トランジスタM1Bのドレインは、リセットトランジスタM2のソース及び増幅トランジスタM3のゲートに接続されている。転送トランジスタM1Aのドレインと、転送トランジスタM1Bのドレインと、リセットトランジスタM2のソースと、増幅トランジスタM3のゲートとの接続ノードは、浮遊拡散部FDである。リセットトランジスタM2のドレイン及び増幅トランジスタM3のドレインは、電源電圧ノード(電圧VCC)に接続されている。増幅トランジスタM3のソースは、選択トランジスタM4のドレインに接続されている。選択トランジスタM4のソースは、垂直出力線Vlineに接続されている。
図8に示す画素構成の場合、画素部4の各行に配される制御線の各々は、転送トランジスタM1Aのゲートに接続された転送ゲート信号線と、転送トランジスタM1Bのゲートに接続された転送ゲート信号線と、を含む。また、各行の制御線は、リセットトランジスタM2のゲートに接続されたリセット信号線と、選択トランジスタM4のゲートに接続された選択信号線と、を更に含む。
第N行に配された画素Pには、垂直走査部3から、制御信号PTXA(N),PTXB(N),PRES(N),PSEL(N)が供給される。制御信号PTXA(N)は、第N行の画素Pの転送トランジスタM1Aのゲートに供給される制御信号である。制御信号PTXB(N)は、第N行の画素Pの転送トランジスタM1Bのゲートに供給される制御信号である。制御信号PRES(N)は、第N行の画素PのリセットトランジスタM2のゲートに供給される制御信号である。制御信号PSEL(N)は、第N行の画素Pの選択トランジスタM4のゲートに供給される制御信号である。同一行の画素Pに対しては、共通の制御信号が垂直走査部3から供給される。
各トランジスタがN型トランジスタで構成される場合、垂直走査部3からハイレベルの制御信号が供給されると対応するトランジスタが導通状態オンとなり、垂直走査部3からローレベルの制御信号が供給されると対応するトランジスタが非導通状態となる。ここで、ハイレベルが論理値「1」に対応し、ローレベルが論理値「0」に対応するものとする。なお、画素Pを構成する各トランジスタは、Nチャネルトランジスタにより構成され得るが、Pチャネルトランジスタにより構成されていてもよい。
光電変換部PDA,PDBは、入射光をその光量に応じた量の電荷に変換(光電変換)するとともに、生じた電荷を蓄積する。転送トランジスタM1Aは、オン(導通状態)になることにより光電変換部PDAが保持する電荷を浮遊拡散部FDに転送する。転送トランジスタM1Bは、オン(導通状態)になることにより光電変換部PDBが保持する電荷を浮遊拡散部FDに転送する。浮遊拡散部FDは容量成分を有しており、光電変換部PDA,PDBから転送された電荷を保持するとともに、その容量による電荷電圧変換によって浮遊拡散部FDの電位を電荷の量に応じた電位に設定する。増幅トランジスタM3は、ドレインに電源電圧VCCが供給され、ソースに垂直出力線Vline及び選択トランジスタM4を介して不図示の電流源からバイアス電流が供給される構成となっており、ゲートを入力ノードとするソースフォロワ回路を構成する。これにより増幅トランジスタM3は、浮遊拡散部FDの電位に基づく信号を、選択トランジスタM4を介して垂直出力線Vlineに出力する。リセットトランジスタM2は、オン(導通状態)になることにより浮遊拡散部FDを電源電圧に応じた電位にリセットする。また、リセットトランジスタM2と同時に転送トランジスタM1A,M1Bをオン(導通状態)にすることで、光電変換部PDA,PDBを電源電圧に応じた電位にリセットすることができる。選択トランジスタM4は、増幅トランジスタM3と垂直出力線Vlineとの接続の切り替えを行う。
また、1つの画素Pを構成する光電変換部PDAと光電変換部PDBとは、例えば図9に示すように、1つのマイクロレンズMLを共有している。別の言い方をすると、光電変換部PDAと光電変換部PDBとは、撮像光学系に入射した光のうち互いに異なる瞳領域を通過した光を受光するように構成されている。このように構成することで、光電変換部PDAで生成された電荷に基づく信号と、光電変換部PDBで生成された電荷に基づく信号とを、焦点検出用の信号として利用することができる。
本実施形態の画素Pでは、光電変換部PDAの電荷と光電変換部PDBの電荷とを個別に転送する。最初に、光電変換部PDAの電荷を転送トランジスタM1Aによって浮遊拡散部FDに転送し、画素Pから出力された信号をAD変換部5でAD変換する。次いで、光電変換部PDBの電荷を転送トランジスタM1Bによって浮遊拡散部FDに転送し、画素Pから出力された信号をAD変換部5でAD変換する。つまり、本実施形態の撮像装置におけるデータ読み出しは、1回の露光に対して2種類のデータを得る構成である。
画素部4を構成する画素アレイの各行には、図10に示すように、制御信号PRESが供給される信号線と、制御信号PTXAが供給される信号線と、制御信号PTXBが供給される信号線と、制御信号PSELが供給される信号線と、が設けられている。これら信号線は、対応する行に配された複数の画素Pに接続されている。例えば、第i行に配された信号線は、画素P(1,i),…,P(j,i),P(j+1,i),…,P(m,i)に接続されている。これら信号線の各々は、画素基板11と信号処理基板12との間の電気的接続部を介して、信号処理基板12に設けられた垂直走査部3に接続されている。
また、画素部4を構成する画素アレイの各列には、図10に示すように、1本の垂直出力線Vlineが設けられている。例えば、第j列には、垂直出力線Vline(j)が設けられている。垂直出力線Vline(j)には、第j列に配された総ての画素Pが接続されている。各列の垂直出力線Vlineには、垂直走査部3から供給される制御信号PRES,PTXA,PTXB,PSELに応じて、対応する列の画素Pから画素データが読み出される。垂直出力線Vlineの各々は、画素基板11と信号処理基板12との間の電気的接続部を介して、信号処理基板12に設けられたAD変換部5に接続されている。
AD変換部5は、画素部4を構成するn行m列の画素アレイの各列に対応する複数(m個)の列回路52を有している。各列の垂直出力線Vlineは、対応する列の列回路52に接続されている。例えば、第j列の垂直出力線Vline(j)は、第j列に対応する列回路52(j)に接続されている。水平走査部6は、水平走査回路61を有している。各列の列回路52は、水平走査回路61に接続されている。水平走査回路61は、データ処理部7に接続されている。
AD変換部5、水平走査部6、データ処理部7及び出力部8の各々は、前述のように、処理回路13と処理回路14とに分割して配置されている。AD変換部5を構成するm×8個の列回路52のうち、半数は処理回路13に配置され、残りの半数は処理回路14に配置されている。そして、第1列から第(m/2)列までの各列の垂直出力線Vlineは、処理回路13に配された列回路52に接続されている。また、第(m/2+1)列から第m列までの各列の垂直出力線Vlineは、処理回路14に配された列回路52に接続されている。処理回路13に配された水平走査回路61は、第1列から第(m/2)列までの画素Pのデジタルデータを順次水平転送し、処理回路13のデータ処理部7に出力する。処理回路14に配された水平走査回路61は、第(m/2+1)列から第m列までの画素Pのデジタルデータを順次水平転送し、処理回路14のデータ処理部7に出力する。
本実施形態においては、1つの画素Pの1回の露光に対して2種類のデータを取得する。画素Pの読み出し動作では、最初に、光電変換部PDAの電荷を転送トランジスタM1Aによって浮遊拡散部FDに転送し、画素Pから出力された信号をAD変換部5でAD変換する。このように生成されたデジタルデータを、データAと呼ぶものとする。次いで、光電変換部PDBの電荷を転送トランジスタM1Bによって浮遊拡散部FDに転送し、画素Pから出力された信号をAD変換部5でAD変換する。このように生成されたデジタルデータを、データBと呼ぶものとする。データAは、所定の露光期間の間に光電変換部PDAで生じた電荷の量に応じた信号であり得る。データBは、所定の露光期間の間に光電変換部PDA及び光電変換部PDBで生じた電荷の量に応じた信号であり得る。
次に、本実施形態による撮像装置における処理回路13及び処理回路14の構成例について、図11を用いてより詳細に説明する。
処理回路13は、AD変換部5Lと、水平走査部6Lと、データ処理部7Lと、出力部8Lと、により構成されている。また、処理回路14は、AD変換部5Rと、水平走査部6Rと、データ処理部7Rと、出力部8Rと、により構成されている。AD変換部5L,5R及び水平走査部6L,6Rは、図10を用いて説明した通りである。
データ処理部7Lは、入力データ格納部71Lと、演算データ格納部72Lと、演算データ入力部73Lと、演算部74Lと、により構成され得る。入力データ格納部71L及び演算データ格納部72Lの各々は、画素Pが出力するデータの種類(ここでは2種類)に応じた数のメモリを有する。例えば、入力データ格納部71Lは、2個のメモリ71L1,71L2を有する。また、演算データ格納部72Lは、2個のメモリ72L1,72L2を有する。
同様に、データ処理部7Rは、入力データ格納部71Rと、演算データ格納部72Rと、演算データ入力部73Rと、演算部74Rと、により構成され得る。入力データ格納部71R及び演算データ格納部72Rの各々は、画素Pが出力するデータの種類(ここでは2種類)に応じた数のメモリを有する。例えば、入力データ格納部71Rは、2個のメモリ71R1,71R2を有する。また、演算データ格納部72Rは、2個のメモリ72R1,72R2を有する。
水平走査部6Lの水平走査回路61は、入力データ格納部71Lのメモリ71L1及びメモリ71L2に接続されている。水平走査部6Rの水平走査回路61は、入力データ格納部71Rのメモリ71R1及びメモリ71R2に接続されている。
入力データ格納部71Lのメモリ71L1は、演算データ格納部72Lのメモリ72L1に接続されている。入力データ格納部71Lのメモリ71L2は、演算データ格納部72Rのメモリ72R1に接続されている。入力データ格納部71Rのメモリ71R1は、演算データ格納部72Lのメモリ72L2に接続されている。入力データ格納部71Rのメモリ71R2は、演算データ格納部72Rのメモリ72R2に接続されている。
演算データ入力部73Lは、演算部74Lに接続されている。演算部74Lは、出力部8Lに接続されている。同様に、演算データ入力部73Rは、演算部74Rに接続されている。演算部74Rは、出力部8Rに接続されている。
次に、処理回路13,14の動作について、図11を用いて説明する。
第1列から第(m/2)列までの各列の垂直出力線Vlineから読み出されたデータAは、水平走査部6Lの水平走査回路61によって順次転送され、入力データ格納部71Lのメモリ71L1に格納される。このデータを、データALと呼ぶものとする。
第1列から第(m/2)列までの各列の垂直出力線Vlineから読み出されたデータAは、水平走査部6Lの水平走査回路61によって順次転送され、入力データ格納部71Lのメモリ71L1に格納される。このデータを、データALと呼ぶものとする。
第1列から第(m/2)列までの各列の垂直出力線Vlineから読み出されたデータBは、水平走査部6Lの水平走査回路61によって順次転送され、入力データ格納部71Lのメモリ71L2に格納される。このデータを、データBLと呼ぶものとする。
同様に、第(m/2+1)列から第m列までの各列の垂直出力線Vlineから読み出されたデータAは、水平走査部6Rの水平走査回路61によって順次転送され、入力データ格納部71Rのメモリ71R1に格納される。このデータを、データARと呼ぶものとする。
第(m/2+1)列から第m列までの各列の垂直出力線Vlineから読み出されたデータBは、水平走査部6Rの水平走査回路61によって順次転送され、入力データ格納部71Rのメモリ71R2に格納される。このデータを、データBRと呼ぶものとする。
入力データ格納部71Lに格納されたデータのうち、メモリ71L1に格納されたデータALは、演算データ格納部72Lのメモリ72L1に転送される。入力データ格納部71Lに格納されたデータのうち、メモリ71L2に格納されたデータBLは、演算データ格納部72Rのメモリ72R1に転送される。
また、入力データ格納部71Rに格納されたデータのうち、メモリ71R1に格納されたデータARは、演算データ格納部72Lのメモリ72L2に転送される。入力データ格納部71Rに格納されたデータのうち、メモリ71R2に格納されたデータBRは、演算データ格納部72Rのメモリ72R2に転送される。
すなわち、本実施形態において、データBLは処理回路13から処理回路14に転送され、データARは処理回路14から処理回路13に転送される。
これにより、演算データ格納部72Lには、第1列から第m列までの画素Pから読み出されたデータA(データAL,AR)が格納されることになる。また、演算データ格納部72Rには、第1列から第m列までの画素Pから読み出されたデータB(データBL,BR)が格納されることになる。
このようにして演算データ格納部72Lに格納される画素データは、各列の画素Pから出力されたデータA(データAL,AR)である。一方、このようにして演算データ格納部72Rに格納される画素データは、各列の画素Pから出力されたデータB(データBL,BR)である。つまり、演算データ格納部72Lと演算データ格納部72Rとに、互いに異なる2種類の画素データを分離して格納することができる。
演算データ格納部72Lに格納されたデータは、演算データ入力部73Lによって読み出された後、演算部74Lで演算処理され、出力部8Lから出力される。同様に、演算データ格納部72Rに格納されたデータは、演算データ入力部73Rによって読み出された後、演算部74Rで演算処理され、出力部8Rから出力される。演算部74Lと演算部74Rとは互いに独立しているため、それぞれにおいて異なる演算処理を同時に行うことができる。これにより、異なる2種類の画素読み出し方式に対応したデータを分離して同時に出力することができる。
このようにして出力部8Lから出力されるデータBは、画像生成用データとして利用可能である。また、このようにして出力部8L,8Rから出力されるデータA及びデータBは、焦点検出用データとして利用可能である。
このように、本実施形態によれば、回路規模を増大することなく画素データの効率的な処理を実現することができる。
[第4実施形態]
本発明の第4実施形態による撮像装置について、図12乃至図14を用いて説明する。第1乃至第3実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
本発明の第4実施形態による撮像装置について、図12乃至図14を用いて説明する。第1乃至第3実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
本実施形態では、信号処理基板12上における各機能ブロックのレイアウト例を示す。図12乃至図14は、本実施形態による撮像装置の信号処理基板上における各機能ブロックのレイアウト例を示す平面図である。本実施形態において説明するレイアウト例は、第1乃至第3実施形態のいずれにも適用可能である。
図12は、処理回路13内に制御部2L、AD変換部5L、水平走査部6L、データ処理部7L及び出力部8Lを配置し、処理回路14内に制御部2R、AD変換部5R、水平走査部6R、データ処理部7R及び出力部8Rを配置した例である。制御部2L、AD変換部5L、水平走査部6L、データ処理部7L及び出力部8Lは、垂直走査部3Cと垂直走査部3Lとの間に、垂直方向に沿ってこの順番で配置されている。同様に、制御部2R、AD変換部5R、水平走査部6R、データ処理部7R及び出力部8Rは、垂直走査部3Cと垂直走査部3Rとの間に、列方向に沿ってこの順番で配置されている。
このレイアウトにおいて、データ処理部7Lに格納されたデータ及びデータ処理部7Rに格納されたデータは、図12に矢印で示すように、水平方向に転送が可能である。また、出力部8L,8Rから出力されるデータは、信号処理基板12の水平方向に沿った1つの辺の側から出力することができる。
図13は、処理回路13及び処理回路14の各々に、制御部2L又は2R及びデータ処理部7L又は7Rを1つずつ、AD変換部5L又は5R、水平走査部6L又は6R及び出力部8L又は8Rを2つずつ配置した例である。AD変換部5Lと、水平走査部6Lと、制御部2L、データ処理部7L及び出力部8Lと、水平走査部6Lと、AD変換部5Lとは、垂直走査部3Cと垂直走査部3Lとの間に、垂直方向に沿ってこの順番で配置されている。また、出力部8Lと、制御部2L及びデータ処理部7Lと、出力部8Lとは、水平方向に沿ってこの順番で配置されている。同様に、AD変換部5Rと、水平走査部6Rと、制御部2R、データ処理部7R及び出力部8Rと、水平走査部6Rと、AD変換部5Rとは、垂直走査部3Cと垂直走査部3Rとの間に、垂直方向に沿ってこの順番で配置されている。また、出力部8Rと、制御部2R及びデータ処理部7Rと、出力部8Rとは、水平方向に沿ってこの順番で配置されている。
このレイアウトは、処理回路13及び処理回路14の各々において、2つのAD変換部5を物理的に離れた2箇所に配置し、AD変換したデータを各領域の中央部に配置されたデータ処理部7に集めるものである。また、データ処理部7Lに格納されたデータ及びデータ処理部7Rに格納されたデータは、図13に矢印で示すように、水平方向に転送が可能である。また、出力部8L,8Rから出力されるデータは、信号処理基板12の垂直方向に沿った2つの辺の側から出力することができる。
図14は、処理回路13及び処理回路14の各々に、制御部2L又は2Rを1つ、AD変換部5L又は5R、水平走査部6L又は6R、データ処理部7L又は7R及び出力部8L又は8Rを2つずつ配置した例である。出力部8L、データ処理部7L、水平走査部6L、AD変換部5L、制御部2L、AD変換部5L、水平走査部6L、データ処理部7L及び出力部8Lは、垂直走査部3Cと垂直走査部3Lとの間に、垂直方向に沿ってこの順番で配置されている。同様に、出力部8R、データ処理部7R、水平走査部6R、AD変換部5R、制御部2R、AD変換部5R、水平走査部6R、データ処理部7R及び出力部8Rは、垂直走査部3Cと垂直走査部3Rとの間に、垂直方向に沿ってこの順番で配置されている。
このレイアウトにおいて、データ処理部7Lに格納されたデータ及びデータ処理部7Rに格納されたデータは、図14に矢印で示すように、水平方向に転送が可能である。また、出力部8L,8Rから出力されるデータは、信号処理基板12の水平方向に沿った2つの辺の側から出力することができる。
[第5実施形態]
本発明の第5実施形態による撮像システムについて、図15を用いて説明する。図15は、本実施形態による撮像システムの概略構成を示すブロック図である。
本発明の第5実施形態による撮像システムについて、図15を用いて説明する。図15は、本実施形態による撮像システムの概略構成を示すブロック図である。
上記第1乃至第4実施形態で述べた撮像装置10は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図15には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。
図15に例示した撮像システム200は、撮像装置201、被写体の光学像を撮像装置201に結像させるレンズ202、レンズ202を通過する光量を可変にするための絞り204、レンズ202の保護のためのバリア206を有する。レンズ202及び絞り204は、撮像装置201に光を集光する光学系である。撮像装置201は、第1乃至第4実施形態のいずれかで説明した撮像装置10であって、レンズ202により結像された光学像を画像データに変換する。
撮像システム200は、また、撮像装置201より出力される出力信号の処理を行う信号処理部208を有する。信号処理部208は、撮像装置201が出力するデジタル信号から画像データの生成を行う。また、信号処理部208は必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。撮像装置201は、信号処理部208で処理されるデジタル信号を生成するAD変換部を備えうる。AD変換部は、撮像装置201の光電変換部が形成された半導体層(半導体基板)に形成されていてもよいし、撮像装置201の光電変換部が形成された半導体層とは別の半導体基板に形成されていてもよい。また、信号処理部208が撮像装置201と同一の半導体基板に形成されていてもよい。
撮像システム200は、更に、画像データを一時的に記憶するためのメモリ部210、外部コンピュータ等と通信するための外部インターフェース部(外部I/F部)212を有する。更に撮像システム200は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体214、記録媒体214に記録又は読み出しを行うための記録媒体制御インターフェース部(記録媒体制御I/F部)216を有する。なお、記録媒体214は、撮像システム200に内蔵されていてもよく、着脱可能であってもよい。
更に撮像システム200は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部218、撮像装置201と信号処理部208に各種タイミング信号を出力するタイミング発生部220を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム200は少なくとも撮像装置201と、撮像装置201から出力された出力信号を処理する信号処理部208とを有すればよい。
撮像装置201は、撮像信号を信号処理部208に出力する。信号処理部208は、撮像装置201から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部208は、撮像信号を用いて、画像を生成する。
このように、本実施形態によれば、第1乃至第4実施形態による撮像装置10を適用した撮像システムを実現することができる。
[第6実施形態]
本発明の第6実施形態による撮像システム及び移動体について、図16を用いて説明する。図16は、本実施形態による撮像システム及び移動体の構成を示す図である。
本発明の第6実施形態による撮像システム及び移動体について、図16を用いて説明する。図16は、本実施形態による撮像システム及び移動体の構成を示す図である。
図16(a)は、車載カメラに関する撮像システムの一例を示したものである。撮像システム300は、撮像装置310を有する。撮像装置310は、上記第1乃至第4実施形態のいずれかに記載の撮像装置10である。撮像システム300は、撮像装置310により取得された複数の画像データに対し、画像処理を行う画像処理部312と、撮像システム300により取得された複数の画像データから視差(視差画像の位相差)の算出を行う視差取得部314を有する。また、撮像システム300は、算出された視差に基づいて対象物までの距離を算出する距離取得部316と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部318と、を有する。ここで、視差取得部314や距離取得部316は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部318はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、FPGA(Field Programmable Gate Array)やASIC(Application Specific Integrated circuit)等によって実現されてもよいし、これらの組合せによって実現されてもよい。
撮像システム300は車両情報取得装置320と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム300は、衝突判定部318での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ECU330が接続されている。また、撮像システム300は、衝突判定部318での判定結果に基づいて、ドライバーへ警報を発する警報装置340とも接続されている。例えば、衝突判定部318の判定結果として衝突可能性が高い場合、制御ECU330はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置340は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
本実施形態では、車両の周囲、例えば前方又は後方を撮像システム300で撮像する。図16(b)に、車両前方(撮像範囲350)を撮像する場合の撮像システムを示した。車両情報取得装置320が、撮像システム300ないしは撮像装置310に指示を送る。このような構成により、測距の精度をより向上させることができる。
上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体(移動装置)に適用することができる。加えて、移動体に限らず、高度道路交通システム(ITS)等、広く物体認識を利用する機器に適用することができる。
[変形実施形態]
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
また、上記実施形態では画素基板と信号処理基板とを積層してなる積層型の撮像装置への適用例を説明したが、本発明は、必ずしも積層型の撮像装置に限定されるものではなく、信号処理回路が複数の領域に分割された撮像装置に広く適用可能である。
また、上記実施形態では、対応する列を異にする2つの領域に信号処理回路を分割し、これら領域間でデータを交換する例を示したが、信号処理回路を分割する態様はこれに限定されるものではない。例えば、対応する列を異にする3つの以上の領域に信号処理回路を分割し、これら領域間でデータを交換するように構成してもよい。また、水平方向の分割に加え、対応する行を異にする2つ以上の領域に信号処理回路を分割してもよい。
また、上記第1乃至第4実施形態では、画像の取得を目的とした装置、すなわち撮像装置を例示したが、本発明の適用例は必ずしも撮像装置に限定されるものではない。例えば、上記第6実施形態で説明したような測距を主たる目的とする装置に適用する場合にあっては、必ずしも画像を出力する必要はない。このような場合、当該装置は、光情報を所定の電気信号に変換する光電変換装置と言うことができる。撮像装置は、光電変換装置の1つである。
また、上記第5及び第6実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図15及び図16に示した構成に限定されるものではない。
本発明は、上述の実施形態の1以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける1つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。また、1以上の機能を実現する回路(例えば、ASIC)によっても実現可能である。
なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
1…処理装置
2…制御部
3,3L,3C,3R…垂直走査部
4…画素部
5,5L,5R…AD変換部
6,6L,6R…水平走査部
7,7L,7R…データ処理部
8,8L,8R…出力部
10…撮像装置
11…画素基板
12…信号処理基板
13,14…処理回路
2…制御部
3,3L,3C,3R…垂直走査部
4…画素部
5,5L,5R…AD変換部
6,6L,6R…水平走査部
7,7L,7R…データ処理部
8,8L,8R…出力部
10…撮像装置
11…画素基板
12…信号処理基板
13,14…処理回路
Claims (14)
- 各々が光電変換部を有する複数の画素が複数の行及び複数の列をなすように配された画素部と、
前記画素部から出力される信号を処理する処理回路と、を有し、
前記画素部は、列によって規定される第1領域及び第2領域を有し、前記第1領域及び前記第2領域に属する列の各々から、第1信号及び第2信号を含む複数種類の信号を出力するように構成されており、
前記処理回路は、第1メモリ及び第3メモリを含む第1処理回路と、第2メモリ及び第4メモリを含む第2処理回路と、データ交換回路と、を有し、
前記第1メモリは、前記第1領域から出力される各列の前記第1信号及び前記第2信号を格納するように構成され、
前記第2メモリは、前記第2領域から出力される各列の前記第1信号及び前記第2信号を格納するように構成され、
前記データ交換回路は、前記第1メモリに格納されている前記第1信号及び前記第2メモリに格納されている前記第1信号を読み出して前記第3メモリに格納し、前記第1メモリに格納されている前記第2信号及び前記第2メモリに格納されている前記第2信号を読み出して前記第4メモリに格納するように構成され、
前記処理回路は、前記第3メモリに格納されている前記第1領域及び前記第2領域の前記第1信号を前記第1処理回路から出力し、前記第4メモリに格納されている前記第1領域及び前記第2領域の前記第2信号を前記第2処理回路から出力するように構成されている
ことを特徴とする光電変換装置。 - 前記処理回路は、前記第3メモリに格納されている前記第1領域及び前記第2領域の前記第1信号と、前記第4メモリに格納されている前記第1領域及び前記第2領域の前記第2信号と、を同時に出力するように構成されている
ことを特徴とする請求項1記載の光電変換装置。 - 前記第1信号は、第1の数の画素の信号を加算した信号であり、
前記第2信号は、前記第1の数とは異なる第2の数の画素の信号を加算した信号である
ことを特徴とする請求項1又は2記載の光電変換装置。 - 前記画素部の各列に、第1出力線及び第2出力線を含む複数の出力線が配されており、前記第1出力線に前記第1信号が出力され、前記第2出力線に前記第2信号が出力されるように構成されている
ことを特徴とする請求項3記載の光電変換装置。 - 前記第1信号は、第1の行に属する画素から出力された信号であり、
前記第2信号は、前記第1の行とは異なる第2の行に属する画素から出力された信号である
ことを特徴とする請求項1又は2記載の光電変換装置。 - 前記第1の行と前記第2の行とは隣り合う行である
ことを特徴とする請求項5記載の光電変換装置。 - 前記第1信号は、第1の色の画素から出力された信号であり、
前記第2信号は、前記第1の色とは異なる第2の色の画素から出力された信号である
ことを特徴とする請求項5又は6記載の光電変換装置。 - 前記複数の画素の各々は、第1光電変換部及び第2光電変換部を有し、
前記第1信号は、前記第1光電変換部で生じた電荷に基づく焦点検出用の信号であり、
前記第2信号は、前記第1光電変換部及び前記第2光電変換部で生じた電荷に基づく画像生成用の信号である
ことを特徴とする請求項1又は2記載の光電変換装置。 - 前記処理回路は、アナログデジタル変換部を更に有し、
前記第1信号及び前記第2信号は、前記アナログデジタル変換部においてアナログ信号から変換されたデジタル信号である
ことを特徴とする請求項1乃至8のいずれか1項に記載の光電変換装置。 - 前記第1処理回路と前記第2処理回路とは離間して配置されている
ことを特徴とする請求項1乃至9のいずれか1項に記載の光電変換装置。 - 前記第1処理回路と前記第2処理回路との間に、前記複数の画素を行単位で駆動する垂直走査部が配されている
ことを特徴とする請求項1乃至10のいずれか1項に記載の光電変換装置。 - 前記画素部が設けられた画素基板と前記処理回路が設けられた信号処理基板とが積層されてなる
ことを特徴とする請求項1乃至11のいずれか1項に記載の光電変換装置。 - 請求項1乃至12のいずれか1項に記載の光電変換装置と、
前記撮像装置から出力される信号を処理する信号処理部と
を有することを特徴とする撮像システム。 - 移動体であって、
請求項8記載の光電変換装置と、
前記第1信号及び前記第2信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と
を有することを特徴とする移動体。
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