JP7242262B2 - 光電変換装置及び撮像システム - Google Patents

Description

本発明は、光電変換装置及び撮像システムに関する。

ＣＭＯＳイメージセンサ等の固体撮像装置において、撮像条件の異なる２つの画像信号を合成することにより、高ダイナミックレンジの画像信号を生成する技術が提案されている。特許文献１には、撮像条件の異なる２つの画像信号を取得する目的のもと、画素ブロック毎に異なる露光時間を設定しうる固体撮像装置が記載されている。また、特許文献１には、露光期間以外の期間に光電変換部をリセット状態に保持することで、露光期間以外の期間に光電変換部で生じた電荷が隣接画素に漏れ出すことを防止し、ブルーミングによる画質劣化を抑制することが記載されている。

特開２０１２－１５１８４７号公報

固体撮像装置においては、蓄積電荷の読み出しとノイズの読み出しとを行い、蓄積電荷に基づく信号からノイズ信号を差し引くことにより、蓄積電荷に基づく信号に重畳するノイズ成分を除去することが広く行われている。しかしながら、蓄積電荷の読み出し時とノイズの読み出し時とにおいて画素回路の転送ゲートの状態が異なると、蓄積電荷に重畳するノイズ量と読み出されるノイズ量とのずれが大きくなる。その結果、蓄積電荷に基づく信号からノイズ成分を適切に除去することができず、画質が低下することがあった。

本発明の目的は、画素ブロック毎に異なる露光時間を設定可能な光電変換装置であって、蓄積電荷に基づく信号からノイズ成分を適切に除去しうる光電変換装置及び撮像システムを提供することにある。

本発明の一観点によれば、光電変換により電荷を生成する光電変換部と、保持する電荷の量に応じた信号を出力する出力部と、前記光電変換部の電荷を前記出力部に転送する転送トランジスタと、を各々が含む複数の画素が、複数の行及び複数の列に渡って配された画素部と、前記複数の画素の動作を制御する画素制御部と、を有し、前記画素部は、各々が１つ以上の前記画素を含む複数の画素ブロックを有し、前記画素制御部は、前記複数の画素ブロックの各々に対応して、対応する画素ブロックに属する前記画素に供給される制御信号を選択する選択回路を有し、前記複数の画素ブロックの各々に定められた露光期間に応じた制御信号を、前記複数の画素ブロックの各々に属する前記画素に供給し、前記複数の画素の各々から、前記光電変換部がリセット状態のときの第１の信号と、前記露光期間の間に前記光電変換部に蓄積された電荷に基づく第２の信号と、を読み出すように構成されており、前記露光期間及び前記第２の信号の読み出しを行う期間を除く期間は、前記光電変換部のリセット期間であり、前記第１の信号の読み出しを行う期間及び前記第２の信号の読み出しを行う期間において、前記転送トランジスタはオフ状態である光電変換装置が提供される。

また、本発明の他の一観点によれば、光電変換により電荷を生成する光電変換部と、保持する電荷の量に応じた信号を出力する出力部と、前記光電変換部の電荷を前記出力部に転送する転送トランジスタと、を各々が含む複数の画素が、複数の行及び複数の列に渡って配された画素部と、前記複数の画素の動作を制御する画素制御部と、を有し、前記画素部は、各々が１つ以上の前記画素を含む複数の画素ブロックを有し、前記画素制御部は、前記複数の画素ブロックの各々に対応して、対応する画素ブロックに属する前記画素に供給される制御信号を選択する選択回路を有し、前記複数の画素ブロックの各々に定められた露光期間に応じた制御信号を、前記複数の画素ブロックの各々に属する前記画素に供給するように構成されており、前記露光期間及び前記露光期間の間に前記光電変換部に蓄積された電荷に基づく信号の読み出しを行う期間を除く期間は、前記光電変換部のリセット期間であり、前記選択回路の各々は、前記対応する画素ブロックに属する前記画素の前記転送トランジスタに供給される制御信号を生成するための信号レベル保持部を少なくとも２つ有し、前記選択回路が有する２つの前記信号レベル保持部のうち前段に配された第１の信号レベル保持部は、リードタイミングを示す制御信号の立ち上がりから、有効なリセットタイミングを示す制御信号の立ち上がりまでの期間の間、出力信号のレベルをＨレベルに保持する光電変換装置が提供される。
また、本発明の他の一観点によれば、光電変換により電荷を生成する光電変換部と、保持する電荷の量に応じた信号を出力する出力部と、前記光電変換部の電荷を前記出力部に転送する転送トランジスタと、を各々が含む複数の画素が、複数の行及び複数の列に渡って配された画素部と、前記複数の画素の動作を制御する画素制御部と、を有し、前記画素部は、各々が１つ以上の前記画素を含む複数の画素ブロックを有し、前記画素制御部は、前記複数の画素ブロックの各々に対応して、対応する画素ブロックに属する前記画素に供給される制御信号を選択する選択回路を有し、少なくとも前記画素部は第１の基板に設けられており、少なくとも前記選択回路は第２の基板に設けられており、前記第１の基板と前記第２の基板とは、前記第１の基板に配された前記複数の画素ブロックのうちの少なくとも１つと前記第２の基板に配された前記選択回路のうちの少なくとも１つとが重なるように積層されており、前記画素制御部は、前記複数の画素ブロックの各々に定められた露光期間に応じた制御信号を、前記複数の画素ブロックの各々に属する前記画素に供給するように構成されており、前記画素制御部は、前記複数の画素の各々から、前記光電変換部がリセット状態のときの第１の信号と、前記露光期間の間に前記光電変換部に蓄積された電荷に基づく第２の信号と、を読み出すように構成されており、前記第１の信号の読み出しを行う期間、前記第２の信号の読み出しを行う期間、及び前記露光期間を除く期間のうちの少なくとも一部は、前記光電変換部がリセット状態である前記光電変換部のリセット期間である光電変換装置が提供される。

本発明によれば、画素ブロック毎に異なる露光時間を設定可能な光電変換装置において、蓄積電荷に基づく信号からノイズ成分を適切に除去し、良質の画像を取得することができる。

本発明の第１実施形態による光電変換装置の構成例を示すブロック図である。 本発明の第１実施形態による光電変換装置における画素部の構成例を示す概略図である。 本発明の第１実施形態による光電変換装置における画素の構成例を示す回路図である。 本発明の第１実施形態による光電変換装置における画素制御部の構成例を示すブロック図である。 画素ブロック毎の露光期間の長さの設定例を示す模式図である。 本発明の第１実施形態による光電変換装置の駆動例を示す模式図である。 本発明の第１実施形態による光電変換装置における信号線のレイアウト例を示すブロック図である。 本発明の第１実施形態による光電変換装置の別の駆動例を示すタイミング図である。 本発明の第２実施形態による光電変換装置の構成例を示すブロック図である。 本発明の第２実施形態による光電変換装置における基板間の電気的な接続関係を示すブロック図である。 本発明の第３実施形態による光電変換装置の構成例を示すブロック図である。 本発明の第４実施形態による光電変換装置の駆動例を示す模式図である。 本発明の第４実施形態による光電変換装置の別の駆動例を示すタイミング図である。 本発明の第４実施形態による光電変換装置における画素制御部の構成例を示すブロック図である。 本発明の第４実施形態による光電変換装置における選択回路の構成例を示すブロック図である。 本発明の第４実施形態による光電変換装置の駆動例を示すタイミングチャート（その１）である。 本発明の第４実施形態による光電変換装置の駆動例を示すタイミングチャート（その２）である。 本発明の第４実施形態による光電変換装置の駆動例を示すタイミングチャート（その３）である。 本発明の第５実施形態による光電変換装置における画素制御部の構成例を示すブロック図である。 本発明の第５実施形態による光電変換装置における選択回路の構成例を示すブロック図である。 本発明の第５実施形態による光電変換装置の駆動例を示すタイミングチャート（その１）である。 本発明の第５実施形態による光電変換装置の駆動例を示すタイミングチャート（その２）である。 本発明の第５実施形態による光電変換装置の駆動例を示すタイミングチャート（その３）である。 本発明の第６実施形態による撮像システムの概略構成を示すブロック図である。 本発明の第７実施形態による撮像システム及び移動体の構成例を示す図である。

［第１実施形態］
本発明の第１実施形態による光電変換装置及びその駆動方法について、図１乃至図８を用いて説明する。

はじめに、本実施形態による光電変換装置の概略構成について、図１乃至図４を用いて説明する。図１は、本実施形態による光電変換装置の構成例を示すブロック図である。図２は、本実施形態による光電変換装置における画素部の構成例を示す概略図である。図３は、本実施形態による光電変換装置における画素の構成例を示す回路図である。図４は、本実施形態による光電変換装置における画素制御部の構成例を示すブロック図である。

本実施形態による光電変換装置１００は、図１に示すように、画素部１０１と、画素制御部１０２と、信号出力部１０５と、を有する。画素制御部１０２は、複数の画素制御線を含む画素制御線群１０３を介して、画素部１０１に接続されている。画素部１０１は、複数の画素出力線を含む画素出力線群１０４を介して、信号出力部１０５に接続されている。

画素部１０１には、複数の行及び複数の列に渡ってマトリクス状に配された複数の画素が設けられている。図１において、画素部１０１に描かれた矩形のブロックの各々が１つの画素に相当する。なお、図１には１５行×２０列に配された３００個の画素を示しているが、画素部１０１に配される画素の数は、特に限定されるものではない。

画素制御部１０２は、画素制御線群１０３を介して画素部１０１に供給する制御信号により、画素部１０１に配された画素の動作を制御する制御回路部である。画素制御線群１０３は、画素部１０１を構成する画素アレイの複数の行に対応する複数の画素制御線を含む。画素制御線の各々は、典型的には複数の制御線を含む。複数の画素制御線の各々は、対応する行に配された画素の各々に接続されている。これにより、画素制御部１０２は、画素部１０１に配された画素の動作を行単位で制御することができる。

画素出力線群１０４は、画素部１０１を構成する画素アレイの複数の列に対応する複数の画素出力線を含む。複数の画素出力線の各々は、対応する列に配された画素の各々に接続されている。これにより、画素制御部１０２により選択された行に配された各列の画素から読み出された信号を、画素出力線群１０４を介して信号出力部１０５に入力することができる。

信号出力部１０５は、画素部１０１から出力される信号に対して所定の信号処理を行った後、処理後の信号を外部へと出力する機能を備える。信号出力部１０５が行う信号処理は、特に限定されるものではないが、例えば、増幅処理やＡＤ変換処理を含むことができる。

画素制御部１０２及び信号出力部１０５は、光電変換装置１００が備える図示しない制御部或いは光電変換装置１００の外部から供給される制御信号によって制御されうる。

画素部１０１は、図２に示すように、各々が一又は複数の画素Ｐを含む複数の画素ブロック２０１から構成されうる。図２には一例として、画素Ｐが３行×４列の行列状に配されてなる画素ブロック２０１が、３行×３列の行列状に配されてなる画素部１０１を示している。なお、図２に示す構成例は説明のための便宜的なものであり、画素部１０１及び画素ブロック２０１は図２に示す構成に限定されるものではない。

以後の説明において、画素Ｐを単位とする行を画素行と、画素Ｐを単位とする列を画素列と、画素ブロック２０１を単位とする行を画素ブロック行と、画素ブロック２０１を単位とする列を画素ブロック列と、それぞれ呼ぶことがある。図２の例において、画素部１０１は、９画素行×１２画素列の行列状に配された画素Ｐにより構成されているとともに、３画素ブロック行×３画素ブロック列の行列状に配された画素ブロック２０１により構成されているといえる。

画素部１０１の特定の位置における画素Ｐを表すときは、画素の符号Ｐに、（列番号，行番号）で表される座標を付記するものとする。例えば、図２において、左上隅の画素はＰ（１，１）の符号で表し、左下隅の画素はＰ（１，９）の符号で表し、右上隅の画素はＰ（１２，１）の符号で表し、右下隅の画素はＰ（１２，９）の符号で表すものとする。

また、画素部１０１の特定の位置における画素ブロック２０１を表すときは、画素ブロックの符号２０１に、（列番号，行番号）で表される座標を付記するものとする。なお、画素ブロック２０１の列番号には、画素Ｐの列番号と区別するために、Ｈを付記するものとする。また、画素ブロック２０１の行番号には、画素Ｐの行番号と区別するために、Ｖを付記するものとする。例えば、図２において、下段中央の画素ブロックは２０１（Ｈ２，Ｖ３）の符号で表すものとする。

各々の画素Ｐは、図３に示すように、光電変換部ＰＤと、リセットトランジスタＭ１と、転送トランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４と、を有する。光電変換部ＰＤは、例えばフォトダイオードである。光電変換部ＰＤを構成するフォトダイオードは、アノードが基準電圧ノードに接続され、カソードが転送トランジスタＭ２のソースに接続されている。転送トランジスタＭ２のドレインは、リセットトランジスタＭ１のソース及び増幅トランジスタＭ３のゲートに接続されている。転送トランジスタＭ２のドレイン、リセットトランジスタＭ１のソース及び増幅トランジスタＭ３のゲートの接続ノードは、いわゆるフローティングディフュージョンＦＤである。フローティングディフュージョンＦＤは、容量成分を含み、電荷保持部として機能するとともに、この容量成分からなる電荷電圧変換部を構成する。リセットトランジスタＭ１のドレイン及び増幅トランジスタＭ３のドレインは、電源電圧ノード（電圧ＶＤＤ）に接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。画素Ｐの出力ノードでもある選択トランジスタＭ４のソースは、画素出力線１０６に接続されている。

図３に示す画素Ｐの場合、画素制御線群１０３を構成する各行の画素制御線は、転送トランジスタＭ２のゲートに接続された信号線と、リセットトランジスタＭ１のゲートに接続された信号線と、選択トランジスタＭ４のゲートに接続された信号線と、を含む。転送トランジスタＭ２には、画素制御部１０２から対応する行の画素制御線を介して、制御信号ＰＴＸが供給される。リセットトランジスタＭ１には、画素制御部１０２から対応する行の画素制御線を介して、制御信号ＰＲＥＳが供給される。選択トランジスタＭ４には、画素制御部１０２から対応する行の画素制御線を介して、制御信号ＰＳＥＬが供給される。画素部１０１を構成する複数の画素Ｐは、画素制御部１０２から供給される制御信号ＰＴＸ，ＰＲＥＳ，ＰＳＥＬにより、行単位で制御される。画素Ｐの各トランジスタがＮ型トランジスタで構成される場合、これら制御信号がＨｉｇｈレベル（Ｈレベル）のときに対応するトランジスタはオン状態となり、これら制御信号がＬｏｗレベル（Ｌレベル）のときに対応するトランジスタはオフ状態となる。

被写体の光学像が画素部１０１に入射すると、各画素Ｐの光電変換部ＰＤは、入射光をその光量に応じた量の電荷に変換（光電変換）するとともに、生成した電荷を蓄積する。転送トランジスタＭ２は、オンすることにより光電変換部ＰＤが保持する電荷をフローティングディフュージョンＦＤに転送する。フローティングディフュージョンＦＤは、その容量成分による電荷電圧変換によって、光電変換部ＰＤから転送された電荷の量に応じた電圧となる。増幅トランジスタＭ３は、ドレインに電圧ＶＤＤが供給され、ソースに選択トランジスタＭ４を介して図示しない電流源からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅部（ソースフォロワ回路）を構成している。これにより増幅トランジスタＭ３は、フローティングディフュージョンＦＤの電圧に基づく信号を、選択トランジスタＭ４を介して画素出力線１０６に出力する。リセットトランジスタＭ１は、オンすることによりフローティングディフュージョンＦＤを電圧ＶＤＤに応じた電圧にリセットする。

画素制御部１０２は、図４に示すように、垂直走査部３０１と、画素ブロック列の各々に対応する複数の選択回路ブロック３０２と、を有する。例えば、図２に示す画素部１０１に対しては、画素制御部１０２は、画素ブロック列Ｈ１，Ｈ２，Ｈ３の各々に対応する３つの選択回路ブロック３０２＿Ｈ１，３０２＿Ｈ２，３０２＿Ｈ３を含む。

垂直走査部３０１は、同じ行に属する総ての画素Ｐに共通の制御信号ＰＲＥＳ，ＰＳＥＬを出力する。選択回路ブロック３０２は、対応する画素ブロック列の同じ行に属する画素Ｐに共通の制御信号ＰＴＸを出力する。すなわち、選択回路ブロック３０２＿Ｈ１は、画素ブロック列Ｈ１の同じ行に属する画素Ｐに共通の制御信号ＰＴＸを出力する。選択回路ブロック３０２＿Ｈ２は、画素ブロック列Ｈ２の同じ行に属する画素Ｐに共通の制御信号ＰＴＸを出力する。選択回路ブロック３０２＿Ｈ３は、画素ブロック列Ｈ３の同じ行に属する画素Ｐに共通の制御信号ＰＴＸを出力する。

図４には一例として、図２に示す画素部１０１に対して出力される制御信号ＰＴＸ，ＰＲＥＳ，ＰＳＥＬを示している。例えば、１行目に属する総ての画素Ｐに対しては、垂直走査部３０１から制御信号ＰＲＥＳ＿１，ＰＳＥＬ＿１が出力される。１行目に属する画素Ｐのうち、画素ブロック列Ｈ１に属する画素Ｐ、すなわち画素Ｐ（１，１）～画素Ｐ（４，１）に対しては、選択回路ブロック３０２＿Ｈ１から共通の制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿１が出力される。１行目に属する画素Ｐのうち、画素ブロック列Ｈ２に属する画素Ｐ、すなわち画素Ｐ（５，１）～画素Ｐ（８，１）に対しては、選択回路ブロック３０２＿Ｈ２から共通の制御信号ＰＴＸ＿Ｈ２＿Ｖ１＿１が出力される。１行目に属する画素Ｐのうち、画素ブロック列Ｈ３に属する画素Ｐ、すなわち画素Ｐ（９，１）～画素Ｐ（１２，１）に対しては、選択回路ブロック３０２＿Ｈ３から共通の制御信号ＰＴＸ＿Ｈ３＿Ｖ１＿１が出力される。２行目～９行目についても同様である。

すなわち、Ｍ行目の画素ブロック行ＶＭの中のＮ行目に属する総ての画素Ｐに対しては、垂直走査部３０１から制御信号ＰＲＥＳ＿Ｋ，ＰＳＥＬ＿Ｋが出力される。ここで、Ｋは、Ｍを画素ブロック行の行番号を表す整数、Ｎを画素ブロック２０１内における画素行の行番号を表す整数として、Ｋ＝Ｍ×Ｎのように表される。すなわち、Ｋは、画素部１０１内における画素行の行番号に対応する。

また、Ｍ行目の画素ブロック行ＶＭの中のＮ行目に属する画素Ｐのうち、画素ブロック列Ｈ１に属する画素Ｐに対しては、選択回路ブロック３０２＿Ｈ１から共通の制御信号ＰＴＸ＿Ｈ１＿ＶＭ＿Ｎが出力される。Ｍ行目の画素ブロック行ＶＭの中のＮ行目に属する画素Ｐのうち、画素ブロック列Ｈ２に属する画素Ｐに対しては、選択回路ブロック３０２＿Ｈ２から共通の制御信号ＰＴＸ＿Ｈ２＿ＶＭ＿Ｎが出力される。Ｍ行目の画素ブロック行ＶＭの中のＮ行目に属する画素Ｐのうち、画素ブロック列Ｈ３に属する画素Ｐに対しては、選択回路ブロック３０２＿Ｈ３から共通の制御信号ＰＴＸ＿Ｈ３＿ＶＭ＿Ｎが出力される。

画素制御部１０２から画素部１０１へと供給する制御信号ＰＴＸ，ＰＲＥＳ，ＰＳＥＬをこのように構成することで、画素Ｐの動作を画素ブロック２０１の単位で制御することが可能となる。

次に、本実施形態による光電変換装置の駆動方法について、図５乃至図８を用いて説明する。

図５は、画素ブロック２０１毎に画素Ｐの露光期間の長さを設定した場合の模式図である。図５の例では、画素ブロック２０１（Ｈ１，Ｖ１），２０１（Ｈ２，Ｖ２），２０１（Ｈ１，Ｖ３），２０１（Ｈ３，Ｖ３）に属する画素Ｐの露光期間の長さを露光時間Ｔ１に設定している。また、画素ブロック２０１（Ｈ２，Ｖ１），２０１（Ｈ３，Ｖ１），２０１（Ｈ１，Ｖ２），２０１（Ｈ３，Ｖ２），２０１（Ｈ２，Ｖ３）に属する画素Ｐの露光期間の長さを露光時間Ｔ２に設定している。ここで、露光時間Ｔ１は、露光時間Ｔ２に対して相対的に長い。或いは、露光時間Ｔ２は、露光時間Ｔ１に対して相対的に短い。

なお、図５の例では露光期間の長さを露光時間Ｔ１及び露光時間Ｔ２の２種類に設定しているが、露光期間の長さを３種類以上の露光時間に設定することも可能である。

図６は、図５に示す動作を実現するための駆動例を示す模式図である。図６（ａ）は画素ブロック列Ｈ１における駆動例を示し、図６（ｂ）は画素ブロック列Ｈ２における駆動例を示している。図６（ａ）及び図６（ｂ）において、横軸は時間を表し、縦軸は画素部１０１の画素ブロック行を表している。垂直同期信号ＶＤは、撮像の際の１フレームの開始を示している。

図中、「ＲＥＡＤ」は、画素Ｐの光電変換部ＰＤに蓄積された電荷に基づく信号を読み出す動作（リード動作）を示している。「ＳＨ１」，「ＳＨ２」は、画素Ｐの光電変換部ＰＤに蓄積された電荷をリセットする動作（シャッタ動作）を示している。ＳＨ信号は、１フレームのうちに異なるタイミングで複数回入力され、画素ブロック２０１毎にＳＨ信号の有効／無効を選択することで、画素ブロック２０１毎に異なる露光時間を選択できるようになっている。ここでは、「ＳＨ１」，「ＳＨ２」の２つのＳＨ信号を想定している。なお、有効／無効の選択は、選択回路ブロック３０２が各画素Ｐに出力する制御信号ＰＴＸを制御することで行われる。

画素Ｐから出力される信号は、最後に入力された有効な「ＳＨ」から「ＲＥＡＤ」までの期間（露光期間）に光電変換部ＰＤに蓄積された電荷に基づいたものとなる。図６（ａ）の例では、画素ブロック２０１（Ｈ１，Ｖ１），２０１（Ｈ１，Ｖ３）に対しては「ＳＨ１」が有効であり「ＳＨ２」が無効であるため、「ＳＨ１」から「ＲＥＡＤ」までの期間が露光期間（露光時間Ｔ１）となる。また、画素ブロック２０１（Ｈ１，Ｖ２）に対しては「ＳＨ２」が有効であり「ＳＨ１」が無効であるため、「ＳＨ２」から「ＲＥＡＤ」までの期間が露光期間（露光時間Ｔ２）となる。図６（ｂ）の例では、画素ブロック２０１（Ｈ２，Ｖ１），２０１（Ｈ２，Ｖ３）に対しては「ＳＨ２」が有効であり「ＳＨ１」が無効であるため、「ＳＨ２」から「ＲＥＡＤ」までの期間が露光期間（露光時間Ｔ２）となる。また、画素ブロック２０１（Ｈ２，Ｖ２）に対しては「ＳＨ１」が有効であり「ＳＨ２」が無効であるため、「ＳＨ１」から「ＲＥＡＤ」までの期間が露光期間（露光時間Ｔ１）となる。

なお、図６の例ではシャッタ動作を「ＳＨ１」，「ＳＨ２」の２回としているが、３回以上にすることで、露光時間のバリエーションを３種類以上に増やすことも可能である。

「ＲＳＴ」は、「ＳＨ」と同様、画素Ｐの光電変換部ＰＤに蓄積された電荷をリセットする動作を示している。「ＲＳＴ１」，「ＲＳＴ２」は、異なるタイミングで入力される「ＲＳＴ」である。「ＳＨ」と「ＲＳＴ」との違いはそれらの役割である。「ＳＨ」は光電変換部ＰＤをリセットして光電変換部ＰＤへの電荷の蓄積を開始する役割を有するのに対し、「ＲＳＴ」は露光期間以外の期間に画素Ｐの光電変換部ＰＤに蓄積された電荷をリセットする役割を有する。露光期間の異なる画素Ｐが隣接している場合、「ＲＳＴ」を行わないと、露光期間外に蓄積された電荷が光電変換部ＰＤから漏れ出し、露光期間中の隣接する画素Ｐへ漏れ込む虞がある。この現象はブルーミングと呼ばれ、画質の劣化を引き起こす原因となる。

例えば、図５及び図６の例では、画素ブロック２０１（Ｈ１，Ｖ２）の右端の画素Ｐと、画素ブロック２０１（Ｈ２，Ｖ２）の左端の画素Ｐとは、隣接する画素Ｐであって、露光期間が互いに異なっている。しかしながら、画素ブロック２０１（Ｈ１，Ｖ２）の画素Ｐでは、露光期間以外の期間に「ＲＳＴ」（「ＲＳＴ２」）を行い、光電変換部ＰＤからの横方向への電荷の漏れ出しを防いでいるため、ブルーミングを抑制することができる。また、画素ブロック２０１（Ｈ１，Ｖ２）の画素Ｐから画素ブロック２０１（Ｈ１，Ｖ３）への縦方向の電荷の漏れ出しも防ぐことができる。

図７は、本実施形態による光電変換装置における制御信号ＰＴＸを供給する信号線のレイアウト例を示すブロック図である。制御信号ＰＴＸを供給する信号線の１画素行当たりの本数は、その画素行に存在する画素ブロック２０１の数と等しくなる。例えば、図２に示す画素部１０１の例では、各画素行には制御信号ＰＴＸを供給する３本の信号線が配される。例えば、１行目の画素行には、制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿１を供給する信号線と、制御信号ＰＴＸ＿Ｈ２＿Ｖ１＿１を供給する信号線と、制御信号ＰＴＸ＿Ｈ３＿Ｖ１＿１を供給する信号線と、が配される。これら信号線は、寄生容量を揃えるために、長さを等しくすることが望ましい。このように構成することで、各画素Ｐに入力される制御信号ＰＴＸのタイミングのばらつきを小さくすることができる。

図８は、本実施形態による光電変換装置の別の駆動例を示すタイミング図である。図８には、１行目及び２行目の画素行について、光電変換部ＰＤからの電荷の読み出しとリセットのタイミングを示している。この駆動例では、１行目と２行目とにおいて、画素ブロック列Ｈ１，Ｈ２，Ｈ３における露光期間を変えている。図８中の「ＲＥＡＤ」，「ＲＳＴ１」，「ＳＨ１」，「ＲＳＴ２」，「ＳＨ２」は、図６と同様である。

光電変換部ＰＤに蓄積された電荷は、制御信号ＰＴＸがＨレベルになることでフローティングディフュージョンＦＤへと転送されるため、制御信号ＰＴＸは、「ＲＥＡＤ」，「ＳＨ」，「ＲＳＴ」の各動作においてＨレベルになっている。「ＲＥＡＤ」の際は、制御信号ＰＲＥＳをＬレベル、制御信号ＰＳＥＬをＨレベルに制御することで、露光期間の間に光電変換部ＰＤに蓄積された電荷に基づく信号を読み出す。「ＳＨ」及び「ＲＳＴ」の際は、制御信号ＰＲＥＳをＨレベル、制御信号ＰＳＥＬをＬレベルに制御することで、光電変換部ＰＤに蓄積された電荷をリセットする。

同じ画素行に着目すると、画素ブロック列Ｈ１，Ｈ２，Ｈ３における「ＲＥＡＤ」のタイミングは揃っている。同じ画素行における画素Ｐの露光期間の違いは、最後に「ＳＨ」が供給されるタイミング、つまり、最後に光電変換部ＰＤがリセットされるタイミングの違いによって生じている。

すなわち、１行目においては、画素ブロック列Ｈ１，Ｈ３に対して「ＲＳＴ２」，「ＳＨ２」を無効にする。これにより、画素ブロック列Ｈ１，Ｈ３における露光期間は「ＳＨ１」から「ＲＥＡＤ」までの期間となり、画素ブロック列Ｈ２における露光期間は「ＳＨ２」から「ＲＥＡＤ」までの期間となる。

また、２行目においては、画素ブロック列Ｈ２に対して「ＲＳＴ２」，「ＳＨ２」を無効にする。これにより、画素ブロック列Ｈ２における露光期間は「ＳＨ１」から「ＲＥＡＤ」までの期間となり、画素ブロック列Ｈ１，Ｈ３における露光期間は「ＳＨ２」から「ＲＥＡＤ」までの期間となる。

２行目においては１水平期間分だけ各動作のタイミングがずれることになるが、同じ画素行で「ＲＥＡＤ」のタイミングが揃っていることは１行目と同様である。すなわち、図８の駆動例では、１行目の各画素Ｐにおける最初の「ＲＥＡＤ」のタイミングは時刻ｔ１で揃っており、２行目の各画素Ｐにおける最初の「ＲＥＡＤ」のタイミングは時刻ｔ２で揃っている。

このように、本実施形態によれば、画素ブロック毎に露光期間を変更することが可能となり、撮像画像のダイナミックレンジを拡大することができる。また、列方向及び行方向への隣接画素への電荷の漏れ出しを防ぐことでブルーミングを抑制し画質の劣化を防ぐことができる。また、制御信号ＰＴＸを供給する信号線の長さを等しくすることで、各画素Ｐに入力されるＰＴＸ信号のタイミングのばらつきが小さくなり、電荷の蓄積期間のばらつきが抑えられるため、画質の劣化を防ぐことができる。また、１画素行内での電荷読み出し（ＲＥＡＤ）タイミングを揃えることでローリング方式の行走査を適用できるため、制御が容易である。

［第２実施形態］
本発明の第２実施形態による光電変換装置について、図９及び図１０を用いて説明する。第１実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図９は、本実施形態による光電変換装置の構成例を示すブロック図である。図１０は、本実施形態による光電変換装置における基板間の電気的な接続関係を示すブロック図である。

本実施形態による光電変換装置は、図９に示すように、第１基板８０１と、第２基板８０２と、を有する。第１基板８０１には、少なくとも画素部１０１が設けられている。第２基板８０２には、少なくとも選択回路ブロック３０２が設けられている。図９に示す構成例では、垂直走査部３０１と選択回路ブロック３０２とを第２基板８０２の側に配置している。第１基板８０１と第２基板８０２とは、積層されることにより、積層型の光電変換装置を構成している。その他の構成や動作については、第１実施形態による光電変換装置と同様である。

図１０において、太い実線が第１基板８０１と第２基板８０２との境界である。この実線よりも上側が第１基板８０１を示し、実線よりも下側が第２基板８０２を示している。図１０には、図面の簡略化のため、画素部１０１から、１行目の画素Ｐ（１，１）～画素Ｐ（８，１）と、２行目の画素Ｐ（１，２）～画素Ｐ（４，２）と、を抜き出して示している。

画素Ｐ（１，１）～画素Ｐ（８，１）には、制御信号ＰＲＥＳ＿１，ＰＳＥＬ＿１が入力される。制御信号ＰＲＥＳ＿１，ＰＳＥＬ＿１は、第２基板８０２に設けられた垂直走査部３０１で生成され、接続点９０１を通って第２基板８０２から第１基板８０１へと供給される。制御信号ＰＲＥＳ＿１，ＰＳＥＬ＿１の画素Ｐ（１，１）～画素Ｐ（８，１）への分岐は、第１基板８０１において行われる。

同様に、画素Ｐ（１，２）～画素Ｐ（４，２）には、制御信号ＰＲＥＳ＿２，ＰＳＥＬ＿２が入力される。制御信号ＰＲＥＳ＿２，ＰＳＥＬ＿２は、第２基板８０２に設けられた垂直走査部３０１で生成され、接続点９０２を通って第２基板８０２から第１基板８０１へと供給される。制御信号ＰＲＥＳ＿２，ＰＳＥＬ＿２の画素Ｐ（１，２）～画素Ｐ（４，２）への分岐は、第１基板８０１において行われる。

画素Ｐ（１，１）～画素Ｐ（４，１）には、制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿１が入力される。制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿１は、第２基板８０２に設けられた選択回路ブロック３０２で生成され、接続点９０３を通って第２基板８０２から第１基板８０１へと供給される。制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿１の画素Ｐ（１，１）～画素Ｐ（４，１）への接続は、第１基板８０１に配された共通信号線から分岐する分岐信号線によって行われる。

同様に、画素Ｐ（５，１）～画素Ｐ（８，１）には、制御信号ＰＴＸ＿Ｈ２＿Ｖ１＿１が入力される。制御信号ＰＴＸ＿Ｈ２＿Ｖ１＿１は、第２基板８０２に設けられた選択回路ブロック３０２で生成され、接続点９０５を通って第２基板８０２から第１基板８０１へと供給される。制御信号ＰＴＸ＿Ｈ２＿Ｖ１＿１の画素Ｐ（５，１）～画素Ｐ（８，１）への接続は、第１基板８０１に配された共通信号線から分岐する分岐信号線によって行われる。

また、画素Ｐ（１，２）～画素Ｐ（４，２）には、制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿２が入力される。制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿２は、第２基板８０２に設けられた選択回路ブロック３０２で生成され、接続点９０４を通って第２基板８０２から第１基板８０１へと供給される。制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿２の画素Ｐ（１，２）～画素Ｐ（４，２）への接続は、第１基板８０１に配された共通信号線から分岐する分岐信号線によって行われる。

このようにして、制御信号の分岐を第１基板８０１で行う構成にすることで、制御信号の分岐を第２基板８０２で行う場合と比較して、第１基板８０１と第２基板８０２との間の電気的な接続点の数を減らすことができる。これにより、製造上の欠陥による接続不良が起きる確率を低減することができ、また、製造上のばらつきを抑制することができる。したがって、各配線の持つ寄生容量や寄生抵抗の値がばらつく可能性が低くなり、画素Ｐごとの信号の変化のタイミングのばらつきを低減することができる。

第１基板８０１と第２基板８０２との間の接続点９０１，９０２，９０３，９０４，９０５をそれぞれ複数設け、各配線を並列化するようにしてもよい。このように構成することで、接続不良の発生確率を更に低減することが可能である。

このように、本実施形態によれば、画素部１０１を第１基板８０１に配置し、垂直走査部３０１及び選択回路ブロック３０２を第２基板８０２に配置するため、画素部１０１の領域を通る画素制御線の本数を減らすことができる。これにより、画素Ｐの領域として利用できる面積を拡大することができ、画素Ｐの光電変換効率を増大することができる。

また、画素部１０１を第１基板８０１側に設けることで、画素部１０１直下の第２基板８０２の領域８１０に余地が生まれるため、この領域８１０を利用して様々な機能ブロックを設けることが可能となる。図９に示す例では、画素部１０１が設けられた領域と選択回路ブロック３０２が設けられた領域とは、平面視において重なっていない。

また、第１基板８０１と第２基板８０２との間における接続不良を低減できるため、各画素Ｐに入力される制御信号のタイミングばらつきを低減し、画質の劣化を抑制することができる。

［第３実施形態］
本発明の第３実施形態による光電変換装置について、図１１を用いて説明する。第１及び第２実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１１は、本実施形態による光電変換装置の構成例を示すブロック図である。

本実施形態による光電変換装置は、少なくとも画素部１０１が第１基板８０１に設けられ、少なくとも選択回路ブロック３０２が第２基板８０２に設けられている点で、第２実施形態による光電変換装置と同様である。本実施形態による光電変換装置が第２実施形態と異なる点は、第２基板８０２に設けられた選択回路ブロック３０２が、画素部１０１の直下の第２基板８０２の領域８１０に設けられていることである。その他の構成や動作については、第１及び第２実施形態による光電変換装置と同様である。

すなわち、第２基板８０２に設けられた選択回路ブロック３０２＿Ｈ１，３０２＿Ｈ２，３０２＿Ｈ３は、図１１に示すように、第１基板８０１に設けられた画素部１０１の対応する画素ブロックの直下の領域８１０に配置されている。

選択回路ブロック３０２をこのように配置することで、第１基板８０１及び第２基板８０２の面積を第２実施形態の場合よりも小さくすることができる。これにより、画素Ｐにおける光電変換効率を維持しつつ、光電変換装置の小型化を図ることができる。

［第４実施形態］
本発明の第４実施形態による光電変換装置及びその駆動方法について、図１２乃至図１８を用いて説明する。第１乃至第３実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

図１２は、本実施形態による光電変換装置の駆動例を示す模式図である。図１２には、図５に示す動作を実現するための駆動例を示している。図１２（ａ）は画素ブロック列Ｈ１における駆動例を示し、図１２（ｂ）は画素ブロック列Ｈ２における駆動例を示している。図１２（ａ）及び図１２（ｂ）において、横軸は時間を表し、縦軸は画素部１０１の画素ブロック行を表している。垂直同期信号ＶＤは、撮像の際の１フレームの開始を示す信号である。

図中、「ＲＥＡＤ」，「ＳＨ１」，「ＳＨ２」は、第１実施形態において説明した図６と同様である。すなわち、「ＲＥＡＤ」は、画素Ｐの光電変換部ＰＤに蓄積された電荷に基づく信号を読み出す動作（リード動作）を示している。「ＳＨ１」，「ＳＨ２」は、画素Ｐの光電変換部ＰＤに蓄積された電荷をリセットする動作（シャッタ動作）を示している。ＳＨ信号は、１フレームのうちに異なるタイミングで複数回入力され、画素ブロック２０１毎にＳＨ信号の有効／無効を選択することで、画素ブロック２０１毎に異なる露光時間を選択できるようになっている。ここでは、「ＳＨ１」，「ＳＨ２」の２つのＳＨ信号を想定している。なお、有効／無効の選択は、選択回路ブロック３０２が各画素Ｐに出力する制御信号ＰＴＸを制御することで行われる。

本実施形態の駆動方法が第１乃至第３実施形態と異なる点は、「ＲＳＴ」動作がないことである。その代わりに、本実施形態では、「ＲＥＡＤ」から最後の有効な「ＳＨ」までの期間を、光電変換部ＰＤをリセット状態のまま保持するリセット期間に設定している。その他の構成には、第１乃至第３実施形態のいずれかと同様の構成を適用可能である。

本駆動例では、画素ブロック２０１（Ｈ１，Ｖ１），２０１（Ｈ１，Ｖ３）に対しては、「ＳＨ１」が有効であり「ＳＨ２」が無効であるため、「ＳＨ１」から「ＲＥＡＤ」までの期間が露光期間となる。画素ブロック２０１（Ｈ１，Ｖ２）に対しては、「ＳＨ２」が有効であるため「ＳＨ２」から「ＲＥＡＤ」までの期間が露光期間となる。いずれの画素ブロック２０１でも露光期間以外の期間は光電変換部ＰＤがリセット状態に保持されている。言い換えると、「ＲＥＡＤ」の役割は電荷の読み出し後に光電変換部ＰＤのリセットを開始することであり、「ＳＨ」の役割は光電変換部ＰＤのリセットを解除することである。

なお、本駆動例ではシャッタ動作は「ＳＨ１」と「ＳＨ２」の２回となっているが、回数を３回以上にすることで、露光期間のバリエーションを３種類以上に増やすことも可能である。

本駆動例において、露光期間以外の期間には光電変換部ＰＤをリセット状態で保持するため、第１乃至第３実施形態の場合のように「ＲＳＴ」が断続的に入力される場合と比較して、電荷の漏れ出しに対する抑制効果が高い。すなわち、第１乃至第３実施形態では、「ＲＳＴ」から「ＳＨ」までの期間に強度の高い光が入射すると光電変換部ＰＤから電荷が漏れ出す虞があるが、本駆動例ではその虞はない。また、「ＲＳＴ」を断続的に入力する動作では、特許文献１の場合のように、電荷の漏れ出し抑制に十分なＲＳＴ回数を算出する必要があるが、本駆動例ではその必要がない。

図１３は、本実施形態による光電変換装置の別の駆動例を示すタイミング図である。図１３には、１行目及び２行目の画素行について、光電変換部ＰＤからの電荷の読み出しとリセットのタイミングを示している。この駆動例では、１行目と２行目とにおいて、画素ブロック列Ｈ１，Ｈ２，Ｈ３における露光期間を変えている。図１３中の「ＲＥＡＤ」「ＳＨ１」「ＳＨ２」は、図１２と同様である。

光電変換部ＰＤに電荷が蓄積される期間は、制御信号ＰＴＸがＬレベルとなっている期間であり、光電変換部ＰＤがリセットされる期間は、制御信号ＰＴＸと制御信号ＰＲＥＳとがＨレベルになっている期間である。すなわち、「ＲＥＡＤ」の動作の際は、制御信号ＰＴＸがＨレベル、制御信号ＰＲＥＳがＬレベル、制御信号ＰＳＥＬがＨレベルとなる。また、「ＳＨ」の動作の際は、制御信号ＰＴＸがＬレベル、制御信号ＰＲＥＳがＨレベル、制御信号ＰＳＥＬがＬレベルとなる。

同じ画素行に着目すると、画素ブロック列Ｈ１，Ｈ２，Ｈ３における「ＲＥＡＤ」のタイミングは揃っている。同じ画素行における画素Ｐの露光期間の違いは、最後に「ＳＨ」が供給されるタイミング、つまり、最後に光電変換部ＰＤがリセットされるタイミングの違いによって生じている。

すなわち、１行目においては、画素ブロック列Ｈ１，Ｈ３に対して「ＳＨ２」を無効にする。これにより、画素ブロック列Ｈ１，Ｈ３における露光期間は「ＳＨ１」から「ＲＥＡＤ」までの期間となり、画素ブロック列Ｈ２における露光期間は「ＳＨ２」から「ＲＥＡＤ」までの期間となる。

また、２行目においては、画素ブロック列Ｈ２に対して「ＳＨ２」を無効にする。これにより、画素ブロック列Ｈ２における露光期間は「ＳＨ１」から「ＲＥＡＤ」までの期間となり、画素ブロック列Ｈ１，Ｈ３における露光期間は「ＳＨ２」から「ＲＥＡＤ」までの期間となる。

２行目においては１水平期間分だけ各動作のタイミングがずれることとなるが、同じ画素行で「ＲＥＡＤ」のタイミングが揃っていることは１行目と同様である。すなわち、図１３の駆動例では、１行目の各画素Ｐにおける最初の「ＲＥＡＤ」のタイミングは時刻ｔ５で揃っており、２行目の各画素Ｐにおける最初の「ＲＥＡＤ」のタイミングは時刻ｔ６で揃っている。

図１４は、本実施形態による光電変換装置における画素制御部１０２の構成例を示すブロック図である。

画素制御部１０２は、前述のように、垂直走査部３０１と、選択回路ブロック３０２と、を含む。選択回路ブロック３０２は、画素部１０１の画素ブロック列に対応する複数の選択回路ブロック３０２＿ＨＬに分割されている。ここで、Ｌは画素ブロック２０１の列番号を表す整数である。これら複数の選択回路ブロック３０２＿ＨＬのうち、図１４には、画素ブロック列Ｈ１に対応する選択回路ブロック３０２＿Ｈ１と、画素ブロック列Ｈ２に対応する選択回路ブロック３０２＿Ｈ２と、を示している。選択回路ブロック３０２＿Ｈの各々は、対応する画素ブロック列の画素ブロック２０１に、制御信号ＰＴＸを出力する。

選択回路ブロック３０２＿ＨＬの各々は、画素行の数に対応する複数の選択回路１３０１と、選択制御回路１３０２と、を有している。同じ画素行に配された選択回路１３０１には、垂直走査部３０１から、シャッタ動作用の制御信号として共通の制御信号ＰＴＸが入力される。

例えば、１行目の画素行に配された選択回路１３０１（Ｈ１，Ｖ１，１），１３０１（Ｈ２，Ｖ１，１）には、垂直走査部３０１から、制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿１，ＰＴＸ＿ＳＨ１＿Ｖ１＿１，ＰＴＸ＿ＳＨ２＿Ｖ１＿１が入力される。同様に、２行目の画素行に配された選択回路１３０１（Ｈ１，Ｖ１，２），１３０１（Ｈ２，Ｖ１，２）には、垂直走査部３０１から、制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿２，ＰＴＸ＿ＳＨ１＿Ｖ１＿２，ＰＴＸ＿ＳＨ２＿Ｖ１＿２が入力される。また、９行目の画素行に配された選択回路１３０１（Ｈ１，Ｖ３，３），１３０１（Ｈ２，Ｖ３，３）には、垂直走査部３０１から、制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ３＿３，ＰＴＸ＿ＳＨ１＿Ｖ３＿３，ＰＴＸ＿ＳＨ２＿Ｖ３＿３が入力される。

同じ画素行に設けられた選択回路１３０１の動作を区別するのは、対応する画素ブロック列に設けられた選択制御回路１３０２から供給される制御信号である。例えば、選択回路１３０１（Ｈ１，Ｖ１，１），１３０１（Ｈ１，Ｖ１，２），１３０１（Ｈ１，Ｖ３，３）には、選択制御回路１３０２＿Ｈ１から、制御信号ＰＴＨＲ＿ＳＨ１＿Ｈ１，ＰＴＨＲ＿ＳＨ２＿Ｈ１が入力される。また、選択回路１３０１（Ｈ２，Ｖ１，１），１３０１（Ｈ２，Ｖ１，２），１３０１（Ｈ２，Ｖ３，３）には、選択制御回路１３０２＿Ｈ２から、制御信号ＰＴＨＲ＿ＳＨ１＿Ｈ２，ＰＴＨＲ＿ＳＨ２＿Ｈ２が入力される。

すなわち、選択回路１３０１（ＨＬ，ＶＭ，Ｎ）には、垂直走査部３０１から、制御信号ＰＴＸ＿ＲＥＡＤ＿ＶＭ＿Ｎ，ＰＴＸ＿ＳＨ１＿ＶＭ＿Ｎ，ＰＴＸ＿ＳＨ２＿ＶＭ＿Ｎが入力される。また、選択回路１３０１（ＨＬ，ＶＭ，Ｎ）には、選択制御回路１３０２＿ＨＬから、制御信号ＰＴＨＲ＿ＳＨ１＿ＨＬ，ＰＴＨＲ＿ＳＨ２＿ＨＬが入力される。ここで、Ｌは画素ブロック２０１の列番号であり、Ｍは画素ブロック２０１の行番号であり、Ｎは画素ブロック２０１内における画素行の行番号である。

なお、本実施形態では、「ＳＨ１」，「ＳＨ２」に対応して、選択制御回路１３０２＿ＨＬから、２つの制御信号、制御信号ＰＴＨＲ＿ＳＨ１＿ＨＬ及び制御信号ＰＴＨＲ＿ＳＨ２＿ＨＬを選択回路１３０１（ＨＬ，ＶＭ，Ｎ）に供給している。制御信号ＰＴＨＲの数は、露光期間のバリエーションの数に応じて適宜変更されうる。

図１５には、選択回路１３０１（ＨＬ，ＶＭ，Ｎ）の一例として、選択回路１３０１（Ｈ１，Ｖ１，１）の構成例を示している。

選択回路１３０１（Ｈ１，Ｖ１，１）は、例えば、ＳＨ１用ＡＮＤゲート１３０３と、ＳＨ２用ＡＮＤゲート１３０４と、ＳＨ用ＯＲゲート１３０５と、ＳＲラッチ回路１３０６と、を有する。ＳＲラッチ回路１３０６は、ＳＲフリップフロップにより構成されるラッチ回路である。

ＳＨ１用ＡＮＤゲート１３０３には、制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１と、制御信号ＰＴＨＲ＿ＳＨ１＿Ｈ１と、が入力される。つまり、制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１は、制御信号ＰＴＨＲ＿ＳＨ１＿Ｈ１がＨレベルの場合のみ、後段のＳＨ用ＯＲゲート１３０５へと出力される。同様に、ＳＨ２用ＡＮＤゲート１３０４には、制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１と、制御信号ＰＴＨＲ＿ＳＨ２＿Ｈ１と、が入力される。つまり、制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１は、制御信号ＰＴＨＲ＿ＳＨ２＿Ｈ１がＨレベルの場合のみ、後段のＳＨ用ＯＲゲート１３０５へと出力される。なお、制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１，ＰＴＸ＿ＳＨ２＿Ｖ１＿１の通過／非通過の選択は、シャッタ動作の有効／無効の選択と対応している。

ＳＨ用ＯＲゲート１３０５は、ＳＨ１用ＡＮＤゲート１３０３の出力信号及びＳＨ２用ＡＮＤゲート１３０４の出力信号を受けて、制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ１＿１を出力する。ＳＲラッチ回路１３０６は、セット端子（Ｓ）への制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿１の入力と、リセット端子（Ｒ）への制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ１＿１の入力とを受け、出力端子（Ｑ）から制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿１を出力する。この制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿１が、選択回路１３０１（Ｈ１，Ｖ１，１）の出力信号である。ＳＲラッチ回路１３０６は、光電変換部ＰＤのリセット状態及び露光状態を保持するために用いられる。

次に、本実施形態による光電変換装置の駆動方法について、図１６乃至図１８を用いて説明する。図１６乃至図１８は、本実施形態による光電変換装置の駆動例を示すタイミングチャートである。

図１６及び図１７は、選択回路ブロック３０２＿Ｈ１の動作を示すタイミングチャートである。図１６には、画素ブロック行Ｖ１の動作のみを記載している。図１７には、画素ブロック行Ｖ２の動作のみを記載している。水平同期信号ＨＤは、１行分の動作の開始タイミングを知らせる信号である。なお、図１６及び図１７において、時間軸は共通である。

はじめに、画素ブロック行Ｖ１の動作について、図１６を用いて説明する。
まず、時刻ｔ９において、１行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿１がＨレベルに制御される。続く、時刻ｔ１０において、２行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿２がＨレベルに制御される。続く時刻ｔ１１において、３行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿３がＨレベルに制御される。これにより、画素ブロック行Ｖ１に配された選択回路１３０１において、ＳＲラッチ回路１３０６がセットされ、制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿１，ＰＴＸ＿Ｈ１＿Ｖ１＿２，ＰＴＸ＿Ｈ１＿Ｖ１＿３が、それぞれＨレベルになる。すなわち、時刻ｔ９、時刻ｔ１０、時刻ｔ１１は、それぞれ、１行目、２行目、３行目に属する画素Ｐの光電変換部ＰＤのリセット期間の開始のタイミングとなる。

次いで、時刻ｔ１１において、１行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１がＨレベルに制御される。続く時刻ｔ１２において、２行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿２がＨレベルに制御される。続く時刻ｔ１３において、３行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿３がＨレベルに制御される。制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１，ＰＴＸ＿ＳＨ１＿Ｖ１＿２，ＰＴＸ＿ＳＨ１＿Ｖ１＿３は、１回目のシャッタ動作（ＳＨ１）に対応する。

制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１，ＰＴＸ＿ＳＨ１＿Ｖ１＿２，ＰＴＸ＿ＳＨ１＿Ｖ１＿３がＨレベルになるタイミングにおいて、制御信号ＰＴＨＲ＿ＳＨ１＿Ｈ１はＨレベルになっている。これは、制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１，ＰＴＸ＿ＳＨ１＿Ｖ１＿２，ＰＴＸ＿ＳＨ１＿Ｖ１＿３が総て有効になることを示している。これにより、時刻ｔ１１において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ１＿１がＨレベルとなり、時刻ｔ１２において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ１＿２がＨレベルとなり、時刻ｔ１３において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ１＿３がＨレベルとなる。

選択回路１３０１ではＳＲラッチ回路１３０６がリセットされ、制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿１，ＰＴＸ＿Ｈ１＿Ｖ１＿２，ＰＴＸ＿Ｈ１＿Ｖ１＿３は、総てＬレベルとなる。すなわち、時刻ｔ１１、時刻ｔ１２、時刻ｔ１３は、それぞれ、１行目、２行目、３行目に属する画素Ｐの光電変換部ＰＤにおいて、リセット期間の終了タイミングであるとともに、露光期間の開始のタイミングとなる。なお、「ＳＨ１」が有効となっているため、この露光期間は、露光時間が相対的に長い長秒露光の露光期間となる。

次いで、時刻ｔ１４において、１行目の画素行に対する制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１がＨレベルに制御される。続く時刻ｔ１５において、２行目の画素行に対する制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿２がＨレベルに制御される。続く時刻ｔ１６において、３行目の画素行に対する制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿３がＨレベルに制御される。制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１，ＰＴＸ＿ＳＨ２＿Ｖ１＿２，ＰＴＸ＿ＳＨ２＿Ｖ１＿３は、２回目のシャッタ動作（ＳＨ２）に対応する。

制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１，ＰＴＸ＿ＳＨ２＿Ｖ１＿２，ＰＴＸ＿ＳＨ２＿Ｖ１＿３がＨレベルになるタイミングにおいて、制御信号ＰＴＨＲ＿ＳＨ２＿Ｈ１はＬレベルになっている。これは、制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１，ＰＴＸ＿ＳＨ２＿Ｖ１＿２，ＰＴＸ＿ＳＨ２＿Ｖ１＿３が総て無効になることを示している。これにより、時刻ｔ１４において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ１＿１はＬレベルのままである。また、時刻ｔ１５において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ１＿２はＬレベルのままである。また、時刻ｔ１６において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ１＿３はＬレベルのままである。

次いで、時刻ｔ２０において、１行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿１がＨレベルに制御される。続く、時刻ｔ２１において、２行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿２がＨレベルに制御される。続く時刻ｔ２２において、３行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿３がＨレベルに制御される。これは光電変換部ＰＤに蓄積された電荷を読み出すリード動作を示しており、これらの動作をもって各行の露光期間が終了する。

次いで、時刻ｔ２２において、１行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１がＨレベルに制御される。続く時刻ｔ２３において、２行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿２がＨレベルに制御される。続く時刻ｔ２４において、３行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿３がＨレベルに制御される。これにより、制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿１，ＰＴＸ＿Ｈ１＿Ｖ１＿２，ＰＴＸ＿Ｈ１＿Ｖ１＿３は、総てＬレベルとなる。すなわち、時刻ｔ２２、時刻ｔ２３、時刻ｔ２４は、それぞれ、１行目、２行目、３行目に属する画素Ｐの光電変換部ＰＤにおいて、次の露光期間の開始のタイミングとなる。

次に、画素ブロック行Ｖ２の動作について、図１７を用いて説明する。
まず、時刻ｔ１２において、１行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ２＿１がＨレベルに制御される。続く、時刻ｔ１３において、２行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ２＿２がＨレベルに制御される。続く時刻ｔ１４において、３行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ２＿３がＨレベルに制御される。これにより、画素ブロック行Ｖ２に配された選択回路１３０１において、ＳＲラッチ回路１３０６がセットされ、制御信号ＰＴＸ＿Ｈ１＿Ｖ２＿１，ＰＴＸ＿Ｈ１＿Ｖ２＿２，ＰＴＸ＿Ｈ１＿Ｖ２＿３が、それぞれＨレベルとなる。すなわち、時刻ｔ１２、時刻ｔ１３、時刻ｔ１４は、それぞれ、１行目、２行目、３行目に属する画素Ｐの光電変換部ＰＤのリセット期間の開始のタイミングとなる。

次いで、時刻ｔ１４において、１行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ２＿１がＨレベルに制御される。続く時刻ｔ１５において、２行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ２＿２がＨレベルに制御される。続く時刻ｔ１６において、３行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ２＿３がＨレベルに制御される。制御信号ＰＴＸ＿ＳＨ１＿Ｖ２＿１，ＰＴＸ＿ＳＨ１＿Ｖ２＿２，ＰＴＸ＿ＳＨ１＿Ｖ２＿３は、１回目のシャッタ動作（ＳＨ１）に対応する。制御信号ＰＴＸ＿ＳＨ１＿Ｖ２＿１，ＰＴＸ＿ＳＨ１＿Ｖ２＿２，ＰＴＸ＿ＳＨ１＿Ｖ２＿３がＨレベルになるタイミングにおいて、制御信号ＰＴＨＲ＿ＳＨ１＿Ｈ１はＬレベルになっている。これは、制御信号ＰＴＸ＿ＳＨ１＿Ｖ２＿１，ＰＴＸ＿ＳＨ１＿Ｖ２＿２，ＰＴＸ＿ＳＨ１＿Ｖ２＿３が総て無効になることを示している。

これにより、時刻ｔ１４において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ２＿１はＬレベルのままである。また、時刻ｔ１５において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ２＿２はＬレベルのままである。また、時刻ｔ１６において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ２＿３はＬレベルのままである。

次いで、時刻ｔ１７において、１行目の画素行に対する制御信号ＰＴＸ＿ＳＨ２＿Ｖ２＿１がＨレベルに制御される。続く時刻ｔ１８において、２行目の画素行に対する制御信号ＰＴＸ＿ＳＨ２＿Ｖ２＿２がＨレベルに制御される。続く時刻ｔ１９において、３行目の画素行に対する制御信号ＰＴＸ＿ＳＨ２＿Ｖ２＿３がＨレベルに制御される。制御信号ＰＴＸ＿ＳＨ２＿Ｖ２＿１，ＰＴＸ＿ＳＨ２＿Ｖ２＿２，ＰＴＸ＿ＳＨ２＿Ｖ２＿３は、２回目のシャッタ動作（ＳＨ２）に対応する。制御信号ＰＴＸ＿ＳＨ２＿Ｖ２＿１，ＰＴＸ＿ＳＨ２＿Ｖ２＿２，ＰＴＸ＿ＳＨ２＿Ｖ２＿３がＨレベルになるタイミングにおいて、制御信号ＰＴＨＲ＿ＳＨ２＿Ｈ１はＨレベルになっている。これは、制御信号ＰＴＸ＿ＳＨ２＿Ｖ２＿１，ＰＴＸ＿ＳＨ２＿Ｖ２＿２，ＰＴＸ＿ＳＨ２＿Ｖ２＿３が総て有効になることを示している。

これにより、時刻ｔ１７において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ２＿１がＨレベルとなり、時刻ｔ１８において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ２＿２がＨレベルとなり、時刻ｔ１９において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ２＿３がＨレベルとなる。選択回路１３０１ではＳＲラッチ回路１３０６がリセットされ、制御信号ＰＴＸ＿Ｈ１＿Ｖ２＿１，ＰＴＸ＿Ｈ１＿Ｖ２＿２，ＰＴＸ＿Ｈ１＿Ｖ２＿３は、総てＬレベルとなる。すなわち、時刻ｔ１７、時刻ｔ１８、時刻ｔ１９は、それぞれ、１行目、２行目、３行目に属する画素Ｐの光電変換部ＰＤにおいて、リセット期間の終了タイミングであるとともに、露光期間の開始のタイミングとなる。なお、「ＳＨ２」が有効となっているため、この露光期間は、露光時間が相対的に短い短秒露光の露光期間となる。

次いで、時刻ｔ２３において、１行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ２＿１がＨレベルに制御される。続く、時刻ｔ２４において、２行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ２＿２がＨレベルに制御される。続く時刻ｔ２５において、３行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ２＿３がＨレベルに制御される。これは光電変換部ＰＤに蓄積された電荷を読み出すリード動作を示しており、これらの動作をもって各行の露光期間が終了する。

図１８は、選択回路ブロック３０２＿Ｈ２の動作を示すタイミングチャートである。図１８には、画素ブロック行Ｖ１の動作のみを記載している。なお、図１６乃至図１８において、時間軸は共通である。

まず、時刻ｔ９において、１行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿１がＨレベルに制御される。続く、時刻ｔ１０において、２行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿２がＨレベルに制御される。続く時刻ｔ１１において、３行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿３がＨレベルに制御される。これにより、画素ブロック行Ｖ１に配された選択回路１３０１において、ＳＲラッチ回路１３０６がセットされ、制御信号ＰＴＸ＿Ｈ２＿Ｖ１＿１，ＰＴＸ＿Ｈ２＿Ｖ１＿２，ＰＴＸ＿Ｈ２＿Ｖ１＿３が、それぞれＨレベルとなる。すなわち、時刻ｔ９、時刻ｔ１０、時刻ｔ１１は、それぞれ、１行目、２行目、３行目に属する画素Ｐの光電変換部ＰＤのリセット期間の開始のタイミングとなる。この動作は画素ブロック列Ｈ１と同様である。

次いで、時刻ｔ１１において、１行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１がＨレベルに制御される。続く時刻ｔ１２において、２行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿２がＨレベルに制御される。続く時刻ｔ１３において、３行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿３がＨレベルに制御される。制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１，ＰＴＸ＿ＳＨ１＿Ｖ１＿２，ＰＴＸ＿ＳＨ１＿Ｖ１＿３は、１回目のシャッタ動作（ＳＨ１）に対応する。

制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１，ＰＴＸ＿ＳＨ１＿Ｖ１＿２，ＰＴＸ＿ＳＨ１＿Ｖ１＿３がＨレベルになるタイミングにおいて、制御信号ＰＴＨＲ＿ＳＨ１＿Ｈ２はＬレベルになっている。これは、制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１，ＰＴＸ＿ＳＨ１＿Ｖ１＿２，ＰＴＸ＿ＳＨ１＿Ｖ１＿３が総て無効になることを示している。これにより、時刻ｔ１１において制御信号ＰＴＸ＿ＳＨ＿Ｈ２＿Ｖ１＿１はＬレベルのままである。また、時刻ｔ１２において制御信号ＰＴＸ＿ＳＨ＿Ｈ２＿Ｖ１＿２はＬレベルのままである。また、時刻ｔ１３において制御信号ＰＴＸ＿ＳＨ＿Ｈ２＿Ｖ１＿３はＬレベルのままである。

次いで、時刻ｔ１４において、１行目の画素行に対する制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１がＨレベルに制御される。続く時刻ｔ１５において、２行目の画素行に対する制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿２がＨレベルに制御される。続く時刻ｔ１６において、３行目の画素行に対する制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿３がＨレベルに制御される。制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１，ＰＴＸ＿ＳＨ２＿Ｖ１＿２，ＰＴＸ＿ＳＨ２＿Ｖ１＿３は、２回目のシャッタ動作（ＳＨ２）に対応する。

制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１，ＰＴＸ＿ＳＨ２＿Ｖ１＿２，ＰＴＸ＿ＳＨ２＿Ｖ１＿３がＨレベルになるタイミングにおいて、制御信号ＰＴＨＲ＿ＳＨ２＿Ｈ２はＨレベルになっている。これは、制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１，ＰＴＸ＿ＳＨ２＿Ｖ１＿２，ＰＴＸ＿ＳＨ２＿Ｖ１＿３が総て有効になることを示している。これにより、時刻ｔ１４において制御信号ＰＴＸ＿ＳＨ＿Ｈ２＿Ｖ１＿１がＨレベルとなり、時刻ｔ１５において制御信号ＰＴＸ＿ＳＨ＿Ｈ２＿Ｖ１＿２がＨレベルとなり、時刻ｔ１６において制御信号ＰＴＸ＿ＳＨ＿Ｈ２＿Ｖ１＿３がＨレベルとなる。

選択回路１３０１ではＳＲラッチ回路１３０６がリセットされ、制御信号ＰＴＸ＿Ｈ２＿Ｖ１＿１，ＰＴＸ＿Ｈ２＿Ｖ１＿２，ＰＴＸ＿Ｈ２＿Ｖ１＿３は、総てＬレベルとなる。すなわち、時刻ｔ１４、時刻ｔ１５、時刻ｔ１６は、それぞれ、１行目、２行目、３行目に属する画素Ｐの光電変換部ＰＤにおいて、リセット期間の終了タイミングであるとともに、露光期間の開始のタイミングとなる。なお、「ＳＨ２」が有効となっているため、この露光期間は、短秒露光の露光期間となる。

次いで、時刻ｔ２０において、１行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿１がＨレベルに制御される。続く、時刻ｔ２１において、２行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿２がＨレベルに制御される。続く時刻ｔ２２において、３行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿３がＨレベルに制御される。これは光電変換部ＰＤに蓄積された電荷を読み出すリード動作を示しており、これらの動作をもって各行の露光期間が終了する。

このように、本実施形態によれば、露光期間外に光電変換部ＰＤがリセット状態で保持されているため、「ＲＳＴ」が断続的に入る場合と比較して、電荷漏れ出しに対する抑制効果が高い。すなわち、第１乃至第３実施形態では、「ＲＳＴ」から「ＳＨ」までの期間に強度の高い光が入射し、光電変換部ＰＤから電荷が漏れ出す可能性があるが、本実施形態ではその虞はない。また、「ＲＳＴ」が断続的に入る動作では、特許文献１の場合のように、電荷漏れ出し抑制に十分な「ＲＳＴ」の回数を算出する必要があるが、本実施形態ではその必要がない。また、画素制御部１０２内にラッチ回路を持つことで、光電変換部ＰＤのリセット状態を保持する動作を論理回路で実現することができる。これにより、アナログ回路で露光期間の制御を行う場合と比較して回路設計が容易であり、また、回路動作にアナログノイズが入ることがないため、露光期間のばらつきを抑制することができる。

［第５実施形態］
本発明の第５実施形態による光電変換装置及びその駆動方法について、図１９乃至図２３を用いて説明する。第１乃至第４実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

本実施形態は、光電変換部ＰＤから電荷を読み出す動作（リード動作）の際に、制御信号ＰＴＸを、Ｈレベル、Ｌレベル、Ｈレベルの順に制御する動作を行う点で、第４実施形態とは異なっている。また、その動作を実現するために、選択回路ブロック３０２をＳＲラッチ回路及びＤフリップフロップ回路を用いて構成している点で、第４実施形態とは異なっている。

図１９は、本実施形態による光電変換装置における画素制御部１０２の構成例を示すブロック図である。本実施形態による光電変換装置における画素制御部１０２の全体構成は、図１９に示すように、総ての選択回路１３０１に制御信号ＰＬＡＴ＿Ｄが共通に入力されているほかは、第４実施形態による光電変換装置における画素制御部１０２と同様である。

図２０は、本実施形態による光電変換装置における選択回路１３０１の構成例を示す回路図である。図２０には、選択回路１３０１（ＨＬ，ＶＭ，Ｎ）の一例として、選択回路１３０１（Ｈ１，Ｖ１，１）の構成例を示している。

選択回路１３０１（Ｈ１，Ｖ１，１）は、例えば、ＳＨ１用ＡＮＤゲート１５０２と、ＳＨ２用ＡＮＤゲート１５０３と、ＳＨ用ＯＲゲート１５０４と、ＳＲラッチ回路１５０５と、Ｄラッチ回路１５０６と、出力用ＯＲゲート１５０７と、を有する。ＳＲラッチ回路１５０５は、ＳＲフリップフロップにより構成されるラッチ回路である。Ｄラッチ回路１５０６は、Ｄフリップフロップにより構成されるラッチ回路である。

ＳＨ１用ＡＮＤゲート１５０２には、制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１と、制御信号ＰＴＨＲ＿ＳＨ１＿Ｈ１と、が入力される。つまり、制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１は、制御信号ＰＴＨＲ＿ＳＨ１＿Ｈ１がＨレベルの場合のみ、後段のＳＨ用ＯＲゲート１５０４へと出力される。同様に、ＳＨ２用ＡＮＤゲート１５０３には、制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１と、制御信号ＰＴＨＲ＿ＳＨ２＿Ｈ１と、が入力される。つまり、制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１は、制御信号ＰＴＨＲ＿ＳＨ２＿Ｈ１がＨレベルの場合のみ、後段のＳＨ用ＯＲゲート１５０４へと出力される。なお、制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１，ＰＴＸ＿ＳＨ２＿Ｖ１＿１の通過／非通過の選択は、シャッタ動作の有効／無効の選択と対応している。ＳＨ用ＯＲゲート１５０４は、ＳＨ１用ＡＮＤゲート１５０２の出力信号及びＳＨ２用ＡＮＤゲート１５０３の出力信号を受けて、制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ１＿１を出力する。

ＳＲラッチ回路１５０５は、セット端子（Ｓ）への制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿１の入力と、リセット端子（Ｒ）への制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ１＿１の入力とを受け、出力端子（Ｑ）から制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ１＿１を出力する。Ｄラッチ回路１５０６は、データ端子（Ｄ）への制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ１＿１の入力と、クロック端子への制御信号ＰＬＡＴ＿Ｄの入力とを受けて、出力端子（Ｑ）から制御信号ＰＴＸ＿ＤＱ＿Ｈ１＿Ｖ１＿１を出力する。出力用ＯＲゲート１５０７は、制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿１と、制御信号ＰＴＸ＿ＤＱ＿Ｈ１＿Ｖ１＿１との入力を受けて、制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿１を出力する。この制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿１が、選択回路１３０１（Ｈ１，Ｖ１，１）の出力信号である。

ＳＲラッチ回路１５０５は、光電変換部ＰＤのリセット状態及び露光状態を保持するために用いられる。また、Ｄラッチ回路１５０６は、リセット状態及び露光状態の開始／終了タイミングを制御するために用いられる。

このように、本実施形態による光電変換装置における選択回路１３０１は、対応する画素ブロックの行に属する画素の転送トランジスタに供給される制御信号を生成するための少なくとも２つの信号レベル保持部を有する。

２つの信号レベル保持部のうち、前段に配された信号レベル保持部は、リードタイミングを示す制御信号の立ち上がりから、有効なリセットタイミングを示す制御信号の立ち上がりまでの期間の間、出力信号のレベルをＨレベルに保持する。この前段の信号レベル保持部は、図２０の選択回路１３０１におけるＳＲラッチ回路１５０５に対応する。

２つの信号レベル保持部のうち後段に配された信号レベル保持部は、前段の信号レベル保持部の出力信号及び光電変換部のリセット期間の開始のタイミングを示すタイミング制御信号（制御信号ＰＬＡＴ＿Ｄ）に応じて、出力信号のレベルをＨレベルに保持する。この後段の信号レベル保持部は、図２０の選択回路１３０１におけるＤラッチ回路１５０６に対応する。タイミング制御信号は、総ての選択回路１３０１に共通に入力される信号である。

次に、本実施形態による光電変換装置の駆動方法について、図２１乃至図２３を用いて説明する。図２１乃至図２３は、本実施形態による光電変換装置の動作例を示すタイミングチャートである。

図２１及び図２２は、選択回路ブロック３０２＿Ｈ１の動作を示すタイミングチャートである。図２１には、画素ブロック行Ｖ１の動作のみを記載している。図２２には、画素ブロック行Ｖ２の動作のみを記載している。なお、図２１及び図２２において、時間軸は共通である。

はじめに、画素ブロック行Ｖ１の動作について、図２１を用いて説明する。
まず、時刻ｔ２７から時刻ｔ２７’の期間において、１行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿１がＨレベルに制御される。これにより、選択回路１３０１（Ｈ１，Ｖ１，１）では、制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿１がＨレベルになると同時にＳＲラッチ回路１５０５がセットされ、制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ１＿１がＨレベルとなる。

次いで、時刻ｔ２８において、制御信号ＰＬＡＴ＿ＤがＨレベルになることで、Ｄラッチ回路１５０６は、Ｈレベルの制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ１＿１を受け、Ｈレベルの制御信号ＰＴＸ＿ＤＱ＿Ｈ１＿Ｖ１＿１を出力する。これにより、出力用ＯＲゲート１５０７の出力信号である制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿１がＨレベルとなる。

なお、時刻ｔ２８よりも前の時刻ｔ２７’の時点において制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿１はＬレベルに戻っているため、時刻ｔ２７’から時刻ｔ２８までの期間において制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿１はＬレベルに戻っている。したがって、１行目に属する画素Ｐにおける光電変換部ＰＤのリセット期間の開始タイミングは、制御信号ＰＬＡＴ＿ＤがＨレベルになった時刻ｔ２８となる。このタイミングの前後関係（１水平期間内で見たときに制御信号ＰＬＡＴ＿ＤがＨレベルとなる前に制御信号ＰＴＸ＿ＲＥＡＤがＬレベルになっているという前後関係）は、以後の総ての選択回路１３０１の動作において同様である。

次いで、時刻ｔ２９において、２行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿２がＨレベルに制御される。これにより、選択回路１３０１（Ｈ１，Ｖ１，２）では、制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿２がＨレベルになると同時にＳＲラッチ回路１５０５がセットされ、制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ１＿２がＨレベルとなる。

次いで、時刻ｔ３０において、制御信号ＰＬＡＴ＿ＤがＨレベルになることで、Ｄラッチ回路１５０６は、Ｈレベルの制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ１＿２を受け、Ｈレベルの制御信号ＰＴＸ＿ＤＱ＿Ｈ１＿Ｖ１＿２を出力する。これにより、出力用ＯＲゲート１５０７の出力信号である制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿２がＨレベルとなる。時刻ｔ３０が、２行目に属する画素Ｐにおける光電変換部ＰＤのリセット期間の開始タイミングとなる。

次いで、時刻ｔ３１において、３行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿３がＨレベルに制御される。これにより、選択回路１３０１（Ｈ１，Ｖ１，３）では、制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿３がＨレベルになると同時にＳＲラッチ回路１５０５がセットされ、制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ１＿３がＨレベルとなる。

次いで、時刻ｔ３２において、制御信号ＰＬＡＴ＿ＤがＨレベルになることで、Ｄラッチ回路１５０６は、Ｈレベルの制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ１＿３を受け、Ｈレベルの制御信号ＰＴＸ＿ＤＱ＿Ｈ１＿Ｖ１＿３を出力する。これにより、出力用ＯＲゲート１５０７の出力信号である制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿３がＨレベルとなる。時刻ｔ３２が、２行目に属する画素Ｐにおける光電変換部ＰＤのリセット期間の開始タイミングとなる。

次いで、時刻ｔ３１において、１行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１がＨレベルに制御される。制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１は、１回目のシャッタ動作（ＳＨ１）に対応する。制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１がＨレベルになるタイミングにおいて、制御信号ＰＴＨＲ＿ＳＨ１＿Ｈ１はＨレベルになっている。これは、制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１が有効になることを示している。これにより、時刻ｔ３１において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ１＿１がＨレベルとなる。選択回路１３０１ではＳＲラッチ回路１５０５がリセットされ、制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ１＿１はＬレベルとなる。

次いで、時刻ｔ３２において、制御信号ＰＬＡＴ＿ＤがＨレベルになることで、Ｄラッチ回路１５０６は、Ｌレベルの制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ１＿１を受け、Ｌレベルの制御信号ＰＴＸ＿ＤＱ＿Ｈ１＿Ｖ１＿１を出力する。これにより、出力用ＯＲゲート１５０７の出力信号である制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿１がＬレベルとなる。すなわち、時刻ｔ３２は、１行目に属する画素Ｐの光電変換部ＰＤにおいて、リセット期間の終了タイミングであるとともに、露光期間の開始のタイミングとなる。

次いで、時刻ｔ３３において、２行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿２がＨレベルに制御される。制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿２は、１回目のシャッタ動作（ＳＨ１）に対応する。制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿２がＨレベルになるタイミングにおいて、制御信号ＰＴＨＲ＿ＳＨ１＿Ｈ１はＨレベルになっている。これは、制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿２が有効になることを示している。これにより、時刻ｔ３３において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ１＿２がＨレベルとなる。選択回路１３０１ではＳＲラッチ回路１５０５がリセットされ、制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ１＿２はＬレベルとなる。

次いで、時刻ｔ３４において、制御信号ＰＬＡＴ＿ＤがＨレベルになることで、Ｄラッチ回路１５０６は、Ｌレベルの制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ１＿２を受け、Ｌレベルの制御信号ＰＴＸ＿ＤＱ＿Ｈ１＿Ｖ１＿２を出力する。これにより、出力用ＯＲゲート１５０７の出力信号である制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿２がＬレベルとなる。すなわち、時刻ｔ３４は、２行目に属する画素Ｐの光電変換部ＰＤにおいて、リセット期間の終了タイミングであるとともに、露光期間の開始のタイミングとなる。

次いで、時刻ｔ３５において、３行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿３がＨレベルに制御される。制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿３は、１回目のシャッタ動作（ＳＨ１）に対応する。制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿３がＨレベルになるタイミングにおいて、制御信号ＰＴＨＲ＿ＳＨ１＿Ｈ１はＨレベルになっている。これは、制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿３が有効になることを示している。これにより、時刻ｔ３５において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ１＿３がＨレベルとなる。選択回路１３０１ではＳＲラッチ回路１５０５がリセットされ、制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ１＿３はＬレベルとなる。

次いで、時刻ｔ３６において、制御信号ＰＬＡＴ＿ＤがＨレベルになることで、Ｄラッチ回路１５０６は、Ｌレベルの制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ１＿３を受け、Ｌレベルの制御信号ＰＴＸ＿ＤＱ＿Ｈ１＿Ｖ１＿３を出力する。これにより、出力用ＯＲゲート１５０７の出力信号である制御信号ＰＴＸ＿Ｈ１＿Ｖ１＿３がＬレベルとなる。すなわち、時刻ｔ３６は、３行目に属する画素Ｐの光電変換部ＰＤにおいて、リセット期間の終了タイミングであるとともに、露光期間の開始のタイミングとなる。

次いで、時刻ｔ３７において、１行目の画素行に対する制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１がＨレベルに制御される。続く時刻ｔ３９において、２行目の画素行に対する制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿２がＨレベルに制御される。続く時刻ｔ４１において、３行目の画素行に対する制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿３がＨレベルに制御される。制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１，ＰＴＸ＿ＳＨ２＿Ｖ１＿２，ＰＴＸ＿ＳＨ２＿Ｖ１＿３は、２回目のシャッタ動作（ＳＨ２）に対応する。

制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１，ＰＴＸ＿ＳＨ２＿Ｖ１＿２，ＰＴＸ＿ＳＨ２＿Ｖ１＿３がＨレベルになるタイミングにおいて、制御信号ＰＴＨＲ＿ＳＨ２＿Ｈ１はＬレベルになっている。これは、制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１，ＰＴＸ＿ＳＨ２＿Ｖ１＿２，ＰＴＸ＿ＳＨ２＿Ｖ１＿３が無効になることを示している。これにより、時刻ｔ３７において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ１＿１はＬレベルのままである。また、時刻ｔ３９において、制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ１＿２はＬレベルのままである。また、時刻ｔ４１において、制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ１＿３はＬレベルのままである。なお、「ＳＨ１」が有効となっており、「ＳＨ２」が無効となっているため、この露光期間は、長秒露光の露光期間となる。

続く時刻ｔ４９，ｔ５０，ｔ５１，ｔ５２，ｔ５３，ｔ５４では、時刻ｔ２７，ｔ２８，ｔ２９，ｔ３０，ｔ３１，ｔ３２における動作と同様の動作を行う。この動作により、制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿１，ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿２，ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿３は、それぞれ、Ｈレベル、Ｌレベル、Ｈレベルの順に遷移する。この動作は、光電変換部ＰＤに蓄積された電荷を読み出すリード動作である。このリード動作をもって、各行の露光期間が終了する。

また、時刻ｔ５３，ｔ５４，ｔ５５，ｔ５６，ｔ５７，ｔ５８，ｔ５９，ｔ６０における動作も、時刻ｔ３１，ｔ３２，ｔ３３，ｔ３４，ｔ３５，ｔ３６，ｔ３７，ｔ３８における動作と同様である。

次に、画素ブロック行Ｖ２の動作について、図２２を用いて説明する。
まず、時刻ｔ３３において、１行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ２＿１がＨレベルに制御される。これにより、選択回路１３０１（Ｈ１，Ｖ２，１）では、制御信号ＰＴＸ＿Ｈ１＿Ｖ２＿１がＨレベルになると同時にＳＲラッチ回路１５０５がセットされ、制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ２＿１がＨレベルとなる。

次いで、時刻ｔ３４において、制御信号ＰＬＡＴ＿ＤがＨレベルになることで、Ｄラッチ回路１５０６は、Ｈレベルの制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ２＿１を受け、Ｈレベルの制御信号ＰＴＸ＿ＤＱ＿Ｈ１＿Ｖ２＿１を出力する。これにより、出力用ＯＲゲート１５０７の出力信号である制御信号ＰＴＸ＿Ｈ１＿Ｖ２＿１がＨレベルとなる。時刻ｔ３４が、１行目に属する画素Ｐにおける光電変換部ＰＤのリセット期間の開始タイミングとなる。

次いで、時刻ｔ３５において、２行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ２＿２がＨレベルに制御される。これにより、選択回路１３０１（Ｈ１，Ｖ２，２）では、制御信号ＰＴＸ＿Ｈ１＿Ｖ２＿２がＨレベルになると同時にＳＲラッチ回路１５０５がセットされ、制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ２＿２がＨレベルとなる。

次いで、時刻ｔ３６において、制御信号ＰＬＡＴ＿ＤがＨレベルになることで、Ｄラッチ回路１５０６は、Ｈレベルの制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ２＿２を受け、Ｈレベルの制御信号ＰＴＸ＿ＤＱ＿Ｈ１＿Ｖ２＿２を出力する。これにより、出力用ＯＲゲート１５０７の出力信号である制御信号ＰＴＸ＿Ｈ１＿Ｖ２＿２がＨレベルとなる。時刻ｔ３６が、２行目に属する画素Ｐにおける光電変換部ＰＤのリセット期間の開始タイミングとなる。

次いで、時刻ｔ３７において、３行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ２＿３がＨレベルに制御される。これにより、選択回路１３０１（Ｈ１，Ｖ２，３）では、制御信号ＰＴＸ＿Ｈ１＿Ｖ２＿３がＨレベルになると同時にＳＲラッチ回路１５０５がセットされ、制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ２＿３がＨレベルとなる。

次いで、時刻ｔ３８において、制御信号ＰＬＡＴ＿ＤがＨレベルになることで、Ｄラッチ回路１５０６は、Ｈレベルの制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ２＿３を受け、Ｈレベルの制御信号ＰＴＸ＿ＤＱ＿Ｈ１＿Ｖ２＿３を出力する。これにより、出力用ＯＲゲート１５０７の出力信号である制御信号ＰＴＸ＿Ｈ１＿Ｖ２＿３がＨレベルとなる。時刻ｔ３８が、３行目に属する画素Ｐにおける光電変換部ＰＤのリセット期間の開始タイミングとなる。

次いで、時刻ｔ３７において、１行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ２＿１がＨレベルに制御される。続く時刻ｔ３９において、２行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ２＿２がＨレベルに制御される。続く時刻ｔ４１において、３行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ２＿３がＨレベルに制御される。制御信号ＰＴＸ＿ＳＨ１＿Ｖ２＿１，ＰＴＸ＿ＳＨ１＿Ｖ２＿２，ＰＴＸ＿ＳＨ１＿Ｖ２＿３は、１回目のシャッタ動作（ＳＨ１）に対応する。

制御信号ＰＴＸ＿ＳＨ１＿Ｖ２＿１，ＰＴＸ＿ＳＨ１＿Ｖ２＿２，ＰＴＸ＿ＳＨ１＿Ｖ２＿３がＨレベルになるタイミングにおいて、制御信号ＰＴＨＲ＿ＳＨ１＿Ｈ１はＬレベルになっている。これは、制御信号ＰＴＸ＿ＳＨ１＿Ｖ２＿１，ＰＴＸ＿ＳＨ１＿Ｖ２＿２，ＰＴＸ＿ＳＨ１＿Ｖ２＿３が無効になることを示している。これにより、時刻ｔ３７において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ２＿１はＬレベルのままである。また、時刻ｔ３９において、制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ２＿２はＬレベルのままである。また、時刻ｔ４１において、制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ２＿３はＬレベルのままである。

次いで、時刻ｔ４３において、１行目の画素行に対する制御信号ＰＴＸ＿ＳＨ２＿Ｖ２＿１がＨレベルに制御される。制御信号ＰＴＸ＿ＳＨ２＿Ｖ２＿１は、２回目のシャッタ動作（ＳＨ２）に対応する。制御信号ＰＴＸ＿ＳＨ２＿Ｖ２＿１がＨレベルになるタイミングにおいて、制御信号ＰＴＨＲ＿ＳＨ２＿Ｈ１はＨレベルになっている。これは、制御信号ＰＴＸ＿ＳＨ２＿Ｖ２＿１が有効になることを示している。これにより、時刻ｔ４３において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ２＿１がＨレベルとなる。選択回路１３０１ではＳＲラッチ回路１５０５がリセットされ、制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ２＿１はＬレベルとなる。

次いで、時刻ｔ４４において、制御信号ＰＬＡＴ＿ＤがＨレベルになることで、Ｄラッチ回路１５０６は、Ｌレベルの制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ２＿１を受け、Ｌレベルの制御信号ＰＴＸ＿ＤＱ＿Ｈ１＿Ｖ２＿１を出力する。これにより、出力用ＯＲゲート１５０７の出力信号である制御信号ＰＴＸ＿Ｈ１＿Ｖ２＿１がＬレベルとなる。すなわち、時刻ｔ４４は、１行目に属する画素Ｐの光電変換部ＰＤにおいて、リセット期間の終了タイミングであるとともに、露光期間の開始のタイミングとなる。なお、「ＳＨ２」が有効となっているため、この露光期間は、短秒露光の露光期間となる。

次いで、時刻ｔ４５において、２行目の画素行に対する制御信号ＰＴＸ＿ＳＨ２＿Ｖ２＿２がＨレベルに制御される。制御信号ＰＴＸ＿ＳＨ２＿Ｖ２＿２は、２回目のシャッタ動作（ＳＨ２）に対応する。制御信号ＰＴＸ＿ＳＨ２＿Ｖ２＿２がＨレベルになるタイミングにおいて、制御信号ＰＴＨＲ＿ＳＨ２＿Ｈ１はＨレベルになっている。これは、制御信号ＰＴＸ＿ＳＨ２＿Ｖ２＿２が有効になることを示している。これにより、時刻ｔ４５において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ２＿２がＨレベルとなる。選択回路１３０１ではＳＲラッチ回路１５０５がリセットされ、制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ２＿２はＬレベルとなる。

次いで、時刻ｔ４６において、制御信号ＰＬＡＴ＿ＤがＨレベルになることで、Ｄラッチ回路１５０６は、Ｌレベルの制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ２＿２を受け、Ｌレベルの制御信号ＰＴＸ＿ＤＱ＿Ｈ１＿Ｖ２＿２を出力する。これにより、出力用ＯＲゲート１５０７の出力信号である制御信号ＰＴＸ＿Ｈ１＿Ｖ２＿２がＬレベルとなる。すなわち、時刻ｔ４６は、２行目に属する画素Ｐの光電変換部ＰＤにおいて、リセット期間の終了タイミングであるとともに、露光期間の開始のタイミングとなる。なお、「ＳＨ２」が有効となっているため、この露光期間は、短秒露光の露光期間となる。

次いで、時刻ｔ４７において、３行目の画素行に対する制御信号ＰＴＸ＿ＳＨ２＿Ｖ２＿３がＨレベルに制御される。制御信号ＰＴＸ＿ＳＨ２＿Ｖ２＿３は、２回目のシャッタ動作（ＳＨ２）に対応する。制御信号ＰＴＸ＿ＳＨ２＿Ｖ２＿３がＨレベルになるタイミングにおいて、制御信号ＰＴＨＲ＿ＳＨ２＿Ｈ１はＨレベルになっている。これは、制御信号ＰＴＸ＿ＳＨ２＿Ｖ２＿３が有効になることを示している。これにより、時刻ｔ４７において制御信号ＰＴＸ＿ＳＨ＿Ｈ１＿Ｖ２＿３がＨレベルとなる。選択回路１３０１ではＳＲラッチ回路１５０５がリセットされ、制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ２＿３はＬレベルとなる。

次いで、時刻ｔ４８において、制御信号ＰＬＡＴ＿ＤがＨレベルになることで、Ｄラッチ回路１５０６は、Ｌレベルの制御信号ＰＴＸ＿ＳＲＱ＿Ｈ１＿Ｖ２＿３を受け、Ｌレベルの制御信号ＰＴＸ＿ＤＱ＿Ｈ１＿Ｖ２＿３を出力する。これにより、出力用ＯＲゲート１５０７の出力信号である制御信号ＰＴＸ＿Ｈ１＿Ｖ２＿３がＬレベルとなる。すなわち、時刻ｔ４８は、３行目に属する画素Ｐの光電変換部ＰＤにおいて、リセット期間の終了タイミングであるとともに、露光期間の開始のタイミングとなる。なお、「ＳＨ２」が有効となっているため、この露光期間は、短秒露光の露光期間となる。

続く時刻ｔ５５，ｔ５６，ｔ５７，ｔ５８，ｔ５９，ｔ６０では、時刻ｔ３３，ｔ３４，ｔ３５，ｔ３６，ｔ３７，ｔ３８における動作と同様の動作を行う。この動作により、制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ２＿１，ＰＴＸ＿ＲＥＡＤ＿Ｖ２＿２，ＰＴＸ＿ＲＥＡＤ＿Ｖ２＿３は、それぞれ、Ｈレベル、Ｌレベル、Ｈレベルの順に遷移する。この動作は、光電変換部ＰＤに蓄積された電荷を読み出すリード動作である。このリード動作をもって、各行の露光期間が終了する。

図２３は、選択回路ブロック３０２＿Ｈ２の動作を示すタイミングチャートである。図２３には、画素ブロック行Ｖ１の動作のみを記載している。なお、図２１乃至図２３において、時間軸は共通である。

まず、時刻ｔ２７から時刻ｔ２７’の期間において、１行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿１がＨレベルに制御される。これにより、選択回路１３０１（Ｈ２，Ｖ１，１）では、制御信号ＰＴＸ＿Ｈ２＿Ｖ１＿１がＨレベルになると同時にＳＲラッチ回路１５０５がセットされ、制御信号ＰＴＸ＿ＳＲＱ＿Ｈ２＿Ｖ１＿１がＨレベルとなる。

次いで、時刻ｔ２８において、制御信号ＰＬＡＴ＿ＤがＨレベルになることで、Ｄラッチ回路１５０６は、Ｈレベルの制御信号ＰＴＸ＿ＳＲＱ＿Ｈ２＿Ｖ１＿１を受け、Ｈレベルの制御信号ＰＴＸ＿ＤＱ＿Ｈ２＿Ｖ１＿１を出力する。これにより、出力用ＯＲゲート１５０７の出力信号である制御信号ＰＴＸ＿Ｈ２＿Ｖ１＿１がＨレベルとなる。時刻ｔ２８が、１行目に属する画素Ｐにおける光電変換部ＰＤのリセット期間の開始タイミングとなる。

次いで、時刻ｔ２９において、２行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿２がＨレベルに制御される。これにより、選択回路１３０１（Ｈ２，Ｖ１，２）では、制御信号ＰＴＸ＿Ｈ２＿Ｖ１＿２がＨレベルになると同時にＳＲラッチ回路１５０５がセットされ、制御信号ＰＴＸ＿ＳＲＱ＿Ｈ２＿Ｖ１＿２がＨレベルとなる。

次いで、時刻ｔ３０において、制御信号ＰＬＡＴ＿ＤがＨレベルになることで、Ｄラッチ回路１５０６は、Ｈレベルの制御信号ＰＴＸ＿ＳＲＱ＿Ｈ２＿Ｖ１＿２を受け、Ｈレベルの制御信号ＰＴＸ＿ＤＱ＿Ｈ２＿Ｖ１＿２を出力する。これにより、出力用ＯＲゲート１５０７の出力信号である制御信号ＰＴＸ＿Ｈ２＿Ｖ１＿２がＨレベルとなる。時刻ｔ３０が、２行目に属する画素Ｐにおける光電変換部ＰＤのリセット期間の開始タイミングとなる。

次いで、時刻ｔ３１において、３行目の画素行に対する制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿３がＨレベルに制御される。これにより、選択回路１３０１（Ｈ２，Ｖ１，３）では、制御信号ＰＴＸ＿Ｈ２＿Ｖ１＿３がＨレベルになると同時にＳＲラッチ回路１５０５がセットされ、制御信号ＰＴＸ＿ＳＲＱ＿Ｈ２＿Ｖ１＿３がＨレベルとなる。

次いで、時刻ｔ３２において、制御信号ＰＬＡＴ＿ＤがＨレベルになることで、Ｄラッチ回路１５０６は、Ｈレベルの制御信号ＰＴＸ＿ＳＲＱ＿Ｈ２＿Ｖ１＿３を受け、Ｈレベルの制御信号ＰＴＸ＿ＤＱ＿Ｈ２＿Ｖ１＿３を出力する。これにより、出力用ＯＲゲート１５０７の出力信号である制御信号ＰＴＸ＿Ｈ２＿Ｖ１＿３がＨレベルとなる。時刻ｔ３２が、３行目に属する画素Ｐにおける光電変換部ＰＤのリセット期間の開始タイミングとなる。

次いで、時刻ｔ３１において、１行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１がＨレベルに制御される。続く時刻ｔ３３において、２行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿２がＨレベルに制御される。続く時刻ｔ３５において、３行目の画素行に対する制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿３がＨレベルに制御される。制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１，ＰＴＸ＿ＳＨ１＿Ｖ１＿２，ＰＴＸ＿ＳＨ１＿Ｖ１＿３は、１回目のシャッタ動作（ＳＨ１）に対応する。

制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１，ＰＴＸ＿ＳＨ１＿Ｖ１＿２，ＰＴＸ＿ＳＨ１＿Ｖ１＿３がＨレベルになるタイミングにおいて、制御信号ＰＴＨＲ＿ＳＨ１＿Ｈ２はＬレベルになっている。これは、制御信号ＰＴＸ＿ＳＨ１＿Ｖ１＿１，ＰＴＸ＿ＳＨ１＿Ｖ１＿２，ＰＴＸ＿ＳＨ１＿Ｖ１＿３が無効になることを示している。これにより、時刻ｔ３１において制御信号ＰＴＸ＿ＳＨ＿Ｈ２＿Ｖ１＿１はＬレベルのままである。また、時刻ｔ３３において、制御信号ＰＴＸ＿ＳＨ＿Ｈ２＿Ｖ１＿２はＬレベルのままである。また、時刻ｔ３５において、制御信号ＰＴＸ＿ＳＨ＿Ｈ２＿Ｖ１＿３はＬレベルのままである。

次いで、時刻ｔ３７において、１行目の画素行に対する制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１がＨレベルに制御される。制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１は、２回目のシャッタ動作（ＳＨ２）に対応する。制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１がＨレベルになるタイミングにおいて、制御信号ＰＴＨＲ＿ＳＨ２＿Ｈ２はＨレベルになっている。これは、制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿１が有効になることを示している。これにより、時刻ｔ３８において制御信号ＰＴＸ＿ＳＨ＿Ｈ２＿Ｖ１＿１がＨレベルとなる。選択回路１３０１ではＳＲラッチ回路１５０５がリセットされ、制御信号ＰＴＸ＿ＳＲＱ＿Ｈ２＿Ｖ１＿１はＬレベルとなる。

次いで、時刻ｔ３８において、制御信号ＰＬＡＴ＿ＤがＨレベルになることで、Ｄラッチ回路１５０６は、Ｌレベルの制御信号ＰＴＸ＿ＳＲＱ＿Ｈ２＿Ｖ１＿１を受け、Ｌレベルの制御信号ＰＴＸ＿ＤＱ＿Ｈ２＿Ｖ１＿１を出力する。これにより、出力用ＯＲゲート１５０７の出力信号である制御信号ＰＴＸ＿Ｈ２＿Ｖ１＿１がＬレベルとなる。すなわち、時刻ｔ３８は、１行目に属する画素Ｐの光電変換部ＰＤにおいて、リセット期間の終了タイミングであるとともに、露光期間の開始のタイミングとなる。なお、「ＳＨ２」が有効となっているため、この露光期間は、短秒露光の露光期間となる。

次いで、時刻ｔ３９において、２行目の画素行に対する制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿２がＨレベルに制御される。制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿２は、２回目のシャッタ動作（ＳＨ２）に対応する。制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿２がＨレベルになるタイミングにおいて、制御信号ＰＴＨＲ＿ＳＨ２＿Ｈ２はＨレベルになっている。これは、制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿２が有効になることを示している。これにより、時刻ｔ３９において制御信号ＰＴＸ＿ＳＨ＿Ｈ２＿Ｖ１＿２がＨレベルとなる。選択回路１３０１ではＳＲラッチ回路１５０５がリセットされ、制御信号ＰＴＸ＿ＳＲＱ＿Ｈ２＿Ｖ１＿２はＬレベルとなる。

次いで、時刻ｔ４０において、制御信号ＰＬＡＴ＿ＤがＨレベルになることで、Ｄラッチ回路１５０６は、Ｌレベルの制御信号ＰＴＸ＿ＳＲＱ＿Ｈ２＿Ｖ１＿２を受け、Ｌレベルの制御信号ＰＴＸ＿ＤＱ＿Ｈ２＿Ｖ１＿２を出力する。これにより、出力用ＯＲゲート１５０７の出力信号である制御信号ＰＴＸ＿Ｈ２＿Ｖ１＿２がＬレベルとなる。すなわち、時刻ｔ４０は、２行目に属する画素Ｐの光電変換部ＰＤにおいて、リセット期間の終了タイミングであるとともに、露光期間の開始のタイミングとなる。なお、「ＳＨ２」が有効となっているため、この露光期間は、短秒露光の露光期間となる。

次いで、時刻ｔ４１において、３行目の画素行に対する制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿３がＨレベルに制御される。制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿３は、３回目のシャッタ動作（ＳＨ２）に対応する。制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿３がＨレベルになるタイミングにおいて、制御信号ＰＴＨＲ＿ＳＨ２＿Ｈ２はＨレベルになっている。これは、制御信号ＰＴＸ＿ＳＨ２＿Ｖ１＿３が有効になることを示している。これにより、時刻ｔ４１において制御信号ＰＴＸ＿ＳＨ＿Ｈ２＿Ｖ１＿３がＨレベルとなる。選択回路１３０１ではＳＲラッチ回路１５０５がリセットされ、制御信号ＰＴＸ＿ＳＲＱ＿Ｈ２＿Ｖ１＿３はＬレベルとなる。

次いで、時刻ｔ４２において、制御信号ＰＬＡＴ＿ＤがＨレベルになることで、Ｄラッチ回路１５０６は、Ｌレベルの制御信号ＰＴＸ＿ＳＲＱ＿Ｈ２＿Ｖ１＿３を受け、Ｌレベルの制御信号ＰＴＸ＿ＤＱ＿Ｈ２＿Ｖ１＿３を出力する。これにより、出力用ＯＲゲート１５０７の出力信号である制御信号ＰＴＸ＿Ｈ２＿Ｖ１＿３がＬレベルとなる。すなわち、時刻ｔ４２は、３行目に属する画素Ｐの光電変換部ＰＤにおいて、リセット期間の終了タイミングであるとともに、露光期間の開始のタイミングとなる。なお、「ＳＨ２」が有効となっているため、この露光期間は、短秒露光の露光期間となる。

続く時刻ｔ４９，ｔ５０，ｔ５１，ｔ５２，ｔ５３，ｔ５４では、時刻ｔ２７，ｔ２８，ｔ２９，ｔ３０，ｔ３１，ｔ３２における動作と同様の動作を行う。この動作により、制御信号ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿１，ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿２，ＰＴＸ＿ＲＥＡＤ＿Ｖ１＿３は、それぞれ、Ｈレベル、Ｌレベル、Ｈレベルの順に遷移する。この動作は、光電変換部ＰＤに蓄積された電荷を読み出すリード動作である。このリード動作をもって、各行の露光期間が終了する。

本実施形態においては、リード動作の際に、制御信号ＰＴＸをＨレベル、Ｌレベル、Ｈレベルの順に制御する動作を行う。すなわち、最初のＨレベルの期間において、露光期間の間に光電変換部ＰＤに蓄積された電荷をフローティングディフュージョンＦＤに転送する。そして、次のＬレベルの期間において、フローティングディフュージョンＦＤの電位に基づく信号の読み出しを行う。その後、制御信号ＰＴＸをＨレベルに戻し、光電変換部ＰＤのリセットを開始する。露光期間以外の期間に光電変換部ＰＤをリセット状態に保持する観点からは、蓄積電荷の読み出し時に制御信号ＰＴＸをＨレベルに保持することも考えられるが、本実施形態では蓄積電荷の読み出し時に制御信号を一旦、Ｌレベルに遷移するのである。

このような駆動によって得られる効果は、リセットノイズに基づく信号の読み出しを行う場合に発揮される。ここで、リセットノイズとは、光電変換部ＰＤに蓄積された電荷をフローティングディフュージョンＦＤに読み出す際に加算されてしまうノイズ成分である。そのため多くの撮像装置では、予めリセットノイズに基づく信号を取得しておき、後段の回路でフローティングディフュージョンＦＤに転送した電荷に基づく信号から差し引くことで、光電変換部ＰＤに蓄積された真の電荷量に基づく信号を取得している。そのため、フローティングディフュージョンＦＤに転送した電荷に基づく信号の読み出し時とリセットノイズに基づく信号の読み出し時とにおいて、フローティングディフュージョンＦＤの状態は同一であることが望ましい。リセットノイズに基づく信号の読み出し時には制御信号ＰＴＸはＬレベルに制御されるため、フローティングディフュージョンＦＤに転送した電荷に基づく信号の読み出し時においても制御信号ＰＴＸはＬレベルに制御することが望ましい。

このように、本実施形態によれば、真の電荷の読み出し時に制御信号ＰＴＸをＬレベルにすることができる。したがって、上記のようなフローティングディフュージョンＦＤのリセットノイズを読み出す駆動をした場合に、後段の回路で各信号の差を取ったのち、光電変換部ＰＤに蓄積された真の電荷の量のみを読み出すことが可能となる。

［第６実施形態］
本発明の第６実施形態による撮像システムについて、図２４を用いて説明する。図２４は、本実施形態による撮像システムの概略構成を示すブロック図である。

上記第１乃至第５実施形態で述べた光電変換装置１００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図２４には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

図２４に例示した撮像システム４００は、撮像装置４０１、被写体の光学像を撮像装置４０１に結像させるレンズ４０２、レンズ４０２を通過する光量を可変にするための絞り４０４、レンズ４０２の保護のためのバリア４０６を有する。レンズ４０２及び絞り４０４は、撮像装置４０１に光を集光する光学系である。撮像装置４０１は、第１乃至第５実施形態のいずれかで説明した光電変換装置１００であって、レンズ４０２により結像された光学像を画像データに変換する。

撮像システム４００は、また、撮像装置４０１より出力される出力信号の処理を行う信号処理部４０８を有する。信号処理部４０８は、撮像装置４０１が出力するアナログ信号をデジタル信号に変換するＡＤ変換を行う。また、信号処理部４０８はその他、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部４０８の一部であるＡＤ変換部は、撮像装置４０１が設けられた半導体基板に形成されていてもよいし、撮像装置４０１とは別の半導体基板に形成されていてもよい。また、撮像装置４０１と信号処理部４０８とが同一の半導体基板に形成されていてもよい。

撮像システム４００は、更に、画像データを一時的に記憶するためのメモリ部４１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）４１２を有する。更に撮像システム４００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体４１４、記録媒体４１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）４１６を有する。なお、記録媒体４１４は、撮像システム４００に内蔵されていてもよく、着脱可能であってもよい。

更に撮像システム４００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部４１８、撮像装置４０１と信号処理部４０８に各種タイミング信号を出力するタイミング発生部４２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム４００は少なくとも撮像装置４０１と、撮像装置４０１から出力された出力信号を処理する信号処理部４０８とを有すればよい。

撮像装置４０１は、撮像信号を信号処理部４０８に出力する。信号処理部４０８は、撮像装置４０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部４０８は、撮像信号を用いて、画像を生成する。また、信号処理部４０８において、露光期間の長さの異なる画素ブロック２０１の画素Ｐから取得した信号に基づき、高ダイナミックレンジ画像を合成するようにしてもよい。

このように、本実施形態によれば、第１乃至第５実施形態による光電変換装置１００を適用した撮像システムを実現することができる。

［第７実施形態］
本発明の第７実施形態による撮像システム及び移動体について、図２５を用いて説明する。図２５は、本実施形態による撮像システム及び移動体の構成を示す図である。

図２５（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム５００は、撮像装置５１０を有する。撮像装置５１０は、上記第１乃至第５実施形態のいずれかに記載の光電変換装置１００である。撮像システム５００は、撮像装置５１０により取得された複数の画像データに対し、画像処理を行う画像処理部５１２と、撮像システム５００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部５１４を有する。また、撮像システム５００は、算出された視差に基づいて対象物までの距離を算出する距離取得部５１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部５１８と、を有する。ここで、視差取得部５１４や距離取得部５１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部５１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム５００は車両情報取得装置５２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム５００は、衝突判定部５１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ５３０が接続されている。また、撮像システム５００は、衝突判定部５１８での判定結果に基づいて、ドライバーへ警報を発する警報装置５４０とも接続されている。例えば、衝突判定部５１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ５３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置５４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム５００で撮像する。図２５（ｂ）に、車両前方（撮像範囲５５０）を撮像する場合の撮像システムを示した。車両情報取得装置５２０が、撮像システム５００ないしは撮像装置５１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。

例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

また、選択回路１３０１及びその制御信号は、図１５や図２０に示した構成例に限定されるものではなく、各実施形態において説明した効果と同様の効果を実現できる範囲で適宜修正や変更が可能である。

また、上記第６及び第７実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図２４及び図２５に示した構成に限定されるものではない。

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

Ｐ…画素
１００…光電変換装置
１０１…画素部
１０２…画素制御部
１０５…信号出力部
２０１…画素ブロック
３０１…垂直走査部
３０２…選択回路ブロック
４００，５００…撮像システム
１３０１，１７０１…選択回路
１３０２…選択制御回路
１７０２…露光制御回路

Claims (18)

1. 光電変換により電荷を生成する光電変換部と、保持する電荷の量に応じた信号を出力する出力部と、前記光電変換部の電荷を前記出力部に転送する転送トランジスタと、を各々が含む複数の画素が、複数の行及び複数の列に渡って配された画素部と、
   前記複数の画素の動作を制御する画素制御部と、を有し、
   前記画素部は、各々が１つ以上の前記画素を含む複数の画素ブロックを有し、
   前記画素制御部は、前記複数の画素ブロックの各々に対応して、対応する画素ブロックに属する前記画素に供給される制御信号を選択する選択回路を有し、前記複数の画素ブロックの各々に定められた露光期間に応じた制御信号を、前記複数の画素ブロックの各々に属する前記画素に供給し、前記複数の画素の各々から、前記光電変換部がリセット状態のときの第１の信号と、前記露光期間の間に前記光電変換部に蓄積された電荷に基づく第２の信号と、を読み出すように構成されており、
   前記露光期間及び前記第２の信号の読み出しを行う期間を除く期間は、前記光電変換部のリセット期間であり、
   前記第１の信号の読み出しを行う期間及び前記第２の信号の読み出しを行う期間において、前記転送トランジスタはオフ状態である
   ことを特徴とする光電変換装置。
2. 前記選択回路の各々は、前記対応する画素ブロックに属する前記画素の前記転送トランジスタに供給される制御信号を生成するための信号レベル保持部を少なくとも２つ有する
   ことを特徴とする請求項１記載の光電変換装置。
3. 光電変換により電荷を生成する光電変換部と、保持する電荷の量に応じた信号を出力する出力部と、前記光電変換部の電荷を前記出力部に転送する転送トランジスタと、を各々が含む複数の画素が、複数の行及び複数の列に渡って配された画素部と、
   前記複数の画素の動作を制御する画素制御部と、を有し、
   前記画素部は、各々が１つ以上の前記画素を含む複数の画素ブロックを有し、
   前記画素制御部は、前記複数の画素ブロックの各々に対応して、対応する画素ブロックに属する前記画素に供給される制御信号を選択する選択回路を有し、前記複数の画素ブロックの各々に定められた露光期間に応じた制御信号を、前記複数の画素ブロックの各々に属する前記画素に供給するように構成されており、
   前記露光期間及び前記露光期間の間に前記光電変換部に蓄積された電荷に基づく信号の読み出しを行う期間を除く期間は、前記光電変換部のリセット期間であり、
   前記選択回路の各々は、前記対応する画素ブロックに属する前記画素の前記転送トランジスタに供給される制御信号を生成するための信号レベル保持部を少なくとも２つ有し、
   前記選択回路が有する２つの前記信号レベル保持部のうち前段に配された第１の信号レベル保持部は、リードタイミングを示す制御信号の立ち上がりから、有効なリセットタイミングを示す制御信号の立ち上がりまでの期間の間、出力信号のレベルをＨレベルに保持する
   ことを特徴とする光電変換装置。
4. 前記選択回路が有する２つの前記信号レベル保持部のうち前段に配された第１の信号レベル保持部は、リードタイミングを示す制御信号の立ち上がりから、有効なリセットタイミングを示す制御信号の立ち上がりまでの期間の間、出力信号のレベルをＨレベルに保持する
   ことを特徴とする請求項２記載の光電変換装置。
5. 前記選択回路が有する２つの前記信号レベル保持部のうち後段に配された第２の信号レベル保持部は、前記第１の信号レベル保持部の出力信号及び前記光電変換部の前記リセット期間の開始のタイミングを示すタイミング制御信号に応じて、出力信号のレベルをＨレベルに保持する
   ことを特徴とする請求項３又は４記載の光電変換装置。
6. 前記タイミング制御信号は、総ての前記選択回路において共通に入力される
   ことを特徴とする請求項５記載の光電変換装置。
7. 前記選択回路の各々の２つの前記信号レベル保持部が生成する前記制御信号は、前記光電変換部をリセットするための制御信号である
   ことを特徴とする請求項２乃至６のいずれか１項に記載の光電変換装置。
8. ２つの前記信号レベル保持部は、直列に接続された２つのラッチ回路である
   ことを特徴とする請求項２乃至７のいずれか１項に記載の光電変換装置。
9. 少なくとも前記画素部が設けられた第１の基板と、
   少なくとも前記選択回路が設けられた第２の基板と、を有し、
   前記第１の基板と前記第２の基板とが積層されてなる
   ことを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置。
10. 前記画素制御部と前記画素部とを接続する複数の画素制御線の各々は、前記第１の基板と前記第２の基板との境界において、１つの接続点を介して接続されており、前記第１の基板において、同じ前記画素ブロックの同じ行に配された複数の前記画素を接続する共通信号線に接続されている
    ことを特徴とする請求項９記載の光電変換装置。
11. 前記第１の基板と前記第２の基板とは、前記第１の基板に配された前記複数の画素ブロックのうちの少なくとも１つと前記第２の基板に配された前記選択回路のうちの少なくとも１つとが重なるように積層されている
    ことを特徴とする請求項９又は１０記載の光電変換装置。
12. 平面視において、前記画素部が設けられた領域と前記選択回路が設けられた領域とが重なっていない
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の光電変換装置。
13. 前記画素制御部から前記画素の前記転送トランジスタに制御信号を供給する信号線の長さが総て等しい
    ことを特徴とする請求項１乃至１２のいずれか１項に記載の光電変換装置。
14. 前記複数の画素ブロックは、複数の行及び複数の列を構成するように前記画素部に配されている
    ことを特徴とする請求項１乃至１３のいずれか１項に記載の光電変換装置。
15. 光電変換により電荷を生成する光電変換部と、保持する電荷の量に応じた信号を出力する出力部と、前記光電変換部の電荷を前記出力部に転送する転送トランジスタと、を各々が含む複数の画素が、複数の行及び複数の列に渡って配された画素部と、
    前記複数の画素の動作を制御する画素制御部と、を有し、
    前記画素部は、各々が１つ以上の前記画素を含む複数の画素ブロックを有し、
    前記画素制御部は、前記複数の画素ブロックの各々に対応して、対応する画素ブロックに属する前記画素に供給される制御信号を選択する選択回路を有し、
    少なくとも前記画素部は第１の基板に設けられており、
    少なくとも前記選択回路は第２の基板に設けられており、
    前記第１の基板と前記第２の基板とは、前記第１の基板に配された前記複数の画素ブロックのうちの少なくとも１つと前記第２の基板に配された前記選択回路のうちの少なくとも１つとが重なるように積層されており、
    前記画素制御部は、前記複数の画素ブロックの各々に定められた露光期間に応じた制御信号を、前記複数の画素ブロックの各々に属する前記画素に供給するように構成されており、
    前記画素制御部は、前記複数の画素の各々から、前記光電変換部がリセット状態のときの第１の信号と、前記露光期間の間に前記光電変換部に蓄積された電荷に基づく第２の信号と、を読み出すように構成されており、
    前記第１の信号の読み出しを行う期間、前記第２の信号の読み出しを行う期間、及び前記露光期間を除く期間のうちの少なくとも一部は、前記光電変換部がリセット状態である前記光電変換部のリセット期間である
    ことを特徴とする光電変換装置。
16. 請求項１乃至１５のいずれか１項に記載の光電変換装置と、
    前記光電変換装置の前記画素から出力される信号を処理する信号処理部と
    を有することを特徴とする撮像システム。
17. 前記信号処理部は、前記露光期間の長さの異なる前記画素ブロックから取得した信号に基づき、高ダイナミックレンジ画像を合成する
    ことを特徴とする請求項１６記載の撮像システム。
18. 移動体であって、
    請求項１乃至１５のいずれか１項に記載の光電変換装置と、
    前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて前記移動体を制御する制御手段と
    を有することを特徴とする移動体。

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