JP2022158042A - 光電変換装置 - Google Patents

Abstract

【課題】クリップ回路を備えた光電変換装置において、チップ面積の増加を抑制しつつ、読み出し動作を高速化するための技術を提供する。
【解決手段】光電変換装置は、光電変換素子を有し、光電変換素子で生成された電荷の量に応じた信号を出力する画素と、画素の信号が出力される出力線と、ソースフォロワ回路を構成し、出力線にソースが接続されたトランジスタと、トランジスタのゲートに接続された配線と、を有するクリップ回路と、配線に第１の電圧及び第２の電圧を供給可能に構成された電圧供給回路と、を有し、電圧供給回路により配線を第１の電圧に制御する際の駆動力と、電圧供給回路により配線を第２の電圧に制御する際の駆動力と、が異なっている。
【選択図】図３

Description

本発明は、光電変換装置に関する。

固体撮像装置において、光電変換部や保持部の飽和電荷量を上回る電荷が生成された場合に、余剰の電荷が漏れ出すことによって画質の低下が生じることがある。このような画質の低下に対しては、所定のノードに出力制限（クリップ）レベルを設定する手法が知られている。特許文献１には、画素信号が出力される信号線の信号振幅を制限する素子に２種類の電圧を印加可能なクリップ回路を有する固体撮像装置が開示されている。

特開２０１３－０８５１１０号公報

光電変換装置の高機能化及び高性能化を実現するために、更なる回路面積の縮小や高速化が求められている。

本発明の目的は、クリップ回路を備えた光電変換装置において、チップ面積の増加を抑制しつつ、読み出し動作を高速化するための技術を提供することにある。

本明細書の一開示によれば、光電変換素子を有し、前記光電変換素子で生成された電荷の量に応じた信号を出力する画素と、前記画素の信号が出力される出力線と、ソースフォロワ回路を構成し、前記出力線にソースが接続されたトランジスタと、前記トランジスタのゲートに接続された配線と、を有するクリップ回路と、前記配線に第１の電圧及び第２の電圧を供給可能に構成された電圧供給回路と、を有し、前記電圧供給回路により前記配線を前記第１の電圧に制御する際の駆動力と、前記電圧供給回路により前記配線を前記第２の電圧に制御する際の駆動力と、が異なっている光電変換装置が提供される。

本発明によれば、チップ面積の増加を抑制しつつ、読み出し動作を高速化することができる。

本発明の第１実施形態による光電変換装置の概略構成を示すブロック図である。 本発明の第１実施形態による光電変換装置における画素の構成例を示す回路図である。 本発明の第１実施形態による光電変換装置における列回路の構成例を示す回路図である。 本発明の第１実施形態による光電変換装置の構成例を示す模式図である。 本発明の第１実施形態による光電変換装置の駆動方法を示すタイミング図である。 本発明の第２実施形態による光電変換装置における列回路の構成例を示す回路図である。 本発明の第２実施形態による光電変換装置の駆動方法を示すタイミング図である。 本発明の第３実施形態による光電変換装置における列回路の構成例を示す回路図である。 本発明の第４実施形態による光電変換装置における列回路の構成例を示す回路図である。 本発明の第５実施形態による光電変換装置における列回路の構成例を示す回路図である。 本発明の第５実施形態による光電変換装置の駆動方法を示すタイミング図である。 本発明の第６実施形態による撮像システムの概略構成を示すブロック図である。 本発明の第７実施形態による撮像システム及び移動体の構成例を示す図である。 本発明の第８実施形態による機器の概略構成を示すブロック図である。

［第１実施形態］
本発明の第１実施形態による光電変換装置及びその駆動方法について、図１乃至図５を用いて説明する。図１は、本実施形態による光電変換装置の概略構成を示すブロック図である。図２は、本実施形態による光電変換装置における画素の構成例を示す回路図である。図３は、本実施形態による光電変換装置における列回路の構成例を示す回路図である。図４は、本実施形態による光電変換装置の構成例を示す模式図である。図５は、本実施形態による光電変換装置の駆動方法を示すタイミング図である。

はじめに、本実施形態による光電変換装置の構造について、図１乃至図４を用いて説明する。
本実施形態による光電変換装置１００は、図１に示すように、画素アレイ部１０と、垂直走査回路２０と、読み出し回路３０Ａ，３０Ｂと、参照信号生成回路３８Ａ，３８Ｂと、カウンタ回路４４Ａ，４４Ｂと、を有する。また、光電変換装置１００は、水平走査回路５０Ａ，５０Ｂと、出力回路６０Ａ，６０Ｂと、制御回路７０と、を更に有する。

画素アレイ部１０には、複数の行及び複数の列に渡って行列状に配された複数の画素１２が設けられている。各々の画素１２は、フォトダイオード等の光電変換素子からなる光電変換部を含み、入射光の光量に応じた画素信号を出力する。画素アレイ部１０に配される画素アレイの行数及び列数は、特に限定されるものではない。また、画素アレイ部１０には、入射光の光量に応じた画素信号を出力する有効画素のほか、光電変換部が遮光されたオプティカルブラック画素や、信号を出力しないダミー画素などが配置されていてもよい。

画素アレイ部１０の各行には、第１の方向（図１において横方向）に延在して、制御線１４が配されている。制御線１４の各々は、第１の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。制御線１４の延在する第１の方向は、行方向或いは水平方向と呼ぶことがある。制御線１４は、垂直走査回路２０に接続されている。

画素アレイ部１０の各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、垂直出力線１６Ａ又は垂直出力線１６Ｂが配されている。垂直出力線１６Ａと垂直出力線１６Ｂとは、各列に交互に配されている。例えば、垂直出力線１６Ａは奇数列に配され、垂直出力線１６Ｂは偶数列に配される。垂直出力線１６Ａ，１６Ｂの各々は、第２の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。垂直出力線１６Ａ，１６Ｂの延在する第２の方向は、列方向或いは垂直方向と呼ぶことがある。垂直出力線１６Ａは、読み出し回路３０Ａに接続されている。垂直出力線１６Ｂは、読み出し回路３０Ｂに接続されている。

垂直走査回路２０は、制御回路７０から出力される制御信号を受け、画素１２を駆動するための制御信号を生成し、制御線１４を介して画素１２に供給する機能を備える制御部である。垂直走査回路２０には、シフトレジスタやアドレスデコーダといった論理回路が用いられ得る。垂直走査回路２０は、各行の制御線１４に順次制御信号を供給し、画素アレイ部１０の画素１２を行単位で順次駆動する。行単位で画素１２から読み出された信号は、画素アレイ部１０の各列に設けられた垂直出力線１６Ａ又は垂直出力線１６Ｂを介して読み出し回路３０Ａ又は読み出し回路３０Ｂに入力される。

読み出し回路３０Ａは、垂直出力線１６Ａが配された列に対応する数の複数の列回路３２を有する。読み出し回路３０Ａの列回路３２は、対応する列の垂直出力線１６Ａに接続されている。読み出し回路３０Ｂは、垂直出力線１６Ｂが配された列に対応する数の複数の列回路３２を有する。読み出し回路３０Ｂの列回路３２は、対応する列の垂直出力線１６Ｂに接続されている。列回路３２は、対応する列の画素１２から読み出された画素信号に対して所定の処理、例えば、増幅処理、アナログ・デジタル変換（ＡＤ変換）等の信号処理を実施する回路部である。列回路３２は、処理後の画素信号を保持するための信号保持回路を有する。

参照信号生成回路３８Ａは、読み出し回路３０Ａに接続されている。参照信号生成回路３８Ａは、制御回路７０から出力される制御信号を受け、ＡＤ変換に用いるための参照信号を生成し、読み出し回路３０Ａに供給する機能を備える。同様に、参照信号生成回路３８Ｂは、読み出し回路３０Ｂに接続されている。参照信号生成回路３８Ｂは、制御回路７０から出力される制御信号を受け、ＡＤ変換に用いるための参照信号を生成し、読み出し回路３０Ｂに供給する機能を備える。

ＡＤ変換に用いるための参照信号は、画素信号のレンジに応じた所定の振幅を有し、時間の経過とともに信号レベルが変化する信号であり得る。参照信号は、特に限定されるものではないが、例えば、時間の経過とともに信号レベルが単調増加し又は単調減少するランプ信号を適用可能である。なお、信号レベルの変化は、必ずしも連続的である必要はなく、ステップ状であってもよい。また、信号レベルの変化は、必ずしも時間に対して線型的である必要はなく、時間に対して曲線的（例えば、正弦波や余弦波）であってもよい。

カウンタ回路４４Ａは、読み出し回路３０Ａに接続されている。カウンタ回路４４Ａは、制御回路７０から出力される制御信号に応じてカウント動作を行い、そのカウント値を示すカウント信号を読み出し回路３０Ａへと出力する機能を備える。カウンタ回路４４Ａは、参照信号生成回路３８Ａから供給される参照信号の信号レベルの変化が開始するタイミングに同期してカウント動作を開始する。同様に、カウンタ回路４４Ｂは、読み出し回路３０Ｂに接続されている。カウンタ回路４４Ｂは、制御回路７０から出力される制御信号に応じてカウント動作を行い、そのカウント値示すカウント信号を読み出し回路３０Ｂへと出力する機能を備える。カウンタ回路４４Ｂは、参照信号生成回路３８Ｂから供給される参照信号の信号レベルの変化が開始するタイミングに同期してカウント動作を開始する。

水平走査回路５０Ａは、制御回路７０から出力される制御信号を受け、読み出し回路３０Ａの列回路３２から画素信号を読み出すための制御信号を生成し、読み出し回路３０Ａに供給する機能を備える制御部である。水平走査回路５０Ａは、読み出し回路３０Ａの列回路３２を順次走査し、各々に保持されている画素信号を順次出力回路６０Ａへと出力する。同様に、水平走査回路５０Ｂは、制御回路７０から出力される制御信号を受け、読み出し回路３０Ｂの列回路３２から画素信号を読み出すための制御信号を生成し、読み出し回路３０Ｂに供給する機能を備える制御部である。水平走査回路５０Ｂは、読み出し回路３０Ｂの列回路３２を順次走査し、各々に保持されている画素信号を順次出力回路６０Ｂへと出力する。水平走査回路５０Ａ，５０Ｂには、シフトレジスタやアドレスデコーダといった論理回路が用いられ得る。

出力回路６０Ａは、バッファアンプや差動増幅器などから構成され、水平走査回路５０Ａによって選択された列の画素信号に対して所定の信号処理を実行し、処理後の画素データを出力する回路部である。同様に、出力回路６０Ｂは、バッファアンプや差動増幅器などから構成され、水平走査回路５０Ｂによって選択された列の画素信号に対して所定の信号処理を実行し、処理後の画素データを出力する回路部である。出力回路６０Ａ，６０Ｂが行う信号処理としては、例えば、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）による補正処理、増幅処理などが挙げられる。

制御回路７０は、垂直走査回路２０、読み出し回路３０Ａ，３０Ｂ、参照信号生成回路３８Ａ，３８Ｂ、カウンタ回路４４Ａ，４４Ｂ、水平走査回路５０Ａ，５０Ｂの動作を制御する制御信号を生成し、各機能ブロックに供給するための制御回路である。なお、垂直走査回路２０、読み出し回路３０Ａ，３０Ｂ、参照信号生成回路３８Ａ，３８Ｂ、カウンタ回路４４Ａ，４４Ｂ、水平走査回路５０Ａ，５０Ｂの動作を制御する制御信号の少なくとも一部は、光電変換装置１００の外部から供給してもよい。

図１には、読み出し回路３０Ａ、水平走査回路５０Ａ、出力回路６０Ａ等を含む読み出し回路ブロックと、読み出し回路３０Ｂ、水平走査回路５０Ｂ、出力回路６０Ｂ等を含む読み出し回路ブロックと、の２つの読み出し回路ブロックを設けた例を示している。しかしながら、読み出し回路ブロックは必ずしも２つである必要はなく、１つであってもよい。

画素１２の各々は、例えば図２に示すように、光電変換素子ＰＤと、転送トランジスタＭ１と、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４と、により構成され得る。各々の画素１２は、入射光が光電変換素子ＰＤに導かれるまでの光路上に配されたマイクロレンズ及びカラーフィルタを有していてもよい。マイクロレンズは、入射光を光電変換素子ＰＤに集光する。カラーフィルタは、所定の色の光を選択的に透過する。

光電変換素子ＰＤは、例えばフォトダイオードであり、アノードが基準電圧ノードに接続され、カソードが転送トランジスタＭ１のソースに接続されている。転送トランジスタＭ１のドレインは、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートに接続されている。転送トランジスタＭ１のドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートが接続されるノードＦＤは、いわゆる浮遊拡散（フローティングディフュージョン）部である。浮遊拡散部は、容量成分（浮遊拡散容量）を含み、電荷保持部としての機能を備える。浮遊拡散容量には、ｐｎ接合容量や配線容量などが含まれ得る。リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電源電圧（電圧ＶＤＤ）が供給されるノードに接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、垂直出力線１６Ａ（又は垂直出力線１６Ｂ）に接続されている。

図２の画素構成の場合、各行の制御線１４は、転送トランジスタＭ１のゲート、リセットトランジスタＭ２のゲート及び選択トランジスタＭ４のゲートに接続された３本の信号線を含む。転送トランジスタＭ１のゲートには、垂直走査回路２０から制御信号ＰＴＸが供給される。リセットトランジスタＭ２のゲートには、垂直走査回路２０から制御信号ＰＲＥＳが供給される。選択トランジスタＭ４のゲートには、垂直走査回路２０から制御信号ＰＳＥＬが供給される。各トランジスタがＮ型ＭＯＳトランジスタで構成される場合、垂直走査回路２０からＨｉｇｈレベルの制御信号が供給されると対応するトランジスタがオンとなる。また、垂直走査回路２０からＬｏｗレベルの制御信号が供給されると対応するトランジスタがオフとなる。

なお、本実施形態では、光入射によって光電変換素子ＰＤで生成される電子正孔対のうち、電子を信号電荷として用いる場合を想定して説明を行う。信号電荷として電子を用いる場合、画素１２を構成する各トランジスタは、Ｎ型ＭＯＳトランジスタによって構成され得る。ただし、信号電荷は電子に限られるものではなく、正孔を信号電荷として用いてもよい。信号電荷として正孔を用いる場合、各トランジスタの導電型は、本実施形態で説明するものとは逆導電型となる。また、ＭＯＳトランジスタのソース及びドレインの呼称はトランジスタの導電型や着目する機能によって異なることがある。本実施形態において使用するソース及びドレインの名称の一部又は全部は、逆の名称で呼ばれることもある。

光電変換素子ＰＤは、入射光をその光量に応じた量の電荷に変換（光電変換）する。転送トランジスタＭ１は、オンになることにより光電変換素子ＰＤが保持する電荷をノードＦＤに転送する。光電変換素子ＰＤから転送された電荷は、ノードＦＤの容量（浮遊拡散容量）に保持される。その結果、ノードＦＤは、浮遊拡散容量による電荷電圧変換によって、光電変換素子ＰＤから転送された電荷の量に応じた電位となる。

選択トランジスタＭ４は、オンになることにより増幅トランジスタＭ３を垂直出力線１６Ａ（又は垂直出力線１６Ｂ）に接続する。増幅トランジスタＭ３は、ドレインに電圧ＶＤＤが供給され、ソースに選択トランジスタＭ４を介して不図示の電流源（後述する電流源３６）からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅部（ソースフォロワ回路）を構成する。これにより増幅トランジスタＭ３は、ノードＦＤの電圧に基づく信号を、選択トランジスタＭ４を介して垂直出力線１６Ａ（又は垂直出力線１６Ｂ）に出力する。この意味で、増幅トランジスタＭ３及び選択トランジスタＭ４は、ノードＦＤに保持された電荷の量に応じた画素信号を出力する出力部である。

リセットトランジスタＭ２は、電荷保持部としてのノードＦＤをリセットするための電圧（電圧ＶＤＤ）のＦＤノードへの供給を制御する機能を備える。リセットトランジスタＭ２は、オンになることによりノードＦＤを電圧ＶＤＤに応じた電圧にリセットする。

読み出し回路３０Ａを構成する複数の列回路３２の各々は、例えば図３に示すように、クリップ回路３４と、電流源３６と、比較器４２と、メモリ４８Ｗ，４８Ｒと、により構成され得る。

クリップ回路３４は、Ｎ型トランジスタＭ５と、スイッチＳＷ１１と、を有する。Ｎ型トランジスタＭ５は、電源電圧（電圧ＶＤＤ）が供給されるノードにドレインが接続されており、ソースフォロワ回路を構成している。Ｎ型トランジスタＭ５のソースは、垂直出力線１６Ａに接続されている。スイッチＳＷ１１の一方の端子は、電圧ＶＣＬＩＰＨが供給されるノードに接続されている。スイッチＳＷ１１の他方の端子及びＮ型トランジスタＭ５のゲートは、配線ＶＣに接続されている。配線ＶＣは、読み出し回路３０Ａを構成する複数の列回路３２のクリップ回路３４に共通の配線であり、これらクリップ回路３４のスイッチＳＷ１１の他方の端子及びＮ型トランジスタＭ５のゲートを相互に接続する。配線ＶＣには、スイッチＳＷ２１を介して電圧ＶＣＬＩＰＬを供給可能である。スイッチＳＷ１１の制御ノードには、制御回路７０から制御信号ＣＬＩＰ＿ＲＥＳが供給される。制御信号ＣＬＩＰ＿ＲＥＳは、読み出し回路３０Ａの複数の列回路３２に共通の制御信号である。

なお、電圧ＶＤＤ、電圧ＶＣＬＩＰＨ及び電圧ＶＣＬＩＰＬは、以下の関係を有する。
ＶＤＤ＞ＶＣＬＩＰＨ＞ＶＣＬＩＰＬ
スイッチＳＷ１１は、読み出し回路３０Ａの複数の列回路３２の各々のクリップ回路３４に設けられた個別のスイッチである。一方、スイッチＳＷ２１は、読み出し回路３０Ａの複数の列回路３２のクリップ回路３４に共通のスイッチである。別の言い方をすると、配線ＶＣは、並列に接続された複数のスイッチＳＷ１１を介して電圧ＶＣＬＩＰＨが供給されるノードに接続されており、また、１つのスイッチＳＷ２１を介して電圧ＶＣＬＩＰＬが供給されるノードに接続されている。

クリップ回路３４は、垂直出力線１６Ａの電圧の下限値を、Ｎ型トランジスタＭ５のゲートの電圧に応じた電圧に制限する機能を備える。Ｎ型トランジスタＭ５のゲートは、スイッチＳＷ１１がオンでスイッチＳＷ２１がオフのときに電圧ＶＣＬＩＰＨとなり、スイッチＳＷ１１がオフでスイッチＳＷ２１がオンのときに電圧ＶＣＬＩＰＬとなる。ここでは、スイッチＳＷ１１は、制御信号ＣＬＩＰ＿ＲＥＳがＨｉｇｈレベルのときにオン（導通状態）となり、制御信号ＣＬＩＰ＿ＲＥＳがＬｏｗレベルのときにオフ（非導通状態）となるものとする。

なお、電圧ＶＣＬＩＰＨを生成する電圧生成回路（図示せず）、電圧ＶＣＬＩＰＬを生成する電圧生成回路（図示せず）及びスイッチＳＷ１１，ＳＷ２１は、配線ＶＣに電圧ＶＣＬＩＰＨ及び電圧ＶＣＬＩＰＬを供給する電圧供給回路ということもできる。

電流源３６は、垂直出力線１６Ａに接続されている。電流源３６は、Ｎ型トランジスタＭ５及び画素１２の増幅トランジスタＭ３の負荷電流源としての役割を有する。

比較器４２は、非反転入力端子（＋）と、反転入力端子（－）と、出力端子と、を有する。比較器４２の非反転入力端子は、参照信号線４０に接続されている。比較器４２の反転入力端子は、垂直出力線１６Ａに接続されている。比較器４２の非反転入力端子には、参照信号生成回路３８Ａから参照信号線４０を介して参照信号ＶＲＡＭＰが供給される。比較器４２の反転入力端子には、画素１２から垂直出力線１６Ａを介して信号ＶＯＵＴが供給される。

比較器４２は、垂直出力線１６Ａの信号ＶＯＵＴのレベルと参照信号ＶＲＡＭＰのレベルとを比較し、比較の結果に応じた信号を出力する。例えば、比較器４２は、参照信号ＶＲＡＭＰのレベルが信号ＶＯＵＴのレベルよりも低いときにはＨｉｇｈレベルの信号を出力する。また、比較器４２は、参照信号ＶＲＡＭＰのレベルが信号ＶＯＵＴのレベルよりも高いときにはＬｏｗレベルの信号を出力する。なお、入力信号の大小関係と出力信号のレベルとの関係は逆であってもよい。

メモリ４８Ｗは、２つの入力端子と１つの出力端子とを有する。メモリ４８Ｗの一方の入力端子は、比較器４２の出力端子に接続されている。メモリ４８Ｗの他方の入力端子は、カウント信号線４６に接続されている。メモリ４８Ｗの他方の入力端子には、カウンタ回路４４Ａからカウント信号線４６を介してカウント信号ＣＯＵＮＴが供給される。メモリ４８Ｒは、２つの入力端子と１つの出力端子とを有する。メモリ４８Ｒの一方の入力端子は、メモリ４８Ｗの出力端子に接続されている。メモリ４８Ｒの他方の入力端子は、水平走査回路５０Ａに接続されている。メモリ４８Ｒの出力端子は、水平出力線５２Ａに接続されている。

メモリ４８Ｗは、比較器４２の出力信号のレベルが反転したタイミングにおいてカウンタ回路４４Ａから供給されているカウント信号ＣＯＵＮＴで示されるカウント値を、画素信号のデジタルデータとして保持する。メモリ４８Ｒは、メモリ４８Ｗから転送される画素信号のデジタルデータを保持する。メモリ４８Ｒに保持されたデジタルデータは、水平走査回路５０Ａから供給される制御信号に応じて、列毎に順次、水平出力線５２Ａを介して出力回路６０Ａへと転送される。メモリ４８Ｗの後段にメモリ４８Ｒを設けることで、出力回路６０Ａへの転送動作と並行してＡＤ変換動作を実施することが可能となる。

なお、カウンタ回路４４Ａを設ける換わりに、列回路３２のメモリ４８Ｗがカウンタ回路の機能を備えていてもよい。この場合、各列の列回路３２のメモリ４８Ｗが、制御回路７０から出力される共通のクロック信号を受信し、クロック信号のパルスを計数する。比較器４２の出力信号のレベルが反転したタイミングにおける計数値が、メモリ４８Ｗが保持するデジタルデータとなる。

読み出し回路３０Ｂの列回路３２は、読み出し回路３０Ａの列回路３２が配された列とは異なる列に配されている他は読み出し回路３０Ａの列回路３２と同じであるため、説明は省略する。以後、読み出し回路３０Ａの列回路３２に着目して説明を行うが、読み出し回路３０Ｂの列回路３２についても同じである。

本実施形態の光電変換装置は、１つの基板の上に上述した総ての回路ブロックを配置する構成としてもよいし、複数の基板を積層した積層型として各基板に回路ブロックを作り分ける構成としてもよい。

図４（ａ）は、画素アレイ部１０を配置した画素基板１１０と、その他の回路ブロックを配置した回路基板１２０とを積層した場合の模式図である。画素基板１１０と回路基板１２０とを別々の基板に配置することで、画素アレイ部１０の面積を犠牲にすることなく光電変換装置１００の小型化を図ることが可能となる。

図４（ｂ）は、画素アレイ部１０を配置した画素基板１１０と、その他の回路ブロックを配置した回路基板１２０，１３０とを積層した場合の模式図である。この場合にも、画素アレイ部１０の面積を犠牲にすることなく光電変換装置１００の小型化を図ることが可能となる。

なお、１つの機能ブロックを構成する回路要素は、必ずしも同じ基板に配置する必要はなく、別々の基板に配置してもよい。

次に、本実施形態による光電変換装置の駆動方法について、図５を用いて説明する。図５は、画素アレイ部１０の任意の行における画素信号の読み出し動作を示すタイミング図である。図５には、制御信号ＰＴＸ，ＰＲＥＳ，ＣＬＩＰ＿ＲＥＳのレベル、参照信号ＶＲＡＭＰの電圧、信号ＶＯＵＴの電圧及び配線ＶＣの電圧を示している。

時刻ｔ０の直前において、読み出し対象の行の制御信号ＰＳＥＬ（図示せず）はＨｉｇｈレベルであるものとする。これにより、当該行に属する画素１２の選択トランジスタＭ４はオンになっており、これら画素１２の各々は対応する列の垂直出力線１６Ａに画素信号を出力できる状態である。また、時刻ｔ０の直前において、読み出し対象の行の制御信号ＰＴＸ，ＰＲＥＳは、Ｌｏｗレベルであるものとする。

時刻ｔ０から時刻ｔ１の期間において、垂直走査回路２０は、読み出し対象の行の制御信号ＰＲＥＳをＨｉｇｈレベルに制御する。これにより、当該行に属する画素１２のリセットトランジスタＭ２がオンになり、ノードＦＤが電圧ＶＤＤに応じた電圧にリセットされる。

同じく時刻ｔ０から時刻ｔ１の期間において、制御回路７０は、制御信号ＣＬＩＰ＿ＲＥＳをＨｉｇｈレベルに制御する。これにより、各列の列回路３２のクリップ回路３４のスイッチＳＷ１１がオンになり、配線ＶＣの電圧が電圧ＶＣＬＩＰＨにリセットされる。

時刻ｔ１において制御信号ＰＲＥＳがＨｉｇｈレベルからＬｏｗレベルに遷移することで、当該行に属する画素１２のリセットトランジスタＭ２がオフになり、これら画素１２のノードＦＤのリセット状態が解除される。この状態が、画素１２のリセット状態である。垂直出力線１６Ａには、ノードＦＤのリセット電圧に応じたリセットレベルの画素信号が出力される。

その際、光電変換素子ＰＤに非常に強い光が照射されていると、転送トランジスタＭ１がオフであるにもかかわらず光電変換素子ＰＤで発生した電荷がノードＦＤに漏れ出し、ノードＦＤの電位、ひいては垂直出力線１６Ａの電位が低下する。このときの信号ＶＯＵＴのレベルを、図５に破線で表している（ブルーミング発生時）。光電変換素子ＰＤからノードＦＤへの電荷の漏れ込みがなければ、図５に実線で表しているように、画素信号のレベルはリセットレベルから変化しない（通常時）。

図５に示すように、ブルーミング発生時における信号ＶＯＵＴのレベルは、通常時における信号ＶＯＵＴのレベルよりも低下する。信号ＶＯＵＴの下げ止まるレベルは、Ｎ型トランジスタＭ５のゲートに印加されている電圧ＶＣＬＩＰＨやＮ型トランジスタＭ５の閾値電圧などによって決まる。これは、ノードＦＤの電位が低下することによって増幅トランジスタＭ３がオフになる代わりにＮ型トランジスタＭ５がオンになることで、垂直出力線１６Ａの電位をＮ型トランジスタＭ５がその特性に応じた所定の電位にクリップするからである。

続く時刻ｔ２において、参照信号生成回路３８Ａは、参照信号線４０を介して各列の列回路３２に供給する参照信号ＶＲＡＭＰの電圧レベルの変化を開始する。カウンタ回路４４Ａは、参照信号ＶＲＡＭＰの電圧レベルの変化の開始と同期してカウント動作を開始し、カウント値を示すカウント信号ＣＯＵＮＴを、カウント信号線４６を介して各列の列回路３２に供給する。

比較器４２は、信号ＶＯＵＴのレベルと参照信号ＶＲＡＭＰのレベルとの比較動作を行い、信号ＶＯＵＴのレベルと参照信号ＶＲＡＭＰのレベルとの大小関係が変化したタイミングで出力信号のレベルを反転する。メモリ４８Ｗは、比較器４２の出力信号のレベルが反転したタイミングにカウンタ回路４４Ａから供給されているカウント信号ＣＯＵＮＴが示すカウント値を、画素信号のデジタルデータとして保持する。このようにして、リセットレベルの画素信号に対するＡＤ変換が行われる。

ブルーミングが発生していない場合（通常時）には、続く時刻ｔ３において参照信号ＶＲＡＭＰのレベルが信号ＶＯＵＴのレベルと等しくなり、比較器４２の出力信号のレベルが反転する。メモリ４８Ｗは、時刻ｔ２から時刻ｔ３の期間の長さに対応するカウント値を、画素信号のデジタルデータとして保持する。ブルーミングが発生している場合（ブルーミング発生時）には、続く時刻ｔ４において参照信号ＶＲＡＭＰのレベルが信号ＶＯＵＴのレベルと等しくなり、比較器４２の出力信号のレベルが反転する。メモリ４８Ｗは、時刻ｔ２から時刻ｔ４の期間の長さに対応するカウント値を、画素信号のデジタルデータとして保持する。

このように、ブルーミングが生じている場合には、リセットレベルの画素信号のＡＤ変換の結果には、比較器４２の出力信号のレベルが反転するタイミングの違いに応じた誤差が生じ得る。

続く時刻ｔ５において、参照信号生成回路３８Ａは、参照信号ＶＲＡＭＰを所定のレベルにリセットする。

続く時刻ｔ６において、制御回路７０は、スイッチＳＷ２１をオンに制御し、配線ＶＣに電圧ＶＣＬＩＰＬを供給する。なお、配線ＶＣの電圧が電圧ＶＣＬＩＰＨから電圧ＶＣＬＩＰＬに遷移するまでには、配線ＶＣの寄生容量やスイッチＳＷ２１の電流駆動能力等に応じた所定の時間を要する。

同じく時刻ｔ６から続く時刻ｔ７の期間において、垂直走査回路２０は、読み出し対象の行の制御信号ＰＴＸをＨｉｇｈレベルに制御する。これにより、当該行に属する画素１２の転送トランジスタＭ１がオンになり、所定の露光期間の間に光電変換素子ＰＤに蓄積された電荷がノードＦＤに転送される。

ブルーミングが発生していない場合（通常時）、ノードＦＤは光電変換素子ＰＤから転送された電荷の量に応じた電圧に低下し、垂直出力線１６Ａの電位も低下する。垂直出力線１６Ａには、ノードＦＤの電圧に応じた光信号レベルの画素信号が出力される。

一方、ブルーミングが発生している場合（ブルーミング発生時）、増幅トランジスタＭ３はオフになっているため、ノードＦＤの電位の低下は垂直出力線１６Ａの電位に影響しない。代わりに、スイッチＳＷ２１をオンにすることによる配線ＶＣの電圧の低下に応じて、垂直出力線１６Ａの電位が低下する。このときの信号ＶＯＵＴが、光信号レベルの画素信号として扱われる。

続く時刻ｔ８において、参照信号生成回路３８Ａは、参照信号線４０を介して各列の列回路３２に供給する参照信号ＶＲＡＭＰの電圧レベルの変化を開始する。カウンタ回路４４Ａは、参照信号ＶＲＡＭＰの電圧レベルの変化の開始と同期してカウント動作を開始し、カウント値を示すカウント信号ＣＯＵＮＴを、カウント信号線４６を介して各列の列回路３２に供給する。

比較器４２は、信号ＶＯＵＴのレベルと参照信号ＶＲＡＭＰのレベルとの比較動作を行い、信号ＶＯＵＴのレベルと参照信号ＶＲＡＭＰのレベルとの大小関係が変化したタイミングで出力信号のレベルを反転する。メモリ４８Ｗは、比較器４２の出力信号のレベルが反転したタイミングにカウンタ回路４４Ａから供給されているカウント信号ＣＯＵＮＴが示すカウント値を、画素信号のデジタルデータとして保持する。このようにして、光信号レベルの画素信号に対するＡＤ変換が行われる。

続く時刻ｔ１０において、参照信号生成回路３８Ａは、参照信号ＶＲＡＭＰを所定のレベルにリセットする。

このようにして取得された画素信号のデジタルデータに対しては、後段の出力回路６０Ａにおいて相関二重サンプリングによる補正処理が施される。相関二重サンプリングによる補正処理では、光信号レベルの画素信号のデジタルデータからリセットレベルの画素信号のデジタルデータを差し引き、光信号レベルの画素信号に重畳するノイズ成分を除去する。ブルーミングが生じている場合、前述のように、リセットレベルの画素信号のＡＤ変換結果には比較器４２の出力信号のレベルが反転するタイミングの違いに応じた誤差が生じ得る。したがって、相関二重サンプリングによる補正処理を行うことで、飽和出力という妥当な結果を得られなくなることも考えられる。

しかしながら、電圧ＶＣＬＩＰＬ及び電圧ＶＣＬＩＰＨを適宜設定することにより、ブルーミング発生時においても飽和出力を得ることが可能となる。ここで、飽和出力の一例としては、ＡＤ変換結果が最大値であることが挙げられる。例えば、ＡＤ変換の階調が１２ビットで表される場合、量子化単位を１ＬＳＢとして４０９６ＬＳＢの結果が得られることを指す。つまり、時刻ｔ６における垂直出力線１６Ａの電位の低下量を、１ＬＳＢ分の電圧×４０９６に相当する電圧以上確保すれば、飽和出力を得ることができる。

時刻ｔ６における垂直出力線１６Ａの電位の低下量は、Ｎ型トランジスタＭ５のゲート電圧が電圧ＶＣＬＩＰＨであるときの垂直出力線１６Ａの電圧とＮ型トランジスタＭ５のゲート電圧が電圧ＶＣＬＩＰＬであるときの垂直出力線１６Ａの電圧との差に相当する。したがって、垂直出力線１６Ａの電位の低下量が１ＬＳＢ分の電圧×４０９６以上になるように電圧ＶＣＬＩＰＨ及び電圧ＶＣＬＩＰＬを適宜設定することにより、ブルーミング発生時においても飽和出力を得ることが可能となる。

続く時刻ｔ１１から時刻ｔ１２の期間において、垂直走査回路２０は、読み出し対象の行の制御信号ＰＲＥＳをＨｉｇｈレベルに制御する。これにより、当該行に属する画素１２のリセットトランジスタＭ２がオンになり、ノードＦＤが電圧ＶＤＤに応じた電圧にリセットされる。

時刻ｔ１２において制御信号ＰＲＥＳがＨｉｇｈレベルからＬｏｗレベルに遷移することで、当該行に属する画素１２のリセットトランジスタＭ２がオフになり、これら画素１２のノードＦＤのリセット状態が解除される。これにより、垂直出力線１６Ａの信号ＶＯＵＴも、リセットレベルに戻る。

同じく時刻ｔ１１から時刻ｔ１２の期間において、制御回路７０は、制御信号ＣＬＩＰ＿ＲＥＳをＨｉｇｈレベルに制御する。これにより、各列の列回路３２のクリップ回路３４のスイッチＳＷ１１がオンになり、配線ＶＣの電圧が電圧ＶＣＬＩＰＬから電圧ＶＣＬＩＰＨへと遷移する。これにより、増幅トランジスタＭ３とＮ型トランジスタＭ５とにより垂直出力線１６Ａをリセットすることが可能となり、ひいては垂直出力線１６Ａのリセットに要する時間を短縮することができる。

本実施形態の駆動例では、垂直出力線１６Ａのセトリング時間を確保できるように時刻ｔ７から時刻ｔ８の期間の長さを設定しているため、時刻ｔ６において配線ＶＣを電圧ＶＣＬＩＰＨから電圧ＶＣＬＩＰＬに遷移する際の速度は遅くても構わない。そのため、本実施形態では、電圧ＶＣＬＩＰＬが供給されるノードと配線ＶＣとの間にはクリップ回路３４毎にスイッチを設けていない。これにより、クリップ回路３４の回路面積の増加を抑制することができる。

このように、本実施形態においては、Ｎ型トランジスタＭ５のゲートに接続される配線ＶＣを電圧ＶＣＬＩＰＬから電圧ＶＣＬＩＰＨに遷移する際の駆動力を、電圧ＶＣＬＩＰＨから電圧ＶＣＬＩＰＬに遷移する際の駆動力と比較して相対的に高くしている。これにより、チップ面積の増加を抑制しつつ、高速化を行うことが可能となる。

なお、ここでの駆動力とは、スイッチＳＷ１１の数とスイッチＳＷ２１の数との違いによる、ＶＣＬＩＰＨノードと配線ＶＣとの間のスイッチのオン抵抗とＶＣＬＩＰＬノードと配線ＶＣとの間のスイッチのオン抵抗との違いを指している。すなわち、スイッチのオン抵抗が低いほど配線ＶＣの駆動力は高くなる。この駆動力の違いにより、時刻ｔ６からの電圧ＶＣＬＩＰＨから電圧ＶＣＬＩＰＬへの遷移速度よりも、時刻ｔ１１からの電圧ＶＣＬＩＰＬから電圧ＶＣＬＩＰＨへの遷移速度が速くなるように構成されているとも言える。つまり、遷移速度が相対的に異なる構成となっているとも言える。

また、図３には示していないが、制御信号ＣＬＩＰ＿ＲＥＳを伝送する信号線にリピートバッファを挿入して駆動力を向上しても構わない。

このように、本実施形態によれば、チップ面積の増加を抑制しつつ、読み出し動作を高速化することができる。

［第２実施形態］
本発明の第２実施形態による光電変換装置及びその駆動方法について、図６及び図７を用いて説明する。第１実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図６は、本実施形態による光電変換装置における列回路の構成例を示す回路図である。図７は、本実施形態による光電変換装置の駆動方法を示すタイミング図である。

本実施形態による光電変換装置は、クリップ回路３４の構成が異なるほかは、第１実施形態による光電変換装置と同様である。第１実施形態では、電圧ＶＣＬＩＰＨから電圧ＶＣＬＩＰＬへの遷移速度よりも電圧ＶＣＬＩＰＬから電圧ＶＣＬＩＰＨへの遷移速度が速くなるようにクリップ回路３４を構成している。これに対し、本実施形態では、電圧ＶＣＬＩＰＬから電圧ＶＣＬＩＰＨへの遷移速度よりも電圧ＶＣＬＩＰＨから電圧ＶＣＬＩＰＬへの遷移速度が相対的に速くなるようにクリップ回路３４を構成している。

本実施形態のクリップ回路３４は、図６に示すように、Ｎ型トランジスタＭ５と、スイッチＳＷ１２と、を有する。Ｎ型トランジスタＭ５のドレインは、電源電圧（電圧ＶＤＤ）が供給されるノードに接続されている。Ｎ型トランジスタＭ５のソースは、垂直出力線１６Ａに接続されている。スイッチＳＷ１２の一方の端子は、電圧ＶＣＬＩＰＬが供給されるノードに接続されている。スイッチＳＷ１２の他方の端子及びＮ型トランジスタＭ５のゲートは、配線ＶＣに接続されている。配線ＶＣには、スイッチＳＷ２２を介して電圧ＶＣＬＩＰＨを供給可能である。スイッチＳＷ１２の制御ノードには、制御回路７０から制御信号ＣＬＩＰ＿ＲＥＳが供給される。

スイッチＳＷ１２は、第１実施形態のＳＷ１１と同様、読み出し回路３０Ａの複数の列回路３２の各々のクリップ回路３４に設けられた個別のスイッチである。一方、スイッチＳＷ２２は、読み出し回路３０Ａの複数の列回路３２のクリップ回路３４に共通のスイッチである。別の言い方をすると、配線ＶＣは、並列に接続された複数のスイッチＳＷ１２を介して電圧ＶＣＬＩＰＬが供給されるノードに接続されており、また、１つのスイッチＳＷ２２を介して電圧ＶＣＬＩＰＨが供給されるノードに接続されている。

クリップ回路３４は、垂直出力線１６Ａの電圧の下限値を、Ｎ型トランジスタＭ５のゲートの電圧に応じた電圧に制限する機能を備える。Ｎ型トランジスタＭ５のゲートは、スイッチＳＷ１２がオンでスイッチＳＷ２２がオフのときに電圧ＶＣＬＩＰＬとなり、スイッチＳＷ１２がオフでスイッチＳＷ２２がオンのときに電圧ＶＣＬＩＰＨとなる。ここでは、スイッチＳＷ１２は、制御信号ＣＬＩＰ＿ＲＥＳがＨｉｇｈレベルのときにオン（導通状態）となり、制御信号ＣＬＩＰ＿ＲＥＳがＬｏｗレベルのときにオフ（非導通状態）となるものとする。

なお、電圧ＶＣＬＩＰＨを生成する電圧生成回路（図示せず）、電圧ＶＣＬＩＰＬを生成する電圧生成回路（図示せず）及びスイッチＳＷ１２，ＳＷ２２は、配線ＶＣに電圧ＶＣＬＩＰＨ及び電圧ＶＣＬＩＰＬを供給する電圧供給回路ということもできる。

次に、本実施形態による光電変換装置の駆動方法について、第１実施形態の駆動方法とは異なる点を中心に、図７を用いて説明する。図７は、画素アレイ部１０の任意の行における画素信号の読み出し動作を示すタイミング図である。図７には、制御信号ＰＴＸ，ＰＲＥＳ，ＣＬＩＰ＿ＲＥＳのレベル、参照信号ＶＲＡＭＰの電圧、信号ＶＯＵＴの電圧及び配線ＶＣの電圧を示している。

本実施形態の駆動例では、例えば、電流源３６の電流値を大きくし、通常動作時（実線）における時刻ｔ６からの垂直出力線１６Ａの電位の低下速度を速くすることで、時刻ｔ６から時刻ｔ８の期間を短縮し、高速化を図っている。このとき、例えば図７に点線で示すように時刻ｔ６からの配線ＶＣの電位の低下速度が遅いと、ブルーミング発生時における垂直出力線１６Ａの電位の低下が遅くなり、高速化の妨げとなってしまう。このようなケースでは、電圧ＶＣＬＩＰＬから電圧ＶＣＬＩＰＨへの駆動力よりも電圧ＶＣＬＩＰＨから電圧ＶＣＬＩＰＬへの駆動力の方を相対的に高くした方が読み出し速度の向上に寄与しうる。

そこで、本実施形態では、クリップ回路３４の各々に電圧ＶＣＬＩＰＬが供給されるノードと配線ＶＣとの間の接続を制御するスイッチＳＷ１２を設け、時刻ｔ６からの配線ＶＣの電圧ＶＣＬＩＰＨから電圧ＶＣＬＩＰＬへの遷移速度を向上している。これにより、チップ面積の増加を抑制しつつ、高速化を行うことが可能となる。

このように、本実施形態によれば、チップ面積の増加を抑制しつつ、読み出し動作を高速化することができる。

［第３実施形態］
本発明の第３実施形態による光電変換装置及びその駆動方法について、図８を用いて説明する。第１及び第２実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図８は、本実施形態による光電変換装置における列回路の構成例を示す回路図である。

本実施形態による光電変換装置は、クリップ回路３４の構成が異なるほかは、第１実施形態による光電変換装置と同様である。

本実施形態のクリップ回路３４は、図８に示すように、Ｎ型トランジスタＭ５を有する。Ｎ型トランジスタＭ５のドレインは、電源電圧（電圧ＶＤＤ）が供給されるノードに接続されている。Ｎ型トランジスタＭ５のソースは、垂直出力線１６Ａに接続されている。Ｎ型トランジスタＭ５のゲートは、配線ＶＣに接続されている。配線ＶＣには、スイッチＳＷ２１を介して電圧ＶＣＬＩＰＬを供給可能である。また、配線ＶＣには、スイッチＳＷ２２を介して電圧ＶＣＬＩＰＨを供給可能である。

スイッチＳＷ２１，ＳＷ２２は、読み出し回路３０Ａの複数の列回路３２のクリップ回路３４に共通のスイッチである。別の言い方をすると、配線ＶＣは、１つのスイッチＳＷ２１を介して電圧ＶＣＬＩＰＬが供給されるノードに接続されており、また、１つのスイッチＳＷ２２を介して電圧ＶＣＬＩＰＨが供給されるノードに接続されている。

なお、電圧ＶＣＬＩＰＨを生成する電圧生成回路（図示せず）、電圧ＶＣＬＩＰＬを生成する電圧生成回路（図示せず）及びスイッチＳＷ２１，ＳＷ２２は、配線ＶＣに電圧ＶＣＬＩＰＨ及び電圧ＶＣＬＩＰＬを供給する電圧供給回路ということもできる。

本実施形態では、スイッチＳＷ２２のサイズをスイッチＳＷ２１のサイズよりも大きくすることで、電圧ＶＣＬＩＰＨから電圧ＶＣＬＩＰＬへの駆動力よりも電圧ＶＣＬＩＰＬから電圧ＶＣＬＩＰＨへの駆動力の方を相対的に高くしている。このように構成することで、第１実施形態と同様、チップ面積の増加を抑制しつつ、高速化を行うことが可能となる。

なお、スイッチＳＷ２１とスイッチＳＷ２２との特性（サイズやオン抵抗）を変える代わりに或いはそれに加えて、電圧ＶＣＬＩＰＨの生成回路の出力抵抗が電圧ＶＣＬＩＰＬの生成回路の出力抵抗よりも低くなるように構成してもよい。例えば、電圧ＶＣＬＩＰＨの生成回路に相対的に大きな面積で出力抵抗の小さいオペアンプを使用し、電圧ＶＣＬＩＰＬの生成回路に相対的に小さな面積で出力抵抗の大きいオペアンプを使用する。このように構成することによっても、チップ面積の増加を抑制しつつ、高速化を行うことが可能となる。

このように、本実施形態によれば、チップ面積の増加を抑制しつつ、読み出し動作を高速化することができる。

［第４実施形態］
本発明の第４実施形態による光電変換装置及びその駆動方法について、図９を用いて説明する。第１乃至第３実施形態と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図９は、本実施形態による光電変換装置における列回路の構成例を示す回路図である。

本実施形態による光電変換装置は、クリップ回路３４の構成が異なるほかは、第１実施形態による光電変換装置と同様である。

本実施形態のクリップ回路３４は、図９に示すように、Ｎ型トランジスタＭ５と、スイッチＳＷ１３と、を有する。Ｎ型トランジスタＭ５のドレインは、電源電圧（電圧ＶＤＤ）が供給されるノードに接続されている。Ｎ型トランジスタＭ５のソースは、垂直出力線１６Ａに接続されている。スイッチＳＷ１３の一方の端子は、電源電圧（電圧ＶＤＤ）が供給されるノードに接続されている。スイッチＳＷ１３の他方の端子及びＮ型トランジスタＭ５のゲートは、配線ＶＣに接続されている。配線ＶＣには、スイッチＳＷ２１を介して電圧ＶＣＬＩＰＬを供給可能である。スイッチＳＷ１３の制御ノードには、制御回路７０から制御信号ＣＬＩＰ＿ＲＥＳが供給される。

スイッチＳＷ１３は、これまでの実施形態のスイッチＳＷ１１，ＳＷ１２と同様、読み出し回路３０Ａの複数の列回路３２の各々のクリップ回路３４に設けられた個別のスイッチである。一方、スイッチＳＷ２１は、読み出し回路３０Ａの複数の列回路３２のクリップ回路３４に共通のスイッチである。別の言い方をすると、配線ＶＣは、並列に接続された複数のスイッチＳＷ１３を介して電圧ＶＤＤが供給されるノードに接続されており、また、１つのスイッチＳＷ２１を介して電圧ＶＣＬＩＰＬが供給されるノードに接続されている。

クリップ回路３４は、垂直出力線１６Ａの電圧の下限値を、Ｎ型トランジスタＭ５のゲートの電圧に応じた電圧に制限する。Ｎ型トランジスタＭ５のゲートは、スイッチＳＷ１３がオンでスイッチＳＷ２１がオフのときに電圧ＶＤＤとなり、スイッチＳＷ１３がオフでスイッチＳＷ２１がオンのときに電圧ＶＣＬＩＰＬとなる。ここでは、スイッチＳＷ１３は、制御信号ＣＬＩＰ＿ＲＥＳがＨｉｇｈレベルのときにオン（導通状態）となり、制御信号ＣＬＩＰ＿ＲＥＳがＬｏｗレベルのときにオフ（非導通状態）となるものとする。

なお、電圧ＶＣＬＩＰＬを生成する電圧生成回路（図示せず）及びスイッチＳＷ１３，ＳＷ２１は、配線ＶＣに電圧ＶＤＤ及び電圧ＶＣＬＩＰＬを供給する電圧供給回路ということもできる。

このように本実施形態では、第１実施形態における電圧ＶＣＬＩＰＨを電圧ＶＤＤで兼用している。このように構成することで、配線数を削減することが可能となる。或いは、電圧ＶＣＬＩＰＨを供給する配線を削減したことにより生じるスペースを利用して電圧ＶＤＤを供給する配線を太くしてもよい。このように構成することで、配線ＶＣを電圧ＶＣＬＩＰＬから電圧ＶＤＤに遷移する際の駆動力を更に高くすることが可能である。

このように、本実施形態によれば、チップ面積の増加を抑制しつつ、読み出し動作を高速化することができる。

［第５実施形態］
本発明の第５実施形態による光電変換装置及びその駆動方法について、図１０及び図１１を用いて説明する。第１乃至第４実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１０は、本実施形態による光電変換装置における列回路の構成例を示す回路図である。図１１は、本実施形態による光電変換装置の駆動方法を示すタイミング図である。

本実施形態による光電変換装置は、クリップ回路３４の構成が異なるほかは、第１実施形態による光電変換装置と同様である。

本実施形態のクリップ回路３４は、図１０に示すように、Ｎ型トランジスタＭ５と、スイッチＳＷ１３と、を有する。Ｎ型トランジスタＭ５のドレインは、電源電圧（電圧ＶＤＤ）が供給されるノードに接続されている。Ｎ型トランジスタＭ５のソースは、垂直出力線１６Ａに接続されている。スイッチＳＷ１３の一方の端子は、電源電圧（電圧ＶＤＤ）が供給されるノードに接続されている。スイッチＳＷ１３の他方の端子及びＮ型トランジスタＭ５のゲートは、配線ＶＣに接続されている。配線ＶＣには、スイッチＳＷ２１を介して電圧ＶＣＬＩＰＬを供給可能である。また、配線ＶＣには、スイッチＳＷ２２を介して電圧ＶＣＬＩＰＨを供給可能である。スイッチＳＷ１３の制御ノードには、制御回路７０から制御信号ＣＬＩＰ＿ＲＥＳが供給される。

スイッチＳＷ１３は、第４実施形態において説明したように、読み出し回路３０Ａの複数の列回路３２の各々のクリップ回路３４に設けられた個別のスイッチである。一方、スイッチＳＷ２１，ＳＷ２２は、読み出し回路３０Ａの複数の列回路３２のクリップ回路３４に共通のスイッチである。別の言い方をすると、配線ＶＣは、並列に接続された複数のスイッチＳＷ１３を介して電圧ＶＤＤが供給されるノードに接続されている。また、配線ＶＣは、１つのスイッチＳＷ２１を介して電圧ＶＣＬＩＰＬが供給されるノードに接続されており、また、１つのスイッチＳＷ２２を介して電圧ＶＣＬＩＰＨが供給されるノードに接続されている。

クリップ回路３４は、垂直出力線１６Ａの電圧の下限値を、Ｎ型トランジスタＭ５のゲートの電圧に応じた電圧に制限する。Ｎ型トランジスタＭ５のゲートは、スイッチＳＷ１３がオンでスイッチＳＷ２１，ＳＷ２２がオフのときに電圧ＶＤＤとなる。また、Ｎ型トランジスタＭ５のゲートは、スイッチＳＷ１３，ＳＷ２２がオフでスイッチＳＷ２１がオンのときに電圧ＶＣＬＩＰＬとなり、スイッチＳＷ１３，ＳＷ２１がオフでスイッチＳＷ２２がオンのときに電圧ＶＣＬＩＰＨとなる。

なお、電圧ＶＣＬＩＰＨ，ＶＣＬＩＰＬを生成する電圧生成回路（いずれも図示せず）及びスイッチＳＷ１３，ＳＷ２１，ＳＷ２２は、配線ＶＣに電圧ＶＤＤ，ＶＣＬＩＰＨ，ＶＣＬＩＰＬを供給する電圧供給回路ということもできる。

次に、本実施形態による光電変換装置の駆動方法について、第１実施形態の駆動方法とは異なる点を中心に、図１１を用いて説明する。図１１は、画素アレイ部１０の任意の行における画素信号の読み出し動作を示すタイミング図である。図１１には、制御信号ＰＴＸ，ＰＲＥＳ，ＣＬＩＰ＿ＲＥＳのレベル、参照信号ＶＲＡＭＰの電圧、信号ＶＯＵＴの電圧及び配線ＶＣの電圧を示している。

本実施形態の駆動方法では、時刻ｔ０から時刻ｔ１の期間及び時刻ｔ１１から時刻ｔ１２の期間において、制御信号ＣＬＩＰ＿ＲＥＳをＨｉｇｈレベルに制御することによりスイッチＳＷ１３をオンにして、配線ＶＣを電圧ＶＤＤにリセットする。そして、時刻ｔ１及び時刻ｔ１２において、制御信号ＣＬＩＰ＿ＲＥＳをＬｏｗレベルに制御してスイッチＳＷ１３をオフにすると同時に、スイッチＳＷ２２をオンにする。これにより、配線ＶＣの電圧は電圧ＶＣＬＩＰＨへと遷移していく。

このように駆動することにより、時刻ｔ１から時刻ｔ６の期間には垂直出力線１６Ａの電位を下げ止めるために電圧ＶＣＬＩＰＨを使用し、時刻ｔ１１から時刻ｔ１２の期間には垂直出力線１６Ａをリセットするために電圧ＶＤＤを使用することが可能となる。これにより、電位を下げ止めるための電圧（電圧ＶＣＬＩＰＨ）と垂直出力線１６Ａをリセットするための電圧（電圧ＶＤＤ）とを個別に最適化することができる。

このように、本実施形態によれば、チップ面積の増加を抑制しつつ、読み出し動作を高速化することができる。

［第６実施形態］
本発明の第６実施形態による撮像システムについて、図１２を用いて説明する。図１２は、本実施形態による撮像システムの概略構成を示すブロック図である。

上記第１乃至第５実施形態で述べた光電変換装置１００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図１２には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

図１２に例示した撮像システム２００は、撮像装置２０１、被写体の光学像を撮像装置２０１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置２０１に光を集光する光学系である。撮像装置２０１は、第１乃至第５実施形態のいずれかで説明した光電変換装置１００であって、レンズ２０２により結像された光学像を画像データに変換する。

撮像システム２００は、また、撮像装置２０１より出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、撮像装置２０１が出力するデジタル信号から画像データの生成を行う。また、信号処理部２０８は必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。撮像装置２０１は、信号処理部２０８で処理されるデジタル信号を生成するＡＤ変換部を備えうる。ＡＤ変換部は、撮像装置２０１の光電変換部が形成された半導体層（半導体基板）に形成されていてもよいし、撮像装置２０１の光電変換部が形成された半導体層とは別の半導体基板に形成されていてもよい。また、信号処理部２０８が撮像装置２０１と同一の半導体基板に形成されていてもよい。

撮像システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。

更に撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は少なくとも撮像装置２０１と、撮像装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。

撮像装置２０１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。

このように、本実施形態によれば、第１乃至第５実施形態による光電変換装置１００を適用した撮像システムを実現することができる。

［第７実施形態］
本発明の第７実施形態による撮像システム及び移動体について、図１３を用いて説明する。図１３は、本実施形態による撮像システム及び移動体の構成を示す図である。

図１３（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第５実施形態のいずれかに記載の光電変換装置１００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１３（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［第８実施形態］
本発明の第８実施形態による機器について、図１４を用いて説明する。図１４は、本実施形態による機器の概略構成を示すブロック図である。

図１４は、光電変換装置ＡＰＲを含む機器ＥＱＰを示す模式図である。光電変換装置ＡＰＲは、第１乃至第５実施形態のいずれかの光電変換装置１００の機能を備える。光電変換装置ＡＰＲの全部又は一部が、半導体デバイスＩＣである。本例の光電変換装置ＡＰＲは、例えば、イメージセンサやＡＦ（Auto Focus）センサ、測光センサ、測距センサとして用いることができる。半導体デバイスＩＣは、光電変換部を含む画素回路ＰＸＣが行列状に配列された画素エリアＰＸを有する。半導体デバイスＩＣは画素エリアＰＸの周囲に周辺エリアＰＲを有することができる。周辺エリアＰＲには画素回路以外の回路を配置することができる。

光電変換装置ＡＰＲは、複数の光電変換部が設けられた第１半導体チップと、周辺回路が設けられた第２半導体チップとを積層した構造（チップ積層構造）を有していてもよい。第２半導体チップにおける周辺回路は、ぞれぞれ、第１半導体チップの画素列に対応した列回路とすることができる。また、第２半導体チップにおける周辺回路は、それぞれ、第１半導体チップの画素あるいは画素ブロックに対応したマトリクス回路とすることもできる。第１半導体チップと第２半導体チップとの接続は、貫通電極（ＴＳＶ）、銅等の導電体の直接接合によるチップ間配線、チップ間のマイクロバンプによる接続、ワイヤボンディングによる接続などを採用することができる。

光電変換装置ＡＰＲは、半導体デバイスＩＣの他に、半導体デバイスＩＣを収容するパッケージＰＫＧを含みうる。パッケージＰＫＧは、半導体デバイスＩＣが固定された基体と、半導体デバイスＩＣに対向するガラス等の蓋体と、基体に設けられた端子と半導体デバイスＩＣに設けられた端子とを接続するボンディングワイヤやバンプ等の接続部材と、を含みうる。

機器ＥＱＰは、光学装置ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹ及び機械装置ＭＣＨＮのうちの少なくともいずれかを更に備えうる。光学装置ＯＰＴは、光電変換装置としての光電変換装置ＡＰＲに対応するものであり、例えばレンズやシャッター、ミラーである。制御装置ＣＴＲＬは、光電変換装置ＡＰＲを制御するものであり、例えばＡＳＩＣなどの半導体デバイスである。処理装置ＰＲＣＳは、光電変換装置ＡＰＲから出力された信号を処理するものであり、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成する。処理装置ＰＲＣＳは、ＣＰＵ（中央処理装置）やＡＳＩＣ（特定用途向け集積回路）などの半導体デバイスである。表示装置ＤＳＰＬは、光電変換装置ＡＰＲで得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置ＭＭＲＹは、光電変換装置ＡＰＲで得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置ＭＭＲＹは、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、或いは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。機械装置ＭＣＨＮは、モーターやエンジン等の可動部あるいは推進部を有する。機器ＥＱＰでは、光電変換装置ＡＰＲから出力された信号を表示装置ＤＳＰＬに表示したり、機器ＥＱＰが備える通信装置（不図示）によって外部に送信したりする。そのために、機器ＥＱＰは、光電変換装置ＡＰＲが有する記憶回路部や演算回路部とは別に、記憶装置ＭＭＲＹや処理装置ＰＲＣＳを更に備えることが好ましい。

図１４に示した機器ＥＱＰは、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器でありうる。カメラにおける機械装置ＭＣＨＮはズーミングや合焦、シャッター動作のために光学装置ＯＰＴの部品を駆動することができる。また、機器ＥＱＰは、車両や船舶、飛行体などの輸送機器（移動体）でありうる。また、機器ＥＱＰは、内視鏡やＣＴスキャナーなどの医療機器でありうる。また、機器ＥＱＰは、内視鏡やＣＴスキャナーなどの医療機器でありうる。

輸送機器における機械装置ＭＣＨＮは移動装置として用いられうる。輸送機器としての機器ＥＱＰは、光電変換装置ＡＰＲを輸送するものや、撮影機能により運転（操縦）の補助及び／又は自動化を行うものに好適である。運転（操縦）の補助及び／又は自動化のための処理装置ＰＲＣＳは、光電変換装置ＡＰＲで得られた情報に基づいて移動装置としての機械装置ＭＣＨＮを操作するための処理を行うことができる。

本実施形態による光電変換装置ＡＰＲは、その設計者、製造者、販売者、購入者及び／又は使用者に、高い価値を提供することができる。そのため、光電変換装置ＡＰＲを機器ＥＱＰに搭載すれば、機器ＥＱＰの価値も高めることができる。よって、機器ＥＱＰの製造、販売を行う上で、本実施形態の光電変換装置ＡＰＲの機器ＥＱＰへの搭載を決定することは、機器ＥＱＰの価値を高める上で有利である。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

また、図２に示した画素１２の回路構成は一例であり、適宜変更が可能である。例えば、各々の画素１２が２つ以上の光電変換素子を備えていてもよい。また、１つの画素１２の複数の光電変換素子が１つのマイクロレンズを共有する瞳分割画素を構成していてもよい。また、画素１２は、必ずしも選択トランジスタＭ４を有する必要はない。また、ノードＦＤの容量値が切り替え可能に構成されていてもよい。

また、上記実施形態では、各列に１本ずつの垂直出力線を配置したが、各列に２本以上の垂直出力線を配置してもよい。この場合、各々の画素１２は、各列の垂直出力線のうちのいずれかに１つに接続されてもよいし、各列の垂直出力線の数に対応する複数の選択トランジスタを備えていてもよい。

また、比較器４２は、オートゼロ動作用の容量とスイッチとを更に有する構成でも構わない。

また、上記第５及び第６実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システムの例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図１２及び図１３に示した構成に限定されるものではない。また、上記第７実施形態に示した機器は、本発明の光電変換装置を適用しうる機器の例を示したものであり、本発明の光電変換装置を適用可能な機器は図１４に示した構成に限定されるものではない。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０…画素アレイ部
１２…画素
１６Ａ，１６Ｂ…垂直出力線
３０Ａ，３０Ｂ…読み出し回路
３２…列回路
３４…クリップ回路
３６…電流源
３８Ａ，３８Ｂ…参照信号生成回路
４０…参照信号線
４２…比較器
４４Ａ，４４Ｂ…カウンタ回路
４６…カウント信号線
１００…光電変換装置

Claims (17)

1. 光電変換素子を有し、前記光電変換素子で生成された電荷の量に応じた信号を出力する画素と、
   前記画素の信号が出力される出力線と、
   ソースフォロワ回路を構成し、前記出力線にソースが接続されたトランジスタと、前記トランジスタのゲートに接続された配線と、を有するクリップ回路と、
   前記配線に第１の電圧及び第２の電圧を供給可能に構成された電圧供給回路と、を有し、
   前記電圧供給回路により前記配線を前記第１の電圧に制御する際の駆動力と、前記電圧供給回路により前記配線を前記第２の電圧に制御する際の駆動力と、が異なっている
   ことを特徴とする光電変換装置。
2. 複数の列をなすように配された複数の前記画素と、
   前記複数の列に対応して設けられた複数の前記出力線と、
   前記複数の列に対応して設けられ、各々が前記クリップ回路を含む複数の列回路と、を有し、
   前記配線は、前記複数の列回路の前記クリップ回路に共通の配線である
   ことを特徴とする請求項１記載の光電変換装置。
3. 前記電圧供給回路は、
   前記複数の列回路の前記クリップ回路の各々に設けられ、前記第１の電圧が供給されるノードと前記配線とを接続する複数の第１のスイッチと、
   前記第２の電圧が供給されるノードと前記配線とを接続する第２のスイッチと、を有する
   ことを特徴とする請求項２記載の光電変換装置。
4. 前記電圧供給回路により前記配線を前記第１の電圧に制御する際の駆動力は、前記電圧供給回路により前記配線を前記第２の電圧に制御する際の駆動力よりも高い
   ことを特徴とする請求項３記載の光電変換装置。
5. 前記第１の電圧が供給されるノードと前記配線との間に設けられた前記第１のスイッチの数は、前記第２の電圧が供給されるノードと前記配線との間に設けられた前記第２のスイッチの数よりも多い
   ことを特徴とする請求項３又は４記載の光電変換装置。
6. 前記配線が前記第１の電圧のときの前記出力線の電圧と、前記配線が前記第２の電圧のときの前記出力線の電圧との差は、前記画素の飽和出力に対応する電圧以上である
   ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
7. 前記電圧供給回路は、前記配線に第３の電圧を供給可能に更に構成されている
   ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
8. 前記電圧供給回路は、前記第３の電圧が供給されるノードと前記配線とを接続する第３のスイッチを更に有し、
   前記電圧供給回路により前記配線を前記第１の電圧に制御する際の駆動力は、前記電圧供給回路により前記配線を前記第３の電圧に制御する際の駆動力よりも高い
   ことを特徴とする請求項７記載の光電変換装置。
9. 前記配線が前記第２の電圧のときの前記出力線の電圧と、前記配線が前記第３の電圧のときの前記出力線の電圧との差は、前記画素の飽和出力に対応する電圧以上である
   ことを特徴とする請求項７又は８記載の光電変換装置。
10. 前記第１の電圧は、電源電圧である
    ことを特徴とする請求項１乃至９のいずれか１項に記載の光電変換装置。
11. 前記電圧供給回路は、
    前記第１の電圧が供給されるノードと前記配線とを接続する第１のスイッチと、
    前記第２の電圧が供給されるノードと前記配線とを接続する第２のスイッチと、を有する
    ことを特徴とする請求項１又は２記載の光電変換装置。
12. 前記第１のスイッチのオン抵抗と前記第２のスイッチのオン抵抗とが異なっている
    ことを特徴とする請求項１１記載の光電変換装置。
13. 前記電圧供給回路は、
    前記第１の電圧を生成する第１の電圧生成回路と、前記第２の電圧を生成する第２の電圧生成回路と、を更に有し、
    前記第１の電圧生成回路の出力抵抗と、前記第２の電圧生成回路の出力抵抗とが異なっている
    ことを特徴とする請求項１１記載の光電変換装置。
14. 前記配線が前記第１の電圧のときの前記出力線の電圧と、前記配線が前記第２の電圧のときの前記出力線の電圧との差は、前記画素の飽和出力に対応する電圧以上である
    ことを特徴とする請求項１１乃至１３のいずれか１項に記載の光電変換装置。
15. 請求項１乃至１４のいずれか１項に記載の光電変換装置と、
    前記光電変換装置から出力される信号を処理する信号処理部と
    を有することを特徴とする撮像システム。
16. 移動体であって、
    請求項１乃至１４のいずれか１項に記載の光電変換装置と、
    前記光電変換装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて前記移動体を制御する制御手段と
    を有することを特徴とする移動体。
17. 請求項１乃至１４のいずれか１項に記載の光電変換装置と、
    前記光電変換装置に対応する光学装置、
    前記光電変換装置を制御する制御装置、
    前記光電変換装置から出力された信号を処理する処理装置、
    前記光電変換装置で得られた情報に基づいて制御される機械装置、
    前記光電変換装置で得られた情報を表示する表示装置、及び、
    前記光電変換装置で得られた情報を記憶する記憶装置、の少なくともいずれかと
    を備えることを特徴とする機器。

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