JP6412328B2 - 固体撮像装置およびカメラ - Google Patents

Description

本発明は、固体撮像装置およびカメラに関する。

固体撮像装置は、複数の画素が配列された画素アレイと、画素アレイの各列の各画素からの信号を処理する複数の処理部と、各処理部からの信号を出力するための出力ラインと、を備える。

特開２００８−１７２６０９号公報

固体撮像装置のなかには、複数の処理部が、各々が２以上の処理部を有するように複数のグループに分割されており、各グループに、該２以上の処理部と出力ラインとを接続する１つのスイッチが設けられた構成のものがある。例えば、あるグループの各処理部からの信号を出力する場合には、該グループについてはスイッチを導通状態にしながら該グループの２以上の処理部からの信号を順に出力し、他のグループについてはスイッチを非導通状態にする。この構成によると、複数の処理部をすべて出力ラインに直接接続した場合に対して、出力ラインの負荷容量が低減されるため固体撮像装置の動作の高速化に有利である。

上記他のグループについてスイッチを非導通状態にしている間、該他のグループの２以上の処理部とスイッチとの間のノードがフローティング状態になっていると、このノードで電位変動が生じる虞がある。このことは、固体撮像装置の誤動作、ラッチアップ、ＭＯＳトランジスタの絶縁破壊等の原因となり、固体撮像装置の信頼性の低下をもたらしうる。

本発明の目的は、固体撮像装置の信頼性の向上に有利な技術を提供することにある。

本発明の一つの側面は固体撮像装置にかかり、前記固体撮像装置は、複数の画素が配列された画素アレイと、前記画素アレイの各列の各画素からの信号を処理する複数の処理部と、を備える固体撮像装置であって、前記複数の処理部は、２以上の処理部を各々が有する複数のグループを形成しており、前記固体撮像装置は、出力ラインと、電源電圧を伝達する電源ラインと、前記複数のグループにそれぞれ対応し、対応するグループが有する前記２以上の処理部の出力端を各々が相互に接続する複数の信号ラインと、前記複数のグループにそれぞれ対応する複数の接続部と、制御部と、バッファ回路と、を更に備え、前記複数のグループのうちの１つのグループの処理部からの信号を第１期間において出力する場合、前記制御部は、前記第１期間において、前記１つのグループの前記接続部を、前記１つのグループの前記信号ラインと前記出力ラインとを電気的に接続して前記１つのグループの前記処理部から信号を出力するように制御し、前記制御部は、前記第１期間において、他のグループの前記接続部を、前記他のグループの前記信号ラインと前記電源ラインとを電気的に接続するとともに、前記他のグループの前記信号ラインと前記出力ラインとの間の電気経路をハイインピーダンス状態とするように制御し、前記複数の処理部のそれぞれは、各画素からの信号をアナログデジタル変換する変換部と、前記変換部からの信号を保持する信号保持部と、を含み、前記出力ラインは、前記複数のグループのうちの第１グループの各処理部からの信号を受ける第１部分と、前記複数のグループのうちの第２グループの各処理部からの信号を受ける第２部分と、を含んでおり、前記バッファ回路は、入力端子が前記第１部分に接続され且つ出力端子が前記第２部分に接続されて配置されていることを特徴とする。

本発明によれば、固体撮像装置の信頼性の向上に有利である。

固体撮像装置の全体構成例を説明するための図である。 信号保持部の構成例を説明するための図である。 固体撮像装置の駆動タイミングチャートの例を説明するための図である。 固体撮像装置の全体構成例を説明するための図である。 固体撮像装置の全体構成例を説明するための図である。 固体撮像装置の全体構成例を説明するための図である。 固体撮像装置の全体構成例を説明するための図である。 固体撮像装置の全体構成例を説明するための図である。 固体撮像装置の駆動タイミングチャートの例を説明するための図である。 固体撮像装置の全体構成例を説明するための図である。 各配線パターンのレイアウト上面の例を説明するための図である。

（第１実施形態）
図１は、本実施形態にかかる固体撮像装置Ｉ１の全体構成例を示している。固体撮像装置Ｉ１は、画素アレイＡ_ＰＸと、垂直走査回路ＶＳＣと、処理部Ｕ_ＰＲと、水平走査回路ＨＳＣと、接続部Ｕ_ＣＮと、出力部Ｕ_ＯＵＴと、タイミングジェネレータＴＧと、を備える。

画素アレイＡ_ＰＸは、複数の画素ＰＸが配列されて形成される。ここでは説明を容易にするため、画素ＰＸが８行×１２列で配列された構成を例示している。各画素ＰＸは、公知の画素構成を採ればよく、例えば、フォトダイオード等の光電変換素子と、該光電変換素子で生じた電荷量に基づく信号を読み出すための複数のトランジスタと、を含む。

垂直走査回路ＶＳＣは、画素アレイＡ_ＰＸに制御信号を供給し、複数の画素ＰＸを行単位で駆動する。該制御信号は、例えば、上記光電変換素子で生じた電荷量に基づく信号を読み出すための各トランジスタを駆動する信号の他、上記光電変換素子を初期化（リセット）するための信号を含む。

処理部Ｕ_ＰＲは、画素アレイＡ_ＰＸの各列に設けられており、各画素ＰＸからの信号を処理する。処理部Ｕ_ＰＲは、例えば、各列の各画素ＰＸからの信号をアナログデジタル変換（ＡＤ変換）するＡＤ変換部であり、コンパレータＵ_ＣＭＰ１（比較部）等と、メモリＭＥ_１（信号保持部）等と、を有する。また、カウンタＵ_ＣＯ（計測部）が、画素アレイＡ_ＰＸの各列に共通に設けられている。

なお、本明細書において、画素アレイＡ_ＰＸの第１列から第１２列に対応して設けられた「Ｕ_ＣＭＰ１」〜「Ｕ_{ＣＭＰ１２}」を、まとめて「Ｕ_ＣＭＰ」と記す場合がある。「ＭＥ」についても同様である。

コンパレータＵ_ＣＭＰは、例えば、画素ＰＸからの信号と、ランプ信号等の基準信号とを比較し、その比較結果をメモリＭＥに出力する。カウンタＵ_ＣＯは、コンパレータＵ_ＣＭＰが比較を開始してからの時間を計測する。メモリＭＥは、コンパレータＵ_ＣＭＰからの出力を受け、画素ＰＸからの信号と基準信号との信号レベルの大小関係が逆転したことに応答して、コンパレータＵ_ＣＭＰの出力の論理レベルが反転すると、カウンタＵ_ＣＯのカウント値を保持する。

上記画素アレイＡ_ＰＸの各列に設けられた処理部Ｕ_ＰＲは、各々が４つの処理部Ｕ_ＰＲを含むように、３つのグループ（「Ｇ１」〜「Ｇ３」とする）に分割されている。図中では、第１グループＧ１は、第１列〜第４列の処理部Ｕ_ＰＲに対応し、第２グループＧ２は、第５列〜第８列の処理部Ｕ_ＰＲに対応し、第３グループＧ３は、第９列〜第１２列の処理部Ｕ_ＰＲに対応する。グループＧ１の４つ処理部Ｕ_ＰＲの出力端（ここではメモリＭＥの出力端）は、信号ラインＬ_Ｓ１により相互に接続されている。グループＧ２およびＧ３についても同様である。なお、本明細書において、「Ｌ_Ｓ１」〜「Ｌ_Ｓ３」を、まとめて「Ｌ_Ｓ」と記す場合がある。

接続部Ｕ_ＣＮは、処理部Ｕ_ＰＲと出力ラインＬ_ＯＵＴとの間の経路に設けられており、例えば、トライステートインバータＵ_ＳＷ１等とスイッチＳＷ_Ｆ１等とを含む。なお、本明細書において、「Ｕ_ＳＷ１」〜「Ｕ_ＳＷ３」を、まとめて「Ｕ_ＳＷ」と記す場合がある。「ＳＷ_Ｆ」についても同様である。

トライステートインバータＵ_ＳＷは、信号ラインＬ_Ｓと出力ラインＬ_ＯＵＴとの間に設けられており、制御信号に基づいて、対応する４つ処理部Ｕ_ＰＲからの信号を出力ラインＬ_ＯＵＴに出力する。スイッチＳＷ_Ｆは、接地ノード等の所定の電源電圧を伝達する電源ラインと、信号ラインＬ_Ｓとの間に設けられており、制御信号に基づいて、信号ラインＬ_Ｓの電位を固定する。このような構成により、接続部Ｕ_ＣＮは、処理部Ｕ_ＰＲと出力ラインＬ_ＯＵＴとの間の経路における電気的な接続を変更することが可能である。

水平走査回路ＨＳＣは、メモリＭＥが保持する信号を読み出すための制御信号を処理部Ｕ_ＰＲや接続部Ｕ_ＣＮに供給し、該信号を読み出すための制御部として機能する。例えば、水平走査回路ＨＳＣは、メモリＭＥ_１〜ＭＥ_１２の信号を読み出すための制御信号を端子Ｃ１〜Ｃ１２から出力し、また、接続部Ｕ_ＣＮを制御するための制御信号を端子Ｂ１〜Ｂ３及びＢ１ｂ〜Ｂ３ｂから出力する。端子Ｂ１ｂ〜Ｂ３ｂからの制御信号は、端子Ｂ１〜Ｂ３からの制御信号とは反対の論理レベルである。

出力部Ｕ_ＯＵＴは、水平走査回路ＨＳＣからの各制御信号によって読み出され、出力ラインＬ_ＯＵＴに出力されたメモリＭＥの信号を出力する。この出力動作は、「水平転送」とも称される。

タイミングジェネレータＴＧは、外部からの基準クロック信号を受けて、垂直走査回路ＶＳＣや水平走査回路ＨＳＣ等に、対応するクロック信号を供給する。垂直走査回路ＶＳＣおよび水平走査回路ＨＳＣは、タイミングジェネレータＴＧからのクロック信号に基づいて、対応する制御信号をそれぞれ生成し、対応するユニットにそれぞれ供給する。

本構成によると、画素アレイＡ_ＰＸの各列に設けられた処理部Ｕ_ＰＲが、３つのグループＧ１〜Ｇ３に分割されており、各処理部Ｕ_ＰＲの信号を出力するための出力手段が、各グループに１つずつ（ここでは接続部Ｕ_ＣＮ）設けられている。そのため、本構成によると、出力ラインＬ_ＯＵＴの負荷容量が低減され、水平転送の速度を向上させるのに有利である。

図２（ａ）は、メモリＭＥの構成例を示している。メモリＭＥは、アナログスイッチ２２０と、インバータ２３０と、トライステートインバータ２４０と、トライステートインバータ２５０とを含む。トライステートインバータ２４０等は、制御端子ＥＮを有しており、端子ＥＮで受ける制御信号が活性化されたことに応答してインバータとして動作する。本構成では、アナログスイッチ２２０を介して入力されたカウンタＵ_ＣＯのカウント値（デジタル信号）が、インバータ２３０およびトライステートインバータ２４０によって保持される。そして、制御端子ＲＥＡＤで受ける制御信号が活性化されたことに応答して、該デジタル信号が出力端子ＯＵＴから出力される。

図２（ｂ）は、トライステートインバータ（２４０等）の構成例を示している。トライステートインバータは、例えば、電源ノードと接地ノードとの間に直列に設けられたＰＭＯＳトランジスタＭＰ１及びＭＰ２並びにＮＭＯＳトランジスタＭＮ３及びＭＮ４と、インバータＩＮＶ０とを含む。本構成では、例えば、端子ＥＮで受けた制御信号がハイレベル（Ｈ）のときは、トランジスタＭＰ２及びＭＮ３が導通状態になり、トライステートインバータは、活性状態となり、入力端子ＩＮで受けた信号を反転して端子ＯＵＴから出力する。一方、端子ＥＮで受けた制御信号がローレベル（Ｌ）のときは、トライステートインバータは、非活性状態となり、その出力はハイインピーダンス（ＨｉＺ）状態になる。

ここでは説明を容易にするため、メモリＭＥとして、１ビット分のデジタル信号を保持する構成を例示したが、メモリＭＥは、２ビット以上のデジタル信号を保持する構成を採ってもよい。

図３は、固体撮像装置Ｉ１の駆動タイミングチャートの例を示している。図中の横軸を時間軸とする。図中の縦軸には、水平走査回路ＨＳＣからの各制御信号（端子Ｃ１等からの制御信号）の信号レベルと、信号ラインＬ_Ｓ及び出力ラインＬ_ＯＵＴの信号の信号レベルとを示している。なお、以下の説明において、例えば、端子Ｃ１からの制御信号の信号レベルを、単に「Ｃ１の信号レベル」と称する。他の信号レベルについても同様である。

時刻ｔ０〜ｔ１では、Ｃ１〜Ｃ１２の信号レベルはＬであり、メモリＭＥ_１〜ＭＥ_１２の出力が全てＨｉＺ状態である。この間、Ｂ１〜Ｂ３の信号レベルはＬであり、トライステートインバータＵ_ＳＷは非活性状態になっており、また、Ｂ１ｂ〜Ｂ３ｂの信号レベルはＨであり、スイッチＳＷ_Ｆは導通状態になっており、Ｌ_Ｓの信号レベルがＬに固定されている。

時刻ｔ１〜ｔ５では、Ｂ１の信号レベルがＨになり、Ｂ１ｂの信号レベルがＬになる。これにより、トライステートインバータＵ_ＳＷ１が活性状態になり、スイッチＳＷ_Ｆ１は非導通状態になる。そして、時刻ｔ１〜ｔ２でＣ１の信号レベルがＨになり、時刻ｔ２〜ｔ３でＣ２の信号レベルがＨになり、時刻ｔ３〜ｔ４でＣ３の信号レベルがＨになり、時刻ｔ４〜ｔ５でＣ４の信号レベルがＨになる。これにより、メモリＭＥ_１〜ＭＥ_４が順に出力イネーブル状態になり（具体的には、トライステートインバータ２５０が順に活性状態になり）、メモリＭＥ_１〜ＭＥ_４のデジタル信号が出力ラインＬＯＵＴに出力される。

即ち、時刻ｔ１〜ｔ５では、グループＧ１の各メモリＭＥ_１〜ＭＥ_４のデジタル信号が順に読み出される。

一方、グループＧ２〜Ｇ３では、メモリＭＥ_５〜ＭＥ_１２の出力はＨｉＺ状態であると共にトライステートインバータＵ_ＳＷ２及びＵ_ＳＷ３が非活性状態である。このとき、スイッチＳＷ_Ｆ２及びＳＷ_Ｆ３は導通状態となっており、Ｌ_Ｓ２及びＬ_Ｓ３の信号レベルがＬに固定される。

なお、図中において、時刻ｔ１〜ｔ５でのＬ_Ｓ１の信号レベルがＬ、Ｈ、Ｌ、Ｈの順になっており、Ｌ_ＯＵＴの信号レベルがＨ、Ｌ、Ｈ、Ｌの順になっている態様を例示している。これらの信号レベルは、メモリＭＥ_１〜ＭＥ_４の各デジタル信号の値にしたがう。

次に、時刻ｔ５〜ｔ９では、時刻ｔ１〜ｔ５と同様にして、グループＧ２の各メモリＭＥ_５〜ＭＥ_８のデジタル信号が順に読み出される。一方、グループＧ１およびＧ３では、各メモリＭＥの出力はＨｉＺ状態であると共にトライステートインバータＵ_ＳＷ１及びＵ_ＳＷ３が非活性状態である。また、スイッチＳＷ_Ｆ１及びＳＷ_Ｆ３は導通状態となっており、Ｌ_Ｓ１及びＬ_Ｓ３の信号レベルがＬに固定されている。時刻ｔ９以降についても同様に、グループＧ１およびＧ２における各メモリＭＥの出力はＨｉＺ状態であると共にトライステートインバータＵ_ＳＷ１及びＵ_ＳＷ２が非活性状態である。また、スイッチＳＷ_Ｆ１及びＳＷ_Ｆ２は導通状態となっており、Ｌ_Ｓ１及びＬ_Ｓ２の信号レベルがＬに固定されている。

以上、本実施形態によると、グループＧ１〜Ｇ３から１つのグループが選択され、該選択されたグループの４つの処理部Ｕ_ＰＲからの信号が出力ラインＬ_ＯＵＴを介して出力される。このとき、非選択のグループでは、４つの処理部Ｕ_ＰＲの出力端を相互に接続する信号ラインＬ_Ｓの電位が、スイッチＳＷ_Ｆにより所定の電位に固定される。これにより、非選択のグループの信号ラインＬ_Ｓの電位が高くなりすぎたり低くなりすぎたりすることを防ぐことができる。本実施形態では、時刻ｔ１〜ｔ５において、グループＧ１の処理部から信号を読み出す期間に、信号ラインＬ_Ｓ２及びＬ_Ｓ３の電位を固定している。

仮に、非選択のグループに係る信号ラインの電位を固定しなかった場合には、時刻ｔ５以前の信号ラインＬ_Ｓ２及びＬ_Ｓ３がフローティング状態になる。このとき、グループＧ１から読み出された信号のレベルがハイレベルに遷移すると、出力ラインＬ_ＯＵＴの電位が高くなるため、容量カップリングにより信号ラインＬ_Ｓ２及びＬ_Ｓ３の電位も高くなりうる。例えば、信号ラインＬ_Ｓ２及びＬ_Ｓ３の電位が高くなりすぎると、図３に示したＮＭＯＳトランジスタＭＮ４のゲート絶縁膜の絶縁破壊をもたらしうる。また、例えば、信号ラインＬ_Ｓは処理部の出力ノードであるため、出力ノードの電位が高くなることで、図３に示したＰＭＯＳトランジスタＭＰ２のドレイン−ウェル間が順バイアス状態になり、例えば、ラッチアップをもたらしうる。

これに対して、本実施形態によると、例えば、選択されたグループの各処理部Ｕ_ＰＲを駆動する際のノイズ等に起因して生じうる、非選択のグループの信号ラインＬ_Ｓでの電位変動が防止される。よって、本実施形態によると、固体撮像装置Ｉ１の誤動作、ラッチアップ、ＭＯＳトランジスタの絶縁破壊等を防ぐことができ、固体撮像装置Ｉ１の信頼性を向上させるのに有利である。

（第２実施形態）
以下、図４を参照しながら第２実施形態の固体撮像装置Ｉ２を述べる。本実施形態は、主に、出力ラインＬ_ＯＵＴにバッファ回路Ｕ_ＢＵＦ（Ｕ_ＢＵＦ１及びＵ_ＢＵＦ２）が挿入されている、という点で第１実施形態と異なる。

第１実施形態における出力ラインＬ_ＯＵＴは、画素アレイＡ_ＰＸの幅と同等以上の長さを持つために、比較的大きな配線容量を有しており、水平転送の速度が低下する虞がある。そこで、本実施形態では、出力ラインＬ_ＯＵＴを伝搬する信号をバッファリングするためのバッファ回路Ｕ_ＢＵＦが設けられている。

バッファ回路Ｕ_ＢＵＦ１は、出力ラインＬ_ＯＵＴのうちのグループＧ１に対応する部分と、グループＧ２に対応する部分との間に設けられている。バッファ回路Ｕ_ＢＵＦ２は、出力ラインＬ_ＯＵＴのうちのグループＧ２に対応する部分と、グループＧ３に対応する部分との間に設けられている。

バッファ回路Ｕ_ＢＵＦは、制御信号を受けるための制御端子ＥＮを有しており、該制御信号に基づいて、バッファ回路Ｕ_ＢＵＦを活性状態または非活性状態にすることができる。バッファ回路Ｕ_ＢＵＦは、例えば、２つのトライステートインバータを用いて形成されてもよいが、他の構成を採ってもよい。

ここで、本構成では、出力部Ｕ_ＯＵＴ側からグループＧ１、Ｇ２、Ｇ３、としているため、例えば、グループＧ１の各処理部Ｕ_ＰＲからの信号を出力する際には、バッファ回路Ｕ_ＢＵＦ１及びＵ_ＢＵＦ２は使用されない。そのため、この場合、バッファ回路Ｕ_ＢＵＦ１及びＵ_ＢＵＦ２の双方を非活性状態に維持すればよい。また、例えば、グループＧ２の各処理部Ｕ_ＰＲからの信号を出力する際には、バッファ回路Ｕ_ＢＵＦ１は使用されるが、バッファ回路Ｕ_ＢＵＦ２は使用されない。そのため、この場合、バッファ回路Ｕ_ＢＵＦ１を活性状態にし、かつ、バッファ回路Ｕ_ＢＵＦ２を非活性状態に維持すればよい。グループＧ３の各処理部Ｕ_ＰＲからの信号を出力する際には、バッファ回路Ｕ_ＢＵＦ１及びＵ_ＢＵＦ２の双方を活性状態にすればよい。

本実施形態によると、使用しないバッファ回路Ｕ_ＢＵＦが非活性状態に維持されるため、各処理部Ｕ_ＰＲからの信号を出力する際の消費電力が低減されうる。また、本実施形態によると、出力ラインＬ_ＯＵＴに、所定の間隔でバッファ回路Ｕ_ＢＵＦが挿入されているため、各グループに１つずつ設けられたトライステートインバータＵ_ＳＷが駆動するべき負荷容量が低減され、水平転送の速度を向上させるのに有利である。

（第３実施形態）
以下、図５を参照しながら第３実施形態の固体撮像装置Ｉ３を述べる。本実施形態は、主に、接続部Ｕ_ＣＮにおいて、信号ラインＬ_ＳとトライステートインバータＵ_ＳＷとの間にインバータＩＮＶ（ＩＮＶ_１〜ＩＮＶ_３）が挿入されている、という点で第１実施形態と異なる。

前述のとおり、各グループに１つずつ設けられたトライステートインバータＵ_ＳＷが駆動するべき負荷容量が大きい。よって、トライステートインバータＵ_ＳＷを構成するトランジスタＭＰ１等は、水平転送が所望の速度で為されるように、そのサイズが設計される必要がある。しかしながら、トランジスタＭＰ１等のサイズを大きくすると、トライステートインバータＵ_ＳＷの入力容量が大きくなってしまう。一方で、各グループの４つのメモリＭＥは、対応する信号ラインＬ_Ｓに共通に接続されている。そのため、各メモリＭＥのデジタル信号を出力する際、該トライステートインバータＵ_ＳＷの入力容量と信号ラインＬ_Ｓの負荷容量との双方が、該デジタル信号の信号レベルに達するのに必要な時間が大きくなってしまう。このことは、多画素化、又は多画素化に伴う各グループが有する処理部の数量の増大によって、顕著な問題になりうる。

そこで、本実施形態では、信号ラインＬ_ＳとトライステートインバータＵ_ＳＷとの間にインバータＩＮＶが設けられており、この構成によると、各メモリＭＥのデジタル信号の出力速度を向上させるのに有利である。

なお、ここでは、信号ラインＬ_ＳとトライステートインバータＵ_ＳＷとの間にインバータＩＮＶが設けられた構成を例示したが、各メモリＭＥのデジタル信号を出力する際の各メモリＭＥの負荷容量が低減されればよく、この構成に限られるものではない。例えば、インバータＩＮＶの代わりにバッファ回路が用いられてもよい。

（第４実施形態）
以下、図６を参照しながら第４実施形態の固体撮像装置Ｉ４を述べる。本実施形態は、主に、カウンタＵ_ＣＯの代わりに、画素アレイＡ_ＰＸの各列に個別にカウンタＵ１_ＣＯ（Ｕ１_ＣＯ１〜Ｕ１_ＣＯ１２）が設けられている、という点で第１実施形態と異なる。カウンタＵ１_ＣＯは、コンパレータＵ_ＣＭＰが比較を開始してからの時間をそれぞれが計測しており、それぞれのカウンタ値が、対応するメモリＭＥにデジタル信号として保持される。

本実施形態によると、第１実施形態と同様の効果が得られる他、画素アレイＡ_ＰＸの各列にカウンタＵ１_ＣＯがそれぞれ設けられ、例えば、より高い分解能でのＡＤ変換を行うことも可能である。

（第５実施形態）
以下、図７を参照しながら第５実施形態の固体撮像装置Ｉ５を述べる。本実施形態は、主に、ＡＤ変換されたデジタル信号のうち、上位ビット分と下位ビット分とを個別に保持する、という点で第４実施形態と異なる。

具体的には、固体撮像装置Ｉ５は、第４実施形態のカウンタＵ１_ＣＯの他、カウンタＵ１_ＣＯ（Ｕ１_ＣＯ１’〜Ｕ１_ＣＯ３’）と、メモリＭＥ’（ＭＥ_１’〜ＭＥ_１２’）と、接続部Ｕ_ＣＮ’と、出力ラインＬ_ＯＵＴ’と、出力部Ｕ_ＯＵＴ’と、をさらに備える。カウンタＵ１_ＣＯ１’〜Ｕ１_ＣＯ３’は、グループＧ１〜Ｇ３に対応するように設けられている。メモリＭＥ_１’〜ＭＥ_１２’は、画素アレイＡ_ＰＸの各列に対応するように設けられている。接続部Ｕ_ＣＮ’は、接続部Ｕ_ＣＮと同様に、４つのメモリＭＥ’の出力端を相互に接続する信号ラインＬ_Ｓ’（Ｌ_Ｓ１’〜Ｌ_Ｓ３’）と、出力ラインＬ_ＯＵＴ’との間の経路に設けられている。接続部Ｕ_ＣＮ’は、接続部Ｕ_ＣＮと同様の構成を採っており、トライステートインバータＵ_ＳＷ’（Ｕ_ＳＷ１’〜Ｕ_ＳＷ３’）と、スイッチＳＷ_Ｆ’（ＳＷ_Ｆ１’〜ＳＷ_Ｆ３’）とを含む。接続部Ｕ_ＣＮ’は、接続部Ｕ_ＣＮと同様に制御されればよい。出力部Ｕ_ＯＵＴ’は、出力ラインＬ_ＯＵＴ’に出力された各メモリＭＥ’のデジタル信号を出力する。

本実施例において、各画素の出力に対応するデジタル信号のうち、上位ビットは出力部Ｕ_ＯＵＴから出力され、それよりも下位のビットは出力部Ｕ_ＯＵＴ’から出力される。各列のカウンタＵ１_ＣＯは、動作周波数ｆ１でカウント動作を行い、グループごとに設けられたカウンタＵ１_ＣＯ’は、動作周波数ｆ１よりも高い動作周波数ｆ２でカウント動作を行う。これにより、カウンタＵ１_ＣＯの最下位ビットを、カウンタＵ１_ＣＯ’によって高い分解能でデジタル値を取得することができる。なお、動作周波数ｆ１及びｆ２は、好適には、ｆ２がｆ１の整数倍になるように設定される。

本実施形態においては、グループごとに設けられたカウンタは相対的に高い動作周波数でカウント動作を行い、各列に設けられたカウンタは相対的に低い動作周波数でカウント動作を行う。このように構成することで、各列に高い動作周波数でカウント動作を行うカウンタを設ける場合と比べて、消費電力を低減することができる。本実施形態ではグループごとにカウンタを設けたが、すべてのグループに共通のカウンタを設けることで、さらなる消費電力の低減を実現できる。

本実施形態によると、第１実施形態と同様の効果が得られる他、より高い分解能でのＡＤ変換を行うことも可能である。

（第６実施形態）
以下、図８〜９を参照しながら第６実施形態の固体撮像装置Ｉ６を述べる。本実施形態は、図８に例示されるように、主に、接続部Ｕ_ＣＮがスイッチＳＷ_Ｆを有しない、という点で第１実施形態と異なる。この構成では、各グループＧにおける４つのメモリＭＥのうちの１つを用いて信号ラインＬ_Ｓの電位を固定する。

図９は、固体撮像装置Ｉ６の駆動タイミングチャートの例を、第１実施形態の図３と同様に示している。図９では、制御端子Ｃ１、Ｃ５およびＣ９からの制御信号の波形が、図３と異なる。具体的には、第１実施形態では、時刻ｔ１〜ｔ２でＣ１の信号レベルがＨになっていたが、本実施形態では、時刻ｔ１〜ｔ２の他、時刻ｔ０〜ｔ１および時刻ｔ５以降についてもＨになっている。

即ち、他のグループＧ２〜Ｇ３の各メモリＭＥのデジタル信号が出力されている間、グループＧ１では、メモリＭＥ１が出力イネーブル状態に維持され、メモリＭＥ２〜ＭＥ４は出力ディセーブル状態に維持されている。メモリＭＥ１が出力イネーブル状態に維持されていることにより、グループＧ２ないしＧ３の各処理部Ｕ_ＰＲを駆動する際のノイズ等に起因して生じうる、グループＧ１の信号ラインＬ_Ｓ１での電位変動が防止される。

同様に、グループＧ１およびＧ３の各メモリＭＥのデジタル信号が出力されている間、グループＧ２では、メモリＭＥ５〜ＭＥ８のうちのメモリＭＥ５が出力イネーブル状態に維持されている。グループＧ１〜Ｇ２の各メモリＭＥのデジタル信号が出力されている間、グループＧ３では、メモリＭＥ９〜ＭＥ１２のうちのメモリＭＥ９が出力イネーブル状態に維持されている。

本実施形態によると、より簡易な構成で第１実施形態と同様の効果を得ることができる。ここでは、信号ラインＬ_Ｓの電位を固定するのに、グループＧ１についてはメモリＭＥ１が用いられ、グループＧ２についてはメモリＭＥ５が用いられ、グループＧ３についてはメモリＭＥ９が用いられる構成を例示した。しかしながら、各グループＧのいずれのメモリＭＥが用いられてもよく、この例に限られるものではない。

（第７実施形態）
以下、図１０〜１１を参照しながら第７実施形態の固体撮像装置Ｉ７を述べる。本実施形態は、図１０に例示されるように、主に、接続部Ｕ_ＣＮのトライステートインバータＵ_ＳＷとスイッチＳＷ_Ｆとが、各グループＧに２つずつ設けられている、という点で第１実施形態と異なる。

上記２つのトライステートインバータＵ_ＳＷの一方、及び、２つのスイッチＳＷ_Ｆの一方は、例えば、各グループＧにおける奇数行に対応するように設けられる。図中では、これらを、「トライステートインバータＵ_ＳＷ１Ｏ〜Ｕ_ＳＷ３Ｏ」および「スイッチＳＷ_Ｆ１Ｏ〜ＳＷ_Ｆ３Ｏ」と示している。

また、上記２つのトライステートインバータＵ_ＳＷの他方、及び、２つのスイッチＳＷ_Ｆの他方は、例えば、各グループＧにおける偶数行に対応するように設けられる。図中では、これらを、「トライステートインバータＵ_ＳＷ１Ｅ〜Ｕ_ＳＷ３Ｅ」および「スイッチＳＷ_Ｆ１Ｅ〜ＳＷ_Ｆ３Ｅ」と示している。

その他、信号ラインＬ_Ｓ１〜Ｌ_Ｓ３についても、奇数行に対応する信号ラインについては「Ｌ_Ｓ１Ｏ〜Ｌ_Ｓ３Ｏ」と示し、偶数行に対応する信号ラインについては「Ｌ_Ｓ１Ｅ〜Ｌ_Ｓ３Ｅ」と示している。また、出力ラインＬ_ＯＵＴおよび出力部Ｕ_ＯＵＴについても、奇数行に対応する出力ラインについては「Ｌ_ＯＵＴＯ」および「Ｕ_ＯＵＴＯ」とそれぞれ示し、偶数行に対応する出力ラインについては「Ｌ_ＯＵＴＥ」および「Ｕ_ＯＵＴＥ」とそれぞれ示している。

本構成によると、奇数行の各メモリＭＥのデジタル信号と、偶数行の各メモリＭＥのデジタル信号とを同時に出力することが可能であり、データの読出速度の向上に有利である。

ここで、出力ラインＬ_ＯＵＴＯ及びＬ_ＯＵＴＥには互いに異なる値のデジタル信号が伝搬しうるため、出力ラインＬ_ＯＵＴＯとＬ_ＯＵＴＥとの間ではクロストークが生じうる。このクロストークを防ぐため、例えば、出力ラインＬ_ＯＵＴＯとＬ_ＯＵＴＥとの間に信号ラインＬ_Ｓ１Ｏ等や電源ラインを配するとよい。

図１１は、出力ラインＬ_ＯＵＴＯとＬ_ＯＵＴＥとの間に信号ラインが配されている場合のレイアウト上面を示す模式図である。ここでは、出力ラインＬ_ＯＵＴＯとＬ_ＯＵＴＥとの間に信号ラインＬ_Ｓ１Ｅが配された構成を例示している。

図中において、信号ラインＬ_Ｓ１Ｏ等や出力ラインＬ_ＯＵＴＯ等と交差する方向に沿って、信号ラインＬ_Ｓ１Ｏ等や出力ラインＬ_ＯＵＴＯ等とは異なる配線層に複数の配線パターンＭＬ１が配されている。各配線パターンＭＬ１は、対応する信号ラインＬ_Ｓ１Ｏ等や出力ラインＬ_ＯＵＴＯ等に、ビアＶ１を介して電気的に接続される。このような構成により、各ユニットは電気的に接続される。

前述のとおり、デジタル信号の出力の対象となっていないグループＧでは、信号ラインＬ_Ｓ１Ｏ等はＬに固定されているため、信号ラインＬ_Ｓ１Ｏ等は出力ラインＬ_ＯＵＴＯとＬ_ＯＵＴＥとの間でのクロストークに対するシールドとして機能する。本実施形態では、信号ラインＬ_Ｓ１Ｏ等を出力ラインＬ_ＯＵＴＯとＬ_ＯＵＴＥとの間に配する構成を例示したが、信号ラインＬ_Ｓ１Ｏは、他の配線間でのシールドとして用いられてもよい。

以上、本実施形態によると、第１実施形態と同様の効果が得られる他、データの読出速度の向上に有利であり、配線間でのクロストークを防止するのにも有利である。

以上の７つの実施形態を述べたが、本発明はこれらに限られるものではなく、目的等に応じて、適宜、その一部を変更してもよいし、各実施形態を組み合わせてもよい。例えば、接続部Ｕ_ＣＮは、処理部Ｕ_ＰＲと出力ラインＬ_ＯＵＴとの間の経路における電気的な接続を変更することが可能な構成であればよく、例えば、接続部Ｕ_ＣＮのスイッチＳＷ_ＦやトライステートインバータＵ_ＳＷには、制御信号に基づいて導通状態または非導通状態になる他のスイッチ素子が用いられてもよい。例えば、スイッチＳＷ_Ｆには、アナログスイッチが用いられてもよいし、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの一方が用いられてもよい。

（撮像システム）
また、以上の各実施形態では、カメラ等に代表される撮像システムに含まれる固体撮像装置について述べた。撮像システムの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。撮像システムは、上述の各実施形態で例示された固体撮像装置と、該固体撮像装置から出力される信号を処理する演算部（プロセッサ等）とを含みうる。

Ｉ１：固体撮像装置、ＰＸ：画素、Ａ_ＰＸ：画素アレイ、Ｕ_ＰＲ：処理部、Ｌ_ＯＵＴ：出力ライン、Ｌ_Ｓ：信号ライン、Ｕ_ＣＮ：接続部、ＨＳＣ：水平走査回路。

Claims (17)

1. 複数の画素が配列された画素アレイと、前記画素アレイの各列の各画素からの信号を処理する複数の処理部と、を備える固体撮像装置であって、
   前記複数の処理部は、２以上の処理部を各々が有する複数のグループを形成しており、
   前記固体撮像装置は、
   出力ラインと、
   電源電圧を伝達する電源ラインと、
   前記複数のグループにそれぞれ対応し、対応するグループが有する前記２以上の処理部の出力端を各々が相互に接続する複数の信号ラインと、
   前記複数のグループにそれぞれ対応する複数の接続部と、
   制御部と、
   バッファ回路と、
   を更に備え、
   前記複数のグループのうちの１つのグループの処理部からの信号を第１期間において出力する場合、
   前記制御部は、前記第１期間において、前記１つのグループの前記接続部を、前記１つのグループの前記信号ラインと前記出力ラインとを電気的に接続して前記１つのグループの前記処理部から信号を出力するように制御し、
   前記制御部は、前記第１期間において、他のグループの前記接続部を、前記他のグループの前記信号ラインと前記電源ラインとを電気的に接続するとともに、前記他のグループの前記信号ラインと前記出力ラインとの間の電気経路をハイインピーダンス状態とするように制御し、
   前記複数の処理部のそれぞれは、各画素からの信号をアナログデジタル変換する変換部と、前記変換部からの信号を保持する信号保持部と、を含み、
   前記出力ラインは、前記複数のグループのうちの第１グループの各処理部からの信号を受ける第１部分と、前記複数のグループのうちの第２グループの各処理部からの信号を受ける第２部分と、を含んでおり、
   前記バッファ回路は、入力端子が前記第１部分に接続され且つ出力端子が前記第２部分に接続されて配置されている
   ことを特徴とする固体撮像装置。
2. 前記制御部は、前記第１グループの処理部からの信号を出力する場合には前記バッファ回路を活性状態にし、第２グループの処理部からの信号を出力する場合には前記バッファ回路を非活性状態にするように、前記バッファ回路を制御する
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記複数の接続部は、対応する信号ラインからの信号をバッファするバッファ回路をさらに備える
   ことを特徴とする請求項１または請求項２に記載の固体撮像装置。
4. 複数の画素が配列された画素アレイと、前記画素アレイの各列の各画素からの信号を処理する複数の処理部と、を備える固体撮像装置であって、
   前記複数の処理部は、２以上の処理部を各々が有する複数のグループを形成しており、
   前記固体撮像装置は、
   出力ラインと、
   電源電圧を伝達する電源ラインと、
   前記複数のグループにそれぞれ対応し、対応するグループが有する前記２以上の処理部の出力端を各々が相互に接続する複数の信号ラインと、
   前記複数のグループにそれぞれ対応する複数の接続部と、
   制御部と、
   を更に備え、
   前記複数のグループのうちの１つのグループの処理部からの信号を第１期間において出力する場合、
   前記制御部は、前記第１期間において、前記１つのグループの前記接続部を、前記１つのグループの前記信号ラインと前記出力ラインとを電気的に接続して前記１つのグループの前記処理部から信号を出力するように制御し、
   前記制御部は、前記第１期間において、他のグループの前記接続部を、前記他のグループの前記信号ラインと前記電源ラインとを電気的に接続するとともに、前記他のグループの前記信号ラインと前記出力ラインとの間の電気経路をハイインピーダンス状態とするように制御し、
   前記複数の処理部のそれぞれは、各画素からの信号をアナログデジタル変換する変換部と、前記変換部からの信号を保持する信号保持部と、を含み、
   前記変換部は、各画素からの信号と基準信号とを比較する比較部と、前記各画素からの信号の信号レベルと前記基準信号の信号レベルとの大小関係が逆転するまでの時間を計測する計測部と、を含む
   ことを特徴とする固体撮像装置。
5. 複数の画素が配列された画素アレイと、前記画素アレイの各列の各画素からの信号を処理する複数の処理部と、を備える固体撮像装置であって、
   前記複数の処理部は、２以上の処理部を各々が有する複数のグループを形成しており、
   前記固体撮像装置は、
   出力ラインと、
   電源電圧を伝達する電源ラインと、
   前記複数のグループにそれぞれ対応し、対応するグループが有する前記２以上の処理部の出力端を各々が相互に接続する複数の信号ラインと、
   前記複数のグループにそれぞれ対応する複数の接続部と、
   制御部と、
   を更に備え、
   前記複数のグループのうちの１つのグループの処理部からの信号を第１期間において出力する場合、
   前記制御部は、前記第１期間において、前記１つのグループの前記接続部を、前記１つのグループの前記信号ラインと前記出力ラインとを電気的に接続して前記１つのグループの前記処理部から信号を出力するように制御し、
   前記制御部は、前記第１期間において、他のグループの前記接続部を、前記他のグループの前記信号ラインと前記電源ラインとを電気的に接続するとともに、前記他のグループの前記信号ラインと前記出力ラインとの間の電気経路をハイインピーダンス状態とするように制御し、
   前記複数の処理部のそれぞれは、各画素からの信号をアナログデジタル変換する変換部と、前記変換部からの信号を保持する信号保持部と、を含み、
   前記複数の信号ラインは、前記信号保持部が保持する前記変換部からの信号のうちの上位ビット分と下位ビット分とを個別に伝達するように設けられている
   ことを特徴とする固体撮像装置。
6. 前記複数の接続部のそれぞれは、前記信号ラインと前記出力ラインとを電気的に接続するための第１スイッチと、前記信号ラインと前記電源ラインとを電気的に接続するための第２スイッチと、を含み、
   前記１つのグループの処理部からの信号を出力する場合に、前記制御部は、
   前記１つのグループについては、前記第１スイッチを導通状態にし、前記第２スイッチを非導通状態にし、
   前記他のグループについては、前記第１スイッチを非導通状態にし、前記第２スイッチを導通状態にする
   ことを特徴とする請求項１乃至５のいずれか１項に記載の固体撮像装置。
7. 複数の画素が配列された画素アレイと、前記画素アレイの各列の各画素からの信号を処理する複数の処理部と、を備える固体撮像装置であって、
   前記複数の処理部は、２以上の処理部を各々が有する複数のグループを形成しており、
   前記固体撮像装置は、
   出力ラインと、
   前記複数のグループにそれぞれ対応し、対応するグループが有する前記２以上の処理部の出力端を各々が相互に接続する複数の信号ラインと、
   前記複数のグループにそれぞれ対応し、対応するグループの前記信号ラインと前記出力ラインとの間の経路に各々が設けられた複数のスイッチと、
   制御部と、を備え、
   前記複数のグループのうちの１つのグループの処理部からの信号を第１期間において出力する場合、
   前記制御部は、前記第１期間において、前記１つのグループの前記スイッチを導通状態にし、前記１つのグループの前記信号ラインと前記出力ラインとを電気的に接続して前記１つのグループの前記処理部から信号を出力させ、
   前記制御部は、前記第１期間において、他のグループの前記スイッチを非導通状態にし、前記他のグループの前記２以上の処理部の１つを制御して前記他のグループの前記信号ラインの電位を固定するための信号を出力させ、
   前記複数の処理部のそれぞれは、各画素からの信号をアナログデジタル変換する変換部と、前記変換部からの信号を保持する信号保持部と、を含む
   ことを特徴とする固体撮像装置。
8. 複数の画素が配列された画素アレイと、前記画素アレイの各列の各画素からの信号を処理する複数の処理部と、を備える固体撮像装置であって、
   前記複数の処理部は、２以上の処理部を各々が有する複数のグループを形成しており、
   前記固体撮像装置は、
   出力ラインと、
   電源電圧を伝達する電源ラインと、
   前記複数のグループにそれぞれ対応し、対応するグループが有する前記２以上の処理部の出力端を各々が相互に接続する複数の信号ラインと、
   前記複数のグループにそれぞれ対応する複数の接続部と、
   制御部と、
   前記出力ラインを介して供給された、各処理部からの信号を出力する出力部と、
   を更に備え、
   前記複数のグループのうちの１つのグループの処理部からの信号を第１期間において出力する場合、
   前記制御部は、前記第１期間において、前記１つのグループの前記接続部を、前記１つのグループの前記信号ラインと前記出力ラインとを電気的に接続して前記１つのグループの前記処理部から信号を出力するように制御し、
   前記制御部は、前記第１期間において、他のグループの前記接続部を、前記他のグループの前記信号ラインと前記電源ラインとを電気的に接続するとともに、前記他のグループの前記信号ラインと前記出力ラインとの間の電気経路をハイインピーダンス状態とするように制御し、
   前記複数の処理部のそれぞれは、各画素からの信号をアナログデジタル変換する変換部と、前記変換部からの信号を保持する信号保持部と、を含み、
   前記出力ラインは、第１の出力ラインと第２の出力ラインとを含み、
   前記出力部は、
   前記第１の出力ラインを介して出力された、各グループの前記２以上の処理部のうちの一部からの信号を出力する第１の出力部と、
   前記第２の出力ラインを介して出力された、各グループの前記２以上の処理部のうちの他の一部からの信号を出力する第２の出力部と、を含む
   ことを特徴とする固体撮像装置。
9. 前記複数の信号ラインは、前記第１の出力ラインと前記第２の出力ラインとの間に配されている
   ことを特徴とする請求項８に記載の固体撮像装置。
10. 複数の画素が配列された画素アレイと、前記画素アレイの各列の各画素からの信号を処理する複数の処理部と、を備える固体撮像装置であって、
    前記複数の処理部は、２以上の処理部を各々が有する複数のグループを形成しており、
    前記固体撮像装置は、
    出力ラインと、
    電源電圧を伝達する電源ラインと、
    前記複数のグループにそれぞれ対応し、対応するグループが有する前記２以上の処理部の出力端を各々が相互に接続する複数の信号ラインと、
    前記複数のグループにそれぞれ対応する複数の接続部と、
    制御部と、
    を更に備え、
    前記制御部は、
    前記複数のグループのうちの第１グループの前記接続部を、前記第１グループの前記信号ラインと前記出力ラインとを電気的に接続して前記第１グループの前記処理部から信号を出力するように制御し、
    前記第１グループが含む前記処理部からの信号の出力の開始から、前記第１グループが含む前記２以上の処理部の全てからの信号の出力が終了するまでの期間である第１期間にわたって、前記複数のグループのうちの第２グループの前記接続部を、前記第２グループの前記信号ラインと前記電源ラインとの電気的な接続を維持するとともに、前記第２グループの前記信号ラインと前記出力ラインとの間の電気経路をハイインピーダンス状態とするように制御し、
    前記複数の処理部のそれぞれは、各画素からの信号をアナログデジタル変換する変換部と、前記変換部からの信号を保持する信号保持部と、を含む
    ことを特徴とする固体撮像装置。
11. 前記第１期間にわたって、前記制御部は、１つのグループの前記接続部を、前記１つのグループの前記信号ラインと前記出力ラインとの電気的な接続を維持することを特徴とする請求項１０に記載の固体撮像装置。
12. 前記出力ラインは、前記第１グループの各処理部からの信号を受ける第１部分と、前記第２グループの各処理部からの信号を受ける第２部分と、を含み、
    前記固体撮像装置は、前記第１部分に入力端子が接続され、前記第２部分に出力端子が接続されたバッファ回路をさらに備えており、
    前記制御部は、前記第１グループの処理部からの信号を出力する場合には前記バッファ回路を活性状態にし、前記第２グループの処理部からの信号を出力する場合には前記バッファ回路を非活性状態にするように、前記バッファ回路を制御する
    ことを特徴とする請求項１０または１１に記載の固体撮像装置。
13. 前記制御部は、
    前記第１期間の後、前記複数のグループのうちの第３グループの前記接続部を、前記第３グループの前記信号ラインと前記出力ラインとを電気的に接続して前記第３グループの前記処理部から信号を出力するように制御し、
    前記第１期間の開始から、前記第３グループが含む前記２以上の処理部の全てからの信号の出力が終了するまでの期間である第２期間にわたって、前記第２グループの前記接続部を、前記第２グループの前記信号ラインと前記電源ラインとの電気的な接続を維持するとともに、前記第２グループの前記信号ラインと前記出力ラインとの間の電気経路をハイインピーダンス状態とするように制御する
    ことを特徴とする請求項１０乃至１２のいずれか１項に記載の固体撮像装置。
14. 前記複数の信号ラインは、前記信号保持部が保持する前記変換部からの信号のうちの上位ビット分と下位ビット分とを個別に伝達するように設けられている
    ことを特徴とする請求項１０乃至１３のいずれか１項に記載の固体撮像装置。
15. 前記出力ラインを介して供給された、各処理部からの信号を出力する出力部をさらに備え、
    前記出力ラインは、第１の出力ラインと第２の出力ラインとを含み、
    前記出力部は、
    前記第１の出力ラインを介して出力された、各グループの前記２以上の処理部のうちの一部からの信号を出力する第１の出力部と、
    前記第２の出力ラインを介して出力された、各グループの前記２以上の処理部のうちの他の一部からの信号を出力する第２の出力部と、を含む
    ことを特徴とする請求項１０乃至１４のいずれか１項に記載の固体撮像装置。
16. 前記複数の信号ラインは、前記第１の出力ラインと前記第２の出力ラインとの間に配されている
    ことを特徴とする請求項１５に記載の固体撮像装置。
17. 請求項１乃至１６のいずれか１項に記載の固体撮像装置と、
    前記固体撮像装置からの信号を処理する演算部と、を具備する
    ことを特徴とするカメラ。
    

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