CN111052212B - 高帧率显示器 - Google Patents

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Abstract

显示器可具有像素的行和列。栅极线可用于向像素的行提供栅极信号。数据线可用于向像素的列提供数据信号。数据线可包括交替的偶数数据线和奇数数据线。数据线可以成对组织，每一对包括奇数数据线中的一者和相邻的偶数数据线中的一者。在数据加载和像素感测操作期间可动态地配置解复用器电路。在数据加载期间，可将来自显示驱动器电路的数据交替地提供至奇数对的数据线和偶数对的数据线。在感测期间，解复用器电路可将一对偶数数据线耦接至显示驱动器电路中的感测电路，然后可将一对奇数数据线耦接至该感测电路。

Description

高帧率显示器
本专利申请要求于2017年9月21日提交的美国专利申请62/561,583的优先权，该专利申请据此全文以引用方式并入本文。
背景技术
本发明整体涉及电子设备，并且更具体地涉及具有显示器的电子设备。
电子设备诸如蜂窝电话、计算机和其他电子设备常常包含显示器。显示器包括用于显示图像的像素阵列。显示驱动器电路诸如数据线驱动器电路可向像素提供数据信号。显示驱动器电路中的栅极线驱动器电路可用于向像素提供控制信号。
为显示器提供显示驱动器电路可能是挑战性的。如果不小心，则帧率将过低，或者显示性能将以其他方式不令人满意。
发明内容
显示器可具有像素的行和列。栅极线可用于向像素的行提供栅极线信号。数据线可用于向像素的列提供数据信号。数据线可包括交替的偶数数据线和奇数数据线。数据线可以成对组织，每一对包括奇数数据线中的一者和相邻的偶数数据线中的一者。具有镜像布局的像素列可以侧接每对数据线。
在数据加载和像素感测操作期间可动态地配置解复用器电路。在数据加载期间，可将来自显示驱动器电路的数据交替地提供至奇数对的数据线和偶数对的数据线。在感测期间，解复用器电路可将一对偶数数据线耦接至显示驱动器电路中的感测电路，然后可将一对奇数数据线耦接至该感测电路。
也可使用其中交替行中的像素交替地耦接到奇数数据线和偶数数据线的配置以及其中像素的行各自包括多个栅极线的配置。
附图说明
图1是根据一个实施方案的具有显示器的例示性电子设备的示意图。
图2为根据一个实施方案的电子设备中的例示性显示器的顶视图。
图3为根据一个实施方案的显示器中的例示性复用器和像素电路的电路图。
图4为根据一个实施方案的显示器中的例示性控制信号的时序图。
图5为根据一个实施方案的显示器中的例示性像素电路。
图6为根据一个实施方案的与操作显示器相关联的例示性操作的流程图。
图7为根据一个实施方案的具有电源线、数据线和控制线的显示器的一部分的顶视图。
图8为根据一个实施方案的例示性显示器的横截面侧视图。
图9为示出根据一个实施方案的在数据加载期间可如何操作显示器解复用器电路的示意图。
图10为示出根据一个实施方案的在电流感测操作期间可如何操作显示器解复用器电路的示意图。
图11为根据一个实施方案的用于两个连续帧的例示性数据加载控制信号的时序图。
图12为根据一个实施方案的对应于使用图11的信号的连续帧中的像素加载模式的示意图。
图13为根据一个实施方案的用于两个连续帧的另外的例示性数据加载控制信号的时序图。
图14为根据一个实施方案的对应于使用图13的信号的连续帧中的像素加载模式的示意图。
图15为根据一个实施方案的用于两个连续帧的例示性电流感测控制信号的时序图。
图16为根据一个实施方案的对应于在图15的连续帧期间感测到的像素的示意图。
图17为根据一个实施方案的显示器中的例示性像素的示意图。
图18为根据一个实施方案的用于操作图17的电路的例示性控制信号的时序图。
图19、图20和图21示出了根据实施方案的数据加载操作。
具体实施方式
图1中示出了可设置有显示器的类型的例示性电子设备。图1的电子设备10可为平板电脑、膝上型计算机、台式计算机、包括嵌入式计算机的监视器、不包括嵌入式计算机的监视器、与显示器外部的计算机或其他装置一起使用的显示器、蜂窝电话、媒体播放器、手表设备或其他可穿戴电子装置，或其他合适的电子设备。
如图1所示，电子设备10可以具有控制电路16。控制电路16可以包括用于支持设备10的操作的存储和处理电路。存储和处理电路可以包括存储装置，诸如硬盘驱动器存储装置、非易失性存储器(例如，被配置为形成固态驱动器的闪存存储器或其他电可编程只读存储器)、易失性存储器(例如，静态或动态随机存取存储器)、等等。控制电路16中的处理电路可以被用于控制设备10的操作。该处理电路可基于一个或多个微处理器、微控制器、数字信号处理器、基带处理器、电源管理单元、音频芯片、专用集成电路等。
设备10中的输入-输出电路诸如输入-输出设备12可用于允许将数据提供至设备10，并且允许将数据从设备10提供至外部设备。输入-输出设备12可包括按钮、操纵杆、滚轮、触控板、小键盘、键盘、麦克风、扬声器、音频发生器、振动器、相机、传感器、发光二极管和其他状态指示器、数据端口等。用户可由通过输入-输出设备12供应命令来控制设备10的操作，并且可使用输入-输出设备12的输出资源从设备10接收状态信息和其他输出。
输入-输出设备12可包括一个或多个显示器，诸如显示器14。显示器14可为包括用于采集来自用户的触摸输入的触摸传感器的触摸屏显示器，或者显示器14可对触摸不敏感。显示器14的触摸传感器可基于电容性触摸传感器电极的阵列、声学触摸传感器结构、电阻性触摸部件、基于力的触摸传感器结构、基于光的触摸传感器，或其他合适的触摸传感器布置。
可使用控制电路16在设备10上运行软件，诸如操作系统代码和应用程序。在设备10的操作期间，在控制电路16上运行的软件可使用显示器14中的像素阵列在显示器14上显示图像。
显示器14可以具有矩形形状(即，显示器14可以具有矩形占有面积和围绕矩形占有面积延伸的矩形周边边缘)或者可以具有其他合适的形状。显示器14可以是平面的或可具有曲线轮廓。显示器14可为有机发光二极管显示器或其他合适类型的显示器。
图2中示出了显示器14的一部分的顶视图。如图2所示，显示器14可具有由基板结构诸如基板36形成的像素阵列22。诸如基板36之类的基板可由玻璃、金属、塑料、陶瓷或其他基板材料形成。像素22可经由信号路径诸如数据线D接收数据信号，并且可经由控制信号路径诸如栅极线G(有时称为控制线、扫描线、发射使能控制线、栅极信号路径等)接收一个或多个控制信号。在显示器14中可以有任意适当数量的行和列的像素22(例如，数十个或更多、数百个或更多或者数千个或更多)。像素22可具有不同的颜色(例如，红色、绿色和蓝色)，以向显示器14提供显示彩色图像的能力。像素22可包含相应的发光二极管和控制向发光二极管施加电流的像素电路。像素22中的像素电路可包含晶体管(例如，基板36上的薄膜晶体管)，该晶体管具有由栅极线G上的栅极线信号控制的栅极。
显示驱动器电路20可用于控制像素22的操作。显示驱动器电路20可由集成电路、薄膜晶体管电路或其他合适的电路形成。用于显示驱动器电路20和像素22的薄膜晶体管电路可由多晶硅薄膜晶体管、半导体氧化物薄膜晶体管(例如氧化铟镓锌晶体管)或由其他半导体形成的薄膜晶体管形成。
显示驱动器电路20可包括诸如显示驱动器电路20A和栅极驱动器电路20B之类的显示驱动器电路。显示驱动器电路20A可包括由一个或多个显示驱动器集成电路(例如，定时控制器集成电路)和/或薄膜晶体管电路形成的显示驱动器电路20A-1，并且可包括解复用器电路20A-2(例如，由薄膜晶体管电路形成或形成于集成电路中的解复用器)。栅极驱动器电路20B可由栅极驱动器集成电路形成，或者可由薄膜晶体管电路形成。
显示驱动器电路20A可包含用于经由路径32与系统控制电路诸如图1的控制电路16进行通信的通信电路。路径32可由柔性印刷电路上的迹线或其他导电线路形成。在操作期间，控制电路(例如，图1的控制电路16)可为电路20A提供有关将在显示器14上显示的图像的信息。
为了在显示像素22上显示图像，显示驱动器电路20A可在通过路径38向支持性显示驱动器电路诸如栅极驱动器电路20B发出控制信号(例如，时钟信号、栅极启动脉冲等)时将图像数据提供至数据线D。电路20A还可通过将时钟信号(选择信号)和其他控制信号提供至解复用器电路20A-2来动态地调节解复用器电路20A-2。
在显示器14的一些配置中，像素22的每一列可包括多条数据线(例如，至少两个，至少三个等)。图3中示出了显示器14的例示性配置，其中像素22的每一列包括一对数据线D。栅极线可与像素22的每一行相关联。节点N示出数据线D耦接到像素22的像素电路的位置。沿着每一列，像素交替地耦接到每对数据线中的奇数数据线和偶数数据线。如图3所示，解复用器电路20A-2可包含使用控制信号CLK1和CLK2控制的开关SW。图4为示出可用于控制图3的显示器14的信号的时序图。
在显示器14的高帧率配置中，与控制像素22的行相关联的行时间(图4的“1H”)趋于减小。这可使得完成期望的控制操作(例如，将数据加载到每行像素22中)变得困难。通过使用每列像素22的多条数据线，连续行中的控制信号(例如，图4的栅极信号)可交错并且可在时间上重叠，从而允许每个栅极信号在大于一个行时间(例如，大于1H)内被断言。例如，考虑图3的行n-1中的像素22-1的加载以及图3的行n中的像素22-2的加载。如图4所示，栅极信号门(n-1)在时间t1处被拉低。然后可经由数据线D1加载像素22-1。加载可在时间段TP1期间开始并且可在时间段TP2期间完成。在时间t2处，在信号门(n-1)在时间t3处被取消断言之前，栅极信号门(n)在行n被断言。这允许像素22-2被数据线D2加载。栅极信号门(n-1)不必在栅极信号门(n)被断言之前完成，因为像素22-1未耦接到数据线D2(像素22-1通过节点N耦接到数据线D1，但没有节点N将像素22-1耦接到数据线D2)。如图4所示，每个栅极信号可具有的脉冲宽度大于时钟CLK1和CLK2的脉冲宽度。
可使用任何合适的像素电路来形成显示器14中的像素22。图5中示出了例示性像素电路。如果需要，可使用其他像素电路。
在图5的例示性配置中，像素电路40具有开关晶体管T1和T2、驱动晶体管TD和发射使能晶体管TE。晶体管T1和T2由来自栅极驱动器电路20B的栅极信号控制，而数据通过数据线D来提供。存储电容器Cst用于在发射操作期间保持节点ND上的数据。基准电压线Vref可用于向像素电路40提供基准电压Vref。在感测操作期间(用于阈值电压补偿测量)，数据线D可用于感测与像素相关联的电流。驱动晶体管TD和使能晶体管TE串联耦接在正电源端子Vddel和负(接地)电源端子Vssel之间。当晶体管TE接通时，发射被启用，并且从发光二极管48发出的光42的量由流过晶体管TD的电流确定。该电流基于耦接到晶体管TD的栅极的节点ND上的信号的量值来确定。
图6中示出了使用像素22(例如，具有图5的像素电路40的像素22)显示图像帧所涉及的例示性操作的流程图。在框50的操作期间，接通晶体管T1和T2并且将参考数据Vdata-ref加载到节点ND上。在框52的操作期间，电路20A中的传感器(例如，电流传感器)用于通过数据线D感测像素电流。在像素感测操作期间，关断晶体管T2，接通晶体管TE。晶体管T1接通并允许像素电流通过晶体管TE和T1流至数据线D以用于感测。感测电流指示晶体管TD的阈值电压。在框52的感测操作之后，电路20A可产生对应像素补偿值(例如，数字值)的帧。该补偿数据帧可用于补偿像素22之间的阈值电压变化的图像帧。在框54的操作期间，可将图像帧(例如，针对已用补偿数据帧中的补偿数据补偿的每个像素的数据值的图像帧)加载到像素22中。在框54的操作期间，晶体管T1和T2可被接通以用于数据加载，而晶体管TE被关断。使用数据线D将补偿数据加载到每个像素中。在框56的操作期间，晶体管T1和T2被关断并且晶体管TE被接通，以使电流能够流过发光二极管44。流过二极管44的电流的量以及从而由二极管44发出的光42的量由流过驱动晶体管TD的电流确定，该电流由节点ND上的数据来确定。
图7为显示器14的一部分的顶视图，其示出了电源线Vssel和Vddel以及基准线46和数据线DATA(有时称为数据线D)的例示性布局。图8的例示性布局允许每条基准线46在相邻的像素22的偶数列和像素22的奇数列之间共享，并且允许每条电源线Vssel和每条电源线Vddel在像素22的相邻偶数列和奇数列之间共享。每个偶数列中的每个像素电路40的布局可与相邻奇数列中的每个像素电路40的布局具有镜像对称性。数据线DATA可成对地垂直延伸穿过像素22。每对数据线可包括用于将数据加载到奇数列像素22中的第一数据线和用于将数据加载到偶数列像素22中的第二数据线。
图8中示出了图14的显示器14的横截面侧视图。如图8所示，电介质层62可形成在较低的薄膜晶体管电路层、基板层和/或其他层(例如参见层60)上。电源线Vddel和基准线46可形成在层62上。平面化层64可覆盖这些线和层62。电源线Vssel和数据线D(例如，成对地彼此平行延伸的数据线)可形成在层64上。
在具有镜像对称性像素布局和图7和图8所示类型的成对数据线的显示器14的配置中，信号线所占用的空间可通过整合信号线诸如电源线和基准电压线来减小。然而，每对数据线中的相邻数据线D之间可能出现寄生电容(例如参见图9的寄生电容Cp)。如果不小心(例如，如果单独加载奇数列像素和偶数列像素)，则偶数列数据线和奇数列数据线之间的电容耦合可能不利地影响加载数据的准确性。
为了解决这一问题，可同时将数据驱动到每对数据线中的数据线上。解复用电路20A-2可用于减少电路20A-1和数据线D之间的扇出。为了适应在具有成对的同时驱动的数据线的显示器14的配置中使用解复用电路20A-2，解复用电路20A-2可在加载了奇数列对的第一状态和加载了偶数列对的第二状态之间交替变化。
这种类型的布置在图9中示出。如图9所示，解复用电路20A-2可根据控制信号(有时称为时钟信号CLK1和CLK2)诸如SEL_A和SEL_B动态配置。当SEL_A被拉低时，数据从解复用器电路20A-2被加载到奇数列对中，并且当SEL_B被拉低时，数据被加载到偶数列对中。例如，当SEL_A被拉低时，使用数据线D(ODD PAIR)将数据定位到每个奇数列对的像素22A和22B中，并且当SEL_B被拉低时，使用数据线D(EVEN PAIR)将数据定位到每个偶数列对的像素22C和像素22D中。图9中所使用的交替的列对加载模式可在图6的框50和框54的操作期间使用，其可有助于增强数据加载精度。
如图10所示，像素感测(例如，在图6的框52的操作期间测量用于阈值电压补偿的电流的感测操作)可使用不同的数据线图案。具体地，在感测操作期间，解复用器电路20A可被配置为在第一状态与第二状态之间交替变化，其中在第一状态下，使用来自第一相邻列对和第二相邻列对(例如，ODD PAIR和EVEN PAIR)的第一奇数数据线和第二奇数数据线D_O来向电路20A-1提供电流测量，在第二状态下，将来自相邻的第一列对和第二列对的第一偶数数据线和第二偶数数据线D_E切换到用于电流感测。差动电流感测可用于减轻可能的制造变化(例如，可能使栅极线G和第一数据线之间的电容耦合相对于该栅极线和与第一数据线配对的第二数据线之间的电容耦合不同的变化)的影响。使用差动感测可有助于从水平线诸如与数据线重叠的栅极线G移除共模噪声。
如果需要，用于加载和感测的图案可在不同帧之间变化。如图11的时序图和图12中的帧m和帧m+1的对应像素加载模式所示，例如，加载的列对可在不同帧之间变化。在帧m中，可加载奇数列对。在帧m+1中，可加载偶数列对。这种交替图案可有助于减少来自相邻列对(以及相关联的相邻数据线对)之间的电容耦合的伪影。图13和图14示出了同时使用列对和行交替(例如，以在相应帧之间形成加载的像素组的交替的棋盘状图案)的布置方式。如果需要，可以使用其他时变图案。
图15的时序图以及图16中的帧m和m+1的对应像素和数据线图示出了用于改变在连续帧之间的感测期间所使用的数据线的图案的示例性布置。如图15和图16所示，在第m帧中，奇数数据线D_O(例如，用于差动感测的成对的线)可在将偶数数据线D_E切换到使用之前切换到使用中。在第m+1帧中，此模式是相反的，并且偶数数据线D_E在奇数数据线D_O之前使用。
图17的像素图和图18的对应时序图中示出了用于加载像素22的另选配置。在该布置方式中，像素22的每一行共享两条栅极线(或栅极线组)，诸如奇数栅极线G_O和偶数栅极线G_E。当CLK1被断言(例如，被拉低)时，由解复用器电路20A-2选择奇数列对。当CLK2被断言(例如，被拉低)时，选择偶数列对。奇数线G_O上的栅极信号分别根据CLK1和CLK2的下降沿来断言和取消断言。偶数线G_E上的栅极信号分别根据CLK2和CLK1的下降沿来断言和取消断言。在每对数据线被加载数据的时间段期间，首先断言奇数栅极线，然后断言偶数栅极线，从而加载与该对数据线相关联的左手像素22，然后加载右手像素。
图19、图20和图22示出了用于将像素22加载在显示器14中的另外的例示性布置。在图19的配置中，当(在第一解复用器状态下)使用奇数数据线D_O向与被断言的栅极线G相关联的第一行像素22’提供数据并且(在第二解复用器状态下)使用偶数数据线D_E向与被断言的栅极线G相关联的第二行像素22”提供数据时，给定行中的栅极线G被断言。
图20示出了示例性配置，其中(1)奇数数据线D_O被提供有数据并且随后保持浮置，(2)偶数数据线D_E被提供有数据并且随后保持浮置，并且(3)栅极控制信号SC在栅极线G上被断言，以将数据从奇数数据线加载到与栅极线相关联的第一行像素22’，并且将数据从偶数数据线加载到与栅极线相关联的第二行像素22”。
图21示出了其中解复用器20A-2使用1：2解复用器电路的例示性配置。解复用器20A-2首先向奇数数据线D_O提供数据。在切换解复用器20A-2的状态之后，将数据提供至偶数数据线D_E。在编程期间，栅极线G提供信号SC(信号SC被拉低)，并且与栅极线G相关联的第一行像素22'加载有来自奇数数据线D_O的数据，而第二行像素22”加载有来自偶数数据线D_E的数据。
根据一个实施方案，提供了一种显示器，该显示器包括像素的行和列，所述列包括交替的奇数列和偶数列；栅极线，该栅极线被配置为向行提供栅极信号；数据线，该数据线包括奇数列中的奇数数据线和偶数列中的偶数数据线，该数据线包括成对的数据线，其中该成对的数据线中的每对数据线包括奇数数据线中的一者和相邻的偶数数据线中的一者，并且该成对的数据线包括奇数对的数据线与偶数对的数据线交替；耦接到数据线的解复用器电路；以及耦接到解复用器电路的显示驱动器电路，该解复用器电路被配置为交替地使用奇数对的数据线和偶数对的数据线将数据从显示驱动器电路加载到像素中。
根据另一个实施方案，解复用器被配置为通过在偶数对的数据线之前加载奇数对的数据线来将数据的第一帧加载到像素中，并且被配置为通过在奇数对的数据线之前加载偶数对的数据线来在第一帧之后将数据的第二帧加载到像素中。
根据另一个实施方案，解复用器电路被配置为在第一感测状态和第二感测状态下操作，在第一感测状态下，来自像素的感测信号从成对的偶数数据线路由至显示驱动器电路，在第二感测状态下，来自像素的感测信号从成对的奇数数据线路由至显示驱动器电路。
根据另一个实施方案，解复用器被配置为在交替帧中以不同模式路由来自像素的感测信号。
根据另一个实施方案，显示器包括正电源线路和负电源线路，每一对数据线分别位于正电源线路中的第一正电源线路和正电源线路中的第二正电源线路之间，并且分别位于负电源线路中的第一负电源线路和负电源线路中的第二负电源线路之间。
根据另一个实施方案，显示器包括基准电压线，该基准电压线中的每一者位于第一负电源线路中的一者和第二负电源线路中的邻近该第一负电源线路的一者之间。
根据一个实施方案，提供了一种显示器，该显示器包括像素的行和列；栅极线，该栅极线被配置为向行提供栅极信号；数据线，该数据线包括交替的奇数数据线和偶数数据线，该数据线包括成对的数据线，其中每对数据线包括奇数数据线中的一者和相邻的偶数数据线中的一者，像素的每列包括成对的数据线中的相应一者；耦接到数据线的解复用器电路；以及耦接到解复用器电路的显示驱动器电路，该解复用器电路被配置为使用来自每一列的一对数据线向该列的像素提供来自显示驱动器电路的数据。
根据另一个实施方案，解复用器电路被配置为在第一模式和第二模式下交替地操作，其中在第一模式下，解复用器电路将数据从显示驱动器电路提供至奇数数据线，并且在第二模式下，解复用器电路将数据从显示驱动器电路提供至偶数数据线。
根据另一个实施方案，显示驱动器电路被配置为向解复用器电路提供第一时钟信号和第二时钟信号。
根据另一个实施方案，栅极信号具有比第一时钟信号和第二时钟信号的脉冲宽度长的脉冲宽度。
根据另一个实施方案，沿着每一列，像素交替地耦接至奇数数据线中的一者和偶数数据线中的一者。
根据一个实施方案，提供了一种显示器，该显示器包括像素的行和列；栅极线，该栅极线被配置为向行提供栅极信号；数据线，该数据线包括奇数列中的奇数数据线与偶数列中的偶数数据线交替，该数据线包括成对的数据线，其中该成对的数据线中的每对数据线包括奇数数据线中的一者和相邻的偶数数据线中的一者，并且该成对的数据线包括奇数对的数据线与偶数对的数据线交替；耦接到数据线的解复用器电路；以及耦接到解复用器电路的显示驱动器电路，该解复用器电路被配置为在第一感测状态和第二感测状态下操作，其中在第一感测状态下，来自像素的感测信号从成对的偶数数据线路由至显示驱动器电路，在第二感测状态下，来自像素的感测信号从成对的奇数数据线路由至显示驱动器电路。
根据另一个实施方案，来自像素的感测信号经由其路由的每对偶数数据线包括奇数对的数据线中的一者中的第一偶数数据线和相邻的偶数对的数据线中的一者中的第二偶数数据线。
根据另一个实施方案，来自像素的感测信号经由其路由的每对奇数数据线包括奇数对的数据线中的一者中的第一奇数数据线和相邻的偶数对的数据线中的一者中的第二奇数数据线。
根据另一个实施方案，解复用器电路被配置为交替地使用奇数对的数据线和偶数对的数据线将数据从显示驱动器电路加载到数据线中。
根据另一个实施方案，解复用器被配置为通过在偶数对的数据线之前加载奇数对的数据线来将数据的奇数帧加载到像素中，并且被配置为通过在奇数对的数据线之前加载偶数对的数据线来将数据的偶数帧加载到像素中。
根据另一个实施方案，解复用器被配置为在交替帧中以不同模式路由来自像素的感测信号。
根据另一个实施方案，显示器包括正电源线路，每一对数据线位于正电源线路中的第一正电源线路和正电源线路中的第二正电源线路之间，正电源线路中的第二正电源线路与正电源线路中的第一正电源线路相邻。
根据另一个实施方案，每行包括所述栅极线中的至少两条栅极线。
根据另一个实施方案，显示器包括栅极驱动器电路，该栅极驱动器电路被配置为通过在给定行中的第一栅极线上断言第一栅极线信号来将数据从奇数数据线中的一者加载到给定行中的第一像素，并且被配置为通过在给定行中的第二栅极线上断言第二栅极线信号来将数据从相邻的偶数数据线中的一者加载到给定行中的第二像素。
前述内容仅为例示性的并且可对所述实施方案作出各种修改。前述实施方案可独立实施或可以任意组合实施。

Claims (17)

1.一种显示器，包括：
像素的行和列，其中所述列包括交替的奇数列和偶数列；
栅极线，所述栅极线被配置为向所述行提供栅极信号；
数据线，所述数据线包括所述奇数列中的奇数数据线和所述偶数列中的偶数数据线，其中所述数据线包括成对的数据线，其中所述成对的数据线中的每对数据线包括所述奇数数据线中的一者和相邻的所述偶数数据线中的一者，并且其中所述成对的数据线包括奇数对的数据线与偶数对的数据线交替；
耦接到所述数据线的解复用器电路；以及
耦接到所述解复用器电路的显示驱动器电路，其中所述解复用器电路被配置为在第一时间段中仅使用所述奇数对的数据线将数据从所述显示驱动器电路加载到像素的所述行中，并且在第二时间段仅使用所述偶数对的数据线将所述数据从所述显示驱动器电路加载到所述行中。
2.根据权利要求1所述的显示器，其中所述解复用器被配置为通过在所述偶数对的数据线之前加载所述奇数对的数据线来将所述数据的第一帧加载到所述像素中，并且被配置为通过在所述奇数对的数据线之前加载所述偶数对的数据线来在所述第一帧之后将所述数据的第二帧加载到所述像素中。
3.根据权利要求1所述的显示器，其中所述解复用器电路被配置为在第一感测状态和第二感测状态下操作，在所述第一感测状态下，来自所述像素的感测信号从成对的所述偶数数据线路由至所述显示驱动器电路，在所述第二感测状态下，来自所述像素的感测信号从成对的所述奇数数据线路由至所述显示驱动器电路。
4.根据权利要求3所述的显示器，其中所述解复用器被配置为在交替帧中以不同模式路由来自所述像素的所述感测信号。
5.根据权利要求1所述的显示器，还包括正电源线路和负电源线路，其中所述数据线中的每对数据线分别位于所述正电源线路中的第一正电源线路和所述正电源线路中的第二正电源线路之间，并且分别位于所述负电源线路中的第一负电源线路和所述负电源线路中的第二负电源线路之间。
6.根据权利要求5所述的显示器，还包括基准电压线，其中所述基准电压线中的每一者位于所述第一负电源线路中的一者和所述第二负电源线路中的邻近该第一负电源线路的一者之间。
7.一种显示器，包括：
像素的行和列；
栅极线，所述栅极线被配置为向所述行提供栅极信号；
数据线，所述数据线包括交替的奇数数据线和偶数数据线，其中所述数据线包括奇数对的数据线和偶数对的数据线，每对数据线各自包括所述奇数数据线中的一者和相邻的所述偶数数据线中的一者，其中所述像素的每一列包括成对的数据线中的相应一者；
耦接到所述数据线的解复用器电路；以及
耦接至所述解复用器电路的显示驱动器电路，其中所述解复用器电路被配置为使用针对每一列的一对数据线将数据从所述显示驱动器电路提供至该列的所述像素，并且其中所述解复用器电路被配置为在第一模式和第二模式下交替地操作，其中：
在所述第一模式下，所述解复用器电路将数据从所述显示驱动器电路仅提供至所述奇数对的数据线；以及
在所述第二模式下，所述解复用器电路将数据从所述显示驱动器电路仅提供至所述偶数对的数据线。
8.根据权利要求7所述的显示器，其中所述显示驱动器电路被配置为向所述解复用器电路提供第一时钟信号和第二时钟信号。
9.根据权利要求8所述的显示器，其中所述栅极信号具有比所述第一时钟信号和所述第二时钟信号的脉冲宽度长的脉冲宽度。
10.根据权利要求7所述的显示器，其中沿着每一列，所述像素交替地耦接至所述奇数数据线中的一者和所述偶数数据线中的一者。
11.一种显示器，包括：
像素的行和列；
栅极线，所述栅极线被配置为向所述行提供栅极信号；
数据线，所述数据线包括奇数列中的奇数数据线与偶数列中的偶数数据线交替，其中所述数据线包括成对的数据线，所述成对的数据线中的每对数据线包括所述奇数数据线中的一者和相邻的所述偶数数据线中的一者，并且其中所述成对的数据线包括奇数对的数据线与偶数对的数据线交替；
耦接到所述数据线的解复用器电路；以及
耦接到所述解复用器电路的显示驱动器电路，其中所述解复用器电路被配置为在第一感测状态和第二感测状态下操作，在所述第一感测状态下，来自所述像素的感测信号仅从每对数据线中的所述偶数数据线路由至所述显示驱动器电路，在所述第二感测状态下，来自所述像素的感测信号仅从每对数据线中的所述奇数数据线路由至所述显示驱动器电路。
12.根据权利要求11所述的显示器，其中所述解复用器电路被配置为交替地使用所述奇数对的数据线和所述偶数对的数据线将数据从所述显示驱动器电路加载到所述数据线中。
13.根据权利要求12所述的显示器，其中所述解复用器被配置为通过在所述偶数对的数据线之前加载所述奇数对的数据线来将数据的奇数帧加载到所述像素中，并且被配置为通过在所述奇数对的数据线之前加载所述偶数对的数据线来将数据的偶数帧加载到所述像素中。
14.根据权利要求11所述的显示器，其中所述解复用器被配置为在交替帧中以不同模式路由来自所述像素的所述感测信号。
15.根据权利要求11所述的显示器，还包括正电源线路，其中所述数据线中的每对数据线位于所述正电源线路中的第一正电源线路和所述正电源线路中的第二正电源线路之间，所述正电源线路中的所述第二正电源线路与所述正电源线路中的所述第一正电源线路相邻。
16.根据权利要求11所述的显示器，其中每行包括所述栅极线中的至少两条栅极线。
17.根据权利要求16所述的显示器，还包括：
栅极驱动器电路，所述栅极驱动器电路被配置为通过在给定行中的第一栅极线上断言第一栅极线信号来将数据从所述奇数数据线中的一者加载到给定行中的第一像素，并且被配置为通过在给定行中的第二栅极线上断言第二栅极线信号来将数据从相邻的所述偶数数据线中的一者加载到给定行中的第二像素。
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