KR20180080741A - 표시 장치 - Google Patents

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KR20180080741A
KR20180080741A KR1020170001511A KR20170001511A KR20180080741A KR 20180080741 A KR20180080741 A KR 20180080741A KR 1020170001511 A KR1020170001511 A KR 1020170001511A KR 20170001511 A KR20170001511 A KR 20170001511A KR 20180080741 A KR20180080741 A KR 20180080741A
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최준원
안준용
인윤경
황원미
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삼성디스플레이 주식회사
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Abstract

표시 장치는 제1 방향을 따라 배열된 화소들을 포함하고, 상기 제1 방향에 교차하는 제2 방향을 따라 반복적으로 배열된 화소 열들; 제2 방향을 따라 배열된 화소들을 포함하고, 상기 제2 방향을 따라 반복적으로 배열된 화소 행들; 각 화소 열의 일측에 제공된 제1 서브 데이터 라인, 및 상기 화소 열의 타측에 제공된 제2 서브 데이터 라인을 포함하고, 상기 화소 열들 각각에 연결되는 데이터 라인들; 상기 제2 방향을 따라 연장되고, 상기 화소 행들 각각에 연결되는 스캔 라인들; 및 상기 화소들에 구동 전원을 공급하는 전원 라인을 포함g할 수 있다. 상기 화소 열들의 화소들 중 하나는 상기 제1 서브 데이터 라인에 연결되고, 상기 제1 서브 데이터 라인에 연결되는 화소에 인접한 화소는 상기 제2 서브 데이터 라인에 연결될 수 있다. 상기 제1 서브 데이터 라인과 상기 제2 서브 데이터 라인은 서로 다른 층 상에 제공될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
다양한 표시 장치 중 유기 발광 표시 장치는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 위치하는 유기 발광층을 포함한다. 유기 발광 표시 장치는 애노드 전극으로부터 주입된 정공(hole)과 캐소드 전극으로부터 주입된 전자(electron)가 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 광을 출사시킨다.
유기 발광 표시 장치는 자발광 소자인 유기 발광 다이오드를 포함하는 복수 개의 화소들을 구비한다. 각 화소에는 배선들과 배선들에 연결되며, 유기 발광 다이오드를 구동하기 위한 적어도 하나의 박막 트랜지스터가 형성되어 있다.
본 발명의 일 목적은 표시 품질이 향상된 표시 장치를 제공하는 데에 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 방향을 따라 배열된 화소들을 포함하고, 상기 제1 방향에 교차하는 제2 방향을 따라 반복적으로 배열된 화소 열들; 제2 방향을 따라 배열된 화소들을 포함하고, 상기 제2 방향을 따라 반복적으로 배열된 화소 행들; 각 화소 열의 일측에 제공된 제1 서브 데이터 라인, 및 상기 화소 열의 타측에 제공된 제2 서브 데이터 라인을 포함하고, 상기 화소 열들 각각에 연결되는 데이터 라인들; 상기 제2 방향을 따라 연장되고, 상기 화소 행들 각각에 연결되는 스캔 라인들; 및 상기 화소들에 구동 전원을 공급하는 전원 라인을 포함할 수 있다. 상기 화소 열들의 화소들 중 하나는 상기 제1 서브 데이터 라인에 연결되고, 상기 제1 서브 데이터 라인에 연결되는 화소에 인접한 화소는 상기 제2 서브 데이터 라인에 연결될 수 있다. 상기 제1 서브 데이터 라인과 상기 제2 서브 데이터 라인은 서로 다른 층 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 전원 라인은 상기 제1 서브 데이터 라인과 상기 제2 서브 데이터 라인 사이에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소들은 적어도 하나의 트랜지스터, 및 상기 트랜지스터에 연결되는 표시 소자를 포함할 수 있다. 상기 트랜지스터는 기판 상에 제공된 액티브 패턴, 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극, 게이트 절연막을 사이에 두고 상기 액티브 패턴 상에 제공된 상기 게이트 전극, 및 상기 게이트 전극을 커버하고 순차 적층된 제1 층간 절연막, 제2 층간 절연막 및 제3 층간 절연막을 구비하는 층간 절연막을 포함할 수 있다. 상기 표시 소자는 상기 드레인 전극에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 서브 데이터 라인 및 상기 제2 서브 데이터 라인 중 하나는 상기 제2 층간 절연막 상에 제공되고, 상기 제1 서브 데이터 라인 및 상기 제2 서브 데이터 라인 중 다른 하나는 상기 제3 층간 절연막 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 전원 라인은 서로 다른 층 상에 제공되고, 서로 중첩하는 제1 전원 공급 라인 및 제2 전원 공급 라인을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전원 공급 라인 및 상기 제2 전원 공급 라인 중 하나는 상기 제2 층간 절연막 상에 제공될 수 있다. 상기 제1 전원 공급 라인 및 상기 제2 전원 공급 라인 중 다른 하나는 상기 제3 층간 절연막 상에 제공될 수 있다. 상기 제1 전원 공급 라인 및 상기 제2 전원 공급 라인은 콘택 홀을 통하여 연결될 수 있다.
본 발명의 일 실시예에 있어서, 서로 다른 화소 열의 제1 전원 공급 라인들은 제1 전원 연결 라인을 통하여 연결되고, 상기 제1 전원 연결 라인은 상기 제1 전원 공급 라인과 동일한 층 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전원 공급 라인들은 상기 제2 층간 절연막 상에 제공되고, 상기 제1 전원 연결 라인은 상기 제3 층간 절연막 상에 제공되는 데이터 라인과 교차할 수 있다.
본 발명의 일 실시예에 있어서, 서로 다른 화소 열의 제2 전원 공급 라인들은 제2 전원 연결 라인을 통하여 연결되고, 상기 제2 전원 연결 라인은 상기 제2 전원 공급 라인과 동일한 층 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전원 공급 라인들은 상기 제3 층간 절연막 상에 제공되고, 상기 제2 전원 연결 라인은 상기 제2 층간 절연막 상에 제공되는 데이터 라인과 교차할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 게이트 절연막 상에 제공되는 하부 전극, 및 상기 제1 층간 절연막 상에 제공되는 상부 전극을 포함하는 스토리지 캐패시터를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제2 층간 절연막 상에 제공되고, 상기 드레인 전극과 상기 표시 소자를 전기적으로 연결하는 제1 브릿지 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제3 층간 절연막 상에 제공되고, 상기 제1 브릿지 패턴과 상기 표시 소자를 전기적으로 연결하는 제2 브릿지 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자는 상기 제3 층간 절연막 상의 제4 층간 절연막 상에 제공되는 제1 전극, 상기 제1 전극 상에 제공되는 발광층, 및 상기 발광층 상에 제공되는 제2 전극을 포함할 수 있다. 상기 제1 전극은 상기 제4 층간 절연막을 관통하는 콘택 홀을 통하여 상기 제2 브릿지 패턴에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 서로 인접하는 두 개의 화소 열들 사이의 상기 제1 서브 데이터 라인 및 상기 제2 서브 데이터 라인은 서로 다른 화소 열들에 연결되고, 동일한 층 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 서로 인접한 두 개의 화소 열들에 연결된 4 개의 서브 데이터 라인들 중 서로 가장 멀리 위치한 두 개의 서브 데이터 라인들은 동일한 화소 행에 위치한 화소들에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 서로 가장 멀리 위치한 두 개의 서브 데이터 라인들은 동일한 층 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 서로 인접한 두 개의 열들에 연결된 4 개의 서브 데이터 라인들 중 서로 인접하는 두 개의 서브 데이터 라인들은 동일한 화소 행에 위치한 화소들에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 서로 가장 인접하는 두 개의 서브 데이터 라인들은 동일한 층 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 서로 가장 멀리 위치한 두 개의 서브 데이터 라인들과 상기 서로 인접하는 두 개의 서브 데이터 라인들은 서로 다른 층 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 출력 라인들을 통하여 상기 데이터 라인들에 데이터 신호를 공급하는 데이터 구동부; 및 상기 출력 라인들과 상기 데이터 라인들 사이에 연결되는 디멀티플렉서들을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 디멀티플렉서들은 상기 제1 서브 데이터 라인 및 상기 제2 서브 데이터 라인에 상기 데이터 신호를 시분할적으로 전달할 수 있다.
본 발명의 일 실시예에 있어서, 서로 인접하는 화소 열들 사이의 상기 제1 서브 데이터 라인 및 상기 제2 서브 데이터 라인은 서로 다른 디멀티플렉서들에 연결되며, 동일한 기간 동안 데이터 신호를 입력받을 수 있다.
상술한 바와 같은 표시 장치는 크로스 토크를 방지하여 표시 품질이 향상될 수 있다. 또한, 전원 라인이 메쉬 구조를 가짐으로써 전압 강하 현상을 방지하므로, 표시 장치는 표시 품질이 향상될 수 있다.
도 1은 본 발명의 실시예에 의한 표시 장치를 나타낸 도면이다.
도 2는 본 발명의 실시예에 의한 디멀티플렉서를 보다 자세히 나타낸 도면이다.
도 3은 본 발명의 실시예에 의한 화소들을 보다 자세히 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 제k 화소 행, 제k+1 화소 행, 제j 화소 열, 제j+1 화소 열, 제j+2 화소 열 및 제j+3 화소 열의 교차 영역에 배치된 화소들을 도시한 평면도이다.
도 5는 도 4에 도시된 제k 화소 행 및 제j 화소 열의 교차 영역에 배치된 화소를 도시한 평면도이다.
도 6은 도 5의 I-I' 라인에 따른 단면도이다.
도 7은 도 5의 II-II' 라인에 따른 단면도이다.
도 8은 도 4의 III-III' 라인에 따른 단면도이다.
도 9는 도 4의 IV-IV' 라인에 따른 단면도이다.
도 10은 도 4 내지 도 9에 도시된 액티브 패턴, 소스 전극 및 드레인 전극을 설명하기 위한 평면도이다.
도 11은 도 4 내지 도 9에 도시된 스캔 라인들, 발광 제어 라인들 및 스토리지 캐패시터의 하부 전극을 설명하기 위한 평면도이다.
도 12는 도 4 내지 도 9에 도시된 초기화 전원 라인 및 스토리지 캐패시터의 상부 전극을 설명하기 위한 평면도이다.
도 13은 도 4 내지 도 9에 도시된 데이터 라인들, 연결 라인, 보조 연결 라인, 전원 라인의 제1 도전층 및 제1 브릿지 패턴을 설명하기 위한 평면도이다.
도 14는 도 4 내지 도 9에 도시된 데이터 라인들, 전원 라인의 제2 도전층 및 제2 브릿지 패턴을 설명하기 위한 평면도이다.
도 15는 도 4 내지 도 9에 도시된 유기 발광 소자를 설명하기 위한 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 의한 표시 장치를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 의한 표시 장치(10)는 화소들(PXL), 스캔 구동부(110), 발광 구동부(120), 데이터 구동부(130), 디멀티플렉서들(DM1~DMi), 디멀티플렉서 제어부(160) 및 타이밍 제어부(170)를 포함할 수 있다.
화소들(PXL)은 다수의 스캔 라인들(S0~Sn), 발광 제어 라인들(E1 ~ En), 및 데이터 라인들(D1a~Dib)과 연결될 수 있다. 이에 따라, 화소들(PXL)은 스캔 라인들(S0~Sn) 및 발광 제어 라인들(E1 ~ En)을 통해 각각 스캔 신호들과 발광 제어 신호들을 공급받을 수 있다. 또한, 화소들(PXL)은 데이터 라인들(D1a~Dib)을 통해 데이터 신호들을 공급받을 수 있다.
화소들(PXL)은 일 방향으로 연장된 복수의 화소 행들, 및 화소 행들에 교차하는 방향으로 연장된 복수의 화소 열들을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 즉, 화소 행들은 일 방향으로 배열된 화소들(PXL)을 포함하며, 화소 열들은 화소 행들에 교차하는 방향으로 배열된 화소들(PXL)을 포함할 수 있다. 한편, 본 실시예에서는 화소들이 매트릭스 형태로 배열되는 것을 예로서 설명하였으나, 이에 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
화소들(PXL)은 제1 전원(ELVDD), 제2 전원(ELVSS) 및 제3 전원(VINT)과 연결되어, 그로부터 전원 전압을 제공받을 수 있다.
화소들(PXL)은 데이터 신호에 대응하여 제1 전원(ELVDD)으로부터 유기 발광 다이오드(미도시)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있으며, 이때 유기 발광 다이오드는 전류량에 대응하는 휘도의 빛을 생성할 수 있다.
스캔 구동부(110)는 타이밍 제어부(170)로부터의 스캔 구동부 제어 신호(SCS)에 대응하여 스캔 라인들(S0~Sn)로 스캔 신호들을 공급할 수 있다. 예를 들어, 스캔 구동부(110)는 스캔 라인들(S0~Sn)로 스캔 신호들을 순차적으로 공급할 수 있다. 스캔 라인들(S0~Sn)로 스캔 신호들이 순차적으로 공급되면 화소들(PXL)이 수평라인 단위로 순차적으로 선택될 수 있다. 이때, 스캔 신호는 스캔 신호를 공급받는 트랜지스터가 턴-온될 수 있는 전압 레벨을 가질 수 있다.
발광 구동부(130)는 타이밍 제어부(170)로부터의 발광 구동부 제어 신호(ECS)에 대응하여 발광 제어 라인들(E1 ~ En)로 발광 제어 신호들을 공급할 수 있다. 예를 들어, 발광 구동부(130)는 발광 제어 라인들(E1 ~ En)로 발광 제어 신호들을 순차적으로 공급할 수 있다. 이때, 발광 제어 신호는 발광 제어 신호를 공급받는 트랜지스터가 턴-오프될 수 있는 전압 레벨을 가질 수 있다.
데이터 구동부(130)는 데이터 구동부 제어신호(DCS)에 대응하여 출력 라인들(O1~Oi)로 데이터 신호들을 공급할 수 있다. 즉, 데이터 구동부(130)는 출력 라인들(O1~Oi)을 통하여, 디멀티플렉서들(DM1~DMi)로 데이터 신호를 공급할 수 있다.
디멀티플렉서들(DM1~DMi)은 데이터 구동부(30)로부터 데이터 신호들을 공급받고, 데이터 신호들을 데이터 라인들(D1a~Dib)로 공급할 수 있다. 예를 들어, 디멀티플렉서들(DM1~DMi)은 출력 라인들(O1~Oi)을 통해 데이터 신호들을 입력받고, 출력 라인들(O1~Oi)보다 많은 수의 데이터 라인들(D1a~Dib)로 데이터 신호들을 시분할적으로 출력할 수 있다. 따라서, 각각의 화소들(PXL)은 데이터 라인들(D1a~Dib)을 통해 데이터 신호를 공급받을 수 있다. 예를 들어, 데이터 라인들(D1a~Dib)의 개수는 데이터 구동부(130)의 출력 라인들(O1~Oi)의 두 배로 설정될 수 있다.
별도로 도시하지는 않았으나, 데이터 라인들(D1a~Dib)에 인가되는 신호를 저장하기 위하여, 각각의 데이터 라인들(D1a~Dib)에는 커패시터(미도시)가 존재할 수 있다. 이때, 데이터 라인들(D1a~Dib)에 존재하는 커패시터들은 기생 용량(parasitic capacitance)에 의한 것일 수 있다. 또한, 커패시터들은 데이터 라인들(D1a~Dib)에 물리적으로 설치될 수도 있다.
디멀티플렉서 제어부(160)는 구동 신호(Cd)를 통해 디멀티플렉서들(DM1~DMi)의 동작을 제어할 수 있다. 예를 들어, 구동 신호(Cd)는 각 디멀티플렉서(DM1~DMi)에 포함된 트랜지스터들의 동작을 제어하는 역할을 수행할 수 있다. 디멀티플렉서 제어부(160)는 타이밍 제어부(170)로부터 공급되는 디멀티플렉서 제어신호(MCS)를 입력받고, 이에 대응하는 구동 신호(Cd)를 생성할 수 있다.
도 1에서는 디멀티플렉서 제어부(160)를 타이밍 제어부(170)와 별개로 도시하였으나, 필요에 따라 디멀티플렉서 제어부(160)는 타이밍 제어부(170)와 통합될 수 있다.
타이밍 제어부(170)는 스캔 구동부(110), 발광 제어 구동부(120), 데이터 구동부(130) 및 디멀티플렉서 제어부(160)를 제어할 수 있다. 이를 위하여, 타이밍 제어부(170)는 스캔 구동부(110)와 발광 제어 구동부(120)로 각각 스캔 구동부 제어신호(SCS)와 발광 제어 구동부 제어신호(ECS)를 공급할 수 있다.
또한, 타이밍 제어부(170)는 데이터 구동부(130)와 디멀티플렉서 제어부(160)로 각각 데이터 구동부 제어신호(DCS)와 디멀티플렉서 제어신호(MCS)를 공급할 수 있다.
도 1에서는 설명의 편의를 위하여 스캔 구동부(110), 발광 제어 구동부(120), 데이터 구동부(130), 디멀티플렉서 제어부(160) 및 타이밍 제어부(170)를 개별적으로 도시하였으나, 구성요소들 중 적어도 일부는 통합될 수 있다.
제1 전원(ELVDD), 제2 전원(ELVSS), 제3 전원(VINT)은 화소부(100)에 위치한 화소들(PXL)로 전원 전압을 제공할 수 있다. 예를 들어 제1 전원(ELVDD)은 고전위 전원이고, 제2 전원(ELVSS)은 저전위 전원일 수 있다. 일례로, 제1 전원(ELVDD)은 양전압으로 설정되고, 제2 전원(ELVSS)은 음전압 또는 그라운드 전압으로 설정될 수 있다. 또한, 제3 전원(VINT)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
도 1에서, 화소 행들은 스캔 라인들(S0~Sn)에 각각 연결될 수 있으며, 화소 열들은 출력 라인들(O1~Oi)에 각각 연결될 수 있다.
도 2는 본 발명의 실시예에 의한 디멀티플렉서를 보다 자세히 나타낸 도면이다. 설명의 편의를 위하여, 도 2에서는 도 1의 데이터 구동부에서 출력되는 데이터 신호를 전송하는 제j(j는 자연수) 출력 라인(Oj) 및 제j+1 출력 라인(Oj+1)과 관련된 제j 디멀티플렉서(DMj), 제j+1 디멀티플렉서(DMj+1), 제j 화소 열(PRj), 및 제j+1 화소 열(PRj+1)을 중심으로 도시하였다.
도 1 및 도 2를 참조하면, 제j 디멀티플렉서(DMj)는 제j 출력 라인(Oj)과 제j 데이터 라인들(Dja, Djb) 사이에 연결될 수 있다. 제j 데이터 라인들(Dja, Djb)은 제1 서브 데이터 라인(Dja) 및 제2 서브 데이터 라인(Djb)을 포함할 수 있다.
제j 디멀티플렉서(DMj)는 데이터 구동부(130)에서 출력되어 제j 출력 라인(Oj)을 통하여 전송되는 데이터 신호를 시분할적으로 제1 서브 데이터 라인(Dja) 및 제2 서브 데이터 라인(Djb)에 전달할 수 있다. 또한, 제1 서브 데이터 라인(Dja) 및 제2 서브 데이터 라인(Djb)은 하나의 화소 열(PRj)을 구성하는 화소들(PXL)에 연결될 수 있다.
제1 서브 데이터 라인(Dja)은 하나의 화소 열(PRj)을 구성하는 화소들(PXL) 중 일부와 연결될 수 있고, 제2 서브 데이터 라인(Djb)은 하나의 화소 열(PRj)을 구성하는 화소들(PXL) 중 나머지 일부와 연결될 수 있다. 예를 들어, 하나의 화소 열(PRj)을 구성하는 화소들(PXL)은 서로 번갈아 가며 배치되는 제1 화소들(PXL1)과 제2 화소들(PXL2)을 포함할 수 있다. 여기서, 제1 화소들(PXL1)은 제1 서브 데이터 라인(Dja)과 연결되고, 제2 화소들(PXL2)은 제2 서브 데이터 라인(Djb)과 연결될 수 있다.
제1 화소들(PXL1)과 제2 화소들(PXL2)은 상이한 색상으로 발광될 수 있다. 일례로, 제1 화소들(PXL1)은 적색으로 발광되고, 제2 화소들(PXL2)은 청색으로 발광될 수 있다.
제j 디멀티플렉서(DMj)는 데이터 신호의 전달을 위한 제1 트랜지스터(Mja) 및 제2 트랜지스터(Mjb)를 포함할 수 있다.
제1 트랜지스터(Mja)는 제j 출력 라인(Oj)과 제1 서브 데이터 라인(Dja) 사이에 연결될 수 있으며, 제1 구동 신호(Cd1)에 의해 온-오프 동작이 제어될 수 있다. 제2 트랜지스터(Mjb)는 제j 출력 라인(Oj)과 제2 서브 데이터 라인(Djb) 사이에 연결될 수 있으며, 제2 구동 신호(Cd2)에 의해 온-오프 동작이 제어될 수 있다.
예를 들어, 제1 구동 신호(Cd1)가 공급되는 경우 제1 트랜지스터(Mja)가 턴-온될 수 있으며, 이에 따라 제j 출력 라인(Oj)의 데이터 신호가 제1 서브 데이터 라인(Dja)으로 공급될 수 있다. 또한, 제2 구동 신호(Cd2)가 공급되는 경우 제2 트랜지스터(Mjb)가 턴-온될 수 있으며, 이에 따라 제j 출력 라인(Oj)의 데이터 신호가 제2 서브 데이터 라인(Djb)으로 공급될 수 있다.
제1 트랜지스터(Mja)와 제2 트랜지스터(Mjb)는 서로 상이한 기간에 턴-온될 수 있으며, 이를 위해 제1 구동 신호(Cd1)의 공급 기간과 제2 구동 신호(Cd2)의 공급 기간은 서로 중첩되지 않을 수 있다.
한편, 제j+1 디멀티플렉서(DMj+1)는 제j+1 출력 라인(Oj+1)과 제j+1 데이터 라인들(Dj+1a, Dj+1b) 사이에 연결될 수 있다.
제j+1 데이터 라인들(Dj+1a, Dj+1b)은 제1 서브 데이터 라인(Dj+1a) 및 제2 서브 데이터 라인(Dj+1b)을 포함할 수 있다.
제j+1 디멀티플렉서(DMj+1)는 제j+1 출력 라인(Oj+1)의 데이터 신호를 시분할적으로 제1 서브 데이터 라인(Dj+1a) 및 제2 서브 데이터 라인(Dj+1b)에 전달할 수 있다. 또한, 제1 서브 데이터 라인(Dj+1a) 및 제2 서브 데이터 라인(Dj+1b)은 하나의 화소 열(PRj+1)을 구성하는 화소들(PXL)에 연결될 수 있다.
제1 서브 데이터 라인(Dj+1a)은 하나의 화소 열(PRj+1)을 구성하는 화소들(PXL) 중 일부와 연결될 수 있고, 제2 서브 데이터 라인(Dj+1b)은 하나의 화소 열(PRj+1)을 구성하는 화소들(PXL) 중 나머지 일부와 연결될 수 있다. 예를 들어, 하나의 화소 열(PRj+1)을 구성하는 화소들(PXL)은 서로 번갈아 가며 배치되는 제3 화소들(PXL3)과 제4 화소들(PXL4)을 포함할 수 있다. 여기서, 제3 화소들(PXL3)은 제2 서브 데이터 라인(Dj+1b)과 연결되고, 제4 화소들(PXL4)은 제1 서브 데이터 라인(Dj+1a)과 연결될 수 있다.
제3 화소들(PXL3)과 제4 화소들(PXL4)은 동일한 색상으로 발광될 수 있으며, 앞서 설명한 제1 화소들(PXL1) 및 제2 화소들(PXL2)과 상이한 색상으로 발광될 수 있다. 일례로, 제3 화소들(PXL3)과 제4 화소들(PXL4)은 모두 녹색으로 발광될 수 있다.
제j+1 디멀티플렉서(DMj+1)는 데이터 신호의 전달을 위한 제1 트랜지스터(Mj+1a) 및 제2 트랜지스터(Mj+1b)를 포함할 수 있다.
제1 트랜지스터(Mj+1a)는 제j+1 출력 라인(Oj+1)과 제1 서브 데이터 라인(Dj+1a) 사이에 연결될 수 있으며, 제2 구동 신호(Cd2)에 의해 온-오프 동작이 제어될 수 있다. 제2 트랜지스터(Mj+1b)는 제j+1 출력 라인(Oj+1)과 제2 서브 데이터 라인(Dj+1b) 사이에 연결될 수 있으며, 제1 구동 신호(Cd1)에 의해 온-오프 동작이 제어될 수 있다.
예를 들어, 제1 구동 신호(Cd1)가 공급되는 경우 제2 트랜지스터(Mj+1b)가 턴-온될 수 있으며, 이에 따라 제j+1 출력 라인(Oj+1)의 데이터 신호가 제2 서브 데이터 라인(Dj+1b)으로 공급될 수 있다. 또한, 제2 구동 신호(Cd2)가 공급되는 경우 제1 트랜지스터(Mj+1a)가 턴-온될 수 있으며, 이에 따라 제j+1 출력 라인(Oj+1)의 데이터 신호가 제1 서브 데이터 라인(Dj+1a)으로 공급될 수 있다.
제1 트랜지스터(Mj+1a)와 제2 트랜지스터(Mj+1b)는 서로 상이한 기간에 턴-온될 수 있다. 이를 위해 제1 구동 신호(Cd1)의 공급 기간과 제2 구동 신호(Cd2)의 공급 기간은 서로 중첩되지 않을 수 있다.
전체적으로 살펴보면, 두 개의 인접한 화소 열들(PRj, PRj+1)과 연결된 네 개의 데이터 라인들(Dja, Djb, Dj+1a, Dj+1b) 중 서로 인접한 두 개의 데이터 라인들(Djb, Dj+1a)은 동일한 수평 라인에 위치한 제2 및 제4 화소들(PXL2, PXL4)과 연결될 수 있다.
두 개의 인접한 화소 열들(PRj, PRj+1)과 연결된 네 개의 데이터 라인들(Dja, Djb, Dj+1a, Dj+1b) 중 서로 가장 멀리 위치한 두 개의 데이터 라인들(Dja, Dj+1b)은 동일한 수평 라인에 위치한 제1 및 제3 화소들(PXL1, PXL3)과 연결될 수 있다.
두 개의 인접한 화소 열들(PRj, PRj+1)과 연결된 네 개의 데이터 라인들(Dja, Djb, Dj+1a, Dj+1b) 중 서로 인접한 두 개의 데이터 라인들(Djb, Dj+1a)은 동일한 기간 동안 데이터 신호를 입력받을 수 있다. 이를 위하여, 제j 디멀티플렉서(DMj)의 제2 트랜지스터(Mjb)와 제j+1 디멀티플렉서(DMj+1)의 제1 트랜지스터(Mj+1a)는 동일한 기간 동안 온 상태를 유지할 수 있으며, 동일한 제2 구동 신호(Cd2)에 의해 온-오프가 제어될 수 있다.
만약, 서로 인접한 두 개의 데이터 라인들(Djb, Dj+1a)으로 상이한 시점에 각각 데이터 신호를 공급하는 경우, 어느 하나의 데이터 라인에 발생된 전압 변화가 다른 데이터 라인의 전압 변화를 야기할 수 있으며, 이는 다른 데이터 라인에 대한 원하지 않는 커플링 노이즈를 발생시킬 우려가 있다. 따라서, 본 발명의 일 실시예에서는 서로 인접한 두 개의 데이터 라인들(Djb, Dj+1a)로 동일한 시점에 데이터 신호를 인가함으로써, 커플링 노이즈를 제거할 수 있으며, 이에 따라 고품질의 영상을 구현할 수 있다.
또한, 두 개의 인접한 화소 열들(PRj, PRj+1)과 연결된 네 개의 데이터 라인들(Dja, Djb, Dj+1a, Dj+1b) 중 서로 가장 멀리 위치한 두 개의 데이터 라인들(Dja, Dj+1b)은 동일한 기간 동안 데이터 신호를 입력받을 수 있다. 이를 위하여, 제j 디멀티플렉서(DMj)의 제1 트랜지스터(Mja)와 제j+1 디멀티플렉서(DMj+1)의 제2 트랜지스터(Mj+1b)는 동일한 기간 동안 온 상태를 유지할 수 있으며, 동일한 제1 구동 신호(Cd1)에 의해 온-오프가 제어될 수 있다.
도 3은 본 발명의 실시예에 의한 화소들을 보다 자세히 나타낸 도면이다. 설명의 편의를 위하여, 서로 인접하여 위치하는 제j 화소 열(PRj) 및 제j+1 화소 열(PRj+1)을 중심으로 도시하였다.
도 3을 참조하면, 제1 화소(PXL1)는 화소 회로 및 유기 발광 다이오드(OLED)를 포함할 수 있다.
유기 발광 다이오드(OLED)의 애노드 전극은 화소 회로에 연결되고, 캐소드 전극은 제2 전원(ELVSS)에 연결될 수 있다. 이와 같은 유기 발광 다이오드(OLED)는 화소 회로로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다. 유기 발광 다이오드(OLED)로 전류가 흐를 수 있도록 애노드 전극으로 공급되는 제1 전원(ELVDD)은 제2 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.
화소 회로는 데이터 신호에 대응하여 제1 전원(ELVDD)으로부터 유기 발광 다이오드(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 이를 위하여, 화소 회로는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 제1 노드(N1)에 연결되고, 제2 전극은 제6 트랜지스터(T6)의 제1 전극에 연결될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제2 노드(N2)에 연결될 수 있다. 이와 같은 제1 트랜지스터(T1)는 스토리지 커패시터(Cst)에 저장된 전압에 대응하여 제1 전원(ELVDD)으로부터 유기 발광 다이오드(OLED)를 경유하여 제2 전원(ELVSS)으로 공급되는 전류량을 제어할 수 있다.
제2 트랜지스터(T2)는 제1 서브 데이터 라인(Dja) 과 제1 노드(N1) 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 제k 주사선(Sk)에 연결될 수 있다. 이와 같은 제2 트랜지스터(T2)는 제k 주사선(Sk)으로 스캔 신호가 공급될 때 턴-온되어 j번째 제1 서브 데이터 라인(Dja)과 제1 노드(N1)를 전기적으로 연결시킨다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제2 노드(N2) 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 제k 주사선(Sk)에 연결될 수 있다. 이와 같은 제3 트랜지스터(T3)는 제k 주사선(Sk)으로 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결시킬 수 있다.
제4 트랜지스터(T4)는 제2 노드(N2)와 제3 전원(VINT) 사이에 연결될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 제k-1 주사선(Sk-1)에 연결될 수 있다. 이와 같은 제4 트랜지스터(T4)는 제k-1 주사선(Sk-1)으로 스캔 신호가 공급될 때 턴-온되어 제2 노드(N2)로 제3 전원(VINT)의 전압을 공급할 수 있다.
제5 트랜지스터(T5)는 제1 전원(ELVDD)과 제1 노드(N1) 사이에 연결될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 제k 발광 제어선(Ek)에 연결될 수 있다. 이와 같은 제5 트랜지스터(T5)는 제k 발광 제어선(Ek)으로 발광 제어신호가 공급될 때 턴-오프되고, 발광 제어 신호가 공급되지 않을 때 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 유기 발광 다이오드(OLED)의 애노드 전극 사이에 연결될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 제k 발광 제어선(Ek)에 연결될 수 있다. 이와 같은 제6 트랜지스터(T6)는 제k 발광 제어선(Ek)으로 발광 제어 신호가 공급될 때 턴-오프되고, 발광 제어신호가 공급되지 않을 때 턴-온될 수 있다.
제7 트랜지스터(T7)는 유기 발광 다이오드(OLED)의 애노드 전극과 제3 전원(VINT) 사이에 연결될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 제k-1 주사선(Sk-1)에 연결될 수 있다. 이와 같은 제7 트랜지스터(T7)는 제k-1 주사선(Sk-1)으로 스캔 신호가 공급될 때 턴-온되어 유기 발광 다이오드(OLED)의 애노드 전극으로 제3 전원(VINT)의 전압을 공급할 수 있다.
다른 실시예에서, 제7 트랜지스터(T7)의 게이트 전극은 제k 주사선(Sk) 또는 제k+1 주사선(Sk+1)과 연결될 수 있다.
한편, 제3 전원(VINT)의 전압은 데이터 신호보다 낮은 전압으로 설정될 수 있다. 제3 전원(VINT)의 전압이 유기 발광 다이오드(OLED)의 애노드 전극으로 공급되면 유기 발광 다이오드(OLED)의 기생 커패시터가 방전된다. 유기 커패시터(Coled)가 방전되면 화소(PXL)의 블랙 표현 능력이 향상될 수 있다.
스토리지 커패시터(Cst)는 제1 전원(ELVDD)과 제2 노드(N2) 사이에 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응되는 전압을 저장할 수 있다.
여기서, 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)의 제1 전극은 소스 전극 및 드레인 전극 중 어느 하나로 설정되고, 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)의 제2 전극은 제1 전극과 다른 전극으로 설정될 수 있다. 예를 들어, 제1 전극이 소스 전극으로 설정되면 제2 전극은 드레인 전극으로 설정될 수 있다.
제2 화소(PXL2)는 동일한 화소 열(PRj)에서 제1 화소(PXL1)와 교번 배치될 수 있다. 이러한 제2 화소(PXL2)는 제1 화소(PXL1)와 유사한 회로 구성을 가질 수 있다.
다만, 제2 화소(PXL2)의 경우 제1 화소(PXL1)와 비교하여 다음 수평 라인에 위치하므로, 제k 주사선(Sk), 제k+1 주사선(Sk+1), 및 제k+1 발광 제어선(Ek+1)과 연결될 수 있다.
이 경우, 제2 트랜지스터(T2)의 게이트 전극과 제3 트랜지스터(T3)의 게이트 전극은 제k+1 주사선(Sk+1)에 연결되고, 제4 트랜지스터(T4)의 게이트 전극과 제7 트랜지스터(T7)의 게이트 전극은 제k 주사선(Sk)에 연결되며, 제5 트랜지스터(T5)의 게이트 전극과 제6 트랜지스터(T6)의 게이트 전극은 제k+1 발광 제어선(Ek+1)에 연결될 수 있다.
또한, 제2 화소(PXL2)는 j번째 제2 서브 데이터 라인(Djb)과 연결될 수 있다. 여기서, 제2 화소(PXL2)의 제2 트랜지스터(T2)는 j번째 제2 서브 데이터 라인(Djb)과 제1 노드(N1) 사이에 연결될 수 있다.
제3 화소(PXL3)는 제1 화소(PXL1)와 유사한 회로 구성을 가질 수 있고, 제1 화소(PXL1)와 동일한 수평 라인에 배치될 수 있다. 따라서, 제3 화소(PXL3)는 제1 화소(PXL1)와 동일하게 제k-1 주사선(Sk-1), 제k 주사선(Sk), 및 제k 발광 제어선(Ek)과 연결될 수 있다. 다만, 제3 화소(PXL3)는 제1 화소(PXL1)와 상이한 화소 열(PRj+1)에 위치하므로, j+1번째 제2 서브 데이터 라인(Dj+1b)과 연결될 수 있다. 여기서, 제3 화소(PXL3)의 제2 트랜지스터(T2)는 j+1번째 제2 서브 데이터 라인(Dj+1b)과 제1 노드(N1) 사이에 연결될 수 있다.
제4 화소(PXL2)는 동일한 화소 열(PRj+1)에서 제3 화소(PXL3)와 교번 배치될 수 있다. 이러한 제4 화소(PXL4)는 제3 화소(PXL3)와 유사한 회로 구성을 가질 수 있다. 다만, 제4 화소(PXL4)의 경우 제3 화소(PXL3)와 비교하여 다음 수평 라인에 위치하므로, 제k 주사선(Sk), 제k+1 주사선(Sk+1), 및 제k+1 발광 제어선(Ek+1)과 연결될 수 있다. 여기서, 제4 화소(PXL2)의 제2 트랜지스터(T2)의 게이트 전극과 제4 화소(PXL2)의 제3 트랜지스터(T3)의 게이트 전극은 제k+1 주사선(Sk+1)에 연결되고, 제4 트랜지스터(T4)의 게이트 전극과 제7 트랜지스터(T7)의 게이트 전극은 제k 주사선(Sk)에 연결되며, 제5 트랜지스터(T5)의 게이트 전극과 제6 트랜지스터(T6)의 게이트 전극은 제k+1 발광 제어선(Ek+1)에 연결될 수 있다.
제4 화소(PXL4)는 j+1번째 제1 서브 데이터 라인(Dj+1a)과 연결될 수 있다. 여기서, 제4 화소(PXL2)의 제2 트랜지스터(T2)는 j+1번째 제1 서브 데이터 라인(Dj+1a)과 제1 노드(N1) 사이에 연결될 수 있다.
서로 인접한 두 개의 화소 열들, 예를 들면, 제j 화소 열 및 제j+1 화소 열에 연결된 4 개의 서브 데이터 라인들(Dja, Djb, Dj+1a, Dj+1b) 중 서로 인접하는 두 개의 서브 데이터 라인들(Djb, Dj+1a)은 서로 동일한 화소 행에 위치한 화소들에 연결될 수 있다. 또한, 서로 인접한 두 개의 화소 열들에 연결된 4 개의 서브 데이터 라인들(Dja, Djb, Dj+1a, Dj+1b) 중 서로 가장 멀리 위치한 두 개의 서브 데이터 라인들은 동일한 화소 행에 연결될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 제k 화소 행, 제k+1 화소 행, 제j 화소 열, 제j+1 화소 열, 제j+2 화소 열 및 제j+3 화소 열의 교차 영역에 배치된 화소들을 도시한 평면도이며, 도 5는 도 4에 도시된 제k 화소 행 및 제j 화소 열의 교차 영역에 배치된 화소를 도시한 평면도이며, 도 6은 도 5의 I-I' 라인에 따른 단면도이며, 도 7은 도 5의 II-II' 라인에 따른 단면도이며, 도 8은 도 4의 III-III' 라인에 따른 단면도이며, 도 9는 도 4의 IV-IV' 라인에 따른 단면도이다.
도 1 내지 도 9를 참조하면, 표시 장치는 기판(SUB), 및 기판(SUB) 상에 제공된 화소들(PXL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다.
또한, 기판(SUB)은 가요성(flexible) 기판일 수도 있다. 여기서, 기판(SUB)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다.
화소들(PXL)은 제1 방향(DR1)으로 연장된 복수의 화소 행들, 및 화소 행들에 교차하는 제2 방향(DR2)으로 연장된 복수의 화소 열들을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 즉, 화소 행들은 제1 방향(DR1)으로 배열된 화소들(PXL)을 포함하며, 화소 열들은 제2 방향(DR2)으로 배열된 화소들(PXL)을 포함할 수 있다.
화소들(PXL)은 제1 화소(PXL1), 제2 화소(PXL2), 제3 화소(PXL3) 및 제4 화소(PXL4)를 포함할 수 있다. 제1 화소(PXL1)는 제k 화소 행 및 제j 화소 열의 교차 영역에 배치된 화소이며, 제2 화소(PXL2)는 제k+1 화소 행 및 제j 화소 열의 교차 영역에 배치된 화소이며, 제3 화소(PXL3)는 제k 화소 행 및 제j+1 화소 열의 교차 영역에 배치된 화소이며, 제4 화소(PXL4)는 제k+1 화소 행 및 제j+1 화소 열의 교차 영역에 배치된 화소일 수 있다.
화소들(PXL)은 스캔 라인들(Sk-1, Sk, Sk+1), 데이터 라인들(Dja, Djb, Dj+1a, Dj+1b, Dj+2a, Dj+2b, Dj+3a, Dj+3b), 발광 제어 라인들(Ek, Ek1), 전원 라인(PL), 및 초기화 전원 라인(IPL)에 연결될 수 있다.
스캔 라인들(Sk-1, Sk, Sk+1)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인들(Sk-1, Sk, Sk+1)은 제2 방향(DR2)을 따라 순차적으로 배열된 제k-1 스캔 라인(Sk-1), 제k 스캔 라인(Sk) 및 제k+1 스캔 라인(Sk+1)을 포함할 수 있다. 스캔 라인들(Sk-1, Sk, Sk+1)은 스캔 신호를 인가받을 수 있다. 예를 들면, 제k-1 스캔 라인(Sk-1)은 제k-1 스캔 신호를 인가받을 수 있다. 제k-1 스캔 라인(Sk-1)은 제k-1 스캔 신호에 의해 제k 화소 행의 화소들(PXL)을 초기화시킬 수 있다. 제k 스캔 라인(Sk)은 제k 스캔 신호를 인가받을 수 있다. 제k+1 스캔 라인(Sk+1)은 제ki+1 스캔 신호를 인가받을 수 있다.
데이터 라인들(Dja, Djb, Dj+1a, Dj+1b, Dj+2a, Dj+2b, Dj+3a, Dj+3b)은 제2 방향(DR2)으로 연장될 수 있다. 데이터 라인들(Dja, Djb, Dj+1a, Dj+1b, Dj+2a, Dj+2b, Dj+3a, Dj+3b)은 제1 방향(DR1)을 따라 순차적으로 배열된 제j 데이터 라인들(Dja, Djb), 제j+1 데이터 라인들(Dj+1a, Dj+1b), 제j+2 데이터 라인들(Dj+2a, Dj+2b), 및 제j+3 데이터 라인들(Dj+3a, Dj+3b)을 포함할 수 있다.
제j 데이터 라인(Dja, Djb), 제j+1 데이터 라인(Dj+1a, Dj+1b), 제j+2 데이터 라인들(Dj+2a, Dj+2b), 및 제j+3 데이터 라인들(Dj+3a, Dj+3b) 각각은 제1 서브 데이터 라인(Dja, Dj+1a, Dj+2a, Dj+3a)과 제2 서브 제j 데이터 라인(Djb, Dj+1b, Dj+2b, Dj+3b)을 포함할 수 있다. 제1 서브 데이터 라인(Dja, Dj+1a, Dj+2a, Dj+3a)과 제2 서브 제j 데이터 라인(Djb, Dj+1b, Dj+2b, Dj+3b)은 화소 열의 양측에 제공될 수 있다. 예를 들면, 제1 서브 데이터 라인(Dja, Dj+1a, Dj+2a, Dj+3a)은 화소 열의 일측에 제공되고, 제2 서브 제j 데이터 라인(Djb, Dj+1b, Dj+2b, Dj+3b)은 화소 열의 타측에 제공될 수 있다.
발광 제어 라인들(Ek, Ek+1)은 제1 방향(DR1)으로 연장될 수 있다. 제k 발광 제어 라인(Ek)은 제k 스캔 라인들(Sk) 사이에서 제k 스캔 라인들(Sk)과 이격되도록 배치될 수 있다. 제k+1 발광 제어 라인(Ek+1)은 제k+1 스캔 라인들(Sk+1) 사이에서 제k+1 스캔 라인들(Sk+1)과 이격되도록 배치된다. 발광 제어 라인들(Ek, Ek+1)은 발광 제어 신호를 인가받을 수 있다.
전원 라인(PL)은 데이터 라인들(Dja, Djb, Dj+1a, Dj+1b, Dj+2a, Dj+2b, Dj+3a, Dj+3b)과 이격되도록 제공될 수 있다. 예를 들면, 전원 라인(PL)은 제1 서브 데이터 라인(Dja, Dj+1a, Dj+2a, Dj+3a)과 제2 서브 제j 데이터 라인(Djb, Dj+1b, Dj+2b, Dj+3b) 사이에 제공될 수 있다. 전원 라인(PL1, PL2)은 제1 전원(ELVDD) 및 제2 전원(ELVSS) 중 하나, 예를 들면, 제1 전원(ELVDD)을 인가받을 수 있다.
초기화 전원 라인(IPL)은 제1 방향(DR1)을 따라 연장될 수 있다. 초기화 전원 라인(IPL)은 제k 화소 행의 화소들(PXL)과 제k+1 행 화소들(PXL) 사이에 제공될 수 있다. 초기화 전원 라인(IPL)은 초기화 전원(VINT)을 인가받을 수 있다.
하기에서는 제k 화소 행 및 제j 화소 열에 배치된 제1 화소(PXL)를 상세히 설명한다.
제1 화소(PXL1)는 제k-1 스캔 라인(Sk-1), 제k 스캔 라인(Sk), 제j 데이터 라인(Dja, Djb) 중 제1 서브 데이타 라인(Dja), 제k 발광 제어 라인(Ek), 전원 라인(PL), 및 초기화 전원 라인(IPL)에 연결될 수 있다.
제1 화소(PXL1)는 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 스토리지 캐패시터(Cst), 표시 소자(OLED)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 연결 라인(CNL)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3) 및 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)과 연결될 수 있다. 연결 라인(CNL)은 제1 게이트 전극(GE1)과, 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4) 사이를 연결할 수 있다. 연결 라인(CNL)의 일단은 제1 콘택 홀(CH1)을 통해 제1 게이트 전극(GE1)과 연결되고 연결 라인(CNL)의 타단은 제2 콘택 홀(CH2)을 통해 제3 드레인 전극(DE3)과 제4 드레인 전극(DE4)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 액티브 패턴(ACT1)과 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
제1 액티브 패턴(ACT1)은 소정 방향으로 연장된 바(bar) 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 제1 액티브 패턴(ACT1)은 평면 상에서 볼 때 제1 게이트 전극(GE1)과 중첩할 수 있다. 제1 액티브 패턴(ACT1)이 길게 형성됨으로써 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이에 따라, 제1 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어지게 된다. 이에 따라 이후 표시 소자(OLED)에서 방출되는 빛의 계조를 세밀하게 제어할 수 있다.
제1 소스 전극(SE1)은 제1 액티브 패턴(ACT1)의 일단에 연결될 수 있다. 제1 소스 전극(SE1)은 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결될 수 있다. 제1 드레인 전극(DE1)은 제1 액티브 패턴(ACT1)의 타단에 연결될 수 있다. 제1 드레인 전극(DE1)은 제3 트랜지스터(T3)의 제3 소스 전극(SE3)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함될 수 있다.
제2 게이트 전극(GE2)은 제k 스캔 라인(Sk)에 연결될 수 있다. 제2 게이트 전극(GE2)은 제k 스캔 라인(Sk)의 일부로 제공되거나 제k 스캔 라인(Sk)으로부터 돌출된 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제2 액티브 패턴(ACT2)은 제2 게이트 전극(GE2)과 중첩된 부분에 해당한다. 제2 소스 전극(SE2)의 일단은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 제2 소스 전극(SE2)의 타단은 제6 콘택 홀(CH6)을 통해 데이터 라인(Dja)에 연결될 수 있다. 제2 드레인 전극(DE2)의 일단은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 제2 드레인 전극(DE2)의 타단은 제1 트랜지스터(T1)의 제1 소스 전극(SE1)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)에 연결될 수 있다.
제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다. 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있다. 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 하기에서는, 제3a 게이트 전극(GE3a)과 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3), 제3a 액티브 패턴(ACT3a)과 제3b 액티브 패턴(ACT3b)을 제3 액티브 패턴(ACT3), 제3a 소스 전극(SE3a)과 제3b 소스 전극(SE3b)을 제3 소스 전극(SE3), 그리고 제3a 드레인 전극(DE3a)과 제3b 드레인 전극(DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.
제3 게이트 전극(GE3)은 제k 스캔 라인(Sk)에 연결될 수 있다. 제3 게이트 전극(GE3)은 제k 스캔 라인(Sk)의 일부로 제공되거나 제k 스캔 라인(Sk)으로부터 돌출된 형상으로 제공된다. 예를 들면, 제3a 게이트 전극(GE3a)은 제k 스캔 라인(Sk)의 일부로 제공되며, 제3b 게이트 전극(GE3b)은 제k 스캔 라인(Sk)로부터 돌출된 형상으로 제공될 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제3 액티브 패턴(ACT3)은 제3 게이트 전극(GE3)과 중첩된 부분에 해당한다. 제3 소스 전극(SE3)의 일단은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 제3 소스 전극(SE3)의 타단은 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다. 제3 드레인 전극(DE3)의 일단은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 제3 드레인 전극(DE3)의 타단은 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)에 연결될 수 있다. 또한, 제3 드레인 전극(DE3)은 연결 라인(CNL), 제2 콘택 홀(CH2) 및 제1 콘택 홀(CH1)을 통하여 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결될 수 있다.
제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제4 트랜지스터(T4)는 제4a 트랜지스터와 제4b 트랜지스터를 포함할 수 있다. 제4a 트랜지스터(T4)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함하고, 제4b 트랜지스터는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다. 하기에서는, 제4a 게이트 전극(GE4a)과 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4), 제4a 액티브 패턴(ACT4a)과 제4b 액티브 패턴(ACT4b)을 제4 액티브 패턴(ACT4), 제4a 소스 전극(SE4a)과 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4), 그리고 제4a 드레인 전극(DE4a)과 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
제4 게이트 전극(GE4)은 제k-1 스캔 라인(Sk-1)에 연결될 수 있다. 제4 게이트 전극(GE4)은 제k-1 스캔 라인(Sk-1)의 일부로 제공되거나 제k-1 스캔 라인(Sk-1)으로부터 돌출된 형상으로 제공될 수 있다. 예를 들면, 제4a 게이트 전극(GE4a) 및 제4b 게이트 전극(GE4b)은 제k-1 스캔 라인(Sk-1)의 일부로 제공될 수 있다.
제4 액티브 패턴(ACT4), 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)은 불순물이 도핑된 반도체층으로 이루어지며, 제4 액티브 패턴(ACT4)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제4 액티브 패턴(ACT4)은 제4 게이트 전극(GE4)과 중첩된 부분에 해당한다.
제4 소스 전극(SE4)의 일단은 제4 액티브 패턴(ACT4)에 연결될 수 있다. 제4 소스 전극(SE4)의 타단은 초기화 전원 라인(IPL) 및 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)에 연결될 수 있다. 제4 소스 전극(SE4)과 초기화 전원 라인(IPL) 사이에는 제1 보조 연결 라인(AUX1)이 제공될 수 있다. 제1 보조 연결 라인(AUX1)의 일단은 제9 콘택 홀(CH9)을 통해 제4 소스 전극(SE4)과 연결될 수 있다. 제1 보조 연결 라인(AUX1)의 타단은 제8 콘택 홀(CH8)을 통해 초기화 전원 라인(IPL)에 연결될 수 있다. 제4 드레인 전극(DE4)의 일단은 제4 액티브 패턴(ACT4)에 연결될 수 있다. 제4 드레인 전극(DE4)의 타단은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3)에 연결될 수 있다. 제4 드레인 전극(DE4)은 또한 연결 라인(CNL), 제2 콘택 홀(CH2) 및 제1 콘택 홀(CH1)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결될 수 있다.
제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함할 수 있다.
제5 게이트 전극(GE5)은 제k 발광 제어 라인(Ek)에 연결될 수 있다. 제5 게이트 전극(GE5)은 제k 발광 제어 라인(Ek) 일부로 제공되거나 제k 발광 제어 라인(Ek)으로부터 돌출된 형상으로 제공될 수 있다. 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 예를 들면, 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)은 불순물이 도핑된 반도체층으로 이루어지며, 제5 액티브 패턴(ACT5)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제5 액티브 패턴(ACT5)은 제5 게이트 전극(GE5)과 중첩된 부분에 해당한다. 제5 소스 전극(SE5)의 일단은 제5 액티브 패턴(ACT5)에 연결될 수 있다. 제5 소스 전극(SE5)의 타단은 제5 콘택 홀(CH5)을 통해 전원 라인(PL)에 연결될 수 있다. 제5 드레인 전극(DE5)의 일단은 제5 액티브 패턴(ACT5)에 연결될 수 있다. 제5 드레인 전극(DE5)의 타단은 제1 트랜지스터(T1)의 제1 소스 전극(SE1) 및 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)에 연결될 수 있다.
제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함할 수 있다.
제6 게이트 전극(GE6)은 제k 발광 제어 라인(Ek)에 연결될 수 있다. 제6 게이트 전극(GE6)은 제k 발광 제어 라인(Ek) 일부로 제공되거나 제k 발광 제어 라인(Ek)으로부터 돌출된 형상으로 제공될 수 있다. 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6) 및 제6 드레인 전극(DE6)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 예를 들면, 제6 소스 전극(SE6) 및 제6 드레인 전극(DE6)은 불순물이 도핑된 반도체층으로 이루어지며, 제6 액티브 패턴(ACT6)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제6 액티브 패턴(ACT6)은 제6 게이트 전극(GE6)과 중첩된 부분에 해당한다. 제6 소스 전극(SE6)의 일단은 제6 액티브 패턴(ACT6)에 연결될 수 있다. 제6 소스 전극(SE6)의 타단은 제1 트랜지스터(T1)의 제1 드레인 전극(DE1) 및 제3 트랜지스터(T3)의 제3 소스 전극(SE3)에 연결될 수 있다. 제6 드레인 전극(DE6)의 일단은 제6 액티브 패턴(ACT6)에 연결될 수 있다. 제6 드레인 전극(DE6)의 타단은 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결될 수 있다.
제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함할 수 있다.
제7 게이트 전극(GE7)은 제k-1 스캔 라인(Sk)에 연결될 수 있다. 제7 게이트 전극(GE7)은 제k-1 스캔 라인(Sk-1)의 일부로 제공되거나 제k-1 스캔 라인(Sk-1)으로부터 돌출된 형상으로 제공될 수 있다. 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7) 및 제7 드레인 전극(DE7)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제7 소스 전극(SE7) 및 제7 드레인 전극(DE7)은 불순물이 도핑된 반도체층으로 이루어지며, 제7 액티브 패턴(ACT7)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제7 액티브 패턴(ACT7)은 제7 게이트 전극(GE7)과 중첩된 부분에 해당한다. 제7 소스 전극(SE7)의 일단은 제7 액티브 패턴(ACT7)에 연결될 수 있다. 제7 소스 전극(SE7)의 타단은 제k-1 화소 행 화소의 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결될 수 있다. 제7 드레인 전극(DE7)의 일단은 제7 액티브 패턴(ACT7)에 연결될 수 있다. 제7 드레인 전극(DE7)의 타단은 초기화 전원 라인(IPL)에 연결될 수 있다. 또한, 제7 드레인 전극(DE7)은 제4 트랜지스터(T4)의 제4 소스 전극(SE4)에 연결될 수 있다. 제7 드레인 전극(DE7)과 제4 트랜지스터(T4)의 제4 소스 전극(SE4)은 제1 보조 연결 라인(AUX1), 제8 콘택 홀(CH8), 및 제9 콘택 홀(CH9)을 통해 연결될 수 있다.
스토리지 캐패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다. 하부 전극(LE)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)으로 이루어질 수 있다.
상부 전극(UE)은 제1 게이트 전극(GE1)과 중첩하며, 평면 상에서 볼 때 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)과 하부 전극(LE)과의 중첩 면적을 넓힘으로써 스토리지 캐패시터(Cst)의 캐패시턴스가 증가될 수 있다. 상부 전극(UE)은 제1 방향(DR1)으로 연장될 수 있다. 본 발명의 일 실시예에 있어서, 상부 전극(UE)에는 제1 전원(ELVDD)과 동일한 레벨의 전압이 인가될 수 있다. 상부 전극(UE)은 제1 게이트 전극(GE1)과 연결 라인(CNL)이 접촉되는 제1 콘택 홀(CH1)이 형성되는 영역의 일부가 제거되어 오픈될 수 있다.
표시 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 제1 전극(AD)과 제2 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
제1 전극(AD)은 제1 화소(PXL1)의 발광 영역에 대응하여 제공될 수 있다. 제1 화소(PXL1)의 발광 영역은 제1 전극(AD)에 중첩될 수 있다. 제1 화소(PXL1)의 발광 영역의 면적은 제1 전극(AD)의 면적보다 작을 수 있다. 제1 전극(AD)은 제7 콘택 홀(CH7), 제10 콘택 홀(CH10) 및 제12 콘택 홀(CH12)을 통해 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결될 수 있다. 제7 콘택 홀(CH7)과 제10 콘택 홀(CH10) 사이에는 제1 브릿지 패턴(BRP1)이 제공될 수 있다. 제10 콘택 홀(CH10)과 제12 콘택 홀(CH12) 사이에는 제2 브릿지 패턴(BRP2)이 제공될 수 있다. 제1 브릿지 패턴(BRP1)과 제2 브릿지 패턴(BRP2)은 제6 드레인 전극(DE6) 및 제1 전극(AD)을 연결할 수 있다.
제k+1 화소 행 및 제j 화소 열의 제2 화소(PXL2), 제k 화소 행 및 제j+1 화소 열의 제3 화소(PXL3) 및 제k+1 화소 행 및 제j+1 화소 열의 제4 화소(PXL4)는 연결되는 데이터 라인, 스캔 라인 및 발광 제어 라인이 제1 화소(PXL1)와 다를 뿐, 전체적으로 제1 화소(PXL1)와 유사한 구조를 가질 수 있다.
제2 화소(PXL2)는 제k 스캔 라인(Sk), 제k+1 스캔 라인(Sk+1), 제j 데이터 라인(Dja, Djb) 중 제2 서브 데이타 라인(Djb), 제k+1 발광 제어 라인(Ek), 전원 라인(PL), 및 초기화 전원 라인(IPL)에 연결될 수 있다.
제3 화소(PXL3)는 제k-1 스캔 라인(Sk-1), 제k 스캔 라인(Sk), 제j+1 데이터 라인(Dj+1a, Dj+1b) 중 제2 서브 데이타 라인(Dj+1b), 제k 발광 제어 라인(Ek), 전원 라인(PL), 및 초기화 전원 라인(IPL)에 연결될 수 있다.
제4 화소(PXL4)는 제k 스캔 라인(Sk), 제k+1 스캔 라인(Sk+1), 제j+1 데이터 라인(Dj+1a, Dj+1b) 중 제1 서브 데이타 라인(Dj+1a), 제k+1 발광 제어 라인(Ek), 전원 라인(PL), 및 초기화 전원 라인(IPL)에 연결될 수 있다.
또한, 제2 화소(PXL2) 및 제4 화소(PXL4)는 제2 소스 전극(SE2)과 데이터 라인(Djb, Dj+1a)을 연결하기 위한 제2 보조 연결 라인(AUX2)을 더 포함할 수 있다. 제2 보조 연결 라인(AUX2)의 일단은 제6 콘택 홀(CH6)을 통하여 제2 소스 전극(SE2)에 연결되고, 제2 보조 연결 라인(AUX2)의 타단은 제4 콘택 홀(CH4)을 통하여 데이터 라인(Djb, Dj+1a)에 연결될 수 있다.
하기에서는, 도 4 내지 도 9을 참조하여, 본 발명의 일 실시예에 따른 제1 화소(PXL1)의 구조에 대해 적층 순서에 따라 설명한다.
기판(SUB) 상에 반도체 패턴이 제공될 수 있다. 반도체 패턴은 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7), 제1 소스 전극(SE1) 내지 제7 소스 전극(SE7), 및 제1 드레인 전극(DE1) 내지 제7 드레인 전극(DE7)을 포함할 수 있다. 반도체 패턴은 반도체 물질을 포함할 수 있다.
기판(SUB)과 반도체 패턴 사이에는 버퍼층(미도시)이 제공될 수 있다.
버퍼층은 기판(SUB)에서 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)으로 불순물이 확산되는 것을 방지할 수 있다. 버퍼층은 단일층으로 제공될 수 있으나, 적어도 두 층 이상의 다중층으로 제공될 수도 있다. 버퍼층은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다. 유기 절연막은 광을 투과시킬 수 있는 유기 절연 물질을 포함할 수 있다. 무기 절연막은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 버퍼층이 다중층으로 제공되는 경우, 각 층은 동일한 물질을 포함하거나, 또는 서로 다른 물질을 포함할 수도 있다. 예를 들면, 무기 절연막은 실리콘 산화물을 포함하는 제1 막, 및 제1 막 상에 배치되고 실리콘 질화물을 포함하는 제2 막을 구비할 수 있다.
반도체 패턴이 형성된 기판(SUB) 상에는 게이트 절연막(GI)이 제공될 수 있다.
게이트 절연막(GI)은 유기 절연막 및 무기 절연막 중 적어도 하나를 포함할 수 있다. 유기 절연막은 광을 투과시킬 수 있는 유기 절연 물질을 포함할 수 있다. 예를 들면, 유기 절연막은 포토레지스트, 폴리아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(Benzocyclobutenes resin) 중 적어도 하나를 포함할 수 있다. 무기 절연막은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
게이트 절연막(GI) 상에는 제k-1 스캔 라인(Sk-1), 제k 스캔 라인(Sk), 제k 발광 제어 라인(Ek), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)이 제공될 수 있다. 제1 게이트 전극(GE1)은 스토리지 캐패시터(Cst)의 하부 전극(LE)이 될 수 있다. 제2 게이트 전극(GE2)과 제3 게이트 전극(GE3)은 제k 스캔 라인(Sk)과 일체로 형성될 수 있다. 제4 게이트 전극(GE4) 및 제7 게이트 전극(GE7)은 제k-1 스캔 라인(Sk-1)과 일체로 형성될 수 있다. 제5 게이트 전극(GE5)과 제6 게이트 전극(GE6)은 제k 발광 제어 라인(Ek)과 일체로 형성될 수 있다.
제k 스캔 라인(Sk-1), 제k 스캔 라인(Sk), 제k 발광 제어 라인(Ek), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)은 금속 물질을 포함할 수 있다. 예를 들면, 제k-1 스캔 라인(Sk-1), 제k 스캔 라인(Sk), 제k 발광 제어 라인(Ek), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 제k-1 스캔 라인(Sk-1), 제k 스캔 라인(Sk), 제k 발광 제어 라인(Ek), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 제k-1 스캔 라인(Sk-1), 제k 스캔 라인(Sk), 제k 발광 제어 라인(Ek), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함하는 2 이상의 막이 적층된 다중막으로 형성될 수도 있다.
제k-1 스캔 라인(Sk-1) 등이 형성된 기판(SUB) 상에는 제1 층간 절연막(IL1)이 제공될 수 있다. 제1 층간 절연막(IL1)은 폴리실록산, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(IL1) 상에는 스토리지 캐패시터(Cst)의 상부 전극(UE) 및 초기화 전원 라인(IPL)이 제공될 수 있다. 상부 전극(UE)은 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)은 제1 층간 절연막(IL1)을 사이에 두고 하부 전극(LE)과 함께 스토리지 캐패시터(Cst)를 구성할 수 있다. 상부 전극(UE) 및 초기화 전원 라인(IPL)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함하는 단일막 또는 다중막으로 형성될 수 있다.
상부 전극(UE) 및 초기화 전원 라인(IPL)이 배치된 기판(SUB) 상에는 제2 층간 절연막(IL2)이 제공될 수 있다.
제2 층간 절연막(IL2)은 무기 절연막 및 유기 절연막 중 적어도 하나를 포함할 수 있다. 예를 들면, 제2 층간 절연막(IL2)은 적어도 하나의 무기 절연막을 포함할 수 있다. 무기 절연막은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 또한, 제2 층간 절연막(IL2)은 적어도 하나의 유기 절연막을 포함할 수도 있다. 유기 절연막은 포토레지스트, 폴리아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(Benzocyclobutenes resin) 중 적어도 하나를 포함할 수 있다. 또한, 제2 층간 절연막(IL2)은 적어도 하나의 무기 절연막과 적어도 하나의 유기 절연막을 포함하는 다중막 구조를 가질 수도 있다.
제2 층간 절연막(IL2) 상에는 제1 도전 패턴들이 제공될 수 있다. 제1 도전 패턴들은 제j 데이터 라인(Dja, Djb) 중 제1 서브 데이타 라인(Dja), 연결 라인(CNL), 제1 보조 연결 라인(AUX1), 제1 브릿지 패턴(BRP1), 및 전원 라인(PL)의 제1 도전층을 포함할 수 있다.
제1 서브 데이타 라인(Dja)은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제6 콘택 홀(CH6)을 통해 제2 소스 전극(SE2)에 연결될 수 있다.
연결 라인(CNL)의 일단은 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제1 콘택 홀(CH1)을 통해 제1 게이트 전극(GE1)에 연결될 수 있다. 또한, 연결 라인(CNL)의 타단은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제2 콘택 홀(CH2)을 통해 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4)에 연결될 수 있다.
제1 보조 연결 라인(AUX1)은 제2 층간 절연막(IL2)을 관통하는 제8 콘택 홀(CH8)을 통해 초기화 전원 라인(IPL)에 연결될 수 있다. 또한, 보조 연결 라인(AUX)은 게이트 절연막(GI), 제1 층간 절연막(IL1), 및 제2 층간 절연막(IL2)을 관통하는 제9 콘택 홀(CH9)을 통해 제4 소스 전극(SE4) 및 제7 드레인 전극(DE7)에 연결될 수 있다.
제1 브릿지 패턴(BRP1)은 제6 드레인 전극(DE6)과 제1 전극(AD) 사이에서 제6 드레인 전극(DE6)과 제1 전극(AD)을 연결하는 매개체로 제공되는 패턴일 수 있다. 제1 브릿지 패턴(BRP1)은 게이트 절연막(GI), 제1 층간 절연막(IL1), 및 제2 층간 절연막(IL2)을 관통하는 제7 콘택 홀(CH7)을 통해 제6 드레인 전극(DE6)에 연결될 수 있다.
제1 도전층은 제1 전원 공급 라인(PL1)을 포함할 수 있다. 제1 전원 공급 라인(PL1)은 일 방향으로 연장되고, 그 일부가 절곡된 형상을 가질 수 있다. 제1 전원 공급 라인(PL1)은 게이트 절연막(GI), 제1 층간 절연막(IL1), 및 제2 층간 절연막(IL2)을 관통하는 제5 콘택 홀(CH5)을 통하여 제5 소스 전극(SE5)에 연결될 수 있다. 또한, 제1 전원 공급 라인(PL1)은 제2 층간 절연막(IL2)을 관통하는 제3 콘택 홀(CH3)을 통하여 상부 전극(UE)에 연결될 수 있다.
제1 도전 패턴들이 제공된 기판(SUB)에는 제3 층간 절연막(IL3)이 제공될 수 있다. 제3 층간 절연막(IL3)은 제1 도전 패턴들이 제공된 기판(SUB)에 제공되는 제1 절연막(IL31)과, 제1 절연막(IL31) 상에 제공되는 제2 절연막(IL32)을 포함할 수 있다. 제1 절연막(IL31)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 제1 절연막(IL31)은 폴리실록산, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제2 절연막(IL32)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 제2 절연막(IL32)은 포토레지스트, 폴리아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(Benzocyclobutenes resin) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(IL3) 상에는 제2 도전 패턴들이 제공될 수 있다. 제2 도전 패턴들은 제j 데이터 라인(Dja, Djb) 중 제2 서브 데이타 라인(Djb), 전원 라인(PL)의 제2 도전층 및 제2 브릿지 패턴(BRP2)을 포함할 수 있다. 제2 브릿지 패턴(BRP2)은 제1 절연막(IL31) 및 제2 절연막(IL32)을 관통하는 제10 콘택 홀(CH10)을 통하여 제1 브릿지 패턴(BRP1)에 연결될 수 있다.
제2 도전층은 제2 전원 공급 라인(PL2)을 포함할 수 있다. 제2 전원 공급 라인(PL2)은 제1 전원 공급 라인(PL1)과 적어도 일부가 중첩할 수 있다. 제2 전원 공급 라인(PL2)은 제1 절연막(IL31) 및 제2 절연막(IL32)을 관통하는 제11 콘택 홀(CH11)을 통해 제1 전원 공급 라인(PL1)에 연결될 수 있다. 따라서, 전원 라인(PL)은 제1 전원 공급 라인(PL1) 및 제2 전원 공급 라인(PL2)을 포함할 수 있다. 또한, 전원 라인(PL)은 제1 전원 공급 라인(PL1) 및 제2 전원 공급 라인(PL2)이 전기적으로 연결되므로, 전원 라인(PL)을 통해 공급되는 전원, 예를 들면, 제1 전원(ELVDD)의 전압 강하를 방지할 수 있다.
제2 도전 패턴들이 제공된 제3 층간 절연막(IL3) 상에는 제4 층간 절연막(IL4)이 제공될 수 있다.
제4 층간 절연막(IL4)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 제4 층간 절연막(IL4)은 포토레지스트, 폴리아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(Benzocyclobutenes resin) 중 적어도 하나를 포함할 수 있다.
제4 층간 절연막(IL4) 상에는 표시 소자(OLED)가 제공될 수 있다. 표시 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 제1 전극(AD)과 제2 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
제1 전극(AD)은 제4 층간 절연막(IL4) 상에 제공될 수 있다. 제1 전극(AD)은 제4 층간 절연막(IL4)을 관통하는 제12 콘택 홀(CH12)을 통해 제2 브릿지 패턴(BRP2)에 연결될 수 있다. 따라서, 제1 전극(AD)는 제1 브릿지 패턴(BRP1)에 전기적으로 연결될 수 있다. 제1 브릿지 패턴(BRP1)은 제7 콘택 홀(CH7)을 통해 제6 드레인 전극(DE6)에 연결되므로, 제1 전극(AD)은 최종적으로 제6 드레인 전극(DE6)에 전기적으로 연결될 수 있다.
제1 전극(AD) 등이 형성된 기판(SUB) 상에는 각 화소(PXL)에 대응하도록 발광 영역을 구획하는 화소 정의막(PDL)이 제공될 수 있다. 화소 정의막(PDL)은 제1 전극(AD)의 상면을 노출하며 화소(PXL)의 둘레를 따라 기판(SUB)으로부터 돌출될 수 있다.
화소 정의막(PDL)에 의해 둘러싸인 발광 영역에는 발광층(EML)이 제공되며, 발광층(EML) 상에는 제2 전극(CD)이 제공될 수 있다. 제2 전극(CD) 상에는 제2 전극(CD)을 커버하는 봉지막(SLM)이 제공될 수 있다.
제1 전극(AD) 및 제2 전극(CD) 중 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 예를 들면, 제1 전극(AD)는 애노드 전극일 수 있으며, 제2 전극(CD)는 캐소드 전극일 수 있다.
또한, 제1 전극(AD) 및 제2 전극(CD) 중 적어도 하나는 투과형 전극일 수 있다. 예를 들면, 표시 소자(OLED)가 배면 발광형 유기 발광 소자인 경우, 제1 전극(AD)이 투과형 전극이며, 제2 전극(CD)이 반사형 전극일 수 있다. 표시 소자(OLED)가 전면 발광형 유기 발광 소자인 경우, 제1 전극(AD)이 반사형 전극이며, 제2 전극(CD)이 투과형 전극일 수 있다. 표시 소자(OLED)가 양면 발광형 유기 발광 소자인 경우, 제1 전극(AD) 및 제2 전극(CD) 모두 투과형 전극일 수 있다. 본 실시예에서는 표시 소자(OLED)이 전면 발광형 유기 발광 소자이며, 제1 전극(AD)이 애노드 전극인 경우를 예로서 설명한다.
제1 전극(AD)은 광을 반사시킬 수 있는 반사막(미도시), 및 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 투명 도전막 및 반사막 중 적어도 하나는 제6 드레인 전극(DE6)에 전기적으로 연결될 수 있다.
반사막은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 반사막은 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
투명 도전막은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 적어도 하나의 투명 도전성 산화물을 포함할 수 있다.
화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 화소 정의막(PDL)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다.
발광층(EML)은 제1 전극(AD)의 노출된 표면 상에 배치될 수 있다. 발광층(EML)은 적어도 광 생성층(light generation layer, LGL)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 광 생성층, 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다. 또한, 발광층(EML) 중 정공 주입층, 정공 수송층, 정공 억제층, 전자 수송층, 및 전자 주입층은 서로 인접하는 제1 화소들(PXL1) 내지 제4 화소(PXL4)에 공통으로 배치되는 공통층일 수 있다.
제2 전극(CD)은 반투과 반사막일 수 있다. 예를 들면, 제2 전극(CD)은 발광층(EML)에서 출사된 광을 투과시킬 수 있을 정도의 두께를 가지는 박형 금속층일 수 있다. 제2 전극(CD)은 발광층(EML)에서 출사된 광의 일부는 투과시키고, 발광층(EML)에서 출사된 광의 나머지는 반사시킬 수 있다.
제2 전극(CD)은 투명 도전막에 비하여 일함수가 낮은 물질을 포함할 수 있다. 예를 들면, 제2 전극(CD)은 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
발광층(EML)에서 출사된 광 중 일부는 제2 전극(CD)을 투과하지 못하고, 제2 전극(CD)에서 반사된 광은 반사막에서 다시 반사될 수 있다. 즉, 반사막 및 제2 전극(CD) 사이에서, 발광층(EML)에서 출사된 광은 공진할 수 있다. 광의 공진에 의하여 표시 소자들(OLED)의 광 추출 효율은 향상될 수 있다.
반사막 및 제2 전극(CD) 사이의 거리는 발광층(EML)에서 출사된 광의 색상에 따라 상이할 수 있다. 즉, 발광층(EML)에서 출사된 광의 색상에 따라, 반사막 및 제2 전극(CD) 사이의 거리는 공진 거리에 부합되도록 조절될 수 있다.
봉지막(SLM)은 표시 소자(OLED)로 산소 및 수분이 침투하는 것을 방지할 수 있다. 봉지막(SLM)은 복수의 무기막(미도시) 및 복수의 유기막(미도시)을 포함할 수 있다. 예를 들면, 봉지막(SLM)은 무기막, 및 무기막 상에 배치된 유기막을 포함하는 복수의 단위 봉지층을 포함할 수 있다. 또한, 봉지막(SLM)의 최상부에는 무기막이 배치될 수 있다. 무기막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 지르코늄 산화물 및 주석 산화물 중 적어도 하나를 포함할 수 있다.
제2 화소(PXL2), 제3 화소(PXL3) 및 제4 화소(PXL4)는 연결되는 데이터 라인, 스캔 라인 및 발광 제어 라인이 제1 화소(PXL1)와 다를 뿐, 전체적으로 제1 화소(PXL1)와 유사한 적층 구조를 가질 수 있다.
제2 화소(PXL2)는 제j 데이터 라인(Dja, Djb) 중 제2 서브 데이타 라인(Djb), 제k+1 스캔 라인(Sk+1) 및 제k+1 발광 제어 라인(Ek+1) 에 연결될 수 있다. 제j 데이터 라인(Dja, Djb) 중 제2 서브 데이타 라인(Djb)은 제3 층간 절연막(IL3) 상에 제공될 수 있다. 제j 데이터 라인(Dja, Djb) 중 제2 서브 데이타 라인(Djb)과 제2 소스 전극(SE2) 사이에는 제2 보조 연결 라인(AUX2)이 제공될 수 있다. 제2 보조 연결 라인(AUX2)은 제2 층간 절연막(IL2) 상에 제공되고, 제1 보조 연결 라인(AUX1)과 동일한 물질을 포함할 수 있다. 제2 보조 연결 라인(AUX2)의 일단은 제6 콘택 홀(CH6)을 통하여 제2 소스 전극(SE2)에 연결되고, 제2 보조 연결 라인(AUX2)의 타단은 제4 콘택 홀(CH4)을 통하여 데이터 라인(Djb, Dj+1a)에 연결될 수 있다.
제3 화소(PLX3)는 제j 데이터 라인(Dja, Djb) 중 제1 서브 데이타 라인(Dja)과 동일층 상에 제공되는 제j+1 데이터 라인(Dj+1a, Dj+1b) 중 제2 서브 데이타 라인(Dj+1b), 제k 스캔 라인(Sk) 및 제k 발광 제어 라인(Ek)에 연결될 수 있다.
제4 화소(PXL4)는 제j+1 데이터 라인(Dj+1a, Dj+1b) 중 제1 서브 데이타 라인(Dj+1a), 제k+1 스캔 라인(Sk+1) 및 제k+1 발광 제어 라인(Ek+1) 에 연결될 수 있다. 제j+1 데이터 라인(Dj+1a, Dj+1b) 중 제1 서브 데이타 라인(Dj+1a)은 제3 층간 절연막(IL3) 상에 제공될 수 있다. 제j+1 데이터 라인(Dj+1a, Dj+1b) 중 제1 서브 데이타 라인(Dj+1a)과 제2 소스 전극(SE2) 사이에는 제2 보조 연결 라인(AUX2)이 제공될 수 있다. 제2 보조 연결 라인(AUX2)은 제2 층간 절연막(IL2) 상에 제공되고, 제1 보조 연결 라인(AUX1)과 동일한 물질을 포함할 수 있다. 제2 보조 연결 라인(AUX2)의 일단은 제6 콘택 홀(CH6)을 통하여 제2 소스 전극(SE2)에 연결되고, 제2 보조 연결 라인(AUX2)의 타단은 제4 콘택 홀(CH4)을 통하여 데이터 라인(Djb, Dj+1a)에 연결될 수 있다.
도 10는 도 4 내지 도 9에 도시된 액티브 패턴, 소스 전극 및 드레인 전극을 설명하기 위한 평면도이며, 도 11은 도 4 내지 도 9에 도시된 스캔 라인들, 발광 제어 라인들 및 스토리지 캐패시터의 하부 전극을 설명하기 위한 평면도이며, 도 12는 도 4 내지 도 9에 도시된 초기화 전원 라인 및 스토리지 캐패시터의 상부 전극을 설명하기 위한 평면도이며, 도 13은 도 4 내지 도 9에 도시된 데이터 라인들, 연결 라인, 보조 연결 라인, 전원 라인의 제1 도전층 및 제1 브릿지 패턴을 설명하기 위한 평면도이며, 도 14는 도 4 내지 도 9에 도시된 데이터 라인들, 전원 라인의 제2 도전층 및 제2 브릿지 패턴을 설명하기 위한 평면도이며, 도 15는 도 4 내지 도 9에 도시된 유기 발광 소자를 설명하기 위한 평면도이다. 도 10 내지 도 15에서는 설명의 편의를 위하여 제k 화소 행, 제k+1 화소 행, 제j 화소 열, 제j+1 화소 열, 제j+2 화소 열 및 제j+3 화소 열의 화소들의 구성 요소를 층별로 도시하였다.
도 2 내지 도 15를 참조하면, 기판(SUB) 상에 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7), 제1 소스 전극(SE1) 내지 제7 소스 전극(SE7), 및 제1 드레인 전극(DE1) 내지 제7 드레인 전극(DE7)이 제공될 수 있다. 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7), 제1 소스 전극(SE1) 내지 제7 소스 전극(SE7), 및 제1 드레인 전극(DE1) 내지 제7 드레인 전극(DE7)은 동일한 물질을 포함하고, 동일한 공정을 통해 형성될 수 있다. 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7), 제1 소스 전극(SE1) 내지 제7 소스 전극(SE7), 및 제1 드레인 전극(DE1) 내지 제7 드레인 전극(DE7)은 반도체 물질을 포함할 수 있다.
제1 액티브 패턴(ACT1)의 일단은 제1 소스 전극(SE1)과 연결되고, 타단은 제1 드레인 전극(DE1)과 연결될 수 있다. 제2 액티브 패턴(ACT2)의 일단은 제2 소스 전극(SE2)과 연결되고, 타단은 제2 드레인 전극(DE2)과 연결될 수 있다. 제3 액티브 패턴(ACT3)의 일단은 제3 소스 전극(SE3)과 연결되고, 타단은 제3 드레인 전극(DE3)과 연결될 수 있다. 제4 액티브 패턴(ACT4)의 일단은 제4 소스 전극(SE4)과 연결되고, 타단은 제4 드레인 전극(DE4)과 연결될 수 있다. 제5 액티브 패턴(ACT5)의 일단은 제5 소스 전극(SE5)과 연결되고, 타단은 제5 드레인 전극(DE5)과 연결될 수 있다. 제6 액티브 패턴(ACT6)의 일단은 제6 소스 전극(SE6)과 연결되고, 타단은 제6 드레인 전극(DE5)과 연결될 수 있다. 제7 액티브 패턴(ACT7)의 일단은 제7 소스 전극(SE7)과 연결되고, 타단은 제7 드레인 전극(DE7)과 연결될 수 있다.
제1 내지 제7 액티브 패턴(ACT1 내지 ACT7) 상의 게이트 절연막(GI) 상에는 게이트 절연막(GI) 상에는 제k-1 스캔 라인(Sk-1), 제k 스캔 라인(Sk), 제k+1 스캔 라인(Sk+1), 제k 발광 제어 라인(Ek), 제k+1 발광 제어 라인(Ek+1), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)이 제공될 수 있다. 제k-1 스캔 라인(Sk-1), 제k 스캔 라인(Sk), 제k+1 스캔 라인(Sk+1), 제k 발광 제어 라인(Ek), 제k+1 발광 제어 라인(Ek+1), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)은 동일한 물질을 포함하고, 동일한 공정을 통해 형성될 수 있다.
제k 화소 행에서, 게이트 절연막(GI) 상에는 제k-1 스캔 라인(Sk-1), 제k 스캔 라인(Sk), 제k 발광 제어 라인(Ek), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)이 제공될 수 있다. 제1 게이트 전극(GE1)은 스토리지 캐패시터(Cst)의 하부 전극(LE)이 될 수 있다. 제2 게이트 전극(GE2)과 제3 게이트 전극(GE3)은 제k 스캔 라인(Sk)과 일체로 형성될 수 있다. 제4 게이트 전극(GE4) 및 제7 게이트 전극(GE7)은 제k-1 스캔 라인(Sk-1)과 일체로 형성될 수 있다. 제5 게이트 전극(GE5)과 제6 게이트 전극(GE6)은 제k 발광 제어 라인(Ek)과 일체로 형성될 수 있다.
제k+1 화소 행에서, 게이트 절연막(GI) 상에는 제k 스캔 라인(Sk), 제k+1 스캔 라인(Sk+1), 제k+1 발광 제어 라인(Ek+1), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)이 제공될 수 있다. 제2 게이트 전극(GE2)과 제3 게이트 전극(GE3)은 제k+1 스캔 라인(Sk+1)과 일체로 형성될 수 있다. 제4 게이트 전극(GE4) 및 제7 게이트 전극(GE7)은 제k 스캔 라인(Sk)과 일체로 형성될 수 있다. 제5 게이트 전극(GE5)과 제6 게이트 전극(GE6)은 제k+1 발광 제어 라인(Ek+1)과 일체로 형성될 수 있다.
제k-1 스캔 라인(Sk-1), 제k 스캔 라인(Sk), 제k+1 스캔 라인(Sk+1), 제k 발광 제어 라인(Ek), 제k+1 발광 제어 라인(Ek+1), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7) 상의 제1 층간 절연막(IL1) 상에는 스토리지 캐패시터(Cst)의 상부 전극(UE) 및 초기화 전원 라인(IPL)이 제공될 수 있다. 초기화 전원 라인(IPL) 및 상부 전극(UE)은 동일한 물질을 포함하고, 동일한 공정을 통해 형성될 수 있다.
초기화 전원 라인(IPL) 및 상부 전극(UE) 상의 제2 층간 절연막(IL2) 상에는 제1 데이터 패턴, 연결 라인(CNL), 제1 보조 연결 라인(AUX1), 제2 보조 연결 라인(AUX1), 제1 브릿지 패턴(BRP1), 및 전원 라인(PL)의 제1 도전층이 제공될 수 있다. 제1 데이터 패턴, 제1 보조 연결 라인(AUX1), 제2 보조 연결 라인(AUX2), 제1 브릿지 패턴(BRP1), 및 전원 라인(PL)의 제1 도전층은 동일한 물질을 포함하고, 동일한 공정을 통해 형성될 수 있다.
제1 데이터 패턴은 복수의 데이터 라인들(Dja, Dj+1b, Dj+2a, Dj+3b)을 포함할 수 있다. 제k 화소 행에서, 데이터 라인들(Dja, Dj+1b, Dj+2a, Dj+3b)은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제6 콘택 홀(CH6)을 통해 제2 소스 전극(SE2)에 연결될 수 있다. 또한, 제2 층간 절연막(IL2) 상에 제공되는 데이터 라인들(Dja, Dj+1b, Dj+2a, Dj+3b)은 서로 인접하는 화소 열들 사이에 배치될 수 있다.
제1 도전층은 복수의 제1 전원 공급 라인들(PL1)을 포함할 수 있다. 제1 전원 공급 라인들(PL1)은 데이터 라인들(Dja, Dj+1b, Dj+2a, Dj+3b) 및 스캔 라인들(Sk-1, Sk, Sk+1) 중 적어도 하나, 예를 들면, 데이터 라인들(Dja, Dj+1b, Dj+2a, Dj+3b)에 평행하게 연장될 수 있다. 제1 전원 공급 라인들(PL1)은 제2 층간 절연막(IL2)을 관통하는 제3 콘택 홀(CH3)을 통해 상부 전극(UE)에 연결될 수 있다. 또한, 제1 전원 공급 라인들(PL1)은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제5 콘택 홀(CH5)을 통해 제5 소스 전극(SE5)에 연결될 수 있다.
서로 인접하는 제1 전원 공급 라인들(PL1), 예를 들면, 서로 인접하는 화소 열들의 제1 전원 공급 라인들(PL1)은 제1 전원 연결 라인들(PLM1)을 통하여 연결될 수 있다. 제1 전원 연결 라인들(PLM1)은 제3 절연층(IL3) 상에 제공되는 데이터 라인들(Djb, Dj+1a, Dj+2b, Dj+3a)과 교차할 수 있다. 따라서, 서로 인접하는 제1 전원 공급 라인들(PL1)은 제1 전원 연결 라인들(PLM1)에 의하여 전기적으로 연결될 수 있다. 제1 전원 연결 라인들(PLM1)은 제1 전원 공급 라인들(PL1)과 동일한 층 상에 제공될 수 있다. 여기서, "동일한 층 상에 제공된다"함은 동일한 물질을 포함하고, 동일한 공정에서 형성됨을 의미할 수 있다. 예를 들면, 제1 전원 연결 라인들(PLM1)은 제1 전원 공급 라인들(PL1)과 같이, 제2 층간 절연막(IL2) 상에 제공될 수 있다. 또한, 제1 전원 공급 라인들(PL1)은 제1 전원 공급 라인들(PL1)과 동일한 물질을 포함하고, 동일한 공정에서 형성될 수 있다.
연결 라인(CNL)은 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제1 콘택 홀(CH1)을 통해 제1 게이트 전극(GE)에 연결될 수 있다. 또한, 연결 배선(CNL)은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제2 콘택 홀(CH2)을 통해 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4)에 연결될 수 있다.
제1 보조 연결 라인(AUX1)은 제2 층간 절연막(IL2)을 관통하는 제8 콘택 홀(CH8)을 통해 초기화 전원 라인(IPL)에 연결될 수 있다. 또한, 제1 보조 연결 라인(AUX1)은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제9 콘택 홀(CH9)을 통해 제7 드레인 전극(DE7)에 연결될 수 있다.
제2 보조 연결 라인(AUX2)은 제6 콘택 홀(CH6)을 통하여 제2 소스 전극(SE2)에 연결되고, 제4 콘택 홀(CH4)을 통하여 데이터 라인들(Dja, Dj+1b, Dj+2a, Dj+3b)에 연결될 수 있다.
제1 브릿지 패턴(BRP1)은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제7 콘택 홀(CH7)을 통해 제6 드레인 전극(DE6)에 연결될 수 있다.
제1 데이터 패턴, 연결 라인(CNL), 제1 보조 연결 라인(AUX1), 제2 보조 연결 라인(AUX1), 제1 브릿지 패턴(BRP1), 및 전원 라인(PL)의 제1 도전층 상의 제3 층간 절연막(IL3) 상에는 제2 데이터 패턴, 전원 라인(PL)의 제2 도전층 및 제2 브릿지 패턴(BRP2)이 제공될 수 있다. 제2 데이터 패턴, 전원 라인(PL)의 제2 도전층 및 제2 브릿지 패턴(BRP2)은 동일한 물질을 포함하고, 동일한 공정을 통해 형성될 수 있다.
제2 데이터 패턴은 복수의 데이터 라인들(Djb, Dj+1a, Dj+2b, Dj+3a)을 포함할 수 있다. 즉, 제1 데이터 패턴에 포함되는 데이터 라인들(Dja, Dj+1b, Dj+2a, Dj+3b)과 제2 데이터 패턴에 포함되는 데이터 라인들(Djb, Dj+1a, Dj+2b, Dj+3a)은 서로 다른 층 상에 제공될 수 있다. 제k+1 화소 행에서, 데이터 라인들(Djb, Dj+1a, Dj+2b, Dj+3a)은 제2 보조 연결 라인(AUX2)을 통하여 제2 소스 전극(SE2)에 연결될 수 있다. 제2 보조 연결 라인(AUX2)의 일단은 게이트 절연막(GI), 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2)을 관통하는 제6 콘택 홀(CH6)을 통하여 제2 소스 전극(SE2)에 연결될 수 있다. 제2 보조 연결 라인(AUX2)의 타단은 제3 층간 절연막(IL3)을 관통하는 제4 콘택 홀(CH4)을 통하여 데이터 라인들(Djb, Dj+1a, Dj+2b, Dj+3a)에 연결될 수 있다. 또한, 제3 층간 절연막(IL3) 상에 제공되는 데이터 라인들(Djb, Dj+1a, Dj+2b, Dj+3a)은 서로 인접하는 화소 열들 사이에 배치될 수 있다.
서로 인접한 두 개의 화소 열들, 예를 들면, 제j 화소 열 및 제j+1 화소 열에 연결된 4 개의 데이터 라인들(Dja, Djb, Dj+1a, Dj+1b) 중 서로 인접하는 두 개의 데이터 라인들(Djb, Dj+1a)은 서로 동일한 화소 행에 위치한 화소들에 연결될 수 있다. 또한, 서로 인접한 두 개의 화소 열들에 연결된 4 개의 데이터 라인들(Dja, Djb, Dj+1a, Dj+1b) 중 서로 가장 멀리 위치한 두 개의 데이터 라인들은 동일한 화소 행에 연결될 수 있다. 여기서, 서로 인접하는 두 개의 데이터 라인들(Djb, Dj+1a)은 동일한 층, 예를 들면, 제3 층간 절연막(IL3) 상에 제공될 수 있다. 또한, 서로 가장 멀리 위치한 두 개의 데이터 라인들(Dja, Dj+1b)은 동일한 층, 예를 들면, 제2 층간 절연막(IL2) 상에 제공될 수 있다. 즉, 서로 인접하는 두 개의 데이터 라인들(Djb, Dj+1a)과 서로 가장 멀리 위치한 두 개의 데이터 라인들(Dja, Dj+1b)은 서로 다른 층 상에 제공될 수 있다.
상술한 바와 같이, 제2 데이터 패턴이 제3 층간 절연막(IL3) 상에 제공되면, 제3 층간 절연막(IL3) 상에 제공된 데이터 라인들(Djb, Dj+1a, Dj+2b, Dj+3a)은 제1 트랜지스터(T1)와의 거리가 이격될 수 있다. 따라서, 데이터 라인들(Djb, Dj+1a, Dj+2b, Dj+3a)와 제1 트랜지스터(T1)의 제1 게이트 전극(GE1) 사이에 형성되는 기생 캐패시터의 기생 캐패시턴스가 감소될 수 있다. 기생 캐패시터의 기생 캐패시턴스에 의해 데이터 라인들(Djb, Dj+1a, Dj+2b, Dj+3a)은 제1 트랜지스터(T1) 사이에 크로스 토크가 발생될 수 있다. 따라서, 기생 캐패시턴스가 감소하면, 데이터 라인들(Djb, Dj+1a, Dj+2b, Dj+3a)은 제1 트랜지스터(T1) 사이의 크로스 토크(cross talk)가 감소될 수 있다.
제2 브릿지 패턴(BRP2)은 제3 층간 절연막(IL3)을 관통하는 제10 콘택 홀(CH10)을 통하여 제1 브릿지 패턴(BRP1)에 연결될 수 있다.
제2 도전층은 복수의 제2 전원 공급 라인들(PL2)을 포함할 수 있다. 제2 전원 공급 라인들(PL2)의 적어도 일부는 제1 전원 공급 라인들(PL1)과 중첩할 수 있다.
제2 전원 공급 라인들(PL2)은 제2 데이터 패턴의 데이터 라인들(Djb, Dj+1a, Dj+2b, Dj+3a) 및 스캔 라인들(Sk-1, Sk, Sk+1) 중 적어도 하나, 예를 들면, 제2 데이터 패턴의 데이터 라인들(Djb, Dj+1a, Dj+2b, Dj+3a)에 평행하게 연장될 수 있다. 제2 전원 공급 라인들(PL2)은 제3 층간 절연막(IL3)을 관통하는 제11 콘택 홀(CH11)을 통해 제1 전원 공급 라인들(PL1)에 연결될 수 있다. 예를 들면, 제11 콘택 홀(CH11)은 제1 전원 공급 라인들(PL1)과 제2 전원 공급 라인들(PL2)이 중첩하는 영역에 배치되고, 제1 전원 공급 라인들(PL1)과 제2 전원 공급 라인들(PL2)은 제11 콘택 홀(CH11)을 통하여 전기적으로 연결될 수 있다.
서로 인접하는 제2 전원 공급 라인들(PL2), 예를 들면, 서로 인접하는 화소 열들의 제2 전원 공급 라인들(PL2)은 제2 전원 연결 라인들(PLM2)을 통하여 연결될 수 있다. 제2 전원 연결 라인들(PLM2)은 제2 절연층(IL2) 상에 제공되는 데이터 라인들(Dja, Dj+1b, Dj+2a, Dj+3b)과 교차할 수 있다. 따라서, 서로 인접하는 제2 전원 공급 라인들(PL2)은 제2 전원 연결 라인들(PLM1)에 의하여 전기적으로 연결될 수 있다. 제2 전원 연결 라인들(PLM2)은 제2 전원 공급 라인들(PL2)과 동일한 층 상에 제공될 수 있다. 여기서, "동일한 층 상에 제공된다"함은 동일한 물질을 포함하고, 동일한 공정에서 형성됨을 의미할 수 있다. 예를 들면, 제2 전원 연결 라인들(PLM2)은 제2 전원 공급 라인들(PL2)과 같이, 제3 층간 절연막(IL3) 상에 제공될 수 있다. 또한, 제2 전원 연결 라인들(PLM2)은 제2 전원 공급 라인들(PL2)과 동일한 물질을 포함하고, 동일한 공정에서 형성될 수 있다. 제2 전원 연결 라인들(PLM2)은 제1 전원 연결 라인들(PLM)과 이격되어 제공될 수 있다.
상술한 바와 같이, 제1 전원 공급 라인들(PL1)과 제2 전원 공급 라인들(PL2)은 서로 다른 층 상에 제공되고, 제11 콘택 홀(CH11)을 통하여 연결될 수 있다. 예를 들면, 제1 전원 공급 라인들(PL1)은 제2 절연층(IL2) 상에 제공되며, 서로 인접하는 제1 전원 공급 라인들(PL1)은 제1 전원 연결 라인들(PLM1)을 통해 연결될 수 있다. 제2 전원 공급 라인들(PL2)은 제3 절연층(IL3) 상에 제공되며, 서로 인접하는 제2 전원 공급 라인들(PL2)은 제2 전원 연결 라인들(PLM2)을 통해 연결될 수 있다. 또한, 제1 전원 공급 라인들(PL1)과 제2 전원 공급 라인들(PL2)은 제11 콘택 홀(CH11)을 통하여 전기적으로 연결될 수 있다. 따라서, 제1 전원 공급 라인들(PL1)과 제2 전원 공급 라인들(PL2)을 포함하는 전원 라인(PL)은 그물망 형태로 연결되어, 제1 전원(ELVDD)의 전압 강하를 방지할 수 있다. 제1 전원(ELVDD)의 전압 강하가 방지되면, 화소들(PXL, PXL1, PXL2, PXL3, PXL4)에 균일한 제1 전원(ELVDD)이 공급될 수 있으며, 표시 장치의 품질 저하가 방지될 수 있다.
제2 데이터 패턴, 제2 도전층 및 제2 브릿지 패턴(BRP2) 상의 제4 층간 절연막(IL4) 상에는 유기 발광 소자들(OLED)이 제공될 수 있다. 유기 발광 소자들(OLED)은 제4 층간 절연막(IL4) 상의 제1 전극(AD), 제1 전극(AD) 상의 발광층(EML), 및 발광층(EML) 상의 제2 전극(CD)을 포함할 수 있다.
제1 전극(AD)은 제4 층간 절연막(IL4)을 관통하는 제12 콘택 홀(CH12)을 통해 제2 브릿지 패턴(BRP2)에 연결될 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
SUB: 기판 PXL: 화소
110: 스캔 구동부 120: 발광 제어부
130: 데이터 구동부 160: 디멀티플렉서 제어부
170; 타이밍 제어부
CH1, CH2, …, CH10: 콘택 홀
T1, T2, …, T7: 제1 내지 제7 트랜지스터
PL: 전원 라인
Cst: 스토리지 캐피시터

Claims (23)

  1. 제1 방향을 따라 배열된 화소들을 포함하고, 상기 제1 방향에 교차하는 제2 방향을 따라 반복적으로 배열된 화소 열들;
    제2 방향을 따라 배열된 화소들을 포함하고, 상기 제2 방향을 따라 반복적으로 배열된 화소 행들;
    각 화소 열의 일측에 제공된 제1 서브 데이터 라인, 및 상기 화소 열의 타측에 제공된 제2 서브 데이터 라인을 포함하고, 상기 화소 열들 각각에 연결되는 데이터 라인들;
    상기 제2 방향을 따라 연장되고, 상기 화소 행들 각각에 연결되는 스캔 라인들; 및
    상기 화소들에 구동 전원을 공급하는 전원 라인을 포함하고,
    상기 화소 열들의 화소들 중 하나는 상기 제1 서브 데이터 라인에 연결되고, 상기 제1 서브 데이터 라인에 연결되는 화소에 인접한 화소는 상기 제2 서브 데이터 라인에 연결되며,
    상기 제1 서브 데이터 라인과 상기 제2 서브 데이터 라인은 서로 다른 층 상에 제공되는 표시 장치.
  2. 제1 항에 있어서,
    상기 전원 라인은 상기 제1 서브 데이터 라인과 상기 제2 서브 데이터 라인 사이에 제공되는 표시 장치.
  3. 제2 항에 있어서,
    상기 화소들은 적어도 하나의 트랜지스터, 및 상기 트랜지스터에 연결되는 표시 소자를 포함하고,
    상기 트랜지스터는 기판 상에 제공된 액티브 패턴, 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극, 게이트 절연막을 사이에 두고 상기 액티브 패턴 상에 제공된 상기 게이트 전극, 및 상기 게이트 전극을 커버하고 순차 적층된 제1 층간 절연막, 제2 층간 절연막 및 제3 층간 절연막을 구비하는 층간 절연막을 포함하며,
    상기 표시 소자는 상기 드레인 전극에 연결되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 서브 데이터 라인 및 상기 제2 서브 데이터 라인 중 하나는 상기 제2 층간 절연막 상에 제공되고,
    상기 제1 서브 데이터 라인 및 상기 제2 서브 데이터 라인 중 다른 하나는 상기 제3 층간 절연막 상에 제공되는 표시 장치.
  5. 제4 항에 있어서,
    상기 전원 라인은 서로 다른 층 상에 제공되고, 서로 중첩하는 제1 전원 공급 라인 및 제2 전원 공급 라인을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 전원 공급 라인 및 상기 제2 전원 공급 라인 중 하나는 상기 제2 층간 절연막 상에 제공되고,
    상기 제1 전원 공급 라인 및 상기 제2 전원 공급 라인 중 다른 하나는 상기 제3 층간 절연막 상에 제공되며,
    상기 제1 전원 공급 라인 및 상기 제2 전원 공급 라인은 콘택 홀을 통하여 연결되는 표시 장치.
  7. 제6 항에 있어서,
    서로 인접하는 화소 열들의 제1 전원 공급 라인들은 제1 전원 연결 라인을 통하여 연결되고,
    상기 제1 전원 연결 라인은 상기 제1 전원 공급 라인과 동일한 층 상에 제공되는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 전원 공급 라인들은 상기 제2 층간 절연막 상에 제공되고,
    상기 제1 전원 연결 라인은 상기 제3 층간 절연막 상에 제공되는 데이터 라인과 교차하는 표시 장치.
  9. 제7 항에 있어서,
    서로 인접하는 화소 열들의 제2 전원 공급 라인들은 제2 전원 연결 라인을 통하여 연결되고,
    상기 제2 전원 연결 라인은 상기 제2 전원 공급 라인과 동일한 층 상에 제공되는 표시 장치.
  10. 제9 항에 있어서,
    상기 제2 전원 공급 라인들은 상기 제3 층간 절연막 상에 제공되고,
    상기 제2 전원 연결 라인은 상기 제2 층간 절연막 상에 제공되는 데이터 라인과 교차하는 표시 장치.
  11. 제4 항에 있어서,
    상기 게이트 절연막 상에 제공되는 하부 전극, 및 상기 제1 층간 절연막 상에 제공되는 상부 전극을 포함하는 스토리지 캐패시터를 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 층간 절연막 상에 제공되고, 상기 드레인 전극과 상기 표시 소자를 전기적으로 연결하는 제1 브릿지 패턴을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제3 층간 절연막 상에 제공되고, 상기 제1 브릿지 패턴과 상기 표시 소자를 전기적으로 연결하는 제2 브릿지 패턴을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 표시 소자는 상기 제3 층간 절연막 상의 제4 층간 절연막 상에 제공되는 제1 전극, 상기 제1 전극 상에 제공되는 발광층, 및 상기 발광층 상에 제공되는 제2 전극을 포함하고,
    상기 제1 전극은 상기 제4 층간 절연막을 관통하는 콘택 홀을 통하여 상기 제2 브릿지 패턴에 연결되는 표시 장치.
  15. 제4 항에 있어서,
    서로 인접하는 두 개의 화소 열들 사이의 상기 제1 서브 데이터 라인 및 상기 제2 서브 데이터 라인은 서로 다른 화소 열들에 연결되고, 동일한 층 상에 제공되는 표시 장치.
  16. 제15 항에 있어서,
    상기 서로 인접한 두 개의 화소 열들에 연결된 4 개의 서브 데이터 라인들 중 서로 가장 멀리 위치한 두 개의 서브 데이터 라인들은 동일한 화소 행에 위치한 화소들에 연결되는 표시 장치.
  17. 제16 항에 있어서,
    상기 서로 가장 멀리 위치한 두 개의 서브 데이터 라인들은 동일한 층 상에 제공되는 표시 장치.
  18. 제16 항에 있어서,
    상기 서로 인접한 두 개의 열들에 연결된 4 개의 서브 데이터 라인들 중 서로 인접하는 두 개의 서브 데이터 라인들은 동일한 화소 행에 위치한 화소들에 연결되는 표시 장치.
  19. 제18 항에 있어서,
    상기 서로 가장 인접하는 두 개의 서브 데이터 라인들은 동일한 층 상에 제공되는 표시 장치.
  20. 제18 항에 있어서,
    상기 서로 가장 멀리 위치한 두 개의 서브 데이터 라인들과 상기 서로 인접하는 두 개의 서브 데이터 라인들은 서로 다른 층 상에 제공되는 표시 장치.
  21. 제18 항에 있어서,
    출력 라인들을 통하여 상기 데이터 라인들에 데이터 신호를 공급하는 데이터 구동부; 및
    상기 출력 라인들과 상기 데이터 라인들 사이에 연결되는 디멀티플렉서들을 더 포함하는 표시 장치.
  22. 제21 항에 있어서,
    상기 디멀티플렉서들은 상기 제1 서브 데이터 라인 및 상기 제2 서브 데이터 라인에 상기 데이터 신호를 시분할적으로 전달하는 표시 장치.
  23. 제22 항에 있어서,
    서로 인접하는 화소 열들 사이의 상기 제1 서브 데이터 라인 및 상기 제2 서브 데이터 라인은 서로 다른 디멀티플렉서들에 연결되며, 동일한 기간 동안 데이터 신호를 입력받는 표시 장치.
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