JP7080643B2 - 表示装置 - Google Patents

Description

本発明は、表示装置に関する。

様々な表示装置のうち有機発光表示装置は、アノード電極と、カソード電極と、アノード電極とカソード電極との間に位置する有機発光層と、を含む。有機発光表示装置は、アノード電極から注入された正孔（ｈｏｌｅ）とカソード電極から注入された電子（ｅｌｅｃｔｒｏｎ）が有機発光層で結合して励起子（ｅｘｃｉｔｏｎ）を形成し、励起子がエネルギーを放出しながら光を出射させる。

有機発光表示装置は、自発光素子である有機発光ダイオードを含む複数の画素を備える。各画素には、配線と、配線に接続され、有機発光ダイオードを駆動するための少なくとも１つの薄膜トランジスタとが形成されている。

韓国特許 第10-0666646号公報

本発明の一目的は、表示品質が向上された表示装置を提供することにある。

本発明の一実施例による表示装置は、(i)第１方向に沿って配列された画素を含み、これらが上記第１方向に交差する第２方向に沿って繰り返し配列されて形成された画素行と、(ii)上記第２方向に沿って配列された画素を含み、これらが上記第１方向に沿って繰り返し配列されて形成された画素列と、(iii)画素列ごとに備えられ、各画素列の一側に設けられた第１サブデータ線、及び上記画素列の他側に設けられた第２サブデータ線を含み、上記画素列の画素には前記第１サブデータ線または前記第２サブデータ線が接続されるデータ線と、(iv)前記画素行ごとに備えられ、上記第１方向に沿って延長され、上記画素行の各画素に接続される走査線と、(v)上記画素に駆動電源を供給する電源線と、を含んでもよい。上記画素列中の一の画素は上記第１サブデータ線に接続され、上記一の画素に対して、前記第１方向または前記第２方向から隣接する他の一の画素は上記第２サブデータ線に接続されてもよい。上記第１サブデータ線と上記第２サブデータ線とは、互いに異なる配線層中に設けられてもよい。ここで、「配線層」とは、下方の絶縁膜または絶縁基板と、上方の絶縁膜との間に挟み込まれた、配線を含む一つの導電パターンのことである。各「配線層」は、一般に、一連の成膜及びパターニングの工程、または、その他の、所定位置に導電パターンを形成する一連の工程により形成され、このような一連の工程の終了後に、形成された導電パターンを覆う一つの層間絶縁膜が形成される。

また、上記電源線は、前記各画素列中にて、上記第１サブデータ線と上記第２サブデータ線との間に設けられてもよい。

また、上記画素は、少なくとも１つのトランジスタ、及び上記トランジスタに接続される表示素子を含んでもよい。上記トランジスタは、基板上に設けられたアクティブパターン、上記アクティブパターンにそれぞれ接続されたソース電極及びドレイン電極、ゲート絶縁膜を介して上記アクティブパターン上に設けられたゲート電極、及び、複数層の層間絶縁膜を含み、複数層の層間絶縁膜は、上記ゲート電極を含む配線層を覆う第１層間絶縁膜、この上の配線層を覆う第２層間絶縁膜、及び、さらにこの上の配線層を覆う第３層間絶縁膜を備えるのでもよい。上記表示素子は、上記ドレイン電極に接続されてもよい。

また、上記第１サブデータ線及び上記第２サブデータ線の一方は、上記第２層間絶縁膜上に設けられ、上記第１サブデータ線及び上記第２サブデータ線の他の１つは、上記第３層間絶縁膜上に設けられてもよい。

また、上記電源線は、前記各画素列中にて、互いに異なる配線層中に設けられるとともに互いに重なり合う第１電源供給線及び第２電源供給線を含んでもよい。

また、上記第１電源供給線及び上記第２電源供給線の一方は、上記第２層間絶縁膜上に設けられてもよい。上記第１電源供給線及び上記第２電源供給線の他方は、上記第３層間絶縁膜上に設けられてもよい。上記第１電源供給線と上記第２電源供給線とは、コンタクトホールを介して接続されてもよい。

また、互いに異なる画素列中にそれぞれ位置する複数の第１電源供給線が、第１電源接続線を介して互いに接続され、上記第１電源接続線は、上記第１電源供給線と同じ配線層中に設けられるのでもよい。

また、上記第１電源供給線及び上記第１電源接続線は、上記第２層間絶縁膜上に設けられてもよい。

また、互いに異なる画素列中にそれぞれ位置する複数の第２電源供給線が、第２電源接続線を介して互いに接続されてもよい。

また、上記第２電源供給線及び上記第２電源接続線は、上記第３層間絶縁膜上に設けられ、上記第２電源接続線は、上記第２層間絶縁膜上に設けられるデータ線と交差してもよい。

また、上記表示装置は、上記ゲート絶縁膜上に設けられる下部電極、及び上記第１層間絶縁膜上に設けられる上部電極を含むストレージキャパシタをさらに含んでもよい。

また、上記表示装置は、上記第２層間絶縁膜上に設けられるものであって、上記ドレイン電極と上記表示素子を電気的に接続するための第１ブリッジパターンをさらに含んでもよい。

また、上記表示装置は、上記第３層間絶縁膜上に設けられるものであって、上記第１ブリッジパターンと上記表示素子を電気的に接続するための第２ブリッジパターンをさらに含んでもよい。

また、上記表示素子は、上記第３層間絶縁膜上の第４層間絶縁膜上に設けられる第１電極、上記第１電極上に設けられる発光層、及び上記発光層上に設けられる第２電極を含んでもよい。上記第１電極は、上記第４層間絶縁膜を貫通するコンタクトホールを介して上記第２ブリッジパターンに接続されてもよい。

また、互いに隣接する２つの画素列の間に位置する上記第１サブデータ線及び上記第２サブデータ線は、前記２つの画素列のうちの互いに異なる画素列に接続され、同じ配線層中に設けられてもよい。

また、上記互いに隣接する２つの画素列に接続された４つのサブデータ線のうち、互いに最も遠くに位置する２つのサブデータ線は、同じ画素行に位置した画素に接続されてもよい。

また、上記互いに最も遠く位置する２つのサブデータ線は、同じ配線層中に設けられてもよい。

上記互いに隣接する２つの画素列に接続された４つのサブデータ線のうち互いに隣接する２つのサブデータ線は、同じ画素行に位置した画素に接続されてもよい。

また、上記互いに隣接する２つのサブデータ線は、同じ配線層中に設けられてもよい。

また、上記互いに最も遠く位置する２つのサブデータ線と、上記互いに隣接する２つのサブデータ線とは、異なる配線層中に設けられてもよい。

また、上記表示装置は、出力線を介して上記データ線にデータ信号を供給するデータ駆動部と、上記出力線と上記データ線との間に接続されるデマルチプレクサーと、をさらに含んでもよい。

また、上記デマルチプレクサーは、上記第１サブデータ線及び上記第２サブデータ線に上記データ信号を時分割的に伝達してもよい。

また、互いに隣接する２つの画素列の間に位置する上記第１サブデータ線及び上記第２サブデータ線は、互いに異なるデマルチプレクサーに接続され、同じ期間の間、データ信号の入力を受けてもよい。

上述したような表示装置は、クロストークを防止して表示品質を向上させることができる。また、電源線がメッシュ構造を有することにより、電圧降下現象を防ぐため、表示装置は表示品質が向上しうる。

本発明の実施例による表示装置の全体を示す回路構成図である。 本発明の実施例によるデマルチプレクサーをより詳細に示す回路構成図である。 本発明の実施例による画素をより詳細に示す回路構成図である。 本発明の一実施例による表示装置における、第ｋ画素行及び第ｋ＋１画素行と、第ｊ画素列、第ｊ＋１画素列、第ｊ＋２画素列及び第ｊ＋３画素列とが交差する領域に配置された画素を示す平面図である。 図４に示された第ｋ画素行と第ｊ画素列とが交差する領域に配置された画素を示す平面図である。 図５のＩ－Ｉ’線に沿った断面図である。 図５のＩＩ－ＩＩ’線に沿った断面図である。 図４のＩＩＩ－ＩＩＩ’線に沿った断面図である。 図４のＩＶ－ＩＶ’線に沿った断面図である。 図４～図９に示されたアクティブパターン、ソース電極及びドレイン電極を説明するための平面図である。 図４～図９に示された走査線、発光制御線及びストレージキャパシタの下部電極を説明するための平面図である。 図４～図９に示された初期化電源線及びストレージキャパシタの上部電極を説明するための平面図である。 図４～図９に示されたデータ線、接続線、補助接続線、電源線の第１導電層及び第１ブリッジパターンを説明するための平面図である。 図４～図９に示されたデータ線、電源線の第２導電層及び第２ブリッジパターンを説明するための平面図である。 図４～図９に示された有機発光素子を説明するための平面図である。

本発明は多様に変更し、また、様々な形態を有することができるため、特定の実施例を図面に例示し以下で詳細に説明する。しかし、これは本発明を特定の開示形態に限定するものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むと理解すべきである。

各図面を説明するにあたり、類似する構成要素には類似する参照符号を使用した。添付の図面における構造物の寸法は、本発明を明確にするために拡大して示した。第１、第２などの用語は様々な構成要素を説明するために用いられるが、上記構成要素は上記用語により限定されてはならない。上記用語は一構成要素を他の構成要素と区別するためだけに用いられる。例えば、本発明の権利範囲から外れない範囲内で、第１構成要素は第２構成要素に命名されてもよく、これと同様に第２構成要素も第１構成要素に命名されてもよい。単数の表現は文脈上明らかに違う意味を持たない限り、複数の表現を含む。

本出願において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品、またはこれらの組み合わせが存在することを示すものであり、１つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品またはこれらの組み合わせの存在または付加可能性を事前に排除するものではないと理解すべきである。また、層、膜、領域、板などの部分が他の部分の「上に」あるというときは、他の部分の「真上に」ある場合のみならず、その中間に他の部分が介在されている場合も含む。また、本明細書において、ある層、膜、領域、板などの部分が他の部分上（ｏｎ）に形成されたというときは、上記形成された方向は上部方向のみに限らず、側面や下部方向に形成されたことを含む。逆に、層、膜、領域、板などの部分が他の部分の「下に」あるというときは、他の部分の「真下に」ある場合のみならず、その中間に他の部分が介在されている場合も含む。

以下では、添付の図面を参照して本発明の好ましい実施例をより詳細に説明する。

図１は、本発明の実施例による表示装置を示す図である。

図１を参照すると、本発明の実施例による表示装置１０は、画素ＰＸＬ、走査駆動部１１０、発光制御部１２０、データ駆動部１３０、デマルチプレクサーＤＭ１～ＤＭｉ、デマルチプレクサー制御部１６０、及びタイミング制御部１７０を含んでもよい。

画素ＰＸＬは、複数の走査線Ｓ０～Ｓｎ、発光制御線Ｅ１～Ｅｎ、及びデータ線Ｄ１ａ～Ｄ１ｂと接続されてもよい。これにより、画素ＰＸＬは、走査線Ｓ０～Ｓｎ及び発光制御線Ｅ１～Ｅｎを介して各走査信号と発光制御信号の供給を受けることができる。また、画素ＰＸＬは、データ線Ｄ１ａ～Ｄ１ｂを介してデータ信号の供給を受けることができる。

画素ＰＸＬは、一方向に延長された複数の画素行、及び画素行に交差する方向に延長された複数の画素列に沿ってマトリックス（ｍａｔｒｉｘ）状に配列されてもよい。即ち、画素行は一方向に配列された画素ＰＸＬを含み、画素列は画素行に交差する方向に配列された画素ＰＸＬを含んでもよい。一方、本実施例では、画素がマトリクス状に配列されることを例として説明したが、これに限定されず、様々な形状に配列されてもよい。

画素ＰＸＬは、第１電源ＥＬＶＤＤ、第２電源ＥＬＶＳＳ、及び第３電源ＶＩＮＴと接続され、それらから電源電圧の供給を受けてもよい。

画素ＰＸＬは、データ信号に応じて第１電源ＥＬＶＤＤから有機発光ダイオード（不図示）を経由して第２電源ＥＬＶＳＳに流れる電流量を制御することができ、この際、有機発光ダイオードは、電流量に対応する輝度の光を生成することができる。

走査駆動部１１０は、タイミング制御部１７０からの走査駆動部制御信号ＳＣＳに応じて走査線Ｓ０～Ｓｎに走査信号を供給することができる。例えば、走査駆動部１１０は、走査線Ｓ０～Ｓｎに走査信号を順に供給することができる。走査線Ｓ０～Ｓｎに走査信号が順に供給されると、画素ＰＸＬが水平ライン単位で順に選択されうる。ここで、走査信号は、走査信号の供給を受けるトランジスタがターンオンできる電圧レベルを有することができる。

発光制御部１２０は、タイミング制御部１７０からの発光制御部制御信号ＥＣＳに応じて発光制御線Ｅ１～Ｅｎに発光制御信号を供給することができる。例えば、発光制御部１２０は、発光制御線Ｅ１～Ｅｎに発光制御信号を順に供給することができる。このとき、発光制御信号は、発光制御信号の供給を受けるトランジスタがターンオフできる電圧レベルを有することができる。

データ駆動部１３０は、データ駆動部制御信号ＤＣＳに応じて出力線Ｏ１～Ｏｉにデータ信号を供給することができる。即ち、データ駆動部１３０は、出力線Ｏ１～Ｏｉを介してデマルチプレクサーＤＭ１～ＤＭｉにデータ信号を供給することができる。

デマルチプレクサーＤＭ１～ＤＭｉは、データ駆動部１３０からデータ信号の供給を受け、データ信号をデータ線Ｄ１ａ～Ｄ１ｂに供給することができる。例えば、デマルチプレクサーＤＭ１～ＤＭｉは、出力線Ｏ１～Ｏｉを介してデータ信号の入力を受け、出力線Ｏ１～Ｏｉより多い数のデータ線Ｄ１ａ～Ｄ１ｂにデータ信号を時分割的に出力することができる。従って、それぞれの画素ＰＸＬは、データ線Ｄ１ａ～Ｄ１ｂを介してデータ信号の供給を受けることができる。例えば、データ線Ｄ１ａ～Ｄ１ｂの数は、データ駆動部１３０の出力線Ｏ１～Ｏｉの２倍に設定されてもよい。

図示していないが、データ線Ｄ１ａ～Ｄ１ｂに印加される信号を保存するために、それぞれのデータ線Ｄ１ａ～Ｄ１ｂには、キャパシタ（不図示）が存在してもよい。ここで、データ線Ｄ１ａ～Ｄ１ｂに存在するキャパシタは、寄生容量（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）によるものであってもよい。また、キャパシタは、データ線Ｄ１ａ～Ｄ１ｂに物理的に設けられてもよい。

デマルチプレクサー制御部１６０は、駆動信号ＣｄによりデマルチプレクサーＤＭ１～ＤＭｉの動作を制御することができる。例えば、駆動信号Ｃｄは、各デマルチプレクサーＤＭ１～ＤＭｉに含まれたトランジスタの動作を制御する役割をすることができる。デマルチプレクサー制御部１６０は、タイミング制御部１７０から供給されるデマルチプレクサー制御信号ＭＣＳの入力を受け、これに対応する駆動信号Ｃｄを生成することができる。

図１では、デマルチプレクサー制御部１６０をタイミング制御部１７０とは別途に図示したが、必要に応じて、デマルチプレクサー制御部１６０はタイミング制御部１７０と統合されてもよい。

タイミング制御部１７０は、走査駆動部１１０、発光制御部１２０、データ駆動部１３０、及びデマルチプレクサー制御部１６０を制御することができる。このため、タイミング制御部１７０は、走査駆動部１１０及び発光制御部１２０に、それぞれ、走査駆動部制御信号と発光制御部制御信号ＥＣＳを供給することができる。

また、タイミング制御部１７０は、データ駆動部１３０とデマルチプレクサー制御部１６０に、それぞれ、データ駆動部制御信号ＤＣＳとデマルチプレクサー制御信号ＭＣＳを供給することができる。

図１では、説明の便宜上、走査駆動部１１０、発光制御部１２０、データ駆動部１３０、デマルチプレクサー制御部１６０、及びタイミング制御部１７０を個別に示したが、構成要素の少なくとも一部は統合されてもよい。

第１電源ＥＬＶＤＤ、第２電源ＥＬＶＳＳ、第３電源ＶＩＮＴは、画素部１００に位置した画素ＰＸＬに電源電圧を供給することができる。例えば、第１電源ＥＬＶＤＤは高電位電源であり、第２電源ＥＬＶＳＳは低電位電源であってもよい。例えば、第１電源ＥＬＶＤＤは正電圧に設定され、第２電源ＥＬＶＳＳは負電圧またはグラウンド電圧に設定されてもよい。また、第３電源ＶＩＮＴは、データ信号より低い電圧に設定されてもよい。

図１において、画素行は走査線Ｓ０～Ｓｎにそれぞれ接続されてもよく、画素列は出力線Ｏ１～Ｏｉにそれぞれ接続されてもよい。

図２は、本発明の実施例によるデマルチプレクサーをより詳細に示す図である。説明の便宜上、図２では、図１のデータ駆動部から出力されるデータ信号を伝送する第ｊ（ｊは自然数）出力線Ｏｊ及び第ｊ＋１出力線Ｏｊ＋１と関わる第ｊデマルチプレクサーＤＭｊ、第ｊ＋１デマルチプレクサーＤＭｊ＋１、第ｊ画素列ＰＲｊ、及び第ｊ＋１画素列ＰＲｊ＋１を中心に示した。

図１及び図２を参照すると、第ｊデマルチプレクサーＤＭｊは、第ｊ出力線Ｏｊと第ｊデータ線Ｄｊａ、Ｄｊｂとの間に接続されてもよい。第ｊデータ線Ｄｊａ、Ｄｊｂは、第１サブデータ線Ｄｊａ及び第２サブデータ線Ｄｊｂを含んでもよい。

第ｊデマルチプレクサーＤＭｊは、データ駆動部１３０から出力されて、第ｊ出力線Ｏｊを介して伝送されるデータ信号を、時分割的に、第１サブデータ線Ｄｊａ及び第２サブデータ線Ｄｊｂに供給することができる。また、第１サブデータ線Ｄｊａ及び第２サブデータ線Ｄｊｂは、１つの画素列ＰＲｊを構成する画素ＰＸＬに接続されてもよい。

第１サブデータ線Ｄｊａは、１つの画素列ＰＲｊを構成する画素ＰＸＬの一部と接続されてもよく、第２サブデータ線Ｄｊｂは、１つの画素列ＰＲｊを構成する画素ＰＸＬの残り一部と接続されてもよい。例えば、１つの画素列ＰＲｊを構成する画素ＰＸＬは、交互に配置される第１画素ＰＸＬ１と第２画素ＰＸＬ２を含んでもよい。ここで、第１画素ＰＸＬ１は第１サブデータ線Ｄｊａと接続され、第２画素ＰＸＬ２は第２サブデータ線Ｄｊｂと接続されるのであってもよい。

第１画素ＰＸＬ１と第２画素ＰＸＬ２は、異なる色に発光されてもよい。例えば、第１画素ＰＸＬ１は赤色に発光され、第２画素ＰＸＬ２は青色に発光されてもよい。

第ｊデマルチプレクサーＤＭｊは、データ信号の伝達のための第１トランジスタＭｊａ及び第２トランジスタＭｊｂを含んでもよい。

第１トランジスタＭｊａは、第ｊ出力線Ｏｊと第１サブデータ線Ｄｊａの間に接続され、第１駆動信号Ｃｄ１によってオンオフ動作が制御されてもよい。第２トランジスタＭｊｂは、第ｊ出力線Ｏｊと第２サブデータ線Ｄｊｂの間に接続され、第２駆動信号Ｃｄ２によってオンオフ動作が制御されてもよい。

例えば、第１駆動信号Ｃｄ１が供給されると、第１トランジスタＭｊａがターンオンすることができ、これにより、第ｊ出力線Ｏｊのデータ信号が第１サブデータ線Ｄｊａに供給されうる。また、第２駆動信号Ｃｄ２が供給されると、第２トランジスタＭｊｂがターンオンすることができ、これにより、第ｊ出力線Ｏｊのデータ信号が第２サブデータ線Ｄｊｂに供給されうる。

第１トランジスタＭｊａと第２トランジスタＭｊｂは、互いに異なる期間にターンオンされてもよく、このため、第１駆動信号Ｃｄ１の供給期間と第２駆動信号Ｃｄ２の供給期間は、重ならないのであってもよい。

一方、第ｊ＋１デマルチプレクサーＤＭｊ＋１は、第ｊ＋１出力線Ｏｊ＋１と第ｊ＋１データ線Ｄｊ＋１ａ、Ｄｊ＋１ｂとの間に接続されてもよい。

第ｊ＋１データ線Ｄｊ＋１ａ、Ｄｊ＋１ｂは、第１サブデータ線Ｄｊ＋１ａ及び第２サブデータ線Ｄｊ＋１ｂを含んでもよい。

第ｊ＋１デマルチプレクサーＤＭｊ＋１は、第ｊ＋１出力線Ｏｊ＋１のデータ信号を時分割的に第１サブデータ線Ｄｊ＋１ａ及び第２サブデータ線Ｄｊ＋１ｂに供給することができる。また、第１サブデータ線Ｄｊ＋１ａ及び第２サブデータ線Ｄｊ＋１ｂは、１つの画素列ＰＲｊ＋１を構成する画素ＰＸＬに接続されてもよい。

第１サブデータ線Ｄｊ＋１ａは、１つの画素列ＰＲｊ＋１を構成する画素ＰＸＬの一部と接続され、第２サブデータ線Ｄｊ＋１ｂは、１つの画素列ＰＲｊ＋１を構成する画素ＰＸＬの残りの一部と接続されてもよい。例えば、１つの画素列ＰＲｊ＋１を構成する画素ＰＸＬは、交互に配置される第３画素ＰＸＬ３と第４画素ＰＸＬ４を含んでもよい。ここで、第３画素ＰＸＬ３は第２サブデータ線Ｄｊ＋１ｂと接続され、第４画素ＰＸＬ４は第１サブデータ線Ｄｊ＋１ａと接続されるのであってもよい。

第３画素ＰＸＬ３と第４画素ＰＸＬ４は、同じ色に発光されてもよく、上述した第１画素ＰＸＬ１及び第２画素ＰＸＬ２と異なる色に発光されてもよい。例えば、第３画素ＰＸＬ３と第４画素ＰＸＬ４は、いずれも緑色に発光されてもよい。

第ｊ＋１デマルチプレクサーＤＭｊ＋１は、データ信号の伝達のための第１トランジスタＭｊ＋１ａ及び第２トランジスタＭｊ＋１ｂを含んでもよい。

第１トランジスタＭｊ＋１ａは、第ｊ＋１出力線Ｏｊ＋１と第１サブデータ線Ｄｊ＋１ａとの間に接続され、第２駆動信号Ｃｄ２によってオンオフ動作が制御されてもよい。第２トランジスタＭｊ＋１ｂは、第ｊ＋１出力線Ｏｊ＋１と第２サブデータ線Ｄｊ＋１ｂとの間に接続され、第１駆動信号Ｃｄ１によってオンオフ動作が制御されてもよい。

例えば、第１駆動信号Ｃｄ１が供給されると、第２トランジスタＭｊ＋１ｂがターンオンし、これにより、第ｊ＋１出力線Ｏｊ＋１のデータ信号が第２サブデータ線Ｄｊ＋１ｂに供給されうる。また、第２駆動信号Ｃｄ２が供給されると、第１トランジスタＭｊ＋１ａがターンオンし、これにより、第ｊ＋１出力線Ｏｊ＋１のデータ信号が第１サブデータ線Ｄｊ＋１ａに供給されうる。

第１トランジスタＭｊ＋１ａと第２トランジスタＭｊ＋１ｂは、互いに異なる期間にターンオンされてもよい。このため、第１駆動信号Ｃｄ１の供給期間と第２駆動信号Ｃｄ２の供給期間は、重ならないのであってもよい。

全体的にみると、２つの隣接した画素列ＰＲｊ、ＰＲｊ＋１と接続された４つのサブデータ線Ｄｊａ、Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋１ｂのうち、互いに隣接する２つのサブデータ線Ｄｊｂ、Ｄｊ＋１ａは、同じ水平ラインに位置する第２及び第４画素ＰＸＬ２、ＰＸＬ４と接続されてもよい。

２つの隣接した画素列ＰＲｊ、ＰＲｊ＋１と接続された４つのサブデータ線Ｄｊａ、Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋１ｂのうち、互いに最も遠くに位置する２つのサブデータ線Ｄｊａ、Ｄｊ＋１ｂは、同じ水平ラインに位置する第１及び第３画素ＰＸＬ１、ＰＸＬ３と接続されてもよい。

２つの隣接した画素列ＰＲｊ、ＰＲｊ＋１と接続された４つのサブデータ線Ｄｊａ、Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋１ｂのうち、互いに隣接する２つのサブデータ線Ｄｊｂ、Ｄｊ＋１ａは、同じ期間の間、データ信号の入力を受けることができる。このため、第ｊデマルチプレクサーＤＭｊの第２トランジスタＭｊｂと、第ｊ＋１デマルチプレクサーＤＭｊ＋１の第１トランジスタＭｊ＋１ａとは、同じ期間の間、オン状態を保持することができ、同じ第２駆動信号Ｃｄ２によってオンオフが制御されうる。

もし、互いに隣接する２つのサブデータ線Ｄｊｂ、Ｄｊ＋１ａに、異なる時点にそれぞれデータ信号を供給すると、いずれか１つのサブデータ線に生じた電圧変化が他のサブデータ線の電圧変化を引き起こすことがあり、これは、他のサブデータ線に、所望しないカップリングノイズを発生させる恐れがある。従って、本発明の一実施例では、互いに隣接する２つのサブデータ線Ｄｊｂ、Ｄｊ＋１ａに、同じ時点にてデータ信号を印加することで、カップリングノイズを除去することができ、これにより、高品質の映像を実現することができる。

また、２つの隣接した画素列ＰＲｊ、ＰＲｊ＋１と接続された、４つのサブデータ線Ｄｊａ、Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋１ｂのうち、互いに最も遠く位置する２つのサブデータ線Ｄｊａ、Ｄｊ＋１ｂは、同じ期間の間、データ信号の入力を受けることができる。このため、第ｊデマルチプレクサーＤＭｊの第１トランジスタＭｊａと、第ｊ＋１デマルチプレクサーＤＭｊ＋１の第２トランジスタＭｊ＋１ｂとは、同じ期間の間、オン状態を保持することができ、同じ第１駆動信号Ｃｄ１によってオンオフが制御されうる。

図３は、本発明の実施例による画素を、より詳細に示す図である。説明の便宜上、互いに隣接して位置する第ｊ画素列ＰＲｊ及び第ｊ＋１画素列ＰＲｊ＋１を中心に示した。

図３を参照すると、第１画素ＰＸＬ１は、画素回路及び有機発光ダイオードＯＬＥＤを含んでもよい。

有機発光ダイオードＯＬＥＤのアノード電極は画素回路に接続され、カソード電極は第２電源ＥＬＶＳＳに接続されるのであってもよい。このような有機発光ダイオードＯＬＥＤは、画素回路から供給される電流量に応じて、所定輝度の光を生成することができる。有機発光ダイオードＯＬＥＤに電流が流れるように、アノード電極に供給される第１電源ＥＬＶＤＤは、第２電源ＥＬＶＳＳより高い電圧に設定されてもよい。

画素回路は、データ信号に応じて、第１電源ＥＬＶＤＤから有機発光ダイオードＯＬＥＤを経由して、第２電源ＥＬＶＳＳに流れる電流量を制御することができる。このため、画素回路は、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７、及びストレージキャパシタＣｓｔを含んでもよい。

第１トランジスタＴ１（駆動トランジスタ）の第１電極は第１ノードＮ１に接続され、第２電極は第６トランジスタＴ６の第１電極に接続されるのであってもよい。また、第１トランジスタＴ１のゲート電極は、第２ノードＮ２に接続されてもよい。このような第１トランジスタＴ１は、ストレージキャパシタＣｓｔに保存された電圧に応じて、第１電源ＥＬＶＤＤから有機発光ダイオードＯＬＥＤを経由して、第２電源ＥＬＶＳＳに供給される電流量を制御することができる。

第２トランジスタＴ２は、ｊ番目の第１サブデータ線Ｄｊａと第１ノードＮ１との間に接続されてもよい。また、第２トランジスタＴ２のゲート電極は第ｋ走査線Ｓｋに接続されてもよい。このような第２トランジスタＴ２は、第ｋ走査線Ｓｋに走査信号が供給されるときにターンオンされ、ｊ番目の第１サブデータ線Ｄｊａと第１ノードＮ１を電気的に接続させる。

第３トランジスタＴ３は、第１トランジスタＴ１の第２電極と第２ノードＮ２との間に接続されてもよい。また、第３トランジスタＴ３のゲート電極は、第ｋ走査線Ｓｋに接続されてもよい。このような第３トランジスタＴ３は、第ｋ走査線Ｓｋに走査信号が供給されるときにターンオンされ、第１トランジスタＴ１をダイオード接続させることができる。

第４トランジスタＴ４は、第２ノードＮ２と第３電源ＶＩＮＴの間に接続されてもよい。また、第４トランジスタＴ４のゲート電極は、第ｋ－１走査線Ｓｋ－１に接続されてもよい。このような第４トランジスタＴ４は、第ｋ－１走査線Ｓｋ－１に走査信号が供給されるときにターンオンされ、第２ノードＮ２に、第３電源ＶＩＮＴの電圧を供給することができる。

第５トランジスタＴ５は、第１電源ＥＬＶＤＤと第１ノードＮ１の間に接続されてもよい。また、第５トランジスタＴ５のゲート電極は、第ｋ発光制御線Ｅｋに接続されてもよい。このような第５トランジスタＴ５は、第ｋ発光制御線Ｅｋに発光制御信号が供給されるときにターンオフされ、発光制御信号が供給されないときにターンオンされるのでありうる。

第６トランジスタＴ６は、第１トランジスタＴ１の第２電極と有機発光ダイオードＯＬＥＤのアノード電極との間に接続されてもよい。また、第６トランジスタＴ６のゲート電極は、第ｋ発光制御線Ｅｋに接続されてもよい。このような第６トランジスタＴ６は、第ｋ発光制御線Ｅｋに発光制御信号が供給されるときにターンオフされ、発光制御信号が供給されないときにターンオンされるのでありうる。

第７トランジスタＴ７は、有機発光ダイオードＯＬＥＤのアノード電極と第３電源ＶＩＮＴの間に接続されてもよい。また、第７トランジスタＴ７のゲート電極は、第ｋ－１走査線Ｓｋ－１に接続されてもよい。このような第７トランジスタＴ７は、第ｋ－１走査線Ｓｋ－１に走査信号が供給されるときにターンオンされて、有機発光ダイオードＯＬＥＤのアノード電極に第３電源ＶＩＮＴの電圧を供給することができる。

他の実施例では、第７トランジスタＴ７のゲート電極が、第ｋ走査線Ｓｋまたは第ｋ＋１走査線Ｓｋ＋１と接続されてもよい。

一方、第３電源ＶＩＮＴの電圧は、データ信号より低い電圧に設定されてもよい。第３電源ＶＩＮＴの電圧が有機発光ダイオードＯＬＥＤのアノード電極に供給されると、有機発光ダイオードＯＬＥＤの寄生キャパシタが放電される。有機キャパシタＣｏｌｅｄが放電されると、画素ＰＸＬのブラック表現力が向上しうる。

ストレージキャパシタＣｓｔは、第１電源ＥＬＶＤＤと第２ノードＮ２との間に接続されてもよい。このようなストレージキャパシタＣｓｔは、データ信号及び第１トランジスタＴ１のしきい値電圧に対応する電圧を保存することができる。

ここで、トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７の第１電極は、ソース電極及びドレイン電極のいずれか１つに設定され、トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７の第２電極は、第１電極と異なる電極に設定されてもよい。例えば、第１電極がソース電極に設定されると、第２電極はドレイン電極に設定されうる。

第２画素ＰＸＬ２は、同じ画素列ＰＲｊ中にて、第１画素ＰＸＬ１と交互に配置されてもよい。このような第２画素ＰＸＬ２は、第１画素ＰＸＬ１と同様の回路構成であってもよい。

但し、第２画素ＰＸＬ２は、第１画素ＰＸＬ１と比較して次の水平ラインに位置するため、第ｋ走査線Ｓｋ、第ｋ＋１走査線Ｓｋ＋１、及び第ｋ＋１発光制御線Ｅｋ＋１と接続されうる。

この場合、第２トランジスタＴ２のゲート電極と第３トランジスタＴ３のゲート電極は第ｋ＋１走査線Ｓｋ＋１に接続され、第４トランジスタＴ４のゲート電極と第７トランジスタＴ７のゲート電極は第ｋ走査線Ｓｋに接続され、第５トランジスタＴ５のゲート電極と第６トランジスタＴ６のゲート電極は、第ｋ＋１発光制御線Ｅｋ＋１に接続されるのであってもよい。

また、第２画素ＰＸＬ２は、ｊ番目の第２サブデータ線Ｄｊｂと接続されてもよい。ここで、第２画素ＰＸＬ２の第２トランジスタＴ２は、ｊ番目の第２サブデータ線Ｄｊｂと第１ノードＮ１の間に接続されてもよい。

第３画素ＰＸＬ３は、第１画素ＰＸＬ１と類似する回路構成であってもよく、第１画素ＰＸＬ１と同じ水平ライン上に配置されてもよい。従って、第３画素ＰＸＬ３は、第１画素ＰＸＬ１と同様に、第ｋ－１走査線Ｓｋ－１、第ｋ走査線Ｓｋ、及び第ｋ発光制御線Ｅｋと接続されてもよい。但し、第３画素ＰＸＬ３は、第１画素ＰＸＬ１と異なる画素列ＰＲｊ＋１に位置するため、ｊ＋１番目の第２サブデータ線Ｄｊ＋１ｂと接続されてもよい。ここで、第３画素ＰＸＬ３の第２トランジスタＴ２は、ｊ＋１番目の第２サブデータ線Ｄｊ＋１ｂと第１ノードＮ１の間に接続されてもよい。

第４画素ＰＸＬ４は、同じ画素列ＰＲｊ＋１中にて、第３画素ＰＸＬ３と交互に配置されてもよい。このような第４画素ＰＸＬ４は、第３画素ＰＸＬ３と同様の回路構成であってもよい。但し、第４画素ＰＸＬ４の場合、第３画素ＰＸＬ３と比較して次の水平ラインに位置するため、第ｋ走査線Ｓｋ、第ｋ＋１走査線Ｓｋ＋１、及び第ｋ＋１発光制御線Ｅｋ＋１と接続されてもよい。ここで、第４画素ＰＸＬ４の第２トランジスタＴ２のゲート電極と第４画素ＰＸＬ４の第３トランジスタＴ３のゲート電極は第ｋ＋１走査線Ｓｋ＋１に接続され、第４トランジスタＴ４のゲート電極と第７トランジスタＴ７のゲート電極は第ｋ走査線Ｓｋに接続され、第５トランジスタＴ５のゲート電極と第６トランジスタＴ６のゲート電極は第ｋ＋１発光制御線Ｅｋ＋１に接続されるのであってもよい。

第４画素ＰＸＬ４は、ｊ＋１番目の第１サブデータ線Ｄｊ＋１ａと接続されてもよい。ここで、第４画素ＰＸＬ４の第２トランジスタＴ２は、ｊ＋１番目の第１サブデータ線Ｄｊ＋１ａと第１ノードＮ１との間に接続されてもよい。

互いに隣接する２つの画素列、例えば、第ｊ画素列と第ｊ＋１画素列に接続された４つのサブデータ線Ｄｊａ、Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋１ｂのうち互いに隣接する２つのサブデータ線Ｄｊｂ、Ｄｊ＋１ａは、互いに同じ画素行に位置した画素に接続されてもよい。また、互いに隣接する２つの画素列に接続された４つのサブデータ線Ｄｊａ、Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋１ｂのうち、互いに最も遠く位置する２つのサブデータ線は、同じ画素行に接続されてもよい。

図４は、本発明の一実施例による表示装置の第ｋ画素行、第ｋ＋１画素行、第ｊ画素列、第ｊ＋１画素列、第ｊ＋２画素列、及び第ｊ＋３画素列の交差領域に配置された画素を示す平面図であり、図５は、図４に示された第ｋ画素行及び第ｊ画素列の交差領域に配置された画素を示す平面図であり、図６は、図５のＩ－Ｉ’線に沿った断面図であり、図７は、図５のＩＩ－ＩＩ’線に沿った断面図であり、図８は、図４のＩＩＩ－ＩＩＩ’線に沿った断面図であり、図９は、図４のＩＶ－ＩＶ’線に沿った断面図である。

図１～図９を参照すると、表示装置は、基板ＳＵＢ及び基板ＳＵＢ上に設けられた画素ＰＸＬを含んでもよい。

基板ＳＵＢは、透明絶縁材料を含んで光の透過が可能である。基板ＳＵＢは硬性（ｒｉｇｉｄ）基板であってもよい。例えば、基板ＳＵＢは、ガラス基板、石英基板、ガラスセラミック基板、及び結晶質ガラス基板の何れか１つであってもよい。

また、基板ＳＵＢは、可撓性（ｆｌｅｘｉｂｌｅ）基板であってもよい。ここで、基板ＳＵＢは、高分子有機物を含むフィルム基板及びプラスチック基板の何れか１つであってもよい。例えば、基板ＳＵＢは、ポリスチレン（ｐｏｌｙｓｔｙｒｅｎｅ）、ポリビニルアルコール（ｐｏｌｙｖｉｎｙｌ ａｌｃｏｈｏｌ）、ポリメチルメタクリレート（Ｐｏｌｙｍｅｔｈｙｌ ｍｅｔｈａｃｒｙｌａｔｅ）、ポリエーテルスルホン（ｐｏｌｙｅｔｈｅｒｓｕｌｆｏｎｅ）、ポリアクリレート（ｐｏｌｙａｃｒｙｌａｔｅ）、ポリエーテルイミド（ｐｏｌｙｅｔｈｅｒ ｉｍｉｄｅ）、ポリエチレンナフタレート（ｐｏｌｙｅｔｈｙｌｅｎｅ ｎａｐｈｔｈａｌａｔｅ）、ポリエチレンテレフタレート（ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ）、ポリフェニレンスルファイド（ｐｏｌｙｐｈｅｎｙｌｅｎｅ ｓｕｌｆｉｄｅ）、ポリアリレート（ｐｏｌｙａｒｙｌａｔｅ）、ポリイミド（ｐｏｌｙｉｍｉｄｅ）、ポリカーボネート（ｐｏｌｙｃａｒｂｏｎａｔｅ）、セルローストリアセテート（ｃｅｌｌｕｌｏｓｅ ｔｒｉａｃｅｔａｔｅ）、セルロースアセテートプロピオネート（ｃｅｌｌｕｌｏｓｅ ａｃｅｔａｔｅ ｐｒｏｐｉｏｎａｔｅ）のうち少なくとも何れか１つを含んでもよい。但し、基板ＳＵＢを構成する材料は多様に変わってもよく、繊維強化プラスチック（ＦＲＰ、Ｆｉｂｅｒ ｒｅｉｎｆｏｒｃｅｄ ｐｌａｓｔｉｃ）などを含んでもよい。

画素ＰＸＬは、第１方向ＤＲ１に延長された複数の画素行、及び、画素行に交差する第２方向ＤＲ２に延長された複数の画素列をなすようにマトリックス（ｍａｔｒｉｘ）状に配列されてもよい。即ち、画素行は第１方向ＤＲ１に配列された画素ＰＸＬを含み、画素列は第２方向ＤＲ２に配列された画素ＰＸＬを含んでもよい。

画素ＰＸＬは、第１画素ＰＸＬ１、第２画素ＰＸＬ２、第３画素ＰＸＬ３及び第４画素ＰＸＬ４を含んでもよい。第１画素ＰＸＬ１は、第ｋ画素行と第ｊ画素列との交差領域に配置された画素であり、第２画素ＰＸＬ２は、第ｋ＋１画素行と第ｊ画素列との交差領域に配置された画素であり、第３画素ＰＸＬ３は、第ｋ画素行と第ｊ＋１画素列との交差領域に配置された画素であり、第４画素ＰＸＬ４は、第ｋ＋１画素行と第ｊ＋１画素列との交差領域に配置された画素であってもよい。

画素ＰＸＬは、走査線Ｓｋ－１、Ｓｋ、Ｓｋ＋１、データ線Ｄｊａ、Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋１ｂ、Ｄｊ＋２ａ、Ｄｊ＋２ｂ、Ｄｊ＋３ａ、Ｄｊ＋３ｂ、発光制御線Ｅｋ、Ｅｋ１、電源線ＰＬ、及び初期化電源線ＩＰＬに接続されてもよい。

走査線Ｓｋ－１、Ｓｋ、Ｓｋ＋１は、第１方向ＤＲ１に延長されてもよい。走査線Ｓｋ－１、Ｓｋ、Ｓｋ＋１は、第２方向ＤＲ２に沿って順に配列された第ｋ－１走査線Ｓｋ－１、第ｋ走査線Ｓｋ、及び第ｋ＋１走査線Ｓｋ＋１を含んでもよい。走査線Ｓｋ－１、Ｓｋ、Ｓｋ＋１は、走査信号の印加を受けることができる。例えば、第ｋ－１走査線Ｓｋ－１は、第ｋ－１走査信号の印加を受けることができる。第ｋ－１走査線Ｓｋ－１は、第ｋ－１走査信号により、第ｋ画素行の画素ＰＸＬを初期化させることができる。第ｋ走査線Ｓｋは、第ｋ走査信号の印加を受けることができる。第ｋ＋１走査線Ｓｋ＋１は、第ｋ＋１走査信号の印加を受けることができる。

データ線Ｄｊａ、Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋１ｂ、Ｄｊ＋２ａ、Ｄｊ＋２ｂ、Ｄｊ＋３ａ、Ｄｊ＋３ｂは、第２方向ＤＲ２に延長されてもよい。データ線Ｄｊａ、Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋１ｂ、Ｄｊ＋２ａ、Ｄｊ＋２ｂ、Ｄｊ＋３ａ、Ｄｊ＋３ｂは、第１方向ＤＲ１に沿って順に配列された第ｊデータ線Ｄｊａ、Ｄｊｂ、第ｊ＋１データ線Ｄｊ＋１ａ、Ｄｊ＋１ｂ、第ｊ＋２データ線Ｄｊ＋２ａ、Ｄｊ＋２ｂ、及び第ｊ＋３データ線Ｄｊ＋３ａ、Ｄｊ＋３ｂを含んでもよい。

図１～５並びに１３に示すように、第ｊデータ線Ｄｊａ、Ｄｊｂ、第ｊ＋１データ線Ｄｊ＋１ａ、Ｄｊ＋１ｂ、第ｊ＋２データ線Ｄｊ＋２ａ、Ｄｊ＋２ｂ、及び第ｊ＋３データ線Ｄｊ＋３ａ、Ｄｊ＋３ｂのそれぞれは、第１サブデータ線Ｄｊａ、Ｄｊ＋１ａ、Ｄｊ＋２ａ、Ｄｊ＋３ａと、第２サブデータ線Ｄｊｂ、Ｄｊ＋１ｂ、Ｄｊ＋２ｂ、Ｄｊ＋３ｂとを含んでもよい。第１サブデータ線Ｄｊａ、Ｄｊ＋１ａ、Ｄｊ＋２ａ、Ｄｊ＋３ａと、第２サブデータ線Ｄｊｂ、Ｄｊ＋１ｂ、Ｄｊ＋２ｂ、Ｄｊ＋３ｂとは、各画素列の両側にそれぞれ設けられてもよい。例えば、第１サブデータ線Ｄｊａ、Ｄｊ＋１ａ、Ｄｊ＋２ａ、Ｄｊ＋３ａは各画素列の一側（図示の例で、表示面に向かって左側、すなわち、図１の走査駆動部の側）に設けられ、第２サブデータ線Ｄｊｂ、Ｄｊ＋１ｂ、Ｄｊ＋２ｂ、Ｄｊ＋３ｂは各画素列の他側（図示の例で、表示面に向かって右側、すなわち、図１の発光制御部の側）に設けられるのであってもよい。

図１１に示すように、発光制御線Ｅｋ、Ｅｋ＋１は、第１方向ＤＲ１に延長されてもよい。第ｋ発光制御線Ｅｋは、２本の第ｋ走査線Ｓｋの間に、これら第ｋ走査線Ｓｋから離隔されるように配置されてもよい。第ｋ＋１発光制御線Ｅｋ＋１は、２本の第ｋ＋１走査線Ｓｋ＋１の間に、これら第ｋ＋１走査線Ｓｋ＋１から離隔されるように配置される。発光制御線Ｅｋ、Ｅｋ＋１は、発光制御信号の印加を受けることができる。

図１３～１４に示すように、電源線ＰＬは、データ線Ｄｊａ、Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋１ｂ、Ｄｊ＋２ａ、Ｄｊ＋２ｂ、Ｄｊ＋３ａ、Ｄｊ＋３ｂから離隔されるように設けられてもよい。例えば、電源線ＰＬは、第１サブデータ線Ｄｊａ、Ｄｊ＋１ａ、Ｄｊ＋２ａ、Ｄｊ＋３ａと、第２サブ第ｊデータ線Ｄｊｂ、Ｄｊ＋１ｂ、Ｄｊ＋２ｂ、Ｄｊ＋３ｂとの間に設けられてもよい。電源線ＰＬは、第１電源ＥＬＶＤＤ及び第２電源ＥＬＶＳＳの何れか一方、例えば、第１電源ＥＬＶＤＤの印加を受けることができる。

図１２に示すように、初期化電源線ＩＰＬは、第１方向ＤＲ１に沿って延長されてもよい。初期化電源線ＩＰＬは、第ｋ画素行の画素ＰＸＬと第ｋ＋１画素行の画素ＰＸＬの間に設けられてもよい。初期化電源線ＩＰＬは、初期化電源Ｖｉｎｔの印加を受けることができる。

以下では、第ｋ画素行と第ｊ画素列との交差箇所に配置された第１画素ＰＸＬ（図５、並びに図２及び４）を詳細に説明する。

第１画素ＰＸＬ１は、第ｋ－１走査線Ｓｋ－１、第ｋ走査線Ｓｋ、第ｊデータ線Ｄｊａ、Ｄｊｂのうちの第１サブデータ線Ｄｊａ、第ｋ発光制御線Ｅｋ、電源線ＰＬ、及び初期化電源線ＩＰＬに接続されてもよい。

図３に示すように、第１画素ＰＸＬ１は、第１トランジスタＴ１～第７トランジスタＴ７、ストレージキャパシタＣｓｔ、及び表示素子ＯＬＥＤを含んでもよい。

図５、並びに図１３及び７～８に示すように、第１トランジスタＴ１は、第１ゲート電極ＧＥ１、第１アクティブパターンＡＣＴ１、第１ソース電極ＳＥ１、第１ドレイン電極ＤＥ１、及び接続線ＣＮＬを含んでもよい。

第１ゲート電極ＧＥ１は、第３トランジスタＴ３の第３ドレイン電極ＤＥ３及び第４トランジスタＴ４の第４ドレイン電極ＤＥ４と接続されてもよい。接続線ＣＮＬは、第１ゲート電極ＧＥ１と第３ドレイン電極ＤＥ３及び第４ドレイン電極ＤＥ４との間を接続してもよい。接続線ＣＮＬの一端は、第１コンタクトホールＣＨ１を介して第１ゲート電極ＧＥ１に接続され、接続線ＣＮＬの他端は、第２コンタクトホールＣＨ２を介して第３ドレイン電極ＤＥ３及び第４ドレイン電極ＤＥ４に接続されてもよい。このように接続される場合、接続線ＣＮＬは、図３のノードＮ２を含む配線に相当する。

本発明の一実施例において、第１アクティブパターンＡＣＴ１、第１ソース電極ＳＥ１、及び第１ドレイン電極ＤＥ１は、不純物がドープまたはドープされない半導体層で形成されてもよい。例えば、第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１は不純物がドープされた半導体層からなり、第１アクティブパターンＡＣＴ１は不純物がドープされない半導体層からなってもよい。

図５及び１０に示すように、第１アクティブパターンＡＣＴ１は、所定方向に延長されたバー（ｂａｒ）状であり、延長された長さ方向に沿って複数回折れ曲がった形状であってもよい。第１アクティブパターンＡＣＴ１は、平面視では、第１ゲート電極ＧＥ１と重畳してもよい。第１アクティブパターンＡＣＴ１が長く形成されることにより、第１トランジスタＴ１のチャネル領域が長く形成されることができる。このため、第１トランジスタＴ１に印加されるゲート電圧の駆動範囲が広くなる。これにより、後に、表示素子ＯＬＥＤから放出される光の階調を精密に制御することができる。

図５及び１０に示すように、第１ソース電極ＳＥ１は、第１アクティブパターンＡＣＴ１の一端に接続されてもよい。第１ソース電極ＳＥ１は、第２トランジスタＴ２の第２ドレイン電極ＤＥ２と第５トランジスタＴ５の第５ドレイン電極ＤＥ５に接続されてもよい。第１ドレイン電極ＤＥ１は、第１アクティブパターンＡＣＴ１の他端に接続されてもよい。第１ドレイン電極ＤＥ１は、第３トランジスタＴ３の第３ソース電極ＳＥ３と、第６トランジスタＴ６の第６ソース電極ＳＥ６とに接続されてもよい。

第２トランジスタＴ２は、第２ゲート電極ＧＥ２、第２アクティブパターンＡＣＴ２、第２ソース電極ＳＥ２、及び第２ドレイン電極ＤＥ２を含んでもよい。

図５及び１１に示すように、第２ゲート電極ＧＥ２は、第ｋ走査線Ｓｋに接続されてもよい。第２ゲート電極ＧＥ２は、第ｋ走査線Ｓｋの一部として設けられるか、第ｋ走査線Ｓｋから突出した形状に設けられてもよい。本発明の一実施例において、第２アクティブパターンＡＣＴ２、第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２は、不純物がドープまたはドープされない半導体層で形成されてもよい。例えば、第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２は不純物がドープされた半導体層からなり、第２アクティブパターンＡＣＴ２は不純物がドープされない半導体層からなってもよい。第２アクティブパターンＡＣＴ２は、第２ゲート電極ＧＥ２と重なり合った部分に該当する。第２ソース電極ＳＥ２の一端は、第２アクティブパターンＡＣＴ２に接続されてもよい。第２ソース電極ＳＥ２の他端は、第６コンタクトホールＣＨ６を介してデータ線Ｄｊａに接続されてもよい。第２ドレイン電極ＤＥ２の一端は、第２アクティブパターンＡＣＴ２に接続されてもよい。第２ドレイン電極ＤＥ２の他端は、第１トランジスタＴ１の第１ソース電極ＳＥ１と第５トランジスタＴ５の第５ドレイン電極ＤＥ５に接続されてもよい。

図５及び１０～１１に示すように、第３トランジスタＴ３は、リーク電流を防止するために二重ゲート構造であってもよい。即ち、第３トランジスタＴ３は、第３ａトランジスタＴ３ａと第３ｂトランジスタＴ３ｂを含んでもよい。第３ａトランジスタＴ３ａは、第３ａゲート電極ＧＥ３ａ、第３ａアクティブパターンＡＣＴ３ａ、第３ａソース電極ＳＥ３ａ、及び第３ａドレイン電極ＤＥ３ａを含んでもよい。第３ｂトランジスタＴ３ｂは、第３ｂゲート電極ＧＥ３ｂ、第３ｂアクティブパターンＡＣＴ３ｂ、第３ｂソース電極ＳＥ３ｂ、及び第３ｂドレイン電極ＤＥ３ｂを含んでもよい。以下では、第３ａゲート電極ＧＥ３ａと第３ｂゲート電極ＧＥ３ｂを第３ゲート電極ＧＥ３、第３ａアクティブパターンＡＣＴ３ａと第３ｂアクティブパターンＡＣＴ３ｂを第３アクティブパターンＡＣＴ３、第３ａソース電極ＳＥ３ａと第３ｂソース電極ＳＥ３ｂを第３ソース電極ＳＥ３、そして、第３ａドレイン電極ＤＥ３ａと第３ｂドレイン電極ＤＥ３ｂを第３ドレイン電極ＤＥ３と称する。

図５及び１１に示すように、第３ゲート電極ＧＥ３は、第ｋ走査線Ｓｋに接続されてもよい。第３ゲート電極ＧＥ３は、第ｋ走査線Ｓｋの一部として設けられるか、第ｋ走査線Ｓｋから突出した形状に設けられる。例えば、第３ａゲート電極ＧＥ３ａは第ｋ走査線Ｓｋの一部として設けられ、第３ｂゲート電極ＧＥ３ｂは第ｋ走査線Ｓｋから突出した形状に設けられてもよい。

第３アクティブパターンＡＣＴ３、第３ソース電極ＳＥ３及び第３ドレイン電極ＤＥ３は、不純物がドープまたはドープされない半導体層で形成されてもよい。例えば、第３ソース電極ＳＥ３及び第３ドレイン電極ＤＥ３は不純物がドープされた半導体層からなり、第３アクティブパターンＡＣＴ３は不純物がドープされない半導体層からなってもよい。第３アクティブパターンＡＣＴ３は、第３ゲート電極ＧＥ３と重なり合った部分に該当する。第３ソース電極ＳＥ３の一端は、第３アクティブパターンＡＣＴ３に接続されてもよい。第３ソース電極ＳＥ３の他端は、第１トランジスタＴ１の第１ドレイン電極ＤＥ１と第６トランジスタＴ６の第６ソース電極ＳＥ６に接続されてもよい。第３ドレイン電極ＤＥ３の一端は、第３アクティブパターンＡＣＴ３に接続されてもよい。第３ドレイン電極ＤＥ３の他端は、第４トランジスタＴ４の第４ドレイン電極ＤＥ４に接続されてもよい。また、第３ドレイン電極ＤＥ３は、接続線ＣＮＬ、第２コンタクトホールＣＨ２及び第１コンタクトホールＣＨ１を介して第１トランジスタＴ１の第１ゲート電極ＧＥ１に接続されてもよい。

第４トランジスタＴ４は、リーク電流を防止するために二重ゲート構造であってもよい。即ち、第４トランジスタＴ４は、第４ａトランジスタと第４ｂトランジスタを含んでもよい。第４ａトランジスタＴ４は、第４ａゲート電極ＧＥ４ａ、第４ａアクティブパターンＡＣＴ４ａ、第４ａソース電極ＳＥ４ａ、及び第４ａドレイン電極ＤＥ４ａを含み、第４ｂトランジスタは、第４ｂゲート電極ＧＥ４ｂ、第４ｂアクティブパターンＡＣＴ４ｂ、第４ｂソース電極ＳＥ４ｂ、及び第４ｂドレイン電極ＤＥ４ｂを含んでもよい。以下では、第４ａゲート電極ＧＥ４ａと第４ｂゲート電極ＧＥ４ｂを第４ゲート電極ＧＥ４、第４ａアクティブパターンＡＣＴ４ａと第４ｂアクティブパターンＡＣＴ４ｂを第４アクティブパターンＡＣＴ４、第４ａソース電極ＳＥ４ａと第４ｂソース電極ＳＥ４ｂを第４ソース電極ＳＥ４、そして、第４ａドレイン電極ＤＥ４ａと第４ｂドレイン電極ＤＥ４ｂを第４ドレイン電極ＤＥ４と称する。

図５及び１０～１１に示すように、第４ゲート電極ＧＥ４は、第ｋ－１走査線Ｓｋ－１に接続されてもよい。第４ゲート電極ＧＥ４は、第ｋ－１走査線Ｓｋ－１の一部として設けられるか、第ｋ－１走査線Ｓｋ－１から突出した形状に設けられてもよい。例えば、第４ａゲート電極ＧＥ４ａ及び第４ｂゲート電極ＧＥ４ｂは、第ｋ－１走査線Ｓｋ－１の一部として設けられてもよい。

第４アクティブパターンＡＣＴ４、第４ソース電極ＳＥ４及び第４ドレイン電極ＤＥ４は、不純物がドープまたはドープされない半導体層で形成されてもよい。例えば、第４ソース電極ＳＥ４及び第４ドレイン電極ＤＥ４は不純物がドープされた半導体層からなり、第４アクティブパターンＡＣＴ４は不純物がドープされない半導体層からなってもよい。第４アクティブパターンＡＣＴ４は、第４ゲート電極ＧＥ４と重なり合った部分に該当する。

図１０に示すように、第４ソース電極ＳＥ４の一端は、第４アクティブパターンＡＣＴ４に接続されてもよい。図１０及び１３などにより示すように、第４ソース電極ＳＥ４の他端は、図示しないコンタクトホールを通じて初期化電源線ＩＰＬ（図１２）に接続されるとともに、第７トランジスタＴ７の第７ドレイン電極ＤＥ７に接続されるのであってもよい。第４ソース電極ＳＥ４と初期化電源線ＩＰＬの間には、第１補助接続線ＡＵＸ１が設けられてもよい。第１補助接続線ＡＵＸ１の一端は、第９コンタクトホールＣＨ９を介して第４ソース電極ＳＥ４と接続されてもよい。第１補助接続線ＡＵＸ１の他端は、第８コンタクトホールＣＨ８を介して初期化電源線ＩＰＬに接続されてもよい。第４ドレイン電極ＤＥ４の一端は、第４アクティブパターンＡＣＴ４に接続されてもよい。また、図１０に示すように、第４ドレイン電極ＤＥ４の他端は、第３トランジスタＴ３の第３ドレイン電極ＤＥ３に接続されてもよい。第４ドレイン電極ＤＥ４は、図１３中に示す、接続線ＣＮＬ、第２コンタクトホールＣＨ２及び第１コンタクトホールＣＨ１を介して、第１トランジスタＴ１の第１ゲート電極ＧＥ１（図１１、下部電極ＬＥでもある）に接続されてもよい。

図１０に示すように、第５トランジスタＴ５は、第５ゲート電極ＧＥ５、第５アクティブパターンＡＣＴ５、第５ソース電極ＳＥ５、及び第５ドレイン電極ＤＥ５を含んでもよい。

図１１に示すように、第５ゲート電極ＧＥ５は、第ｋ発光制御線Ｅｋに接続されてもよい。第５ゲート電極ＧＥ５は、第ｋ発光制御線Ｅｋの一部として設けられるか、第ｋ発光制御線Ｅｋから突出した形状に設けられてもよい。第５アクティブパターンＡＣＴ５、第５ソース電極ＳＥ５及び第５ドレイン電極ＤＥ５は、不純物がドープまたはドープされない半導体層で形成される。例えば、第５ソース電極ＳＥ５及び第５ドレイン電極ＤＥ５は不純物がドープされた半導体層からなり、第５アクティブパターンＡＣＴ５は不純物がドープされない半導体層からなってもよい。第５アクティブパターンＡＣＴ５は、第５ゲート電極ＧＥ５と重なり合った部分に該当する。図１０に示すように、第５ソース電極ＳＥ５の一端は、第５アクティブパターンＡＣＴ５に接続されてもよい。第５ソース電極ＳＥ５の他端は、第５コンタクトホールＣＨ５を介して電源線ＰＬに接続されてもよい。第５ドレイン電極ＤＥ５の一端は、第５アクティブパターンＡＣＴ５に接続されてもよい。第５ドレイン電極ＤＥ５の他端は、第１トランジスタＴ１の第１ソース電極ＳＥ１と、第２トランジスタＴ２の第２ドレイン電極ＤＥ２とに接続されてもよい。

図５及び１０～１１に示すように、第６トランジスタＴ６は、第６ゲート電極ＧＥ６、第６アクティブパターンＡＣＴ６、第６ソース電極ＳＥ６、及び第６ドレイン電極ＤＥ６を含んでもよい。

図１１に示すように、第６ゲート電極ＧＥ６は、第ｋ発光制御線Ｅｋに接続されてもよい。第６ゲート電極ＧＥ６は、第ｋ発光制御線Ｅｋの一部として設けられるか、第ｋ発光制御線Ｅｋから突出した形状に設けられてもよい。第６アクティブパターンＡＣＴ６、第６ソース電極ＳＥ６及び第６ドレイン電極ＤＥ６は不純物がドープまたはドープされない半導体層で形成される。例えば、第６ソース電極ＳＥ６及び第６ドレイン電極ＤＥ６は不純物がドープされた半導体層からなり、第６アクティブパターンＡＣＴ６は不純物がドープされない半導体層からなってもよい。第６アクティブパターンＡＣＴ６は、第６ゲート電極ＧＥ６と重畳した部分に該当する。図１０に示すように、第６ソース電極ＳＥ６の一端は、第６アクティブパターンＡＣＴ６に接続されてもよい。第６ソース電極ＳＥ６の他端は、第１トランジスタＴ１の第１ドレイン電極ＤＥ１及び第３トランジスタＴ３の第３ソース電極ＳＥ３に接続されてもよい。第６ドレイン電極ＤＥ６の一端は、第６アクティブパターンＡＣＴ６に接続されてもよい。第６ドレイン電極ＤＥ６の他端は、第７トランジスタＴ７の第７ソース電極ＳＥ７に接続されてもよい。

図５及び１０～１１に示すように、第７トランジスタＴ７は、第７ゲート電極ＧＥ７、第７アクティブパターンＡＣＴ７、第７ソース電極ＳＥ７、及び第７ドレイン電極ＤＥ７を含んでもよい。

図１１に示すように、第７ゲート電極ＧＥ７は、第ｋ－１走査線Ｓｋ－１に接続されてもよい。第７ゲート電極ＧＥ７は、第ｋ－１走査線Ｓｋ－１の一部として設けられるか、第ｋ－１走査線Ｓｋ－１から突出した形状に設けられてもよい。第７アクティブパターンＡＣＴ７、第７ソース電極ＳＥ７及び第７ドレイン電極ＤＥ７は、不純物がドープまたはドープされない半導体層で形成されてもよい。例えば、第７ソース電極ＳＥ７及び第７ドレイン電極ＤＥ７は不純物がドープされた半導体層からなり、第７アクティブパターンＡＣＴ７は不純物がドープされない半導体層からなってもよい。第７アクティブパターンＡＣＴ７は、第７ゲート電極ＧＥ７と重畳した部分に該当する。第７ソース電極ＳＥ７の一端は、第７アクティブパターンＡＣＴ７に接続されてもよい。第７ソース電極ＳＥ７の他端は、第ｋ－１画素行の画素の第６トランジスタＴ６の第６ドレイン電極ＤＥ６に接続されてもよい。図１０に示すように、第７ドレイン電極ＤＥ７の一端は、第７アクティブパターンＡＣＴ７に接続されてもよい。図１０及び１３などにより示すように、第７ドレイン電極ＤＥ７の他端は、コンタクトホールを通じて初期化電源線ＩＰＬ（図１２）に接続されてもよい。また、第７ドレイン電極ＤＥ７は、第４トランジスタＴ４の第４ソース電極ＳＥ４に接続されてもよい。第７ドレイン電極ＤＥ７と第４トランジスタＴ４の第４ソース電極ＳＥ４は、第１補助接続線ＡＵＸ１、第８コンタクトホールＣＨ８、及び第９コンタクトホールＣＨ９を介して接続されてもよい。

図７及び１１～１２に示すように、ストレージキャパシタＣｓｔは、下部電極ＬＥと上部電極ＵＥを含んでもよい。下部電極ＬＥは、第１トランジスタＴ１の第１ゲート電極ＧＥ１からなってもよい。

上部電極ＵＥは、第１ゲート電極ＧＥ１と重なり、平面視では下部電極ＬＥをカバーすることができる。上部電極ＵＥと下部電極ＬＥとの重なり合う面積を広げることにより、ストレージキャパシタＣｓｔのキャパシタンスを増加させることができる。上部電極ＵＥには、第１方向ＤＲ１に延長されてもよい。本発明の一実施例において、上部電極ＵＥは、第１電源ＥＬＶＤＤと同じレベルの電圧が印加されてもよい。上部電極ＵＥは、第１ゲート電極ＧＥ１と接続線ＣＮＬが接触される第１コンタクトホールＣＨ１が形成される領域の一部が除去されてオープンされてもよい。

図６～８並びに１５に示すように、表示素子ＯＬＥＤは、第１電極ＡＤ、第２電極ＣＤ、及び第１電極ＡＤと第２電極ＣＤとの間に設けられた発光層ＥＭＬを含んでもよい。

第１電極ＡＤは、第１画素ＰＸＬ１の発光領域に対応して設けられてもよい。第１画素ＰＸＬ１の発光領域は、第１電極ＡＤに重ね合わされてもよい。第１画素ＰＸＬ１の発光領域の面積は、第１電極ＡＤの面積より小さくてもよい。第１電極ＡＤは、第７コンタクトホールＣＨ７、第１０コンタクトホールＣＨ１０及び第１２コンタクトホールＣＨ１２を介して、第６トランジスタＴ６の第６ドレイン電極ＤＥ６に接続されてもよい。第７コンタクトホールＣＨ７（図１３）と第１０コンタクトホールＣＨ１０（図１４）の間には、第１ブリッジパターンＢＲＰ１が設けられてもよい。第１０コンタクトホールＣＨ１０（図１４）と第１２コンタクトホールＣＨ１２（図１５）の間には、第２ブリッジパターンＢＲＰ２（図１４）が設けられてもよい。これらのコンタクトホールＣＨ７，ＣＨ１０及びＣＨ１２により、第１ブリッジパターンＢＲＰ１（図１３）と第２ブリッジパターンＢＲＰ２（図１４）は、第６ドレイン電極ＤＥ６と、第１電極ＡＤとを接続することができる。

第ｋ＋１画素行及び第ｊ画素列に位置する第２画素ＰＸＬ２、第ｋ画素行及び第ｊ＋１画素列に位置する第３画素ＰＸＬ３、及び第ｋ＋１画素行及び第ｊ＋１画素列に位置する第４画素ＰＸＬ４は、接続されるデータ線、走査線及び発光制御線が第１画素ＰＸＬ１と異なるだけで、全体的に第１画素ＰＸＬ１と同様の構造であってもよい。

第２画素ＰＸＬ２は、第ｋ走査線Ｓｋ、第ｋ＋１走査線Ｓｋ＋１、第ｊデータ線Ｄｊａ、Ｄｊｂの第２サブデータ線Ｄｊｂ、第ｋ＋１発光制御線Ｅｋ＋１、電源線ＰＬ、及び初期化電源線ＩＰＬに接続されてもよい。

第３画素ＰＸＬ３は、第ｋ－１走査線Ｓｋ－１、第ｋ走査線Ｓｋ、第ｊ＋１データ線Ｄｊ＋１ａ、Ｄｊ＋１ｂの第２サブデータ線Ｄｊ＋１ｂ、第ｋ発光制御線Ｅｋ、電源線ＰＬ、及び初期化電源線ＩＰＬに接続されてもよい。

第４画素ＰＸＬ４は、第ｋ走査線Ｓｋ、第ｋ＋１走査線Ｓｋ＋１、第ｊ＋１データ線Ｄｊ＋１ａ、Ｄｊ＋１ｂの第１サブデータ線Ｄｊ＋１ａ、第ｋ＋１発光制御線Ｅｋ＋１、電源線ＰＬ、及び初期化電源線ＩＰＬに接続されてもよい。

また、第２画素ＰＸＬ２及び第４画素ＰＸＬ４は、第２ソース電極ＳＥ２とデータ線Ｄｊｂ、Ｄｊ＋１ａを接続するための第２補助接続線ＡＵＸ２をさらに含んでもよい。第２補助接続線ＡＵＸ２の一端は、第６コンタクトホールＣＨ６を介して第２ソース電極ＳＥ２に接続され、第２補助接続線ＡＵＸ２の他端は、第４コンタクトホールＣＨ４を介してデータ線Ｄｊｂ、Ｄｊ＋１ａに接続されてもよい。

以下では、図４～図９を参照して、本発明の一実施例による第１画素ＰＸＬ１の構造について積層順に説明する。

基板ＳＵＢ上に半導体パターンが設けられてもよい。半導体パターンは、第１アクティブパターンＡＣＴ１～第７アクティブパターンＡＣＴ７と、第１ソース電極ＳＥ１～第７ソース電極ＳＥ７と、第１ドレイン電極ＤＥ１～第７ドレイン電極ＤＥ７と、を含んでもよい。半導体パターンは半導体物質を含んでもよい。

基板ＳＵＢと半導体パターンの間には、バッファ層（不図示）が設けられてもよい。

バッファ層は、基板ＳＵＢから第１アクティブパターンＡＣＴ１～第７アクティブパターンＡＣＴ７に不純物が拡散するのを防止することができる。バッファ層は単層膜であってもよいが、少なくとも２層以上の積層膜であってもよい。バッファ層は、有機絶縁膜及び無機絶縁膜のうち少なくとも１つを含んでもよい。有機絶縁膜は、光を透過させることができる有機絶縁物質を含んでもよい。無機絶縁膜は、シリコン酸化物、シリコン窒化物及びシリコン酸窒化物の少なくとも１つを含んでもよい。バッファ層が多重層からなる場合、各層は同じ物質または異なる物質を含んでもよい。例えば、無機絶縁膜は、シリコン酸化物を含む第１膜と、第１膜上に配置され、シリコン窒化物を含む第２膜と、を備えてもよい。

半導体パターンが形成された基板ＳＵＢ上にゲート絶縁膜ＧＩが設けられてもよい。

ゲート絶縁膜ＧＩは、有機絶縁膜及び無機絶縁膜の少なくとも１つを含んでもよい。有機絶縁膜は、光を透過させることができる有機絶縁物質を含んでもよい。例えば、有機絶縁膜は、フォトレジスト、ポリアクリル系樹脂（ｐｏｌｙａｃｒｙｌａｔｅｓ ｒｅｓｉｎ）、エポキシ系樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド系樹脂（ｐｏｌｙａｍｉｄｅｓ ｒｅｓｉｎ）、ポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅｓ ｒｅｉｎ）、不飽和ポリエステル系樹脂（ｕｎｓａｔｕｒａｔｅｄ ｐｏｌｙｅｓｔｅｒｓ ｒｅｓｉｎ）、ポリフェニレンエーテル系樹脂（ｐｏｌｙ－ｐｈｅｎｙｌｅｎｅ ｅｔｈｅｒｓ ｒｅｓｉｎ）、ポリフェニレンスルファイド系樹脂（ｐｏｌｙ－ｐｈｅｎｙｌｅｎｅ ｓｕｌｆｉｄｅｓ ｒｅｓｉｎ）、及びベンゾシクロブテン樹脂（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅｓ ｒｅｓｉｎ）の少なくとも１つを含んでもよい。無機絶縁膜は、シリコン酸化物、シリコン窒化物及びシリコン酸窒化物の少なくとも１つを含んでもよい。なお、フォトレジストとしては、シロキサン樹脂ベース、アクリル樹脂ベース、オレフィン－無水マレイン酸共重合体ベースなど、各種のもを単独または組み合わせて用いることができ、ネガ型でもポジ型でも良い。

ゲート絶縁膜ＧＩ上には、第ｋ－１走査線Ｓｋ－１、第ｋ走査線Ｓｋ、第ｋ発光制御線Ｅｋ、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７が設けられてもよい。第１ゲート電極ＧＥ１は、ストレージキャパシタＣｓｔの下部電極ＬＥになることができる。第２ゲート電極ＧＥ２と第３ゲート電極ＧＥ３は、第ｋ走査線Ｓｋと一体に形成されてもよい。第４ゲート電極ＧＥ４及び第７ゲート電極ＧＥ７は、第ｋ－１走査線Ｓｋ－１と一体に形成されてもよい。第５ゲート電極ＧＥ５と第６ゲート電極ＧＥ６は、第ｋ発光制御線Ｅｋと一体に形成されてもよい。

第ｋ－１走査線Ｓｋ－１、第ｋ走査線Ｓｋ、第ｋ発光制御線Ｅｋ、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７は、金属物質を含んでもよい。例えば、第ｋ－１走査線Ｓｋ－１、第ｋ走査線Ｓｋ、第ｋ発光制御線Ｅｋ、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７は、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）、及びこれらの合金の少なくとも１つを含んでもよい。第ｋ－１走査線Ｓｋ－１、第ｋ走査線Ｓｋ、第ｋ発光制御線Ｅｋ、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７は、単層膜であってもよいが、これに限定されるものではない。例えば、第ｋ－１走査線Ｓｋ－１、第ｋ走査線Ｓｋ、第ｋ発光制御線Ｅｋ、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７は、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）、及びこれらの合金の少なくとも１つを含む２以上の膜が積層された積層膜で形成されてもよい。

第ｋ－１走査線Ｓｋ－１などが形成された基板ＳＵＢ上には、第１層間絶縁膜ＩＬ１が設けられてもよい。第１層間絶縁膜ＩＬ１は、ポリシロキサン、シリコン酸化物、シリコン窒化物及びシリコン酸窒化物の少なくとも１つを含んでもよい。

第１層間絶縁膜ＩＬ１上には、ストレージキャパシタＣｓｔの上部電極ＵＥ及び初期化電源線ＩＰＬが設けられてもよい。上部電極ＵＥは、下部電極ＬＥをカバーすることができる。すなわち、上部電極ＵＥと、下部電極ＬＥとは、第１層間絶縁膜ＩＬ１を挟んで、少なくとも部分的に重なり合うことができる。上部電極ＵＥは、第１層間絶縁膜ＩＬ１を挟んで下部電極ＬＥとともにストレージキャパシタＣｓｔを構成することができる。上部電極ＵＥ及び初期化電源線ＩＰＬは、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）、及びこれらの合金の少なくとも１つを含む単層膜または積層膜で形成されてもよい。

上部電極ＵＥ及び初期化電源線ＩＰＬが配置された基板ＳＵＢ上には、第２層間絶縁膜ＩＬ２が設けられてもよい。

第２層間絶縁膜ＩＬ２は、無機絶縁膜及び有機絶縁膜の少なくとも１つを含んでもよい。例えば、第２層間絶縁膜ＩＬ２は、少なくとも１つの無機絶縁膜を含んでもよい。無機絶縁膜は、シリコン酸化物、シリコン窒化物及びシリコン酸窒化物の少なくとも１つを含んでもよい。また、第２層間絶縁膜ＩＬ２は、少なくとも１つの有機絶縁膜を含んでもよい。有機絶縁膜は、フォトレジスト、ポリアクリル系樹脂（ｐｏｌｙａｃｒｙｌａｔｅｓ ｒｅｓｉｎ）、エポキシ系樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド系樹脂（ｐｏｌｙａｍｉｄｅｓ ｒｅｓｉｎ）、ポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅｓ ｒｅｉｎ）、不飽和ポリエステル系樹脂（ｕｎｓａｔｕｒａｔｅｄ ｐｏｌｙｅｓｔｅｒｓ ｒｅｓｉｎ）、ポリフェニレンエーテル系樹脂（ｐｏｌｙ－ｐｈｅｎｙｌｅｎｅ ｅｔｈｅｒｓ ｒｅｓｉｎ）、ポリフェニレンスルファイド系樹脂（ｐｏｌｙ－ｐｈｅｎｙｌｅｎｅ ｓｕｌｆｉｄｅｓ ｒｅｓｉｎ）、及びベンゾシクロブテン樹脂（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅｓ ｒｅｓｉｎ）の少なくとも１つを含んでもよい。また、第２層間絶縁膜ＩＬ２は、少なくとも１つの無機絶縁膜と少なくとも１つの有機絶縁膜を含む積層膜構造であってもよい。

第２層間絶縁膜ＩＬ２上には、第１導電パターンが設けられてもよい。第１導電パターンは、第ｊデータ線Ｄｊａ、Ｄｊｂの第１サブデータ線Ｄｊａ、接続線ＣＮＬ、第１補助接続線ＡＵＸ１、第１ブリッジパターンＢＲＰ１、及び電源線ＰＬの第１導電層を含んでもよい。

第１サブデータ線Ｄｊａは、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通する第６コンタクトホールＣＨ６を介して第２ソース電極ＳＥ２に接続されてもよい。

接続線ＣＮＬの一端は、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通する第１コンタクトホールＣＨ１を介して、第１ゲート電極ＧＥ１に接続されてもよい。また、接続線ＣＮＬの他端は、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通する第２コンタクトホールＣＨ２を介して、第３ドレイン電極ＤＥ３及び第４ドレイン電極ＤＥ４に接続されてもよい。

第１補助接続線ＡＵＸ１は、第２層間絶縁膜ＩＬ２を貫通する第８コンタクトホールＣＨ８を介して、初期化電源線ＩＰＬに接続されてもよい。また、補助接続線ＡＵＸは、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１、及び第２層間絶縁膜ＩＬ２を貫通する第９コンタクトホールＣＨ９を介して、第４ソース電極ＳＥ４及び第７ドレイン電極ＤＥ７に接続されてもよい。

第１ブリッジパターンＢＲＰ１は、第６ドレイン電極ＤＥ６と第１電極ＡＤの間に配置されて、第６ドレイン電極ＤＥ６と第１電極ＡＤを接続する接続導体として設けられるパターンであってもよい。第１ブリッジパターンＢＲＰ１は、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１、及び第２層間絶縁膜ＩＬ２を貫通する第７コンタクトホールＣＨ７を介して、第６ドレイン電極ＤＥ６に接続されてもよい。

第２層間絶縁膜ＩＬ２上に位置する、電源線ＰＬの第１導電層は、第１電源供給線ＰＬ１を含んでもよい。第１電源供給線ＰＬ１は、一方向に延長され、その一部が折れ曲がった形状であってもよい。第１電源供給線ＰＬ１は、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１、及び第２層間絶縁膜ＩＬ２を貫通する第５コンタクトホールＣＨ５を介して、第５ソース電極ＳＥ５に接続されてもよい。また、第１電源供給線ＰＬ１は、第２層間絶縁膜ＩＬ２を貫通する第３コンタクトホールＣＨ３を介して、上部電極ＵＥに接続されてもよい。

第１導電パターンが設けられた基板ＳＵＢには、第３層間絶縁膜ＩＬ３が設けられてもよい。第３層間絶縁膜ＩＬ３は、第１導電パターンが設けられた基板ＳＵＢに設けられる第１絶縁膜ＩＬ３１と、第１絶縁膜ＩＬ３１上に設けられる第２絶縁膜ＩＬ３２と、を含んでもよい。第１絶縁膜ＩＬ３１は、無機絶縁物質を含んでもよい。例えば、第１絶縁膜ＩＬ３１は、ポリシロキサン、シリコン酸化物、シリコン窒化物及びシリコン酸窒化物の少なくとも１つを含んでもよい。第２絶縁膜ＩＬ３２は、有機絶縁物質を含んでもよい。例えば、第２絶縁膜ＩＬ３２は、フォトレジスト、ポリアクリル系樹脂（ｐｏｌｙａｃｒｙｌａｔｅｓ ｒｅｓｉｎ）、エポキシ系樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド系樹脂（ｐｏｌｙａｍｉｄｅｓ ｒｅｓｉｎ）、ポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅｓ ｒｅｉｎ）、不飽和ポリエステル系樹脂（ｕｎｓａｔｕｒａｔｅｄ ｐｏｌｙｅｓｔｅｒｓ ｒｅｓｉｎ）、ポリフェニレンエーテル系樹脂（ｐｏｌｙ－ｐｈｅｎｙｌｅｎｅ ｅｔｈｅｒｓ ｒｅｓｉｎ）、ポリフェニレンスルファイド系樹脂（ｐｏｌｙ－ｐｈｅｎｙｌｅｎｅ ｓｕｌｆｉｄｅｓ ｒｅｓｉｎ）、及びベンゾシクロブテン樹脂（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅｓ ｒｅｓｉｎ）の少なくとも１つを含んでもよい。

第３層間絶縁膜ＩＬ３上には、第２導電パターンが設けられてもよい。第２導電パターンは、第ｊデータ線Ｄｊａ、Ｄｊｂの第２サブデータ線Ｄｊｂ、電源線ＰＬの第２導電層、及び第２ブリッジパターンＢＲＰ２を含んでもよい。第２ブリッジパターンＢＲＰ２は、第１絶縁膜ＩＬ３１及び第２絶縁膜ＩＬ３２を貫通する第１０コンタクトホールＣＨ１０を介して第１ブリッジパターンＢＲＰ１に接続されてもよい。

第３層間絶縁膜ＩＬ３上に位置する、電源線ＰＬの第２導電層は、第２電源供給線ＰＬ２を含んでもよい。第２電源供給線ＰＬ２は、第１電源供給線ＰＬ１と少なくとも一部が重なり合うのでもよい。第２電源供給線ＰＬ２は、第１絶縁膜ＩＬ３１及び第２絶縁膜ＩＬ３２を貫通する第１１コンタクトホールＣＨ１１を介して第１電源供給線ＰＬ１に接続されてもよい。従って、電源線ＰＬは、第１電源供給線ＰＬ１及び第２電源供給線ＰＬ２を含んでもよい。また、電源線ＰＬは、第１電源供給線ＰＬ１及び第２電源供給線ＰＬ２が電気的に接続されるため、電源線ＰＬを介して供給される電源、例えば、第１電源ＥＬＶＤＤの電圧降下を防止することができる。

第２導電パターンが設けられた第３層間絶縁膜ＩＬ３上には、第４層間絶縁膜ＩＬ４が設けられてもよい。

第４層間絶縁膜ＩＬ４は、有機絶縁物質を含んでもよい。例えば、第４層間絶縁膜ＩＬ４は、フォトレジスト、ポリアクリル系樹脂（ｐｏｌｙａｃｒｙｌａｔｅｓ ｒｅｓｉｎ）、エポキシ系樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド系樹脂（ｐｏｌｙａｍｉｄｅｓ ｒｅｓｉｎ）、ポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅｓ ｒｅｉｎ）、不飽和ポリエステル系樹脂（ｕｎｓａｔｕｒａｔｅｄ ｐｏｌｙｅｓｔｅｒｓ ｒｅｓｉｎ）、ポリフェニレンエーテル系樹脂（ｐｏｌｙ－ｐｈｅｎｙｌｅｎｅ ｅｔｈｅｒｓ ｒｅｓｉｎ）、ポリフェニレンスルファイド系樹脂（ｐｏｌｙ－ｐｈｅｎｙｌｅｎｅ ｓｕｌｆｉｄｅｓ ｒｅｓｉｎ）、及びベンゾシクロブテン樹脂（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅｓ ｒｅｓｉｎ）の少なくとも１つを含んでもよい。

第４層間絶縁膜ＩＬ４上には、表示素子ＯＬＥＤが設けられてもよい。表示素子ＯＬＥＤは、第１電極ＡＤと、第２電極ＣＤと、第１電極ＡＤと第２電極ＣＤとの間に設けられた発光層ＥＭＬと、を含んでもよい。

第１電極ＡＤは、第４層間絶縁膜ＩＬ４上に設けられてもよい。第１電極ＡＤは、第４層間絶縁膜ＩＬ４を貫通する第１２コンタクトホールＣＨ１２を介して第２ブリッジパターンＢＲＰ２に接続されてもよい。上述のとおり、第２ブリッジパターンＢＲＰ２が第１０コンタクトホールＣＨ１０（図５の上端部）を介して第１ブリッジパターンＢＲＰ１に接続されうるので、第１電極ＡＤは、第１ブリッジパターンＢＲＰ１に電気的に接続されうる。第１ブリッジパターンＢＲＰ１は、第７コンタクトホールＣＨ７を介して第６ドレイン電極ＤＥ６に接続されるため、第１電極ＡＤは、最終的に第６ドレイン電極ＤＥ６に電気的に接続されうる（図３）。

第１電極ＡＤなどが形成された基板ＳＵＢ上には、各画素ＰＸＬに対応するように発光領域を区画する画素定義膜（区画用のマトリクス状などのバンプ部）ＰＤＬが設けられてもよい。画素定義膜ＰＤＬは、第１電極ＡＤの上面を露出させ、画素ＰＸＬの周りに沿って基板ＳＵＢから突出してもよい。

画素定義膜ＰＤＬにより取り囲まれた発光領域には発光層ＥＭＬが設けられ、発光層ＥＭＬ上には第２電極ＣＤが設けられてもよい。第２電極ＣＤ上には第２電極ＣＤをカバーする封止膜ＳＬＭが設けられてもよい。

第１電極ＡＤ及び第２電極ＣＤの何れか１つはアノード（ａｎｏｄｅ）電極で、他の１つはカソード（ｃａｔｈｏｄｅ）電極であってもよい。例えば、第１電極ＡＤはアノード電極で、第２電極ＣＤはカソード電極であってもよい。

また、第１電極ＡＤ及び第２電極ＣＤの少なくとも１つは、透過型電極であってもよい。例えば、表示素子ＯＬＥＤが背面発光型有機発光素子である場合、第１電極ＡＤが透過型電極で、第２電極ＣＤが反射型電極であってもよい。表示素子ＯＬＥＤが前面発光型有機発光素子である場合、第１電極ＡＤが反射型電極で、第２電極ＣＤが透過型電極であってもよい。表示素子ＯＬＥＤが両面発光型有機発光素子である場合、第１電極ＡＤ及び第２電極ＣＤは、ともに透過型電極であってもよい。本実施例では、表示素子ＯＬＥＤが前面発光型有機発光素子であり、第１電極ＡＤがアノード電極である場合を例に挙げて説明する。

第１電極ＡＤは、光を反射させることができる反射膜（不図示）と、反射膜の上部または下部に配置される透明導電膜（不図示）と、を含んでもよい。透明導電膜及び反射膜の少なくとも１つは、第６ドレイン電極ＤＥ６に電気的に接続されてもよい。

反射膜は、光を反射させることができる物質を含んでもよい。例えば、反射膜は、アルミニウム（Ａｌ）、銀（Ａｇ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及びこれらの合金の少なくとも１つを含んでもよい。

透明導電膜は、透明導電性酸化物を含んでもよい。例えば、透明導電膜は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＡＺＯ（Ａｌｕｍｉｎｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＧＺＯ（ｇａｌｌｉｕｍ ｄｏｐｅｄ ｚｉｎｃ ｏｘｉｄｅ）、ＺＴＯ（ｚｉｎｃ ｔｉｎ ｏｘｉｄｅ）、ＧＴＯ（Ｇａｌｌｉｕｍ ｔｉｎ ｏｘｉｄｅ）、及びＦＴＯ（ｆｌｕｏｒｉｎｅ ｄｏｐｅｄ ｔｉｎ ｏｘｉｄｅ）の少なくとも１つの透明導電性酸化物を含んでもよい。

画素定義膜ＰＤＬは、有機絶縁物質を含んでもよい。例えば、画素定義膜ＰＤＬは、ポリスチレン（ｐｏｌｙｓｔｙｒｅｎｅ）、ポリメチルメタクリレート（ＰＭＭＡ、ｐｏｌｙｍｅｔｈｙｌｍｅｔｈａｃｒｙｌａｔｅ）、ポリアクリロニトリル（ＰＡＮ、ｐｏｌｙａｃｒｙｌｏｎｉｔｒｉｌｅ）、ポリアミド（ＰＡ、ｐｏｌｙａｍｉｄｅ）、ポリイミド（ＰＩ、 ｐｏｌｙｉｍｉｄｅ）、ポリアリールエーテル（ＰＡＥ、ｐｏｌｙａｒｙｌｅｔｈｅｒ）、ヘテロサイクリックポリマー（ｈｅｔｅｒｏｃｙｃｌｉｃ ｐｏｌｙｍｅｒ）、パリレン（ｐａｒｙｌｅｎｅ）、エポキシ（ｅｐｏｘｙ）、ベンゾシクロブテン（ＢＣＢ、ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、シロキサン系樹脂（ｓｉｌｏｘａｎｅ ｂａｓｅｄ ｒｅｓｉｎ）、及びシラン系樹脂（ｓｉｌａｎｅ ｂａｓｅｄ ｒｅｓｉｎ）の少なくとも１つを含んでもよい。

発光層ＥＭＬは、第１電極ＡＤの露出された表面上に配置されてもよい。発光層ＥＭＬは、少なくとも光生成層（ｌｉｇｈｔ ｇｅｎｅｒａｔｉｏｎ ｌａｙｅｒ、ＬＧＬ）を含む多層薄膜構造であってもよい。例えば、発光層ＥＭＬは、正孔を注入する正孔注入層（ｈｏｌｅ ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ、ＨＩＬ）と、正孔の輸送性に優れ、光生成層で結合していない電子の移動を抑制して正孔と電子の再結合の機会を増加させるための正孔輸送層（ｈｏｌｅ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ、ＨＴＬ）と、注入された電子と正孔の再結合によって光を発する光生成層と、光生成層で結合していない正孔の移動を抑制するための正孔抑制層（ｈｏｌｅ ｂｌｏｃｋｉｎｇ ｌａｙｅｒ 、ＨＢＬ）と、電子を光生成層に円滑に輸送するための電子輸送層（ｅｌｅｃｔｒｏｎ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ、ＥＴＬ）と、電子を注入する電子注入層（ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ、ＥＩＬ）と、を備えてもよい。また、発光層ＥＭＬの正孔注入層、正孔輸送層、正孔抑制層、電子輸送層、及び電子注入層は、互いに隣接する第１画素ＰＸＬ１～第４画素ＰＸＬ４に共通に配置される共通層であってもよい。

第２電極ＣＤは、半透過反射膜であってもよい。例えば、第２電極ＣＤは、発光層ＥＭＬから出射された光を透過させることができる程度の厚さを有する薄型金属層であってもよい。第２電極ＣＤは、発光層ＥＭＬから出射された光の一部は透過させ、発光層ＥＭＬから出射された光の残りは反射させてもよい。

第２電極ＣＤは、透明導電膜に比べて仕事関数が低い物質を含んでもよい。例えば、第２電極ＣＤは、モリブデン（Ｍｏ）、タングステン（Ｗ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、イリジウム（Ｉｒ）、クロム（Ｃｒ）、リチウム（Ｌｉ）、カルシウム（Ｃａ）、及びこれらの合金の少なくとも１つを含んでもよい。

発光層ＥＭＬから出射された光の一部は第２電極ＣＤを透過できず、第２電極ＣＤから反射された光は反射膜で再び反射されてもよい。即ち、反射膜及び第２電極ＣＤの間で発光層ＥＭＬから出射された光は共振することができる。光共振によって表示素子ＯＬＥＤの光抽出効率は向上することができる。

反射膜と第２電極ＣＤとの距離は、発光層ＥＭＬから出射された光の色により異なってもよい。即ち、発光層ＥＭＬから出射された光の色に応じて、反射膜と第２電極ＣＤとの距離が、共振距離に適合するように調節されてもよい。

封止膜ＳＬＭは、表示素子ＯＬＥＤに酸素及び水分が浸透することを防止することができる。封止膜ＳＬＭは、複数の無機膜（不図示）及び複数の有機膜（不図示）を含んでもよい。例えば、封止膜ＳＬＭは、無機膜、及び無機膜上に配置された有機膜を含む複数の単位封止層を含んでもよい。また、封止膜ＳＬＭの最上部には、無機膜が配置されてもよい。無機膜は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、アルミニウム酸化物、チタン酸化物、ジルコニウム酸化物、及びスズ酸化物の少なくとも１つを含んでもよい。

第２画素ＰＸＬ２、第３画素ＰＸＬ３及び第４画素ＰＸＬ４は、接続されるデータ線、走査線及び発光制御線が第１画素ＰＸＬ１と異なるだけで、全体的に第１画素ＰＸＬ１と類似する積層構造であってもよい。

第２画素ＰＸＬ２は、第ｊデータ線Ｄｊａ、Ｄｊｂの第２サブデータ線Ｄｊｂ、第ｋ＋１走査線Ｓｋ＋１、及び第ｋ＋１発光制御線Ｅｋ＋１に接続されてもよい。第ｊデータ線Ｄｊａ、Ｄｊｂの第２サブデータ線Ｄｊｂは、第３層間絶縁膜ＩＬ３上に設けられてもよい。第ｊデータ線Ｄｊａ、Ｄｊｂの第２サブデータ線Ｄｊｂと第２ソース電極ＳＥ２との間には、第２補助接続線ＡＵＸ２が設けられてもよい。第２補助接続線ＡＵＸ２は第２層間絶縁膜ＩＬ２上に設けられ、第１補助接続線ＡＵＸ１と同じ物質を含んでもよい。第２補助接続線ＡＵＸ２の一端は、第６コンタクトホールＣＨ６を介して第２ソース電極ＳＥ２に接続され、第２補助接続線ＡＵＸ２の他端は、第４コンタクトホールＣＨ４を介してデータ線Ｄｊｂ、Ｄｊ＋１ａに接続されてもよい。

第３画素ＰＬＸ３は、第ｊデータ線Ｄｊａ、Ｄｊｂの第１サブデータ線Ｄｊａと同じ配線層中に設けられる第ｊ＋１データ線Ｄｊ＋１ａ、Ｄｊ＋１ｂの第２サブデータ線Ｄｊ＋１ｂ、第ｋ走査線Ｓｋ、及び第ｋ発光制御線Ｅｋに接続されてもよい。

第４画素ＰＸＬ４は、第ｊ＋１データ線Ｄｊ＋１ａ、Ｄｊ＋１ｂの第１サブデータ線Ｄｊ＋１ａ、第ｋ＋１走査線Ｓｋ＋１、及び第ｋ＋１発光制御線Ｅｋ＋１に接続されてもよい。第ｊ＋１データ線Ｄｊ＋１ａ、Ｄｊ＋１ｂの第１サブデータ線Ｄｊ＋１ａは、第３層間絶縁膜ＩＬ３上に設けられてもよい。第ｊ＋１データ線Ｄｊ＋１ａ、Ｄｊ＋１ｂの第１サブデータ線Ｄｊ＋１ａと第２ソース電極ＳＥ２との間には、第２補助接続線ＡＵＸ２が設けられてもよい。第２補助接続線ＡＵＸ２は第２層間絶縁膜ＩＬ２上に設けられ、第１補助接続線ＡＵＸ１と同じ物質を含んでもよい。第２補助接続線ＡＵＸ２の一端は、第６コンタクトホールＣＨ６を介して第２ソース電極ＳＥ２に接続され、第２補助接続線ＡＵＸ２の他端は、第４コンタクトホールＣＨ４を介してデータ線Ｄｊｂ、Ｄｊ＋１ａに接続されてもよい。

図１０は、図４～図９に示されたアクティブパターン、ソース電極、及びドレイン電極を説明するための平面図であり、図１１は、図４～図９に示された走査線、発光制御線、及びストレージキャパシタの下部電極を説明するための平面図であり、図１２は、図４～図９に示された初期化電源線及びストレージキャパシタの上部電極を説明するための平面図であり、図１３は、図４～図９に示されたデータ線、接続線、補助接続線、電源線の第１導電層、及び第１ブリッジパターンを説明するための平面図であり、図１４は、図４～図９に示されたデータ線、電源線の第２導電層、及び第２ブリッジパターンを説明するための平面図であり、図１５は、図４～図９に示された有機発光素子を説明するための平面図である。図１０～図１５は、説明の便宜上、第ｋ画素行、第ｋ＋１画素行、第ｊ画素列、第ｊ＋１画素列、第ｊ＋２画素列、及び第ｊ＋３画素列の画素の構成要素を層別に示した。

図２～図１５を参照すると、基板ＳＵＢ上に第１アクティブパターンＡＣＴ１～第７アクティブパターンＡＣＴ７と、第１ソース電極ＳＥ１～第７ソース電極ＳＥ７と、第１ドレイン電極ＤＥ１～第７ドレイン電極ＤＥ７とが設けられてもよい。第１アクティブパターンＡＣＴ１～第７アクティブパターンＡＣＴ７、第１ソース電極ＳＥ１～第７ソース電極ＳＥ７、及び第１ドレイン電極ＤＥ１～第７ドレイン電極ＤＥ７は同じ物質を含み、同じ工程を通じて形成されてもよい。第１アクティブパターンＡＣＴ１～第７アクティブパターンＡＣＴ７、第１ソース電極ＳＥ１～第７ソース電極ＳＥ７、及び第１ドレイン電極ＤＥ１～第７ドレイン電極ＤＥ７は、半導体物質を含んでもよい。

第１アクティブパターンＡＣＴ１の一端は第１ソース電極ＳＥ１と接続され、他端は第１ドレイン電極ＤＥ１と接続されてもよい。第２アクティブパターンＡＣＴ２の一端は第２ソース電極ＳＥ２と接続され、他端は第２ドレイン電極ＤＥ２と接続されてもよい。第３アクティブパターンＡＣＴ３の一端は第３ソース電極ＳＥ３と接続され、他端は第３ドレイン電極ＤＥ３と接続されてもよい。第４アクティブパターンＡＣＴ４の一端は第４ソース電極ＳＥ４と接続され、他端は第４ドレイン電極ＤＥ４と接続されてもよい。第５アクティブパターンＡＣＴ５の一端は第５ソース電極ＳＥ５と接続され、他端は第５ドレイン電極ＤＥ５と接続されてもよい。第６アクティブパターンＡＣＴ６の一端は第６ソース電極ＳＥ６と接続され、他端は第６ドレイン電極ＤＥ６と接続されてもよい。第７アクティブパターンＡＣＴ７の一端は第７ソース電極ＳＥ７と接続され、他端は第７ドレイン電極ＤＥ７と接続されてもよい。

第１～第７アクティブパターンＡＣＴ１～ＡＣＴ７上のゲート絶縁膜ＧＩ上には、第ｋ－１走査線Ｓｋ－１、第ｋ走査線Ｓｋ、第ｋ＋１走査線Ｓｋ＋１、第ｋ発光制御線Ｅｋ、第ｋ＋１発光制御線Ｅｋ＋１、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７が設けられてもよい。第ｋ－１走査線Ｓｋ－１、第ｋ走査線Ｓｋ、第ｋ＋１走査線Ｓｋ＋１、第ｋ発光制御線Ｅｋ、第ｋ＋１発光制御線Ｅｋ＋１、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７は同じ物質を含み、同じ工程により形成されてもよい。

第ｋ画素行において、ゲート絶縁膜ＧＩ上には、第ｋ－１走査線Ｓｋ－１、第ｋ走査線Ｓｋ、第ｋ発光制御線Ｅｋ、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７が設けられてもよい。第１ゲート電極ＧＥ１は、ストレージキャパシタＣｓｔの下部電極ＬＥとなってもよい。第２ゲート電極ＧＥ２と第３ゲート電極ＧＥ３は、第ｋ走査線Ｓｋと一体に形成されてもよい。第４ゲート電極ＧＥ４と第７ゲート電極ＧＥ７は、第ｋ－１走査線Ｓｋ－１と一体に形成されてもよい。第５ゲート電極ＧＥ５と第６ゲート電極ＧＥ６は、第ｋ発光制御線Ｅｋと一体に形成されてもよい。

第ｋ＋１画素行において、ゲート絶縁膜ＧＩ上には、第ｋ走査線Ｓｋ、第ｋ＋１走査線Ｓｋ＋１、第ｋ＋１発光制御線Ｅｋ＋１、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７が設けられてもよい。第２ゲート電極ＧＥ２と第３ゲート電極ＧＥ３は、第ｋ＋１走査線Ｓｋ＋１と一体に形成されてもよい。第４ゲート電極ＧＥ４と第７ゲート電極ＧＥ７は、第ｋ走査線Ｓｋと一体に形成されてもよい。第５ゲート電極ＧＥ５と第６ゲート電極ＧＥ６は、第ｋ＋１発光制御線Ｅｋ＋１と一体に形成されてもよい。

第ｋ－１走査線Ｓｋ－１、第ｋ走査線Ｓｋ、第ｋ＋１走査線Ｓｋ＋１、第ｋ発光制御線Ｅｋ、第ｋ＋１発光制御線Ｅｋ＋１、及び第１ゲート電極ＧＥ１～第７ゲート電極ＧＥ７上の第１層間絶縁膜ＩＬ１上には、ストレージキャパシタＣｓｔの上部電極ＵＥ及び初期化電源線ＩＰＬが設けられてもよい。初期化電源線ＩＰＬ及び上部電極ＵＥは同じ物質を含み、同じ工程によって形成されてもよい。

初期化電源線ＩＰＬ及び上部電極ＵＥ上の第２層間絶縁膜ＩＬ２上には、第１データパターン、接続線ＣＮＬ、第１補助接続線ＡＵＸ１、第２補助接続線ＡＵＸ２、第１ブリッジパターンＢＲＰ１、及び電源線ＰＬの第１導電層が設けられてもよい。第１データパターン、第１補助接続線ＡＵＸ１、第２補助接続線ＡＵＸ２、第１ブリッジパターンＢＲＰ１、及び電源線ＰＬの第１導電層は同じ物質を含み、同じ工程によって形成されてもよい。

第１データパターンは、複数のデータ線Ｄｊａ、Ｄｊ＋１ｂ、Ｄｊ＋２ａ、Ｄｊ＋３ｂを含んでもよい。第ｋ画素行において、データ線Ｄｊａ、Ｄｊ＋１ｂ、Ｄｊ＋２ａ、Ｄｊ＋３ｂは、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通する第６コンタクトホールＣＨ６を介して第２ソース電極ＳＥ２に接続されてもよい。また、第２層間絶縁膜ＩＬ２上に設けられるデータ線Ｄｊａ、Ｄｊ＋１ｂ、Ｄｊ＋２ａ、Ｄｊ＋３ｂは、互いに隣接する画素列の間に配置されてもよい。

電源線ＰＬの第１導電層は、一つの画素列に対して、複数の第１電源供給線ＰＬ１を含んでもよい。第１電源供給線ＰＬ１は、データ線Ｄｊａ、Ｄｊ＋１ｂ、Ｄｊ＋２ａ、Ｄｊ＋３ｂ及び走査線Ｓｋ－１、Ｓｋ、Ｓｋ＋１の少なくとも１つに対して、例えば、データ線Ｄｊａ、Ｄｊ＋１ｂ、Ｄｊ＋２ａ、Ｄｊ＋３ｂにに対して、平行に延長されてもよい。第１電源供給線ＰＬ１は、第２層間絶縁膜ＩＬ２を貫通する第３コンタクトホールＣＨ３を介して上部電極ＵＥに接続されてもよい。また、第１電源供給線ＰＬ１は、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通する第５コンタクトホールＣＨ５を介して第５ソース電極ＳＥ５に接続されてもよい。

互いに隣接する第１電源供給線ＰＬ１、例えば、互いに隣接する２つの画素列にそれぞれ含まれる第１電源供給線ＰＬ１は、第１電源接続線ＰＬＭ１を介して互いに接続されてもよい。第１電源接続線ＰＬＭ１は、第３層間絶縁層ＩＬ３上に設けられるデータ線Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋２ｂ、Ｄｊ＋３ａと交差してもよい。従って、互いに隣接する第１電源供給線ＰＬ１は、第１電源接続線ＰＬＭ１によって電気的に接続されてもよい。第１電源接続線ＰＬＭ１は、第１電源供給線ＰＬ１と同じ配線層中に設けられてもよい。ここで、「同一の（同じ）配線層中に設けられる」とは、同じ物質を含み、同じ工程で形成されることを意味することができる。例えば、第１電源接続線ＰＬＭ１は、第１電源供給線ＰＬ１のように、第２層間絶縁膜ＩＬ２上に設けられてもよい。また、第１電源供給線ＰＬ１は、第１電源供給線ＰＬ１と同じ物質を含み、同じ工程で形成されてもよい。

接続線ＣＮＬは、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通する第１コンタクトホールＣＨ１を介して第１ゲート電極ＧＥに接続されてもよい。また、接続線ＣＮＬは、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通する第２コンタクトホールＣＨ２を介して第３ドレイン電極ＤＥ３及び第４ドレイン電極ＤＥ４に接続されてもよい。

第１補助接続線ＡＵＸ１は、第２層間絶縁膜ＩＬ２を貫通する第８コンタクトホールＣＨ８を介して初期化電源線ＩＰＬに接続されてもよい。また、第１補助接続線ＡＵＸ１は、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通する第９コンタクトホールＣＨ９を介して第７ドレイン電極ＤＥ７に接続されてもよい。

第２補助接続線ＡＵＸ２は、第６コンタクトホールＣＨ６を介して第２ソース電極ＳＥ２に接続され、第４コンタクトホールＣＨ４を介してデータ線Ｄｊａ、Ｄｊ＋１ｂ、Ｄｊ＋２ａ、Ｄｊ＋３ｂに接続されてもよい。

第１ブリッジパターンＢＲＰ１は、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通する第７コンタクトホールＣＨ７を介して第６ドレイン電極ＤＥ６に接続されてもよい。

第１データパターン、接続線ＣＮＬ、第１補助接続線ＡＵＸ１、第２補助接続線ＡＵＸ２、第１ブリッジパターンＢＲＰ１、及び電源線ＰＬの第１導電層の上にある第３層間絶縁膜ＩＬ３の上には、第２データパターン、電源線ＰＬの第２導電層、及び第２ブリッジパターンＢＲＰ２が設けられてもよい。第２データパターン、電源線ＰＬの第２導電層、及び第２ブリッジパターンＢＲＰ２は、同じ物質を含み、同じ工程によって形成されてもよい。

第２データパターンは、複数のデータ線Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋２ｂ、Ｄｊ＋３ａを含んでもよい。即ち、第１データパターンに含まれるデータ線Ｄｊａ、Ｄｊ＋１ｂ、Ｄｊ＋２ａ、Ｄｊ＋３ｂと、第２データパターンに含まれるデータ線Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋２ｂ、Ｄｊ＋３ａとは、異なる層上に設けられてもよい。第ｋ＋１画素行において、データ線Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋２ｂ、Ｄｊ＋３ａは、第２補助接続線ＡＵＸ２を介して第２ソース電極ＳＥ２に接続されてもよい。第２補助接続線ＡＵＸ２の一端は、ゲート絶縁膜ＧＩ、第１層間絶縁膜ＩＬ１及び第２層間絶縁膜ＩＬ２を貫通する第６コンタクトホールＣＨ６を介して、第２ソース電極ＳＥ２に接続されてもよい。第２補助接続線ＡＵＸ２の他端は、第３層間絶縁膜ＩＬ３を貫通する第４コンタクトホールＣＨ４を介して、データ線Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋２ｂ、Ｄｊ＋３ａに接続されてもよい。また、第３層間絶縁膜ＩＬ３上に設けられるデータ線Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋２ｂ、Ｄｊ＋３ａは、それぞれ、互いに隣接する画素列の間に配置されてもよい。

互いに隣接する２つの画素列、例えば、第ｊ画素列及び第ｊ＋１画素列に接続された４つのサブデータ線Ｄｊａ、Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋１ｂのうち互いに隣接する２つのサブデータ線Ｄｊｂ、Ｄｊ＋１ａは、互いに同じ画素行に位置した画素に接続されてもよい。また、互いに隣接する２つの画素列に接続された４つのサブデータ線Ｄｊａ、Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋１ｂのうち、互いに最も遠くに位置する２つのサブデータ線は、同じ画素行に接続されてもよい。ここで、互いに隣接する２つのサブデータ線Ｄｊｂ、Ｄｊ＋１ａは、同じ配線層中、例えば、第３層間絶縁膜ＩＬ３上に設けられてもよい。また、上記の４つのサブデータ線のうちで、互いに最も遠く位置する２つのサブデータ線Ｄｊａ、Ｄｊ＋１ｂは、同じ配線層中、例えば、第２層間絶縁膜ＩＬ２上に設けられてもよい。即ち、上記の４つのサブデータ線のうちで、互いに隣接する２つのサブデータ線Ｄｊｂ、Ｄｊ＋１ａと、互いに最も遠く位置する２つのサブデータ線Ｄｊａ、Ｄｊ＋１ｂとは、異なる層上に設けられてもよい。

上述したように、また、図７の例で示すように、第２データパターンが第３層間絶縁膜ＩＬ３上に設けられると、第３層間絶縁膜ＩＬ３上に設けられたデータ線Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋２ｂ、Ｄｊ＋３ａは、積層断面における第１トランジスタＴ１からの距離を大きくすることができる。従って、データ線Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋２ｂ、Ｄｊ＋３ａと、第１トランジスタＴ１の第１ゲート電極ＧＥ１（図７中の下部電極ＬＥ）との間に形成される寄生キャパシタの寄生キャパシタンスが減少しうる。寄生キャパシタの寄生キャパシタンスによって、データ線Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋２ｂ、Ｄｊ＋３ａと、第１トランジスタＴ１との間にクロストークが発生しうる。従って、寄生キャパシタンスが減少すると、データ線Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋２ｂ、Ｄｊ＋３ａと第１トランジスタＴ１との間のクロストーク（ｃｒｏｓｓ ｔａｌｋ）が減少しうる。

第２ブリッジパターンＢＲＰ２は、第３層間絶縁膜ＩＬ３を貫通する第１０コンタクトホールＣＨ１０を介して第１ブリッジパターンＢＲＰ１に接続されてもよい。

第３層間絶縁膜ＩＬ３上に位置する、電源線ＰＬの第２導電層は、複数の第２電源供給線ＰＬ２を含んでもよい。第２電源供給線ＰＬ２の少なくとも一部は、第１電源供給線ＰＬ１と重なり合ってもよい。

第２電源供給線ＰＬ２は、第２データパターンのデータ線Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋２ｂ、Ｄｊ＋３ａ及び走査線Ｓｋ－１、Ｓｋ、Ｓｋ＋１の少なくとも１つに対して、例えば、第２データパターンのデータ線Ｄｊｂ、Ｄｊ＋１ａ、Ｄｊ＋２ｂ、Ｄｊ＋３ａに対して、平行に延長されてもよい。第２電源供給線ＰＬ２は、第３層間絶縁膜ＩＬ３を貫通する第１１コンタクトホールＣＨ１１を介して、第１電源供給線ＰＬ１に接続されてもよい。例えば、第１１コンタクトホールＣＨ１１は、第１電源供給線ＰＬ１と第２電源供給線ＰＬ２とが重なり合う領域に配置され、第１電源供給線ＰＬ１と第２電源供給線ＰＬ２とは、第１１コンタクトホールＣＨ１１を介して、電気的に接続されてもよい。

互いに隣接する第２電源供給線ＰＬ２、例えば、互いに隣接する画素列の第２電源供給線ＰＬ２は、第２電源接続線ＰＬＭ２を介して接続されてもよい。第２電源接続線ＰＬＭ２は、第２層間絶縁層ＩＬ２上に設けられるデータ線Ｄｊａ、Ｄｊ＋１ｂ、Ｄｊ＋２ａ、Ｄｊ＋３ｂと交差してもよい。従って、互いに隣接する第２電源供給線ＰＬ２は、第２電源接続線ＰＬＭ２によって電気的に接続されてもよい。第２電源接続線ＰＬＭ２は、第２電源供給線ＰＬ２と同じ配線層中に設けられてもよい。ここで、「同じ配線層中に設けられる」とは、同じ物質を含み、同じ工程で形成されることを意味することができる。例えば、第２電源接続線ＰＬＭ２は、第２電源供給線ＰＬ２のように、第３層間絶縁膜ＩＬ３上に設けられてもよい。また、第２電源接続線ＰＬＭ２は、第２電源供給線ＰＬ２と同じ物質を含み、同じ工程で形成されてもよい。第２電源接続線ＰＬＭ２は、第１電源接続線ＰＬＭ１と離隔して設けられてもよい。

上述したように、第１電源供給線ＰＬ１と第２電源供給線ＰＬ２は異なる層上に設けられ、第１１コンタクトホールＣＨ１１を介して接続されてもよい。例えば、第１電源供給線ＰＬ１は第２層間絶縁層ＩＬ２上に設けられ、互いに隣接する第１電源供給線ＰＬ１は第１電源接続線ＰＬＭ１を介して接続されてもよい。第２電源供給線ＰＬ２は第３層間絶縁層ＩＬ３上に設けられ、互いに隣接する第２電源供給線ＰＬ２は第２電源接続線ＰＬＭ２を介して接続されてもよい。また、第１電源供給線ＰＬ１と第２電源供給線ＰＬ２は、第１１コンタクトホールＣＨ１１を介して電気的に接続されてもよい。従って、第１電源供給線ＰＬ１と第２電源供給線ＰＬ２を含む電源線ＰＬは網目状に接続されて、第１電源ＥＬＶＤＤの電圧降下を防ぐことができる。第１電源ＥＬＶＤＤの電圧降下を防ぐと、画素ＰＸＬ、ＰＸＬ１、ＰＸＬ２、ＰＸＬ３、ＰＸＬ４に均一な第１電源ＥＬＶＤＤを供給することができ、表示装置の品質低下を防ぐことができる。

第２データパターン、第２導電層及び第２ブリッジパターンＢＲＰ２上の第４層間絶縁膜ＩＬ４上には、表示素子ＯＬＥＤが設けられてもよい。表示素子ＯＬＥＤは、第４層間絶縁膜ＩＬ４上の第１電極ＡＤ、第１電極ＡＤ上の発光層ＥＭＬ、及び発光層ＥＭＬ上の第２電極ＣＤを含んでもよい。

第１電極ＡＤは、第４層間絶縁膜ＩＬ４を貫通する第１２コンタクトホールＣＨ１２を介して第２ブリッジパターンＢＲＰ２に接続されてもよい。

以上の詳細な説明は、本発明を例示し説明するものである。また、上述した内容は、本発明の好ましい実施形態を示して説明したことに過ぎず、上述したように、本発明は様々な他の組み合わせ、変更、及び環境で使用することができ、本明細書に開示された発明の概念の範囲、開示内容と均等な範囲及び／または当業界の技術または知識の範囲内で変更または修正が可能である。従って、以上の発明の詳細な説明は、開示された実施状態に本発明を制限する意図ではない。また、添付の特許請求の範囲は、他の実施状態も含むと解釈すべきである。

以上に説明したように、本発明の好ましい一実施形態によると、次のとおりとしている。
Ａ 電源線ＰＬについて、第１の配線層（first wiring layer）中に位置する第１電源供給線ＰＬ１と、第２の配線層（second wiring layer）中に位置する第２電源供給線ＰＬ１とが重ね合わされる構造とする。
Ｂ 第１の配線層（wiring layer）中では、第１の画素列の第１電源供給線ＰＬ１と、その隣の第２の画素列の第１電源供給線ＰＬ１とが、ゲート線方向の第１電源接続線ＰＬＭ１により、梯子（はしご、ladder）状に接続される。
Ｃ 第２の配線層（second wiring layer）中では、第２の画素列の第２電源供給線ＰＬ２と、そのさらに隣の第３の画素列の第２電源供給線ＰＬ２とが、ゲート線方向の第２電源接続線ＰＬＭ２により、梯子（はしご、ladder）状に接続される。
Ｄ このようにして、表示面の全体では、梯子状の第１電源供給線ＰＬ１及び第１電源接続線ＰＬＭ１と、梯子状の第２電源供給線ＰＬ２及び第２電源接続線ＰＬＭ２とが、平面視で、メッシュ状をなす。

なお、好ましい実施形態においては、次のとおりとしている。
Ｅ 各画素列の一側に沿って延びる第１サブデータ線Ｄｊａを第１の配線層（first wiring layer）中に設け、各画素列の他側に沿って延びる第２サブデータ線Ｄｊbを第2の配線層（first wiring layer）中に設け、画素列の画素に、交互に、第１サブデータ線Ｄｊａ及び第２サブデータ線Ｄｊbより、データ信号を印加する。
Ｆ 特には、画素列間にて、互いに近接して配置される第１サブデータ線Ｄｊａと第２サブデータ線Ｄｊbとに、同時にデータ信号を印加することで、カップリングノイズを低減する。

図示の実施形態においては、平面視において、第１電源接続線ＰＬＭ１と、第２電源接続線ＰＬＭ２とが交互に連続する形となり、全体として、縦横の格子部からなるメッシュ状をなしている。しかし、これとは、異なる各種の形態により、メッシュ状をなすことも可能である。例えば、第１電源接続線ＰＬＭ１と、第２電源接続線ＰＬＭ２とについて、画素列方向の位置をずらして、互い違いに配置することもできる。また、斜め方向に延びるように配置することもでき、屈曲部を有する折れ線状、または湾曲線状とすることもできる。

Claims (23)

1. 第１方向に沿って配列された画素を含み、これらの画素が、前記第１方向に交差する第２方向に沿って繰り返し配列されることで形成された画素行と、
   前記第２方向に沿って配列された画素を含み、これらの画素が、前記第１方向に沿って繰り返し配列されることで形成された画素列と、
   前記画素列ごとに備えられ、前記各画素列の一側に設けられた第１サブデータ線、及び前記各画素列の他側に設けられた第２サブデータ線を含み、前記画素列の画素には前記第１サブデータ線または前記第２サブデータ線が接続されるデータ線と、
   前記画素行ごとに備えられ、前記第１方向に沿って延長され、前記画素行の各画素に接続される走査線と、
   前記画素に駆動電源を供給する電源線とを含み、
   前記画素列中の一の画素は前記第１サブデータ線に接続され、前記一の画素に対して、前記第１方向または前記第２方向から隣接する他の一の画素は、前記第２サブデータ線に接続され、
   前記第１サブデータ線と前記第２サブデータ線とは、互いに異なる配線層中に設けられ、
   各画素列の画素は、画素列に沿って、交互に前記第１サブデータ線及び前記第２サブデータ線に接続され、
   一の画素列の画素に接続される前記第１サブデータ線または前記第２サブデータ線と、その隣の画素列の画素に接続される前記第２サブデータ線または前記第１サブデータ線とが近接して配置され、
   このように互いに隣接する前記第１サブデータ線と前記第２サブデータ線とに、同時にデータ信号が入力される表示装置。
2. 前記電源線は、前記各画素列中にて、前記第１サブデータ線と前記第２サブデータ線との間に設けられることを特徴とする請求項１に記載の表示装置。
3. 前記画素は、少なくとも１つのトランジスタ、及び前記トランジスタに接続される表示素子を含み、
   前記トランジスタは、基板上に設けられたアクティブパターン、前記アクティブパターンにそれぞれ接続されたソース電極及びドレイン電極、ゲート絶縁膜を介して前記アクティブパターン上に設けられたゲート電極、及び、複数層の層間絶縁膜を含み、複数層の層間絶縁膜は、前記ゲート電極を含む配線層を覆う第１層間絶縁膜、この上の配線層を覆う第２層間絶縁膜、及び、さらにこの上の配線層を覆う第３層間絶縁膜を備え、
   前記表示素子は、前記ドレイン電極に接続されることを特徴とする請求項２に記載の表示装置。
4. 前記第１サブデータ線及び前記第２サブデータ線の一方は、前記第２層間絶縁膜上に設けられ、
   前記第１サブデータ線及び前記第２サブデータ線の他方は、前記第３層間絶縁膜上に設けられることを特徴とする請求項３に記載の表示装置。
5. 第１方向に沿って配列された画素を含み、これらの画素が、前記第１方向に交差する第２方向に沿って繰り返し配列されることで形成された画素行と、
   前記第２方向に沿って配列された画素を含み、これらの画素が、前記第１方向に沿って繰り返し配列されることで形成された画素列と、
   前記画素列ごとに備えられ、前記各画素列の一側に設けられた第１サブデータ線、及び前記各画素列の他側に設けられた第２サブデータ線を含み、前記画素列の画素には前記第１サブデータ線または前記第２サブデータ線が接続されるデータ線と、
   前記画素行ごとに備えられ、前記第１方向に沿って延長され、前記画素行の各画素に接続される走査線と、
   前記画素に駆動電源を供給する電源線とを含み、
   前記画素列中の一の画素は前記第１サブデータ線に接続され、前記一の画素に対して、前記第１方向または前記第２方向から隣接する他の一の画素は、前記第２サブデータ線に接続され、
   前記第１サブデータ線と前記第２サブデータ線とは、互いに異なる配線層中に設けられ、
   前記電源線は、前記各画素列中にて、前記第１サブデータ線と前記第２サブデータ線との間に設けられ、
   前記画素は、少なくとも１つのトランジスタ、及び前記トランジスタに接続される表示素子を含み、
   前記トランジスタは、基板上に設けられたアクティブパターン、前記アクティブパターンにそれぞれ接続されたソース電極及びドレイン電極、ゲート絶縁膜を介して前記アクティブパターン上に設けられたゲート電極、及び、複数層の層間絶縁膜を含み、複数層の層間絶縁膜は、前記ゲート電極を含む配線層を覆う第１層間絶縁膜、この上の配線層を覆う第２層間絶縁膜、及び、さらにこの上の配線層を覆う第３層間絶縁膜を備え、
   前記表示素子は、前記ドレイン電極に接続され、
   前記第１サブデータ線及び前記第２サブデータ線の一方は、前記第２層間絶縁膜上に設けられ、
   前記第１サブデータ線及び前記第２サブデータ線の他方は、前記第３層間絶縁膜上に設けられ、
   前記電源線は、前記各画素列中にて、互いに異なる配線層中に設けられるとともに互いに重なり合う第１電源供給線及び第２電源供給線を含むことを特徴とする表示装置。
6. 前記第１電源供給線及び前記第２電源供給線の一方は、前記第２層間絶縁膜上に設けられ、
   前記第１電源供給線及び前記第２電源供給線の他方は、前記第３層間絶縁膜上に設けられ、
   前記第１電源供給線と前記第２電源供給線とは、コンタクトホールを介して接続されることを特徴とする請求項５に記載の表示装置。
7. 一の画素列中の第１電源供給線と、前記一の画素列に隣接する他の一の画素列中の第１電源供給線とは、第１電源接続線を介して接続され、
   前記第１電源接続線は、前記第１電源供給線と同じ配線層中に設けられることを特徴とする請求項６に記載の表示装置。
8. 前記第１電源供給線及び前記第１電源接続線は、前記第２層間絶縁膜上に設けられ、前記第１電源接続線は、前記第３層間絶縁膜上に設けられるデータ線と交差することを特徴とする請求項７に記載の表示装置。
9. 一の画素列中の第２電源供給線と、前記一の画素列に隣接する他の一の画素列中の第２電源供給線とは、第２電源接続線を介して接続され、
   前記第２電源接続線は、前記第２電源供給線と同じ配線層中に設けられることを特徴とする請求項７に記載の表示装置。
10. 前記第２電源供給線及び前記第２電源接続線は、前記第３層間絶縁膜上に設けられ、前記第２電源接続線は、前記第２層間絶縁膜上に設けられるデータ線と交差することを特徴とする請求項９に記載の表示装置。
11. 前記ゲート絶縁膜上に設けられる下部電極、及び前記第１層間絶縁膜上に設けられる上部電極を含むストレージキャパシタをさらに含むことを特徴とする請求項４に記載の表示装置。
12. 前記第２層間絶縁膜上に設けられるものであって、前記ドレイン電極と前記表示素子とを電気的に接続するための第１ブリッジパターンをさらに含むことを特徴とする請求項１１に記載の表示装置。
13. 前記第３層間絶縁膜上に設けられるものであって、前記第１ブリッジパターンと前記表示素子を電気的に接続するための第２ブリッジパターンをさらに含むことを特徴とする請求項１２に記載の表示装置。
14. 前記表示素子は、前記第３層間絶縁膜上の第４層間絶縁膜上に設けられる第１電極、前記第１電極上に設けられる発光層、及び前記発光層上に設けられる第２電極を含み、
    前記第１電極は、前記第４層間絶縁膜を貫通するコンタクトホールを介して前記第２ブリッジパターンに接続されることを特徴とする請求項１３に記載の表示装置。
15. 第１方向に沿って配列された画素を含み、これらの画素が、前記第１方向に交差する第２方向に沿って繰り返し配列されることで形成された画素行と、
    前記第２方向に沿って配列された画素を含み、これらの画素が、前記第１方向に沿って繰り返し配列されることで形成された画素列と、
    前記画素列ごとに備えられ、前記各画素列の一側に設けられた第１サブデータ線、及び前記各画素列の他側に設けられた第２サブデータ線を含み、前記画素列の画素には前記第１サブデータ線または前記第２サブデータ線が接続されるデータ線と、
    前記画素行ごとに備えられ、前記第１方向に沿って延長され、前記画素行の各画素に接続される走査線と、
    前記画素に駆動電源を供給する電源線とを含み、
    前記画素列中の一の画素は前記第１サブデータ線に接続され、前記一の画素に対して、前記第１方向または前記第２方向から隣接する他の一の画素は、前記第２サブデータ線に接続され、
    前記第１サブデータ線と前記第２サブデータ線とは、互いに異なる配線層中に設けられ、
    前記電源線は、前記各画素列中にて、前記第１サブデータ線と前記第２サブデータ線との間に設けられ、
    前記画素は、少なくとも１つのトランジスタ、及び前記トランジスタに接続される表示素子を含み、
    前記トランジスタは、基板上に設けられたアクティブパターン、前記アクティブパターンにそれぞれ接続されたソース電極及びドレイン電極、ゲート絶縁膜を介して前記アクティブパターン上に設けられたゲート電極、及び、複数層の層間絶縁膜を含み、複数層の層間絶縁膜は、前記ゲート電極を含む配線層を覆う第１層間絶縁膜、この上の配線層を覆う第２層間絶縁膜、及び、さらにこの上の配線層を覆う第３層間絶縁膜を備え、
    前記表示素子は、前記ドレイン電極に接続され、
    前記第１サブデータ線及び前記第２サブデータ線の一方は、前記第２層間絶縁膜上に設けられ、
    前記第１サブデータ線及び前記第２サブデータ線の他方は、前記第３層間絶縁膜上に設けられ、
    互いに隣接する２つの画素列の間に位置する前記第１サブデータ線及び前記第２サブデータ線は、前記２つの画素列のうちの互いに異なる画素列に接続され、同じ配線層中に設けられることを特徴とする表示装置。
16. 前記互いに隣接する２つの画素列に接続された４つのサブデータ線のうち、互いに最も遠くに位置する２つのサブデータ線は、同じ画素行に位置した画素に接続されることを特徴とする請求項１５に記載の表示装置。
17. 前記互いに最も遠く位置する２つのサブデータ線は、同じ配線層中に設けられることを特徴とする請求項１６に記載の表示装置。
18. 前記互いに隣接する２つの画素列に接続された４つのサブデータ線のうち、互いに隣接する２つのサブデータ線は、同じ画素行に位置した画素に接続されることを特徴とする請求項１６に記載の表示装置。
19. 前記互いに隣接する２つのサブデータ線は、同じ配線層中に設けられることを特徴とする請求項１８に記載の表示装置。
20. 前記互いに最も遠く位置する２つのサブデータ線と、前記互いに隣接する２つのサブデータ線とは、互いに異なる配線層中に設けられることを特徴とする請求項１８に記載の表示装置。
21. 出力線を介して前記データ線にデータ信号を供給するデータ駆動部と、
    前記出力線と前記データ線との間に接続されるデマルチプレクサーと、をさらに含むことを特徴とする請求項１８に記載の表示装置。
22. 前記デマルチプレクサーは、前記第１サブデータ線及び前記第２サブデータ線に前記データ信号を時分割的に伝達することを特徴とする請求項２１に記載の表示装置。
23. 互いに隣接する２つの画素列の間に位置する前記第１サブデータ線及び前記第２サブデータ線は、互いに異なるデマルチプレクサーに接続され、同じ期間の間、データ信号の入力を受けることを特徴とする請求項２２に記載の表示装置。

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