KR102589754B1 - 트랜지스터 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

트랜지스터는 게이트 전극; 상기 게이트 전극과 적어도 일부가 중첩하고, 산화물 반도체를 포함하는 반도체층; 및 상기 반도체층과 각각 접속되고, 서로 이격되어 배치되는 소스 전극과 드레인 전극을 포함할 수 있다. 여기서, 상기 반도체층은 비정질 산화물 반도체 및 결정질 산화물 반도체의 혼합물 내에 포함된 상기 결정질 산화물 반도체의 비율인 결정화도가 서로 다른 복수의 층들을 포함할 수 있다. 상기 층들 중 최상층의 결정화도는 다른 층들의 결정화도보다 높을 수 있다.

Description

트랜지스터 및 이를 포함하는 표시 장치{TRANSISTOR AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 트랜지스터 및 이를 포함하는 표시 장치에 관한 것이다.
액티브 매트릭스(active-matrix) 표시 장치는 스위칭 소자 또는 구동 소자로 트랜지스터를 사용하며, 상기 트랜지스터를 제어하기 위한 주사 신호를 전달하는 게이트 라인, 및 화소 전극에 인가되는 신호를 전달하는 데이터 라인을 포함한다.
한편, 상기 표시 장치의 면적이 커짐에 따라, 고속 구동을 실현하기 위해, 산화물 반도체 트랜지스터가 개발되고 있다.
본 발명의 일 목적은 산화물 반도체를 포함하는 트랜지스터를 제공하는 데에 있다.
또한, 본 발명의 다른 목적은 상기 트랜지스터를 구비하는 표시 장치를 제공하는 데에 있다.
본 발명의 일 실시예에 따른 트랜지스터는 게이트 전극; 상기 게이트 전극과 적어도 일부가 중첩하고, 산화물 반도체를 포함하는 반도체층; 및 상기 반도체층과 각각 접속되고, 서로 이격되어 배치되는 소스 전극과 드레인 전극을 포함할 수 있다. 여기서, 상기 반도체층은 비정질 산화물 반도체 및 결정질 산화물 반도체의 혼합물 내에 포함된 상기 결정질 산화물 반도체의 비율인 결정화도가 서로 다른 복수의 층들을 포함할 수 있다. 상기 층들 중 최상층의 결정화도는 다른 층들의 결정화도보다 높을 수 있다.
상기 반도체층은 제1 결정화도를 가지는 제1 층; 상기 제1 층 상에 배치되고, 상기 제1 결정화도보다 높은 제2 결정화도를 가지는 제2 층; 및 상기 제2 층 상에 배치되고, 상기 제2 결정화도보다 높은 제3 결정화도를 가지는 제3 층을 포함할 수 있다.
상기 제3 층의 두께는 상기 반도체층 전체 두께의 20% 내지 30%일 수 있다.
상기 제3 층의 상기 게이트 전극과 중첩하는 영역의 두께는 타 영역의 두께보다 작을 수 있다. 상기 제3 층의 상기 게이트 전극과 중첩하는 영역의 두께는 타 영역의 두께의 0% 내지 10%일 수 있다.
상기 제3 층은 c-축을 갖는 결정들을 구비하는 결정질 산화물 반도체를 포함할 수 있다.
상기 제2 층에서, 상기 제3 층에 인접한 영역의 결정화도는 상기 제1 층에 인접한 영역의 결정화도보다 높을 수 있다.
상기 제1 층의 두께는 상기 반도체층 전체 두께의 10% 내지 20%일 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치는 기판; 상기 기판 상에 배치된 상기 트랜지스터; 및 상기 트랜지스터에 연결되는 발광 소자를 포함할 수 있다.
상술한 바와 같은 트랜지스터는 산화물 반도체를 포함할 수 있으며, 상기 산화물 반도체는 적어도 일부가 결정질 산화물 반도체일 수 있다. 따라서, 상기 트랜지스터는 고속 동작이 가능하므로, 상기 트랜지스터는 액티브 매트릭스 표시 장치의 스위칭 소자 또는 액티브 매트릭스 표시 장치의 드라이버에 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터를 설명하기 위한 단면도이다.
도 2는 도 1의 EA1 영역의 확대도이다.
도 3 내지 도 6은 도 1 및 도 2에 도시된 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도이다.
도 7은 본 발명의 일 실시예에 따른 트랜지스터를 설명하기 위한 단면도이며, 도 8은 도 7의 EA2 영역의 확대도이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 10은 도 9에 도시된 표시 장치의 화소를 설명하기 위한 등가 회로도이다.
도 11 내지 도 13은 본 발명의 일 실시예에 따른 표시 장치의 일부 단면도들이다.
도 14 내지 도 16은 본 발명의 일 실시예에 따른 표시 장치의 일부 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터를 설명하기 위한 단면도이며, 도 2는 도 1의 EA1 영역의 확대도이다.
도 1 및 도 2를 참조하면, 트랜지스터는 기판(SUB) 상에 배치될 수 있다.
상기 기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 상기 기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 상기 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다.
또한, 상기 기판(SUB)은 가요성(flexible) 기판일 수도 있다. 여기서, 상기 기판(SUB)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 상기 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 상기 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다.
상기 기판(SUB)에 채용되는 물질은 제조 공정시 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다.
상기 트랜지스터는 게이트 전극(GE), 상기 게이트 전극(GE)에 적어도 일부가 중첩하는 반도체층(SCL), 상기 반도체층(SCL)의 일단에 접속하는 소스 전극(SE), 및 상기 반도체층(SCL)의 타단에 접속하는 드레인 전극(DE)을 포함할 수 있다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 서로 이격되어 배치될 수 있다.
상기 게이트 전극(GE)은 상기 기판(SUB) 상에 배치될 수 있다. 상기 게이트 전극(GE)은 도전성 물질을 포함할 수 있다. 예를 들면, 상기 게이트 전극(GE)은 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극(GE) 상에는 게이트 절연막(GI)이 배치되어 상기 반도체층(SCL) 및 상기 게이트 전극(GE)을 절연시킬 수 있다.
상기 게이트 절연막(GI)은 단층 또는 다중층 구조를 가질 수 있다. 또한, 상기 게이트 절연막(GI)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 게이트 절연막(GI)이 무기 절연 물질의 단층 구조를 가지는 경우, 상기 게이트 절연막(GI)은 실리콘 산화물막, 실리콘 질화물막 및 실리콘 산질화물막 중 하나를 포함할 수 있다. 상기 게이트 절연막(GI)이 무기 절연 물질의 다중층 구조를 가지는 경우, 상기 게이트 절연막(GI)은 실리콘 산화물막 및 실리콘 질화물막이 교번 적층된 다중층 구조를 가질 수 있다. 상기 게이트 절연막(GI)이 유기 절연 물질의 단층 구조를 가지는 경우, 상기 게이트 절연막(GI)은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연막(GI)이 유기 절연 물질의 다중층 구조를 가지는 경우, 상기 게이트 절연막(GI)은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 적어도 하나를 포함하는 유기 절연막이 복수 개 적층된 구조를 가질 수 있다. 또한, 상기 게이트 절연막(GI)은 무기 절연막 및 유기 절연막이 교번 적층된 구조를 가질 수도 있다.
상기 반도체층(SCL)은 상기 게이트 절연막(GI) 상에 배치될 수 있다. 상기 반도체층(SCL)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 산화 인듐(In), 산화 주석(Sn), 또는 산화 아연(Zn) 등의 1원계 금속 산화물, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물 또는 In-Ga계 산화물 등의 2원계 금속 산화물, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물 또는 In-Lu-Zn계 산화물 등의 3원계 금속 산화물, 및 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물 또는 In-Hf-Al-Zn계 산화물 등의 4원계 금속 산화물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 반도체층(SCL)은 상기 In-Ga-Zn계 산화물 중 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
또한, 상기 반도체층(SCL)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 각각 콘택되는 소스 영역 및 드레인 영역을 구비할 수 있다. 상기 소스 영역 및 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다.
상기 반도체층(SCL)은 결정화도가 서로 다른 복수의 층을 포함할 수 있다. 여기서, 상기 결정화도는 비정질 산화물 반도체 및 결정질 산화물 반도체의 혼합물 내에 포함된 상기 결정질 산화물 반도체의 비율일 수 있으며, 상기 층들 중 최상층의 결정화도는 다른 층들의 결정화도보다 높을 수 있다.
예를 들면, 상기 반도체층(SCL)은 상기 게이트 절연막(GI) 상에 배치되고 제1 결정화도를 가지는 제1 층(SCL1), 상기 제1 층(SCL1) 상에 배치되고 상기 제1 결정화도보다 높은 제2 결정화도를 가지는 제2 층(SCL2), 및 상기 제2 층(SCL2) 상에 배치되고 상기 제2 결정화도보다 높은 제3 결정화도를 가지는 제3 층(SCL3)을 포함할 수 있다.
상기 제1 층(SCL1)은 상기 반도체층(SCL)의 최하부층일 수 있다. 상기 제1 층(SCL1)의 두께는 상기 반도체층(SCL) 전체 두께의 약 10% 내지 20%일 수 있다. 상기 제1 결정화도는 0%일 수 있다. 즉, 상기 제1 층(SCL1)은 비정질 산화물 반도체를 포함할 수 있다.
상기 제3 층(SCL3)은 상기 반도체층(SCL)의 최상부층일 수 있다. 상기 제3 층(SCL3)의 두께는 상기 반도체층(SCL) 전체 두께의 약 20% 내지 30%일 수 있다. 상기 제3 결정화도는 100%일 수 있다. 즉, 상기 제3 층(SCL3)은 결정질 산화물 반도체를 포함할 수 있다. 예를 들면, 상기 제3 층(SCL3)은 표면에 실질적으로 수직한 c-축(c-axis)을 갖는 결정을 구비하는 결정질 산화물 반도체를 포함할 수 있다.
또한, 상기 제3 층(SCL3)의 일부, 예를 들면, 상기 게이트 전극(GE)과 중첩하는 영역의 두께(d1)는 타 영역의 두께(d2)보다 작을 수 있다. 예를 들면, 상기 제3 층(SCL3)의 상기 게이트 전극(GE)과 중첩하는 영역의 두께(d1)는 타 영역 두께(d2)의 0% 내지 10%일 수 있다.
상기 제2 층(SCL2)은 상기 제1 층(SCL1) 및 상기 제3 층(SCL3) 사이에 배치되는 상기 반도체층(SCL)의 중간층일 수 있다. 상기 제2 층(SCL2)의 두께는 상기 반도체층(SCL) 전체 두께의 약 50% 내지 70%일 수 있다. 상기 제2 결정화도는 0% 내지 100%일 수 있다. 즉, 상기 제2 층(SCL2)은 비정질 산화물 반도체 및 결정질 산화물 반도체가 혼합된 상태를 가질 수 있다.
상기 제2 층(SCL2)에서, 상기 제3 층(SCL3)에 인접한 영역일수록 결정화도는 높으며, 상기 제1 층(SCL1)에 인접한 영역일수록 결정화도는 낮을 수 있다. 예를 들면, 상기 제2 층(SCL2)의 상기 제3 층(SCL3)에 인접한 영역의 결정화도는 상기 제2 층(SCL2)의 상기 제1 층(SCL1)에 인접한 영역의 결정화도보다 높을 수 있다. 즉, 상기 제2 층(SCL2)의 상기 제3 층(SCL3)에 인접한 영역의 결정질 산화물 반도체의 부피가 상기 제2 층(SCL2)의 상기 제1 층(SCL1)에 인접한 영역의 결정질 산화물 반도체의 부피보다 높을 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 반도체층(SCL) 상에 배치될 수 있다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 각각 상기 소스 영역 및 상기 드레인 영역에 접속될 수 있다. 또한, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 서로 이격되어 배치될 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 배리어층(CBL), 상기 배리어층(CBL) 상에 배치되는 주배선층(MSL), 및 상기 주배선층(MSL) 상에 배치되는 캡핑층(CCL)을 포함할 수 있다.
하기에서는 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 구조를 보다 상세히 설명한다.
우선, 상기 주배선층(MSL)은 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 주배선층(MSL)은 구리(Cu) 또는 구리 합금(Cu alloy)과 같은 저저항 물질을 포함할 수 있다.
상기 배리어층(CBL)은 상기 주배선층(MSL)에 포함된 물질이 상기 반도체층(SCL)으로 확산되는 것을 방지할 수 있다. 상기 배리어층(CBL)은 투명 도전성 산화물을 포함할 수 있다. 예를 들면, 상기 배리어층(CBL)은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및 알루미늄-아연 산화물(AZO) 중 하나를 포함할 수 있다.
상기 캡핑층(CCL)은 상기 주배선층(MSL)의 산화를 방지할 수 있다. 상기 캡핑층(CCL)은 상기 배리어층(CBL)과 동일한 물질을 포함할 수 있다. 즉, 상기 캡핑층(CCL)은 인듐-아연 산화물(IZO), 갈륨-아연 산화물(GZO) 및 알루미늄-아연 산화물(AZO) 중 하나를 포함할 수 있다.
한편, 상기 캡핑층(CCL)의 식각률은 상기 주배선층(MSL)의 식각률보다 낮으며, 상기 배리어층(CBL)의 식각률보다 높을 수 있다. 상기 캡핑층(CCL)의 식각률이 상기 주배선층(MSL)의 식각률보다 높고, 상기 배리어층(CBL)의 식각량보다 낮으면, 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 형성을 위한 패터닝 공정에서, 상기 캡핑층(CCL)의 식각량이 상기 주배선층(MSL)의 식각량보다 커질 수 있다. 상기 캡핑층(CCL)의 식각량이 상기 주배선층(MSL)의 식각량보다 크면, 상기 캡핑층(CCL)이 상기 주배선층(MSL)을 충분히 커버할 수 없다. 따라서, 상기 캡핑층(CCL)의 산화 방지 기능이 저하될 수 있다.
상술한 바와 같은 트랜지스터는 상기 반도체층(SCL)이 산화물 반도체를 포함하며, 상기 산화물 반도체의 적어도 일부가 결정질 산화물 반도체일 수 있다. 따라서, 상기 트랜지스터는 고속 동작이 가능하므로, 상기 트랜지스터는 액티브 매트릭스 표시 장치의 스위칭 소자 및 구동 소자 중 적어도 하나, 또는 액티브 매트릭스 표시 장치의 드라이버에 적용될 수 있다.
도 3 내지 도 6은 도 1 및 도 2에 도시된 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도이다.
도 3을 참조하면, 기판(SUB)을 준비한다. 상기 기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 상기 기판(SUB)은 경성(rigid) 기판일 수 있으며, 가요성(flexible) 기판일 수도 있다.
또한, 상기 기판(SUB)에 채용되는 물질은 제조 공정시 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다.
상기 기판(SUB)을 준비한 후, 상기 기판(SUB) 상에 도전성 물질을 증착하고, 패터닝하여 게이트 전극(GE)을 형성한다. 상기 게이트 전극(GE)은 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극(GE)을 형성한 후, 상기 게이트 전극(GE)이 형성된 상기 기판(SUB) 상에 게이트 절연막(GI)을 형성한다. 상기 게이트 절연막(GI)은 단층 또는 다중층 구조를 가질 수 있다. 또한, 상기 게이트 절연막(GI)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있다.
도 4를 참조하면, 상기 게이트 절연막(GI) 상에 산화물 반도체층(OSL)을 형성한다. 상기 산화물 반도체층(OSL)은 1원계 금속 산화물, 2원계 금속 산화물, 3원계 금속 산화물, 및 4원계 금속 산화물 중 적어도 하나를 포함할 수 있다. 하기에서는 상기 반도체층(OSL)이 IGZO(Indium-Gallium-Zinc Oxide)를 포함하는 경우를 예로서 설명한다.
상기 산화물 반도체층(OSL)은 스퍼터링 공정을 통하여 형성될 수 있다.
상기 스퍼터링 공정에서 상기 산화물 반도체층(OSL)을 형성하기 위한 타겟(TG)은 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)를 포함할 수 있다. 예를 들면, 상기 타겟(TG)은 인듐 산화물(In2O3), 갈륨 산화물(Ga2O3) 및 아연 산화물(ZnO)를 포함할 수 있다. 상기 인듐 산화물(In2O3), 상기 갈륨 산화물(Ga2O3) 및 상기 아연 산화물(ZnO)의 함량비는 1:1:2일 수 있다. 또는 상기 인듐 산화물(In2O3), 상기 갈륨 산화물(Ga2O3) 및 상기 아연 산화물(ZnO)의 함량비는 1:1:1일 수 있다. 상기 인듐 산화물(In2O3), 상기 갈륨 산화물(Ga2O3) 및 상기 아연 산화물(ZnO)의 함량비에 따라 상기 산화물 반도체층(SCL)에 포함되는 인듐(In), 갈륨(Ga), 아연(Zn) 및 산소(O)의 함량비가 달라질 수 있다.
상기 스퍼터링 공정에 의해, 상기 산화물 반도체층(OSL)은 결정화도가 서로 다른 복수의 층을 포함할 수 있다. 예를 들면, 상기 반도체층(OSL)은 상기 게이트 절연막(GI) 상에 배치되고 제1 결정화도를 가지는 제1 층(SCL1), 상기 제1 층(SCL1) 상에 배치되고 제2 결정화도를 가지는 제2 층(SCL2), 및 상기 제2 층(SCL2) 상에 배치되고 제3 결정화도를 가지는 제3 층(SCL3)을 포함할 수 있다.
상기 제1 층(SCL1), 상기 제2 층(SCL2) 및 상기 제3 층(SCL3)의 결정화도는 상기 스퍼터링 공정의 공정 조건에 따라 다를 수 있다. 예를 들면, 상기 스퍼터링 공정의 산소 분압, 즉, 아르곤(Ar)과 산소(O2)를 포함하는 전체 공정 가스에 대한 산소의 분압, 상기 타겟(TG)에 전원의 세기, 및 상기 산화물 반도체층(OSL)이 형성되는 기판(SUB)의 온도에 따라 상기 산화물 반도체층(OSL)의 결정화도가 변화될 수 있다. 여기서, 상기 기판(SUB) 온도는 100℃ 내지 250℃이며, 상기 전원의 세기는 2.0W/㎠ 내지 2.5W/㎠이며, 산소의 분압은 20% 내지 80%일 수 있다.
또한, 상기 공정 조건에서, 상기 산소 분압, 상기 전원의 세기 및 상기 기판(SUB)의 온도가 상승할수록 상기 산화물 반도체의 결정화도는 증가할 수 있다. 특히, 상기 기판(SUB)의 온도가 상승할수록 상기 산화물 반도체의 결정화도가 증가할 수 있다.
상기 제1 층(SCL1), 상기 제2 층(SCL2) 및 상기 제3 층(SCL3)은 별도의 스퍼터링 공정에서 형성되는 것이 아니라, 하나의 스퍼터링 공정에서 연속적으로 형성될 수 있다. 즉, 동일 스퍼터링 공정에서, 상기 제1 층(SCL1)이 먼저 형성되고, 이후에 연속적으로 상기 제2 층(SCL2) 및 상기 제3 층(SCL3)이 형성될 수 있다.
도 5를 참조하면, 상기 산화물 반도체층(OSL)을 형성한 후, 상기 산화물 반도체층(OSL) 상에 도전막(CL)을 형성한다.
상기 도전막(CL)은 도 1 및 도 2에 도시된 바와 같이, 상기 산화물 반도체층(OSL) 상에 배치되는 배리어층(CBL), 상기 배리어층(CBL) 상에 배치되는 주배선층(MSL), 및 상기 주배선층(MSL) 상에 배치되는 캡핑층(CCL)을 포함할 수 있다. 상기 배리어층(CBL), 상기 주배선층(MSL) 및 상기 캡핑층(CCL)은 순차적으로 적층될 수 있다.
도 6을 참조하면, 상기 산화물 반도체층(OSL) 및 상기 도전막(CL)을 패터닝하여, 트랜지스터의 반도체층(SCL), 소스 전극(SE) 및 드레인 전극(DE)을 형성한다.
상기 산화물 반도체층(OSL) 및 상기 도전막(CL)의 패터닝은 하기와 같이 수행될 수 있다.
우선, 제1 식각 공정을 수행하여, 상기 게이트 전극(GE)과 일부 중첩하는 반도체층(SCL) 및 도전 패턴을 형성한다. 상기 도전 패턴은 상기 제1 식각 공정에 의해 잔류하는 상기 도전막(CL)의 일부일 수 있다. 여기서, 상기 제1 식각 공정은 습식 식각 공정일 수 있다.
제1 식각 공정을 수행한 후, 상기 도전 패턴의 일부를 식각하는 제2 식각 공정을 수행한다. 상기 제2 식각 공정은 습식 식각 공정일 수 있다.
상기 제2 식각 공정에서, 상기 도전막(CL)의 상기 주배선층(MSL) 및 상기 캡핑층(CCL)의 상기 게이트 전극(GE)과 중첩하는 영역이 제거될 수 있다. 따라서, 상기 게이트 전극(GE)과 중첩하는 상기 배리어층(CBL)이 노출될 수 있다.
상기 제2 식각 공정을 수행한 후, 상기 배리어층(CBL)의 노출된 영역을 식각하는 제3 식각 공정을 수행한다. 상기 제3 식각 공정은 습식 식각 공정 또는 건식 식각 공정일 수 있다. 상기 제3 식각 공정에서 상기 배리어층(CBL)의 상기 게이트 전극(GE)과 중첩하는 영역이 제거되고 상기 반도체층(SCL)의 상기 게이트 전극(GE)과 중첩하는 영역이 노출될 수 있다.
상기 배리어층(CBL)의 상기 게이트 전극(GE)과 중첩하는 영역이 제거되면, 상기 도전 패턴은 상기 게이트 전극(GE)과 중첩하지 않는 두 영역으로 분리될 수 있다. 상기 도전 패턴의 두 영역은 상기 반도체층(SCL)의 양측에 배치되는 소스 전극(SE) 및 드레인 전극(DE)일 수 있다. 즉, 상기 제3 식각 공정에 의해 상기 게이트 전극(GE), 상기 반도체층(SCL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 포함하는 트랜지스터가 완성될 수 있다.
또한, 상기 제3 식각 공정에 의해, 상기 반도체층(SCL)의 제 3층(SCL3)의 적어도 일부가 제거될 수 있다. 예를 들면, 상기 제3 층(SCL3)의 상기 게이트 전극(GE)과 중첩하는 영역의 일부 두께가 제거될 수 있다.
상기 제3 층(SCL3)의 상기 게이트 전극(GE)과 영역의 두께는 타 영역 두께의 0% 내지 10%일 수 있다.
도 7은 본 발명의 일 실시예에 따른 트랜지스터를 설명하기 위한 단면도이며, 도 8은 도 7의 EA2 영역의 확대도이다.
도 7 및 도 8을 참조하면, 트랜지스터는 기판(SUB) 상에 배치될 수 있다.
상기 기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 상기 기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 상기 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판 중 하나일 수 있다.
상기 기판(SUB) 및 상기 트랜지스터 사이에는 버퍼층(BUL)이 배치될 수 있다. 상기 버퍼층(BUL)은 단층 또는 다중층 구조를 가질 수 있다. 또한, 상기 버퍼층(BUL)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 버퍼층(BUL)이 무기 절연 물질의 단층 구조를 가지는 경우, 상기 버퍼층(BUL)은 실리콘 산화물막, 실리콘 질화물막 및 실리콘 산질화물막 중 하나를 포함할 수 있다. 상기 버퍼층(BUL)이 무기 절연 물질의 다중층 구조를 가지는 경우, 상기 버퍼층(BUL)은 실리콘 산화물막 및 실리콘 질화물막이 교번 적층된 다중층 구조를 가질 수 있다. 상기 버퍼층(BUL)이 유기 절연 물질의 단층 구조를 가지는 경우, 상기 버퍼층(BUL)은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 적어도 하나를 포함할 수 있다. 상기 버퍼층(BUL)이 유기 절연 물질의 다중층 구조를 가지는 경우, 상기 버퍼층(BUL)은 아크릴(Acryl), PI(Polyimide), PA(Polyamide) 및 BCB(Benzocyclobutene) 중 적어도 하나를 포함하는 유기 절연막이 복수 개 적층된 구조를 가질 수 있다. 또한, 상기 버퍼층(BUL)은 무기 절연막 및 유기 절연막이 교번 적층된 구조를 가질 수도 있다.
상기 버퍼층(BUL)은 상기 트랜지스터로 불순물이 확산되는 것을 방지하고, 수분 및 산소의 침투를 방지한다. 또한, 상기 버퍼층(BUL)은 상기 기판(SUB)의 표면을 평탄화할 수 있다. 경우에 따라, 상기 버퍼층(BUL)은 생략될 수도 있다.
상기 트랜지스터는 게이트 전극(GE), 상기 게이트 전극(GE)에 적어도 일부가 중첩하는 반도체층(SCL), 상기 반도체층(SCL)의 일단에 접속하는 소스 전극(SE), 및 상기 반도체층(SCL)의 타단에 접속하는 드레인 전극(DE)을 포함할 수 있다.
하기에서는 상기 트랜지스터를 보다 상세히 설명한다.
상기 반도체층(SCL)은 상기 버퍼층(BUL) 상에 배치될 수 있다. 상기 반도체층(SCL)은 산화물 반도체를 포함할 수 있다.
상기 반도체층(SCL)은 결정화도가 서로 다른 복수의 층을 포함할 수 있다. 예를 들면, 상기 반도체층(SCL)은 상기 게이트 절연막(GI) 상에 배치되고 제1 결정화도를 가지는 제1 층(SCL1), 상기 제1 층(SCL1) 상에 배치되고 상기 제1 결정화도보다 높은 제2 결정화도를 가지는 제2 층(SCL2), 및 상기 제2 층(SCL2) 상에 배치되고 상기 제2 결정화도보다 높은 제3 결정화도를 가지는 제3 층(SCL3)을 포함할 수 있다.
상기 제1 층(SCL1)의 두께는 상기 반도체층(SCL) 전체 두께의 약 10% 내지 20%일 수 있다. 상기 제1 결정화도는 0%일 수 있다.
상기 제3 층(SCL3)의 두께는 상기 반도체층(SCL) 전체 두께의 약 20% 내지 30%일 수 있다. 상기 제3 결정화도는 100%일 수 있다. 예를 들면, 상기 제3 층(SCL3)은 표면에 실질적으로 수직한 c-축(c-axis)을 갖는 결정을 구비하는 결정질 산화물 반도체를 포함할 수 있다.
상기 제2 층(SCL2)의 두께는 상기 반도체층(SCL) 전체 두께의 약 50% 내지 70%일 수 있다. 상기 제2 결정화도는 0% 내지 100%일 수 있다. 또한, 상기 제2 층(SCL2)에서, 상기 제3 층(SCL3)에 인접한 영역일수록 결정화도는 높으며, 상기 제1 층(SCL1)에 인접한 영역일수록 결정화도는 낮을 수 있다.
상기 반도체층(SCL) 상에는 게이트 절연막(GI)이 배치되어 상기 반도체층(SCL) 및 상기 게이트 전극(GE)을 절연시킬 수 있다. 상기 게이트 절연막(GI)은 단층 또는 다중층 구조를 가질 수 있다. 또한, 상기 게이트 절연막(GI)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있다.
상기 게이트 절연막(GI) 상에는 게이트 전극(GE)이 배치될 수 있다. 상기 게이트 전극(GE)은 상기 반도체층(SCL)의 적어도 일부와 중첩할 수 있다. 상기 반도체층(SCL)의 상기 게이트 전극(GE)과 중첩하는 영역은 채널 영역일 수 있으며, 상기 채널 영역 양단은 소스 영역 및 드레인 영역일 수 있다.
상기 게이트 전극(GE) 상에는 층간 절연막(ILD)이 배치될 수 있다. 상기 층간 절연막(ILD)은 단층 또는 다중층 구조를 가질 수 있다. 또한, 상기 층간 절연막(ILD)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있다.
상기 층간 절연막(ILD) 상에는 소스 전극(SE) 및 드레인 전극(DE)이 배치될 수 있다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 게이트 절연막(GI) 및 상기 층간 절연막(ILD)을 관통하고, 상기 반도체층(SCL)의 상기 소스 영역 및 상기 드레인 영역을 노출시키는 콘택 홀을 통하여 상기 반도체층(SCL)에 접속될 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 의한 표시 장치는 화소들(PXL), 구동부, 및 배선부를 포함할 수 있다.
상기 화소들(PXL)은 복수 개로 제공될 수 있다. 상기 구동부는 스캔 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)를 포함할 수 있다. 도 9에 있어서, 스캔 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로서, 실제 표시 장치를 구현할 때는 표시 장치 내에서의 다른 위치에 배치될 수 있다.
상기 배선부는 상기 구동부로부터 각 화소(PXL)에 신호를 제공하며, 스캔 라인들, 데이터 라인들, 발광 제어 라인들, 전원 라인(PL) 및 초기화 전원 라인(미도시)을 포함할 수 있다. 상기 스캔 라인들은 복수 개의 스캔 라인들(S1 내지 Sn)을 포함하고, 상기 발광 제어 라인들은 복수 개의 발광 제어 라인들(E1 내지 En)을 포함할 수 있다. 상기 데이터 라인들(D1 내지 Dm)과 상기 전원 라인(PL)은 각 화소(PXL)에 연결될 수 있다.
상기 화소들(PXL)은 화소 영역에 배치될 수 있다. 상기 화소들(PXL)은 상기 스캔 라인들(S1 내지 Sn), 상기 발광 제어 라인들(E1 내지 En), 상기 데이터 라인들(D1 내지 Dm) 및 상기 전원 라인(PL)에 연결될 수 있다. 이와 같은 화소들(PXL)은 상기 스캔 라인들(S1 내지 Sn)로부터 스캔 신호가 공급될 때 상기 데이터 라인들(D1 내지 Dm)로부터 데이터 신호를 공급받을 수 있다.
또한, 상기 화소들(PXL)은 외부로부터 제1 전원(ELVDD), 제2 전원(ELVSS), 및 초기화 전원을 공급받을 수 있다. 여기서, 상기 제1 전원(ELVDD)은 상기 전원 라인(PL)을 통하여 인가될 수 있다.
상기 화소들(PXL) 각각은 도시되지 않은 구동 트랜지스터 및 발광 소자를 구비할 수 있다. 상기 구동 트랜지스터는 상기 데이터 신호에 대응하여 상기 제1 전원(ELVDD)으로부터 상기 발광 소자를 경유하여 상기 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
상기 스캔 구동부(SDV)는 상기 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 상기 스캔 라인들(S1 내지 Sn)로 스캔 신호를 공급할 수 있다. 일례로, 상기 스캔 구동부(SDV)는 상기 스캔 라인들(S1 내지 Sn)로 상기 스캔 신호를 순차적으로 공급할 수 있다. 상기 스캔 라인들(S1 내지 Sn)로 상기 스캔 신호가 순차적으로 공급되면 화소들(PXL)이 수평 라인 단위로 순차적으로 선택될 수 있다.
상기 발광 구동부(EDV)는 상기 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 상기 발광 제어 라인들(E1 내지 En)로 발광 제어 신호를 공급할 수 있다. 일례로, 상기 발광 구동부(EDV)는 상기 발광 제어 라인들(E1 내지 En)로 상기 발광 제어 신호를 순차적으로 공급할 수 있다.
여기서, 상기 발광 제어 신호는 상기 스캔 신호보다 넓은 폭으로 설정될 수 있다. 일례로, i(i는 자연수)번째 발광 제어 라인(Ei)으로 공급되는 상기 발광 제어 신호는 i-1번째 스캔 라인(Si-1)으로 공급되는 스캔 신호 및 i번째 스캔 라인(Si)으로 공급되는 스캔 신호와 적어도 일부 기간 중첩되도록 공급될 수 있다.
추가적으로, 상기 발광 제어 신호는 상기 화소들(PXL)에 포함되는 트랜지스터가 턴-오프될 수 있도록 게이트 오프 전압(예를 들면, 하이 전압)으로 설정되고, 상기 스캔 신호는 화소들(PXL)에 포함되는 상기 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.
상기 데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 상기 데이터 라인들(D1 내지 Dm)로 데이터 신호를 공급할 수 있다. 상기 데이터 라인들(D1 내지 Dm)로 공급된 상기 데이터 신호는 상기 스캔 신호에 의하여 선택된 화소들(PXL)로 공급될 수 있다.
상기 타이밍 제어부(TC)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 게이트 제어 신호들(GCS1 및 GCS2)을 상기 스캔 구동부들(SDV) 및 상기 발광 구동부들(EDV)로 공급하고, 상기 데이터 제어 신호(DCS)를 상기 데이터 구동부(DDV)로 공급할 수 있다.
상기 게이트 제어 신호들(GCS1 및 GCS2) 각각에는 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 상기 스타트 펄스는 첫 번째 스캔 신호 또는 첫 번째 발광 제어 신호의 타이밍을 제어할 수 있다. 상기 클럭 신호들은 상기 스타트 펄스를 쉬프트시키기 위하여 사용될 수 있다.
데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함할 수 있다. 상기 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어할 수 있다. 상기 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.
도 10은 도 9에 도시된 표시 장치의 화소를 설명하기 위한 등가 회로도이다. 도 10에서는 설명의 편의성을 위하여 m번째 데이터 라인(Dm) 및 i번째 제1 스캔 라인(S1i)에 접속된 화소를 도시하기로 한다.
도 10을 참조하면, 표시 장치의 화소(PXL)는 발광 소자(OLED), 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7) 및 스토리지 커패시터(Cst)를 구비할 수 있다.
상기 발광 소자(OLED)의 애노드는 상기 제6 트랜지스터(T6)를 경유하여 상기 제1 트랜지스터(T1)에 접속되고, 상기 발광 소자(OLED)의 캐소드는 제2 전원(ELVSS)에 접속될 수 있다. 상기 발광 소자(OLED)는 상기 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
상기 발광 소자(OLED)로 전류가 흐를 수 있도록 상기 제1 전원(ELVDD)은 상기 제2 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.
상기 제7 트랜지스터(T7)는 초기화 전원(Vint)과 상기 발광 소자(OLED)의 애노드 사이에 접속될 수 있다. 그리고, 상기 제7 트랜지스터(T7)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 상기 제7 트랜지스터(T7)는 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 상기 발광 소자(OLED)의 애노드로 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)와 발광 소자(OLED) 사이에 접속될 수 있다. 그리고, 상기 제6 트랜지스터(T6) 게이트 전극은 i번째 제1 발광 제어 라인(E1i)에 접속될 수 있다. 상기 제6 트랜지스터(T6)는 i번째 제1 발광 제어 라인(E1i)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
상기 제5 트랜지스터(T5)는 상기 제1 전원(ELVDD)과 상기 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 i번째 제1 발광 제어 라인(E1i)에 접속될 수 있다. 상기 제5 트랜지스터(T5)는 i번째 제1 발광 제어 라인(E1i)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
상기 제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 상기 제5 트랜지스터(T5)를 경유하여 상기 제1 전원(ELVDD)에 접속되고, 제2 전극은 상기 제6 트랜지스터(T6)를 경유하여 상기 발광 소자(OLED)의 애노드에 접속될 수 있다. 그리고, 상기 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 상기 제1 트랜지스터(T1)는 상기 제1 노드(N1)의 전압에 대응하여 상기 제1 전원(ELVDD)으로부터 상기 발광 소자(OLED)를 경유하여 상기 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 제2 전극과 상기 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 상기 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 제2 전극과 상기 제1 노드(N1)를 전기적으로 접속시킬 수 있다. 따라서, 상기 제3 트랜지스터(T3)가 턴-온 될 때 상기 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.
상기 제4 트랜지스터(T4)는 상기 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 그리고, 상기 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 상기 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다.
상기 제2 트랜지스터(T2; 스위칭 트랜지스터)는 m번째 데이터 라인(Dm)과 상기 제1 트랜지스터(T1)의 제1 전극 사이에 접속될 수 있다. 그리고, 상기 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 상기 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 상기 m번째 데이터 라인(Dm)과 상기 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킬 수 있다.
상기 스토리지 커패시터(Cst)는 상기 제1 전원(ELVDD)과 상기 제1 노드(N1) 사이에 접속될 수 있다. 상기 스토리지 커패시터(Cst)는 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
도 11 내지 도 13은 본 발명의 일 실시예에 따른 표시 장치의 일부 단면도들로, 도 11은 도 10에 도시된 제1 트랜지스터를 설명하기 위한 단면도이며, 도 12는 도 10에 도시된 제2 트랜지스터를 설명하기 위한 단면도이며, 도 13은 도 10에 도시된 커패시터를 설명하기 위한 단면도이다.
도 11 내지 도 13을 참조하면, 표시 장치는 기판(SUB), 구동 트랜지스터(Tdr), 스위칭 트랜지스터(Tsw), 스토리지 커패시터(Cst), 및 발광 소자(OLED)를 포함할 수 있다.
상기 구동 트랜지스터(Tdr), 상기 스위칭 트랜지스터(Tsw) 및 상기 스토리지 커패시터(Cst)는 상기 기판(SUB) 상에 배치될 수 있다. 또한, 상기 기판(SUB) 및 상기 트랜지스터들(Tdr, Tsw) 사이에는 버퍼층(BUL)이 배치될 수 있다. 상기 버퍼층(BUL)은 단층 또는 다중층 구조를 가질 수 있다. 또한, 상기 버퍼층(BUL)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있다.
상기 구동 트랜지스터(Tdr) 및 상기 스위칭 트랜지스터는 도 10에 도시된 제1 내지 제7 트랜지스터들 중 하나일 수 있다. 예를 들면, 도 11에 도시된 구동 트랜지스터(Tdr)는 도 10의 제1 트랜지스터(T1)일 수 있다. 도 12에 도시된 스위칭 트랜지스터(Tsw)는 도 10의 제2 트랜지스터(T2)일 수 있다.
하기에서는 상기 구동 트랜지스터(Tdr) 및 상기 스위칭 트랜지스터(Tsw)의 적층 구조를 보다 상세히 설명한다.
우선, 상기 구동 트랜지스터(Tdr)는 PMOS 트랜지스터 및 NMOS 트랜지스터 중 하나일 수 있다. 상기 구동 트랜지스터(Tdr)는 탑 게이트 트랜지스터(top gate transistor)로, 제1 반도체층(SCLD), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다.
상기 제1 반도체층(SCLD)은 상기 버퍼층(BUL) 상에 배치될 수 있다. 상기 제1 반도체층(SCLD)은 비정질 실리콘, 다결정 실리콘 및 단결정 실리콘 중 하나를 포함할 수 있다. 예를 들면, 상기 제1 반도체층(SCLD)은 다결정 실리콘을 포함할 수 있다.
상기 제1 반도체층(SCLD) 상에는 제1 절연막(IL1)이 배치되고, 상기 제1 절연막(IL1) 상에는 상기 제1 게이트 전극(GE1)이 배치될 수 있다. 상기 제1 절연막(IL1)은 단층 또는 다중층 구조를 가질 수 있다. 또한, 상기 제1 절연막(IL1)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있다.
상기 제1 게이트 전극(GE1) 상에는 순차 적층된 제2 절연막(IL2) 및 제3 절연막(IL3)이 배치될 수 있다. 상기 제2 절연막(IL2) 및 상기 제3 절연막(IL3)은 단층 또는 다중층 구조를 가질 수 있다. 또한, 상기 제2 절연막(IL2) 및 상기 제3 절연막(IL3)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있다.
상기 제3 절연막(IL3) 상에는 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)이 배치될 수 있다. 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 상기 제1 절연막(IL1), 상기 제2 절연막(IL2) 및 상기 제3 절연막(IL3)을 관통하는 콘택 홀을 통하여 상기 반도체층(SCL)과 콘택될 수 있다.
상기 스위칭 트랜지스터(Tsw)는 바텀 게이트 트랜지스터(bottom gate transistor)로, 제2 반도체층(SCLS), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다.
상기 제2 게이트 전극(GE2)은 상기 제2 절연막(IL2) 상에 배치될 수 있다. 상기 제2 반도체층(SCLS)은 상기 제3 절연막(IL3) 상에 배치될 수 있다.
상기 제2 반도체층(SCLS)은 결정화도가 서로 다른 복수의 층을 포함할 수 있다. 예를 들면, 상기 제2 반도체층(SCLS)은 상기 제3 절연막(IL3) 상에 배치되고 제1 결정화도를 가지는 제1 층(SCL1), 상기 제1 층(SCL1) 상에 배치되고 제2 결정화도를 가지는 제2 층(SCL2), 및 상기 제2 층(SCL2) 상에 배치되고 제3 결정화도를 가지는 제3 층(SCL3)을 포함할 수 있다. 상기 제1 결정화도는 0%이며, 상기 제2 결정화도는 0% 내지 100%이며, 상기 제3 결정화도는 100%일 수 있다.
상기 제2 반도체층(SCLS)의 양단에는 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)이 배치될 수 있다. 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 서로 이격되어 배치될 수 있다.
상기 스토리지 커패시터(Cst)는 도 11에 도시된 스토리지 커패시터(Cst)일 수 있다. 상기 스토리지 커패시터(Cst)는 하부 전극(LE) 및 상부 전극(UE)을 포함할 수 있으며, 상기 하부 전극(LE) 및 상부 전극(UE) 사이에는 적어도 하나의 절연막이 배치될 수 있다. 상기 하부 전극(LE)은 상기 제1 게이트 전극(GE1)과 동일한 층 상에 배치될 수 있다. 즉, 상기 하부 전극(LE)은 상기 제1 절연막(IL1) 상에 배치될 수 있다. 또한, 상기 하부 전극(LE)은 상기 제1 게이트 전극(GE1)과 동일한 물질을 포함할 수 있다. 상기 상부 전극(UE)은 상기 제2 게이트 전극(GE2)과 동일한 층 상에 배치될 수 있다. 즉, 상기 상부 전극(UE)은 상기 제2 절연막(IL2) 상에 배치될 수 있다. 또한, 상기 상부 전극(UE)은 상기 제2 게이트 전극(GE2)과 동일한 물질을 포함할 수 있다. 상기 하부 전극(LE) 및 상기 상부 전극(UE) 사이의 절연막은 상기 제2 절연막(IL2)일 수 있다.
상기 구동 트랜지스터(Tdr), 상기 스위칭 트랜지스터(Tsw) 및 상기 스토리지 커패시터(Cst) 상에는 보호막(PSV)이 배치될 수 있다.
상기 보호막(PSV)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 보호막(PSV)은 무기 보호막 및 유기 보호막 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 보호막(PSV)은 상기 구동 트랜지스터(Tdr), 상기 스위칭 트랜지스터(Tsw) 및 상기 스토리지 커패시터(Cst)를 커버하는 상기 무기 보호막 및 상기 무기 보호막 상에 배치되는 유기 보호막을 포함할 수 있다.
상기 무기 보호막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 또한, 상기 유기 보호막은 광을 투과시킬 수 있는 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 유기 보호막은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylene ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(Benzocyclobutenes resin) 중 적어도 하나를 포함할 수 있다.
상기 보호막(PSV) 상에는 상기 발광 소자(OLED)가 배치될 수 있다. 상기 발광 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 상기 제1 전극(AD)과 제2 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
상기 제1 전극(AD) 및 상기 제2 전극(CD) 중 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 상기 구동 트랜지스터(Tdr)가 PMOS 트랜지스터인 경우, 상기 제1 전극(AD)은 애노드 전극일 수 있으며, 상기 제2 전극(CD)은 캐소드 전극일 수 있다. 상기 구동 트랜지스터(Tdr)가 NMOS 트랜지스터인 경우, 상기 제1 전극(AD)은 캐소드 전극일 수 있으며, 상기 제2 전극(CD)은 애노드 전극일 수 있다. 또는 구동 트랜지스터(Tdr)가 NMOS 트랜지스터이고, 상기 제1 전극(AD)은 애노드 전극이며, 상기 제2 전극(CD)이 캐소드 전극이면, 상기 제1 전극(AD)은 상기 구동 트랜지스터(Tdr)의 상기 제1 소스 전극(SE1)에 연결될 수도 있다.
또한, 상기 제1 전극(AD) 및 상기 제2 전극(CD) 중 적어도 하나는 투과형 전극일 수 있다. 예를 들면, 상기 발광 소자(OLED)가 배면 발광형 유기 발광 소자인 경우, 상기 제1 전극(AD)이 투과형 전극이며, 상기 제2 전극(CD)이 반사형 전극일 수 있다. 상기 발광 소자(OLED)가 전면 발광형 유기 발광 소자인 경우, 상기 제1 전극(AD)이 반사형 전극이며, 상기 제2 전극(CD)이 투과형 전극일 수 있다. 상기 발광 소자(OLED)가 양면 발광형 유기 발광 소자인 경우, 상기 제1 전극(AD) 및 상기 제2 전극(CD) 모두 투과형 전극일 수 있다. 본 실시예에서는 상기 발광 소자(OLED)이 전면 발광형 유기 발광 소자이며, 상기 제1 전극(AD)이 애노드 전극인 경우를 예로서 설명한다.
상기 제1 전극(AD)은 상기 보호막(PSV) 상에 배치될 수 있다.
상기 제1 전극(AD)은 광을 반사시킬 수 있는 반사막(미도시), 및 상기 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 상기 투명 도전막 및 상기 반사막 중 적어도 하나는 상기 제1 소스 전극(SE1)과 접속할 수 있다.
상기 반사막은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 상기 반사막은 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 투명 도전막은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 상기 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 적어도 하나의 투명 도전성 산화물을 포함할 수 있다.
상기 제1 전극(AD)이 배치된 상기 보호막(PSV) 상에는 상기 제1 전극(AD)의 일부, 예를 들면, 상기 제1 전극(AD)의 상면을 노출시키는 화소 정의막(PDL)이 배치될 수 있다.
상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다.
상기 발광층(EML)은 상기 제1 전극(AD)의 노출된 표면 상에 배치될 수 있다. 상기 발광층(EML)은 적어도 광 생성층(light generation layer, LGL)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 상기 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 상기 광 생성층, 상기 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 상기 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다.
상기 광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(grean), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 상기 발광층(EML)의 상기 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수도 있다.
상기 정공 주입층, 상기 정공 수송층, 상기 정공 억제층, 상기 전자 수송층 및 상기 전자 주입층은 서로 인접하는 발광 영역들에서 연결되는 공통막일 수 있다.
상기 발광층(EML) 상에는 상기 제2 전극(CD)이 배치될 수 있다. 상기 제2 전극(CD)은 반투과 반사막일 수 있다. 예를 들면, 상기 제2 전극(CD)은 상기 발광층(EML)에서 출사된 광을 투과시킬 수 있을 정도의 두께를 가지는 박형 금속층일 수 있다. 상기 제2 전극(CD)은 상기 발광층(EML)에서 출사된 광의 일부는 투과시키고, 상기 발광층(EML)에서 출사된 광의 나머지는 반사시킬 수 있다.
상기 제2 전극(CD)은 상기 투명 도전막에 비하여 일함수가 낮은 물질을 포함할 수 있다. 예를 들면, 상기 제2 전극(CD)은 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 발광층(EML)에서 출사된 광 중 일부는 상기 제2 전극(CD)을 투과하지 못하고, 상기 제2 전극(CD)에서 반사된 광은 상기 반사막에서 다시 반사될 수 있다. 즉, 상기 반사막 및 상기 제2 전극(CD) 사이에서, 상기 발광층(EML)에서 출사된 광은 공진할 수 있다. 상기 광의 공진에 의하여 상기 표시 소자들(OLED)의 광 추출 효율은 향상될 수 있다.
상기 반사막 및 상기 제2 전극(CD) 사이의 거리는 상기 발광층(EML)에서 출사된 광의 색상에 따라 상이할 수 있다. 즉, 상기 발광층(EML)에서 출사된 광의 색상에 따라, 상기 반사막 및 상기 제2 전극(CD) 사이의 거리는 공진 거리에 부합되도록 조절될 수 있다.
상기 제2 전극(CD) 상에는 봉지 부재(SLM)가 배치될 수 있다. 상기 봉지 부재(SLM)는 상기 발광 소자(OLED)를 외부 환경과 격리시킬 수 있다. 따라서, 상기 봉지 부재(SLM)는 상기 제2 전극(CD) 상에 배치되어 상기 발광 소자(OLED)로 수분 및 산소의 침투를 방지할 수 있다.
상기 봉지 부재(SLM)는 상기 발광 소자(OLED)를 커버하는 복수의 무기막(미도시) 및 복수의 유기막을 포함하는 박막 봉지층일 수 있다. 예를 들면, 상기 봉지 부재(SLM)는 상기 무기막 및 상기 유기막이 교번 적층된 구조를 가질 수 있다. 또한, 상기 봉지 부재(SLM)의 최하부층 및 최상부층은 무기막일 수 있다.
경우에 따라, 상기 봉지 부재(SLM)는 상기 기판(SUB)과 합착되어 내부 공간을 밀봉하는 봉지 기판일 수도 있다. 상기 봉지 기판은 실런트를 통하여 상기 기판(SUB)과 합착될 수 있다.
도 14 내지 도 16은 본 발명의 일 실시예에 따른 표시 장치의 일부 단면도들로, 도 14는 도 10에 도시된 제1 트랜지스터를 설명하기 위한 단면도이며, 도 15는 도 10에 도시된 제2 트랜지스터를 설명하기 위한 단면도이며, 도 16은 도 10에 도시된 커패시터를 설명하기 위한 단면도이다.
도 14 내지 도 16을 참조하면, 표시 장치는 기판(SUB), 구동 트랜지스터(Tdr), 스위칭 트랜지스터(Tsw), 스토리지 커패시터(Cst), 및 발광 소자(OLED)를 포함할 수 있다.
상기 구동 트랜지스터(Tdr), 상기 스위칭 트랜지스터(Tsw) 및 상기 스토리지 커패시터(Cst)는 상기 기판(SUB) 상에 배치될 수 있다. 또한, 상기 기판(SUB) 및 상기 트랜지스터들(Tdr, Tsw) 사이에는 버퍼층(BUL)이 배치될 수 있다.
상기 구동 트랜지스터(Tdr) 및 상기 스위칭 트랜지스터는 도 10에 도시된 제1 내지 제7 트랜지스터들 중 하나일 수 있다. 예를 들면, 도 11에 도시된 구동 트랜지스터(Tdr)는 도 10의 제1 트랜지스터(T1)일 수 있다. 도 12에 도시된 스위칭 트랜지스터(Tsw)는 도 10의 제2 트랜지스터(T2)일 수 있다.
상기 구동 트랜지스터(Tdr)는 PMOS 트랜지스터 및 NMOS 트랜지스터 중 하나일 수 있다. 상기 구동 트랜지스터(Tdr)는 탑 게이트 트랜지스터(top gate transistor)로, 제1 반도체층(SCLD), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다.
상기 제1 반도체층(SCLD)은 상기 버퍼층(BUL) 상에 배치되고, 비정질 실리콘, 다결정 실리콘 및 단결정 실리콘 중 하나를 포함할 수 있다. 상기 제1 반도체층(SCLD) 상에는 순차 적층된 제1 절연막(IL1) 및 제2 절연막(IL2)이 배치되고, 상기 제2 절연막(IL2) 상에는 상기 제1 게이트 전극(GE1)이 배치될 수 있다. 상기 제1 게이트 전극(GE1) 상에는 순차 적층된 제3 절연막(IL3) 및 제4 절연막(IL4)이 배치될 수 있다. 상기 제4 절연막(IL4) 상에는 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)이 배치될 수 있다.
상기 스위칭 트랜지스터(Tsw)는 탑 게이트 트랜지스터(top gate transistor)로, 제2 반도체층(SCLS), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다.
상기 제2 반도체층(SCLS)은 상기 제1 절연막(IL1) 상에 배치되고, 상기 제2 게이트 전극(GE2)은 상기 제3 절연막(IL3) 상에 배치될 수 있다. 상기 제2 반도체층(SCLS)은 결정화도가 서로 다른 복수의 층을 포함할 수 있다. 예를 들면, 상기 제2 반도체층(SCLS)은 상기 제3 절연막(IL3) 상에 배치되고 제1 결정화도를 가지는 제1 층(SCL1), 상기 제1 층(SCL1) 상에 배치되고 제2 결정화도를 가지는 제2 층(SCL2), 및 상기 제2 층(SCL2) 상에 배치되고 제3 결정화도를 가지는 제3 층(SCL3)을 포함할 수 있다. 상기 제1 결정화도는 0%이며, 상기 제2 결정화도는 0% 내지 100%이며, 상기 제3 결정화도는 100%일 수 있다.
상기 제4 절연막(IL4) 상에는 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)이 배치될 수 있으며, 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 상기 제3 절연막(IL3) 및 상기 제4 절연막(IL4)을 관통하는 콘택 홀을 통하여 상기 제2 반도체층(SCLS)과 콘택될 수 있다.
상기 커패시터는 하부 전극(LE) 및 상부 전극(UE)을 포함할 수 있으며, 상기 하부 전극(LE) 및 상부 전극(UE) 사이에는 적어도 하나의 절연막이 배치될 수 있다. 상기 하부 전극(LE)은 상기 제1 게이트 전극(GE1)과 동일한 층 상에 배치될 수 있다. 즉, 상기 하부 전극(LE)은 상기 제2 절연막(IL2) 상에 배치될 수 있다. 상기 상부 전극(UE)은 상기 제2 게이트 전극(GE2)과 동일한 층 상에 배치될 수 있다. 즉, 상기 상부 전극(UE)은 상기 제3 절연막(IL3) 상에 배치될 수 있다. 상기 하부 전극(LE) 및 상기 상부 전극(UE) 사이의 절연막은 상기 제3 절연막(IL3)일 수 있다.
상기 구동 트랜지스터(Tdr), 상기 스위칭 트랜지스터(Tsw) 및 상기 스토리지 커패시터(Cst) 상에는 보호막(PSV)이 배치될 수 있다.
상기 보호막(PSV) 상에는 상기 발광 소자(OLED)가 배치될 수 있다. 상기 발광 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 상기 제1 전극(AD)과 제2 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
상기 제1 전극(AD) 및 상기 제2 전극(CD) 중 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 상기 구동 트랜지스터(Tdr)가 PMOS 트랜지스터인 경우, 상기 제1 전극(AD)은 애노드 전극일 수 있으며, 상기 제2 전극(CD)은 캐소드 전극일 수 있다. 상기 구동 트랜지스터(Tdr)가 NMOS 트랜지스터인 경우, 상기 제1 전극(AD)은 캐소드 전극일 수 있으며, 상기 제2 전극(CD)은 애노드 전극일 수 있다. 또는 구동 트랜지스터(Tdr)가 NMOS 트랜지스터이고, 상기 제1 전극(AD)은 애노드 전극이며, 상기 제2 전극(CD)이 캐소드 전극이면, 상기 제1 전극(AD)은 상기 구동 트랜지스터(Tdr)의 상기 제1 소스 전극(SE1)에 연결될 수도 있다.
상기 제2 전극(CD) 상에는 봉지 부재(SLM)가 배치될 수 있다. 상기 봉지 부재(SLM)는 상기 발광 소자(OLED)를 외부 환경과 격리시킬 수 있다. 따라서, 상기 봉지 부재(SLM)는 상기 제2 전극(CD) 상에 배치되어 상기 발광 소자(OLED)로 수분 및 산소의 침투를 방지할 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
SUB: 기판 GE: 게이트 전극
GI: 게이트 절연막 SCL: 반도체층
SE: 소스 전극 DE: 드레인 전극
BUL: 버퍼층 ILD: 층간 절연막
OLED: 발광 소자

Claims (18)

  1. 게이트 전극;
    상기 게이트 전극과 적어도 일부가 중첩하고, 산화물 반도체를 포함하는 반도체층; 및
    상기 반도체층과 각각 접속되고, 서로 이격되어 배치되는 소스 전극과 드레인 전극을 포함하고,
    상기 반도체층은 비정질 산화물 반도체 및 결정질 산화물 반도체의 혼합물 내에 포함된 상기 결정질 산화물 반도체의 비율인 결정화도가 서로 다른 제1 결정화도를 가지는 제1 층; 상기 제1 층 상에 배치되고, 상기 제1 결정화도보다 높은 제2 결정화도를 가지는 제2 층; 및 상기 제2 층 상에 배치되고, 상기 제2 결정화도보다 높은 제3 결정화도를 가지는 제3 층을 포함하는 복수의 층들을 포함하고,
    상기 층들 중 최상층의 결정화도는 다른 층들의 결정화도보다 높은 트랜지스터.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제3 층의 두께는 상기 반도체층 전체 두께의 20% 내지 30%인 트랜지스터.
  4. 제3 항에 있어서,
    상기 제3 결정화도는 100%인 트랜지스터.
  5. 제3 항에 있어서,
    상기 제3 층의 상기 게이트 전극과 중첩하는 영역의 두께는 타 영역의 두께보다 작은 트랜지스터.
  6. 제5 항에 있어서,
    상기 제3 층의 상기 게이트 전극과 중첩하는 영역의 두께는 타 영역의 두께의 0% 내지 10%인 트랜지스터.
  7. 제3 항에 있어서,
    상기 제3 층은 c-축을 갖는 결정들을 구비하는 결정질 산화물 반도체를 포함하는 트랜지스터.
  8. 제7 항에 있어서,
    상기 제2 층에서, 상기 제3 층에 인접한 영역의 결정화도는 상기 제1 층에 인접한 영역의 결정화도보다 높은 트랜지스터.
  9. 제8 항에 있어서,
    상기 제1 결정화도는 0%인 트랜지스터.
  10. 제9 항에 있어서,
    상기 제1 층의 두께는 상기 반도체층 전체 두께의 10% 내지 20%인 트랜지스터.
  11. 기판;
    상기 기판 상에 배치된 적어도 하나의 트랜지스터; 및
    상기 트랜지스터에 연결되는 발광 소자를 포함하며,
    상기 트랜지스터는
    게이트 전극;
    상기 게이트 전극과 적어도 일부가 중첩하고, 산화물 반도체를 포함하는 반도체층; 및
    상기 반도체층과 각각 접속되고, 서로 이격되어 배치되는 소스 전극과 드레인 전극을 포함하고,
    상기 반도체층은 비정질 산화물 반도체 및 결정질 산화물 반도체의 혼합물 내에 포함된 상기 결정질 산화물 반도체의 비율인 결정화도가 서로 다른 제1 결정화도를 가지는 제1 층; 상기 제1 층 상에 배치되고, 상기 제1 결정화도보다 높은 제2 결정화도를 가지는 제2 층; 및 상기 제2 층 상에 배치되고, 상기 제2 결정화도보다 높은 제3 결정화도를 가지는 제3 층을 포함하는 복수의 층들을 포함하고,
    상기 층들 중 최상층의 결정화도는 다른 층들의 결정화도보다 높은 표시 장치.
  12. 제11 항에 있어서,
    상기 제3 결정화도는 100%인 표시 장치.
  13. 제12 항에 있어서,
    상기 제3 층의 두께는 상기 반도체층 전체 두께의 20% 내지 30%인 표시 장치.
  14. 제13 항에 있어서,
    상기 제3 층의 상기 게이트 전극과 중첩하는 영역의 두께는 타 영역의 두께보다 작은 표시 장치.
  15. 제13 항에 있어서,
    상기 제3 층은 c-축을 갖는 결정들을 구비하는 결정질 산화물 반도체를 포함하는 표시 장치.
  16. 제14 항에 있어서,
    상기 제2 층에서, 상기 제3 층에 인접한 영역의 결정화도는 상기 제1 층에 인접한 영역의 결정화도보다 높은 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 결정화도는 0%이며,
    상기 제1 층의 두께는 상기 반도체층 전체 두께의 10% 내지 20%인 표시 장치.
  18. 제17 항에 있어서,
    상기 발광 소자는
    상기 트랜지스터에 접속되는 제1 전극;
    상기 제1 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 제2 전극을 포함하는 표시 장치.
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