KR102670801B1 - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 의한 표시 장치는, 제1 방향으로 제1 폭을 가지는 제1 표시 영역, 상기 제1 방향으로 상기 제1 폭보다 작은 제2 폭을 가지는 제2 표시 영역, 상기 제1 및 제2 표시 영역들의 주변에 제공된 주변 영역, 및 상기 주변 영역에 위치된 더미 영역을 포함하는 기판; 상기 제1 표시 영역에 제공된 제1 화소, 및 상기 제2 표시 영역에 제공된 제2 화소; 상기 제1 화소에 연결되며 상기 제1 표시 영역에서 상기 제1 방향을 따라 연장된 제1 제어 배선, 및 상기 제2 화소에 연결되며 상기 제2 표시 영역에서 상기 제1 방향을 따라 연장된 제2 제어 배선; 및 상기 제2 제어 배선에 연결되며, 상기 더미 영역에 제공된 더미 배선;을 포함하며, 상기 제2 제어 배선은 상기 기판 상에 제공된 제1 절연막 상부의 제1 도전층에 위치되고, 상기 더미 배선은 상기 제1 도전층 상에 제공된 제2 절연막 상부의 제2 도전층에 위치된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
표시 장치는 영상이 표시되는 활성 영역을 포함한다. 활성 영역은 입력 데이터에 대응하는 휘도의 빛을 방출하기 위한 다수의 화소들과, 상기 화소들로 구동 신호들을 전달하기 위한 다수의 배선들을 포함한다.
최근, 다양한 형상의 표시 장치에 대한 수요가 증대되면서, 활성 영역의 형상이 다양하게 구현되고 있다. 이에 따라, 활성 영역 내에서도 영역 별로 배선들의 길이가 달라질 수 있다. 배선들의 길이가 달라지면, 배선들이 서로 다른 정도의 로드 값을 가지게 된다. 이에 따라, 화소들 사이에서 휘도 편차가 발생하면서, 영상의 화질이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 균일한 화질의 영상을 표시하면서 ESD에 강인한 구조를 가지는 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 제1 방향으로 제1 폭을 가지는 제1 표시 영역, 상기 제1 방향으로 상기 제1 폭보다 작은 제2 폭을 가지는 제2 표시 영역, 상기 제1 및 제2 표시 영역들의 주변에 제공된 주변 영역, 및 상기 주변 영역에 위치된 더미 영역을 포함하는 기판; 상기 제1 표시 영역에 제공된 제1 화소, 및 상기 제2 표시 영역에 제공된 제2 화소; 상기 제1 화소에 연결되며 상기 제1 표시 영역에서 상기 제1 방향을 따라 연장된 제1 제어 배선, 및 상기 제2 화소에 연결되며 상기 제2 표시 영역에서 상기 제1 방향을 따라 연장된 제2 제어 배선; 및 상기 제2 제어 배선에 연결되며, 상기 더미 영역에 제공된 더미 배선;을 포함하며, 상기 제2 제어 배선은 상기 기판 상에 제공된 제1 절연막 상부의 제1 도전층에 위치되고, 상기 더미 배선은 상기 제1 도전층 상에 제공된 제2 절연막 상부의 제2 도전층에 위치된다.
실시예에 따라, 상기 제2 제어 배선과 상기 더미 배선을 연결하는 도전성 브릿지를 더 포함할 수 있다.
실시예에 따라, 상기 도전성 브릿지는 상기 제2 표시 영역의 일측에 배치될 수 있다.
실시예에 따라, 상기 도전성 브릿지는 상기 더미 영역의 일측에 배치될 수 있다.
실시예에 따라, 상기 제2 화소는 각각 서로 다른 신호가 인가되는 복수의 제2 제어 배선들에 연결되고, 상기 더미 영역에는 상기 복수의 제2 제어 배선들 중 각각 서로 다른 제2 제어 배선에 연결되는 복수의 더미 배선들이 제공될 수 있다.
실시예에 따라, 상기 제2 제어 배선들 및 상기 더미 배선들 중 서로 대응하는 한 쌍의 제2 제어 배선 및 더미 배선은 상기 제2 표시 영역의 일측에 제공된 도전성 브릿지에 의해 서로 연결되고, 상기 제2 제어 배선들 및 상기 더미 배선들 중 서로 대응하는 다른 한 쌍의 제2 제어 배선 및 더미 배선은 상기 더미 영역의 일측에 제공된 도전성 브릿지에 의해 서로 연결될 수 있다.
실시예에 따라, 상기 더미 영역에는, 상기 제2 표시 영역의 일측에 제공되는 도전성 브릿지에 연결된 더미 배선과, 상기 더미 영역의 일측에 제공되는 도전성 브릿지에 연결된 더미 배선이 서로 교번적으로 배치될 수 있다.
실시예에 따라, 상기 주변 영역에 제공되며 적어도 일 영역이 상기 더미 배선과 중첩되는 전원 공급 배선을 더 포함할 수 있다.
실시예에 따라, 상기 전원 공급 배선은, 상기 기판과 상기 제1 절연막의 사이에 위치된 액티브 패턴; 및 상기 제2 도전층 상에 제공된 제3 절연막 상부의 제3 도전층에 위치되며 컨택홀을 통해 상기 액티브 패턴에 연결되는 메인 버스 배선;을 포함할 수 있다.
실시예에 따라, 상기 제3 절연막의 두께는 상기 제1 절연막의 두께 및 상기 제2 절연막의 두께보다 클 수 있다.
실시예에 따라, 상기 제3 절연막의 두께는 상기 제1 절연막의 두께와 상기 제2 절연막의 두께의 합 이상일 수 있다.
실시예에 따라, 상기 전원 공급 배선은, 상기 기판과 상기 제1 절연막의 사이에 위치되며, 상기 더미 배선과 교차하는 방향으로 연장된 복수의 액티브 패턴들; 상기 제2 도전층 상에 제공된 제3 절연막 상부의 제3 도전층에 위치되며, 상기 액티브 패턴들과 중첩되도록 위치되는 메인 버스 배선; 및 상기 더미 영역의 가장자리에 제공되며 상기 액티브 패턴들과 상기 메인 버스 배선을 전기적으로 연결하는 복수의 컨택홀;을 포함할 수 있다.
실시예에 따라, 상기 제2 화소는, 상기 제2 제어 배선에 연결된 적어도 하나의 트랜지스터를 포함할 수 있다.
실시예에 따라, 상기 트랜지스터는, 상기 기판과 상기 제1 절연막의 사이에 위치된 액티브 패턴; 상기 액티브 패턴에 연결된 소스 및 드레인 전극; 및 상기 제1 절연막 상부의 상기 제1 도전층 상에 상기 액티브 패턴과 중첩되도록 위치되며 상기 제2 제어 배선에 연결된 게이트 전극;을 포함할 수 있다.
실시예에 따라, 상기 게이트 전극은 상기 제2 제어 배선과 일체로 연결될 수 있다.
실시예에 따라, 상기 제2 화소는, 상기 제1 도전층에 위치된 제1 전극 및 상기 제2 도전층에 위치된 제2 전극을 포함한 적어도 하나의 커패시터를 포함할 수 있다.
실시예에 따라, 상기 제2 제어 배선은, 상기 제2 화소의 주사 배선, 발광 제어 배선, 및 초기화 제어 배선 중 적어도 하나를 포함할 수 있다.
실시예에 따라, 상기 제1 화소 및 상기 제2 화소는 동일한 구조를 가질 수 있다.
실시예에 따라, 상기 주변 영역은, 상기 제1 표시 영역의 적어도 일 영역을 둘러싸는 제1 주변 영역 및 상기 제2 표시 영역의 적어도 일 영역을 둘러싸는 제2 주변 영역을 포함하며, 상기 더미 영역은 상기 제2 주변 영역에 위치될 수 있다.
실시예에 따라, 상기 제1 방향으로 상기 제1 폭보다 작은 제3 폭을 가지는 제3 표시 영역; 상기 제3 표시 영역에 제공된 제3 화소; 상기 제3 화소에 연결되며 상기 제3 표시 영역에서 상기 제1 방향을 따라 연장된 제3 제어 배선; 및 상기 제3 제어 배선에 연결되며, 상기 더미 영역에 제공된 더미 배선;을 더 포함할 수 있다.
실시예에 따라, 상기 제2 제어 배선 및 상기 더미 배선은 동일한 물질로 구성될 수 있다.
본 발명의 일 실시예에 의하면, 배선들 사이의 로드 값 편차를 보상하여 균일한 화질의 영상을 표시하면서도, ESD에 강인한 구조를 가지는 표시 장치를 제공할 수 있다.
도 1 및 도 2는 본 발명의 일 실시예에 의한 표시 장치를 나타낸다.
도 3은 도 1에 도시된 표시 장치에서, 표시 영역들 및 구동부들의 일 실시예를 나타낸다.
도 4는 본 발명의 일 실시예에 의한 제1 화소를 나타낸다.
도 5는 도 4에 도시된 제1 화소의 세부 구조에 대한 일 실시예를 나타낸다.
도 6은 도 5의 Ⅰ-Ⅰ'선에 따른 단면을 나타낸다.
도 7은 도 5의 Ⅱ-Ⅱ'선에 따른 단면을 나타낸다.
도 8은 도 1에 도시된 제2 화소들과 P1 영역에 대응하는 더미 영역의 세부 구조에 대한 일 실시예를 나타낸다.
도 9는 도 8의 Ⅲ-Ⅲ'선에 따른 단면을 나타낸다.
도 10은 도 8의 Ⅳ-Ⅳ'선에 따른 단면을 나타낸다.
도 11은 도 1에 도시된 제2 화소들과 P1 영역에 대응하는 더미 영역의 세부 구조에 대한 일 실시예를 나타낸다.
도 12는 도 1에 도시된 제2 화소들과 P1 영역에 대응하는 더미 영역의 세부 구조에 대한 일 실시예를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 다만, 하기에 설명하는 실시예는 그 표현 여부에 관계없이 예시적인 것에 불과하다. 즉, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우를 포함함은 물론, 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하였다.
도 1 및 도 2는 본 발명의 일 실시예에 의한 표시 장치를 나타낸다. 도 2는 도 1에 대한 변형 예로서, 일례로 기판 및 활성 영역의 형상이 변경된 실시예를 나타낸 것이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 의한 표시 장치는, 복수의 표시 영역들(PXA1, PXA2, PXA3; 이하 'PXA'이라 함), 상기 표시 영역들(PXA)의 주변에 제공된 주변 영역들(PPA1, PPA2, PPA3; 이하 'PPA'이라 함) 및 상기 주변 영역들(PPA) 중 적어도 일부에 위치된 적어도 하나의 더미 영역(DMP)을 포함하는 기판(SUB); 상기 기판(SUB) 상의 표시 영역들(PXA)에 제공되는 화소들(PXL1, PXL2, PXL3; 이하 'PXL'이라 함); 및 상기 기판(SUB) 상의 주변 영역들(PPA)에 제공되는 구동부들(SDV1, SDV2, SDV3, EDV1, EDV2, EDV3, DDV) 및 전원 공급 배선들(ELVDD, ELVSS);을 포함한다.
실시예에 따라, 기판(SUB)은, 유리 기판 혹은 플라스틱 기판일 수 있으나, 이에 한정되지는 않는다. 예컨대, 기판(SUB)은, 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethylene naphthalate), 폴리에틸렌 테레프탈레이드(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, Polycarbonate), 셀룰로오스 트리 아세테이트(TAC) 및 셀룰로오스아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 적어도 하나의 물질을 포함한 가요성 기판(flexible substrate)일 수 있다. 또한, 기판(SUB)은 유리(glass) 및 강화 유리 중 하나의 물질을 포함하는 경성 기판(rigid substrate)일 수도 있다. 또한, 기판(SUB)은 투명한 재질의 기판, 즉, 투광성 기판일 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 기판(SUB)은 복수 개의 영역들을 포함하며, 상기 영역들 중 적어도 두 개는 서로 다른 면적을 가질 수 있다. 일례로, 기판(SUB)은 제1 내지 제3 영역들(A1, A2, A3)을 포함하며, 제1 영역(A1)은 제2 영역(A2) 및 제3 영역(A3)과 다른 면적을 가질 수 있다. 제2 영역(A2) 및 제3 영역(A3)의 면적은 서로 동일하거나, 상이할 수 있다. 한편, 본 실시예에서는 기판(SUB)의 영역이 크게 세 개의 영역들(A1, A2, A3)로 구분되는 것으로 설명하였지만, 기판(SUB) 상에 구획된 영역의 개수가 이에 한정되지는 않는다.
실시예에 따라, 제1 내지 제3 영역들(A1, A2, A3) 각각은 다양한 형상을 가질 수 있다. 예컨대, 제1 내지 제3 영역들(A1, A2, A3) 각각은 직선으로 이루어진 복수의 변을 포함하는 다각형, 곡선으로 이루어진 변을 포함하는 원 또는 타원, 직선으로 이루어진 변과 곡선으로 이루어진 변을 포함하는 반원 또는 반타원 등을 비롯하여 다양한 형상으로 제공될 수 있다. 또한, 제1 내지 제3 영역들(A1, A2, A3) 중 적어도 하나는, 사선 형태, 계단 형태, 혹은 곡선 형태의 코너부를 가질 수도 있다. 예컨대, 도 2에 도시된 바와 같이 제1 내지 제3 영역들(A1, A2, A3)의 적어도 일 코너부는 사선 형태로 경사진 모서리를 가질 수도 있다.
실시예에 따라, 제1 내지 제3 영역들(A1, A2, A3)에 포함된 각각의 표시 영역들(PXA1, PXA2, PXA3), 구동부들(SDV1, SDV2, SDV3, EDV1, EDV2, EDV3, DDV), 전원 공급 배선들(ELVDD, ELVSS) 및/또는 더미 영역(DMP)은 제1 내지 제3 영역들(A1, A2, A3)의 형상에 상응하는 형상을 가질 수 있다. 즉, 제1 내지 제3 영역들(A1, A2, A3)과, 상기 제1 내지 제3 영역들(A1, A2, A3)에 제공되는 각 구성 요소들의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경 실시될 수 있다.
실시예에 따라, 제1 내지 제3 영역들(A1, A2, A3)은 각각 하나 이상의 표시 영역(PXA1, PXA2, PXA3)과, 상기 표시 영역(PXA1, PXA2, PXA3)에 인접하도록 표시 영역(PXA1, PXA2, PXA3)의 주변에 배치된 주변 영역(PPA1, PPA2, PPA3; 이하, 'PPA'라 함)을 포함할 수 있다. 즉, 본 발명의 일 실시예에 의한 표시 장치는 복수 개의 표시 영역들(PXA1, PXA2, PXA3)을 포함한다. 표시 영역들(PXA1, PXA2, PXA3)에는 화소들(PXL1, PXL2, PXL3)이 제공되며, 상기 표시 영역들(PXA1, PXA2, PXA3)은 영상이 표시되는 활성 영역(화면 영역)을 구성한다.
실시예에 따라, 표시 영역들(PXA1, PXA2, PXA3)은 서로 연속적으로 배치되어 연속적인 하나의 화면을 구현할 수 있다. 또는, 실시예에 따라, 표시 영역들(PXA1, PXA2, PXA3) 중 적어도 두 개는 하나 이상의 주변 영역(PPA)을 사이에 두고 불연속적으로 배치되어 분할된 화면을 구현할 수도 있다.
주변 영역들(PPA)은 화소들(PXL)이 제공되지 않는 영역으로서, 영상이 표시되지 않는 영역이다. 이러한 주변 영역들(PPA)에는 화소들(PXL)을 구동하기 위한 구동부들(SDV1, SDV2, SDV3, EDV1, EDV2, EDV3, DDV), 화소들(PXL)에 전원을 인가하는 전원 공급 배선들(ELVDD, ELVSS), 화소들(PXL)과 구동부들(SDV1, SDV2, SDV3, EDV1, EDV2, EDV3, DDV)을 연결하는 배선(미도시)의 일부 및/또는 더미 영역(DMP)이 제공될 수 있다. 주변 영역들(PPA)은 최종적인 표시 장치에서의 베젤 영역에 대응하며, 주변 영역들(PPA)의 폭에 따라 베젤의 폭이 결정될 수 있다.
실시예에 따라, 제1 영역(A1)은 제1 내지 제3 영역들(A1, A2, A3) 중 가장 큰 면적을 가질 수 있다. 이러한 제1 영역(A1)은 영상이 표시되는 제1 표시 영역(PXA1)과, 상기 제1 표시 영역(PXA1)의 적어도 일부를 둘러싸는 제1 주변 영역(PPA1)을 포함할 수 있다.
실시예에 따라, 제1 표시 영역(PXA1)은 제1 영역(A1)의 형상에 대응하는 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 제1 표시 영역(PXA1)은 적어도 일 영역이 제1 방향(DR1)으로 제1 폭(W1)을 가질 수 있다. 또한, 실시예에 따라, 제1 표시 영역(PXA1)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 제1 길이(L1)를 가질 수 있다. 예컨대, 제1 표시 영역(PXA1)은 제1 폭(W1)에 상응하는 가로 길이 및 제1 길이(L1)에 상응하는 세로 길이를 가지는 사각 형상으로 구현될 수 있다. 다만, 제1 표시 영역(PXA1)의 형상 및/또는 크기가 이에 한정되지는 않는다. 예컨대, 제1 표시 영역(PXA1)의 적어도 일 영역이 곡선, 사선 혹은 계단 형태 등으로 구현될 경우, 제1 표시 영역(PXA1)은 해당 영역에서 점진적으로 증가 혹은 감소하는 폭을 가질 수 있다.
이러한 제1 표시 영역(PXA1)에는 다수의 제1 화소들(PXL1)이 제공된다. 제1 화소들(PXL1)은 다양한 형태로 실시될 수 있으며, 제1 화소들(PXL1)의 실시예적 구성에 대해서는 후술하기로 한다.
실시예에 따라, 제1 주변 영역(PPA1)은 상기 제1 표시 영역(PXA1)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 제1 주변 영역(PPA1)은 상기 제1 표시 영역(PXA1)의 둘레를 둘러싸되, 후술할 제2 영역(A2)과 제3 영역(A3)이 배치된 부분을 제외한 곳에 제공될 수 있다. 즉, 제1 주변 영역(PPA1)은 제1 표시 영역(PXA1)의 적어도 일부를 둘러싸도록 상기 제1 표시 영역(PXA1)의 주변에 제공될 수 있다.
실시예에 따라, 제1 주변 영역(PPA1)은 제1 방향(DR1)으로 연장된 가로부와, 제2 방향(DR2)으로 연장된 세로부를 포함할 수 있다. 제1 주변 영역(PPA1)의 세로부는 제1 표시 영역(PXA1)에서 제1 방향(DR1)을 따라 서로 이격된 한 쌍으로 제공될 수 있다. 예컨대, 제1 주변 영역(PPA1)의 세로부는 제1 표시 영역(PXA1)의 좌측 및 우측에 위치된 한 쌍으로 제공될 수 있다.
이러한 제1 주변 영역(PPA1)에는 제1 화소들(PXL1)을 구동하기 위한 적어도 하나의 구동부, 예컨대 제1 주사 구동부(SDV1) 및 제1 발광 제어 구동부(EDV1)가 제공될 수 있다. 한편, 본 실시예에서는 제1 주사 구동부(SDV1) 및 제1 발광 제어 구동부(EDV1)를 기판(SUB) 상에 제공하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 제1 주사 구동부(SDV1) 및 제1 발광 제어 구동부(EDV1) 중 적어도 하나는 기판(SUB)의 외부에 구비되어, 패드부를 경유하여 제1 화소들(PXL1)과 전기적으로 연결될 수도 있다. 또한, 제1 화소들(PXL1)의 구성에 따라서는 제1 발광 제어 구동부(EDV1)가 구비되지 않을 수도 있다. 한편, 도 1 및 도 2에서는 제1 주사 구동부(SDV1) 및 제1 발광 제어 구동부(EDV1)를 각각 제1 표시 영역(PXA1)의 일 측에만 구비되는 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 제1 주사 구동부(SDV1) 및 제1 발광 제어 구동부(EDV1)가 제1 표시 영역(PXA1)의 양측 모두에 배치될 수도 있다. 또는, 실시예에 따라, 제1 표시 영역(PXA1)의 서로 다른 일측에 각각 제1 주사 구동부(SDV1) 및 제1 발광 제어 구동부(EDV1)가 배치될 수도 있다.
실시예에 따라, 제1 주변 영역(PPA1)은 제1 표시 영역(PXA1)을 중심으로 대칭되는 형상을 가질 수 있으나, 이에 한정되지는 않는다. 예컨대, 제1 표시 영역(PXA1)의 좌측에 배치된 제1 주변 영역(PPA1)의 폭(W4)은, 제1 표시 영역(PXA1)의 우측에 배치된 제1 주변 영역(PPA1)의 폭(W5)과 상이할 수도 있다.
실시예에 따라, 제2 영역(A2)은 영상이 표시되는 제2 표시 영역(PXA2)과, 상기 제2 표시 영역(PXA2)의 적어도 일부를 감싸도록 제2 표시 영역(PXA2)의 주변에 배치된 제2 주변 영역(PPA2)을 포함할 수 있다.
실시예에 따라, 제2 표시 영역(PXA2)은 제2 영역(A2)의 형상에 대응하는 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 제2 표시 영역(PXA2)은 적어도 일 영역이 제1 방향(DR1)으로 제2 폭(W2)을 가질 수 있다. 또한, 실시예에 따라, 제2 표시 영역(PXA2)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 제2 길이(L2)를 가질 수 있다. 예컨대, 제2 표시 영역(PXA2)은 제2 폭(W2)에 상응하는 가로 길이 및 제2 길이(L2)에 상응하는 세로 길이를 가지는 사각 형상으로 구현될 수 있다. 다만, 제2 표시 영역(PXA2)의 형상 및/또는 크기가 이에 한정되지는 않는다. 예컨대, 제2 표시 영역(PXA2)의 적어도 일 영역이 곡선, 사선 혹은 계단 형태 등으로 구현될 경우, 제2 표시 영역(PXA2)은 해당 영역에서 점진적으로 증가 혹은 감소하는 폭을 가질 수 있다.
실시예에 따라, 제2 표시 영역(PXA2)의 제2 폭(W2)은 제1 표시 영역(PXA1)의 제1 폭(W1)보다 작을 수 있다. 또한, 실시예에 따라, 제2 표시 영역(PXA2)의 제2 길이(L2)는 제1 표시 영역(PXA1)의 제1 길이(L1)보다 작을 수 있다. 즉, 실시예에 따라, 제2 표시 영역(PXA2)은 제1 표시 영역(PXA1)보다 작은 면적을 가질 수 있다.
실시예에 따라, 제2 표시 영역(PXA2)은 제1 표시 영역(PXA1)으로부터 돌출된 형태로 제공되며, 제1 표시 영역(PXA1)과 연속적으로 연결될 수 있다. 즉, 제2 표시 영역(PXA2)의 일측은 제1 표시 영역(PXA1)의 일측과 접할 수 있다.
이러한 제2 표시 영역(PXA2)에는 다수의 제2 화소들(PXL2)이 제공된다. 실시예에 따라, 제2 화소들(PXL2) 각각은 제1 화소들(PXL1) 각각과 실질적으로 동일하게 구성될 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제2 주변 영역(PPA2)은 제2 표시 영역(PXA2)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 제2 주변 영역(PPA2)은 제2 표시 영역(PXA2)을 둘러싸되, 제1 표시 영역(PXA1)과 제2 표시 영역(PXA2)이 연결되는 부분에는 제공되지 않을 수 있다. 즉, 제2 주변 영역(PPA2)은 제2 표시 영역(PXA2)의 적어도 일부를 둘러싸도록 상기 제2 표시 영역(PXA2)의 주변에 배치될 수 있다. 실시예에 따라, 제2 주변 영역(PPA2)은 제1 방향(DR1)으로 연장된 가로부와, 제2 방향(DR2)으로 연장된 세로부를 포함할 수 있다. 제2 주변 영역(PPA2)의 세로부는 제2 표시 영역(PXA2)의 제1 방향(DR1)에서 서로 이격된 한 쌍으로 제공될 수 있다. 예컨대, 제2 주변 영역(PPA2)의 세로부는 제2 표시 영역(PXA2)의 좌측 및 우측에 위치된 한 쌍으로 제공될 수 있다.
이러한 제2 주변 영역(PPA2)에는 제2 화소들(PXL2)을 구동하기 위한 적어도 하나의 구동부, 예컨대 제2 주사 구동부(SDV2) 및 제2 발광 제어 구동부(EDV2)가 제공될 수 있다. 한편, 본 실시예에서는 제2 주사 구동부(SDV2) 및 제2 발광 제어 구동부(EDV2)를 기판(SUB) 상에 제공하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 제2 주사 구동부(SDV2) 및 제2 발광 제어 구동부(EDV2) 중 적어도 하나는 기판(SUB)의 외부에 구비되어, 패드부를 경유하여 제2 화소들(PXL2)과 전기적으로 연결될 수도 있다. 또한, 제2 화소들(PXL2)의 구성에 따라서는 제2 발광 제어 구동부(EDV2)가 구비되지 않을 수도 있다. 한편, 도 1 및 도 2에서는 제2 주사 구동부(SDV2) 및 제2 발광 제어 구동부(EDV2)를 각각 제2 표시 영역(PXA2)의 일 측에만 구비되는 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 제2 주사 구동부(SDV2) 및 제2 발광 제어 구동부(EDV2)가 제2 표시 영역(PXA2)의 양측 모두에 배치될 수도 있다. 또는, 실시예에 따라, 제2 표시 영역(PXA2)의 서로 다른 일측에 각각 제2 주사 구동부(SDV2) 및 제2 발광 제어 구동부(EDV2)가 배치될 수도 있다.
실시예에 따라, 제3 영역(A3)은 영상이 표시되는 제3 표시 영역(PXA3)과, 상기 제3 표시 영역(PXA3)의 적어도 일부를 감싸도록 제3 표시 영역(PXA3)의 주변에 배치된 제3 주변 영역(PPA3)을 포함할 수 있다.
실시예에 따라, 제3 표시 영역(PXA3)은 제3 영역(A3)의 형상에 대응하는 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 제3 표시 영역(PXA3)은 적어도 일 영역이 제1 방향(DR1)으로 제3 폭(W3)을 가진다. 또한, 실시예에 따라, 제3 표시 영역(PXA3)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 제3 길이(L3)를 가질 수 있다. 예컨대, 제3 표시 영역(PXA3)은 제3 폭(W3)에 상응하는 가로 길이 및 제3 길이(L3)에 상응하는 세로 길이를 가지는 사각 형상으로 구현될 수 있다. 다만, 제3 표시 영역(PXA3)의 형상 및/또는 크기가 이에 한정되지는 않는다. 예컨대, 제3 표시 영역(PXA3)의 적어도 일 영역이 곡선, 사선 혹은 계단 형태 등으로 구현될 경우, 제3 표시 영역(PXA3)은 해당 영역에서 점진적으로 증가 혹은 감소하는 폭을 가질 수 있다.
실시예에 따라, 제3 표시 영역(PXA3)의 제3 폭(W3)은 제1 표시 영역(PXA1)의 제1 폭(W1)보다 작을 수 있다. 또한, 실시예에 따라, 제3 표시 영역(PXA3)의 제3 길이(L3)는 제1 표시 영역(PXA1)의 제1 길이(L1)보다 작을 수 있다. 즉, 실시예에 따라, 제3 표시 영역(PXA3)은 제1 표시 영역(PXA1)보다 작은 면적을 가질 수 있다.
또한, 실시예에 따라, 제3 표시 영역(PXA3)의 제3 폭(W3)은 제2 표시 영역(PXA2)의 제2 폭(W2)과 동일할 수 있으나, 이에 한정되지는 않는다. 또한, 실시예에 따라, 제3 표시 영역(PXA3)의 제3 길이(L3)는 제2 표시 영역(PXA2)의 제2 길이(L2)와 동일할 수 있으나, 이에 한정되지는 않는다. 즉, 실시예에 따라, 제3 표시 영역(PXA3)은 제2 표시 영역(PXA2)과 동일한 면적을 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제3 표시 영역(PXA3)은 제1 표시 영역(PXA1)으로부터 돌출된 형태로 제공되며, 제1 표시 영역(PXA1)과 연속적으로 연결될 수 있다. 즉, 제3 표시 영역(PXA3)의 일측은 제1 표시 영역(PXA1)의 일측과 접할 수 있다. 또한, 실시예에 따라, 제3 표시 영역(PXA3)은 제2 표시 영역(PXA2)으로부터 소정 거리 이격되어 배치될 수 있다. 일례로, 제2 표시 영역(PXA2)은 제1 표시 영역(PXA1)의 상단 좌측에서 돌출된 형태로 제공되고, 제3 표시 영역(PXA3)은 제1 표시 영역(PXA1)의 상단 우측에서 돌출된 형태로 제공되며, 제2 표시 영역(PXA2) 및 제3 표시 영역(PXA3)은 제1 내지 제3 표시 영역들(PXA1, PXA2, PXA3)의 사이에 위치된 부가 주변 영역(APA)을 경유하여 연결될 수 있다.
이러한 제3 표시 영역(PXA3)에는 다수의 제3 화소들(PXL3)이 제공된다. 실시예에 따라, 제3 화소들(PXL3) 각각은 제1 화소들(PXL1) 및/또는 제2 화소들(PXL2) 각각과 실질적으로 동일하게 구성될 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제3 주변 영역(PPA3)은 제3 표시 영역(PXA3)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 제3 주변 영역(PPA3)은 제3 표시 영역(PXA3)을 둘러싸되, 제1 표시 영역(PXA1)과 제3 표시 영역(PXA3)이 연결되는 부분에는 제공되지 않을 수 있다. 즉, 제3 주변 영역(PPA3)은 제3 표시 영역(PXA3)의 적어도 일부를 둘러싸도록 상기 제3 표시 영역(PXA3)의 주변에 배치될 수 있다. 실시예에 따라, 제3 주변 영역(PPA3)은 제1 방향(DR1)으로 연장된 가로부와, 제2 방향(DR2)으로 연장된 세로부를 포함할 수 있다. 제3 주변 영역(PPA3)의 세로부는 제3 표시 영역(PXA3)의 제1 방향(DR1)에서 서로 이격된 한 쌍으로 제공될 수 있다. 예컨대, 제3 주변 영역(PPA3)의 세로부는 제3 표시 영역(PXA3)의 좌측 및 우측에 위치된 한 쌍으로 제공될 수 있다.
제3 주변 영역(PPA3)에는 제3 화소들(PXL3)을 구동하기 위한 적어도 하나의 구동부, 예컨대 제3 주사 구동부(SDV3) 및 제3 발광 제어 구동부(EDV3)가 제공될 수 있다. 한편, 본 실시예에서는 제3 주사 구동부(SDV3) 및 제3 발광 제어 구동부(EDV3)를 기판(SUB) 상에 제공하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 제3 주사 구동부(SDV3) 및 제3 발광 제어 구동부(EDV3) 중 적어도 하나는 기판(SUB)의 외부에 구비되어, 패드부를 경유하여 제3 화소들(PXL3)과 전기적으로 연결될 수도 있다. 또한, 제3 화소들(PXL3)의 구성에 따라서는 제3 발광 제어 구동부(EDV3)가 구비되지 않을 수도 있다. 한편, 도 1 및 도 2에서는 제3 주사 구동부(SDV3) 및 제3 발광 제어 구동부(EDV3)를 각각 제3 표시 영역(PXA3)의 일 측에만 구비되는 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 제3 주사 구동부(SDV3) 및 제3 발광 제어 구동부(EDV3)가 제3 표시 영역(PXA3)의 양측 모두에 배치될 수도 있다. 또는, 실시예에 따라, 제3 표시 영역(PXA3)의 서로 다른 일측에 각각 제3 주사 구동부(SDV3) 및 제3 발광 제어 구동부(EDV3)가 배치될 수도 있다.
본 발명의 일 실시예에 있어서, 제1 영역(A1)의 제1 주변 영역(PPA1)의 가로부의 중간 지점에서 제2 방향(DR2)을 따라 연장되는 가상의 중심선을 기준으로, 제3 영역(A3)은 제2 영역(A2)과 선대칭되는 형상을 가질 수 있다. 이러한 경우, 제3 영역(A3)에 제공되는 각 구성 요소의 배치 관계는 일부 배선을 제외하고는 실질적으로 제2 영역(A2)에서와 동일할 수 있다.
따라서, 기판(SUB)은 제1 영역(A1)에서 제2 방향(DR2)으로 제2 영역(A2) 및 제3 영역(A3)이 돌출된 형상을 가질 수 있다. 또한, 제2 영역(A2) 및 제3 영역(A3)이 이격되어 배치되므로, 기판(SUB)은 제2 영역(A2) 및 제3 영역(A3) 사이가 함몰된 형상을 가질 수 있다. 즉, 기판(SUB)은 제2 영역(A2) 및 제3 영역(A3) 사이에 노치(notch)를 구비할 수 있다.
본 발명의 일 실시예에 있어서, 제1 주변 영역(PPA1)의 세로부들은 각각 제2 주변 영역(PPA2) 및 제3 주변 영역(PPA3)의 세로부들 중 일부와 연결될 수 있다. 예를 들면, 제1 주변 영역(PPA1)의 좌측 세로부 및 제2 주변 영역(PPA2)의 좌측 세로부는 연결될 수 있다. 실시예에 따라, 제1 주변 영역(PPA1)의 좌측 세로부 및 제2 주변 영역(PPA2)의 좌측 세로부의 폭(W4; 이하, '제4 폭'이라 함)은 동일할 수 있다. 또한, 제1 주변 영역(PPA1)의 우측 세로부 및 제3 주변 영역(PPA3)의 우측 세로부의 폭(W5; 이하, '제5 폭'이라 함)은 동일할 수 있다. 실시예에 따라, 제4 폭(W4)은 제5 폭(W5)과 상이할 수 있다. 일례로, 제4 폭(W4)은 제5 폭(W5)보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 기판(SUB)은 부가 주변 영역(APA)을 더 포함할 수 있다. 부가 주변 영역(APA)은 제1 표시 영역(PXA1), 제2 주변 영역(PPA2) 및 제3 주변 영역(PPA3)에 인접하여 제공될 수 있다. 예를 들면, 부가 주변 영역(APA)은 제2 주변 영역(PPA2) 및 제3 주변 영역(PPA3)을 연결할 수 있다. 일례로, 부가 주변 영역(APA)은 제1 표시 영역(PXA1)의 일 영역 상단에서, 제2 주변 영역(PPA2)과 제3 주변 영역(PPA3)을 연결할 수 있다.
실시예에 따라, 기판(SUB) 상의 표시 영역들(PXA), 즉 제1 내지 제3 표시 영역들(PXA1, PXA2, PXA3)에 제공된 화소들(PXL)은 광을 방출하는 표시 소자를 포함할 수 있다. 일례로, 화소들(PXL) 각각은 유기 발광 소자(organic light emitting diode, OLED)를 포함할 수 있다. 다만, 본 발명이 유기 발광 소자(OLED)를 적용한 유기 발광 표시 장치(organic light emitting display device)에 한정되지는 않는다. 즉, 화소들(PXL)은 다른 타입의 표시 장치의 화소들로 구현될 수도 있다.
실시예에 따라, 화소들(PXL) 각각은 적색, 녹색, 및 청색 중 하나의 색을 가지는 빛을 방출할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 화소들(PXL) 각각은 시안, 마젠타, 옐로우, 화이트 등의 색을 가지는 빛을 출사할 수도 있다.
실시예에 따라, 주변 영역(PPA)에는 데이터 구동부(DDV)가 제공될 수 있다. 예컨대, 데이터 구동부(DDV)는 제1 주변 영역(PPA1)에 배치될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 데이터 구동부(DDV)는 기판(SUB)의 외부에 구비되어, 패드부를 경유하여 제1, 제2 및/또는 제3 화소들(PXL1, PXL2, PXL3)과 전기적으로 연결될 수도 있다.
또한, 실시예에 따라, 주변 영역(PPA)에는 적어도 하나의 전원 공급 배선이 더 제공될 수 있다. 일례로, 주변 영역(PPA)에는 제1, 제2 및/또는 제3 표시 영역들(PXA1, PXA2, PXA3)로 각각 제1 전원 및 제2 전원을 공급하기 위한 제1 전원 공급 배선(ELVDD) 및 제2 전원 공급 배선(ELVSS)이 배치될 수 있다. 또한, 화소들(PXA)의 구조에 따라서는 제3 전원을 공급하기 위한 하나 이상의 전원 공급 배선, 예컨대 초기화 전원 공급 배선이 더 제공될 수도 있다.
실시예에 따라, 제1 전원 공급 배선(ELVDD) 및 상기 제2 전원 공급 배선(ELVSS) 중 하나, 예를 들면, 제2 전원 공급 배선(ELVSS)은 제1 주변 영역(PPA1)의 일변, 제2 주변 영역(PPA2)의 일변 및/또는 제3 주변 영역(PPA3)의 일변에 대응하도록 배치될 수 있다. 예를 들면, 제2 전원 공급 배선(ELVSS)은 제1 주변 영역(PPA1)의 데이터 구동부(DDV)가 배치된 영역, 일례로, 제1 표시 영역(PXA1)의 하단에 배치될 수 있다. 또한, 실시예에 따라, 제2 전원 공급 배선(ELVSS)은 제1 주변 영역(PPA1)에서 제1 방향(DR1)을 따라 연장될 수 있다.
실시예에 따라, 제1 전원 공급 배선(ELVDD) 및 제2 전원 공급 배선(ELVSS) 중 다른 하나, 예를 들면, 제1 전원 공급 배선(ELVDD)은, 제2 전원 공급 배선(ELVSS)이 배치된 영역을 제외한 주변 영역(PPA)에 배치될 수 있다. 일례로, 제1 전원 공급 배선(ELVDD)은, 제1 표시 영역(PXA1), 제2 표시 영역(PXA2) 및 제3 표시 영역(PXA3)을 에워싸도록 배치될 수 있다. 예를 들면, 제1 전원 공급 배선(ELVDD)은 제1 주변 영역(PPA1)의 좌측 세로부, 제2 주변 영역(PPA2), 부가 주변 영역(APA), 제3 주변 영역(PPA3), 및 제1 주변 영역(PPA1)의 우측 세로부를 따라 연장된 형상을 가질 수 있다.
한편, 상술한 실시예에서는 제2 전원 공급 배선(ELVSS)이 제1 주변 영역(PPA1) 중 제1 표시 영역(PXA1)의 일변에 대응하여 배치되고, 제1 전원 공급 배선(ELVDD)이 나머지 주변 영역들(PPA)에 배치됨을 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제1 전원 공급 배선(ELVDD)과 제2 전원 공급 배선(ELVSS)이 제1 표시 영역(PXA1), 제2 표시 영역(PXA2), 및 제3 표시 영역(PXA3)을 에워싸도록 배치될 수도 있다.
실시예에 따라, 제1 전원 공급 배선(ELVDD)에 인가되는 전압은 제2 전원 공급 배선(ELVSS)에 인가되는 전압보다 높을 수 있다. 예컨대, 제1 전원 공급 배선(ELVDD)에는 고전위 화소 전원이 인가되고, 제2 전원 공급 배선(ELVSS)에는 저전위 화소 전원이 인가될 수 있다. 다만, 제1 전원 공급 배선(ELVDD) 및/또는 제2 전원 공급 배선(ELVSS)이 전달하는 전원의 종류가 이에 한정되지는 않는다.
전원 공급 배선들(ELVDD, ELVSS)은 도시되지 않은 패드부와 제1, 제2 및/또는 제3 표시 영역(PXA1, PXA2, PXA3)의 사이에 전기적으로 연결될 수 있다. 이에 의해, 전원 공급 배선들(ELVDD, ELVSS)은 외부로부터 공급되는 소정의 전원을 제1, 제2 및/또는 제3 표시 영역(PXA1, PXA2, PXA3)으로 전달할 수 있다.
한편, 본 발명의 일 실시예에 있어서, 주변 영역(PPA)의 일 영역에는 더미 영역(DMP)이 위치된다. 이러한 더미 영역(DMP)은 표시 영역(PXA)에 배치된 화소들(PXL) 사이의 휘도 편차를 보상하기 위하여 기생 커패시턴스를 형성하는 더미 배선을 포함한다.
구체적으로, 본 발명의 일 실시예에 의한 표시 장치는, 서로 상이한 폭을 가지는 적어도 두 개의 표시 영역(PXA)을 포함한다. 즉, 실시예에 따라, 제1 표시 영역(PXA1), 제2 표시 영역(PXA2) 및/또는 제3 표시 영역(PXA3)에서, 한 행에 배치되는 제1 화소들(PXL1), 제2 화소들(PXL2) 및/또는 제3 화소들(PXL3)의 개수는 영역 별로 상이할 수 있다.
일례로, 제1 폭(W1)을 가지는 제1 표시 영역(PXA1)의 한 행은 상기 제1 폭(W1)에 상응하는 길이를 가지고, 제2 폭(W2)을 가지는 제2 표시 영역(PXA2)의 한 행은 상기 제2 폭(W2)에 상응하는 길이를 가진다. 따라서, 제2 표시 영역(PXA2)의 각 행에 배치된 제어 배선들, 일례로 제2 표시 영역(PXA2)의 주사 배선들은, 제1 표시 영역(PXA1)의 각 행에 배치된 제어 배선들, 일례로 제1 표시 영역(PXA1)의 주사 배선들보다 짧은 길이를 가질 수 있다. 또한, 제2 표시 영역(PXA2)의 각 행에 배치된 제어 배선들에 전기적으로 연결되는 제2 화소들(PXL2)의 개수는, 제1 표시 영역(PXA1)의 각 행에 배치된 제어 배선들에 전기적으로 연결되는 제1 화소들(PXL1)의 개수보다 적을 수 있다. 따라서, 제1 제어 배선들과 제2 제어 배선들은 상이한 로드 값을 가지게 된다. 이로 인해, 제1 화소들(PXL1)과 제2 화소들(PXL2)의 사이에서 휘도 편차가 발생하면서 화질이 불균일해질 수 있다.
또한, 실시예에 따라, 제1, 제2 및/또는 제3 표시 영역들(PXA1, PXA2, PXA3) 각각의 내부에서도, 한 행에 배치되는 제1, 제2 및/또는 제3 화소들(PXL1, PXL2, PXL3)의 수가 달라질 수 있다. 예컨대, 제1, 제2 및/또는 제3 표시 영역들(PXA1, PXA2, PXA3) 각각의 적어도 일 영역이 사선이나 곡선 형태를 가지는 경우, 제1, 제2 및/또는 제3 표시 영역들(PXA1, PXA2, PXA3)의 형태에 따라, 제1, 제2 및/또는 제3 표시 영역들(PXA1, PXA2, PXA3) 각각의 내부에서도 각 행에 배치되는 제어 배선들의 길이 및/또는 상기 제어 배선들에 연결되는 제1, 제2 및/또는 제3 화소들(PXL1, PXL2, PXL3)의 개수는 상이할 수 있다.
이에, 본 발명의 실시예에서는 주변 영역(PPA)에 더미 영역(DMP)을 배치하고, 상기 더미 영역(DMP)에 더미 배선들을 형성함으로써 배선들의 로드 값 편차를 보상한다. 일례로, 제2 및 제3 주변 영역들(PPA2, PPA3)에 각각 더미 영역(DMP)을 배치하고, 상기 더미 영역(DMP) 각각에 제2 또는 제3 화소들(PXL2, PLX3)에 연결되는 더미 배선들을 형성할 수 있다. 실시예에 따라, 더미 배선들은 제1 화소들(PXL1)에 연결되는 제1 제어 배선들, 제2 화소들(PXL2)에 연결되는 제2 제어 배선들 및 제3 화소들(PXL3)에 연결되는 제3 제어 배선들의 로드 값이 유사해지도록 하는 설계될 수 있다. 이러한 더미 배선들은 적어도 하나의 전원 공급 배선, 예컨대 제1 전원 공급 배선(ELVDD)과 중첩되어 기생 커패시턴스를 형성할 수 있다. 이에 의해, 제1 화소들(PXL1)과 제2 또는 제3 화소들(PXL2, PXL3)의 사이에 발생한 로드 값의 편차를 보상할 수 있다. 이러한 본 발명의 실시예에 의하면, 화질을 개선할 수 있다.
즉, 본 발명의 일 실시예에 있어서, 각 표시 영역(PXA) 별로 로드 값의 차이를 보상하기 위해 각 표시 영역(PXA)에 대응하는 주변 영역(PPA)에 더미 영역(DMP)을 가지거나 가지지 않음으로써 기생 커패시턴스가 다른 구조가 채용될 수 있다. 본 발명의 일 실시예에 있어서, 더미 영역(DMP)은 제2 주변 영역(PPA2)과 제3 주변 영역(PPA3)에 각각 배치될 수 있으나, 이에 한정되는 것은 아니다. 이러한 더미 영역(DMP)에 대한 상세한 설명은 후술하기로 한다.
한편, 앞서 설명한 바와 같이 더미 영역(DMP)은 적어도 하나의 전원 공급 배선, 예컨대, 제1 전원 공급 배선(ELVDD)과 중첩될 수 있다. 다만, 표시 장치를 안정적으로 구동하기 위해서는, 제2 또는 제3 표시 영역(PXA2, PXA3)의 제어 배선들에 연결되는 더미 배선들과, 제1 전원 공급 배선(ELVDD) 사이의 전기적 안정성(절연성)이 확보되어야 한다. 따라서, 후술할 본 발명의 일 실시예에서는 상대적으로 ESD가 유입되기 쉬운 제2 및 제3 주변 영역들(PPA2, PPA3)에 배치되는 더미 배선들과 제1 전원 공급 배선(ELVDD)의 사이에서 쇼트 결함이 방지될 수 있도록 하는 표시 장치를 제공하기로 한다. 이와 관련한 구체적인 실시예에 대해서는 후술하기로 한다.
도 3은 도 1에 도시된 표시 장치에서, 표시 영역들 및 구동부들의 일 실시예를 나타낸다. 편의상, 도 3에서, 제1 전원인 ELVDD는 도 1의 제1 전원 공급 배선(ELVDD)과 동일한 참조 부호를 사용하고, 제2 전원인 ELVSS는 도 1의 제2 전원 공급 배선(ELVSS)과 동일한 참조 부호를 사용하였다. 또한, 도 3에서, 도 2와 유사 또는 동일한 구성 요소에는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
이하에서는 도 3을 도 1 및 도 2와 결부하여, 본 발명의 일 실시예에 의한 표시 영역들 및 구동부들에 대하여 보다 상세히 설명하기로 한다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 의한 표시 장치는, 화소들(PXL), 구동부들(SDV1, SDV2, SDV3, EDV1, EDV2, EDV3, DDV, TC), 및 배선들(S11 내지 S1n, S21, S22, S31, S32, D1 내지 Dm)을 포함할 수 있다.
실시예에 따라, 화소들(PXL)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)을 포함하고, 구동부들(SDV1, SDV2, SDV3, EDV1, EDV2, EDV3, DDV, TC)은 제1 내지 제3 주사 구동부들(SDV1, SDV2, SDV3), 제1 내지 제3 발광 제어 구동부들(EDV1, EDV2, EDV3), 데이터 구동부(DDV), 및 타이밍 제어부(TC)를 포함할 수 있다. 도 3에서, 제1 내지 제3 주사 구동부들(SDV1, SDV2, SDV3), 제1 내지 제3 발광 제어 구동부들(EDV1, EDV2, EDV3), 데이터 구동부(DDV), 및 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로서, 실제 표시 장치를 구현할 때에는 상기 표시 장치 내에서의 다른 위치에 배치될 수 있다. 예를 들어, 데이터 구동부(DDV)는 제1 표시 영역(PXA1)보다 제2 표시 영역(PXA2) 및 제3 표시 영역(PXA3)에 인접한 영역에 배치된 것으로 도시되었으나, 데이터 구동부(DDV)의 위치는 변경될 수 있다. 예를 들어, 데이터 구동부(DDV)는 제1 표시 영역(PXA1)에 인접한 영역에 배치될 수도 있다.
배선들(S11 내지 S1n, S21, S22, S31, S32, E11 내지 E1n, E21, E22, E31, E32, D1 내지 Dm)은, 구동부들(SDV1, SDV2, SDV3, EDV1, EDV2, EDV3, DDV, TC)로부터의 구동 신호를 화소들(PXL)로 전달한다. 이러한 배선들(S11 내지 S1n, S21, S22, S31, S32, D1 내지 Dm)은, 주사 배선들(S11 내지 S1n, S21, S22, S31, S32), 데이터 배선들(D1 내지 Dm), 발광 제어 배선들(E11 내지 E1n, E21, E22, E31, E32), 제1 전원 공급 배선(ELVDD), 제2 전원 공급 배선(ELVSS) 및 초기화 전원 배선(미도시)을 포함할 수 있다.
실시예에 따라, 주사 배선들(S11 내지 S1n, S21, S22, S31, S32)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 각각 연결된 제1 내지 제3 주사 배선들(S11 내지 S1n, S21, S22, S31, S32)을 포함하고, 발광 제어 배선들(E11 내지 E1n, E21, E22, E31, E32)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 각각 연결된 제1 내지 제3 발광 제어 배선들(E11 내지 E1n, E21, E22, E31, E32)을 포함할 수 있다. 데이터 배선들(D1 내지 Dm)과 상기 제1 및 제2 전원 공급 배선들(ELVDD, ELVSS)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 연결될 수 있다.
제1 화소들(PXL1)은 제1 표시 영역(PXA1)에 배치되며, 제1 주사 배선들(S11 내지 S1n), 제1 발광 제어 배선들(E11 내지 E1n), 및 데이터 배선들(D1 내지 Dm)에 연결될 수 있다. 이러한 제1 화소들(PXL1)은 제1 주사 배선들(S11 내지 S1n)로부터 주사 신호가 공급될 때 데이터 배선들(D1 내지 Dm)로부터 데이터 신호를 공급받는다. 데이터 신호를 공급받은 제1 화소들(PXL1)은 제1 전원(ELVDD)으로부터 유기 발광 소자(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
제2 화소들(PXL2)은 제2 표시 영역(PXA2)에 배치되며, 제2 주사 배선들(S21, S22), 제2 발광 제어 배선들(E21, E22), 및 데이터 배선들(D1 내지 D3)에 연결된다. 편의상, 도 3에서는 각각 두 개의 제2 주사 배선들(S21, S22) 및 제2 발광 제어 배선들(E21, E22)과 세 개의 데이터선들(D1 내지 D3)에 연결되는 제2 화소들(PXL2)을 도시하였으나, 제2 화소들(PXL2)의 개수 및 위치가 이에 한정되지는 않는다. 이러한 제2 화소들(PXL2)은 제2 주사 배선들(S21, S22)로부터 주사 신호가 공급될 때 데이터 배선들(D1 내지 D3)로부터 데이터 신호를 공급받는다. 데이터 신호를 공급받은 제2 화소들(PXL2)은 제1 전원(ELVDD)으로부터 유기 발광 소자(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
제3 화소들(PXL3)은 제3 표시 영역(PXA3)에 배치되며, 제3 주사 배선들(S31, S32), 제3 발광 제어 배선들(E31, E32), 및 데이터 배선들(Dm-2 내지 Dm)에 연결된다. 편의상, 도 3에서는 각각 두 개의 제3 주사 배선들(S31, S32) 및 제3 발광 제어 배선들(E31, E32)과 세 개의 데이터선들(Dm-2 내지 Dm)에 연결되는 제3 화소들(PXL3)을 도시하였으나, 제3 화소들(PXL3)의 개수 및 위치가 이에 한정되지는 않는다. 이러한 제3 화소들(PXL3)은 제3 주사 배선들(S31, S32)로부터 주사 신호가 공급될 때 데이터 배선들(Dm-2 내지 Dm)로부터 데이터 신호를 공급받는다. 데이터 신호를 공급받은 제3 화소들(PXL3)은 제1 전원(ELVDD)으로부터 유기 발광 소자(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
제1 주사 구동부(SDV1)는 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 제1 주사 배선들(S11 내지 S1n)로 주사 신호를 공급할 수 있다. 일례로, 제1 주사 구동부(SDV1)는 제1 주사 배선들(S11 내지 S1n)로 주사 신호를 순차적으로 공급할 수 있다. 제1 주사 배선들(S11 내지 S1n)로 주사 신호가 순차적으로 공급되면, 제1 화소들(PXL1)이 수평 라인 단위로 순차적으로 선택될 수 있다.
제2 주사 구동부(SDV2)는 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 제2 주사 배선들(S21, S22)로 주사 신호를 공급할 수 있다. 일례로, 제2 주사 구동부(SDV2)는 제2 주사 배선들(S21, S22)로 주사 신호를 순차적으로 공급할 수 있다. 제2 주사 배선들(S21, S22)로 주사 신호가 순차적으로 공급되면, 제2 화소들(PXL2)이 수평 라인 단위로 순차적으로 선택될 수 있다.
제3 주사 구동부(SDV3)는 타이밍 제어부(TC)로부터의 제3 게이트 제어 신호(GCS3)에 대응하여 제3 주사 배선들(S31, S32)로 주사 신호를 공급할 수 있다. 일례로, 제3 주사 구동부(SDV3)는 제3 주사 배선들(S31, S32)로 주사 신호를 순차적으로 공급할 수 있다. 제3 주사 배선들(S31, S32)로 주사 신호가 순차적으로 공급되면, 제3 화소들(PXL3)이 수평 라인 단위로 순차적으로 선택될 수 있다.
제1 발광 제어 구동부(EDV1)는 타이밍 제어부(TC)로부터의 제4 게이트 제어 신호(GCS4)에 대응하여 제1 발광 제어 배선들(E11 내지 E1n)로 발광 제어 신호를 공급할 수 있다. 일례로, 제1 발광 제어 구동부(EDV1)는 제1 발광 제어 배선들(E11 내지 E1n)로 발광 제어 신호를 순차적으로 공급할 수 있다. 여기서, 발광 제어 신호는 주사 신호보다 넓은 폭을 가질 수 있다. 일례로, i(i는 자연수)번째 제1 발광 제어 배선(E1i)으로 공급되는 발광 제어 신호는, i-1번째 제1 주사 배선(S1i-1)으로 공급되는 주사 신호 및 i번째 제1 주사 배선(S1i)으로 공급되는 주사 신호와 적어도 일부 기간 중첩되도록 공급될 수 있다. 실시예에 따라, 발광 제어 신호는 화소들(PXL)에 포함되는 트랜지스터가 턴-오프(turned-off)될 수 있도록 게이트 오프 전압(예를 들면, 하이 전압)으로 설정되고, 주사 신호는 상기 화소들(PXL)에 포함되는 트랜지스터가 턴-온(turned-on)될 수 있도록 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.
제2 발광 제어 구동부(EDV2)는 타이밍 제어부(TC)로부터의 제5 게이트 제어 신호(GCS5)에 대응하여 제2 발광 제어 배선들(E21, E22)로 발광 제어 신호를 공급할 수 있다. 일례로, 제2 발광 제어 구동부(EDV2)는 제2 발광 제어 배선들(E21, E22)로 발광 제어 신호를 순차적으로 공급할 수 있다.
제3 발광 제어 구동부(EDV3)는 타이밍 제어부(TC)로부터의 제6 게이트 제어 신호(GCS6)에 대응하여 제3 발광 제어 배선들(E31, E32)로 발광 제어 신호를 공급할 수 있다. 일례로, 제3 발광 제어 구동부(EDV3)는 제3 발광 제어 배선들(E31, E32)로 발광 제어 신호를 순차적으로 공급할 수 있다.
데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 데이터 배선들(D1 내지 Dm)로 데이터 신호를 공급할 수 있다. 데이터 배선들(D1 내지 Dm)로 공급된 데이터 신호는 주사 신호에 의해 선택된 화소들(PXL)로 공급될 수 있다.
타이밍 제어부(TC)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 게이트 제어 신호들(GCS1 내지 GCS6)을 주사 구동부들(SDV) 및 발광 제어 구동부들(EDV)로 공급한다. 또한, 타이밍 제어부(TC)는 데이터 제어 신호(DCS) 및 영상 데이터를 데이터 구동부(DDV)로 공급할 수 있다.
이러한 타이밍 제어부(TC)는 다양한 방식으로 제1 내지 제3 주사 구동부들(SDV1, SDV2, SDV3), 제1 내지 제3 발광 제어 구동부들(EDV1, EDV2, EDV3), 및 데이터 구동부(DDV)에 배선을 통해 연결될 수 있다. 타이밍 제어부(TC)가 배치되는 위치는 특별히 한정되는 것은 아니다. 예를 들어, 타이밍 제어부(TC)는 인쇄 회로 기판 상에 실장되어, 가요성 인쇄 회로 기판을 통해 제1 내지 제3 주사 구동부들(SDV1, SDV2, SDV3), 제1 내지 제3 발광 제어 구동부들(EDV1, EDV2, EDV3), 및 데이터 구동부(DDV)와 연결될 수 있다. 실시예에 따라, 상기 인쇄 회로 기판은 기판(SUB)의 일측 또는 배면 등 다양한 위치에 배치될 수 있다.
타이밍 제어부(TC)에서 출력되는 게이트 제어 신호들(GCS1 내지 GCS6) 각각에는 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 스타트 펄스는 첫 번째 주사 신호 또는 첫 번째 발광 제어 신호의 공급 타이밍을 제어할 수 있다. 클럭 신호들은 스타트 펄스를 쉬프트시키기 위하여 사용될 수 있다.
타이밍 제어부(TC)에서 출력되는 데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어할 수 있다. 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.
앞서 설명한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치에서는 서로 다른 면적을 갖는 영역들(A1, A2, A3)에 화소들(PXL)이 제공될 수 있다. 이러한 화소들(PXL)에 신호를 제공하는 주사 배선들(S11 내지 S1n, S21 내지 S22, S31 내지 S32) 및 발광 제어 배선들(E11 내지 E1n, E21 내지 E22, E31 내지 E32)의 길이는 각각의 영역들(A1, A2, A3), 상세하게는 표시 영역들(PXA1, PXA2, PXA3)의 면적에 따라 달라질 수 있다. 예를 들어, 제1 표시 영역(PXA1)에서의 제1 폭(W1)은 제2 표시 영역(PXA2)에서의 제2 폭(W2) 보다 길다. 이에 따라, 주사 배선들(S11 내지 S1n, S21 내지 S22, S31 내지 S32) 및 발광 제어 배선들(E11 내지 E1n, E21 내지 E22, E31 내지 E32)이 폭 방향을 따라 연장되는 경우, 제1 주사 배선들(S11 내지 S1n) 및 제1 발광 제어 배선들(E11 내지 E1n) 각각의 길이는 제2 주사 배선들(S21, S22) 및 제2 발광 제어 배선들(E21, E22) 각각의 길이보다 길다. 또한, 제1 주사 배선들(S11 내지 S1n) 및 제1 발광 제어 배선들(E11 내지 E1n) 각각은, 제2 주사 배선들(S21, S22) 및 제2 발광 제어 배선들(E21, E22) 보다 많은 개수의 화소들(PXL)에 연결될 수 있다.
주사 배선들(S11 내지 S1n, S21 내지 S22, S31 내지 S32)의 길이 차이 및 발광 제어 배선들(E11 내지 E1n, E21 내지 E22, E31 내지 E32)의 길이 차이, 및/또는 이들에 연결되는 화소들(PXL)의 개수는, 각 영역(A1, A2, A3)별로 주사 배선들(S11 내지 S1n, S21 내지 S22, S31 내지 S32) 및 발광 제어 배선들(E11 내지 E1n, E21 내지 E22, E31 내지 E32)의 로드 값의 차이를 야기할 수 있다. 즉, 제1 주사 배선들(S11 내지 S1n)의 로드 값이 제2 주사 배선들(S21, S22)의 로드 값보다 클 수 있다. 또한, 제1 발광 제어 배선들(E11 내지 E1n)의 로드 값이 제2 발광 제어 배선들(E21, E22)의 로드 값보다 클 수 있다. 이러한 로드 값의 편차는, 제1 표시 영역(PXA1)에 제공되는 제1 화소들(PXL1)과 제2 표시 영역(PXA2)에 제공되는 제2 화소들(PXL2) 사이의 휘도 편차를 야기할 수 있다. 한편, 본 발명의 일 실시예에 있어서, 제3 표시 영역(PXA3)에 제공되는 제3 화소들(PXL3)은 제2 화소들(PXL2)과 실질적으로 동일한 형태로 제공될 수 있으므로, 제3 화소들(PXL3)에 대한 상세한 설명은 생략한다.
도 4는 본 발명의 일 실시예에 의한 제1 화소를 나타낸다. 도 4에서는 설명의 편의를 위해, 제m 데이터 배선(Dm) 및 i번째 제1 주사 배선(S1i)에 접속된 화소를 도시하였다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 의한 제1 화소(PXL1)는 유기 발광 소자(OLED), 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7) 및 스토리지 커패시터(Cst)를 구비할 수 있다.
유기 발광 소자(OLED)의 애노드 전극은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 캐소드 전극은 제2 전원(ELVSS)에 접속될 수 있다. 이러한 유기 발광 소자(OLED)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다. 유기 발광 소자(OLED)로 전류가 흐를 수 있도록 제1 전원(ELVDD)의 전압 값은 제2 전원(ELVSS)의 전압 값보다 높게 설정될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 유기 발광 소자(OLED)의 애노드 전극 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 i+1번째 제1 주사 배선(S1i+1)에 접속될 수 있다. 이러한 제7 트랜지스터(T7)는 i+1번째 제1 주사 배선(S1i+1)으로 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 유기 발광 소자(OLED)의 애노드 전극으로 공급할 수 있다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호보다 낮은 전압으로 설정될 수 있다. 즉, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하로 설정될 수 있다. 한편, 본 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 접속되는 애노드 초기화 제어 배선이 i+1번째 제1 주사 배선(S1i+1)인 경우를 일례로서 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서 제7 트랜지스터(T7)의 게이트 전극은 i번째 제1 주사 배선(S1i)에 접속될 수 있다. 이 경우, 초기화 전원(Vint)의 전압은 i번째 제1 주사 배선(S1i)으로 주사 신호가 공급될 때, 제7 트랜지스터(T7)를 경유하여 유기 발광 소자(OLED)의 애노드 전극으로 공급될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 유기 발광 소자(OLED) 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 제1 발광 제어 배선(E1i)에 접속될 수 있다. 이러한 제6 트랜지스터(T6)는 i번째 제1 발광 제어 배선(E1i)으로 발광 제어 신호(예컨대, 게이트 오프 전압(하이 레벨 전압)의 발광 제어 신호)가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제5 트랜지스터(T5)는 제1 전원(ELVDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 i번째 제1 발광 제어 배선(E1i)에 접속될 수 있다. 이러한 제5 트랜지스터(T5)는 i번째 제1 발광 제어 배선(E1i)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 제2 전극은 제6 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드 전극에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 제1 전원(ELVDD)으로부터 유기 발광 소자(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 제1 주사 배선(S1i)에 접속될 수 있다. 이러한 제3 트랜지스터(T3)는 i번째 제1 주사 배선(S1i)으로 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)를 전기적으로 접속시킬 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온 될 때, 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 제1 주사 배선(S1i-1)에 접속될 수 있다. 이러한 제4 트랜지스터(T4)는 i-1번째 제1 주사 배선(S1i-1)으로 주사 신호가 공급될 때 턴-온 되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다. 한편, 본 실시예에서는 제1 트랜지스터(T1)의 게이트 노드, 즉 제1 노드(N1)를 초기화하기 위한 초기화 제어 배선으로서 i-1번째 제1 주사 배선(S1i-1)을 이용할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 i-2번째 제1 주사 배선(S1i-2)과 같은 다른 제어 배선을 제1 트랜지스터(T1)의 게이트 노드를 초기화하기 위한 초기화 제어 배선으로 이용할 수도 있다.
제2 트랜지스터(T2)는 제m(m은 자연수) 데이터 배선(Dm)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 제1 주사 배선(S1i)에 접속될 수 있다. 이러한 제2 트랜지스터(T2)는 i번째 제1 주사 배선(S1i)으로 주사 신호가 공급될 때 턴-온되어 제m 데이터 배선(Dm)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킬 수 있다.
스토리지 커패시터(Cst)는 제1 전원(ELVDD)과 제1 노드(N1) 사이에 접속될 수 있다. 이러한 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
한편, 제1 화소(PXL1)의 구조가 도 4에 도시된 실시예에 한정되지는 않는다. 예컨대, 현재 공지된 다양한 구조의 화소 회로가 제1 화소(PXL1)에 적용될 수 있음은 물론이다.
본 발명과 관련된 비제한적인 실시예로서, 제2 화소(PXL2) 및 제3 화소(PXL3)는 제1 화소(PXL1)와 동일한 회로로 구현될 수 있다. 따라서, 제2 화소(PXL2) 및 제3 화소(PXL3)의 구조에 대한 상세한 설명은 생략하기로 한다.
도 5는 도 4에 도시된 제1 화소의 세부 구조에 대한 일 실시예를 나타낸다. 특히, 도 5는 도 4에 도시된 제1 화소의 레이 아웃 실시예를 상세하게 도시한 평면도이다. 그리고, 도 6은 도 5의 Ⅰ-Ⅰ'선에 따른 단면을 나타내고, 도 7은 도 5의 Ⅱ-Ⅱ'선에 따른 단면을 나타낸다.
이러한 도 5 내지 도 7에서는 제1 표시 영역(PXA1)에 배치된 i번째 행 및 j(j는 자연수)번째 열에 배치된 하나의 제1 화소(PXL1)를 기준으로, 상기 제1 화소(PXL1)에 연결된 세 개의 제1 주사 배선들(S1i-1, S1i, S1i+1), 제1 발광 제어 배선(E1i), 전원 배선(PL), 및 데이터 배선(Dj)을 도시하였다. 즉, 본 발명의 일 실시예에 있어서, 제1 화소(PXL1)의 구동을 제어하기 위한 제1 제어 배선은, 상기 제1 화소(PXL1)에 연결된 복수의 제1 주사 배선들(S1i-1, S1i, S1i+1) 및 제1 발광 제어 배선(E1i)을 포함할 수 있다.
여기서, 제1 화소(PXL1)가 배치된 i번째 행의 제1 주사 배선(S1i)은 i번째 행의 제1 화소들(PXL1)로 주사 신호를 공급하기 위한 현재 주사선일 수 있다. 그리고, 제1 화소(PXL1)에 연결된 나머지 제1 주사 배선들(S1i-1, S1i+1)은 초기화를 제어하기 위한 초기화 제어 배선으로 이용되며, 이들은 인접한 행, 예컨대, i-1번째 행 및 i+1번째 행의 제1 화소들(PXL1)에서는 현재 주사선으로 이용될 수 있다. 제1 제어 배선들(S1i-1, S1i, S1i+1, E1i)은 제1 표시 영역(PXA1)에서 제1 방향(DR1)을 따라 연장되며, 제1 폭(W1)에 상응하는 길이를 가질 수 있다.
도 5 내지 도 7에 있어서, 설명의 편의를 위해, i-1번째 행의 제1 주사 배선을 "i-1번째 제1 주사 배선(S1i-1)"으로, i번째 행의 제1 주사 배선을 "i번째 제1 주사 배선(S1i)"으로, i+1번째 행의 제1 주사 배선을 "i+1번째 제1 주사 배선(S1i+1)"으로, i번째 행의 발광 제어 배선을 "발광 제어 배선(E1i)"으로, j번째 열의 데이터 배선을 "데이터 배선(Dj)"으로, 그리고, j번째 열의 전원 배선, 일례로, 제1 전원(ELVDD)이 인가되는 j번째 열의 전원 배선을 "전원 배선(PL)"으로 지칭한다.
도 5 내지 도 7을 앞서 설명한 도 1 내지 도 4와 결부하여 본 발명의 일 실시예를 설명하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 배선부, 및 화소들(PXL), 예를 들면, 제1 화소들(PXL1)을 포함할 수 있다.
배선부는 제1 화소들(PXL1) 각각에 구동 신호들 및/또는 전원을 공급한다. 실시예에 따라, 배선부는 제1 주사 배선들(S1i-1, S1i, S1i+1), 데이터 배선(Dj), 발광 제어 배선(E1i), 전원 배선(PL), 및 초기화 전원 배선(IPL)을 포함할 수 있다.
제1 주사 배선들(S1i-1, S1i, S1i+1)은 제1 표시 영역(PXA1)에서 제1 방향(DR1)으로 연장될 수 있다. 실시예에 따라, 제1 주사 배선들(S1i-1, S1i, S1i+1)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 순차적으로 배열된 i-1번째 제1 주사 배선(S1i-1), i번째 제1 주사 배선(S1i) 및 i+1번째 제1 주사 배선(S1i+1)을 포함할 수 있다. 이러한 제1 주사 배선들(S1i-1, S1i, S1i+1)은 주사 신호를 인가받을 수 있다. 예를 들면, i-1번째 제1 주사 배선(S1i-1)은 i-1 번째 제1 주사 신호를 인가받고, i번째 제1 주사 배선(S1i)은 i번째 제1 주사 신호를 인가받으며, i+1번째 제1 주사 배선(S1i+1)은 i+1 번째 제1 주사 신호를 인가받을 수 있다.
발광 제어 배선(E1i)은 제1 표시 영역(PXA1)에서 제1 방향(DR1)으로 연장될 수 있다. 이러한 발광 제어 배선(E1i)은 발광 제어 신호를 인가받을 수 있다.
데이터 배선(Dj)은 제2 방향(DR2)으로 연장될 수 있다. 즉, 데이터 배선(Dj)은 제1 제어 배선들(S1i-1, S1i, S1i+1, E1i)과 교차하는 방향으로 연장될 수 있다. 이러한 데이터 배선(Dj)은 데이터 신호를 인가받을 수 있다.
전원 배선(PL)은 제2 방향(DR2)을 따라 연장될 수 있으나, 이에 한정되지는 않는다. 이러한 전원 배선(PL)은 데이터 배선(Dj)과 이격되도록 배치되며, 제1 전원(ELVDD)을 인가받을 수 있다.
초기화 전원 배선(IPL)은 제1 방향(DR1)을 따라 연장될 수 있으나, 이에 한정되지는 않는다. 이러한 초기화 전원 배선(IPL)은 초기화 전원(Vint)을 인가받을 수 있다.
실시예에 따라, 각각의 제1 화소(PXL1)는 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 스토리지 커패시터(Cst), 및 유기 발광 소자(OLED)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 제1 연결 배선(CNL1)을 포함할 수 있다. 실시예에 따라, 제1 게이트 전극(GE1)은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3) 및 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)과 연결될 수 있다. 실시예에 따라, 제1 연결 배선(CNL1)은 제1 게이트 전극(GE1)과, 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4) 사이를 연결할 수 있다. 제1 연결 배선(CNL1)의 일단은 제1 컨택홀(CH1)을 통해 제1 게이트 전극(GE1)과 연결되고, 타단은 제2 컨택홀(CH2)을 통해 제3 드레인 전극(DE3)과 제4 드레인 전극(DE4)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 액티브 패턴(ACT1)과 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
실시예에 따라, 제1 액티브 패턴(ACT1)은 소정 방향으로 연장된 바(bar) 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 이러한 제1 액티브 패턴(ACT1)은 평면 상에서 볼 때 제1 게이트 전극(GE1)과 중첩할 수 있다. 제1 액티브 패턴(ACT1)이 길게 형성됨으로써 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이에 따라, 제1 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어지게 된다. 이로 인해, 유기 발광 소자(OLED)에서 방출되는 빛의 계조를 세밀하게 제어할 수 있다.
제1 소스 전극(SE1)은 제1 액티브 패턴(ACT1)의 일단에 연결될 수 있다. 상기 제1 소스 전극(SE1)은 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결될 수 있다.
제1 드레인 전극(DE1)은 제1 액티브 패턴(ACT1)의 타단에 연결될 수 있다. 상기 제1 드레인 전극(DE1)은 제3 트랜지스터(T3)의 제3 소스 전극(SE3)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 i번째 제1 주사 배선(S1i)에 연결될 수 있다. 상기 제2 게이트 전극(GE2)은 i번째 제1 주사 배선(S1i)의 일부로 제공되거나 i번째 제1 주사 배선(S1i)으로부터 돌출된 형상으로 제공될 수 있다.
실시예에 따라, 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제2 액티브 패턴(ACT2)은 제2 게이트 전극(GE2)과 중첩된 부분에 해당될 수 있다. 제2 소스 전극(SE2)의 일단은 제2 액티브 패턴(ACT2)에 연결되고, 제2 소스 전극(SE2)의 타단은 제6 컨택홀(CH6)을 통해 데이터 배선(Dj)에 연결될 수 있다. 제2 드레인 전극(DE2)의 일단은 제2 액티브 패턴(ACT2)에 연결되고, 제2 드레인 전극(DE2)의 타단은 제1 트랜지스터(T1)의 제1 소스 전극(SE1)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결될 수 있다.
제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다. 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있다. 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 하기에서는, 제3a 게이트 전극(GE3a)과 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3)으로, 제3a 액티브 패턴(ACT3a)과 제3b 액티브 패턴(ACT3b)을 제3 액티브 패턴(ACT3)으로, 제3a 소스 전극(SE3a)과 제3b 소스 전극(SE3b)을 제3 소스 전극(SE3)으로, 그리고 제3a 드레인 전극(DE3a)과 제3b 드레인 전극(DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.
제3 게이트 전극(GE3)은 i번째 제1 주사 배선(S1i)에 연결될 수 있다. 이러한 제3 게이트 전극(GE3)은 i번째 제1 주사 배선(S1i)의 일부로 제공되거나 상기 i번째 제1 주사 배선(S1i)으로부터 돌출된 형상으로 제공될 수 있다. 예를 들면, 제3a 게이트 전극(GE3a)은 i번째 제1 주사 배선(S1i)로부터 돌출된 형상으로 제공되며, 제3b 게이트 전극(GE3b)은 상기 i번째 제1 주사 배선(S1i)의 일부로 제공될 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제3 액티브 패턴(ACT3)은 제3 게이트 전극(GE3)과 중첩된 부분에 해당한다. 제3 소스 전극(SE3)의 일단은 제3 액티브 패턴(ACT3)에 연결되고, 제3 소스 전극(SE3)의 타단은 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다. 제3 드레인 전극(DE3)의 일단은 상기 제3 액티브 패턴(ACT3)에 연결되고, 제3 드레인 전극(DE3)의 타단은 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)에 연결될 수 있다. 또한, 제3 드레인 전극(DE3)은 제1 연결 배선(CNL1), 제2 컨택홀(CH2) 및 제1 컨택홀(CH1)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결될 수 있다.
제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제4 트랜지스터(T4)는 제4a 트랜지스터(T4a)와 제4b 트랜지스터(T4b)를 포함할 수 있다. 제4a 트랜지스터(T4a)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함하고, 제4b 트랜지스터(T4b)는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다. 하기에서는, 제4a 게이트 전극(GE4a)과 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4)으로, 제4a 액티브 패턴(ACT4a)과 제4b 액티브 패턴(ACT4b)을 제4 액티브 패턴(ACT4)으로, 제4a 소스 전극(SE4a)과 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4)으로, 그리고 제4a 드레인 전극(DE4a)과 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
제4 게이트 전극(GE4)은 i-1번째 제1 주사 배선(S1i-1)에 연결될 수 있다. 이러한 제4 게이트 전극(GE4)은 i-1번째 제1 주사 배선(S1i-1)의 일부로 제공되거나 상기 i-1번째 제1 주사 배선(S1i-1)으로부터 돌출된 형상으로 제공될 수 있다. 예를 들면, 제4a 게이트 전극(GE4a)은 i-1번째 제1 주사 배선(S1i-1)의 일부로 제공될 수 있다. 제4b 게이트 전극(GE4b)은 i-1번째 제1 주사 배선(S1i-1)으로부터 돌출된 형상으로 제공될 수 있다.
제4 액티브 패턴(ACT4), 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)은 불순물이 도핑된 반도체층으로 이루어지며, 제4 액티브 패턴(ACT4)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제4 액티브 패턴(ACT4)은 제4 게이트 전극(GE4)과 중첩된 부분에 해당한다.
제4 소스 전극(SE4)의 일단은 제4 액티브 패턴(ACT4)에 연결되고, 제4 소스 전극(SE4)의 타단은 i-1번째 행의 제1 화소(PXL1)의 초기화 전원 배선(IPL) 및 i-1번째 행의 제1 화소(PXL1)의 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)에 연결될 수 있다. 제4 소스 전극(SE4)과 초기화 전원 배선(IPL) 사이에는 보조 연결 배선(AUX)이 제공될 수 있다. 보조 연결 배선(AUX)의 일단은 제9 컨택홀(CH9)을 통해 제4 소스 전극(SE4)과 연결되고, 보조 연결 배선(AUX)의 타단은 i-1번째 행의 제1 화소(PXL1)의 제8 컨택홀(CH8)을 통해 i-1번째 행의 초기화 전원 배선(IPL)에 연결될 수 있다.
제4 드레인 전극(DE4)의 일단은 제4 액티브 패턴(ACT4)에 연결되고, 제4 드레인 전극(DE4)의 타단은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3)에 연결될 수 있다. 제4 드레인 전극(DE4)은 또한 제1 연결 배선(CNL1), 제2 콘택홀(CH2) 및 제1 콘택홀(CH1)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결될 수 있다.
제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)를 포함할 수 있다.
제5 게이트 전극(GE5)는 제1 발광 제어 배선(E1i)에 연결될 수 있다. 이러한 제5 게이트 전극(GE5)는 제1 발광 제어 배선(E1i)의 일부로 제공되거나 상기 제1 발광 제어 배선(E1i)으로부터 돌출된 형상으로 제공될 수 있다.
제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)은 불순물이 도핑된 반도체층으로 이루어지며, 제5 액티브 패턴(ACT5)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제5 액티브 패턴(ACT5)은 상기 제5 게이트 전극(GE5)과 중첩된 부분에 해당한다.
제5 소스 전극(SE5)의 일단은 제5 액티브 패턴(ACT5)에 연결되고, 제5 소스 전극(SE5)의 타단은 제5 컨택홀(CH5)을 통해 전원 배선(PL)에 연결될 수 있다. 제5 드레인 전극(DE5)의 일단은 제5 액티브 패턴(ACT5)에 연결되고, 제5 드레인 전극(DE5)의 타단은 제1 트랜지스터(T1)의 제1 소스 전극(SE1) 및 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)에 연결될 수 있다.
제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함할 수 있다.
제6 게이트 전극(GE6)은 제1 발광 제어 배선(E1i)에 연결될 수 있다. 이러한 제6 게이트 전극(GE6)은 제1 발광 제어 배선(E1i)의 일부로서 제공되거나 상기 제1 발광 제어 배선(E1i)으로부터 돌출된 형상으로 제공될 수 있다.
제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 예를 들면, 제6 소스 전극(SE6) 및 제6 드레인 전극(DE6)은 불순물이 도핑된 반도체층으로 이루어지며, 제6 액티브 패턴(ACT6)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제6 액티브 패턴(ACT6)은 제6 게이트 전극(GE6)과 중첩된 부분에 해당한다.
제6 소스 전극(SE6)의 일단은 제6 액티브 패턴(ACT6)에 연결되고, 제6 소스 전극(SE6)의 타단은 제1 트랜지스터(T1)의 제1 드레인 전극(DE1) 및 제3 트랜지스터(T3)의 제3 소스 전극(SE3)에 연결될 수 있다. 제6 드레인 전극(DE6)의 일단은 제6 액티브 패턴(ACT6)에 연결되고, 제6 드레인 전극(DE6)의 타단은 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결될 수 있다.
제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함할 수 있다.
제7 게이트 전극(GE7)은 i+1번째 제1 주사 배선(S1i+1)에 연결될 수 있다. 상기 제7 게이트 전극(GE7)은 i+1번째 제1 주사 배선(S1i+1)의 일부로 제공되거나 상기 i+1번째 제1 주사 배선(S1i+1)으로부터 돌출된 형상으로 제공될 수 있다.
제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제7 소스 전극(SE7) 및 제7 드레인 전극(DE7)은 불순물이 도핑된 반도체 층으로 이루어지며, 제7 액티브 패턴(ACT7)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 제7 액티브 패턴(ACT7)은 제7 게이트 전극(GE7)과 중첩되는 부분에 해당한다.
제7 소스 전극(SE7)의 일단은 제7 액티브 패턴(ACT7)에 연결되고, 제7 소스 전극(SE7)의 타단은 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결될 수 있다. 제7 드레인 전극(DE7)의 일단은 제7 액티브 패턴(ACT7)에 연결되고, 제7 드레인 전극(DE7)의 타단은 초기화 전원 배선(IPL)에 연결될 수 있다.
스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다. 하부 전극(LE)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)으로 이루어질 수 있다. 상부 전극(UE)은 제1 게이트 전극(GE1)과 중첩되며, 평면 상에서 볼 때 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)과 하부 전극(LE)과의 중첩 면적을 넓힘으로써 스토리지 커패시터(Cst)의 커패시턴스가 증가될 수 있다.
실시예에 따라, 상부 전극(UE)은 제1 방향(DR1)으로 연장될 수 있다. 본 발명의 일 실시예에 있어서, 상부 전극(UE)에는 제1 전원과 동일한 레벨의 전압이 인가될 수 있다. 이러한 상부 전극(UE)은 제1 게이트 전극(GE1)과 제1 연결 배선(CNL1)이 접촉되는 제1 컨택홀(CH1)이 형성되는 영역에 개구부(OPN)를 가질 수 있다.
유기 발광 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 상기 제1 전극(AD)과 제2 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
제1 전극(AD)은 각 화소(PXL1)에 대응하는 발광 영역 내에 제공될 수 있다. 이러한 제1 전극(AD)은 제7 컨택홀(CH7) 및 제10 컨택홀(CH10)을 통해 제7 트랜지스터(T7)의 제7 소스 전극(SE7)과, 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결될 수 있다. 제7 컨택홀(CH7)과 제10 컨택 홀(CH10) 사이에는 브릿지 패턴(BRP)이 제공될 수 있다. 이러한 브릿지 패턴(BRP)은 제6 드레인 전극(DE6), 제7 소스 전극(SE7) 및 제1 전극(AD)을 연결할 수 있다.
하기에서는, 도 5 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명하기로 한다.
우선, 기판(SUB) 상에 액티브 패턴층이 배치될 수 있다. 실시예에 따라, 액티브 패턴층에는 액티브 패턴들(ACT1 내지 ACT7; 이하, 'ACT'라 함)이 제공될 수 있다. 실시예에 따라, 액티브 패턴들(ACT)은 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)을 포함할 수 있다. 이러한 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)은 반도체 소재로 형성될 수 있다. 실시예에 따라, 기판(SUB)과 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)의 사이에는 버퍼층(미도시)이 제공될 수 있다.
제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)이 제공된 기판(SUB) 상에는 제1 절연막(GI)이 제공될 수 있다. 실시예에 따라, 제1 절연막(GI)은 화소들(PXL)에 구비된 트랜지스터들(T1 내지 T7)의 액티브 패턴들(ACT1 내지 ACT7)과 게이트 전극들(GE1 내지 GE7)의 사이에 개재되는 게이트 절연막일 수 있다. 실시예에 따라, 제1 절연막(GI)은 한 층 이상의 무기막 및/또는 유기막을 포함할 수 있다. 일례로, 제1 절연막(GI)은 SiOx나 SiNx 등을 포함한 무기막으로 구성될 수 있으나, 이에 한정되지는 않는다. 예컨대, 제1 절연막(GI)은 SiOx, SiNx, SiON, SiOF, AlOx 등의 무기 절연물질 또는 유기 절연물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
본 발명의 일 실시예에서, 제1 절연막(GI)은 트랜지스터들(T1 내지 T7)을 용이하게 구동하기 위하여 소정 범위의 제한된 두께를 가질 수 있다. 예컨대, 제1 절연막(GI)은 1000 Å 내지 1500 Å의 두께, 일례로 대략 1200 Å 정도의 두께를 가질 수 있으나, 제1 절연막(GI)의 두께가 이에 한정되지는 않는다. 실시예에 따라, 제1 절연막(GI)은 복수의 표시 영역들, 예컨대 제1 내지 제3 표시 영역들(PXA1, PXA2, PXA3)에 공통으로 형성될 수 있으나, 이에 한정되지는 않는다.
제1 절연막(GI) 상에는 제1 도전층, 예컨대 제1 게이트 층이 배치될 수 있다. 실시예에 따라, 제1 도전층에는, 제1 제어 배선들(S1i-1, S1i, S1i+1, E1i)과 게이트 전극들(GE1 내지 GE7)이 제공될 수 있다. 또한, 실시예에 따라, 제1 도전층에는 스토리지 커패시터(Cst)의 일 전극, 예컨대 하부 전극(LE)이 제공될 수 있다. 구체적으로, 제1 절연막(GI) 상부의 제1 도전층에는, i-1번째 제1 주사 배선(S1i-1), i번째 제1 주사 배선(S1i), i+1번째 제1 주사 배선(S1i+1), 발광 제어 배선(Ei), 및 제1 게이트 전극(GE1) 내지 제7 게이트 전극(GE7)이 제공될 수 있다. 실시예에 따라, 제1 게이트 전극(GE1)은 스토리지 커패시터(Cst)의 하부 전극(LE)이 될 수 있다. 즉, 실시예에 따라, 제1 게이트 전극(GE1)과 스토리지 커패시터(Cst)의 하부 전극(LE)은 일체로 형성될 수 있다. 실시예에 따라, 제2 게이트 전극(GE2)과 제3 게이트 전극(GE3)은 i번째 제1 주사 배선(S1i)과 일체로 형성될 수 있다. 실시예에 따라, 제4 게이트 전극(GE4)은 i-1번째 제1 주사 배선(S1i-1)과 일체로 형성될 수 있다. 실시예에 따라, 제5 게이트 전극(GE5)과 제6 게이트 전극(GE6)은 발광 제어 배선(E1i)과 일체로 형성될 수 있다. 실시예에 따라, 제7 게이트 전극(GE7)은 i+1번째 제1 주사 배선(S1i+1)과 일체로 형성될 수 있다.
실시예에 따라, 제1 도전층에 배치되는 제1 제어 배선들(S1i-1, S1i, S1i+1, E1i), 게이트 전극들(GE1 내지 GE7), 및/또는 스토리지 커패시터(Cst)의 하부 전극(LE)은 동일한 물질로 구성될 수 있다. 예컨대, 제1 제어 배선들(S1i-1, S1i, S1i+1, E1i), 게이트 전극들(GE1 내지 GE7), 및/또는 스토리지 커패시터(Cst)의 하부 전극(LE)은 소정의 제1 게이트 메탈로 형성될 수 있다.
실시예에 따라, 제1 게이트 메탈을 구성할 수 있는 금속으로는, Ti, Cu, Mo, Al, Au, Cr, TiN, Ag, Pt, Pd, Ni, Sn, Co, Rh, Ir, Fe, Ru, Os, Mn, W, Nb, Ta, Bi, Sb, Pb 등을 예로 들 수 있으며, 이 외에 다양한 금속이 이용될 수 있다. 제1 게이트 메탈을 구성할 수 있는 합금으로는 MoTi, AlNiLa 등을 예로 들 수 있으며, 이 외에 다양한 합금이 이용될 수 있다. 제1 게이트 메탈을 구성할 수 있는 다중막으로는 Ti/Cu, Ti/Au, Mo/Al/Mo, ITO/Ag/ITO, TiN/Ti/Al/Ti, TiN/Ti/Cu/Ti 등을 예로 들 수 있으며, 이 외에 다양한 다중막 구조의 도전물질이 이용될 수 있다.
한편, 제1 도전층에 배치되는 제1 제어 배선들(S1i-1, S1i, S1i+1, E1i), 게이트 전극들(GE1 내지 GE7), 및/또는 스토리지 커패시터(Cst)의 하부 전극(LE)의 구성 물질이 반드시 메탈에 한정되는 것은 아니다. 즉, 제1 화소들(PXA1)을 원활히 구동할 수 있을 정도의 도전성을 제공할 수 있는 물질이면, 제1 제어 배선들(S1i-1, S1i, S1i+1, E1i), 게이트 전극들(GE1 내지 GE7), 및/또는 스토리지 커패시터(Cst)의 하부 전극(LE)을 구성하는 물질로 이용될 수 있다.
예컨대, 제1 제어 배선들(S1i-1, S1i, S1i+1, E1i), 게이트 전극들(GE1 내지 GE7), 및/또는 스토리지 커패시터(Cst)의 하부 전극(LE)은, 도전성 고분자나 도전성 금속 산화물로 구성될 수도 있다. 제1 제어 배선들(S1i-1, S1i, S1i+1, E1i), 게이트 전극들(GE1 내지 GE7), 및/또는 스토리지 커패시터(Cst)의 하부 전극(LE)을 구성할 수 있는 도전성 고분자로는 폴리티오펜계, 폴리피롤계, 폴리아닐린계, 폴리아세틸렌계, 폴리페닐렌계 화합물 및 이들의 혼합물 등을 예로 들 수 있으며, 특히 폴리티오펜계 중에서는 PEDOT/PSS 화합물을 사용할 수 있다. 제1 제어 배선들(S1i-1, S1i, S1i+1, E1i), 게이트 전극들(GE1 내지 GE7), 및/또는 스토리지 커패시터(Cst)의 하부 전극(LE)을 구성할 수 있는 도전성 금속 산화물로는 ITO, IZO, AZO, ITZO, ZnO, SnO2 등을 예로 들 수 있다.
제1 도전층 상에는 제2 절연막(IL1)이 제공될 수 있다. 실시예에 따라, 제2 절연막(IL1)은 스토리지 커패시터(Cst)의 하부 전극(LE)과 상부 전극(UE)의 사이에 개재되는 제1 층간 절연막일 수 있다. 실시예에 따라, 제2 절연막(IL1)은 제한된 면적 내에서 스토리지 커패시터(Cst)의 용량을 충분히 확보하기 위하여 소정 범위로 제한된 두께를 가질 수 있다. 실시예에 따라, 제2 절연막(IL1)은 제1 절연막(GI)과 유사한 정도의 두께를 가질 수 있다. 예를 들면, 제2 절연막(IL1)은 1000 Å 내지 1500 Å의 두께, 일례로 대략 1400 Å 정도의 두께를 가질 수 있으나, 제2 절연막(IL1)의 두께가 이에 한정되지는 않는다. 실시예에 따라, 제2 절연막(IL1)은 복수의 표시 영역들, 예컨대 제1 내지 제3 표시 영역들(PXA1, PXA2, PXA3)에 공통으로 형성될 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제2 절연막(IL1)은 한 층 이상의 무기막 및/또는 유기막을 포함할 수 있다. 일례로, 제2 절연막(IL1)은 SiOx나 SiNx 등을 포함한 무기막으로 구성될 수 있으나, 이에 한정되지는 않는다. 예컨대, 제2 절연막(IL1)은 SiOx, SiNx, SiON, SiOF, AlOx 등의 무기 절연물질 또는 유기 절연물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
제2 절연막(IL1) 상에는 제2 도전층, 일례로 제2 게이트 층이 배치될 수 있다. 실시예에 따라, 제2 도전층에는, 스토리지 커패시터(Cst)의 상부 전극(UE) 및 초기화 전원 배선(IPL)이 제공될 수 있다. 실시예에 따라, 상부 전극(UE)은 하부 전극(LE)을 커버할 수 있다. 이러한 상부 전극(UE)은 제2 절연막(IL1)을 사이에 개재하고 하부 전극(LE)과 중첩됨으로써, 상기 하부 전극(LE)과 함께 스토리지 커패시터(Cst)를 구성할 수 있다.
실시예에 따라, 제2 도전층에 배치되는 스토리지 커패시터(Cst)의 상부 전극(UE) 및 초기화 전원 배선(IPL)은 동일한 물질로 구성될 수 있다. 예컨대, 스토리지 커패시터(Cst)의 상부 전극(UE) 및 초기화 전원 배선(IPL)은 소정의 제2 게이트 메탈로 형성될 수 있다. 실시예에 따라, 제2 게이트 메탈은, 앞서 제1 게이트 메탈의 예로서 제시한 메탈 중 하나일 수 있으나, 이에 한정되지는 않는다. 또한, 제2 도전층에 배치되는 스토리지 커패시터(Cst)의 상부 전극(UE) 및 초기화 전원 배선(IPL)의 구성 물질이 반드시 메탈에 한정되는 것은 아니다. 즉, 제1 화소들(PXA1)을 원활히 구동할 수 있을 정도의 도전성을 제공할 수 있는 물질이면, 스토리지 커패시터(Cst)의 상부 전극(UE) 및 초기화 전원 배선(IPL)을 구성하는 물질로 이용될 수 있다. 예컨대, 제2 도전층에 배치되는 스토리지 커패시터(Cst)의 상부 전극(UE) 및 초기화 전원 배선(IPL)은, 도전성 고분자나 도전성 금속 산화물로 구성될 수도 있다.
제2 도전층 상에는 제3 절연막(IL2)이 제공될 수 있다. 실시예에 따라, 제3 절연막(IL2)은 제2 층간 절연막일 수 있다. 실시예에 따라, 제3 절연막(IL2)은 제1 절연막(GI) 및 제2 절연막(IL1)보다 큰 두께를 가질 수 있다. 일례로, 제3 절연막(IL2)의 두께는 제1 절연막(GI)의 두께와 제2 절연막(IL1)의 두께의 합 이상일 수 있다. 예를 들면, 제3 절연막(IL2)은 대략 5000 Å 정도의 두께를 가질 수 있으나, 제3 절연막(IL2)의 두께가 이에 한정되지는 않는다. 이와 같이 제3 절연막(IL2)이 제1 절연막(GI) 및 제2 절연막(IL1)을 합한 두께보다 큰 정도의 충분한 두께로 형성되면, 제3 절연막(IL2)의 하부 및 상부에 배치된 구성 요소들 간의 전기적 안정성을 확보할 수 있다. 이에 따라 쇼트 결함을 효과적으로 방지할 수 있다. 실시예에 따라, 제3 절연막(IL2)은 복수의 표시 영역들, 예컨대 제1 내지 제3 표시 영역들(PXA1, PXA2, PXA3)에 공통으로 형성될 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제3 절연막(IL2)은 한 층 이상의 무기막 및/또는 유기막을 포함할 수 있다. 일례로, 제3 절연막(IL2)은 SiOx나 SiNx 등을 포함한 무기막으로 구성될 수 있으나, 이에 한정되지는 않는다. 예컨대, 제3 절연막(IL2)은 SiOx, SiNx, SiON, SiOF, AlOx 등의 무기 절연물질 또는 유기 절연물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
제3 절연막(IL2) 상에는 제3 도전층, 일례로 소스-드레인 층이 배치될 수 있다. 실시예에 따라, 제3 도전층에는, 데이터 배선(Dj), 전원 배선(PL), 제1 연결 배선(CNL1), 보조 연결 배선(AUX), 및 브릿지 패턴(BRP)이 제공될 수 있다.
실시예에 따라, 데이터 배선(Dj)은 제1 절연막(GI), 제2 절연막(IL1), 및 제3 절연막(IL2)을 관통하는 제6 컨택홀(CH6)을 통해 제2 소스 전극(SE2)에 연결될 수 있다.
실시예에 따라, 전원 배선(PL)은 제3 절연막(IL2)을 관통하는 제3 및 제4 컨택홀(CH3, CH4)을 통해 스토리지 커패시터(Cst)의 상부 전극(UE)에 연결될 수 있다. 또한, 전원 배선(PL)은 제1 절연막(GI), 제2 절연막(IL1), 및 제3 절연막(IL2)을 관통하는 제5 컨택홀(CH5)을 통해 제5 소스 전극(SE5)에 연결될 수 있다.
실시예에 따라, 제1 연결 배선(CNL1)은 제2 절연막(IL1) 및 제3 절연막(IL2)을 관통하는 제1 컨택홀(CH1)을 통해 제1 게이트 전극(GE1)에 연결될 수 있다. 또한, 제1 연결 배선(CNL1)은 제1 절연막(GI), 제2 절연막(IL1), 및 제3 절연막(IL2)을 관통하는 제2 컨택홀(CH2)을 통해 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4)에 연결될 수 있다.
실시예에 따라, 보조 연결 배선(AUX)은 제3 절연막(IL2)을 관통하는 제8 컨택홀(CH8)을 통해 초기화 전원 배선(PL)에 연결될 수 있다. 또한, 보조 연결 배선(AUX)은 제1 절연막(GI), 제2 절연막(IL1), 및 제3 절연막(IL2)을 관통하는 제9 컨택홀(CH9)을 통해 제7 드레인 전극(DE7)에 연결될 수 있다.
실시예에 따라, 브릿지 패턴(BRP)은 제6 드레인 전극(DE6)과 제1 전극(AD) 사이에서 제6 드레인 전극(DE6)과 제1 전극(AD)을 연결하는 매개체로 제공되는 패턴일 수 있다. 이러한 브릿지 패턴(BRP)은 제1 절연막(GI), 제2 절연막(IL1), 및 제3 절연막(IL2)을 관통하는 제7 컨택홀(CH7)을 통해 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결될 수 있다.
실시예에 따라, 제3 도전층에 배치되는 데이터 배선(Dj), 전원 배선(PL), 제1 연결 배선(CNL1), 보조 연결 배선(AUX), 및/또는 브릿지 패턴(BRP)은 동일한 물질로 구성될 수 있다. 예컨대, 데이터 배선(Dj), 전원 배선(PL), 제1 연결 배선(CNL1), 보조 연결 배선(AUX), 및/또는 브릿지 패턴(BRP)은 소정의 소스 드레인 메탈로 형성될 수 있다.
실시예에 따라, 소스 드레인 메탈은, 앞서 제1 및/또는 제2 게이트 메탈의 예로서 제시한 메탈 중 하나일 수 있으나, 이에 한정되지는 않는다. 또한, 제3 도전층에 배치되는 데이터 배선(Dj), 전원 배선(PL), 제1 연결 배선(CNL1), 보조 연결 배선(AUX), 및/또는 브릿지 패턴(BRP)의 구성 물질이 반드시 메탈에 한정되는 것은 아니다. 즉, 제1 화소들(PXA1)을 원활히 구동할 수 있을 정도의 도전성을 제공할 수 있는 물질이면, 데이터 배선(Dj), 전원 배선(PL), 제1 연결 배선(CNL1), 보조 연결 배선(AUX), 및/또는 브릿지 패턴(BRP)을 구성하는 물질로 이용될 수 있다. 예컨대, 데이터 배선(Dj), 전원 배선(PL), 제1 연결 배선(CNL1), 보조 연결 배선(AUX), 및/또는 브릿지 패턴(BRP)은 도전성 고분자나 도전성 금속 산화물로 구성될 수도 있다.
실시예에 따라, 제1 게이트 메탈, 제2 게이트 메탈 및 소스 드레인 메탈 중 적어도 두 개는 동일한 물질로 이루어질 수 있다. 일례로, 제1 게이트 메탈과 제2 게이트 메탈은 서로 다른 층 상에 배치되더라도 동일한 물질로 구성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서 제1 게이트 메탈, 제2 게이트 메탈 및 소스 드레인 메탈은 모두 상이한 물질로 구성될 수도 있다.
제3 도전층 상에는 제4 절연막(PSV)이 제공될 수 있다. 실시예에 따라, 제4 절연막(PSV)은 패시베이션막 및/또는 평탄화막을 포함할 수 있다.
제4 절연막(PSV) 상에는 유기 발광 소자(OLED)가 제공될 수 있다. 유기 발광 소자(OLED)는 제1 전극(AD) 및 제2 전극(CD)과, 상기 제1 및 제2 전극들(AD, CD)의 사이에 제공된 발광층(EML)을 포함할 수 있다.
실시예에 따라, 제1 전극(AD)은 제4 절연막(PSV) 상에 제공될 수 있다. 이러한 제1 전극(AD)은 제4 절연막(PSV)을 관통하는 제10 컨택홀(CH10)을 통해 브릿지 패턴(BRP)에 연결될 수 있다. 브릿지 패턴(BRP)은 제7 컨택홀(CH7)을 통해 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결되어 있으므로, 제1 전극(AD)은 최종적으로 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결될 수 있다.
실시예에 따라, 제1 전극(AD) 등이 배치된 기판(SUB) 상에는 각 화소(PXL)에 대응하도록 발광 영역을 구획하는 화소 정의막(PDL)이 제공될 수 있다. 화소 정의막(PDL)은 제1 전극(AD)의 상면을 노출하며 화소(PXL)의 둘레를 따라 기판(SUB)으로부터 돌출될 수 있다.
화소 정의막(PDL)에 의해 둘러싸인 발광 영역에는 발광층(EML)이 제공되며, 발광층(EML) 상에는 제2 전극(CD)이 제공될 수 있다. 실시예에 따라, 제2 전극(CD) 상에는 제2 전극(CD)을 커버하는 봉지막(SLM)이 제공될 수 있다.
실시예에 따라, 제1 전극(AD) 및 제2 전극(CD) 중 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 예를 들면, 제1 전극(AD)은 애노드 전극일 수 있으며, 제2 전극(CD)은 캐소드 전극일 수 있다.
제1 전극(AD) 및 제2 전극(CD) 중 적어도 하나는 투과형 전극일 수 있다. 예를 들면, 유기 발광 소자(OLED)가 배면 발광형 유기 발광 표시 소자인 경우, 제1 전극(AD)이 투과형 전극이며, 제2 전극(CD)이 반사형 전극일 수 있다. 한편, 유기 발광 소자(OLED)가 전면 발광형 유기 발광 표시 소자인 경우, 제1 전극이 반사형 전극이며, 제2 전극이 투과형 전극일 수 있다. 또한, 유기 발광 소자(OLED)가 양면 발광형 유기 발광 표시 소자인 경우, 제1 전극(AD) 및 제2 전극(CD) 모두 투과형 전극일 수 있다. 본 실시예에서는 유기 발광 소자(OLED)가 전면 발광형 유기 발광 표시 소자이며, 제1 전극(AD)이 애노드 전극인 경우를 예로서 설명한다. 또한, 본 실시예에서는 유기 발광 소자(OLED)를 광원으로서 이용하였지만, 본 발명이 이에 한정되지는 않는다. 예컨대, 유기 발광 소자(OLED)는 다른 형태의 발광 소자로 대체될 수도 있다.
실시예에 따라, 제1 전극(AD)은 광을 반사시킬 수 있는 반사막(미도시), 및 상기 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 투명 도전막 및 반사막 중 적어도 하나는 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 접속될 수 있다.
실시예에 따라, 반사막은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 반사막은 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
실시예에 따라, 투명 도전막은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 적어도 하나의 투명 도전성 산화물을 포함할 수 있다.
실시예에 따라, 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 화소 정의막(PDL)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다.
발광층(EML)은 제1 전극(AD)의 노출된 표면 상에 배치될 수 있다. 실시예에 따라, 발광층(EML)은 적어도 광 생성층(light generation layer, LGL)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 광 생성층, 상기 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및/또는 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 포함할 수 있다.
실시예에 따라, 광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(grean), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 발광층(EML)의 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수도 있다.
실시예에 따라, 정공 주입층, 정공 수송층, 정공 억제층, 전자 수송층 및 전자 주입층은 서로 인접하는 발광 영역들에서 연결되는 공통막일 수 있다.
실시예에 따라, 제2 전극(CD)은 반투과 반사막일 수 있다. 예를 들면, 제2 전극(CD)은 발광층(EML)에서 출사된 광을 투과시킬 수 있을 정도의 두께를 가지는 박형 금속층일 수 있다. 일례로, 제2 전극(CD)은 발광층(EML)에서 출사된 광의 일부는 투과시키고, 발광층(EML)에서 출사된 광의 나머지는 반사시킬 수 있다.
실시예에 따라, 제2 전극(CD)은 투명 도전막에 비하여 일함수가 낮은 물질을 포함할 수 있다. 예를 들면, 제2 전극(CD)은 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
발광층(EML)에서 출사된 광 중 일부는 제2 전극(CD)을 투과하지 못하고, 제2 전극(CD)에서 반사된 광은 반사막에서 다시 반사될 수 있다. 즉, 반사막 및 제2 전극(CD) 사이에서, 발광층(EML)에서 출사된 광이 공진할 수 있다. 광의 공진에 의하여 유기 발광 소자들(OLED)의 광 추출 효율은 향상될 수 있다.
실시예에 따라, 봉지막(SLM)은 유기 발광 소자(OLED)로 산소 및 수분이 침투하는 것을 방지할 수 있다. 이를 위해, 봉지막(SLM)은 무기막을 포함할 수 있다. 무기막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 지르코늄 산화물 및 주석 산화물 중 적어도 하나를 포함할 수 있다. 봉지막(SLM)은 적어도 표시 영역들(PXA)을 덮으며, 표시 영역들(PXA)의 외측까지 연장될 수 있다.
본 발명의 일 실시예에 있어서, 제2 표시 영역(PXA2)에 제공된 제2 화소(PXL2) 및 제3 표시 영역(PXA3)에 제공되는 제3 화소(PXL3)는 제1 화소(PXL1)와 실질적으로 동일한 화소 구조를 가질 수 있다. 따라서, 이에 대한 설명은 생략한다.
도 8은 도 1에 도시된 제2 화소들과 P1 영역에 대응하는 더미 영역의 세부 구조에 대한 일 실시예를 나타낸다. 그리고, 도 9는 도 8의 Ⅲ-Ⅲ'선에 따른 단면을 나타내고, 도 10은 도 8의 Ⅳ-Ⅳ'선에 따른 단면을 나타낸다. 도 8 내지 도 10에서, 도 5 내지 도 7에 도시된 구성 요소와 유사 또는 동일한 구성 요소에는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 8 내지 도 10에서는 제2 표시 영역(PXA2)의 i번째 행 및 k(k는 자연수)번째 열에 배치된 제2 화소(PXL2_k)와, 상기 i번째 행 및 j+1번째 열에 배치된 하나의 제2 화소(PXL2_k+1)를 기준으로, 상기 두 개의 제2 화소들(PXL2_k, PXL2_k+1)에 연결된 세 개의 제2 주사 배선들(S2i-1, S2i, S2i+1), 하나의 제2 발광 제어 배선(E2i), 및 두 개의 제2 데이터 배선들(Dk, Dk+1)을 도시하였다. 또한, 도 8에서는 더미 영역(DMP)과 인접하게 배치된 두 개의 제2 화소들(PXL2_k, PXL2_k+1)을 도시하였으나, 나머지 제2 화소들(PXL2)도 실질적으로 동일한 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 제2 화소들(PXL2) 각각의 구동을 제어하기 위한 제2 제어 배선은, 상기 제2 화소들(PXL2)에 연결된 복수의 제2 주사 배선들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 배선(E2i)을 포함할 수 있다. 여기서, 제2 화소들(PXL2)이 배치된 i번째 행의 제2 주사 배선(S2i)은 i번째 행의 제2 화소들(PXL2)로 주사 신호를 공급하기 위한 현재 주사선일 수 있다. 그리고, 제2 화소들(PXL2)에 연결된 나머지 제2 주사 배선들(S2i-1, S2i+1)은 초기화를 제어하기 위한 초기화 제어 배선들로 이용되며, 이들은 인접한 행, 예컨대, i-1번째 행 및 i+1번째 행의 제2 화소들(PXL2)에서는 현재 주사선으로 이용될 수 있다. 이러한 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)은 제2 표시 영역(PXA2)에서 제1 방향(DR1)을 따라 연장되며, 제2 폭(W2)에 상응하는 길이를 가질 수 있다.
도 8 내지 도 10에 있어서, i-1번째 행의 제2 주사 배선을 "i-1번째 제2 주사 배선(S2i-1)"으로, i번째 행의 제2 주사 배선을 "i번째 제2 주사 배선(S2i)"으로, i+1번째 행의 제2 주사 배선을 "i+1번째 제2 주사 배선(S2i+1)"으로, i번째 행의 제2 발광 제어 배선을 "발광 제어 배선(E2i)"으로, k번째 열의 데이터 배선을 "제k 데이터 배선(Dk)"으로, k+1번째 열의 데이터 배선을 "제k+1 데이터 배선(Dk+1)"으로, k번째 열의 전원 배선을 "제k 전원 배선(PLk)"으로, 그리고 k+1번째 열의 전원 배선을 "제k+1 전원 배선(PLk+1)"으로 지칭한다.
도 8 내지 도 10을 도 1과 결부하면, 본 발명의 일 실시예에 의한 표시 장치는 표시 영역(PXA)에 따라 상이한 로드 값의 편차를 보상하기 위해, 더미 영역(DMP)을 이용하여 각 표시 영역(PXA) 별로 기생 커패시턴스가 다른 구조를 적용할 수 있다. 예컨대, 제1 표시 영역(PXA1)과 제2 및 제3 표시 영역들(PXA2, PXA3)에서의 제어 배선들(주사 배선들 및/또는 발광 제어 배선들)의 로드 값의 차이를 보상하기 위하여, 제1 표시 영역(PXA1)에 대응하는 제1 주변 영역(PPA1)에는 더미 영역(DMP)이 제공되지 않을 수 있다. 그리고, 제2 표시 영역(PXA2)에 대응하는 제2 주변 영역(PPA2) 및 제3 표시 영역(PXA3)에 대응하는 제3 주변 영역(PPA3)에는 각각 제2 화소들(PXL2) 및 제3 화소들(PXL3)과 연결되는 더미 배선들(DMLi1 내지 DMLi4; 이하 'DML'이라 함)이 제공되는 더미 영역(DMP)이 위치될 수 있다. 또한, 도면에는 도시되지 않았으나, 더미 영역(DMP)은 부가 주변 영역(APA)에도 제공될 수 있다. 즉, 실시예에 따라 부가 주변 영역(APA)에도 더미 배선들(DML)이 제공될 수 있다. 더미 영역(DMP)은 이에 연결되는 표시 영역, 예컨대 제2 및 제3 표시 영역들(PXA2, PXA3)에 인접하여 배치될 수 있으나, 더미 영역(DMP)의 위치가 이에 한정되지는 않는다.
본 발명의 일 실시예에 의한 표시 장치는 기판(SUB), 배선부, 및 화소들(PXL) 예를 들면, 제2 화소들(PXL2_k, PXL2_k+1; 이하 'PXL2'라 함)을 포함할 수 있다.
배선부는 제2 화소들(PXL2) 각각에 구동 신호들 및/또는 구동 전원을 공급한다. 실시예에 따라, 배선부는 제2 주사 배선들(S2i-1, S2i, S2i+1), 데이터 배선들(Dk, Dk+1), 발광 제어 배선(E2i), 전원 배선들(PLk, PLk+1), 및 초기화 전원 배선(IPL)을 포함할 수 있다.
제2 주사 배선들(S2i-1, S2i, S2i+1)은 제2 표시 영역(PXA2)에 제공되며, 상기 제2 표시 영역(PXA2)에서 제1 방향(DR1)으로 연장될 수 있다. 실시예에 따라, 제2 주사 배선들(S2i-1, S2i, S2i+1)은 앞서 설명한 제1 주사 배선들(S1i-1, S1i, S1i+1)과 실질적으로 동일한 층에 배치될 수 있다. 예컨대, 제2 주사 배선들(S2i-1, S2i, S2i+1)은 기판(SUB) 상에 제공된 제1 절연막(GI) 상부의 제1 도전층(제1 게이트 층)에 배치될 수 있다.
실시예에 따라, 제2 주사 배선들(S2i-1, S2i, S2i+1)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 순차적으로 배열된 i-1번째 제2 주사 배선(S2i-1), i번째 제2 주사 배선(S2i) 및 i+1번째 제2 주사 배선(S2i+1)을 포함할 수 있다. 이러한 제2 주사 배선들(S2i-1, S2i, S2i+1)은 주사 신호를 인가받을 수 있다. 예를 들면, i-1번째 제2 주사 배선(S2i-1)은 i-1 번째 제2 주사 신호를 인가받고, i번째 제2 주사 배선(S2i)은 i번째 제2 주사 신호를 인가받으며, i+1번째 제2 주사 배선(S1i+1)은 i+1 번째 제2 주사 신호를 인가받을 수 있다.
여기서, 제2 주사 배선들(S2i-1, S2i, S2i+1)의 길이는 제1 표시 영역(PXA1)에 제공되는 제1 주사 배선들(S11 내지 S1n)의 길이와 상이할 수 있다. 즉, 제2 표시 영역(PXA2)은 제1 표시 영역(PXA1)에 비해 짧은 폭을 가지므로, 제2 표시 영역(PXA2)에서 폭 방향(즉, 제1 방향(DR1))을 따라 연장되는 제2 주사 배선들(S2i-1, S2i, S2i+1)은 제1 표시 영역(PXA1)에서 폭 방향(즉, 제1 방향(DR1))을 따라 연장되는 제1 주사 배선들(S11 내지 S1n)보다 짧은 길이를 가질 수 있다.
발광 제어 배선(E2i)은 제2 표시 영역(PXA2)에서 제1 방향(DR1)으로 연장될 수 있다. 이러한 발광 제어 배선(E2i)은 발광 제어 신호를 인가받을 수 있다. 실시예에 따라, 제2 표시 영역(PXA2)에 제공된 발광 제어 배선(E2i)은 앞서 설명한 제1 표시 영역(PXA1)에 제공된 발광 제어 배선(E1i)과 실질적으로 동일한 층에 배치될 수 있다. 예컨대, 제2 표시 영역(PXA2)에 제공된 발광 제어 배선(E2i)은 기판(SUB) 상에 제공된 제1 절연막(GI) 상부의 제1 도전층(제1 게이트 층)에 배치될 수 있다.
실시예에 따라, 제2 화소들(PXL2_k, PXL2_k+1)은 앞서 설명한 제1 화소들(PXL1)과 실질적으로 동일한 구조를 가질 수 있다. 예컨대, 제2 화소들(PXL2_k, PXL2_k+1) 각각은 소정의 제2 제어 배선에 연결되는 적어도 하나의 트랜지스터, 예컨대 제1 내지 제7 트랜지스터들(T1 내지 T7)과, 스토리지 커패시터(Cst)와, 유기 발광 소자(OLED)를 구비할 수 있다.
실시예에 따라, 제2 화소들(PXL2_k, PXL2_k+1)의 제1 내지 제7 트랜지스터들(T1 내지 T7)은, 앞서 설명한 제1 화소(PXL1)의 제1 내지 제7 트랜지스터들(T1 내지 T7)과 같이, 기판(SUB)과 제1 절연막(GI) 사이에 제공된 액티브 패턴층에 위치된 액티브 패턴들(ACT1 내지 ACT7)과 이에 연결되는 소스 및 드레인 전극(SE1 내지 SE7, DE1 내지 DE7), 및 제1 절연막(GI) 상부의 제1 도전층(제1 게이트 층) 상에 해당 액티브 패턴(ACT1 내지 ACT7)과 중첩되도록 위치된 게이트 전극(GE1 내지 GE7)을 포함할 수 있다. 또한, 실시예에 따라, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 일부, 예컨대, 제2 내지 제7 트랜지스터들(T2 내지 T7)의 게이트 전극(GE2 내지 GE7)은 소정의 제2 제어 배선에 연결될 수 있다. 일례로, 제2 내지 제7 게이트 전극(GE2 내지 GE7)은 소정의 제2 제어 배선과 일체로 형성될 수 있다.
또한, 실시예에 따라, 스토리지 커패시터(Cst)는, 게이트 전극들(GE1 내지 GE7) 및 제2 제어 배선들과 함께 제1 도전층에 위치되는 하부 전극(LE)과, 제2 절연막(IL1) 상부의 제2 도전층(제2 게이트 층)에 위치되는 상부 전극(UE)을 포함할 수 있다.
실시예에 따라, 제1 도전층에 배치되는 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i), 게이트 전극들(GE1 내지 GE7), 및/또는 스토리지 커패시터(Cst)의 하부 전극(LE)은 동일한 물질로 구성될 수 있다. 예컨대, 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i), 게이트 전극들(GE1 내지 GE7), 및/또는 스토리지 커패시터(Cst)의 하부 전극(LE)은 소정의 제1 게이트 메탈로 형성될 수 있다. 실시예에 따라, 제1 게이트 메탈은 앞서 도 5 내지 도 7에 대한 설명에서 제1 게이트 메탈로 언급한 물질 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 제1 도전층에 배치되는 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i), 게이트 전극들(GE1 내지 GE7), 및/또는 스토리지 커패시터(Cst)의 하부 전극(LE)의 구성 물질이 반드시 메탈에 한정되는 것은 아니다. 즉, 도전성 고분자나 도전성 금속 산화물 등을 비롯하여 제2 화소들(PXA2)을 원활히 구동할 수 있을 정도의 도전성을 제공할 수 있는 물질이면, 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i), 게이트 전극들(GE1 내지 GE7), 및/또는 스토리지 커패시터(Cst)의 하부 전극(LE)을 구성하는 물질로 이용될 수 있다.
또한, 실시예에 따라, 제2 도전층에 배치되는 스토리지 커패시터(Cst)의 상부 전극(UE) 및 초기화 전원 배선(IPL)은 동일한 물질로 구성될 수 있다. 예컨대, 스토리지 커패시터(Cst)의 상부 전극(UE) 및 초기화 전원 배선(IPL)은 소정의 제2 게이트 메탈로 형성될 수 있다. 실시예에 따라, 제2 게이트 메탈은 제1 게이트 메탈과 동일할 수 있으나, 이에 한정되지는 않는다. 즉, 제2 게이트 메탈은 제1 게이트 메탈과 동일 또는 상이할 수 있다. 실시예에 따라, 제2 게이트 메탈은 앞서 도 5 내지 도 7에 대한 설명에서 제2 게이트 메탈로 언급한 물질 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 제2 도전층에 배치되는 스토리지 커패시터(Cst)의 상부 전극(UE) 및 초기화 전원 배선(IPL)의 구성 물질이 반드시 메탈에 한정되는 것은 아니다. 즉, 도전성 고분자나 도전성 금속 산화물 등을 비롯하여 제2 화소들(PXA2)을 원활히 구동할 수 있을 정도의 도전성을 제공할 수 있는 물질이면, 스토리지 커패시터(Cst)의 상부 전극(UE) 및 초기화 전원 배선(IPL)을 구성하는 물질로 이용될 수 있다.
추가적으로, 실시예에 따라, 제3 도전층에 배치되는 데이터 배선들(Dk, Dk+1) 및 전원 배선들(PLk, PLk+1) 등은 동일한 물질로 구성될 수 있다. 예컨대, 데이터 배선들(Dk, Dk+1) 및 전원 배선들(PLk, PLk+1) 등은 소정의 소스 드레인 메탈로 형성될 수 있다. 실시예에 따라, 소스 드레인 메탈은 앞서 도 5 내지 도 7에 대한 설명에서 소스 드레인 메탈로 언급한 물질 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 제3 도전층에 배치되는 데이터 배선들(Dk, Dk+1) 및 전원 배선들(PLk, PLk+1) 등의 구성 물질이 반드시 메탈에 한정되는 것은 아니다. 즉, 도전성 고분자나 도전성 금속 산화물 등을 비롯하여 제2 화소들(PXA2)을 원활히 구동할 수 있을 정도의 도전성을 제공할 수 있는 물질이면, 데이터 배선들(Dk, Dk+1) 및 전원 배선들(PLk, PLk+1) 등을 구성하는 물질로 이용될 수 있다.
이러한 제2 화소들(PXL2_k, PXL2_k+1) 각각은 도 4 내지 도 7에서 설명한 제1 화소(PXL1)와 실질적으로 동일한 구조를 가질 수 있다. 따라서, 제2 화소들(PXL2_k, PXL2_k+1)의 내부에 구성된 트랜지스터들(T1 내지 T7), 스토리지 커패시터(Cst) 및/또는 유기 발광 소자(OLED)의 세부 구성이나, 이들 사이의 연결 관계에 대한 상세한 설명은 생략한다.
본 발명의 일 실시예에 있어서, 제2 제어 배선들, 즉 제2 주사 배선들(S2i-1, S2i, S2i+1) 및 발광 제어 배선(E2i)은 각각 더미 영역(DMP)에 배치된 적어도 하나의 더미 배선들(DML)에 연결될 수 있다. 일례로, 제2 주사 배선들(S2i-1, S2i, S2i+1) 및 발광 제어 배선(E2i) 각각은 제2 주변 영역(PPA2) 및/또는 부가 주변 영역(APA)으로 연장되어 더미 영역(DMP)에 제공된 어느 하나의 더미 배선(DML)에 연결될 수 있다.
실시예에 따라, 서로 다른 시간에, 및/또는 서로 다른 신호가 인가되는 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)은 각각 서로 다른 더미 라인(DML)에 연결될 수 있다. 예컨대, 제2 표시 영역(PXA2)의 i번째 행 및 k번째 열에 배치된 제2 화소(PXL2_k)에 연결된 네 개의 제2 제어 배선들, 즉 상기 i번째 행에 배치된 제2 주사 배선들(S2i-1, S2i, S2i+1) 및 발광 제어 배선(E2i)으로 서로 다른 신호가 인가될 때, 각각의 제2 주사 배선들(S2i-1, S2i, S2i+1) 및 발광 제어 배선(E2i)은 서로 다른 더미 라인(DML)에 연결될 수 있다.
일례로, i-1번째 제2 주사 배선(S2i-1)은 더미 영역(DMP)에 제공된 제1 더미 배선(DMLi1)에 연결되고, i번째 제2 주사 배선(S2i)은 더미 영역(DMP)에 제공된 제2 더미 배선(DMLi2)에 연결될 수 있다. 또한, 발광 제어 배선(E2i)은 더미 영역(DMP)에 제공된 제3 더미 배선(DMLi3)에 연결되고, i+1번째 제2 주사 배선(S2i+1)은 더미 영역(DMP)에 제공된 제4 더미 배선(DMLi4)에 연결될 수 있다. 실시예에 따라, 제2 주사 배선들(S2i-1, S2i, S2i+1) 및 발광 제어 배선(E2i) 중 적어도 일부는 제2 주변 영역(PPA2) 및/또는 부가 주변 영역(APA)으로 연장될 수 있다.
더미 영역(DMP)은, 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)에 각각 연결되는 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4)과, 상기 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4)과 중첩되는 제1 전원 공급 배선(ELVDD)을 포함한다. 즉, 더미 영역(DMP)은 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i) 각각에 대응하는 다수의 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4)을 포함할 수 있다.
예를 들면, 더미 영역(DMP)에는, i-1번째 제2 주사 배선(S2i-1)에 연결되어 더미 영역(DMP)까지 연장된 제1 더미 배선(DMLi1), i번째 제2 주사 배선(S2i)에 연결되어 더미 영역(DMP)까지 연장된 제2 더미 배선(DMLi2), 발광 제어 배선(E2i)에 연결되어 더미 영역(DMP)까지 연장된 제3 더미 배선(DMLi3) 및 i+1번째 제2 주사 배선(S1i+1)에 연결되어 더미 영역(DMP)까지 연장된 제4 더미 배선(DMLi4)이 제공될 수 있다. 이러한 방식으로, 더미 영역(DMP)에는 제2 표시 영역(PXA2)의 각 행에 배치되는 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)에 상응하는 다수의 더미 배선들(DML)이 제공될 수 있다.
실시예에 따라, 더미 배선들(DML)은 도 9에 도시된 바와 같이, 제2 절연막(IL1) 상부의 제2 도전층(제2 게이트 층)에 배치될 수 있다. 즉, 실시예에 따라, 더미 배선들(DML)은 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)과는 상이한 도전층 상에 배치될 수 있다. 예컨대, 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)은 제2 화소들(PXL2)에 제공된 게이트 전극들(GE1 내지 GE7)과 함께 제1 도전층(제1 게이트 층)에 배치되고, 더미 배선들(DML)은, 제2 화소들(PXL2)에 제공된 스토리지 커패시터(Cst)의 상부 전극(UE)과 함께 제2 도전층(제2 게이트 층)에 배치될 수 있다. 실시예에 따라, 더미 배선들(DML)은 동일 층에 배치되는 스토리지 커패시터(Cst)의 상부 전극(UE)과 동일한 물질로 구성될 수 있다. 예컨대, 더미 배선들(DML)은 소정의 제2 게이트 메탈로 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 더미 배선들(DML)의 구성 물질은 다양하게 변경될 수 있다.
즉, 본 발명의 일 실시예에서는 표시 영역들(PXA) 사이의 로드 값 편차를 보상하기 위하여, 일례로 제2 표시 영역(PXA2)의 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)에 연결되는 더미 배선들(DML)을, 상기 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)이 배치되는 층과는 상이한 층에 배치한다. 구체적으로, 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)은 비교적 얇은 두께를 가지는 제1 절연막(GI)만을 사이에 개재하고, 그의 일 영역이 각각 소정의 트랜지스터에 포함된 액티브 패턴(ACT)과 중첩되도록 상기 트랜지스터의 액티브 패턴(ACT)과 분리된다. 즉, 제2 화소 영역(PXA2)에서 서로 중첩되는 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)과 액티브 패턴(ACT)은, 제1 절연막(GI)의 두께 방향(예컨대, 기판(SUB) 및 제1 절연막(GI)이 XY 평면에 배치된다고 할 때 상기 XY 평면에 직교하는 Z 방향)을 따라 상기 제1 절연막(GI)의 두께에 상응하는 거리만큼 이격된다.
한편, 더미 배선들(DML)은 복수의 절연막, 즉 제1 및 제2 절연막(GI, IL1)을 사이에 개재하고, 제1 전원 공급 배선(ELVDD)을 구성하는 제8 액티브 패턴(ACT8)과 분리된다. 즉, 더미 영역(DMP)에서 서로 중첩되는 더미 배선들(DML)과 제8 액티브 패턴(ACT8)은, 제1 및 제2 절연막(GI, IL1)의 두께 방향(예컨대, 기판(SUB)과 및 제1 및 제2 절연막(GI, IL1)이 XY 평면에 배치된다고 할 때 상기 XY 평면에 직교하는 Z 방향)을 따라 제1 및 제2 절연막(GI, IL1)의 두께의 합에 상응하는 거리만큼 이격된다.
이러한 본 발명의 일 실시예에 의하면, 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)로부터 인가되는 제어 신호에 응답하여 상기 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)에 게이트 전극이 연결되는 소정의 트랜지스터들을 원활히 구동할 수 있다. 또한, 더미 영역(DMP)에서는 더미 배선들(DML)과 제8 액티브 패턴(ACT8) 사이의 이격 거리를 충분히 확보함으로써 이들 사이에서 쇼트 결함이 방지하는 것을 방지할 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에서는 서로 연결되는 제2 제 배선들(S2i-1, S2i, S2i+1, E2i)과 더미 배선들(DML)이 서로 다른 층에 배치된다. 따라서, 본 발명의 일 실시예에 의한 표시 장치는 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)과 더미 배선들(DML)을 전기적으로 연결하기 위한 도전성 브릿지들(BRi1 내지 BRi4; 이하 'BR'이라 함)을 더 포함한다. 구체적으로, 더미 배선들(DML) 각각은 하나 이상의 도전성 브릿지(BR)를 통해 소정의 제2 제어 배선에 연결된다. 즉, 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)과 더미 배선들(DML)의 사이에는 서로 대응하는 제2 제어 배선(S2i-1, S2i, S2i+1, 또는 E2i) 및 더미 배선(DMLi1, DMLi2, DMLi3, 또는 DMLi4)을 전기적으로 연결하기 위한 브릿지(BRi1 내지 BRi4)가 제공된다.
실시예에 따라, 브릿지(BR)는 도 10에 도시된 바와 같이, 제3 절연막(IL2) 상부의 제3 도전층, 일례로 소스 드레인 층에 배치될 수 있다. 본 발명의 일 실시예에 있어서, 브릿지(BR)는 동일 층에 배치되는 데이터 배선들(Dk, Dk+1) 및/또는 전원 배선들(PLk, PLk+1)과 동일한 물질로 구성될 수 있다. 일례로, 브릿지(BR)는 소정의 소스 드레인 메탈로 구성될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 브릿지(BR)의 구성 물질은 다양하게 변경될 수 있다.
실시예에 따라, 브릿지(BR)의 일단은 제2 절연막(IL1) 및 제3 절연막(IL3)을 관통하는 컨택홀(CNT1)을 통해 소정의 제2 제어 배선, 예컨대, i+1번째 제2 주사 배선(S1i+1)에 연결될 수 있다. 그리고, 상기 브릿지(BR)의 타단은 제3 절연막(IL3)을 관통하는 컨택홀(CNT2)을 통해 소정의 더미 배선, 예컨대, 제4 더미 배선(DMLi4)에 연결될 수 있다.
실시예에 따라, 브릿지(BR)는 제2 표시 영역(PXA2)과 인접하여 배치될 수 있다. 일례로, 브릿지(BR)는 제2 표시 영역(PXA2) 일측의 제2 주변 영역(PPA2)에 배치될 수 있다. 다만, 브릿지(BR)의 위치는 다양하게 변경될 수 있다.
실시예에 따라, 제1 전원 공급 배선(ELVDD)은 적어도 더미 영역(DMP)에서 더미 배선들(DML)과 중첩된다. 본 발명의 일 실시예에 있어서, 제1 전원 공급 배선(ELVDD)은 적어도 더미 영역(DMP)에서 다층 구조로 구성될 수 있다. 예컨대, 도 9에 도시된 바와 같이, 제1 전원 공급 배선(ELVDD)은 서로 다른 층 상에 배치된 메인 버스 배선(PLB)과 제8 액티브 패턴(ACT8)을 포함할 수 있다.
실시예에 따라, 제8 액티브 패턴(ACT8)은 화소들(PXL), 일례로 제2 화소들(PXL2_k, PXL2_k+1)에 구비된 트랜지스터들(T1 내지 T8)의 액티브 패턴들(ACT1 내지 ACT7)과 동일 층에 제공될 수 있다. 예컨대, 제8 액티브 패턴(ACT8)은 기판(SUB)과 제1 절연막(GI)의 사이에 제공된 액티브 패턴층에 위치될 수 있다.
제8 액티브 패턴(ACT8)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 실시예에 따라, 제8 액티브 패턴(ACT8)은 제2 방향(DR2)으로 연장된 바(bar) 형상을 가지며 제1 방향(DR1)으로 다수 배열될 수 있으나, 이에 한정되지는 않는다. 평면 상에서 볼 때, 제8 액티브 패턴(ACT8)은 더미 배선들(DML)과 일부 중첩될 수 있으나, 제8 액티브 패턴(ACT8)과 더미 배선들(DML)은 제1 절연막(GI) 및 제2 절연막(IL1)에 의해 분리되어 서로 절연된 상태를 유지한다.
실시예에 따라, 메인 버스 배선(PLB)은 더미 영역(DMP)과 인접하게 배치된 제2 화소들(PXL2_k, PXL2_k+1)에 연결된 전원 배선들(PLk, PLk+1)로부터 연장되어 상기 전원 배선들(PLk, PLk+1)과 일체로 제공될 수 있다. 이러한 메인 버스 배선(PLB)은 데이터 배선들(Dk, Dk+1) 및 전원 배선들(PLk, PLk+1)과 동일 층에 제공될 수 있다. 예컨대, 메인 버스 배선(PLB)은, 제2 도전층 상에 제공된 제3 절연막(IL2) 상부의 제3 도전층에, 상기 더미 배선들(DML)과 이격되도록 위치될 수 있다. 이러한 메인 버스 배선(PLB)은 제1, 제2 및/또는 제3 절연막(GI, IL1, IL2)을 사이에 개재하고 제8 액티브 패턴(ACT8) 및 더미 배선들(DML)과 중첩될 수 있으며, 제2 주변 영역(PPA2)의 전부 또는 일부를 커버할 수 있다.
실시예에 따라, 메인 버스 배선(PLB)에는 전원 배선들(PLk, PLk+1)에 공급되는 고정 전압이 인가될 수 있다. 일례로, 상기 고정 전압은 상기 제1 전원 공급 배선(ELVDD)에 인가되는 제1 전원(EVLDD)일 수 있다.
실시예에 따라, 메인 버스 배선(PLB)과 제8 액티브 패턴(ACT8)은 제1 절연막(GI), 제2 절연막(IL1) 및 제3 절연막(IL2)을 관통하는 컨택홀(CNT3)에 의해 서로 전기적으로 연결될 수 있다. 실시예에 따라, 상기 컨택홀(CNT3)은 메인 버스 배선(PLB)과 제8 액티브 패턴(ACT8)이 중첩되는 영역에 배치될 수 있다. 예를 들어, 상기 컨택홀(CNT3)은 더미 배선들(DML)이 제공되지 않으며 메인 버스 배선(PLB)과 제8 액티브 패턴(ACT8)이 중첩되는 영역에 제공될 수 있다. 실시예에 따라, 상기 컨택홀(CNT3)은 적어도 한 개 이상 제공될 수 있으나, 그 수가 특별히 한정되지는 않는다. 예를 들면, 컨택홀(CNT3)은 더미 영역(DMP) 내에 균일하게 다수 분포될 수 있다.
실시예에 따라, 더미 영역(DMP)에는 소정의 제2 화소들(PXL2_k, PXL2_k+1) 각각에 구비된 컨택홀(CH1 내지 CH10)의 수와 동일한 개수 또는 그보다 적은 개수의 컨택홀(CNT3)이 제공될 수 있다. 여기서, 상기 제2 화소들(PXL2_k, PXL2_k+1)은 제2 화소 영역(PXA2) 내에서 제2 방향(DR2)을 따라 더미 영역(DMP)과 가장 인접하게 배치된 화소들일 수 있다.
더미 영역(DMP) 내에 복수의 컨택홀(CNT3)을 배치하면, 상기 더미 영역(DMP)과 가장 인접하게 배치된 제2 화소들(PXL2_k, PXL2_k+1) 내에 배치되는 구성 요소들(예컨대, 배선, 액티브 패턴, 컨택홀 등을 포함)의 밀집도(density)와 더미 영역(DMP) 내에 배치되는 구성 요소들의 밀집도(density)를 유사하게 맞출 수 있다. 이에 의해, 마스크를 이용한 공정 시에, 제2 화소들(PXL2_k, PXL2_k+1)을 원하는 대로 용이하게 형성할 수 있다.
메인 버스 배선(PLB)이 형성된 기판(SUB) 상에는 제4 절연막(PSV)이 제공될 수 있다. 그리고, 제4 절연막(PSV)이 형성된 기판(SUB) 상에는 화소 정의막(PDL)이 제공될 수 있다. 실시예에 따라, 제4 절연막(PSV)과 화소 정의막(PDL)은 유기 재료로 이루어진 유기 절연막일 수 있다. 화소 정의막(PDL) 상에는 상기 화소 정의막(PDL)을 커버하는 봉지막(SLM)이 제공될 수 있다.
전술한 본 발명의 일 실시예에 있어서, 더미 배선들(DML)과 제1 전원 공급 배선(ELVDD)은 적어도 더미 영역(DMP)에서 중첩된다. 따라서, 더미 영역(DMP)에는 기생 커패시턴스가 형성된다. 이에 의해, 더미 배선들(DML)에 연결되는 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)의 로드 값이 증가하게 된다. 이에 따라, 제1 표시 영역(PXA1)에 제공되는 제1 제어 배선들(S1i-1, S1i, S1i+1, E1i)과 제2 표시 영역(PXA2)에 제공되는 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i) 사이의 로드 값의 편차가 보상될 수 있다.
실시예에 따라, 더미 배선들(DML)의 크기(길이, 폭, 면적, 두께 등) 및/또는 그 구성 물질은 제1 제어 배선들(S1i-1, S1i, S1i+1, E1i)과 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)의 로드 값이 서로 유사 또는 동일해지도록 설정될 수 있다. 즉, 본 발명의 일 실시예에 있어서, 더미 배선들(DML)에 형성되는 기생 커패시턴스는 보상하고자 하는 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)의 로드 값에 따라 상이하게 설정될 수 있다.
또한, 전술한 본 발명의 일 실시예에 있어서, 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)은 트랜지스터들(T1 내지 T7)의 액티브 패턴들(ACT1 내지 ACT7)이 위치되는 액티브 패턴층과 인접하도록 제1 도전층(제1 게이트 층)에 위치된다. 즉, 앞서 설명한 바와 같이, 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)은 비교적 얇은 두께를 가지는 제1 절연막(GI)을 사이에 개재하고, 그의 일 영역이 각각 소정의 트랜지스터에 포함된 액티브 패턴(ACT)과 중첩됨으로써, 상기 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)에 게이트 전극이 연결되는 소정의 트랜지스터들이 원활히 구동될 수 있다.
제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)과 달리, 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4)은 적어도 더미 영역(DMP)에서 제2 절연막(IL1) 상의 제2 도전층(제2 게이트 층)에 위치된다. 따라서, 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4)은 적어도 제1 절연막(GI) 및 제2 절연막(IL1)을 사이에 개재하고 제8 액티브 패턴들(ACT8)과 이격된다. 따라서, 더미 영역(DMP)으로 ESD 등이 유입된다 하더라도, 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4)과 제8 액티브 패턴들(ACT8)의 사이에서 쇼트 결함이 발생할 가능성이 낮아진다. 즉, 본 발명의 일 실시예에 의하면, 기판(SUB)의 가장자리 영역에 위치되어 ESD가 유입될 가능성이 상대적으로 높은 더미 영역(DMP)에서, 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4)을 제2 도전층에 배치함으로써 제8 액티브 패턴들(ACT8)과 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4) 사이의 이격 거리를 충분히 확보할 수 있다. 이에 따라, 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4)과 제8 액티브 패턴들(ACT8) 사이의 쇼트 결함이 방지될 수 있다.
한편, 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4)이 제2 도전층에 배치되더라도, 상기 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4)은 제1 및 제2 절연막(GI, IL1)에 비해 상대적으로 두껍게 형성될 수 있는 제3 절연막(IL2)에 의해 메인 버스 배선(PLB)과 이격된다. 제3 절연막(IL2)은 트랜지스터들(T1 내지 T7)의 구동 안정성 확보 등을 위하여 두께가 제한되는 제1 절연막(GI)이나, 스토리지 커패시터(Cst)의 커패시턴스 확보 등을 위하여 두께가 제한되는 제2 절연막(IL1)에 비해 상대적으로 두께에 대한 제약이 적다. 예컨대, 제3 절연막(IL2)은 제1 절연막(GI)의 두께 및 제2 절연막(IL1)의 두께의 합보다 큰 두께를 가지도록 형성될 수 있다.
예를 들면, 제1 절연막(GI) 및 제2 절연막(IL1)은 유사한 정도의 두께 범위, 예컨대 이들은 각각 1000 Å 내지 1500 Å의 두께를 가지고, 제3 절연막(IL2)은 제1 절연막(GI) 또는 제2 절연막(IL1) 두께의 두 배 이상으로 설정될 수 있다. 일례로, 제3 절연막(IL2)은 대략 5000 Å의 두께를 가질 수 있다. 실시예에 따라, 표시 영역들(PXA)의 활성층 패턴(ACT)과 게이트 전극(GE)의 사이에 개재되는 제1 절연막(GI)의 두께와, 스토리지 커패시터(Cst)의 상부 전극(UE) 및 하부 전극(LE)의 사이에 개재되는 제2 절연막(IL1)의 두께 각각은, 제1 내지 제3 절연막(GI, IL1, IL2)의 두께를 모두 더한 합 두께의 대략 15% 내지 25% 범위에 해당하는 두께를 가질 수 있다. 한편, 더미 영역(DMP)의 제8 액티브 패턴들(ACT8)과 더미 배선들(DML)의 사이에는 제1 및 제2 절연막(GI, IL1)이 모두 개재되므로, 상기 제8 액티브 패턴들(ACT8)과 더미 배선들(DML) 사이의 절연막의 두께는, 제1 내지 제3 절연막(GI, IL1, IL2)의 두께를 모두 더한 합 두께의 대략 30% 이상, 일례로 30% 내지 50% 범위에 해당하는 두께를 가질 수 있다. 또한, 제3 절연막(IL2)은 제1 및 제2 절연막(GI, IL1)의 합 두께 이상의 두께를 가지므로, 더미 영역(DMP)의 더미 배선들(DML)과 메인 버스 배선(PLB) 사이의 이격 거리는, 더미 영역(DMP)의 제8 액티브 패턴들(ACT8)과 더미 배선들(DML) 사이의 이격 거리 이상일 수 있다. 즉, 더미 배선들(DML)과 메인 버스 배선(PLB) 사이에 개재된 제3 절연막(IL2)의 두께는 제1 내지 제3 절연막(GI, IL1, IL2)의 두께를 모두 더한 합 두께의 50% 이상에 해당하는 두께를 가질 수 있다.
따라서, 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4)이 제2 도전층에 배치되더라도 상기 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4)과 메인 버스 배선(PLB)의 이격 거리를 충분히 확보할 수 있다. 즉, 본 발명의 일 실시예에 의하면, 더미 배선들(DML)과 제1 전원 공급 배선(ELVDD) 사이에서의 쇼트 결함도 방지할 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 의하면, 제1 제어 배선들(S1i-1, S1i, S1i+1, E1i)과 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i) 사이의 로드 값 편차를 보상하여 균일한 화질의 영상을 표시하면서도, ESD에 강인한 구조를 가지는 표시 장치를 제공할 수 있다.
한편, 편의상 도 8 내지 도 10에서는 제2 주변 영역(PPA2)에 위치되며, 제2 화소들(PXL2)에 연결되는 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4)을 포함한 더미 영역(DMP)을 도시하고, 그 구성을 설명하였다. 다만, 본 발명의 일 실시예에 있어서, 제3 주변 영역(PPA3)에도 제3 화소들(PXL3)의 제3 제어 배선들(도 3의 S31, S32, E31, E32)에 연결되는 더미 배선들(미도시)을 포함한 더미 영역(DMP)이 제공될 수 있다. 즉, 실시예에 따라, 제3 주변 영역(PPA3)에 위치된 더미 영역(DMP)은 제2 주변 영역(PPA2)에 위치된 더미 영역(DMP)과 실질적으로 동일하게 구성될 수 있다. 따라서, 본 발명의 일 실시예에 의한 표시 장치에서는, 제3 주변 영역(PPA3)에 위치되는 더미 영역(DMP)에서의 쇼트 결함도 방지할 수 있다.
도 11은 도 1에 도시된 제2 화소들과 P1 영역에 대응하는 더미 영역의 세부 구조에 대한 일 실시예를 나타낸다. 이러한 도 11은 도 8에 도시된 더미 영역의 구조를 일부 변경한 변형 실시예를 도시한 것으로서, 도 8 내지 도 10에서 설명한 구성과 동일 또는 유사한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 11을 참조하면, 더미 영역(DMP)에서 제8 액티브 패턴들(ACT8)과 메인 버스 배선(PLB)을 전기적으로 연결하는 컨택홀(CNT3)의 개수 및/또는 그 분포는 변경될 수 있다. 예컨대, 상기 컨택홀(CNT3)은 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4) 사이의 영역에서는 제공되지 않고, 더미 영역(DMP)의 가장자리에만 제공될 수 있다. 일례로, 상기 컨택홀(CNT3)은 더미 영역(DMP)의 상단 가장자리(예컨대, 기판(SUB)의 상단 가장자리) 및 하단 가장자리(예컨대, 제2 표시 영역(PXA2)과 더미 영역(DMP)의 사이)에 각각 제공될 수 있다. 또는, 다른 실시예에서 상기 컨택홀(CNT3)은 더미 영역(DMP)의 상단 가장자리에만 제공되거나, 하단 가장자리에만 제공될 수도 있다. 또한, 상기 컨택홀(CNT3)의 위치가 이에 한정되지는 않으며, 이는 다양하게 변경 실시될 수 있다.
실시예에 따라, 제1 전원 공급 배선(ELVDD)은, 기판(SUB)과 제1 절연막(GI) 사이에 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4)과 교차하는 방향으로 연장된 복수의 제8 액티브 패턴들(ACT8)과, 제3 절연막(IL2) 상부의 제3 도전층에 제8 액티브 패턴들(ACT8)과 중첩되도록 위치되는 메인 버스 배선(PLB)과, 더미 영역(DMP)의 가장자리에 제공되며 제8 액티브 패턴들(ACT8)과 메인 버스 배선(PLB)을 전기적으로 연결하는 복수의 컨택홀(CNT3)을 포함할 수 있다.
즉, 본 발명의 실시예에 의한 표시 장치에 있어서, 제1 전원 공급 배선(ELVDD)을 구성하는 제8 액티브 패턴들(ACT8)과 메인 버스 배선(PLB) 사이의 컨택 구조가 특별히 한정되지는 않는다. 예컨대, 제8 액티브 패턴들(ACT8)과 메인 버스 배선(PLB)은 활용 가능한 주변 영역(PPA)의 면적이나 공정 환경 등을 고려하여, 다양한 형태로 연결될 수 있다.
도 12는 도 1에 도시된 제2 화소들과 P1 영역에 대응하는 더미 영역의 세부 구조에 대한 일 실시예를 나타낸다. 이러한 도 12는 도 8에 도시된 더미 배선과 제2 제어 배선들 사이의 연결 구조를 일부 변경한 변형 실시예를 도시한 것으로서, 도 8 내지 도 10에서 설명한 구성과 동일 또는 유사한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 12를 참조하면, 실시예에 따라 도전성 브릿지(BR)의 위치는 다양하게 변경될 수 있다. 즉, 본 발명의 일 실시예에 의한 표시 장치에 있어서, 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i)과 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4) 사이의 연결 위치는 변경될 수 있다.
예를 들어, 적어도 일부의 브릿지(BR)는 제2 표시 영역(PXA2)에 인접하도록 상기 제2 표시 영역(PXA2)의 일측에 배치되고, 나머지 브릿지(BR)는 더미 영역(DMP)에 인접하도록 상기 더미 영역(DMP)의 일측에 배치될 수 있다. 일례로, 홀수 번째 더미 배선들(DMLi1, DMLi3)과 이에 대응하는 제2 제어 배선들(S2i-1, E2i)은 더미 영역(DMP)의 일측에 배치된 브릿지들(BRi1, BRi3)에 의해 연결될 수 있다. 그리고, 짝수 번째 더미 배선들(DMLi2, DMLi4)과 이에 대응하는 제2 제어 배선들(S2i1, S2i+1)은 제2 표시 영역(PXA2)의 일측에 배치된 브릿지들(BRi2, BRi4)에 의해 연결될 수 있다.
즉, 실시예에 따라, 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i) 및 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4) 중 서로 연결되는 한 쌍의 제2 제어 배선(예컨대, S2i-1 또는 E2i) 및 더미 배선(예컨대, DMLi1 또는 DMLi3)을 연결하는 브릿지(예컨대, BRi1 또는 BRi3)는 더미 영역(DMP)의 일측에 배치될 수 있다. 그리고, 상기 한 쌍의 제2 제어 배선(S2i-1 또는 E2i) 및 더미 배선(DMLi1 또는 DMLi3)에 인접한 다른 한 쌍의 제2 제어 배선(예컨대, S2i1 또는 S2i+1) 및 더미 배선(예컨대, DMLi2 또는 DMLi4)을 연결하는 브릿지(예컨대, BRi2 또는 BRi4)는 제2 표시 영역(PXA2)의 일측에 될 수 있다.
본 발명의 일 실시예에서, 더미 영역(DMP)의 일측에 배치된 브릿지들(BRi1, BRi3)에 의해 소정의 더미 배선들(DMLi1, DMLi3)에 연결되는 제2 제어 배선들(S2i-1, E2i)은, 제2 표시 영역(PXA2)으로부터 브릿지들(BRi1, BRi3)이 배치되는 제2 주변 영역(PPA2)까지 일체로 연장될 수 있다. 또한, 본 발명의 일 실시예에서, 제2 표시 영역(PXA2)의 일측에 배치된 브릿지들(BRi2, BRi4)에 의해 소정의 제2 제어 배선들(S2i1, S2i+1)에 연결되는 더미 배선들(DMLi2, DMLi4)은, 더미 영역(DMP)으로부터 제2 표시 영역(PXA2) 일측의 제2 주변 영역(PPA2)까지 일체로 연장될 수 있다.
한편, 브릿지들(BRi1, BRi2, BRi3, BRi4) 각각에 형성되는 컨택홀(CNT1, CNT2)의 개수는 특별히 한정되지 않는다. 예컨대, 확보 가능한 설계 공간 및 컨택 저항 등을 고려하여 브릿지들(BRi1, BRi2, BRi3, BRi4)에 형성되는 컨택홀(CNT1, CNT2)의 개수를 조절할 수 있다.
전술한 본 발명의 일 실시예에 있어서, 제2 표시 영역(PXA2)과 더미 영역(DMP) 사이에 위치되는 라우팅 영역에서는, 제1 도전층에 위치된 소정의 제2 제어 배선들(S2i-1, E2i)의 연장부와, 제2 도전층에 위치된 소정의 더미 배선들(DMLi2, DMLi4)의 연장부가 교번적으로 배치된다. 제1 도전층과 제2 도전층은 제2 절연막(IL2)을 사이에 개재하고 서로 이격되므로, 상기 라우팅 영역에서 소정의 제2 제어 배선들(S2i-1, E2i)의 연장부 및 소정의 더미 배선들(DMLi2, DMLi4)의 연장부 사이의 간격을 좁혀서 배치할 수 있다. 이와 같은 본 발명의 일 실시예에 의하면, 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i) 및 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4)의 수가 많거나, 주변 영역, 예컨대, 제2 주변 영역(PPA2)이 협소하여 라우팅 영역이 충분히 확보되지 않는 경우에도 제2 제어 배선들(S2i-1, S2i, S2i+1, E2i) 및 더미 배선들(DMLi1, DMLi2, DMLi3, DMLi4)을 용이하게 연결할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
A1, A2, A3: 제1 내지 제3 영역
BRi1 내지 BRi4: 도전성 브릿지
CH1 내지 CH10, CNT1 내지 CNT3: 컨택홀
D1 내지 Dm, Dj, Dk, Dk+1: 데이터 배선
DMLi1 내지 DMLi4: 더미 배선
DMP: 더미 영역
E11~E1n, E1i, E21, E22, E2i, E31, E32: 발광 제어 배선
GI, IL1, IL2: 제1 내지 제3 절연막
PPA1, PPA2, PPA3: 주변 영역
PXA1, PXA2, PXA3: 표시 영역
PXL1, PXL2, PXL3: 화소
S11 내지 S1n, S1i-1, S1i, S1i+1, S21 내지 S22, S2i-1, S2i, S2i+1, S31 내지 S32: 주사 배선

Claims (40)

  1. 제1 방향으로 제1 폭을 가지는 제1 표시 영역, 상기 제1 방향으로 상기 제1 폭보다 작은 제2 폭을 가지는 제2 표시 영역, 상기 제1 및 제2 표시 영역들의 주변에 위치한 주변 영역, 및 상기 주변 영역에 위치한 더미 영역을 포함하는 기판;
    상기 제1 표시 영역에 위치한 제1 화소, 및 상기 제2 표시 영역에 위치한 제2 화소;
    상기 제1 화소에 연결되며 상기 제1 표시 영역에 위치한 제1 제어 배선, 및 상기 제2 화소에 연결되며 일부분이 상기 제2 표시 영역에 위치한 제2 제어 배선; 및
    상기 제2 제어 배선에 연결되며, 일부분이 상기 더미 영역에 위치한 더미 배선;을 포함하며,
    상기 제2 제어 배선은 상기 기판 상에 위치한 제1 절연막 상부의 제1 도전층에 위치하고, 상기 더미 배선은 상기 제1 도전층 상에 위치한 제2 절연막 상부의 제2 도전층에 위치하는 표시 장치.
  2. 제1항에 있어서,
    상기 제2 제어 배선과 상기 더미 배선을 연결하는 도전성 브릿지를 더 포함하는 표시 장치.
  3. 제2항에 있어서,
    상기 도전성 브릿지는 제3 절연막 상부의 제3 도전층에 위치하고, 상기 제3 절연막은 상기 제2 도전층 상에 위치하는 표시 장치.
  4. 제3항에 있어서,
    상기 기판 및 상기 제1 절연막 사이에 위치하는 액티브 패턴을 더 포함하고,
    상기 액티브 패턴은 상기 더미 영역에 위치하고,
    상기 더미 배선의 상기 일부분은 상기 더미 영역에서 상기 액티브 패턴과 중첩하는 표시 장치.
  5. 제2항에 있어서,
    상기 도전성 브릿지는 상기 제2 표시 영역의 일측에 위치하는 표시 장치.
  6. 제2항에 있어서,
    상기 도전성 브릿지는 상기 더미 영역의 일측에 위치하는 표시 장치.
  7. 제1항에 있어서,
    상기 제2 화소는 각각 서로 다른 신호가 인가되는 복수의 제2 제어 배선들에 연결되고, 상기 더미 영역에는 상기 복수의 제2 제어 배선들 중 각각 서로 다른 제2 제어 배선에 연결되는 복수의 더미 배선들이 위치하는 표시 장치.
  8. 제7항에 있어서,
    상기 제2 제어 배선들 및 상기 더미 배선들 중 서로 대응하는 한 쌍의 제2 제어 배선 및 더미 배선은 상기 제2 표시 영역의 일측에 위치한 도전성 브릿지에 의해 서로 연결되고,
    상기 제2 제어 배선들 및 상기 더미 배선들 중 서로 대응하는 다른 한 쌍의 제2 제어 배선 및 더미 배선은 상기 더미 영역의 일측에 위치한 도전성 브릿지에 의해 서로 연결되는 표시 장치.
  9. 제8항에 있어서,
    상기 더미 영역에는, 상기 제2 표시 영역의 일측에 위치한 도전성 브릿지에 연결된 더미 배선과, 상기 더미 영역의 일측에 위치한 도전성 브릿지에 연결된 더미 배선이 서로 교번적으로 배치되는 표시 장치.
  10. 제1항에 있어서,
    상기 주변 영역에 위치하고 적어도 일 영역이 상기 더미 배선과 중첩되는 전원 공급 배선을 더 포함하는 표시 장치.
  11. 제10항에 있어서,
    상기 전원 공급 배선은,
    상기 기판과 상기 제1 절연막의 사이에 위치한 액티브 패턴; 및
    상기 제2 도전층 상에 위치한 제3 절연막 상부의 제3 도전층에 위치하며 컨택홀을 통해 상기 액티브 패턴에 연결되는 메인 버스 배선;을 포함하는 표시 장치.
  12. 제11항에 있어서,
    상기 제3 절연막의 두께는 상기 제1 절연막의 두께 및 상기 제2 절연막의 두께보다 큰 표시 장치.
  13. 제12항에 있어서,
    상기 제3 절연막의 두께는 상기 제1 절연막의 두께와 상기 제2 절연막의 두께의 합 이상인 표시 장치.
  14. 제10항에 있어서,
    상기 전원 공급 배선은,
    상기 기판과 상기 제1 절연막의 사이에 위치하며, 상기 더미 배선과 교차하는 방향으로 연장된 복수의 액티브 패턴들;
    상기 제2 도전층 상에 위치한 제3 절연막 상부의 제3 도전층에 위치되며, 상기 액티브 패턴들과 중첩되도록 위치하는 메인 버스 배선; 및
    상기 더미 영역의 가장자리에 위치하고 상기 액티브 패턴들과 상기 메인 버스 배선을 전기적으로 연결하는 통로인 복수의 컨택홀들;을 포함하는 표시 장치.
  15. 제1항에 있어서,
    상기 제2 화소는, 상기 제2 제어 배선에 연결된 적어도 하나의 트랜지스터를 포함하는 표시 장치.
  16. 제15항에 있어서,
    상기 트랜지스터는,
    상기 기판과 상기 제1 절연막의 사이에 위치한 액티브 패턴;
    상기 액티브 패턴에 연결된 소스 및 드레인 전극; 및
    상기 제1 절연막 상부의 상기 제1 도전층 상에 상기 액티브 패턴과 중첩되도록 위치하며 상기 제2 제어 배선에 연결된 게이트 전극;을 포함하는 표시 장치.
  17. 제16항에 있어서,
    상기 게이트 전극은 상기 제2 제어 배선과 일체인 표시 장치.
  18. 제1항에 있어서,
    상기 제2 화소는, 상기 제1 도전층에 위치된 제1 전극 및 상기 제2 도전층에 위치된 제2 전극을 포함한 적어도 하나의 스토리지 커패시터를 포함하는 표시 장치.
  19. 제1항에 있어서,
    상기 제2 제어 배선은, 상기 제2 화소의 주사 배선, 발광 제어 배선, 및 초기화 제어 배선 중 적어도 하나를 포함하는 표시 장치.
  20. 제1항에 있어서,
    상기 제1 화소 및 상기 제2 화소는 동일한 구조를 가지는 표시 장치.
  21. 제1 방향으로 제1 폭을 가지는 제1 표시 영역, 상기 제1 방향으로 상기 제1 폭보다 작은 제2 폭을 가지는 제2 표시 영역, 상기 제1 및 제2 표시 영역들의 주변에 위치한 주변 영역, 및 상기 주변 영역에 위치한 더미 영역을 포함하는 기판;
    상기 제1 표시 영역에 위치한 제1 화소, 및 상기 제2 표시 영역에 위치한 제2 화소;
    상기 제1 화소에 연결되며 상기 제1 표시 영역에 위치한 제1 제어 배선, 및 상기 제2 화소에 연결되며 일부분이 상기 제2 표시 영역에 위치한 제2 제어 배선; 및
    상기 제2 제어 배선에 연결되며, 일부분이 상기 더미 영역에 위치한 더미 배선;을 포함하며,
    상기 제2 화소는 스토리지 커패시터를 포함하고,
    상기 더미 배선은 상기 더미 영역에서 기생 커패시턴스를 형성하고,
    상기 스토리지 커패시터의 제1 전극 및 상기 기생 커패시턴스의 제1 전극은 서로 다른 도전층들에 위치하는 표시 장치.
  22. 제21항에 있어서,
    상기 스토리지 커패시터의 제2 전극 및 상기 기생 커패시턴스의 상기 제1 전극은 동일한 도전층에 위치하는 표시 장치.
  23. 제22항에 있어서,
    상기 스토리지 커패시터의 상기 제1 전극 및 상기 제2 전극 사이의 제1 거리는 상기 기생 커패시턴스의 상기 제1 전극 및 제2 전극 사이의 제2 거리보다 짧은 표시 장치.
  24. 제23항에 있어서,
    상기 기생 커패시턴스의 상기 제2 전극은 상기 기판 상의 액티브 패턴층에 위치하는 표시 장치.
  25. 제24항에 있어서,
    상기 스토리지 커패시터의 상기 제1 전극은 상기 액티브 패턴층 상의 제1 절연막 상의 제1 도전층에 위치하는 표시 장치.
  26. 제25항에 있어서,
    상기 스토리지 커패시터의 상기 제2 전극 및 상기 기생 커패시턴스의 상기 제1 전극은 상기 제1 도전층 상의 제2 절연막 상의 제2 도전층에 위치하는 표시 장치.
  27. 제21항에 있어서,
    상기 제2 제어 배선은 상기 기판 상의 제1 절연막 상의 제1 도전층에 위치하고,
    상기 더미 배선은 상기 제1 도전층 상의 제2 절연막 상의 제2 도전층에 위치하는 표시 장치.
  28. 제27항에 있어서,
    상기 제2 제어 배선과 상기 더미 배선을 연결하는 도전성 브릿지를 더 포함하는 표시 장치.
  29. 제28항에 있어서,
    상기 도전성 브릿지는 제3 절연막 상부의 제3 도전층에 위치하고, 상기 제3 절연막은 상기 제2 도전층 상에 위치하는 표시 장치.
  30. 제29항에 있어서,
    상기 기판 및 상기 제1 절연막 사이에 위치하는 액티브 패턴을 더 포함하고,
    상기 액티브 패턴은 상기 더미 영역에 위치하고,
    상기 더미 배선의 상기 일부분은 상기 더미 영역에서 상기 액티브 패턴과 중첩하는 표시 장치.
  31. 제28항에 있어서,
    상기 도전성 브릿지는 상기 제2 표시 영역의 일측에 위치하는 표시 장치.
  32. 제28항에 있어서,
    상기 도전성 브릿지는 상기 더미 영역의 일측에 위치하는 표시 장치.
  33. 제21항에 있어서,
    상기 제2 화소는 각각 서로 다른 신호가 인가되는 복수의 제2 제어 배선들에 연결되고, 상기 더미 영역에는 상기 복수의 제2 제어 배선들 중 각각 서로 다른 제2 제어 배선에 연결되는 복수의 더미 배선들이 위치하는 표시 장치.
  34. 제33항에 있어서,
    상기 제2 제어 배선들 및 상기 더미 배선들 중 서로 대응하는 한 쌍의 제2 제어 배선 및 더미 배선은 상기 제2 표시 영역의 일측에 위치한 도전성 브릿지에 의해 서로 연결되고,
    상기 제2 제어 배선들 및 상기 더미 배선들 중 서로 대응하는 다른 한 쌍의 제2 제어 배선 및 더미 배선은 상기 더미 영역의 일측에 위치한 도전성 브릿지에 의해 서로 연결되는 표시 장치.
  35. 제34항에 있어서,
    상기 더미 영역에는, 상기 제2 표시 영역의 일측에 위치한 도전성 브릿지에 연결된 더미 배선과, 상기 더미 영역의 일측에 위치한 도전성 브릿지에 연결된 더미 배선이 서로 교번적으로 배치되는 표시 장치.
  36. 제27항에 있어서,
    상기 주변 영역에 위치하고 적어도 일 영역이 상기 더미 배선과 중첩되는 전원 공급 배선을 더 포함하는 표시 장치.
  37. 제36항에 있어서,
    상기 전원 공급 배선은,
    상기 기판과 상기 제1 절연막의 사이에 위치한 액티브 패턴; 및
    상기 제2 도전층 상에 위치한 제3 절연막 상부의 제3 도전층에 위치하며 컨택홀을 통해 상기 액티브 패턴에 연결되는 메인 버스 배선;을 포함하는 표시 장치.
  38. 제37항에 있어서,
    상기 제3 절연막의 두께는 상기 제1 절연막의 두께 및 상기 제2 절연막의 두께보다 큰 표시 장치.
  39. 제38항에 있어서,
    상기 제3 절연막의 두께는 상기 제1 절연막의 두께와 상기 제2 절연막의 두께의 합 이상인 표시 장치.
  40. 제36항에 있어서,
    상기 전원 공급 배선은,
    상기 기판과 상기 제1 절연막의 사이에 위치하며, 상기 더미 배선과 교차하는 방향으로 연장된 복수의 액티브 패턴들;
    상기 제2 도전층 상에 위치한 제3 절연막 상부의 제3 도전층에 위치되며, 상기 액티브 패턴들과 중첩되도록 위치하는 메인 버스 배선; 및
    상기 더미 영역의 가장자리에 위치하고 상기 액티브 패턴들과 상기 메인 버스 배선을 전기적으로 연결하는 통로인 복수의 컨택홀들;을 포함하는 표시 장치.
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