CN107731144B - 显示装置 - Google Patents

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Abstract

提供一种显示装置，所述显示装置包括：电路部分，包括至少一个第一区域和与第一区域相邻设置的至少一个第二区域，其中，第二区域包括与第一区域相邻布置的第一像素电路和与第一区域间隔开的第二像素电路；显示元件部分，包括第一显示元件和第二显示元件，所述显示元件部分设置在电路部分上，其中，第一显示元件连接到第一像素电路，并与第一区域叠置，第二显示元件连接到第二像素电路；以及桥接图案，布置在电路部分与显示元件部分之间，桥接图案将第一像素电路和第二像素电路电连接到第一显示元件和第二显示元件，其中，将第一像素电路和第一显示元件连接的桥接图案的长度与将第二像素电路和第二显示元件连接的桥接图案的长度不同。

Description

显示装置
本申请要求于2016年8月12日在韩国知识产权局提交的第10-2016-0103042号韩国专利申请的优先权，该韩国专利申请的全部公开通过引用包含于此。
技术领域
本公开的方面涉及一种显示装置。
背景技术
通常，诸如液晶显示器、电润湿显示器、电泳显示器或有机发光二极管显示器的显示装置包括多个像素。每个像素包括至少一个晶体管和连接到晶体管的显示元件。
显示装置包括驱动像素的扫描驱动器、发光驱动器和数据驱动器。这里，由于像素没有布置在驱动器上，所以通过布置有驱动器的区域不能显示任何图像。即，布置有驱动器的区域可以是不显示任何图像的非显示区域。
非显示区域限制显示装置中的显示图像的显示区域的面积，因此，需要减小非显示区域。
发明内容
实施例提供一种显示装置，在该显示装置中，通过扩大布置有显示元件的区域来增大显示区域。
根据本公开的方面，提供一种显示装置，所述显示装置包括：电路部分，包括具有驱动单元的至少一个第一区域和与第一区域相邻设置的至少一个第二区域，其中，第二区域包括与第一区域相邻布置的第一像素电路和与第一区域间隔开的第二像素电路；显示元件部分，包括第一显示元件和第二显示元件，显示元件部分设置在电路部分上，其中，第一显示元件电连接到第一像素电路，并与第一区域叠置，第二显示元件电连接到第二像素电路；以及桥接图案，设置在电路部分与显示元件部分之间，所述桥接图案将第一像素电路和第二像素电路电连接到第一显示元件和第二显示元件，其中，将第一像素电路连接到第一显示元件的桥接图案的长度与将第二像素电路连接到第二显示元件的桥接图案的长度不同。
将第一像素电路连接到第一显示元件的桥接图案的长度可以比将第二像素电路连接到第二显示元件的桥接图案的长度大。
随着第一像素电路与第一显示元件之间的距离增大，桥接图案的长度可以增大。
将第二像素电路连接到第二显示元件的桥接图案可以具有相同的长度。
根据本公开的方面，提供一种显示装置，所述显示装置包括：基底；电路部分，包括具有驱动单元的至少一个第一区域和与第一区域相邻设置的至少一个第二区域，其中，第二区域包括与第一区域相邻布置的第一像素电路和与第一区域间隔开的第二像素电路；显示元件部分，包括第一显示元件和第二显示元件，显示元件部分设置在电路部分上，其中，第一显示元件电连接到第一像素电路，并与第一区域叠置，第二显示元件电连接到第二像素电路；以及第一桥接图案，设置在电路部分与显示元件部分之间，所述第一桥接图案将第一像素电路和第二像素电路电连接到第一显示元件和第二显示元件，其中，第一像素电路和第二像素电路均具有至少一个晶体管，晶体管包括设置在基底上的半导体层和设置在栅极绝缘层上的栅电极，栅极绝缘层形成在半导体层上，并且半导体层包括源电极、漏电极和设置在源电极与漏电极之间的有源图案，其中，电路部分包括：第一层间绝缘层和第二层间绝缘层，覆盖晶体管，所述第一层间绝缘层和所述第二层间绝缘层顺序地堆叠；连接图案，设置在第二层间绝缘层上，所述连接图案连接到晶体管；以及第三层间绝缘层，设置在连接图案之上，其中，第一桥接图案设置在第三层间绝缘层上，并通过连接图案连接到晶体管。
显示装置还可以包括：第一保护层，设置在第一桥接图案上；第二桥接图案，设置在第一保护层上，所述第二桥接图案连接到第一桥接图案。
显示装置还可以包括设置在第三层间绝缘层上的耦合屏蔽电极，所述耦合屏蔽电极与第一桥接图案间隔开，所述耦合屏蔽电极具有施加到其的恒定电压。
显示装置还可以包括设置在第一保护层上的耦合屏蔽电极，所述耦合屏蔽电极与第二桥接图案间隔开，所述耦合屏蔽电极具有施加到其的恒定电压。
根据本公开的方面，提供了一种显示装置，所述显示装置包括：基底；电路部分，包括具有驱动单元的至少一个第一区域和至少一个第二区域，所述电路部分设置在基底上，其中，所述至少一个第二区域包括其中布置有像素电路的像素电路区域，所述至少一个第一区域设置为与所述第二区域相邻；显示元件部分，设置在电路部分上，所述显示元件部分包括其中布置有显示元件的多个显示元件区域，所述显示元件部分具有设置在所述第一区域上的至少一部分；以及桥接图案，设置在电路部分与显示元件部分之间，所述桥接图案将像素电路电连接到显示元件，其中，像素电路区域中的至少一个的面积小于显示元件区域的面积。
像素电路区域可以包括与第一区域相邻的第一像素电路区域和与第一区域间隔开的第二像素电路区域。第一像素电路区域的面积可以比显示元件区域的面积小。
第一像素电路区域的面积可以比第二像素电路区域的面积小。
第二像素电路区域的宽度可以比第一像素电路区域的宽度大，或者第二像素电路区域的长度可以比第一像素电路区域的长度大。
在平面图中，显示元件区域中的至少一个可以不与与其对应的第一像素电路区域叠置。
布置在第一区域上的显示元件区域可以不与对应的第一像素电路区域叠置。
显示元件区域的宽度可以比第一像素电路区域的宽度大，或者显示元件区域的长度可以比第一像素电路区域的长度大。
第一像素电路区域的面积可以与第二像素电路区域的面积相等。
根据本公开的方面，提供了一种显示装置，所述显示装置包括：基底；电路部分，包括具有驱动单元的至少一个第一区域和至少一个第二区域，所述电路部分设置在基底上，其中，所述至少一个第二区域包括其中布置有像素电路的像素电路区域，所述至少一个第一区域设置为与第二区域相邻；显示元件部分，设置在电路部分上，所述显示元件部分包括其中布置有显示元件的多个显示元件区域，显示元件部分具有设置在第一区域上的至少一部分；以及第一桥接图案，设置在电路部分与显示元件部分之间，所述第一桥接图案将像素电路电连接到显示元件，其中，像素电路具有至少一个晶体管，晶体管包括设置在基底上的半导体层和设置在栅极绝缘层上的栅电极，所述栅极绝缘层形成在半导体层上，半导体层包括源电极、漏电极和设置在源电极与漏电极之间的有源图案，其中，电路部分包括：第一层间绝缘层和第二层间绝缘层，覆盖晶体管，所述第一层间绝缘层和所述第二层间绝缘层顺序地堆叠；连接图案，设置在第二层间绝缘层上，所述连接图案分别连接到像素电路的晶体管；以及第三层间绝缘层，设置在连接图案上，其中，所述第一桥接图案设置在第三层间绝缘层上，并连接到连接图案。
根据本公开的方面，提供了一种显示装置，所述显示装置包括：基底；电路部分，包括具有驱动单元的第一区域和第二区域，所述第二区域包括像素电路；显示元件部分，设置在电路部分上，所述显示元件部分具有显示元件，所述显示元件中的至少一个设置在第一区域上；以及桥接图案，设置在电路部分与显示元件部分之间，桥接图案分别将像素电路电连接到显示元件。桥接图案中的至少一个穿过相邻的显示元件之间的边界。
连接到设置在第一区域上的显示元件的桥接图案的长度可以比连接到设置在第二区域上的显示元件的长度长。
至少两个显示元件可以设置在第一区域上，随着第二区域与设置在第一区域上的显示元件之间的距离增大，桥接图案的长度可以增大。
显示装置还可以包括分别连接到桥接图案的虚设图案。虚设图案的长度可以与相应的桥接图案的长度成反比。
附图说明
现在将在下文中参照附图更充分地描述示例实施例；然而，它们可以以不同的形式来实施，并且不应该被解释为局限于这里阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并且这些实施例将把示例实施例的范围充分传达给本领域技术人员。
在附图中，为了示出的清楚，可以夸大尺寸。将理解的是，当元件被称为“在”两个元件“之间”时，该元件可以是位于所述两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。同样的附图标记始终表示同样的元件。
图1是示出了根据本公开的实施例的显示装置的透视图。
图2是示出了图1的电路部分的平面图。
图3是示出了图1的显示元件部分的平面图。
图4是图1中所示的显示装置的剖视图。
图5是示出了根据本公开的实施例的显示装置中的像素和驱动单元的实施例的框图。
图6是示出了图1至图5中所示的像素的实施例的电路图。
图7是详细示出了图6中所示的像素的平面图。
图8是沿图7的线I-I’截取的剖示图。
图9是沿图7的线II-II’截取的剖视图。
图10是图3的区域P1的放大概念图。
图11是布置在第一像素电路区域中的像素电路和显示元件之间的布置的剖示图。
图12是示出了第一区域和设置在第一区域上的显示元件的剖视图。
图13是示出了布置在第一像素电路区域中的像素电路的薄膜晶体管与显示元件之间的连接的剖视图。
图14是示出了根据本公开的另一实施例的显示装置的平面图。
图15是图14中所示的显示装置的剖视图。
图16和图17是示出了根据本公开的再其它的实施例的显示装置的平面图。
图18是图16中所示的显示装置在第一方向上的剖视图或者是图17中所示的显示装置在第二方向上的剖视图。
图19是示出了根据本公开的又一实施例的显示装置的平面图。
图20是图19中所示的显示装置的剖视图。
图21是示出了根据本公开的又一实施例的显示装置的平面图。
图22是示出了根据本公开的又一实施例的显示装置的平面图。
图23是示出了根据本公开的又一实施例的显示装置的剖视图。
图24是示出了根据本公开的又一实施例的显示装置的剖视图。
具体实施方式
现在在下文中参照附图更充分地描述本公开，附图中示出了本公开的示例性实施例。然而，本公开可以以许多不同的形式实施，并且不应被解释为局限于这里所阐述的实施例；相反，这些实施例被提供为使得本公开将是彻底和完整的，并且将把本公开的范围充分传达给本领域技术人员。
同样的附图标记始终表示同样的元件。在附图中，为了清楚，可以夸大某些线、层、组件、元件或特征的厚度。将理解的是，尽管在这里可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在不脱离本公开的教导的情况下，下面讨论的“第一”元件也可以被命名为“第二”元件。
还将理解的是，术语“包括”和/或其变型用在本说明书中时，说明存在陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在和/或添加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。此外，诸如层、区域、基底或板的元件被放置“在”另一元件“上”或“上方”的表达不仅表示所述元件被“直接”放置“在”所述另一元件“上”或者放置“在”所述另一元件“正上方”的情况，而且还表示又一元件置于所述元件与所述另一元件之间的情况。相对地，诸如层、区域、基底或板的元件被放置“在”另一元件“之下”或“下方”的表述不仅表示所述元件被“直接”放置“在”所述另一元件“之下”或者放置“在”所述另一元件“正下方”的情况，而且还表示又一元件置于所述元件与所述另一元件之间的情况。
在下文中，将参照附图详细描述本公开的示例性实施例。
图1是示出了根据本公开的实施例的显示装置的透视图。图2是示出了图1的电路部分的平面图。图3是示出了图1的显示元件部分的平面图。图4是图1中所示的显示装置的剖视图。在图3中，为了描述的方便，已经示出了仅一个像素行上的显示元件以及电路部分与所述显示元件的连接关系。
参照图1至图4，显示装置可以包括基底SUB、设置在基底SUB上的电路部分PCL和设置在电路部分PCL上的显示元件部分DDL。
基底SUB可以具有闭环曲线的形状。例如，基底SUB可以设置为各种形状，诸如多边形、圆形、半圆形和半椭圆形。在本实施例中，为了便于说明，基底SUB具有矩形形状的情况被描述为示例。
电路部分PCL可以包括第一区域DCA和与第一区域DCA相邻设置的第二区域PCA。
第二区域PCA包括多个像素电路区域PCR，并且连接到显示元件部分DDL的显示元件OLED的多个像素电路PXC1和PXC2可以分别布置在像素电路区域PCR中。
像素电路区域PCR可以以矩阵的形式布置，所述矩阵形式包括在第一方向D1上延伸的多个行以及在与第一方向D1交叉的第二方向D2上延伸的多个列。然而，不具体限制像素电路区域PCR的布置，像素驱动区域PCR可以以各种形式布置。例如，行和列可以不彼此正交，而是可以以倾斜方向彼此交叉。
像素电路区域PCR可以包括与第一区域DCA相邻布置的第一像素电路区域PCR1以及布置为与第一区域DCA间隔开的第二像素电路区域PCR2。布置在第一像素电路区域PCR1中的像素电路可以是第一像素电路PXC1，布置在第二像素电路区域PCR2中的像素电路可以是第二像素电路PXC2。
第一像素电路区域PCR1的面积可以比第二像素电路区域PCR2的面积小。例如，如果第一像素电路区域PCR1的长度等于第二像素电路区域PCR2的长度，则第一像素电路区域PCR1的宽度可以比第二像素电路区域PCR2的宽度短。可选择地，如果第一像素电路区域PCR1的宽度等于第二像素电路区域PCR2的宽度，则第一像素电路区域PCR1的长度可以比第二像素电路区域PCR2的长度短。
第一区域DCA可以设置为与第二区域PCA相邻。例如，第一区域DCA可以被设置为与第二区域PCA的至少一个侧面接触。
第一区域DCA可以包括用于驱动显示元件OLED的驱动单元以及将驱动单元与显示元件OLED连接的线(未示出)。驱动单元通过所述线向每个像素电路提供信号，并且像素电路可以控制显示元件OLED的驱动。
驱动单元可以包括通过扫描线(未示出)向像素电路提供扫描信号的扫描驱动器(未示出)、通过发光控制线(未示出)向像素电路提供发光控制信号的发光驱动器(未示出)以及通过数据线(未示出)向像素电路提供数据信号的数据驱动器(未示出)。
显示元件部分DDL覆盖第二区域PCA，并且可以延伸到第一区域DCA。显示元件部分DDL可以覆盖第一区域DCA的至少一部分。显示元件部分DDL可以包括布置有相应的显示元件OLED的多个显示元件区域DDR。这里，显示元件区域DDR可以逐个对应于像素电路区域PCR。
显示元件区域DDR可以包括布置在第一区域DCA和第一像素电路区域PCR1上的第一显示元件区域DDR1以及布置在第二像素电路区域PCR2上的第二显示元件区域DDR2。
第一显示元件区域DDR1可以连接到第一像素电路区域PCR1的第一像素电路PXC1。这里，布置在第一区域DCA上的第一显示元件区域DDR1可以布置成与对应于其的第一像素电路区域PCR1间隔开。第一显示元件区域DDR1的面积可以等于第二显示元件区域DDR2的面积。
显示元件区域DDR的面积可以大于第一像素电路区域PCR1的面积。例如，显示元件区域DDR的长度等于第一像素电路区域PCR1的长度，并且显示元件区域DDR的宽度可以大于第一像素电路区域PCR1的宽度。可选择地，如果显示元件区域DDR的宽度等于第一像素电路区域PCR1的宽度，则显示元件区域DDR的长度可以大于第一像素电路区域PCR1的长度。
显示元件OLED可以分别连接到像素电路。显示元件OLED中的每个可以是液晶显示(LCD)元件、电泳显示(EPD)元件、电润湿显示(EWD)元件和有机发光显示(OLED)元件中的任何一个。同时，在下文中，为了便于说明，显示元件OLED为有机发光显示元件的情况被描述为示例。
显示元件OLED中的每个可以包括阳极电极、发光层和阴极电极。发光层可以设置在阳极电极与阴极电极之间。通过阳极电极注入的空穴和通过阴极电极注入的电子在发光层中复合以形成激子，并且激子在跃迁到基态的同时发射能量。能量可以以光的形式发射。
显示元件部分DDL可以延伸到电路部分PCL的第一区域DCA中。即，一些显示元件区域DDR与第一区域DCA叠置，并且设置在与第一区域DCA叠置的显示元件区域DDR中的显示元件OLED可以布置在第一区域DCA上。
显示元件OLED可以通过桥接图案BRP电连接到像素电路。这里，将显示元件OLED连接到布置在第一像素电路区域PCR1中的像素电路的桥接图案BRP的长度可以比将显示元件OLED连接到布置在第二像素电路区域PCR2中的像素电路的桥接图案BRP的长度长。此外，如果显示元件OLED与第二像素电路区域PCR2之间的距离增大，则将显示元件OLED连接到布置在第一像素电路区域PRC1中的像素电路的桥接图案BRP的长度也可以增大。
图5是示出了根据本公开的实施例的显示装置中的像素和驱动单元的实施例的框图。在图5中，每个像素意指图1至图4的像素电路和显示元件的组合。
参照图5，根据本公开的实施例的显示装置可以包括像素PXL、驱动单元和线单元。
像素PXL可以设置为多个。驱动单元可以包括扫描驱动器SDV、发光驱动器EDV、数据驱动器DDV和时序控制器TC。在图5中，为了便于描述而设定扫描驱动器SDV、发光驱动器EDV、数据驱动器DDV和时序控制器TC的位置。当实施实际的显示装置时，扫描驱动器SDV、发光驱动器EDV、数据驱动器DDV和时序控制器TC可以布置在显示装置中的不同位置处。
线单元向每个像素PXL提供来自驱动器的信号，并可以包括扫描线、数据线、发光控制线、电源线PL和初始化电源线(未示出)。扫描线可以包括多条扫描线S1至Sn，发光控制线可以包括多条发光控制线E1至En。数据线可以包括多条数据线D1至Dm。电源线PL和初始化电源线(未示出)可以连接到每个像素PXL。
像素PXL可以布置在像素区域PXA中。像素PXL可以连接到扫描线S1至Sn、发光控制线E1至En和数据线D1至Dm。当扫描信号通过扫描线S1至Sn被提供时，像素PXL可以接收从数据线D1至Dm提供的数据信号。接收数据信号的像素PXL中的每个可以控制经由显示元件(未示出)从第一电源ELVDD流向第二电源ELVSS的电流量。
扫描驱动器SDV可以响应于来自时序控制器TC的第一栅极控制信号GCS1向扫描线S1至Sn提供扫描信号。例如，扫描驱动器SDV可以顺序地向扫描线S1至Sn提供扫描信号。如果将扫描信号顺序地提供给扫描线S1至Sn，则可以以水平线为单位顺序地选择像素PXL。
发光驱动器EDV可以响应于来自时序控制器TC的第二栅极控制信号GCS2向发光控制线E1至En提供发光控制信号。例如，发光驱动器EDV可以顺序地向发光控制线E1至En提供发光控制信号。
这里，发光控制信号可以设置为比扫描信号的宽度宽的宽度。例如，提供给第i(i是自然数)条发光控制线Ei的发光控制信号可以被提供为在至少部分时间段期间与提供给第(i-1)条扫描线Si-1的扫描信号和提供给第i条扫描线Si的扫描信号重叠。
此外，发光控制信号可以设置为使包括在像素PXL中的晶体管能够截止的栅极截止电压(例如，高电压)。此外，扫描信号可以设置为使晶体管能够导通的栅极导通电压(例如，低电压)。
数据驱动器DDV可以响应于来自时序控制器TC的数据控制信号DCS向数据线D1至Dm提供数据信号。提供给数据线D1至Dm的数据信号可以被提供给由扫描信号选择的像素PXL。
时序控制器TC可以向扫描驱动器SDV和发光驱动器EDV提供响应于从外部提供的时序信号而产生的栅极控制信号GCS1和GCS2，并向数据驱动器DDV提供数据控制信号DCS。
栅极控制信号GCS1和GCS2中的每个可以包括起始脉冲和时钟信号。起始脉冲可以控制第一扫描信号或第一发光控制信号的时序。时钟信号可用于将起始脉冲移位。
数据控制信号DCS可以包括源起始脉冲和时钟信号。源起始脉冲可以控制数据的采样起始时间点。时钟信号可用于控制采样操作。
图6是示出了图1至图5中所示的像素PXL的实施例的电路图。在图6中，为了便于描述，示出了连接到第j条数据线Dj和第i条扫描线Si的像素。
参照图6，根据本公开的实施例的像素PXL可以包括图1至图4中所示的像素电路PXC1和PXC2以及显示元件OLED。像素电路PXC1和PXC2可以包括第一晶体管T1至第七晶体管T7和存储电容器Cst。
显示元件OLED的阳极可以经由第六晶体管T6连接到第一晶体管T1，显示元件OLED的阴极可以连接到第二电源ELVSS。显示元件OLED可以产生具有与从第一晶体管T1提供的电流量相对应的具有预定亮度的光。
第一电源ELVDD可以设置为比第二电源ELVSS的电压高的电压，使得电流可以在显示元件OLED中流动。
第七晶体管T7可以连接在初始化电源Vint与显示元件OLED的阳极之间。第七晶体管T7的栅电极可以连接到第i条扫描线Si。第七晶体管T7可以在扫描信号被提供给第i条扫描线Si时导通，以将初始化电源Vint的电压提供给显示元件OLED的阳极。这里，初始化电源Vint可以设置为比数据信号的电压低的电压。
第六晶体管T6可以连接在第一晶体管T1与显示元件OLED之间。第六晶体管T6的栅电极可以连接到第i条发光控制线Ei。第六晶体管T6可以在发光控制信号被提供给第i条发光控制线Ei时截止，并且可以在其它情况下导通。
第五晶体管T5可以连接在第一电源ELVDD与第一晶体管T1之间。第五晶体管T5的栅电极连接到第i条发光控制线Ei。第五晶体管T5可以在发光控制信号被提供给第i条发光控制线Ei时截止，并且可以在其它情况下导通。
第一晶体管(驱动晶体管)T1的第一电极可以经由第五晶体管T5连接到第一电源ELVDD，并且第一晶体管T1的第二电极可以经由第六晶体管T6连接到显示元件OLED的阳极。第一晶体管T1的栅电极可以连接到第一节点N1。第一晶体管T1可以与第一节点N1的电压对应地控制从第一电源ELVDD经由显示元件OLED流到第二电源ELVSS的电流量。
第三晶体管T3可以连接在第一晶体管T1的第二电极与第一节点N1之间。第三晶体管T3的栅电极可以连接到第i条扫描线Si。第三晶体管T3可以在扫描信号被提供给第i条扫描线Si时导通，以将第一晶体管T1的第二电极与第一节点N1电连接。因此，当第三晶体管T3导通时，第一晶体管T1可以二极管连接。
第四晶体管T4可以连接在第一节点N1与初始化电源Vint之间。第四晶体管T4的栅电极可以连接到第(i-1)条扫描线Si-1。第四晶体管T4可以在扫描信号被提供给第(i-1)条扫描线Si-1时导通，以将初始化电源Vint的电压提供给第一节点N1。
第二晶体管T2可以连接在第j条数据线Dj与第一晶体管T1的第一电极之间。第二晶体管T2的栅电极可以连接到第i条扫描线Si。第二晶体管T2可以在扫描信号被提供给第i条扫描线Si时导通，以将第一晶体管T1的第一电极与第j条数据线Dj电连接。
存储电容器Cst可以连接在第一电源ELVDD与第一节点N1之间。存储电容器Cst可以存储与数据信号和第一晶体管T1的阈值电压对应的电压。
图7是详细示出了图6中所示的像素的平面图。图8是沿图7的线I-I’截取的剖视图。图9是沿图7的线II-II’截取的剖视图。
图7至图9中已经示出了第i像素行和第j像素列的设置在第二显示元件区域中的一个像素PXL以及连接到所述像素PXL的扫描线Si-1和Si、发光控制线Ei、电源线PL和数据线Dj。在图7至图9中，为了描述的方便，位于第(i-1)像素行上的扫描线被称为“第(i-1)条扫描线Si-1”，位于第i像素行上的扫描线被称为“第i条扫描线Si”，位于第i像素行上的发光控制线被称为“发光控制线Ei”，位于第j像素列上的数据线被称为“数据线Dj”，第j条电源线被称为“电源线PL”。
参照图7至图9，显示装置可以包括基底SUB、线单元和像素PXL。
基底SUB可以是柔性基底。这里，基底SUB可以是包括有机聚合物的膜基底和塑料基底中的一种。例如，基底SUB可以包括聚苯乙烯、聚乙烯醇、聚甲基丙烯酸甲酯、聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯、三乙酸纤维素和乙酸丙酸纤维素中的至少一种。然而，构成基底SUB的材料可以各种改变，基底SUB可以包括玻璃纤维增强塑料(FRP)等。
信号线向像素PXL中的每个提供信号，并可以包括扫描线Si-1和Si、数据线Dj、发光控制线Ei、电源线PL以及初始化电源线IPL。
扫描线Si-1和Si可以在第一方向D1上延伸。扫描线Si-1和Si可以包括沿着第二方向D2顺序地布置的第(i-1)条扫描线Si-1和第i条扫描线Si。扫描线Si-1和Si可以接收施加到其的扫描信号。例如，第(i-1)条扫描线Si-1可以接收施加到其的第(i-1)个扫描信号，并且第i条扫描线Si可以接收施加到其的第i个扫描信号。第i行上的像素可以被施加到第(i-1)条扫描线Si-1的第(i-1)个扫描信号初始化。
第i条扫描线Si可以分为两条线，分开的第i条扫描线Si可以连接到不同的晶体管。
发光控制线Ei可以在第一方向D1上延伸。发光控制线Ei设置成与两条第i扫描线Si间隔开，并且位于第i条扫描线Si之间。发光控制线Ei可以接收施加到其的发光控制信号。
数据线Dj可以在第二方向D2上延伸。数据线Dj可以接收施加到其的数据信号。
电源线PL可以沿着第二方向D2延伸。电源线PL可以设置成与数据线Dj间隔开。电源线PL可以接收施加到其的第一电源ELVDD。
初始化电源线IPL可以沿着第一方向D1延伸。初始化电源线IPL可以接收施加到其的初始化电源Vint。
像素PXL中的每个可以包括图1至图4中所示的像素电路PXC1和PXC2以及显示元件OLED。像素电路可以包括第一晶体管T1至第七晶体管T7以及存储电容器Cst。
第一晶体管T1可以包括第一栅电极GE1、第一有源图案ACT1、第一源电极SE1、第一漏电极DE1和连接线CNL。
第一栅电极GE1可以连接到第四晶体管T4的第四漏电极DE4和第三晶体管T3的第三漏电极DE3。连接线CNL可以连接在第一栅电极GE1与第三漏电极DE3和第四漏电极DE4之间。连接线CNL的一端可以通过第一接触孔CH1连接到第一栅电极GE1，连接线CNL的另一端可以通过第二接触孔CH2连接到第三漏电极DE3和第四漏电极DE4。
在本公开的实施例中，第一有源图案ACT1、第一源电极SE1和第一漏电极DE1可以由未掺杂或掺杂有杂质的半导体层形成。例如，第一源电极SE1和第一漏电极DE1可以由掺杂有杂质的半导体层形成，第一有源图案ACT1可以由未掺杂杂质的半导体层形成。
第一有源图案ACT1具有沿预定方向延伸的条形，并且可以具有沿着延伸方向弯曲多次的形状。在平面图中，第一有源图案ACT1可以与第一栅电极GE1叠置。由于第一源电极SE1与第一漏电极DE1之间的第一有源图案ACT1长，所以第一晶体管T1的沟道长度可以是长的。因此，施加到第一晶体管T1的栅极电压的驱动范围变宽。因此，可以精细地控制从显示元件OLED发射的光的灰阶。
第一源电极SE1可以连接到第一有源图案ACT1的一端。第一源电极SE1可以连接到第二晶体管T2的第二漏电极DE2和第五晶体管T5的第五漏电极DE5。第一漏电极DE1可以连接到第一有源图案ACT1的另一端。第一漏电极DE1可以连接到第三晶体管T3的第三源电极SE3和第六晶体管T6的第六源电极SE6。
第二晶体管T2可以包括第二栅电极GE2、第二有源图案ACT2以及第二源电极SE2和第二漏电极DE2。
第二栅电极GE2可以连接到第i条扫描线Si。第二栅电极GE2可以从第i条扫描线Si突出，或者与第二有源图案ACT2叠置的第i条扫描线Si可以用作第二栅电极GE2。在本公开的实施例中，第二有源图案ACT2、第二源电极SE2和第二漏电极DE2可以由未掺杂或掺杂有杂质的半导体形成。例如，第二源电极SE2和第二漏电极DE2可以由掺杂有杂质的半导体形成，第二有源图案ACT2可以由未掺杂杂质的半导体层形成。第二有源图案ACT2对应于与第二栅电极GE2叠置的部分。第二源电极SE2的一端可以连接到第二有源图案ACT2。第二源电极SE2的另一端可以通过第六接触孔CH6连接到数据线Dj。第二漏电极DE2的一端可以连接到第二有源图案ACT2。第二漏电极DE2的另一端可以连接到第一晶体管T1的第一源电极SE1和第五晶体管T5的第五漏电极DE5。
第三晶体管T3可以设置为双栅极结构，以防止漏电流。即，第三晶体管T3可以包括第3a晶体管T3a和第3b晶体管T3b。第3a晶体管T3a可以包括第3a栅电极GE3a、第3a有源图案ACT3a、第3a源电极SE3a和第3a漏电极DE3a。第3b晶体管T3b可以包括第3b栅电极GE3b、第3b有源图案ACT3b、第3b源电极SE3b和第3b漏电极DE3b。在下文中，第3a栅电极GE3a和第3b栅电极GE3b被称为第三栅电极GE3，第3a有源图案ACT3a和第3b有源图案ACT3b被称为第三有源图案ACT3，第3a源电极SE3a和第3b源电极SE3b被称为第三源电极SE3，第3a漏电极DE3a和第3b漏电极DE3b被称为第三漏电极DE3。
第三栅电极GE3可以连接到第i条扫描线Si。第三栅电极GE3可以从第i条扫描线Si突出，或者与第三有源图案ACT3叠置的第i条扫描线Si可以用作第三栅电极GE3。例如，第3a栅电极GE3a可以被设置为从第i条扫描线Si突出的形状，并且第3b栅电极GE3b可以被设置为第i条扫描线Si的一部分。
第三有源图案ACT3、第三源电极SE3和第三漏电极DE3可以由未掺杂或掺杂有杂质的半导体层形成。例如，第三源电极SE3和第三漏电极DE3可以由掺杂有杂质的半导体层形成，并且第三有源图案ACT3可以由未掺杂杂质的半导体层形成。第三有源图案ACT3对应于与第三栅电极GE3叠置的部分。第三源电极SE3的一端可以连接到第三有源图案ACT3。第三源电极SE3的另一端可以连接到第一晶体管T1的第一漏电极DE1和第六晶体管T6的第六源电极SE6。第三漏电极DE3的一端可以连接到第三有源图案ACT3。第三漏电极DE3的另一端可以连接到第四晶体管T4的第四漏电极DE4。另外，第三漏电极DE3可以通过连接线CNL、第二接触孔CH2和第一接触孔CH1连接到第一晶体管T1的第一栅电极GE1。
第四晶体管T4可以被设置为双栅极结构，以防止漏电流。即，第四晶体管T4可以包括第4a晶体管T4a和第4b晶体管T4b。第4a晶体管T4a可以包括第4a栅电极GE4a、第4a有源图案ACT4a、第4a源电极SE4a和第4a漏电极DE4a，并且第4b晶体管T4b可以包括第4b栅电极GE4b、第4b有源图案ACT4b、第4b源电极SE4b和第4b漏电极DE4b。在下文中，第4a栅电极GE4a和第4b栅电极GE4b被称为第四栅电极GE4，第4a有源图案ACT4a和第4b有源图案ACT4b被称为第四有源图案ACT4，第4a源电极SE4a和第四源电极SE4b被称为第四源电极SE4，第4a漏电极DE4a和第4b漏电极DE4b被称为第四漏电极DE4。
第四栅电极GE4可以连接到第(i-1)条扫描线Si-1。第四栅电极GE4可以从第(i-1)条扫描线Si-1突出，或者与第四有源图案ACT4叠置的第(i-1)条扫描线可以用作第四栅电极GE4。例如，第4a栅电极GE4a可以被设置为第(i-1)条扫描线Si-1的一部分。第4b栅电极GE4b可以设置为从第(i-1)条扫描线Si-1突出的形状。
第四有源图案ACT4、第四源电极SE4和第四漏电极DE4可以由未掺杂或掺杂有杂质的半导体层形成。例如，第四源电极SE4和第四漏电极DE4可以由掺杂有杂质的半导体层形成，第四有源图案ACT4可以由未掺杂杂质的半导体层形成。第四有源图案ACT4对应于与第四栅电极GE4叠置的部分。
第四源电极SE4的一端可以连接到第四有源图案ACT4。第四源电极SE4的另一端可以连接到第(i-1)行上的像素PXL的初始化电源线IPL以及第(i-1)行上的像素PXL的第七晶体管T7的第七漏电极DE7。第四源电极SE4的所述另一端可以通过第八接触孔CH8连接到初始化电源线IPL。辅助连接线AUX可以设置在第四源电极SE4与第(i-1)行上的像素PXL的第七晶体管T7的第七漏极DE7之间。辅助连接线AUX的一端可以通过第九接触孔CH9连接到第四源电极SE4。辅助连接线AUX的另一端可以通过第(i-1)行上的像素PXL的第八接触孔CH8连接到第(i-1)行上的初始化电源线IPL。第四漏电极DE4的一端可以连接到第四有源图案ACT4。第四漏电极DE4的另一端可以连接到第三晶体管T3的第三漏电极DE3。另外，第四漏电极DE4可以通过连接线CNL、第二接触孔CH2和第一接触孔CH1连接到第一晶体管T1的第一栅电极GE1。
第五晶体管T5可以包括第五栅电极GE5、第五有源图案ACT5、第五源电极SE5和第五漏电极DE5。
第五栅电极GE5可以连接到发光控制线Ei。第五栅电极GE5可以从发光控制线Ei突出，或者与第五有源图案ACT5叠置的发光控制线Ei可以用作第五栅电极GE5。第五有源图案ACT5、第五源电极SE5和第五漏电极DE5可以由未掺杂或掺杂有杂质的半导体层形成。例如，第五源电极SE5和第五漏电极DE5可以由掺杂有杂质的半导体层形成，第五有源图案ACT5可以由未掺杂杂质的半导体层形成。第五有源图案ACT5对应于与第五栅电极GE5叠置的部分。第五源电极SE5的一端可以连接到第五有源图案ACT5。第五源电极SE5的另一端可以通过第五接触孔CH5连接电源线PL。第五漏电极DE5的一端可以连接到第五有源图案ACT5。第五漏电极DE5的另一端可以连接到第一晶体管T1的第一源电极SE1和第二晶体管T2的第二漏电极DE2。
第六晶体管T6可以包括第六栅电极GE6、第六有源图案ACT6、第六源电极SE6和第六漏电极DE6。
第六栅电极SE6可以连接到发光控制线Ei。第六栅电极SE6可以从发光控制线Ei突出，或者与第六有源图案ACT6叠置的发光控制线Ei可以用作第六栅电极GE6。第六有源图案ACT6、第六源电极SE6和第六漏电极DE6可以由未掺杂或掺杂有杂质的半导体层形成。例如，第六源电极SE6和第六漏电极DE6可以由掺杂有杂质的半导体层形成，第六有源图案ACT6可以由未掺杂杂质的半导体层形成。第六有源图案ACT6对应于与第六栅电极GE6叠置的部分。第六源电极SE6的一端可以连接到第六有源图案ACT6。第六源电极SE6的另一端可以连接到第一晶体管T1的第一漏电极DE1和第三晶体管T3的第三源电极SE3。第六漏电极DE6的一端可以连接到第六有源图案ACT6。第六漏电极DE6的另一端可以连接到第七晶体管T7的第七源电极SE7。
第七晶体管T7可以包括第七栅电极GE7、第七有源图案ACT7、第七源电极SE7和第七漏电极DE7。
第七栅电极GE7可以连接到第i条扫描线Si。第七栅电极GE7可以从第i条扫描线Si突出，或者与第七有源图案ACT7叠置的第i条扫描线Si可以用作第七栅电极GE7。第七有源图案ACT7、第七源电极SE7和第七漏电极DE7可以由未掺杂或掺杂有杂质的半导体层形成。例如，第七源电极SE7和第七漏电极DE7可以由掺杂有杂质的半导体层形成，第七有源层ACT7可以由未掺杂杂质的半导体层形成。第七有源图案ACT7对应于与第七栅电极GE7叠置的部分。第七源电极SE7的一端可以连接到第七有源图案ACT7。第七源电极SE7的另一端可以连接到第六晶体管T6的第六漏电极DE6。第七漏电极DE7的一端可以连接到第七有源图案ACT7。第七漏电极DE7的另一端可以连接到初始化电源线IPL。
另外，第七漏电极DE7可以连接到第i+1像素行上的像素PXL的第四晶体管T4的第四源电极SE4。第七漏电极DE7可以通过辅助线AUX、第八接触孔CH8和第九接触孔CH9连接到第i+1行上的像素PXL的第四晶体管T4的第四源电极SE4。
存储电容器Cst可以包括下电极LE和上电极UE。下电极LE可以形成为第一晶体管T1的第一栅电极GE1。
上电极UE与第一栅电极GE1叠置，并且在平面图中可以覆盖下电极LE。随着上电极UE和下电极LE的叠置区域变宽，存储电容器Cst的电容可以增加。上电极UE可以在第一方向D1上延伸。在本公开的实施例中，具有与第一电源相同电平的电压可以被施加到上电极UE。上电极UE可以在其中形成有第一接触孔CH1的区域中具有开口OPN，第一栅电极GE1和连接线CNL通过第一接触孔CH1彼此接触。
显示元件OLED可以包括第一电极AD、第二电极CD和设置在第一电极AD与第二电极CD之间的发光层EML。
第一电极AD可以设置在与每个像素PXL对应的发光区域中。第一电极AD可以通过第七接触孔CH7、第十接触孔CH10和第十二接触孔CH12连接到第七晶体管T7的第七源电极SE7和第六晶体管T6的第六漏电极DE6。桥接图案BRP可以包括设置在第七接触孔CH7与第十接触孔CH10之间的第一桥接图案BRP1以及设置在第十接触孔CH10与第十二接触孔CH12之间的第二桥接图案BRP2。这里，第一桥接图案BRP1可以是用于将第六漏电极DE6与第七源电极SE7连接到第二桥接图案BRP2的导电图案。因此，像素电路PXC1和PXC2可以通过第二桥接图案BRP2基本上连接到显示元件OLED。
在下文中，将参照图7至图9沿着堆叠顺序描述根据本公开的实施例的显示装置的结构。
有源图案ACT1至ACT7(在下文中，被称为ACT)可以设置在基底SUB上。有源图案可以包括第一有源图案ACT1至第七有源图案ACT7。第一有源图案ACT1至第七有源图案ACT7可以由半导体材料形成。
缓冲层(未示出)可以设置在基底SUB与第一有源图案ACT1至第七有源图案ACT7之间。
栅极绝缘层GI可以设置在其上形成有第一有源图案ACT1至第七有源图案ACT7的基底SUB上。
第(i-1)条扫描线Si-1、第i条扫描线Si、发光控制线Ei以及第一栅电极GE1至第七栅电极GE7可以设置在栅绝缘层GI上。第一栅电极GE1可以是存储电容器Cst的下电极LE。第二栅电极GE2和第三栅电极GE3可以与第i条扫描线Si一体地形成。第四栅电极GE4可以与第(i-1)条扫描线Si-1一体地形成。第五栅电极GE5和第六栅电极GE6可以与发光控制线Ei一体地形成。第七栅电极GE7可以与第i条扫描线Si一体地形成。
第一层间绝缘层IL1可以设置在其上形成有第(i-1)条扫描线Si-1等的基底SUB上。
存储电容器Cst的上电极UE和初始化电源线IPL可以设置在第一层间绝缘IL1上。上电极UE可以覆盖下电极LE。上电极UE和下电极LE可以构成存储电容器Cst，第一层间绝缘层IL1置于其间。
第二层间绝缘层IL2可以设置在其上设置有上电极UE和初始化电源线IPL的基底SUB上。
数据线Dj、连接线CNL、辅助连接线AUX和第一桥接图案BRP1可以设置在第二层间绝缘层IL2上。
数据线Dj可以通过穿过第一层间绝缘层IL1、第二层间绝缘层IL2和栅极绝缘层GI的第六接触孔CH6连接到第二源电极SE2。
连接线CNL可以通过穿过第一层间绝缘层IL1和第二层间绝缘层IL2的第一接触孔CH1连接到第一栅电极GE1。另外，连接线CNL可以通过穿过栅极绝缘层GI、第一层间绝缘层IL1和第二层间绝缘层IL2的第二接触孔CH2连接到第三漏电极DE3和第四漏电极DE4。
辅助连接线AUX可以通过穿过第二层间绝缘层IL2的第八接触孔CH8连接到初始化电源线IPL。另外，辅助连接线AUX可以通过穿过栅极绝缘层GI、第一层间绝缘层IL1和第二层间绝缘层IL2的第九接触孔CH9连接到第四源电极SE4和第(i-1)行上的像素PXL的第七漏电极DE7。
第一桥接图案BRP1可以是设置为在第六漏电极DE6与第一电极AD之间将第六漏电极DE6连接到第一电极AD的介质的图案。第一桥接图案BRP1可以通过穿过栅极绝缘层GI、第一层间绝缘层IL1和第二层间绝缘层IL2的第七接触孔CH7连接到第六漏电极DE6和第七源电极SE7。
第三绝缘层IL3可以设置在其上形成有第j条数据线Dj等的基底SUB上。
电源线PL和第二桥接图案BRP2可以设置在第三绝缘层IL3上。第二桥接图案BRP2可以通过第十接触孔CH10连接到第一桥接图案BRP1。
保护层PSV可以设置在其上设置有电源线PL和第二桥接图案BRP2的第三绝缘层IL3上。
显示元件OLED可以设置在保护层PSV上。显示元件OLED可以包括第一电极AD、第二电极CD和设置在第一电极AD与第二电极CD之间的发光层EML。
第一电极AD可以设置在保护层PSV上。第一电极AD可以通过穿过保护层PSV的第十二接触孔CH12连接到第二桥接图案BRP2。因此，第一电极AD可以电连接到第一桥接图案BRP1。由于第一桥接图案BRP1通过第七接触孔CH7连接到第六漏电极DE6和第七源电极SE7，所以第一电极AD最终能够电连接到第六漏电极DE6和第七源电极SE7。
限定与每个像素PXL对应的发光区域的像素限定层PDL可以设置在其上形成有第一电极AD等的基底SUB上。像素限定层PDL可以沿着像素PXL的外周形成，同时通过像素限定层PDL暴露第一电极AD的顶表面。
发光层EML可以设置在由像素限定层PDL围绕的发光区域中，第二电极CD可以设置在发光层EML上。覆盖第二电极CD的密封层SLM可以设置在第二电极CD上。
第一电极AD和第二电极CD中的一个可以是阳极电极，第一电极AD和第二电极CD中的另一个可以是阴极电极。例如，第一电极AD可以是阳极电极，第二电极CD可以是阴极电极。
此外，第一电极AD和第二电极CD中的至少一个可以是透射电极。例如，当显示元件OLED是底发射有机发光显示元件时，第一电极AD可以是透射电极，第二电极CD是反射电极。当显示元件OLED是顶发射有机发光显示元件时，第一电极AD可以是反射电极，第二电极CD可以是透射电极。当显示元件OLED是双发射发光显示元件时，第一电极AD和第二电极CD都可以是透射电极。在本实施例中，显示元件OLED是顶发射有机发光显示元件并且第一电极AD是阳极电极的情况将被描述为示例。
第一电极AD可以包括能够反射光的反射层(未示出)和设置在反射层之上或之下的透明导电层(未示出)。透明导电层和反射层中的至少一个可以连接到第一源电极SE1。
反射层可以包括能够反射光的材料。例如，反射层可以包括从由铝(Al)、银(Ag)、铬(Cr)、钼(Mo)、铂(Pt)、镍(Ni)及其合金构成的组中选择的至少一种。
透明导电层可以包括透明导电氧化物。例如，透明导电层可以包括从由氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铝锌(AZO)、镓掺杂氧化锌(GZO)、氧化锌锡(ZTO)、氧化镓锡(GTO)和氟掺杂氧化锡(FTO)构成的组中选择的至少一种透明导电氧化物。
像素限定层PDL可以包括有机绝缘材料。例如，像素限定层PDL可以包括从由聚苯乙烯、聚甲基丙烯酸甲酯(PMMA)、聚丙烯腈(PAN)、聚酰胺(PA)、聚酰亚胺(PI)、聚芳醚(PAE)、杂环聚合物、聚对二甲苯、环氧树脂、苯并环丁烯(BCB)、硅氧烷类树脂和硅烷类树脂构成的组中选择的至少一种。
发光层EML可以设置在第一电极AD的暴露表面上。发光层EML可以具有至少包括光产生层(LGL)的多层薄膜结构。例如，发光层EML可以包括：空穴注入层(HIL)，用于注入空穴；空穴传输层(HTL)，具有优异的空穴传输性能，所述HTL用于通过抑制LGL中未成功结合的电子的移动来增大空穴和电子复合的机会；LGL，用于通过注入的电子和空穴的复合来发射光；空穴阻挡层(HBL)，用于抑制LGL中未成功结合的空穴的移动；电子传输层(ETL)，将电子顺利地传输到LGL；以及电子注入层(EIL)，用于注入电子。
在LGL中产生的光的颜色可以是红色、绿色、蓝色和白色中的一种，但是本公开不限于此。例如，在发光层EML的LGL中产生的光的颜色也可以是品红色、蓝绿色和黄色中的一种。
HIL、HTL、HBL、ETL和EIL可以是在相邻发光区域上一体形成的共用层。
第二电极CD可以是半透射反射层。例如，第二电极CD可以是具有厚度的薄金属层，通过发光层EML发射的光可以通过第二电极CD透射。第二电极CD可以通过其透射从发光层EML发射的光的一部分，并且可以反射从发光层EML发射的剩余的光。
第二电极CD可以包括具有比透明导电层的功函数低的功函数的材料。例如，第二电极CD可以包括从由钼(Mo)、钨(W)、银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)和它们的合金构成的组中选择的至少一种。
从发光层EML发射的光的一部分可以不透射通过第二电极CD，并且从第二电极CD反射的光可以被从反射层再次反射。即，从发光层EML发射的光可以在反射层与第二电极CD之间共振。通过光的共振可以改善发光器件OLED的光提取效率。
反射层和第二电极CD之间的距离可以根据从发光层EML发射的光的颜色而改变。即，可以根据从发光层EML发射的光的颜色来将反射层与第二电极CD之间的距离调节为与共振距离对应。
密封层SLM可以防止氧和湿气渗透到显示元件OLED中。密封层SLM可以包括多个无机层(未示出)和多个有机层(未示出)。例如，密封层SLM可以包括包含无机层和设置在无机层上的有机层的多个单元密封层。此外，无机层可以设置在密封层SLM的最上部处。无机层可以包括从由氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛、氧化锆和氧化锡构成的组中选择的至少一种。
图10是图3的区域P1的放大概念图。图11是布置在第一像素电路区域中的像素电路与显示元件之间的布置的剖视图。图12是示出了第一区域和设置在第一区域上的显示元件的剖视图。图13是示出了布置在第一像素电路区域中的像素电路的薄膜晶体管与显示元件之间的连接的剖视图。在图11至图13中，为了便于描述，已经示出了包括在电路部分中的薄膜晶体管和包括在显示元件部分中的显示元件。
参照图10至图13，显示装置可以包括基底SUB、设置在基底SUB上的电路部分PCL和设置在电路部分PCL上的显示元件部分DDL。
电路部分PCL可以包括第二区域PCA和与第二区域PCA相邻设置的第一区域DCA。
第二区域PCA包括多个像素电路区域PCR1和PCR2，并且连接到显示元件部分DDL的显示元件OLED的像素电路PXC1和PXC2可以分别设置在像素电路区域PCR1和PCR2中。像素电路PXC1和PXC2可以包括至少一个晶体管TP。像素电路区域PCR1和PCR2可以包括与第一区域DCA相邻的第一像素电路区域PCR1和与第一区域DCA间隔开的第二像素电路区域PCR2。
第一区域DCA可以包括扫描驱动器、发光驱动器、数据驱动器和时序控制器。扫描驱动器、发光驱动器和数据驱动器可以用至少一个晶体管TD1和TD2来实现。
显示元件部分DDL可以包括布置有相应的显示元件OLED的多个显示元件区域DDR1和DDR2。显示元件OLED可以连接到第二区域PCA的像素电路PXC1和PXC2。
显示元件区域DDR1和DDR2可以包括与第一区域DCA和第一像素电路区域PCR1叠置的第一显示元件区域DDR1以及与第二像素电路区域PCR2叠置的第二显示元件区域DDR2。
第一显示元件区域DDR1的显示元件OLED可以连接到第一像素电路区域PCR1的第一像素电路PXC1。第二显示元件区域DDR2的显示元件OLED可以连接到第二像素电路区域PCR2的第二像素电路PXC2。
显示元件OLED以及像素电路PXC1和PXC2可以通过桥接图案BRP连接。这里，桥接图案BRP可以是图7至图9中所示的第二桥接图案BRP2。
桥接图案BRP可以通过接触孔CH10连接到像素电路PXC1和PXC2。将桥接图案BRP连接到像素电路PXC1和PXC2所经过的接触孔CH10可以是图7至图9中所示的第十接触孔CH10。此外，桥接图案BRP可以通过接触孔CH12连接到显示元件OLED。将桥接图案BPR连接到显示元件OLED所经过的接触孔CH12可以是图7至图9中所示的第十二接触孔CH12。
将第二像素电路PXC2连接到第二显示元件区域DDR2的显示元件OLED的桥接图案BRP的长度可以全部相同。
将第二像素电路PXC2连接到第二显示元件区域DDR2的显示元件OLED的桥接图案BRP的长度可以比将第一像素电路PXC1连接到第一显示元件区域DDR1的显示元件OLED的桥接图案BRP的长度短。
将第一像素电路PXC1连接到第一显示元件区域DDR1的显示元件OLED的桥接图案BRP的长度可以彼此不同。例如，将显示元件OLED连接到与第一像素电路PXC1中的第一区域DCA邻近的第一像素电路PXC1的桥接图案BRP的长度可以比将显示元件OLED连接到远离第一区域DCA的第一像素电路PXC1的桥接图案BRP的长度长。
此外，随着通过桥接图案BRP连接的第一显示元件区域DDR1的显示元件OLED与第一像素电路PXC1之间的距离增大，桥接图案BRP的长度可以增大。
在下文中，将参照图11至图13沿着堆叠顺序描述根据本公开的实施例的显示装置的结构。
显示装置可以包括基底SUB、设置在基底SUB上的电路部分PCL以及设置在电路部分PCL上的显示元件部分DDL。
电路部分PCL可以包括第二区域PCA和与第二区域PCA相邻设置的第一区域DCA。第二区域PCA和第一区域DCA中的每个可以包括至少一个晶体管TP、TD1和TD2。第二区域PCA的晶体管TP可以是图7至图9中所示的第七晶体管T7。第二区域PCA的晶体管TP和第一区域DCA的晶体管TD1和TD2可以具有相同的结构。
在下文中，为了便于说明，基于第二区域PCA的晶体管TP来描述电路部分PCL的堆叠结构。
晶体管TP可以包括源电极SE、漏电极DE和栅电极GE。
源电极SE和漏电极DE可以与有源图案ACT一体地设置。例如，源电极SE和漏电极DE可以由掺杂有杂质的半导体层形成，并且有源图案ACT可以由未掺杂杂质的半导体层形成。这里，晶体管TP的沟道可以形成在有源图案ACT中。
栅极绝缘层GI可以设置在源电极SE、有源图案ACT和漏电极DE上，栅电极GE可以设置在栅极绝缘层GI上。
顺序地堆叠的第一层间绝缘层IL1和第二层间绝缘层IL2可以设置在其上设置有栅电极GE的栅极绝缘层GI上。即，第一层间绝缘层IL1和第二层间绝缘层IL2可以覆盖晶体管TP。
通过接触孔连接到源电极SE的第一桥接图案BRP1可以设置在第二层间绝缘层IL2上。第一桥接图案BRP1可以包括与图7至图9中所示的数据线Dj、连接线CNL和辅助连接线AUX相同的材料。此外，接触孔可以是图7至图9中所示的第七接触孔CH7。
第三层间绝缘层IL3可以设置在其上设置有第一桥接图案BRP1的第二层间绝缘层IL2上。
通过接触孔连接到第一桥接图案BRP1的第二桥接图案BRP2可以设置在第三层间绝缘层IL3上。接触孔可以是图7至图9中所示的第十接触孔CH10。此外，第二桥接图案BRP2可以是图10中所示的桥接图案BRP，第一桥接图案图案BRP1可以是用于将晶体管TP连接到第二桥接图案BRP2的连接图案。
如图13中所示，将第一像素电路PXC1连接到第一显示元件区域DDR1的显示元件OLED的第二桥接图案BRP2的长度可以彼此不同。例如，将显示元件OLED连接到与第一区域DCA邻近的第一像素电路PXC1的第二桥接图案BRP2的长度可以比将显示元件OLED连接到远离第一个区域DCA的第一像素电路PXC1的第二桥接图案BRP2的长度长。
保护层PSV可以设置在其上设置有第二桥接图案BRP2的第三层间绝缘层IL3上，显示元件OLED可以设置在保护层PSV上。
显示元件OLED可以包括设置在保护层PSV上的第一电极AD、设置在第一电极AD上的发光层EML以及设置在发光层EML上的第二电极CD。
第一电极AD设置在保护层PSV上，并且可以通过穿过保护层PSV的接触孔连接到第二桥接图案BRP2。接触孔可以是图7至图9中所示的第十二接触孔CH12。因此，第一电极AD可以通过第一桥接图案BRP1和第二桥接图案BRP2电连接到源电极SE。即，显示元件OLED可以通过第一桥接图案BRP1和第二桥接图案BRP2电连接到源电极SE。因此，桥接图案BRP可以包括第一桥接图案BRP1和第二桥接图案BRP2。
在下文中，将参照图14至图24描述根据本公开的其它实施例的显示装置。在图14至图24中。用同样的附图标记表示并将简要地描述与图1至图13中所示的组件相同的组件。此外，将主要描述与图1至图13的差异，以避免赘述。
图14是示出了根据本公开的另一实施例的显示装置的平面图。图15是图14中所示的显示装置的剖视图。
参照图14和图15，显示装置可以包括基底SUB、设置在基底SUB上的电路部分PCL和设置在电路部分PCL上的显示元件部分DDL。
电路部分PCL可以包括第一区域DCA和与第一区域DCA相邻设置的第二区域PCA。
第二区域PCA可以包括多个像素电路区域PCR，连接到显示元件部分DDL的显示元件OLED的多个像素电路PXC可以分别设置在像素电路区域PCR中。这里，相邻的像素电路区域PCR中的一个的面积可以等于相邻的像素电路区域PCR中的另一个的面积。
显示元件部分DDL可以包括其中设置有相应的显示元件OLED的多个显示元件区域DDR。显示元件OLED可以分别连接到像素电路PXC。
显示元件部分DDL可以延伸到电路部分PCL的第一区域DCA。即，一些显示元件区域DDR可以与第一区域DCA叠置，并且设置在与第一区域DCA叠置的显示元件区域DDR中的显示元件OLED可以设置在第一区域DCA上。每个显示元件区域DDR的面积可以与相邻的显示元件区域DDR的面积相等。
此外，每个显示元件区域DDR的面积可以比每个像素电路区域PCR的面积大。例如，如果显示元件区域DDR的长度等于像素电路区域PCR的长度，则显示元件区域DDR的宽度可以比像素电路区域PCR的宽度长。可选择地，如果显示元件区域DDR的宽度等于像素电路区域PCR的宽度，则显示元件区域DDR的长度可以比像素电路区域PCR的长度长。
显示元件OLED和像素电路PXC可以通过桥接图案BRP连接。
连接设置在显示装置的在行方向上的一端处的显示元件OLED和像素电路PXC的桥接图案BRP的长度可以与连接设置在显示装置的在行方向上的另一端处的显示元件OLED和像素电路PXC的桥接图案BRP的长度不同。此外，相邻的桥接图案BRP中的与所述一端邻近的桥接图案BRP的长度可以比相邻的桥接图案BRP中的与所述另一端邻近的桥接图案BRP的长度长或短。
如果所述一端是第二区域PCA的距离第二区域PCA与第一区域DCA之间的边界最远的部分，则相邻的桥接图案BRP中的与所述一端邻近的桥接图案BRP的长度可以比相邻的桥接图案BRP中的与所述另一端邻近的桥接图案BRP的长度短。
图16和图17是示出了根据本公开的再其它的实施例的显示装置的平面图。图18是图16中所示的显示装置在第一方向D1上的剖视图或者是图17中所示的显示装置在第二方向D2上的剖视图。
参照图16至图18，显示装置可以包括基底SUB、设置在基底SUB上的电路部分PCL以及设置在电路部分PCL上的显示元件部分DDL。
电路部分PCL可以包括第二区域PCA和与第二区域PCA相邻设置的至少一个第一区域DCA。例如，电路部分PCL可以包括两个第一区域DCA，并且第一区域DCA可以分别设置在第二区域PCA的在行方向或列方向上的两侧。
第二区域PCA可以包括多个像素电路区域PCR，并且连接到显示元件部分DDL的显示元件OLED的多个像素电路PXC可以分别设置在像素电路区域PCR中。这里，每个像素电路区域PCR的面积可以与相邻的像素电路区域PCR的面积相等。
显示元件部分DDL可以包括其中设置有相应的显示元件OLED的多个显示元件区域DDR。显示元件OLED可以分别连接到像素电路PXC。
显示元件部分DDL可以延伸到电路部分PCL的第一区域DCA。即，一些显示元件区域DDR可以与第一区域DCA叠置，并且设置在与第一区域DCA叠置的显示元件区域DDR中的显示元件OLED可以设置在第一区域DCA上。每个显示元件区域DDR的面积可以与相邻的显示元件区域DDR的面积相等。此外，每个显示元件区域DDR的面积可以比每个像素电路区域PCR的面积大。
显示元件OLED和像素电路PXC可以通过桥接图案BRP连接。
如图16中所示，连接设置在显示装置的在行方向上的一端处的显示元件OLED和像素电路PXC的桥接图案BRP的长度可以与连接设置在第一区域DCA之间的中心部分处的显示元件OLED和像素电路PXC的桥接图案BRP的长度不同。例如，相邻的桥接图案BRP中的与一端邻近的桥接图案BRP的长度可以比与中心部分邻近的桥接图案BRP的长度长。
可选择地，连接设置在显示装置的在列方向上的一端处的显示元件OLED和像素电路PXC的桥接图案BRP的长度可以与连接设置在第一区域DCA之间的中心部分处的显示元件OLED和像素电路PXC的桥接图案BRP的长度不同。
图19是示出了根据本公开的又一实施例的显示装置的平面图。图20是图19中所示的显示装置的剖视图。
参照图19和图20，显示装置可以包括基底SUB、设置在基底SUB上的电路部分PCL以及设置在电路部分PCL上的显示元件部分DDL。
电路部分PCL可以包括第一区域DCA和与第一区域DCA相邻设置的至少一个第二区域PCA。例如，电路部分PCL可以包括两个第二区域PCA，并且第二区域PCA可以分别设置在第一区域DCA的两侧处。即，第一区域DCA可以设置在第二区域PCA之间。
第二区域PCA可以包括多个像素电路区域PCR，连接到显示元件部分DDL的显示元件OLED的多个像素电路PXC可以分别设置在像素电路区域PCR中。
显示元件部分DDL可以包括其中设置有相应的显示元件OLED的多个显示元件区域DDR。显示元件OLED可以分别连接到像素电路PXC。
显示元件部分DDL可以覆盖第二区域PCA和第一区域DCA。即，设置在与第一区域DCA叠置的显示元件区域DDR中的显示元件OLED可以设置在第一区域DCA上。
显示元件OLED和像素电路PXC可以通过桥接图案BRP连接。连接设置在显示装置的在行方向上的一端处的显示元件OLED和像素电路PXC的桥接图案BRP的长度可以与连接设置在第二区域PCA之间的中心部分处的显示元件OLED和像素电路PXC的桥接图案BRP的长度不同。例如，相邻的桥接图案BRP中的与一端邻近的桥接图案BRP的长度可以比相邻的桥接图案BRP中的与中心部分邻近的桥接图案的长度短。
图21是示出了根据本公开的又一实施例的显示装置的平面图。
参照图21，显示装置可以包括基底(未示出)、设置在基底上的电路部分(未示出)和设置在电路部分上的显示元件部分(未示出)。电路部分可以包括第一区域DCA和与第一区域DCA相邻设置的第二区域PCA。第二区域PCA可以包括多个像素电路区域(未示出)，并且连接到显示元件部分的显示元件(未示出)的像素电路(未示出)可以分别设置在像素电路区域中。显示元件部分可以包括其中设置有相应的显示元件的多个显示元件区域DDR。显示元件可以分别连接到像素电路。
显示元件部分可以延伸到电路部分的第一区域DCA。即，一些显示元件区域DDR可以与第一区域DCA叠置，设置在与第一区域DCA叠置的显示元件区域DDR中的显示元件可以设置在第一区域DCA上。
显示元件和像素电路可以通过桥接图案BRP连接。
连接设置在显示装置的在行方向上的一端处的显示元件和像素电路的桥接图案BRP的长度可以与连接设置在显示装置的在行方向上的另一端处的显示元件和像素电路的桥接图案BRP的长度不同。此外，相邻的桥接图案BRP中的与所述一端邻近的桥接图案BRP的长度可以比相邻的桥接图案BRP中的与所述另一端邻近的桥接图案BRP的长度长或短。
如果所述一端是第二区域PCA的距离第二区域PCA与第一区域DCA之间的边界最远的部分，则相邻的桥接图案BRP中的与所述一端邻近的桥接图案BRP的长度可以比相邻的桥接图案BRP中的与所述另一端邻近的桥接图案BRP的长度短。
在本公开的实施例中，除了连接显示元件和像素电路的桥接图案BRP之外，显示装置还可以包括与桥接图案BRP设置在同一层上的虚设图案DMP。虚设图案DMP可以分别连接到桥接图案BRP。虚设图案DMP可以补偿由于桥接图案BRP的长度差异而产生的负载差异。
虚设图案DMP的长度可以彼此不同。例如，随着桥接图案BRP的长度增大，虚设图案DMP的长度可以减小。虚设图案DMP的长度可以与桥接图案BRP的长度成反比。
图5中所示的第一电源ELVDD可以被提供给虚设图案DMP。虚设图案DMP可以与显示元件的第二电极形成电容器。虚设图案可以将电容器的电容添加到桥接图案BRP。因此，不管桥接图案BRP的长度如何，可以补偿与桥接图案BRP之间的长度差异对应的负载，并且桥接图案BRP的负载可以完全变为彼此相等或相似。
可以根据桥接图案BRP的负载来延迟通过桥接图案BRP施加到显示元件的信号。如图21中所示，如果桥接图案BRP的长度彼此不同，则桥接图案BRP的负载会彼此不同。如果桥接图案BRP的负载彼此不同，则桥接图案BRP的RC延迟会彼此不同。
同时，在本公开的实施例中，桥接图案BRP的负载可以通过虚设图案DMP变为彼此相等或相似。因此，桥接图案BRP的RC延迟可以彼此相等或相似。
图22是示出了根据本公开的又一实施例的显示装置的平面图。
参照图22，显示装置可以包括基底(未示出)、设置在基底上的电路部分(未示出)和设置在电路部分上的显示元件部分(未示出)。电路部分可以包括第一区域DCA和与第一区域DCA相邻设置的第二区域PCA。第二区域PCA可以包括多个像素电路区域(未示出)，连接到显示元件部分的显示元件(未示出)的像素电路(未示出)可以分别设置在像素电路区域中。显示元件部分可以包括其中设置有相应的显示元件的多个显示元件区域DDR。显示元件可以分别连接到像素电路。
显示元件部分可以延伸到电路部分的第一区域DCA。即，一些显示元件区域DDR可以与第一区域DCA叠置，设置在与第一区域DCA叠置的显示元件区域DDR中的显示元件可以设置在第一区域DCA上。
显示元件和像素电路可以通过桥接图案BRP连接。当桥接图案BRP连接显示元件和像素电路时，一些桥接图案BRP不具有单一的线形形状，而是可以具有迂回的形状。因此，桥接图案BRP的长度可以彼此相等或相似。
如果桥接图案BRP的长度彼此不同，则桥接图案BRP的负载会彼此不同。如果桥接图案BRP的负载彼此不同，则桥接图案BRP的RC延迟会彼此不同。
然而，在本公开的实施例中，桥接图案BRP的长度彼此相等或相似，因此桥接图案BRP的RC延迟会彼此相等或相似。
图23是示出了根据本公开的又一实施例的显示装置的剖视图。
参照图23，显示装置可以包括基底SUB、设置在基底SUB上的电路部分PCL以及设置在电路部分PCL上的显示元件部分DDL。
电路部分PCL可以包括至少一个晶体管TP。显示元件部分DDL可以包括其中设置有显示元件OLED的显示元件区域。显示元件OLED可以连接到晶体管TP。显示元件OLED和像素电路可以通过至少一个桥接图案BRP连接。
在下文中，将参照图23沿着堆叠顺序描述根据本公开的实施例的显示装置的结构。
晶体管TP可以设置在基底SUB上。晶体管TP可以是图7至图9中所示的第七晶体管T7。
晶体管TP可以包括源电极SE、漏电极DE和栅电极GE。源电极SE和漏电极DE可以与有源图案ACT一体地设置。例如，源电极SE和漏电极DE可以由掺杂有杂质的半导体层形成，有源图案ACT可以由未掺杂杂质的半导体层形成。这里，晶体管TP的沟道可以形成在有源图案ACT中。
栅极绝缘层GI可以设置在源电极SE、有源图案ACT和漏电极DE上。
栅电极GE可以设置在栅极绝缘层GI上。
顺序地堆叠的第一层间绝缘层IL1和第二层间绝缘层IL2可以设置在其上设置有栅电极GE的栅极绝缘层GI上。
通过接触孔连接到源电极SE或漏电极DE的第一桥接图案BRP1可以设置在第二层间绝缘层IL2上。第一桥接图案BRP1可以包括与图7至图9中所示的数据线Dj、连接线CNL和辅助连接线AUX相同的材料。此外，接触孔可以是图7至图9中所示的第七接触孔CH7。
第三层间绝缘层IL3可以设置在其上设置有第一桥接图案BRP1的第二层间绝缘层IL2上。
通过接触孔连接到第一桥接图案BRP1的第二桥接图案BRP2可以设置在第三层间绝缘层IL3上。
第一保护层PSV1可以设置在其上设置有第二桥接图案BRP2的第三层间绝缘层IL3上。
通过穿过第一保护层PSV1的接触孔连接到第二桥接图案BRP2的第三桥接图案BRP3和用于减小由于线之间的叠置而产生的寄生电容器的寄生电容的耦合屏蔽电极CSE可以设置在第一保护层PSV1上。第三桥接图案BRP3和耦合屏蔽电极CSE可以设置为彼此间隔开。耦合屏蔽电极CSE可以与第二电桥图案BRP2和将在下文中描述的第一电极AD叠置。
第二保护层PSV2可以设置在其上设置有第三桥接图案BRP3和耦合屏蔽电极CSE的第一保护层PSV1上，显示元件OLED可以设置在第二保护层PSV2上。
显示元件OLED可以包括设置在第二保护层PSV2上的第一电极AD、设置在第一电极AD上的发光层EML以及设置在发光层EML上的第二电极CD。
第一电极AD设置在第二保护层PSV2上，并且可以通过穿过第二保护层PSV2的接触孔连接到第三桥接图案BRP3。因此，第一电极AD可以通过第一桥接图案BRP1、第二桥接图案BRP2和第三桥接图案BRP3电连接到源电极SE或漏电极DE。即，显示元件OLED可以通过第一桥接图案BRP1、第二桥接图案BRP2和第三桥接图案BRP3电连接到源电极SE或漏电极DE。
在本实施例中，恒定电压可以被施加到耦合屏蔽电极CSE。例如，图5和图6中所示的初始化电源Vint、第一电源ELVDD和第二电源ELVSS中的一个可以被施加到耦合屏蔽电极CSE。
寄生电容器可以形成在第一电极AD与第二桥接图案BRP2之间。寄生电容器的电容增大第二桥接图案BRP2的负载，从而增大第二桥接图案BRP2的RC延迟。
然而，如果恒定电压被施加到耦合屏蔽电极CSE，则第一电极AD与第二桥接图案BRP2之间的寄生电容器可以被分为第一电极AD与耦合屏蔽电极CSE之间的寄生电容器以及耦合屏蔽电容CSE与第二桥接图案BRP2之间的寄生电容器。被耦合屏蔽电极CSE分开的寄生电容器彼此串联连接，串联连接的电容器的电容之和会减小。因此，耦合屏蔽电极CSE可以减小形成在第一电极AD与第二桥接图案BRP2之间的寄生电容器的寄生电容。
图24是示出了根据本公开的又一实施例的显示装置的剖视图。
参照图24，显示装置可以包括基底SUB、设置在基底SUB上的电路部分PCL和设置在电路部分PCL上的显示元件部分DDL。电路部分PCL可以包括至少一个晶体管TP。显示元件部分DDL可以包括其中设置有显示元件OLED的显示元件区域。显示元件OLED可以连接到晶体管TP。显示元件OLED和像素电路可以通过至少一个桥接图案BRP来连接。
在下文中，将参照图24沿着堆叠顺序描述根据本公开的实施例的显示装置的结构。
晶体管TP可以设置在基底SUB上。晶体管TP可以是图7至图9中所示的第七晶体管T7。
晶体管TP可以包括源电极SE、漏电极DE和栅电极GE。源电极SE和漏电极DE可以与有源图案ACT一体地形成。例如，源电极SE和漏电极DE可以由掺杂杂质的半导体层形成，有源图案ACT可以由未掺杂杂质的半导体层形成。这里，晶体管TP的沟道可以形成在有源图案ACT中。
栅极绝缘层GI可以设置在源电极SE、有源图案ACT和漏电极DE上。
栅电极GE可以设置在栅极绝缘层GI上。
顺序堆叠的第一层间绝缘层IL1和第二层间绝缘层IL2可以设置在其上设置有栅电极GE的栅极绝缘层GI上。
通过接触孔连接到源电极SE或漏电极DE的第一桥接图案BRP1可以设置在第二层间绝缘层IL2上。第一桥接图案BRP1可以包括与图7至图9中所示的数据线Dj、连接线CNL和辅助连接线AUX相同的材料。此外，接触孔可以是图7至图9中所示的第七接触孔CH7。
第三层间绝缘层IL3可以设置在其上设置有第一桥接图案BRP1的第二层间绝缘层IL2上。
通过接触孔连接到第一桥接图案BRP1的第二桥接图案BRP2和用于减小由于线之间叠置而产生的寄生电容器的寄生电容的耦合屏蔽电极CSE可以设置在第三层间绝缘层IL3上。第二桥接图案BRP2和耦合屏蔽电极CSE可以设置为彼此间隔开。耦合屏蔽电极CSE可以与将在下文中描述的第三桥接图案叠置。
第一保护层PSV1可以设置在其上设置有第二桥接图案BRP2和耦合屏蔽电极CSE的第三层间绝缘层IL3上。
通过穿过第一保护层PSV1的接触孔连接到第二桥接图案BRP2的第三桥接图案BRP3可以设置在第一保护层PSV1上。
第二保护层PSV2可以设置在其上设置有第三桥接图案BRP3的第一保护层PSV1上，并且显示元件OLED可以设置在第二保护层PSV2上。
显示元件OLED可以包括设置在第二保护层PSV2上的第一电极AD、设置在第一电极AD上的发光层EML和设置在发光层EML上的第二电极CD。
第一电极AD设置在第二保护层PSV2上，并且可以通过穿过第二保护层PSV2的接触孔连接到第三桥接图案BRP3。因此，第一电极AD可以通过第一桥接图案BRP1、第二桥接图案BRP2和第三桥接图案BRP3电连接到源电极SE或漏电极DE。即，显示元件OLED可以通过第一桥接图案BRP1、第二桥接图案BRP2和第三桥接图案BRP3电连接到源电极SE或漏电极DE。
在本实施例中，恒定电压可以施加到耦合屏蔽电极CSE。例如，图5和图6中所示的初始化电源Vint、第一电源ELVDD和第二电源ELVSS中的一个可以应用于耦合屏蔽电极CSE。
寄生电容器可以形成在第一电极AD与第三桥接图案BRP3之间。寄生电容器的电容增大了第三桥接图案BRP3的负载，从而增大了第三桥接图案BRP3的RC延迟。
然而，如果恒定电压被施加到耦合屏蔽电极CSE，则可以在耦合屏蔽电极CSE与第三桥接图案BRP3之间形成寄生电容器。第一电极AD与第三桥接图案BRP3之间的寄生电容器以及耦合屏蔽电极CSE与第三桥接图案BRP3之间的寄生电容器可以彼此串联连接，并且串联连接的电容器的电容之和可以减小。当串联连接的电容器的电容之和可以减小时，可以减小第三桥接图案BRP3的RC延迟。
在根据本公开的显示装置中，显示元件甚至可以设置在第一区域上。即，其中设置有显示元件的显示区域可以延伸到第一区域上。因此，可以增大在显示装置中可以实现图像的显示区域的面积。
这里已经公开了示例实施例，尽管采用了特定术语，但是它们被使用并且仅以通用和描述性意义来被解释，而不是为了限制的目的。在一些情况下，除非另有具体说明，否则自提交本申请之日起对本领域普通技术人员将明显的是，结合具体实施例描述的特征、特性和/或元件可以单独使用或与结合其它实施例描述的特征、特性和/或元件结合使用。因此，本领域技术人员将理解的是，在不脱离如权利要求中阐述的本公开的精神和范围的情况下，可以进行形式和细节上的各种变化。

Claims (4)

1.一种显示装置，所述显示装置包括：
基底；
电路部分，包括具有驱动单元的至少一个第一区域和与所述至少一个第一区域相邻设置的至少一个第二区域，其中，所述至少一个第二区域包括与所述至少一个第一区域相邻布置的第一像素电路和与所述至少一个第一区域间隔开的第二像素电路；
显示元件部分，包括第一显示元件和第二显示元件，所述显示元件部分设置在所述电路部分上，其中，所述第一显示元件电连接到所述第一像素电路并与所述第一区域叠置，所述第二显示元件电连接到所述第二像素电路；
其中，所述第一像素电路和所述第二像素电路均具有至少一个晶体管，所述至少一个晶体管包括设置在所述基底上的半导体层和设置在栅极绝缘层上的栅电极，所述栅极绝缘层形成在所述半导体层上，并且所述半导体层包括源电极、漏电极和设置在所述源电极与所述漏电极之间的有源图案，
其中，所述电路部分还包括：
第一层间绝缘层和第二层间绝缘层，覆盖所述至少一个晶体管，所述第一层间绝缘层和所述第二层间绝缘层顺序地堆叠；
第一桥接图案，设置在所述第二层间绝缘层上，所述第一桥接图案经由所述第一层间绝缘层和所述第二层间绝缘层中的第一接触孔而连接到所述至少一个晶体管；
数据线，设置在所述第二层间绝缘层上；
第三层间绝缘层，设置在所述第一桥接图案和所述数据线之上；
第二桥接图案，设置在所述第三层间绝缘层上并且经由所述第三层间绝缘层中的第二接触孔而连接到所述第一桥接图案；
第一保护层，设置在所述第二桥接图案上；
第三桥接图案，设置在所述第一保护层上并且经由所述第一保护层中的第三接触孔而连接到所述第二桥接图案；
第二保护层，设置在所述第三桥接图案上，所述第一显示元件和所述第二显示元件的像素电极设置在所述第二保护层上，并且所述像素电极经由所述第二保护层中的第四接触孔而连接到所述第三桥接图案；以及
耦合屏蔽电极，设置在所述第一保护层上并与所述第三桥接图案间隔开或者设置在所述第三层间绝缘层上并与所述第二桥接图案间隔开，
其中，所述耦合屏蔽电极被构造为接收第一电源电压、第二电源电压和初始化电压中的一个。
2.根据权利要求1所述的显示装置，其中，当所述耦合屏蔽电极设置在所述第一保护层上时，将所述第一像素电路的所述至少一个晶体管连接到所述第一显示元件的所述第二桥接图案的长度与将所述第二像素电路的所述至少一个晶体管连接到所述第二显示元件的所述第二桥接图案的长度不同。
3.根据权利要求2所述的显示装置，其中，将所述第一像素电路的所述至少一个晶体管连接到所述第一显示元件的所述第二桥接图案的长度比将所述第二像素电路的所述至少一个晶体管连接到所述第二显示元件的所述第二桥接图案的长度大。
4.根据权利要求3所述的显示装置，其中，随着所述第一像素电路的所述至少一个晶体管与所述第一显示元件之间的距离增大，所述第二桥接图案的长度增大。
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