KR20220164851A - 발광 표시 장치 - Google Patents

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light emitting
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driving
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송희림
유병창
박경순
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Abstract

실시예들에 따르면, 발광 표시 장치는 제1 발광 소자 및 제1 화소 회로부를 포함하는 제1 표시 영역; 및 구동부 상부에 위치하는 제2 발광 소자 및 이를 구동하는 제2 화소 회로부를 포함하는 제2 표시 영역을 포함하며, 상기 제1 화소 회로부는 상기 제2 화소 회로부는 부스트 커패시터를 더 포함한다.

Description

발광 표시 장치{LUGHT EMITTING DISPLAY DEVICE}
본 개시는 발광 표시 장치에 관한 것으로서, 보다 구체적으로 구동부 위에도 발광 소자를 위치시킨 발광 표시 장치에 관한 것이다.
표시 장치는 화면이 표시되는 표시 영역과 화면이 표시되지 않는 주변 영역을 포함할 수 있다. 표시 영역에는 행 방향 및 열 방향으로 복수의 화소가 배치될 수 있다. 각 화소 내에는 트랜지스터, 커패시터 등과 같은 다양한 소자와 이들 소자에 신호를 공급할 수 있는 다양한 배선들이 위치할 수 있다. 주변 영역에는 이러한 화소를 구동하기 위해 전기적 신호를 전달하는 다양한 구동부(스캔 구동부, 데이터 구동부, 타이밍 컨트롤러 등) 및 배선이 위치할 수 있다.
이러한 주변 영역의 크기를 줄이고, 표시 영역을 확대하고자 하는 요구가 늘어나고 있으나, 고해상도 및 고속 구동을 구현하는 과정에서 구동부가 차지하는 면적이 증가하고 있어 주변 영역의 크기를 줄이기 어려운 문제점이 있다.
실시예들은 표시 영역이 확장된 표시 장치를 제공하기 위한 것이다. 실시예들은 표시 영역이 확장된 표시 장치에서 표시 품질이 일정하도록 하기 위한 것이다.
일 실시예에 따른 발광 표시 장치는 제1 발광 소자 및 제1 화소 회로부를 포함하는 제1 표시 영역; 및 구동부 상부에 위치하는 제2 발광 소자 및 이를 구동하는 제2 화소 회로부를 포함하는 제2 표시 영역을 포함하며, 상기 제1 화소 회로부는 상기 제2 화소 회로부는 부스트 커패시터를 더 포함한다.
상기 제1 화소 회로부 및 상기 제2 화소 회로부는 각각 출력 전류를 생성하는 구동 트랜지스터; 데이터선으로부터 데이터 전압을 전달받는 제2 트랜지스터; 및 상기 제2 트랜지스터에서 출력되는 상기 데이터 전압을 상기 구동 트랜지스터의 게이트 전극으로 전달하는 제3 트랜지스터를 포함할 수 있다.
상기 부스트 커패시터의 일 전극은 상기 제2 트랜지스터의 게이트 전극과 연결되는 제1 스캔선과 연결되어 있으며, 타 전극은 상기 구동 트랜지스터의 상기 게이트 전극과 연결될 수 있다.
상기 구동 트랜지스터의 상기 게이트 전극에는 유지 커패시터가 연결될 수 있다.
상기 제2 트랜지스터와 상기 제3 트랜지스터의 사이에 위치하는 입력 커패시터를 더 포함할 수 있다.
상기 제1 화소 회로부 및 상기 제2 화소 회로부는 각각 상기 입력 커패시터와 상기 제2 트랜지스터가 연결되는 단자에 기준 전압을 전달하는 제4 트랜지스터를 더 포함할 수 있다.
상기 제1 화소 회로부 및 상기 제2 화소 회로부는 각각 상기 구동 트랜지스터에 구동 전압을 전달하는 제5 트랜지스터; 및 상기 구동 트랜지스터에서 출력되는 상기 출력 전류를 상기 제1 발광 소자 또는 상기 제2 발광 소자로 전달하는 제6 트랜지스터를 더 포함할 수 있다.
상기 제1 화소 회로부는 일측 단은 상기 제1 스캔선과 연결되어 있으며, 타측 단은 상기 구동 트랜지스터와 상기 제6 트랜지스터가 연결되는 노드와 연결되어 있는 제2 부스트 커패시터를 더 포함할 수 있다.
상기 제3 트랜지스터는 산화물 반도체를 포함할 수 있다.
상기 부스트 커패시터는 상기 제1 스캔선과 중첩하며, 상기 산화물 반도체와 동일한 층에 위치하는 제1 부스트 전극을 포함할 수 있다.
상기 제3 트랜지스터는 게이트 전극에 고 레벨의 전압이 인가되면 턴 온되고, 상기 제2 트랜지스터 및 상기 구동 트랜지스터는 게이트 전극에 저 레벨의 전압이 인가되면 턴 온될 수 있다.
상기 제1 화소 회로부 및 상기 제2 화소 회로부는 상기 제1 발광 소자 및 상기 제2 발광 소자의 애노드에 초기화 전압을 인가하는 제7 트랜지스터를 더 포함할 수 있다.
상기 제2 표시 영역은 상기 제1 표시 영역의 양측에 위치하며, 상기 제2 표시 영역에 포함되는 상기 제2 발광 소자는 상기 제1 화소 회로부 및 상기 제2 화소 회로부에 신호를 전달하는 구동부의 상부에 위치하는 구동부 발광 소자와 상기 구동부 발광 소자와 상기 제1 발광 소자의 사이에 위치하는 중간부 발광 소자를 포함할 수 있다.
상기 중간부 발광 소자의 하부에는 제2 화소 회로부가 위치하며, 상기 제2 화소 회로부 중 일부는 상기 구동부 발광 소자와 연결되며, 나머지 일부는 상기 중간부 발광 소자와 연결될 수 있다.
상기 구동부는 제1 스캔 신호를 생성하는 제1 스캔 신호 생성부; 제2 스캔 신호를 생성하는 제2 스캔 신호 생성부; 제1 발광 제어 신호를 생성하는 제1 발광 제어 신호 생성부; 제2 발광 제어 신호를 생성하는 제2 발광 제어 신호 생성부; 및 초기화 제어 신호를 생성하는 초기화 제어 신호 생성부를 포함할 수 있다.
상기 제1 표시 영역의 양측에 위치하는 상기 구동부 중 일측에 위치하는 상기 구동부는 상기 제1 스캔 신호 생성부, 상기 제2 스캔 신호 생성부, 상기 제1 발광 제어 신호 생성부, 및 상기 초기화 제어 신호 생성부를 포함하며, 타측에 위치하는 상기 구동부는 상기 제1 스캔 신호 생성부, 상기 제2 스캔 신호 생성부, 상기 제1 발광 제어 신호 생성부, 및 상기 제2 발광 제어 신호 생성부를 포함할 수 있다.
상기 제2 스캔 신호 생성부, 상기 제1 발광 제어 신호 생성부, 상기 제2 발광 제어 신호 생성부, 및 상기 초기화 제어 신호 생성부는 두 개의 화소행 마다 하나씩 형성되며, 상기 제1 스캔 신호 생성부는 하나의 화소 행마다 하나씩 형성될 수 있다.
상기 제1 스캔 신호 생성부는 1H의 간격으로 상기 제1 스캔 신호를 출력될 수 있다.
상기 제2 스캔 신호 생성부, 상기 제1 발광 제어 신호 생성부, 상기 제2 발광 제어 신호 생성부, 및 상기 초기화 제어 신호 생성부에서 출력되는 신호는 2H 간격으로 출력될 수 있다.
상기 제1 화소 회로부는 상기 제2 화소 회로부에 비하여 제1 방향으로는 반의 폭을 가지며, 상기 제1 방향에 수직한 제2 방향으로는 동일한 폭을 가지면서 형성될 수 있다.
실시예들에 따르면, 구동부의 상부에 발광 소자를 위치시켜 표시 영역이 확장될 수 있다.
실시예들에 따르면, 구동부 상부의 발광 소자에 발광 전류를 전달하는 화소 회로부와 노멀 화소 회로부의 구조를 서로 다르게 형성하여 휘도가 매칭되도록 하여 구동부 상부의 발광 소자의 표시 품질이 노멀 발광 소자의 표시 품질과 동일 유사하며, 그 결과 사용자가 표시 영역 내의 일부 영역에서 표시 품질이 다름을 시인할 수 없다.
도 1은 일 실시예에 의한 표시 장치의 평면도이다.
도 2는 도 1의 II-II선을 따라 도시한 단면도이다.
도 3은 일 실시예에 의한 표시 장치에서 화소 회로부와 발광 소자간의 연결 관계를 도시하는 평면도이다.
도 4는 일 실시예에 따른 제1 표시 영역의 화소의 회로도이다.
도 5는 일 실시예에 따른 제2 표시 영역의 화소의 회로도이다.
도 6은 도 4 및 도 5의 실시예에 따른 화소에 인가되는 파형도이다.
도 7은 일 실시예에 따른 제1 표시 영역의 화소의 배치도이다.
도 8은 도 7의 VII-VII에 따른 단면도이다.
도 9 내지 도 13은 도 7 및 도 8의 화소의 제조 순서에 기초한 도면이다.
도 14는 일 실시예에 따른 제2 표시 영역의 화소의 배치도이다.
도 15는 도 14의 XV-XV에 따른 단면도이다.
도 16 내지 도 20은 도 14 및 도 15의 화소의 제조 순서에 기초한 도면이다.
도 21은 일 실시예에 따른 표시 장치의 블록 배치도이다.
도 22는 일 실시예에 따른 각 구동부의 동작 타이밍도이다.
도 23은 일 실시예에 따른 표시 장치에서 다양한 조건의 표시 결과를 보여주는 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
먼저, 도 1 및 도 2를 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.
도 1은 일 실시예에 의한 표시 장치의 평면도이고, 도 2는 도 1의 II-II선을 따라 도시한 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 일 실시예에 의한 표시 장치(1000)는 기판(110) 및 기판(110) 위에 위치하는 화소 회로부(PC1, PC2; 도 2 참고)와 화소 회로부(PC1, PC2)로부터 발광 전류를 전달받는 발광 소자(ED1, ED2)를 포함한다.
기판(110)은 표시 영역(DA) 및 표시 영역(DA)에 인접한 주변 영역(PA)을 포함한다. 표시 영역(DA)은 표시 장치(1000)의 중심부에 위치할 수 있고, 대략 사각 형상으로 이루어질 수 있으며, 각 코너부는 라운드 형상을 가질 수 있다. 다만, 표시 영역(DA)의 형상 및 코너부의 형상은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
표시 영역(DA)은 제1 표시 영역(DA1) 및 제1 표시 영역(DA1)에 인접한 제2 표시 영역(DA2)으로 구분될 수 있다. 제1 표시 영역(DA1)은 표시 영역(DA)의 중심부에 위치할 수 있고, 제1 표시 영역(DA1)의 양측, 예를 들면 좌측 및 우측에 제2 표시 영역(DA2)이 위치할 수 있다. 다만, 이는 하나의 예시에 불과하며, 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)의 위치는 다양하게 변경될 수 있다. 예를 들면, 제1 표시 영역(DA1)이 대략 사각형상으로 이루어질 수 있고, 제2 표시 영역(DA2)이 제1 표시 영역(DA1)의 4개의 모서리를 둘러싸도록 위치할 수도 있다.
주변 영역(PA)은 표시 영역(DA)을 둘러싸는 형태로 이루어질 수 있다. 주변 영역(PA)은 영상이 표시되지 않는 영역으로서, 표시 장치(1000)의 외곽부에 위치할 수 있다. 일 실시예에 의한 표시 장치(1000)의 적어도 일부는 구부러진 벤딩부를 포함할 수 있다. 예를 들면, 표시 장치(1000)의 중심부는 평평하고, 가장자리부는 구부러진 형상을 가질 수 있다. 이때, 제2 표시 영역(DA2)의 적어도 일부는 벤딩부에 위치할 수 있다. 즉, 기판(110)의 제2 표시 영역(DA2)의 적어도 일부가 구부러진 형상을 가질 수 있다.
발광 소자(ED1, ED2)는 소정의 광을 방출하여 휘도를 표시하거나 휘도에 더하여 색을 표시할 수 있다. 여기서 표시 가능한 색은 적색, 녹색, 청색 또는 백색 등의 광일 수 있다. 표시 장치(1000)는 발광 소자(ED1, ED2)들로부터 방출되는 광을 통해 영상을 표시할 수 있다.
발광 소자(ED1, ED2)는 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)를 포함할 수 있다. 발광 소자(ED1, ED2)는 표시 영역(DA)에 위치할 수 있다.
제1 발광 소자(ED1)는 제1 표시 영역(DA1)에 위치할 수 있고, 제2 발광 소자(ED2)는 제2 표시 영역(DA2)에 위치할 수 있다. 도 2를 참고하면, 제2 발광 소자(ED2)는 구동부(DR)의 상부에 위치할 수 있다. 일 실시예에 의한 표시 장치(1000)는 복수의 제1 발광 소자(ED1) 및 복수의 제2 발광 소자(ED2)를 포함할 수 있다. 제1 표시 영역(DA1)에 복수의 제1 발광 소자(ED1)가 제1 방향(DR1) 및 제2 방향(DR2)을 따라 배치될 수 있고, 제2 표시 영역(DA2)에 복수의 제2 발광 소자(ED2)가 제1 방향(DR1) 및 제2 방향(DR2)을 따라 배치될 수 있다. 제1 발광 소자(ED1)의 크기와 제2 발광 소자(ED2)의 크기는 동일하거나 상이할 수 있다. 예를 들면, 제2 발광 소자(ED2)의 크기가 제1 발광 소자(ED1)의 크기보다 클 수 있다. 단위 면적당 제1 발광 소자(ED1)의 개수와 단위 면적당 제2 발광 소자(ED2)의 개수는 동일하거나 상이할 수 있다. 예를 들면, 단위 면적당 제2 발광 소자(ED2)의 개수는 단위 면적당 제1 발광 소자(ED1)의 개수보다 적을 수 있다. 제1 표시 영역(DA1)의 해상도와 제2 표시 영역(DA2)의 해상도는 동일하거나 상이할 수 있다. 예를 들면, 제1 표시 영역(DA1)의 해상도가 제2 표시 영역(DA2)의 해상도보다 높을 수 있다. 이러한 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)의 배치 형태, 크기, 제1 표시 영역(DA1)과 제2 표시 영역(DA2)의 해상도 등은 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다.
도 2를 참고하면, 일 실시예에 의한 표시 장치(1000)는 기판(110) 위에 위치하는 화소 회로부(PC1, PC2)는 제1 화소 회로부(PC1) 및 제2 화소 회로부(PC2)를 포함할 수 있다. 도 2에서 제1 화소 회로부(PC1)는 실질적으로 복수의 제1 화소 회로부(PC1)가 제1 방향(DR1) 및 제2 방향(DR2)을 따라 배치된 영역을 나타낸 것이고, 제2 화소 회로부(PC2)는 실질적으로 복수의 제2 화소 회로부(PC2)가 제1 방향(DR1) 및 제2 방향(DR2)을 따라 배치된 영역을 나타낸 것이다. 복수의 화소 회로부(PC1, PC2)의 배열 형태는 특별히 한정되는 것은 아니며, 다양한 형태로 배열될 수 있다. 제1 화소 회로부(PC1)는 제1 표시 영역(DA1)에 위치할 수 있고, 제2 화소 회로부(PC2)는 제2 표시 영역(DA2)에 위치할 수 있다. 각각의 화소 회로부(PC1, PC2)는 적어도 하나의 발광 소자(ED1, ED2)와 연결될 수 있다. 제1 화소 회로부(PC1)는 제1 발광 소자(ED1)와 연결될 수 있고, 제2 화소 회로부(PC2)는 제2 발광 소자(ED2)와 연결될 수 있다. 하나의 제1 화소 회로부(PC1)의 크기와 하나의 제2 화소 회로부(PC2)의 크기는 동일하거나 상이할 수 있다. 예를 들면, 하나의 제2 화소 회로부(PC2)의 크기가 하나의 제1 화소 회로부(PC1)의 크기보다 클 수 있다. 또한, 제1 화소 회로부(PC1)의 구조와 제2 화소 회로부(PC2)의 구조는 도 4 및 도 5, 그리고 도 7 내지 도 20에서와 같이 일부 상이한 구조를 가질 수 있다.
도 2를 참고하면, 일 실시예에 의한 표시 장치(1000)는 기판(110) 위에 위치하는 구동부(DR)를 더 포함할 수 있다. 구동부(DR)는 제1 화소 회로부(PC1) 및 제2 화소 회로부(PC2)에 연결될 수 있다. 구동부(DR)는 예를 들면, 구동부(DR)는 스캔 신호 생성부, 발광 제어 신호 생성부 등의 신호 생성부와 이들과 연결되는 신호 전달 배선 등을 포함할 수 있다. 도 21을 참고하면, 구동부(DR)는 발광 제어 신호 생성부(EM1_D, EM2_D), 초기화 제어 신호 생성부(EB1_D), 스캔 신호 생성부(GW_D, GC_D)를 포함할 수 있다. 그 외 데이터 구동부나 전압을 전달하는 배선(구동 전압 공급선, 공통 전압 공급선 등)을 더 포함할 수 있다. 구동부(DR)의 적어도 일부는 제2 표시 영역(DA2)에 위치할 수 있고, 나머지 일부는 주변 영역(PA)에 위치할 수 있다.
제1 표시 영역(DA1)은 제1 발광 소자(ED1)에 의해 광이 방출된다. 제1 표시 영역(DA1)에는 제1 화소 회로부(PC1) 및 제1 화소 회로부(PC1)로부터 발광 전류를 전달받는 제1 발광 소자(ED1)가 형성되어 있다. 이때, 제1 발광 소자(ED1)의 적어도 일부는 제1 발광 소자(ED1)와 전기적으로 연결되어 있는 제1 화소 회로부(PC1)와 중첩할 수 있다. 이하에서 제1 표시 영역(DA1)에 형성되어 있는 하나의 제1 화소 회로부(PC1) 및 이로부터 발광 전류를 전달받는 하나의 제1 발광 소자(ED1)를 합하여 제1 표시 영역의 화소 또는 노멀 화소라한다. 제1 화소 회로부(PC1) 및 제1 발광 소자(ED1)는 각각 노멀 화소 회로부 및 노멀 발광 소자라고도 한다.
제2 표시 영역(DA2)은 제2 표시 영역(DA2)은 제2 발광 소자(ED2)에 의해 광이 방출되는 영역이며, 제2-1 표시 영역(DA2-1) 및 제2-2 표시 영역(DA2-2)으로 구분될 수 있다. 제2-1 표시 영역(DA2-1)은 제2 화소 회로부(PC2)가 위치하는 영역이며, 제2-2 표시 영역(DA2-2)은 구동부(DR)가 위치하는 영역이다. 제2-1 표시 영역(DA2-1) 및 제2-2 표시 영역(DA2-2)은 모두 제2 화소 회로부(PC2)로부터 발광 전류를 전달받는 제2 발광 소자(ED2)가 위치한다. 제2 발광 소자(ED2)는 제2 화소 회로부(PC2)의 상부에 위치하는 제2 발광 소자(ED2)와 구동부(DR)의 상부에 위치하는 제2 발광 소자(ED2)로 구분될 수 있다. 구동부(DR)위에 위치하는 제2 발광 소자(ED2)는 제2-2 표시 영역(DA2-2)을 구성하며, 제2-1 표시 영역(DA2-1)에 위치하는 제2 화소 회로부(PC2) 중 일부로부터 발광 전류를 전달받는다. 즉, 제2 화소 회로부(PC2)는 제2-1 표시 영역(DA2-1)을 구성하는 제2 발광 소자(ED2)에 출력 전달하는 제2 화소 회로부(PC2)와 제2-2 표시 영역(DA2-2)을 구성하는 제2 발광 소자(ED2)에 출력 전달하는 제2 화소 회로부(PC2)로 구분될 수 있다. 이하에서 제2 표시 영역(DA21)에 형성되어 있는 하나의 제2 화소 회로부(PC2) 및 이로부터 발광 전류를 전달받는 하나의 제2 발광 소자(ED2)를 합하여 제2 표시 영역의 화소 또는 변형 화소라한다. 제2 화소 회로부(PC2)는 변형 화소 회로부라고도 하며, 제2 발광 소자(ED2)는 제2-1 표시 영역(DA2-1)에 위치하는 제2 발광 소자(ED2)는 제2-1 발광 소자라고 하며, 제2-2 표시 영역(DA2-2)에 위치하는 제2 발광 소자(ED2)는 제2-2 발광 소자라고 한다. 또한, 이하에서는 제2-1 발광 소자는 중간부 발광 소자라고도 하며, 제2-2 발광 소자는 구동부 발광 소자라고도 한다.
비교예에 따른 표시 장치에서는 표시 영역에 화소 회로부 및 발광 소자가 위치하고, 표시 영역을 둘러싸는 주변 영역에는 구동부가 위치하지만, 발광 소자는 위치하지 않는다. 따라서, 구동부가 위치하는 주변 영역에서는 화상을 표시할 수 없고, 데드 스페이스(Dead Space)를 형성하게 된다. 이에 반하여, 일 실시예에 의한 표시 장치에서는 구동부(DR)가 위치하는 부분에 제2 발광 소자(ED2) 중 구동부 발광 소자가 형성되어 있어 화상을 표시할 수 있으므로, 화면이 표시되는 표시 영역이 확장된다. 즉, 구동부(DR) 위에 제2 발광 소자(ED2)가 위치함으로써, 데드 스페이스를 줄일 수 있고, 화상이 표시되지 않는 영역을 축소시킬 수 있다.
이하에서는 도 3을 통하여 일 실시예에 따른 표시 장치(1000)에서 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)에서 화소 회로부(PC1, PC2) 및 발광 소자(ED1, ED2)의 연결관계를 보다 상세하게 살펴본다.
도 3은 일 실시예에 의한 표시 장치에서 화소 회로부와 발광 소자간의 연결 관계를 도시하는 평면도이다.
먼저, 제1 표시 영역(DA1)을 살펴보면, 도 3에 도시된 바와 같이, 일 실시예에 의한 표시 장치의 제1 발광 소자(ED1)는 제1 발광 소자(ED1)에 발광 전류를 전달하는 제1 화소 회로부(PC1)와 적어도 일부 중첩한다.
제1 표시 영역(DA1)에서 제1 화소 회로부(PC1)는 각각 제1 방향(DR1) 및 제2 방향(DR2)을 따라 매트릭스 형태로 배치되어 있으며, 제1 발광 소자(ED1)도 제1 화소 회로부(PC1)의 배열 방식에 준하여 배열되어 있다. 도 3에 의하면, 1행 1열에 위치하는 제1 화소 회로부(PC1)는 1행 1열에 위치하는 제1 발광 소자(ED1)와 연결되어 있고, 중첩하고 있다. 또한, 1행 2열에 위치하는 제1 화소 회로부(PC1)는 1행 2열에 위치하는 제1 발광 소자(ED1)와 연결되어 있고, 중첩하고 있다. 또한, 2행 1열에 위치하는 제1 화소 회로부(PC1)는 2행 1열에 위치하는 제1 발광 소자(ED1)와 연결되어 있고, 중첩하고 있다. 또한, 2행 2열에 위치하는 제1 화소 회로부(PC1)는 2행 2열에 위치하는 제1 발광 소자(ED1)와 연결되어 있고, 중첩하고 있다. 이때, 각각의 제1 발광 소자(ED1)는 제1 색, 제2 색, 제3 색 중 적어도 어느 하나를 표시할 수 있다. 예를 들면, 제1 발광 소자(ED1)는 적색(R), 녹색(G), 청색(B)을 표시할 수 있다. 이때, 1행 및 3행에는 적색(R)을 표시하는 제1 발광 소자(ED1), 녹색(G)을 표시하는 제1 발광 소자(ED1), 청색(B)을 표시하는 제1 발광 소자(ED1), 녹색(G)을 표시하는 제1 발광 소자(ED1)가 반복하여 배치될 수 있다. 2행 및 4행에는 청색(B)을 표시하는 제1 발광 소자(ED1), 녹색(G)을 표시하는 제1 발광 소자(ED1), 적색(R)을 표시하는 제1 발광 소자(ED1), 녹색(G)을 표시하는 제1 발광 소자(ED1)가 반복하여 배치될 수 있다.
이와 같은 제1 표시 영역(DA1)에서 제1 발광 소자(ED1) 및 제1 화소 회로부(PC1)의 연결 및 배열 방식을 이하 각각 노멀 연결 방식 및 노멀 배열 방식이라고도 한다.
한편, 제2 표시 영역(DA2)을 살펴보면, 도 3에 도시된 바와 같이, 제2 표시 영역(DA2)은 제2-1 표시 영역(DA2-1) 및 제2-2 표시 영역(DA2-2)으로 구분될 수 있다. 제2-1 표시 영역(DA2-1)은 제2 화소 회로부(PC2)가 위치하는 영역이며, 제2-2 표시 영역(DA2-2)은 구동부(DR)가 위치하는 영역이다. 제2 화소 회로부(PC2)의 위 및 구동부(DR)의 위에는 제2 화소 회로부(PC2)로부터 발광 전류를 전달받는 제2 발광 소자(ED2)가 위치한다. 제2 발광 소자(ED2)는 제2 화소 회로부(PC2)의 상부에 위치하는 제2 발광 소자(ED2)와 구동부(DR)의 상부에 위치하는 제2 발광 소자(ED2)로 구분된다. 제2 화소 회로부(PC2)의 상부에 위치하는 제2 발광 소자(ED2; 중간부 발광 소자)는 제2-1 표시 영역(DA2-1)을 구성하고, 구동부(DR)위에 위치하는 제2 발광 소자(ED2; 구동부 발광 소자)는 제2-2 표시 영역(DA2-2)을 구성한다. 제2 화소 회로부(PC2)는 제2-1 표시 영역(DA2-1)을 구성하는 제2 발광 소자(ED2; 중간부 발광 소자)에 출력 전달하는 제2 화소 회로부(PC2; 이하 중간부 발광 소자용 화소 회로부라고도 함)와 제2-2 표시 영역(DA2-2)을 구성하는 제2 발광 소자(ED2; 구동부 발광 소자)에 출력 전달하는 제2 화소 회로부(PC2; 구동부 발광 소자용 화소 회로부라고도 함)로 구분된다. 좀 더 명확하게, 제2-2 표시 영역(DA2-2)에는 화소 회로부가 위치하고 있지 않지만, 인접하는 제2-1 표시 영역(DA2-1)에 위치하는 구동부 발광 소자용 화소 회로부로부터 발광 전류를 전달 받아 구동부 발광 소자가 발광하는 구조를 가진다. 그 결과, 도 3에서 1행 1열에 위치하는 제2 화소 회로부(PC2)는 1행 1열에 위치하는 제2 발광 소자(ED2)와 연결되어 있으나 서로 중첩하지 않는다. 즉, 제2 발광 소자(ED2) 중 구동부 발광 소자는 자신과 연결되어 있는 제2 화소 회로부(PC2)와 평면도상 중첩하지 않을 수 있다. 이처럼 중첩하지 않고, 서로 멀리 떨어져 있는 제2 발광 소자(ED2)와 제2 화소 회로부(PC2)는 연장 배선(600)에 의해 연결될 수 있다. 한편, 일부 제2 발광 소자(ED2) 중 중간부 발광 소자는 자신과 연결되어 있지 않는 제2 화소 회로부(PC2)와 평면도상 중첩할 수 있다. 도 3을 참고하면, 1행 4열에 위치하는 제2 발광 소자(ED2)의 발광 영역은 1행 1열에 위치하는 제2 화소 회로부(PC2)와 중첩할 수 있다. 또한, 1행 5열에 위치하는 제2 발광 소자(ED2)의 발광 영역은 1행 3열에 위치하는 제2 화소 회로부(PC2)와 중첩할 수 있다. 또한, 1행 6열에 위치하는 제2 발광 소자(ED2)의 발광 영역은 1행 5열에 위치하는 제2 화소 회로부(PC2)와 중첩할 수 있다.
제2-1 표시 영역(DA2-1)에서 제2 화소 회로부(PC2)는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 매트릭스 형태로 배치되어 있으며, 제2-1 표시 영역(DA2-1) 및 제2-2 표시 영역(DA2-2)에 위치하는 제2 발광 소자(ED2)는 제1 표시 영역(DA1)에 위치하는 제1 발광 소자(ED1)의 배열에 준하는 배열을 가질 수 있다.
도 3을 참고하면, 제1 표시 영역(DA1)에 위치하는 제1 화소 회로부(PC1)가 차지하는 평면 면적은 제2-1 표시 영역(DA2-1)에 위치하는 제2 화소 회로부(PC2)가 차지하는 면적의 반일 수 있다. 즉, 제2-1 표시 영역(DA2-1)에 위치하는 제2 화소 회로부(PC2)가 차지하는 면적은 노멀 화소 회로부가 차지하는 면적보다 크며, 2배 이상 4배 이하의 면적을 가질 수 있다. 하지만 실시예에 따라서는 제2 화소 회로부(PC2)가 차지하는 면적과 노멀 화소 회로부가 차지하는 면적이 동일할 수도 있다.
또한, 도 3을 참고하면, 제1 표시 영역(DA1)에 위치하는 제1 발광 소자(ED1)의 평면 면적도 제2 표시 영역(DA2)에 위치하는 제2 발광 소자(ED2)의 평면 면적보다 작을 수 있다. 실시예에 따라서는 제2 발광 소자(ED2)의 면적은 제1 표시 영역(DA1)의 면적의 1배 이상 두 배 이하일 수 있다.
각각의 제2 발광 소자(ED2)는 제1 색, 제2 색, 제3 색 중 적어도 어느 하나를 표시할 수 있다. 예를 들면, 제2 발광 소자(ED2)는 적색(R), 녹색(G), 청색(B)을 표시할 수 있다. 이때, 1행 및 3행에는 적색(R)을 표시하는 제2 발광 소자(ED2), 청색(B)을 표시하는 제2 발광 소자(ED2)가 반복하여 배치될 수 있다. 2행 및 4행에는 녹색(G)을 표시하는 제2 발광 소자(ED2)가 배치될 수 있다.
일 실시예에 의한 표시 장치에서 제2 발광 소자(ED2)는 제2 화소 회로부(PC2)가 위치하는 영역뿐만 아니라 구동부(DR)가 위치하는 영역에까지 위치함으로써, 화면이 표시되는 영역을 확장할 수 있다. 따라서, 제2 표시 영역(DA2)에서의 화소 밀도는 제1 표시 영역(DA1)에서의 화소 밀도에 비해 상대적으로 낮을 수 있다. 이때 낮아진 화소 밀도를 보상하기 위해 제2 발광 소자(ED2)의 휘도를 높이기 위해 제2 발광 소자(ED2)의 크기를 크게 형성할 수 있다. 이에 따라 제2 발광 소자(ED2)에 더 많은 전류를 공급하기 위해 제2 화소 회로부(PC2)에 포함되어 있는 유지 커패시터 등 각 소자의 크기를 크게 형성할 수 있다. 즉, 제2 화소 회로부(PC2)가 차지하는 면적이 넓어질 수 있다. 다만, 이는 하나의 예시에 불과하며, 제2 화소 회로부(PC2) 및 제2 발광 소자(ED2)의 면적은 다양하게 설정될 수 있다.
이상과 같은 구조를 가지는 제1 표시 영역(DA1)의 노멀 화소(PC1, ED1)와 제2 표시 영역(DA2)의 변형 화소(PC2, ED2)는 각각 도 4 및 도 5와 같이 서로 다른 회로 구조를 가질 수 있다.
이하에서는 먼저, 도 4를 통하여 제1 표시 영역(DA1)의 노멀 화소(PC1, ED1)의 회로 구조를 살펴본다.
도 4는 일 실시예에 따른 제1 표시 영역의 화소의 회로도이다.
제1 표시 영역(DA1)의 노멀 화소는 화소 회로부(PC1)와 발광 소자(ED1)로 구성되며, 도 4에서 발광 소자(ED1)를 제외한 나머지 구성은 화소 회로부를 구성한다. 화소 회로부는 발광 소자의 애노드에 발광 전류를 전달하는 구동 트랜지스터(T1); 데이터선(171)과 연결되어 데이터 전압을 입력 커패시터로 전달하는 제2 트랜지스터(T2); 및 구동 트랜지스터(T1)의 게이트 전극과 출력 전극을 연결하는 제3 트랜지스터(T3)를 포함할 수 있으며, 추가적으로 부스트 커패시터(Cb1 또는 Cb2)를 더 포함할 수 있다. 여기서 부스트 커패시터(Cb1 또는 Cb2)의 일측 단자는 제2 트랜지스터(T2)의 게이트 전극과 연결되어 있는 제1 스캔선(151)과 연결되어 있다.
도 4의 실시예에 따른 노멀 화소는 여러 신호선들(127, 151, 152, 153, 154, 155, 171, 172, 173)에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 복수의 커패시터(Cst, Cpr, Cb1, Cb2), 그리고 발광 소자(ED1)를 포함한다. 여기서, 발광 소자는 유기 발광 소자 또는 무기 발광 소자일 수 있다.
복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 발광 소자(ED1)로 전달할 발광 전류를 생성하는 구동 트랜지스터(T1; 제1 트랜지스터라고도 함), 데이터선(171)에 인가되는 데이터 전압(VDATA)을 화소내로 전달하는 제2 트랜지스터(T2), 구동 트랜지스터(T1)의 출력 전극과 게이트 전극을 연결시키는 제3 트랜지스터(T3), 입력 커패시터(Cpr)의 일단을 기준 전압(VREF)으로 변경시키는 제4 트랜지스터(T4), 구동 트랜지스터(T1)에 구동 전압(ELVDD)을 전달하는 제5 트랜지스터(T5), 구동 트랜지스터(T1)의 발광 전류를 발광 소자(ED1)로 전달하는 제6 트랜지스터(T6), 및 발광 소자(ED1)의 애노드를 초기화 전압(VINT)으로 변경시키는 제7 트랜지스터(T7)를 포함한다. 실시예에 따라서는 구동 트랜지스터(T1)의 입력 전극에 바이어스 전압을 전달하는 추가 트랜지스터를 더 포함할 수 있다.
복수의 신호선(127, 151, 152, 153, 154, 155, 171, 172, 173)은 제1 스캔선(151), 제2 스캔선(152), 초기화 제어선(153), 발광 제어선(154, 155), 데이터선(171), 구동 전압선(172), 기준 전압선(173), 및 초기화 전압선(127)을 포함할 수 있다. 발광 제어선(154, 155)에 포함된 제1 발광 제어선(154)과 제2 발광 제어선(155)은 서로 다른 타이밍을 가지는 신호가 인가될 수 있다.
기준 전압선(173)은 입력 커패시터(Cpr)와 제2 트랜지스터(T2)가 연결되어 있는 N 노드에 기준 전압 기준 전압(VREF)을 전달하며, 구동 전압선(172)은 구동 트랜지스터(T1)에 구동 전압(ELVDD)을 전달하며, 초기화 전압선(127)은 애노드에 초기화 전압(VINT)을 전달한다.
복수의 커패시터(Cst, Cpr, Cb1, Cb2)는 구동 트랜지스터(T1)의 게이트 전극의 전압을 한 프레임동안 일정하게 유지시키는 유지 커패시터(Cst), 제2 트랜지스터(T2)를 통하여 전달되는 데이터 전압(VDATA)을 구동 트랜지스터(T1)의 일 전극으로 전달하는 입력 커패시터(Cpr), 및 제1 스캔 신호(GW)에 의하여 G 노드 및 O 노드의 전압을 각각 변경시키는 부스트 커패시터(Cb1, Cb2)를 포함한다. 실시예에 따라서는 입력 커패시터(Cpr)를 포함하지 않아 직접 데이터 전압(VDATA)이 구동 트랜지스터(T1)의 일 전극으로 전달될 수도 있다. 또한, 실시예에 따라서는 두 개의 부스트 커패시터(Cb1, Cb2) 중 하나만 포함할 수도 있다.
화소에 포함된 각 소자의 연결 관계를 상세하게 살펴보면 아래와 같다.
구동 트랜지스터(T1)는 게이트 전극에 인가되는 데이터 전압(VDATA)에 따라서 출력되는 전류의 크기를 조절하는 트랜지스터로, 출력되는 전류가 발광 소자(ED1)의 애노드(anode)로 인가되어 데이터 전압(VDATA)에 따라서 발광 소자(ED1)의 밝기가 조절된다. 이를 위하여 구동 트랜지스터(T1)의 제1 전극은 구동 전압(ELVDD)을 인가 받을 수 있도록, 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있다. 한편, 구동 트랜지스터(T1)의 제2 전극(O 노드)은 발광 소자를 향하여 발광 전류를 출력할 수 있도록 배치되어, 제6 트랜지스터(T6)를 경유하여 발광 소자(ED1)의 애노드(anode)와 연결되어 있다. 구동 트랜지스터(T1)의 제2 전극은 입력 커패시터(Cpr)와 연결되어 제2 트랜지스터(T2)를 통하여 입력되는 데이터 전압(VDATA)을 전달받는다. 한편, 구동 트랜지스터(T1)의 게이트 전극(G 노드)은 유지 커패시터(Cst)와 연결되어 있다. 이에 유지 커패시터(Cst)에 저장된 전압에 따라서 구동 트랜지스터(T1)의 게이트 전극의 전압이 변하고 그에 따라 구동 트랜지스터(T1)가 출력하는 전류가 변경된다. 구동 트랜지스터(T1)의 게이트 전극과 제2 전극은 제3 트랜지스터(T3)에 의하여 연결되어 있다. 한편, 구동 트랜지스터(T1)의 게이트 전극(G 노드)은 제1 부스트 커패시터(Cb1)와도 연결되어 있다. 제1 부스트 커패시터(Cb1)의 타측 단자는 제1 스캔선(151)과 연결되어 있어 제1 스캔선(151)에 인가되는 제1 스캔 신호(GW)에 의하여 구동 트랜지스터(T1)의 게이트 전극(G 노드) 전압을 보상해주는 역할을 한다. 또한, 구동 트랜지스터(T1)의 제2 전극(O 노드)은 제2 부스트 커패시터(Cb2)와도 연결되어 있다. 제2 부스트 커패시터(Cb2)의 타측 단자는 제1 스캔선(151)과 연결되어 있어 제1 스캔선(151)에 인가되는 제1 스캔 신호(GW)에 의하여 O 노드로 전달되는 데이터 전압(VDATA)이 보상되면서 전달될 수 있도록 한다.
여기서, 보상의 의미는 제2 스캔선(152)에 인가되는 제2 스캔 신호(GC)가 제3 트랜지스터(T3)를 턴 온 시키기 위하여 고전압으로 변경되는 라이징 에지(rising edge)시, 또는 다시 저전압으로 변경(폴링 에지(falling edge)시, 각각 G 노드 및 O 노드의 전압값이 높아지거나 낮아지는 것을 보상하는 것일 수 있으며, 이를 위하여 제1 스캔선(151)에 인가되는 제1 스캔 신호(GW) 및 부스트 커패시터(Cb1, Cb2)를 이용하여 보상한다. 실시예에 따라서는 두 부스트 커패시터(Cb1, Cb2)중 하나만 포함할 수도 있다.
제2 트랜지스터(T2)는 데이터 전압(VDATA)을 화소내(도 4의 N 노드)로 받아들이는 트랜지스터이다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔선(151)과 연결되어 있고, 제2 트랜지스터(T2)의 제1 전극은 데이터선(171)과 연결되어 있다. 제2 트랜지스터(T2)의 제2 전극은 입력 커패시터(Cpr)를 통하여 구동 트랜지스터(T1)의 제2 전극(O 노드)과 연결되어 있다. 제1 스캔선(151)을 통해 전달되는 제1 스캔 신호(GW)에 따라 제2 트랜지스터(T2)가 턴 온되면, 데이터선(171)을 통해 전달되는 데이터 전압(VDATA)이 입력 커패시터(Cpr)를 통하여 구동 트랜지스터(T1)의 제2 전극으로 전달된다.
제3 트랜지스터(T3)는 데이터 전압(VDATA)이 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)로 전달되도록 하면서 또한, 유지 커패시터(Cst)에 저장되는 전압에 구동 트랜지스터(T1)의 문턱 전압을 보상하면서 저장되도록 하는 역할을 한다. 또한, 제3 트랜지스터(T3)는 다결정 반도체를 포함하는 p형 트랜지스터로 형성되어 있는 다른 트랜지스터(T1, T2, T4, T5, T6, T7)와 달리, 산화물 반도체를 포함하는 n형 트랜지스터로 형성되어 있다. 그 결과 다른 트랜지스터(T1, T2, T4, T5, T6, T7)는 턴 온 되기 위하여 저전압이 게이트 전극에 인가될 필요가 있지만, 제3 트랜지스터(T3)는 턴 온 되기 위하여 고전압이 게이트 전극에 인가되어야 한다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔선(152)과 연결되어 있고, 제3 트랜지스터(T3)의 제1 전극은 O 노드와 연결되어 구동 트랜지스터(T1)의 제2 전극 및 입력 커패시터(Cpr)와 연결되어 있으며, 제3 트랜지스터(T3)의 제2 전극은 G 노드와 연결되어 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)와 연결되어 있다. 즉, 구동 트랜지스터(T1)를 다이오드 연결시켜 유지 커패시터(Cst)에 인가되는 전압으로 구동 트랜지스터(T1)를 턴 온하면, 유지 커패시터(Cst)에 저장된 음 전하가 빠져나가면서 유지 커패시터(Cst)의 전압이 증가한다. 그러다가 구동 트랜지스터(T1)의 문턱 전압에서 구동 트랜지스터(T1)가 턴 오프 되어 더 이상 전압이 감소하지 않게 되므로 유지 커패시터(Cst)에 저장된 전압은 구동 트랜지스터(T1)의 문턱 전압값이 된다. 이러한 구조로 각 구동 트랜지스터(T1)마다 서로 다른 문턱 전압을 가지더라도 각 화소 회로부에서는 보상하여 동작할 수 있다. 또한, 제3 트랜지스터(T3)의 제2 전극은 제1 부스트 커패시터(Cb1)와도 연결되어 있다. 제1 부스트 커패시터(Cb1)의 타측 단자는 제1 스캔선(151)과 연결되어 있어 제1 스캔선(151)에 인가되는 제1 스캔 신호(GW)에 의하여 구동 트랜지스터(T1)의 게이트 전극(G 노드) 전압을 낮춰주는 역할을 한다. 또한, 제3 트랜지스터(T3)의 제1 전극은 제2 부스트 커패시터(Cb2)와도 연결되어 있다. 제2 부스트 커패시터(Cb2)의 타측 단자는 제1 스캔선(151)과 연결되어 있어 제1 스캔선(151)에 인가되는 제1 스캔 신호(GW)에 의하여 O 노드로 전달되는 데이터 전압(VDATA)이 좀 더 낮은 값으로 전달될 수 있도록 한다.
제4 트랜지스터(T4)는 입력 커패시터(Cpr)의 제1 전극(또는 제2 트랜지스터(T2)의 제2 전극)의 전압을 기준 전압(VREF)으로 초기화시키는 역할을 한다. 제4 트랜지스터(T4)의 게이트 전극은 초기화 제어선(153)과 연결되어 있고, 제4 트랜지스터(T4)의 제1 전극은 기준 전압선(173)과 연결되어 있으며, 제4 트랜지스터(T4)의 제2 전극은 입력 커패시터(Cpr)의 제1 전극 및 제2 트랜지스터(T2)의 제2 전극과 연결되어 있다.
제5 트랜지스터(T5)는 구동 전압(ELVDD)을 구동 트랜지스터(T1)에 전달시키는 역할을 한다. 제5 트랜지스터(T5)의 게이트 전극은 제1 발광 제어선(154)과 연결되어 있고, 제5 트랜지스터(T5)의 제1 전극은 구동 전압선(172)과 연결되어 있으며, 제5 트랜지스터(T5)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다.
제6 트랜지스터(T6)는 구동 트랜지스터(T1)에서 출력되는 발광 전류를 발광 소자로 전달하는 역할을 한다. 제6 트랜지스터(T6)의 게이트 전극은 제2 발광 제어선(155)과 연결되어 있고, 제6 트랜지스터(T6)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극(O 노드)과 연결되어 있으며, 제6 트랜지스터(T6)의 제2 전극은 발광 소자의 애노드(anode)와 연결되어 있다. 또한, 제6 트랜지스터(T6)의 제1 전극은 제2 부스트 커패시터(Cb2)와도 연결되어 있다. 제2 부스트 커패시터(Cb2)의 타측 단자는 제1 스캔선(151)과 연결되어 있어 제1 스캔선(151)에 인가되는 제1 스캔 신호(GW)에 의하여 O 노드의 전압을 낮춰주는 역할을 한다.
제7 트랜지스터(T7)는 발광 소자의 애노드(anode)를 초기화 전압(VINT)으로 초기화시키는 역할을 한다. 제7 트랜지스터(T7)의 게이트 전극은 초기화 제어선(153)과 연결되어 있고, 제7 트랜지스터(T7)의 제1 전극은 발광 소자의 애노드(anode; A 노드)와 연결되며, 제7 트랜지스터(T7)의 제2 전극은 초기화 전압선(127)과 연결되어 있다.
유지 커패시터(Cst)의 제1 유지 전극은 구동 전압선(172)과 연결되어 있으며, 제2 유지 전극은 G 노드, 즉, 구동 트랜지스터(T1)의 게이트 전극, 제3 트랜지스터(T3)의 제2 전극, 및 제1 부스트 커패시터(Cb1)와 연결되어 있다. 그 결과, 제2 유지 전극은 구동 트랜지스터(T1)의 게이트 전극의 전압과 동일하며, 구동 트랜지스터(T1)의 게이트 전극의 전압이 한 프레임동안 일정하게 유지된다. 또한, 제1 부스트 커패시터(Cb1)에 의하여 구동 트랜지스터(T1)의 게이트 전극의 전압이 좀 더 낮은 전압으로 낮추어져서 구동 트랜지스터(T1)의 턴 온 특성이 향상되도록 한다.
입력 커패시터(Cpr)의 제1 전극은 N 노드, 즉, 제2 트랜지스터(T2)의 제2 전극 및 제4 트랜지스터의 제2 전극과 연결되어 있으며, 제2 전극은 구동 트랜지스터(T1)의 제2 전극(O 노드)에 연결되어 있다. 또한, 입력 커패시터(Cpr)의 제2 전극은 O 노드를 통하여 제2 부스트 커패시터(Cb2)와 연결되어 있다. 제2 부스트 커패시터(Cb2)와 제2 트랜지스터(T2)는 모두 제1 스캔선(151)에 연결되어 있으므로, 제1 스캔 신호(GW)에 의하여 O 노드로 전달되는 데이터 전압(VDATA)이 좀 더 낮은 값으로 전달될 수 있도록 한다.
제1 부스트 커패시터(Cb1)의 제1 전극은 G 노드, 즉, 구동 트랜지스터(T1)의 게이트 전극 및 제3 트랜지스터(T3)의 제2 전극과 연결되며, 제2 전극은 제1 스캔선(151)과 연결되어 있다. 제1 부스트 커패시터(Cb1)는 제1 스캔 신호(GW)에 의하여 구동 트랜지스터(T1)의 게이트 전극(G 노드) 전압을 변경시켜주는 역할을 한다.
제2 부스트 커패시터(Cb2)의 제1 전극은 O 노드, 즉, 구동 트랜지스터(T1)의 제2 전극, 제3 트랜지스터(T3)의 제1 전극, 제2 트랜지스터(T2)의 제2 전극, 및 제6 트랜지스터(T6)의 제1 전극과 연결되며, 제2 전극은 제1 스캔선(151)과 연결되어 있다. 제2 부스트 커패시터(Cb2)는 제1 스캔 신호(GW)에 의하여 제1 스캔 신호(GW)에 의하여 O 노드로 전달되는 데이터 전압(VDATA)이 보상되면서 전달될 수 있도록 한다.
제1 부스트 커패시터(Cb1) 및 제2 부스트 커패시터(Cb2)는 G 노드 및 O 노드의 전압을 보상하게 되는데, 이는 제3 트랜지스터(T3)의 게이트 전극에 연결되어 있는 제2 스캔선(152)에 인가되는 제2 스캔 신호(GC)가 제3 트랜지스터를 턴 온 시키기 위하여 고전압으로 변경되는 라이징 에지(rising edge)시, 또는 다시 저전압으로 변경(폴링 에지(falling edge)시, 각각 G 노드 및 O 노드의 전압값이 높아지거나 낮아지는 것을 보상하도록 하는 역할을 할 수 있다.
이상에서는 제1 표시 영역(DA1)의 노멀 화소의 회로 구조를 도 4를 기초로 살펴보았다.
이하에서는 도 5를 통하여 제2 표시 영역(DA2)의 변형 화소(PC2, ED2)의 회로 구조를 살펴보며, 차이점을 중심으로 설명한다.
도 5는 일 실시예에 따른 제2 표시 영역의 화소의 회로도이다.
제2 표시 영역(DA2)의 노멀 화소는 화소 회로부(PC2)와 발광 소자(ED2)로 구성되며, 도 5에서 발광 소자(ED2)를 제외한 나머지 구성은 화소 회로부를 구성한다.
회로 구조면에서 변형 화소(PC2, ED2) 중 제2 화소 회로부(PC2)의 회로 구조에서 제1 화소 회로부(PC1)와 차이가 있다. 즉, 도 5를 참고하면, 제2 화소 회로부(PC2)는 제1 화소 회로부(PC1)에 포함되어 있던 두 개의 부스트 커패시터(Cb1, Cb2)가 포함되어 있지 않다. 그 결과 제1 스캔 신호(GW)에 의하여 추가적으로 G 노드 및 O 노드의 전압이 더 낮아지지 않는 구조를 가진다.
보다 구체적으로, 제2 화소 회로부(PC2)의 구동 트랜지스터(T1)는 제1 부스트 커패시터(Cb1) 및 제2 부스트 커패시터(Cb2)와 연결되지 않는다. 즉, 구동 트랜지스터(T1)의 제2 전극(O 노드)은 입력 커패시터(Cpr), 제3 트랜지스터(T3)의 제1 전극, 및 제6 트랜지스터(T6)의 제1 전극과 연결되며, 구동 트랜지스터(T1)의 게이트 전극(G 노드)은 유지 커패시터(Cst), 제3 트랜지스터(T3)의 제2 전극과 연결되어 있다.
제2 화소 회로부(PC2)의 제3 트랜지스터(T3)는 제1 부스트 커패시터(Cb1) 및 제2 부스트 커패시터(Cb2)와 연결되지 않는다. 즉, 제3 트랜지스터(T3)의 제1 전극은 O 노드와 연결되어 구동 트랜지스터(T1)의 제2 전극, 입력 커패시터(Cpr), 및 제6 트랜지스터(T6)의 제1 전극과 연결되어 있으며, 제3 트랜지스터(T3)의 제2 전극은 G 노드와 연결되어 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)와 연결되어 있다.
한편, 제6 트랜지스터(T6)도 제2 부스트 커패시터(Cb2)와 연결되어 있지 않아, 제6 트랜지스터(T6)의 제1 전극이 구동 트랜지스터(T1)의 제2 전극, 입력 커패시터(Cpr), 및 제3 트랜지스터(T3)의 제1 전극과 연결되어 있다.
유지 커패시터(Cst)도 제1 부스트 커패시터(Cb1)와 연결되어 있지 않으며, 입력 커패시터(Cpr)도 제2 부스트 커패시터(Cb2)와 연결되어 있지 않다.
제1 부스트 커패시터(Cb1) 및 제2 부스트 커패시터(Cb2)는 타단이 제1 스캔선(151)과 연결되어 있으므로, 실제 제2 화소 회로부(PC2)를 형성함에 있어서, 제1 스캔선(151)이 다른 부분과 중첩하지 않도록 배치시킬 수 있다. 이에 대해서는 일 실시예에 따른 제2 화소 회로부(PC2)의 배치 구조를 도시한 도 14 내지 도 20에서 살펴본다.
이하에서는 도 6을 이용하여 도 4 및 도 5의 화소 회로부(PC1, PC2)에 공통으로 인가되는 신호의 파형도를 살펴보며, 그에 따른 노멀 화소 및 변형 화소의 동작을 살펴본다.
도 6은 도 4 및 도 5의 실시예에 따른 화소에 인가되는 파형도이다.
도 6에서는 설명을 위하여 (A), (B), (C), (D), (E), (F), (G), (H), 및 (I) 구간으로 구분하였으며, (A) 구간의 전에는 (I) 구간이 위치할 수 있다.
먼저, (I) 구간(이하 발광 구간이라고도 함)부터 살펴본다.
(I) 구간에서는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 인가되는 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)만이 턴 온 전압(저레벨 전압)이 인가되고 있다. 그 결과 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온 되어 구동 트랜지스터(T1)가 구동 전압(ELVDD)을 인가 받으며, 발광 소자(ED1, ED2)와 연결되는 구조를 가진다. 그 결과, 구동 전압(ELVDD)과 구동 트랜지스터(T1)의 게이트 전극의 전압(G_node 전압)에 따라 발광 전류를 생성하며, 출력된 전류가 발광 소자(ED1, ED2)에 전달된다. 발광 소자(ED1, ED2)에서는 전달받은 발광 전류의 크기에 따라서 휘도를 표시한다.
그 후, 제1 발광 제어 신호(EM1)가 먼저 턴 오프 전압(고 레벨 전압)으로 변경되면서 (A) 구간으로 진입한다. 제1 발광 제어 신호(EM1)가 먼저 턴 오프 전압(고 레벨 전압)으로 변경된 후, 일정 시간(본 실시예에서는 4H)이 지난 이후, 초기화 제어 신호(EB1)가 턴 온 전압(저 레벨 전압)으로 변경된다. (A) 구간에서는 구동 트랜지스터(T1)에 구동 전압(ELVDD)이 인가되지 않으면서 구동 트랜지스터(T1)가 발광 전류를 생성하지 않는다. 또한, 제4 트랜지스터(T4)에 의하여 N 노드(제2 트랜지스터(T2)의 제2 전극 및 제4 트랜지스터의 제2 전극)의 전압이 기준 전압(VREF)으로 초기화 되고, 제7 트랜지스터(T7)를 통하여 입력되는 초기화 전압(VINT)으로 A 노드(발광 소자의 애노드)가 초기화된다. (A) 구간에서는 제6 트랜지스터(T6)가 턴 온 되어 있으므로, 초기화 전압(VINT)은 A 노드를 거쳐 O 노드까지 전달되어 O 노드도 초기화 시킨다. O 노드에는 구동 트랜지스터(T1)의 제2 전극, 제3 트랜지스터(T3)의 제1 전극, 및 입력 커패시터(Cpr)의 제2 전극이 연결되어 있으므로 이들도 모두 초기화 전압(VINT)으로 초기화 된다. 또한, 노멀 화소의 경우에는 O 노드에 제2 부스트 커패시터(Cb2)의 일 전극도 연결되어 있으므로 제2 부스트 커패시터(Cb2)의 일 전극도 초기화 전압(VINT)으로 초기화 된다. 본 실시예에서 (A) 구간은 6H 동안 수행될 수 있다.
초기화 제어 신호(EB1)가 턴 온 전압(저 레벨 전압)으로 변경된 후, 제2 스캔 신호(GC)가 턴 온 전압(고 레벨 전압)으로 변경되어 (B) 구간으로 진입한다. (B) 구간에서는 제3 트랜지스터(T3)가 턴 온 되어 O 노드에 인가되어 있는 초기화 전압(VINT)이 G 노드까지 전달되어 G 노드도 초기화 전압(VINT)으로 초기화 된다. G 노드에 연결되어 있는 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제2 전극도 초기화 전압(VINT)으로 초기화 된다. 또한, 노멀 화소의 경우에는 G 노드에 제1 부스트 커패시터(Cb1)의 일 전극도 연결되어 있으므로 제1 부스트 커패시터(Cb1)의 일 전극도 초기화 전압(VINT)으로 초기화 된다. 실시예에 따라서는, 제2 스캔 신호(GC)가 추가적으로 저 레벨의 전압과 고 레벨의 전압이 수 차례(예를 들면 3회) 반복될 수 있다. 실시예에 따라서 제2 스캔 신호(GC)가 저 레벨의 전압으로 변경되는 회수는 다양할 수 있으며, 다음 발광 구간(I) 전까지 최소 1회 이상이면 충분하다. 본 실시예에서 (B) 구간은 10H 동안 수행될 수 있다.
제2 발광 제어 신호(EM2)가 턴 오프 전압(고 레벨 전압)으로 변경되고, 그 후 제1 발광 제어 신호(EM1)가 턴 온 전압(저 레벨 전압)으로 변경되면서 (C) 구간으로 진입한다. (C) 구간은 문턱 전압 보상 구간이라고도 하며, (C) 구간에서 제1 발광 제어 신호(EM1) 및 제2 스캔 신호(GC)가 턴 온 전압을 가져, 구동 트랜지스터(T1)에 구동 전압(ELVDD)이 인가되면서 제3 트랜지스터(T3)에 의하여 다이오드 연결 구조를 가진다. 도 6에서 제3 트랜지스터(T3)는 산화물 반도체를 포함하는 n형 트랜지스터로 형성되어 고 레벨의 전압이 인가되면 턴 온되지만, 나머지 트랜지스터(T1, T2, T4, T5, T6, T7)는 다결정 반도체를 포함하는 p형 트랜지스터로 형성되어 저 레벨의 전압이 인가되면 턴 온된다.
이 때, G 노드의 전압은 저 레벨의 전압값을 가지는 초기화 전압(VINT)이므로 구동 트랜지스터(T1)가 턴 온 되며, 유지 커패시터(Cst)에 저장된 음 전하가 빠져나가면서 유지 커패시터(Cst)의 전압이 증가하다가, 구동 트랜지스터(T1)의 문턱 전압에서 구동 트랜지스터(T1)가 턴 오프 된다. 그 결과 유지 커패시터(Cst)에는 구동 전압(ELVDD) 기준으로 구동 트랜지스터(T1)의 문턱 전압(Vth)보다 낮은 전압값(VELVDD - Vth)이 G 노드에 저장된다. 한편, (C) 구간에서는 초기화 제어 신호(EB1)에 의하여 계속 N 노드 및 A 노드가 각각 기준 전압(VREF) 및 초기화 전압(VINT)으로 유지되고 있다. 본 실시예에서 (C) 구간은 10H 동안 수행될 수 있다.
그 후, 제1 발광 제어 신호(EM1) 및 초기화 제어 신호(EB1)가 턴 오프 전압(고 레벨 전압)으로 변경되면서 (D) 구간으로 진입한다. (D) 구간에서는 문턱 전압을 보상하는 동작이 종료되며, 후속하는 (E) 구간(데이터 기입 구간이라고도 함)을 준비하는 구간이다.
그 후, 제2 스캔 신호(GC)가 턴 온 전압(고 레벨 전압)인 상태에서 제1 스캔 신호(GW)가 턴 온 전압(저 레벨 전압)으로 변경되면서 (E) 구간으로 진입한다. (E) 구간은 1H 동안 수행된다.
(E) 구간에서는 제2 트랜지스터(T2)가 턴 온 되어 데이터 전압(VDATA)이 입력 커패시터(Cpr)를 지나 O 노드로 전달된다. 이 때, 제3 트랜지스터(T3)도 제2 스캔 신호(GC)에 의하여 턴 온 되어 있으므로, G 노드까지 데이터 전압(VDATA)이 인가된다. N 노드로 전달되는 데이터 전압의 값은 O 노드 및 G 노드로 전달될 때에는 입력 커패시터(Cpr)의 커패시턴스 크기에 따라서 일부 비율이 감소되면서 전달된다. 이와 같이 일부 비율(α)이 감소되면서 전달되는 데이터 전압값을 αVDATA라 할 때, G 노드의 기존 전압값은 VELVDD - Vth이었으므로, (E) 구간의 최종 G 노드의 전압은 VELVDD - Vth + αVDATA 값을 가질 수 있다. 그 결과 유지 커패시터(Cst)에는 구동 트랜지스터(T1)의 문턱 전압이 보상되면서 또한, 데이터 전압도 포함되게 된다.
한편, 노멀 화소에서는 제1 스캔 신호(GW)가 저 레벨의 전압으로 변경되는 폴링 에지(falling edge)시 제1 부스트 커패시터(Cb1)에 의하여 G 노드의 전압이 더 낮아지며, 제2 부스트 커패시터(Cb2)에 의하여 O 노드의 전압도 더 낮아진다. 그 결과, 노멀 화소에서는 G 노드 및 O 노드의 전압값이 높아지는 것을 방지하는 역할을 할 수 있다.
그 후, 제1 스캔 신호(GW)가 턴 오프 전압(고 레벨 전압)으로 변경되고, 제2 스캔 신호(GC)도 턴 오프 전압(저 레벨 전압)으로 변경되면서 (F) 구간으로 진입한다. 제2 스캔 신호(GC)는 (F) 구간부터 다음 (B) 구간까지 턴 오프 전압(저 레벨 전압)을 유지할 수 있으며, 제1 스캔 신호(GW)는 다음 (F) 구간까지 턴 오프 전압(고 레벨 전압)을 유지할 수 있다. (F) 구간에서는 기입 구간((E) 구간)이 종료된다. 한편, 노멀 화소에서는 제1 스캔 신호(GW)가 고 레벨의 전압으로 변경되는 라이징 에지(rising edge)시 제1 부스트 커패시터(Cb1)에 의하여 G 노드의 전압이 더 높아지고, 제2 부스트 커패시터(Cb2)에 의하여 O 노드의 전압도 더 높아진다. 그 결과, 제2 스캔 신호(GC)가 고 레벨 전압에서 저레벨 전압으로 변경될 때 기생 커패시턴스에 의하여 G 노드 및 O 노드의 전압값이 낮아지는 것을 막아 보상하는 역할을 할 수 있다.
그 후, (F) 구간에서는 초기화 제어 신호(EB1)가 턴 온 전압(저 레벨 전압)으로 변경되어 N 노드 및 A 노드를 다시 초기화시킨다.
그 후, 제2 발광 제어 신호(EM2)를 턴 온 전압(저 레벨 전압)으로 변경하면서 (G) 구간으로 진입한다. (G) 구간은 초기화 제어 신호(EB1)가 턴 온 전압(저 레벨 전압)을 가져 N 노드가 초기화 전압(VINT)을 가지므로, 제6 트랜지스터(T6)가 턴 온되더라도 전류가 발광 소자(ED1, ED2)로 인가되지 않아 빛이 방출되지는 않는다.
그 후, 초기화 제어 신호(EB1)가 턴 오프 전압(고 레벨 전압)으로 변경되면서 (H) 구간으로 진입하며, (H) 구간은 발광을 준비하는 구간이다.
그 후, 제1 발광 제어 신호(EM1)가 턴 온 전압(저 레벨 전압)으로 변경되면서 발광 구간((I) 구간)으로 진입한다. (I) 구간에서는 구동 트랜지스터(T1)가 구동 전압(ELVDD)을 인가받아 G 노드의 전압에 따라서 발광 전류를 생성하고 이를 발광 소자(ED1, ED2)로 전달하여 정해진 휘도로 빛을 방출하도록 한다.
도 6을 참고로 하면, 각 신호의 rising edge끼리 동시에 동작하지 않도록 세팅되어 있으며, 각 신호의 falling edge끼리도 동시에 동작하지 않도록 세팅되어 있다. 그 결과 각 신호의 레벨이 변함에 따라 발생할 수 있는 각 노드의 전압 변경이 발생하지 않도록 설정되어 있다.
이상과 같은 회로 구조 및 인가 신호에 의하여 동작하는 화소를 실제로 구현한 실시예는 도 7 내지 도 20과 같을 수 있다.
이하에서는 도 7 내지 도 13을 통하여 제1 표시 영역(DA1)의 노멀 화소 회로부(PC1)의 배치 구조 및 단면 구조를 살펴보며, 도 14 내지 도 20을 통하여 제2-1 표시 영역(DA2-1)의 변형 화소 회로부(PC2)의 배치 구조 및 단면 구조를 살펴본다.
먼저, 도 7 및 도 8을 이용하여 1 표시 영역(DA1)의 노멀 화소 회로부(PC1)의 배치 구조 및 단면 구조를 살펴본다.
도 7은 일 실시예에 따른 제1 표시 영역의 화소의 배치도이고, 도 8은 도 7의 VII-VII에 따른 단면도이다.
구체적인 제1 표시 영역(DA1)의 노멀 화소의 구조를 상세하게 살펴보면 아래와 같다.
일 실시예에 따른 제1 표시 영역(DA1)의 노멀 화소는 주로 제1 방향(DR1)을 따라 연장되어 있는 제1 스캔선(151), 제2 스캔선(152, 152-1), 초기화 제어선(153), 및 발광 제어선(154, 155)을 포함한다. 또한, 제1 방향(DR1)으로 연장되어 있는 전압선도 형성되어 있으며, 초기화 전압(VINT)을 전달하는 초기화 전압선(127)을 포함한다.
한편, 제1 표시 영역(DA1)의 노멀 화소는 제1 방향과 교차하는 제2 방향(DR2)을 따라 연장하며 데이터 전압(VDATA) 및 구동 전압(ELVDD)을 각각 전달하는 데이터선(171)과 구동 전압선(172)을 포함하며, 추가적으로 기준 전압(VREF)을 각각 전달하는 기준 전압선(173)을 포함한다.
한편, 구동 전압(ELVDD) 및 기준 전압(VREF)을 제1 방향(DR1)으로도 전달하기 위하여 제1 방향(DR1)으로 연장되어 있는 제2 구동 전압선(172-1) 및 제2 기준 전압선(173-1)도 포함한다.
이와 같은 배선에 연결되어 있는 트랜지스터 중 일부는 다결정 반도체(131, 132, 133)를 포함하는 p형 트랜지스터로 형성되며, 나머지 일부는 산화물 반도체(135)를 포함하는 n형 트랜지스터로 형성되어 있다. 도 7의 실시예에서는 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)가 다결정 반도체(131, 132, 133)를 포함하며 형성되고, 제3 트랜지스터(T3)만이 산화물 반도체(135)를 포함하며 형성되어 있다.
먼저, 제1 반도체(131)에는 구동 트랜지스터(T1) 및 제5 트랜지스터(T5)의 채널, 제1 영역, 및 제2 영역이 형성되어 있다. 여기서, 제1 영역 및 제2 영역은 트랜지스터의 제1 전극 및 제2 전극의 역할을 하는 부분으로 도핑이나 플라즈마 처리되어 도체에 준하는 도전 특성을 가지는 부분이다. 또한, 제1 영역 및 제2 영역의 사이에 위치하는 채널은 도핑이나 플라즈마 처리되어 있지 않은 부분이다. 이하 동일하다.
제2 반도체(132)에는 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)의 채널, 제1 영역, 및 제2 영역이 형성되어 있으며, 제3 반도체(133)에는 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)의 채널, 제1 영역, 및 제2 영역이 형성되어 있다.
제1 반도체(131)의 위에는 절연되어 구동 게이트 전극(124) 및 제1 발광 제어선(154)이 형성되어 있다. 제1 반도체(131)와 구동 게이트 전극(124)이 중첩하는 영역에서는 구동 트랜지스터(T1)의 채널이 위치하고, 제1 반도체(131)와 제1 발광 제어선(154)이 중첩하는 영역에서는 제5 트랜지스터(T5)의 채널이 위치한다.
제2 반도체(132)의 위에는 절연되어 제1 스캔선(151) 및 G47 게이트 전극(G47)이 형성되어 있다. 제2 반도체(132)와 제1 스캔선(151)이 중첩하는 영역에서는 제2 트랜지스터(T2)의 채널이 위치하고, 제2 반도체(132)와 G47 게이트 전극(G47)이 중첩하는 위치에서는 제4 트랜지스터(T4)의 채널이 위치한다.
제3 반도체(133)의 위에는 절연되어 G6 게이트 전극(G6) 및 G47 게이트 전극(G47)이 형성되어 있다. 제3 반도체(133)와 G6 게이트 전극(G6)이 중첩하는 영역에서는 제6 트랜지스터(T6)의 채널이 위치하고, 제3 반도체(133)와 G47 게이트 전극(G47)이 중첩하는 위치에서는 제7 트랜지스터(T7)의 채널이 위치한다. G47 게이트 전극(G47)은 연장되어 제4 트랜지스터(T4)의 채널 및 제7 트랜지스터(T7)의 채널과 중첩한다.
한편, 산화물 반도체(135)에는 제3 트랜지스터(T3)의 채널, 제1 영역, 및 제2 영역이 위치한다. 여기서, 제1 영역 및 제2 영역은 트랜지스터의 제1 전극 및 제2 전극의 역할을 하는 부분으로 도핑이나 플라즈마 처리되어 도체에 준하는 도전 특성을 가지는 부분이다. 또한, 제1 영역 및 제2 영역의 사이에 위치하는 채널은 도핑이나 플라즈마 처리되어 있지 않은 부분이다.
산화물 반도체(135)의 하부에 절연되어 추가 제2 스캔선(152-1)이 위치하고 상부에 절연되어 제2 스캔선(152)이 위치한다. 두 제2 스캔선(152, 152-1)은 서로 동일한 신호가 인가될 수도 있다. 실시예에 따라서는 추가 제2 스캔선(152-1)에 일정한 전압이나 일 전극과 연결되어 해당 전극의 전압이 인가될 수 있다. 산화물 반도체(135)와 제2 스캔선(152)이 중첩하는 영역에서는 제3 트랜지스터(T3)의 채널이 위치한다. 산화물 반도체(135)는 추가적으로 확장된 영역(CstE2)을 가지며, 이 부분은 도체에 준하는 도전 특성을 가지며, 유지 커패시터(Cst)의 일 전극을 구성할 수 있다.
도 8을 참고하여, 노멀 화소의 커패시터의 구조를 살펴본다.
유지 커패시터(Cst)는 구동 게이트 전극(124), 제2 구동 전압선(172-1)의 확장된 영역(CstE1; 이하 제1 유지 전극이라고도 함) 및 산화물 반도체(135)의 확장된 영역(CstE2; 이하 제2 유지 전극이라고도 함)으로 구성될 수 있다. 유지 커패시터(Cst)는 삼중층 구조를 가질 수 있으며, 그 사이에 두 개의 절연막(142, 161)을 포함한다. 또한, 유지 커패시터(Cst)는 제1 유지 전극(CstE1)이 구동 전압(ELVDD)을 인가받으며, 양측의 두 전극(구동 게이트 전극(124), 제2 유지 전극(CstE2))은 연결부(Ct1t3)에 의하여 연결되어 있어 구동 게이트 전극(124)의 전압을 유지시키는 구조를 가진다.
입력 커패시터(Cpr)는 구동 게이트 전극(124)과 동일한 층에 위치하는 제1 입력 전극(CprE1), 및 제2 구동 전압선(172-1)의 확장된 영역(CstE1)과 동일한 층에 위치하는 제2 입력 전극(CprE2)으로 구성되어 있다. 한편, 입력 커패시터(Cpr) 구조에는 산화물 반도체(135)의 확장된 영역(CstE2)과 동일한 층에 위치하는 제3 입력 전극(CprE3)을 더 포함할 수 있는데, 제3 입력 전극(CprE3)은 제2 입력 전극(CprE2)과의 전기적인 연결을 위하여 추가로 형성된 연결부이며, 데이터선(171)과의 전기적인 연결을 돕는 구조를 가진다. 그 결과, 입력 커패시터(Cpr)는 제1 입력 전극(CprE1), 제2 입력 전극(CprE2) 및 그 사이에 위치하는 제2 게이트 절연막(142)에 의하여 구성되어 있다.
제1 부스트 커패시터(Cb1)는 제1 스캔선(151)과 이에 절연되어 중첩하는 제1 부스트 전극(Cb1E1)으로 구성된다. 제1 부스트 전극(Cb1E1)은 산화물 반도체(135)와 동일한 층에 동일한 물질로 형성되어 있다. 도 8의 실시예에서는 제1 스캔선(151)과 제1 부스트 전극(Cb1E1)의 사이에는 복수의 절연막(142, 161)이 위치하고 있어, 제1 스캔선(151), 제1 부스트 전극(Cb1E1) 및 그 사이의 절연막(142, 161)으로 제1 부스트 커패시터(Cb1)가 구성되어 있다. 한편, 제1 부스트 전극(Cb1E1)의 위에는 제1 부스트 전극 연결부(Cb1E2)가 위치하며, 제1 부스트 전극 연결부(Cb1E2)는 제1 부스트 전극(Cb1E1)과 전기적으로 연결되어 있으며, 또한, 연결부(Ct1t3)와 일체로 형성되어 있어 제1 부스트 전극(Cb1E1)이 구동 게이트 전극(124)과 전기적으로 연결되도록 한다.
제2 부스트 커패시터(Cb2)는 제1 스캔선(151)과 이에 절연되어 중첩하는 제2 부스트 전극(Cb2E)으로 구성된다. 제2 부스트 전극(Cb2E)은 연결부(Ct3t6)의 일 부분으로 구성되어 있다. 연결부(Ct3t6)는 제3 트랜지스터(T3)와 제6 트랜지스터(T6)를 연결하는 부재이므로, 제2 부스트 커패시터(Cb2)의 일측은 제3 트랜지스터(T3)와 제6 트랜지스터(T6)에 연결되어 있다.
도 8을 참고하면, 제1 부스트 커패시터(Cb1)와 제2 부스트 커패시터(Cb2)의 크기는 두 전극간의 거리가 가까운 제1 부스트 커패시터(Cb1)가 큰 값을 가진다. 그 결과 실시예에 따라서 하나의 부스트 커패시터만 포함하는 경우에는 제1 부스트 커패시터(Cb1)만을 포함할 수 있다.
데이터선(171)은 연결부(C171)를 통하여 제2 반도체(132)의 일측과 전기적으로 연결되어 제2 트랜지스터(T2)와 데이터 전압(VDATA)을 전달한다.
구동 전압선(172)은 제2 구동 전압선(172-1)과 연결부(C172)를 통하여 전기적으로 연결되어 있으며, 연결부(C172)는 연장되어 제1 반도체(131)의 일측과 전기적으로 연결되어 제5 트랜지스터(T5)에 구동 전압(ELVDD)을 인가한다.
기준 전압선(173)은 제2 기준 전압선(173-1)과 연결부(C173)를 통하여 전기적으로 연결되어 있으며, 연결부(C173)는 연장되어 제2 반도체(132)의 일측과 전기적으로 연결되어 제4 트랜지스터(T4)에 기준 전압(VREF)을 인가한다.
초기화 제어선(153)은 G47 게이트 전극(G47)과 전기적으로 연결되어 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)의 게이트 전극에 초기화 제어 신호(EB1)를 인가한다.
제2 발광 제어선(155)은 G6 게이트 전극(G6)과 전기적으로 연결되어 제6 트랜지스터(T6)의 게이트 전극에 제2 발광 제어 신호(EM2)를 인가한다.
초기화 전압선(127)은 제3 반도체(133)와 전기적으로 연결되어 제7 트랜지스터(T7)에 초기화 전압(VINT)을 인가한다.
연결부(Ct1t3)는 제1 부스트 전극 연결부(Cb1E2)를 포함하며, 구동 트랜지스터(T1)의 구동 게이트 전극(124), 제3 트랜지스터(T3)의 산화물 반도체(135)의 일측, 및 제1 부스트 전극(Cb1E1)을 전기적으로 연결시킨다. 연결부(Ct1t3)가 구동 트랜지스터(T1)의 구동 게이트 전극(124)과 연결되기 위하여 제1 유지 전극(CstE1)에는 구동 게이트 전극(124)을 노출시키는 오프닝(OP)이 형성되어 있다.
연결부(Ct3t6)는 제2 부스트 전극(Cb2E)을 포함하며 제2 부스트 커패시터(Cb2)의 일전극을 구성하며, 제3 트랜지스터(T3)의 산화물 반도체(135)의 타측 및 제6 트랜지스터(T6)의 제3 반도체(133)의 일측을 연결시킨다.
연결부(Ct2cpr)는 제2 트랜지스터(T2)의 제2 반도체(132)의 일측과 입력 커패시터(Cpr)의 제1 입력 전극(CprE1), 및 제3 입력 전극(CprE3)을 연결시킨다. 이 때, 제2 입력 전극(CprE2)에는 제1 입력 전극(CprE1)을 노출시키는 오프닝(OP2)이 형성되어 있다.
애노드 연결부(AC1, AC2)는 제6 트랜지스터(T6)의 제3 반도체(133)의 일측과 애노드(Anode)를 연결하는 연결부이다.
이상에서는 각 구성 요소의 연결 관계를 중심으로 살펴보았으며, 이하에서는 도 9 내지 도 13을 기초로 도 8과 함께 각 층 별 구조를 상세하게 살펴본다.
도 9 내지 도 13은 도 7 및 도 8의 화소의 제조 순서에 기초한 도면이다.
먼저, 도 9에서는 다결정 반도체(131, 132, 133) 및 제1 게이트 도전층(124, 151, 154, G47, G6, CprE1)이 제조된 이후의 평면 구조가 도시되어 있다.
기판(110)은 도 8을 참고하면, 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리이미드(Polyimid)와 같이 휠 수 있는 플렉서블한 물질을 포함할 수 있다.
도 8 및 도 9를 참고하면, 기판(110) 다결정 반도체(131, 132, 133)가 위치한다. 다결정 반도체(131, 132, 133)는 채널 영역과 채널 영역의 양측에 위치하는 제1 영역 및 제2 영역을 포함한다.
제1 게이트 절연막(141)은 다결정 반도체(131, 132, 133)를 덮으며, 실시예에 따라서는 제1 게이트 절연막(141)이 다결정 반도체(131, 132, 133)의 채널만 중첩할 수도 있다. 제1 게이트 절연막(141)은 산화규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
제1 게이트 절연막(141) 위에는 제1 게이트 도전층(124, 151, 154, G47, G6, CprE1)이 위치한다.
제1 게이트 도전층은 구동 게이트 전극(124), 제1 스캔선(151), 제1 발광 제어선(154), G47 게이트 전극(G47), G6 게이트 전극(G6), 및 입력 커패시터(Cpr)의 제1 입력 전극(CprE1)을 포함한다. 제1 게이트 도전층(124, 151, 154, G47, G6, CprE1)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다. 다결정 반도체(131, 132, 133) 중 평면상 제1 스캔선(151), 제1 발광 제어선(154), G47 게이트 전극(G47) 및 G6 게이트 전극(G6)과 중첩하는 영역이 각 트랜지스터의 채널이 위치할 수 있다.
제1 게이트 도전층(124, 151, 154, G47, G6, CprE1)은 제2 게이트 절연막(142)으로 덮여 있으며, 제2 게이트 절연막(142)은 산화규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
도 8 및 도 10을 참고하면, 제2 게이트 절연막(142)의 위에는 제2 게이트 도전층(172-1, CstE1, 152-1, CprE2)이 위치한다. 제2 게이트 도전층은 제2 구동 전압선(172-1), 유지 커패시터(Cst)의 제1 유지 전극(CstE1), 제2 스캔선(152)과 중첩하며 연장되는 추가 제2 스캔선(152-1), 및 입력 커패시터(Cpr)의 제2 입력 전극(CprE2)을 포함한다. 제2 구동 전압선(172-1)은 산화물 반도체(135)의 하부에 위치하여 광차단층의 역할을 수행할 수도 있다. 또한, 제1 유지 전극(CstE1) 및 제2 입력 전극(CprE2)은 각각 유지 커패시터(Cst) 및 입력 커패시터(Cpr)의 일 전극을 구성한다. 제2 구동 전압선(172-1)의 확장된 영역은 유지 커패시터(Cst)의 제1 유지 전극(CstE1)을 구성하여 일체로 형성되어 있다. 이러한 제2 게이트 도전층(172-1, CstE1, 152-1, CprE2)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제2 게이트 도전층(172-1, CstE1, 152-1, CprE2)은 제1 층간 절연막(161)에 의하여 덮여 있으며, 제1 층간 절연막(161)은 산화규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있다.
제1 층간 절연막(161)의 위에는 산화물 반도체층(135, CstE2, Cb1E1, CprE3)이 위치한다. 산화물 반도체층은 제3 트랜지스터(T3)의 채널, 제1 영역 및 제2 영역을 포함하는 산화물 반도체(135), 유지 커패시터(Cst)의 제2 유지 전극(CstE2), 제1 부스트 커패시터(Cb1)의 제1 부스트 전극(Cb1E1), 및 입력 커패시터(Cpr)의 제2 입력 전극(CprE2)과 전기적으로 연결되는 제3 입력 전극(CprE3)을 포함할 수 있다. 산화물 반도체층(135, CstE2, Cb1E1, CprE3)은 제3 트랜지스터(T3)의 채널을 제외하고는 도핑 또는 플라즈마 처리 되어 도전체에 준하는 도전 특성을 가질 수 있다.
산화물 반도체층(135, CstE2, Cb1E1, CprE3)은 제3 게이트 절연막(143)에 의하여 덮여 있으며, 제3 게이트 절연막(143)은 산화규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있다.
도 8 및 도 11을 참고하면, 제3 게이트 절연막(143)의 위에는 제3 게이트 도전층(152, 173-1)이 위치한다. 제3 게이트 도전층은 제2 스캔선(152) 및 제2 기준 전압선(173-1)을 포함할 수 있다. 제2 스캔선(152)은 제3 트랜지스터(T3)의 게이트 전극을 포함하며, 추가 제2 스캔선(152-1)과 전기적으로 연결되어 있을 수 있다. 제3 게이트 도전층(152, 173-1)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제3 게이트 도전층(152, 173-1)은 제2 층간 절연막(162)에 의하여 덮여 있으며, 제2 층간 절연막(162)은 산화규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 유기 물질을 포함할 수 있다.
제2 층간 절연막(162) 및 그 하부에 위치하는 절연막은 다결정 반도체(131, 132, 133)의 일부분, 산화물 반도체(135)의 일부분, G47 게이트 전극(G47)의 일부분, G6 게이트 전극(G6)의 일부분, 제1 부스트 전극(Cb1E1), 구동 게이트 전극(124), 제1 입력 전극(CprE1), 제3 입력 전극(CprE3), 제2 기준 전압선(173-1), 및 제2 구동 전압선(172-1)을 노출시키면서 중첩하는 오프닝을 포함할 수 있다.
도 8 및 도 12를 참고하면, 제2 층간 절연막(162)의 위에는 제1 데이터 도전층(127, 153, 155, C171, C172, C173, Ct1t3, Ct3t6, Ct2cpr, Cb1E2, Cb2E, AC1)이 형성되어 있다. 제1 데이터 도전층은 초기화 전압선(127), 초기화 제어선(153), 제2 발광 제어선(155), 연결부(C171, C172, C173, Ct1t3, Ct3t6, Ct2cpr), 제1 부스트 전극 연결부(Cb1E2), 제2 부스트 전극(Cb2E), 및 제1 애노드 연결부(AC1)를 포함할 수 있다. 여기서, 제1 부스트 전극 연결부(Cb1E2)는 연결부(Ct1t3)의 일부분이며, 제2 부스트 전극(Cb2E)은 연결부(Ct3t6)의 일 부분이다.
초기화 전압선(127)은 오프닝을 통하여 제3 반도체(133)와 전기적으로 연결되어 제7 트랜지스터(T7)에 초기화 전압(VINT)을 인가한다. 초기화 제어선(153)은 오프닝을 통하여 G47 게이트 전극(G47)과 전기적으로 연결되어 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)의 게이트 전극에 초기화 제어 신호(EB1)를 인가한다. 제2 발광 제어선(155)은 오프닝을 통하여 G6 게이트 전극(G6)과 전기적으로 연결되어 제6 트랜지스터(T6)의 게이트 전극에 제2 발광 제어 신호(EM2)를 인가한다. 연결부(C171)는 오프닝을 통하여 제2 반도체(132)의 일측과 전기적으로 연결되어 제2 트랜지스터(T2)와 연결되며, 후속하여 형성되는 데이터선(171)과 전기적으로 연결되어 데이터 전압(VDATA)을 제2 트랜지스터(T2)로 전달한다. 연결부(C172)는 오프닝을 통하여 제2 구동 전압선(172-1) 및 제1 반도체(131)의 일측과 전기적으로 연결되며, 후속하여 형성되는 구동 전압선(172)과 전기적으로 연결되어 구동 전압(ELVDD)을 제5 트랜지스터(T5) 및 제2 구동 전압선(172-1)으로 전달한다. 연결부(C173)은 오프닝을 통하여 제2 기준 전압선(173-1) 및 제2 반도체(132)의 일측과 전기적으로 연결되며, 후속하여 형성되는 기준 전압선(173)과 전기적으로 연결되어 기준 전압(VREF)을 제4 트랜지스터(T4) 및 제2 기준 전압선(173-1)에 전달한다. 연결부(Ct1t3)는 제1 부스트 전극 연결부(Cb1E2)를 포함하며, 오프닝을 통하여 구동 트랜지스터(T1)의 구동 게이트 전극(124), 제3 트랜지스터(T3)의 산화물 반도체(135)의 일측, 및 제1 부스트 전극(Cb1E1)과 연결되어 서로를 전기적으로 연결시킨다. 연결부(Ct3t6)는 제2 부스트 전극(Cb2E)을 포함하며, 오프닝을 통하여 제3 트랜지스터(T3)의 산화물 반도체(135)의 타측 및 제6 트랜지스터(T6)의 제3 반도체(133)의 일측과 연결되어 서로를 전기적으로 연결시킨다. 연결부(Ct2cpr)는 오프닝을 통하여 제2 트랜지스터(T2)의 제2 반도체(132)의 일측과 입력 커패시터(Cpr)의 제1 입력 전극(CprE1), 및 제3 입력 전극(CprE3)과 연결되어 서로를 전기적으로 연결시킨다. 제1 애노드 연결부(AC1)는 오프닝을 통하여 제6 트랜지스터(T6)의 제3 반도체(133)의 일측과 연결되어 있다.
제1 데이터 도전층(127, 153, 155, C171, C172, C173, Ct1t3, Ct3t6, Ct2cpr, Cb1E2, Cb2E, AC1)은 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제1 데이터 도전층(127, 153, 155, C171, C172, C173, Ct1t3, Ct3t6, Ct2cpr, Cb1E2, Cb2E, AC1)은 제3 층간 절연막(163)에 의하여 덮여 있다. 제3 층간 절연막(163)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다. 실시예에 따라서는 제3 층간 절연막(163)은 산화규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
제3 층간 절연막(163)은 제1 데이터 도전층과 중첩하는 오프닝을 포함할 수 있으며, 오프닝에 의하여 연결부(C171, C172, C173) 및 애노드 연결부(AC1)가 노출될 수 있다.
도 8 및 도 13을 참고하면, 제3 층간 절연막(163)의 위에는 제2 데이터 도전층(171, 172, 173, AC2)이 위치한다. 제2 데이터 도전층은 데이터선(171), 구동 전압선(172), 기준 전압선(173), 및 제2 애노드 연결부(AC2)를 포함한다.
데이터선(171)은 오프닝을 통하여 연결부(C171)와 연결되어 있으며, 연결부(C171)를 통하여 데이터 전압(VDATA)을 제2 트랜지스터(T2)로 전달한다. 구동 전압선(172)은 오프닝을 통하여 연결부(C172)와 연결되어 있으며, 연결부(C172)를 통하여 구동 전압(ELVDD)을 제5 트랜지스터(T5) 및 제2 구동 전압선(172-1)으로 전달한다. 기준 전압선(173)은 오프닝을 통하여 연결부(C173)와 연결되어 있으며, 연결부(C173)를 통하여 기준 전압(VREF)을 제4 트랜지스터(T4) 및 제2 기준 전압선(173-1)에 전달한다. 제2 애노드 연결부(AC2)는 오프닝을 통하여 제1 애노드 연결부(AC1)와 연결되어 있으며, 제1 애노드 연결부(AC1)를 통하여 제6 트랜지스터(T6)와 연결되어 출력 전류를 전달 받으며, 애노드(Anode)로 전달하는 역할을 한다.
제2 데이터 도전층(171, 172, 173, AC2)은 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제2 데이터 도전층(171, 172, 173, AC2)은 제1 보호막(180)에 의하여 덮여 있다. 제1 보호막(180)은 유기 절연막일 수 있으며, 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
제1 보호막(180)의 위에는 제2 애노드 연결부(AC2)를 노출하는 오프닝이 형성될 수 있다.
도 8을 참고하면, 제1 보호막(180)의 위에는 애노드(Anode)가 위치하며, 오프닝을 통하여 제2 애노드 연결부(AC2)와 연결되어 있다. 그 결과 애노드(Anode)로 출력 전류가 전달된다. 애노드(Anode)는 투명 전도성 산화막 및 금속 물질을 포함하는 단일층 또는 이들을 포함하는 다중층으로 구성될 수 있다. 투명 전도성 산화막은 ITO(Indium Tin Oxide), 폴리(poly)-ITO, IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 등을 포함할 수 있고, 금속 물질은 은(Ag), 몰리브덴(Mo), 구리(Cu), 금(Au) 및 알루미늄(Al) 등을 포함할 수 있다.
애노드(Anode)의 위에는 애노드를 노출시키면서 애노드(Anode)의 적어도 일부를 덮는 격벽(380)이 위치할 수 있다. 격벽(380)은 화소 정의층(Pixel Defining Layer; PDL)이라고도 하며, 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함하는 유기 절연막일 수 있다. 또한, 실시예에 따라 격벽(380)은 검은색을 가지는 블랙(Black) PDL(Pixel Define Layer)로 형성될 수 있다.
격벽(380)의 위에는 스페이서(385)가 위치하고 있다. 스페이서(385)는 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함하는 유기 절연막일 수 있다. 한편, 실시예에 따라서는 격벽(380)과 동일한 물질로 격벽(380)과 함께 형성될 수 있다. 또한, 실시예에 따라 스페이서(385)도 격벽(380)과 같이 검은색을 가지는 블랙 유기 물질로 형성될 수 있다.
스페이서(385) 및 격벽(380)의 위에는 발광층(EL) 및 캐소드(Cathode)가 순차적으로 형성될 수 있다. 발광층(EL) 및 캐소드(Cathode)는 전 영역에 걸쳐 형성될 수 있으며, 이러한 실시예에서 발광층(EL)은 모두 동일한 색(예를 들면 백색)의 빛을 방출할 수 있다. 한편, 실시예에 따라서는 발광층(EL)이 격벽(380)에 형성되어 있는 오프닝의 내에만 위치하여 노출되어 있는 애노드(Anode)의 상부에만 위치할 수 있다. 이러한 실시예에서는 각 발광층(EL)은 서로 다른 색의 빛을 방출할 수 있다.
발광층(EL)은 전자 주입층, 전자 전달층, 정공 전달층, 및 정공 주입층과 같은 보조층도 포함할 수 있으며, 발광층(EL)의 하부에 정공 주입층 및 정공 전달층이 위치하고, 발광층(EL)의 상부에 전자 전달층 및 전자 주입층이 위치할 수 있다.
캐소드(Cathode)는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 등을 포함하여, 투명 도전층으로 형성될 수 있다. 또한, 캐소드(Cathode)는 반투명 특성을 가질 수 있으며, 이 때에는 애노드(Anode)와 함께 마이크로 캐비티를 구성할 수 있다. 마이크로 캐비티 구조에 의하면, 양 전극 사이의 간격 및 특성에 의하여, 특정 파장의 빛이 상부로 방출되도록 하며, 그 결과 적색, 녹색 또는 청색을 표시할 수 있다.
도시하지 않았지만, 캐소드(Cathode) 위에는 봉지층, 편광층, 터치 감지층, 차광 부재, 컬러 필터, 퀀텀 도트 물질을 포함하는 색 변환층 중 적어도 하나의 층이 위치할 수 있다.
이상과 같이 도 7 및 도 8에서 도시하고 있는 노멀 화소에서는 제1 부스트 커패시터(Cb1) 및 제2 부스트 커패시터(Cb2)가 제1 스캔선(151)과 중첩하면서 형성되어 있다.
한편, 제2 표시 영역(DA2)에 위치하는 변형 화소에서는 추가적인 부스트 커패시터(Cb1, Cb2)를 포함하지 않을 수 있다. 제1 부스트 커패시터(Cb1) 및 제2 부스트 커패시터(Cb2)를 형성하기 않기 위하여 제1 스캔선(151)을 다른 부분과 중첩하지 않도록 배치시킬 수 있다. 이에 대해서는 일 실시예에 따른 제2 화소 회로부(PC2)의 배치 구조를 도시한 도 14 내지 도 20에서 살펴본다.
먼저, 도 14 및 도 15를 이용하여 제2 표시 영역(DA2)의 변형 화소 회로부(PC2)의 배치 구조 및 단면 구조를 살펴본다.
도 14는 일 실시예에 따른 제2 표시 영역의 화소의 배치도이고, 도 15는 도 14의 XV-XV에 따른 단면도이다.
구체적인 제2 표시 영역(DA2)의 변형 화소의 구조를 설명하기 전에 노멀 화소와의 차이를 설명하면 아래와 같다.
우선, 제2 표시 영역(DA2)의 변형 화소 회로부(PC2)가 차지하는 면적은 제1 표시 영역(DA1)의 노멀 화소 회로부(PC1)가 차지하는 면적의 두 배이다. 즉, 제1 방향(DR1)으로의 폭이 두 배 크며, 제2 방향(DR2)의 폭은 동일하다.
제2 표시 영역(DA2)의 변형 화소 회로부(PC2)에서는 부스트 커패시터를 형성하지 않기 위하여 제1 스캔선(151)이 구동 트랜지스터(T1) 및 제3 트랜지스터(T3)에서 먼 방향으로 꺾이면서 제1 방향(DR1)으로 연장되고 있다. 그 결과 구동 트랜지스터(T1)의 게이트 전극(G 노드)이나 제1 반도체(131)와 산화물 반도체(135)가 연결되는 부분(O 노드에 대응함)과 커패시턴스를 가능한 작게 형성하고 있다. 즉, 평면상 중첩하면서 커패시턴스를 형성하지는 않지만, 기생 커패시턴스는 제거할 수 없으므로 어느 정도의 기생 커패시턴스는 존재한다.
이러한 차이점을 기초로 구체적인 구조를 살펴보면 아래와 같다.
일 실시예에 따른 제2 표시 영역(DA2)의 변형 화소는 주로 제1 방향(DR1)을 따라 연장되어 있는 제1 스캔선(151), 제2 스캔선(152, 152-1), 초기화 제어선(153), 및 발광 제어선(154, 155)을 포함한다. 또한, 제1 방향(DR1)으로 연장되어 있는 전압선도 형성되어 있으며, 초기화 전압(VINT)을 전달하는 초기화 전압선(127)을 포함한다. 여기서, 제1 스캔선(151)은 제2 표시 영역(DA2)의 변형 화소 회로부(PC2)에서 부스트 커패시터를 형성하지 않기 위하여 구동 트랜지스터(T1) 및 제3 트랜지스터(T3)에서 먼 방향으로 꺾이면서 제1 방향(DR1)으로 연장되고 있다.
한편, 제2 표시 영역(DA2)의 변형 화소는 제1 방향과 교차하는 제2 방향(DR2)을 따라 연장하며 데이터 전압(VDATA) 및 구동 전압(ELVDD)을 각각 전달하는 데이터선(171)과 구동 전압선(172)을 포함하며, 추가적으로 기준 전압(VREF)을 각각 전달하는 기준 전압선(173)을 포함한다.
한편, 구동 전압(ELVDD) 및 기준 전압(VREF)을 제1 방향(DR1)으로도 전달하기 위하여 제1 방향(DR1)으로 연장되어 있는 제2 구동 전압선(172-1) 및 제2 기준 전압선(173-1)도 포함한다.
이와 같은 배선에 연결되어 있는 트랜지스터 중 일부는 다결정 반도체(131, 132, 133)를 포함하는 p형 트랜지스터로 형성되며, 나머지 일부는 산화물 반도체(135)를 포함하는 n형 트랜지스터로 형성되어 있다. 도 14의 실시예에서는 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)가 다결정 반도체(131, 132, 133)를 포함하며 형성되고, 제3 트랜지스터(T3)만이 산화물 반도체(135)를 포함하며 형성되어 있다.
먼저, 제1 반도체(131)에는 구동 트랜지스터(T1) 및 제5 트랜지스터(T5)의 채널, 제1 영역, 및 제2 영역이 형성되어 있다. 여기서, 제1 영역 및 제2 영역은 트랜지스터의 제1 전극 및 제2 전극의 역할을 하는 부분으로 도핑이나 플라즈마 처리되어 도체에 준하는 도전 특성을 가지는 부분이다. 또한, 제1 영역 및 제2 영역의 사이에 위치하는 채널은 도핑이나 플라즈마 처리되어 있지 않은 부분이다. 이하 동일하다.
제2 반도체(132)에는 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)의 채널, 제1 영역, 및 제2 영역이 형성되어 있으며, 제3 반도체(133)에는 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)의 채널, 제1 영역, 및 제2 영역이 형성되어 있다.
제1 반도체(131)의 위에는 절연되어 구동 게이트 전극(124) 및 제1 발광 제어선(154)이 형성되어 있다. 제1 반도체(131)와 구동 게이트 전극(124)이 중첩하는 영역에서는 구동 트랜지스터(T1)의 채널이 위치하고, 제1 반도체(131)와 제1 발광 제어선(154)이 중첩하는 영역에서는 제5 트랜지스터(T5)의 채널이 위치한다.
제2 반도체(132)의 위에는 절연되어 제1 스캔선(151) 및 G47 게이트 전극(G47)이 형성되어 있다. 제2 반도체(132)와 제1 스캔선(151)이 중첩하는 영역에서는 제2 트랜지스터(T2)의 채널이 위치하고, 제2 반도체(132)와 G47 게이트 전극(G47)이 중첩하는 위치에서는 제4 트랜지스터(T4)의 채널이 위치한다.
제3 반도체(133)의 위에는 절연되어 G6 게이트 전극(G6) 및 G47 게이트 전극(G47)이 형성되어 있다. 제3 반도체(133)와 G6 게이트 전극(G6)이 중첩하는 영역에서는 제6 트랜지스터(T6)의 채널이 위치하고, 제3 반도체(133)와 G47 게이트 전극(G47)이 중첩하는 위치에서는 제7 트랜지스터(T7)의 채널이 위치한다. G47 게이트 전극(G47)은 연장되어 제4 트랜지스터(T4)의 채널 및 제7 트랜지스터(T7)의 채널과 중첩한다.
한편, 산화물 반도체(135)에는 제3 트랜지스터(T3)의 채널, 제1 영역, 및 제2 영역이 위치한다. 여기서, 제1 영역 및 제2 영역은 트랜지스터의 제1 전극 및 제2 전극의 역할을 하는 부분으로 도핑이나 플라즈마 처리되어 도체에 준하는 도전 특성을 가지는 부분이다. 또한, 제1 영역 및 제2 영역의 사이에 위치하는 채널은 도핑이나 플라즈마 처리되어 있지 않은 부분이다.
산화물 반도체(135)의 하부에 절연되어 추가 제2 스캔선(152-1)이 위치하고 상부에 절연되어 제2 스캔선(152)이 위치한다. 두 제2 스캔선(152, 152-1)은 서로 동일한 신호가 인가될 수도 있다. 실시예에 따라서는 추가 제2 스캔선(152-1)에 일정한 전압이나 일 전극과 연결되어 해당 전극의 전압이 인가될 수 있다. 산화물 반도체(135)와 제2 스캔선(152)이 중첩하는 영역에서는 제3 트랜지스터(T3)의 채널이 위치한다. 산화물 반도체(135)는 추가적으로 확장된 영역(CstE2)을 가지며, 이 부분은 도체에 준하는 도전 특성을 가지며, 유지 커패시터(Cst)의 일 전극을 구성할 수 있다.
도 15를 참고하여, 변형 화소의 커패시터의 구조를 살펴본다.
유지 커패시터(Cst)는 구동 게이트 전극(124), 제2 구동 전압선(172-1)의 확장된 영역(CstE1; 이하 제1 유지 전극이라고도 함) 및 산화물 반도체(135)의 확장된 영역(CstE2; 이하 제2 유지 전극이라고도 함)으로 구성될 수 있다. 유지 커패시터(Cst)는 삼중층 구조를 가질 수 있으며, 그 사이에 두 개의 절연막(142, 161)을 포함한다. 또한, 유지 커패시터(Cst)는 제1 유지 전극(CstE1)이 구동 전압(ELVDD)을 인가받으며, 양측의 두 전극(구동 게이트 전극(124), 제2 유지 전극(CstE2))은 연결부(Ct1t3)에 의하여 연결되어 있어 구동 게이트 전극(124)의 전압을 유지시키는 구조를 가진다.
여기서, 제2 표시 영역(DA2)에 위치하는 변형 화소에서는 유지 커패시터(Cst)의 용량을 최소화하여 형성할 수 있다. 즉, 도 14를 참고하면, 구동 게이트 전극(124)의 면적이 제1 유지 전극(CstE1)의 면적에 비하여 좁으며, 중첩하는 영역을 적게 형성하여 최소한의 유지 커패시터(Cst)만을 형성하였다.
입력 커패시터(Cpr)는 구동 게이트 전극(124)과 동일한 층에 위치하는 제1 입력 전극(CprE1), 및 제2 구동 전압선(172-1)의 확장된 영역(CstE1)과 동일한 층에 위치하는 제2 입력 전극(CprE2)으로 구성되어 있다. 한편, 입력 커패시터(Cpr) 구조에는 산화물 반도체(135)의 확장된 영역(CstE2)과 동일한 층에 위치하는 제3 입력 전극(CprE3)을 더 포함할 수 있는데, 제3 입력 전극(CprE3)은 제2 입력 전극(CprE2)과의 전기적인 연결을 위하여 추가로 형성된 연결부이며, 데이터선(171)과의 전기적인 연결을 돕는 구조를 가진다. 그 결과, 입력 커패시터(Cpr)는 제1 입력 전극(CprE1), 제2 입력 전극(CprE2) 및 그 사이에 위치하는 절연막(142)에 의하여 구성되어 있다.
변형 화소는 노멀 화소와 달리 제1 부스트 커패시터(Cb1) 및 제2 부스트 커패시터(Cb2)를 더 포함하지 않을 수 있다. 다만, 기생 커패시턴스가 존재할 수는 있으며, 기생 커패시턴스도 가능한 줄이기 위하여 제1 스캔선(151)은 구동 트랜지스터(T1) 및 제3 트랜지스터(T3)와 먼 방향으로 꺾이는 구조를 가질 수 있다.
데이터선(171)은 연결부(C171)를 통하여 제2 반도체(132)의 일측과 전기적으로 연결되어 제2 트랜지스터(T2)와 데이터 전압(VDATA)을 전달한다.
구동 전압선(172)은 제2 구동 전압선(172-1)과 연결부(C172)를 통하여 전기적으로 연결되어 있으며, 연결부(C172)는 연장되어 제1 반도체(131)의 일측과 전기적으로 연결되어 제5 트랜지스터(T5)에 구동 전압(ELVDD)을 인가한다.
기준 전압선(173)은 제2 기준 전압선(173-1)과 연결부(C173)를 통하여 전기적으로 연결되어 있으며, 연결부(C173)는 연장되어 제2 반도체(132)의 일측과 전기적으로 연결되어 제4 트랜지스터(T4)에 기준 전압(VREF)을 인가한다.
초기화 제어선(153)은 G47 게이트 전극(G47)과 전기적으로 연결되어 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)의 게이트 전극에 초기화 제어 신호(EB1)를 인가한다.
제2 발광 제어선(155)은 G6 게이트 전극(G6)과 전기적으로 연결되어 제6 트랜지스터(T6)의 게이트 전극에 제2 발광 제어 신호(EM2)를 인가한다.
초기화 전압선(127)은 제3 반도체(133)와 전기적으로 연결되어 제7 트랜지스터(T7)에 초기화 전압(VINT)을 인가한다.
연결부(Ct1t3)는 구동 트랜지스터(T1)의 구동 게이트 전극(124), 및 제3 트랜지스터(T3)의 산화물 반도체(135)의 일측을 전기적으로 연결시킨다. 연결부(Ct1t3)가 구동 트랜지스터(T1)의 구동 게이트 전극(124)과 연결되기 위하여 제1 유지 전극(CstE1)에는 구동 게이트 전극(124)을 노출시키는 오프닝(OP)이 형성되어 있다.
연결부(Ct3t6)는 제3 트랜지스터(T3)의 산화물 반도체(135)의 타측 및 제6 트랜지스터(T6)의 제3 반도체(133)의 일측을 연결시킨다. 한편, 도 14에서 점선의 원으로 표시한 부분을 보면, 연결부(Ct3t6)와 제1 스캔선(151)이 중첩하는 것을 확인할 수 있다. 이러한 구조는 노멀 화소의 부스트 커패시터에 대응하는 부분일 수 있으며, 이하 기생 부스트 커패시터(ParaCb2)라고도 한다. 하지만, 변형 화소에서는 제1 스캔선(151)의 구조를 변경하여 어쩔 수 없이 생성되는 기생 부스트 커패시터만을 포함하여 부스트 커패시터의 값을 최소화하고 있다.
연결부(Ct2cpr)는 제2 트랜지스터(T2)의 제2 반도체(132)의 일측과 입력 커패시터(Cpr)의 제1 입력 전극(CprE1), 및 제3 입력 전극(CprE3)을 연결시킨다. 이 때, 제2 입력 전극(CprE2)에는 제1 입력 전극(CprE1)을 노출시키는 오프닝(OP2)이 형성되어 있다.
애노드 연결부(AC1, AC2)는 제6 트랜지스터(T6)의 제3 반도체(133)의 일측과 애노드(Anode)를 연결하는 연결부이다.
이상에서는 각 구성 요소의 연결 관계를 중심으로 살펴보았으며, 이하에서는 도 16 내지 도 20을 기초로 도 15와 함께 각 층 별 구조를 상세하게 살펴본다.
도 16 내지 도 20은 도 14 및 도 15의 화소의 제조 순서에 기초한 도면이다.
먼저, 도 16에서는 다결정 반도체(131, 132, 133) 및 제1 게이트 도전층(124, 151, 154, G47, G6, CprE1)이 제조된 이후의 평면 구조가 도시되어 있다.
기판(110)은 도 15을 참고하면, 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리이미드(Polyimid)와 같이 휠 수 있는 플렉서블한 물질을 포함할 수 있다.
도 15 및 도 16를 참고하면, 기판(110) 다결정 반도체(131, 132, 133)가 위치한다. 다결정 반도체(131, 132, 133)는 채널 영역과 채널 영역의 양측에 위치하는 제1 영역 및 제2 영역을 포함한다.
제1 게이트 절연막(141)은 다결정 반도체(131, 132, 133)를 덮으며, 실시예에 따라서는 제1 게이트 절연막(141)이 다결정 반도체(131, 132, 133)의 채널만 중첩할 수도 있다. 제1 게이트 절연막(141)은 산화규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
제1 게이트 절연막(141) 위에는 제1 게이트 도전층(124, 151, 154, G47, G6, CprE1)이 위치한다.
제1 게이트 도전층은 구동 게이트 전극(124), 제1 스캔선(151), 제1 발광 제어선(154), G47 게이트 전극(G47), G6 게이트 전극(G6), 및 입력 커패시터(Cpr)의 제1 입력 전극(CprE1)을 포함한다. 제1 게이트 도전층(124, 151, 154, G47, G6, CprE1)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다. 다결정 반도체(131, 132, 133) 중 평면상 제1 스캔선(151), 제1 발광 제어선(154), G47 게이트 전극(G47) 및 G6 게이트 전극(G6)과 중첩하는 영역이 각 트랜지스터의 채널이 위치할 수 있다.
제1 게이트 도전층(124, 151, 154, G47, G6, CprE1)은 제2 게이트 절연막(142)으로 덮여 있으며, 제2 게이트 절연막(142)은 산화규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
도 15 및 도 17을 참고하면, 제2 게이트 절연막(142)의 위에는 제2 게이트 도전층(172-1, CstE1, 152-1, CprE2)이 위치한다. 제2 게이트 도전층은 제2 구동 전압선(172-1), 유지 커패시터(Cst)의 제1 유지 전극(CstE1), 제2 스캔선(152)과 중첩하며 연장되는 추가 제2 스캔선(152-1), 및 입력 커패시터(Cpr)의 제2 입력 전극(CprE2)을 포함한다. 제2 구동 전압선(172-1)은 산화물 반도체(135)의 하부에 위치하여 광차단층의 역할을 수행할 수도 있다. 또한, 제1 유지 전극(CstE1) 및 제2 입력 전극(CprE2)은 각각 유지 커패시터(Cst) 및 입력 커패시터(Cpr)의 일 전극을 구성한다. 제2 구동 전압선(172-1)의 확장된 영역은 유지 커패시터(Cst)의 제1 유지 전극(CstE1)을 구성하여 일체로 형성되어 있다. 이러한 제2 게이트 도전층(172-1, CstE1, 152-1, CprE2)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제2 게이트 도전층(172-1, CstE1, 152-1, CprE2)은 제1 층간 절연막(161)에 의하여 덮여 있으며, 제1 층간 절연막(161)은 산화규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있다.
제1 층간 절연막(161)의 위에는 산화물 반도체층(135, CstE2, CprE3)이 위치한다. 산화물 반도체층은 제3 트랜지스터(T3)의 채널, 제1 영역 및 제2 영역을 포함하는 산화물 반도체(135), 유지 커패시터(Cst)의 제2 유지 전극(CstE2), 및 입력 커패시터(Cpr)의 제2 입력 전극(CprE2)과 전기적으로 연결되는 제3 입력 전극(CprE3)을 포함할 수 있다. 산화물 반도체층(135, CstE2, CprE3)은 제3 트랜지스터(T3)의 채널을 제외하고는 도핑 또는 플라즈마 처리 되어 도전체에 준하는 도전 특성을 가질 수 있다.
산화물 반도체층(135, CstE2, CprE3)은 제3 게이트 절연막(143)에 의하여 덮여 있으며, 제3 게이트 절연막(143)은 산화규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있다.
도 15 및 도 18을 참고하면, 제3 게이트 절연막(143)의 위에는 제3 게이트 도전층(152, 173-1)이 위치한다. 제3 게이트 도전층은 제2 스캔선(152) 및 제2 기준 전압선(173-1)을 포함할 수 있다. 제2 스캔선(152)은 제3 트랜지스터(T3)의 게이트 전극을 포함하며, 추가 제2 스캔선(152-1)과 전기적으로 연결되어 있을 수 있다. 제3 게이트 도전층(152, 173-1)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제3 게이트 도전층(152, 173-1)은 제2 층간 절연막(162)에 의하여 덮여 있으며, 제2 층간 절연막(162)은 산화규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 유기 물질을 포함할 수 있다.
제2 층간 절연막(162) 및 그 하부에 위치하는 절연막은 다결정 반도체(131, 132, 133)의 일부분, 산화물 반도체(135)의 일부분, G47 게이트 전극(G47)의 일부분, G6 게이트 전극(G6)의 일부분, 구동 게이트 전극(124), 제1 입력 전극(CprE1), 제3 입력 전극(CprE3), 제2 기준 전압선(173-1), 및 제2 구동 전압선(172-1)을 노출시키면서 중첩하는 오프닝을 포함할 수 있다.
도 15 및 도 19를 참고하면, 제2 층간 절연막(162)의 위에는 제1 데이터 도전층(127, 153, 155, C171, C172, C173, Ct1t3, Ct3t6, Ct2cpr, AC1)이 형성되어 있다. 제1 데이터 도전층은 초기화 전압선(127), 초기화 제어선(153), 제2 발광 제어선(155), 연결부(C171, C172, C173, Ct1t3, Ct3t6, Ct2cpr), 및 제1 애노드 연결부(AC1)를 포함할 수 있다.
초기화 전압선(127)은 오프닝을 통하여 제3 반도체(133)와 전기적으로 연결되어 제7 트랜지스터(T7)에 초기화 전압(VINT)을 인가한다. 초기화 제어선(153)은 오프닝을 통하여 G47 게이트 전극(G47)과 전기적으로 연결되어 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)의 게이트 전극에 초기화 제어 신호(EB1)를 인가한다. 제2 발광 제어선(155)은 오프닝을 통하여 G6 게이트 전극(G6)과 전기적으로 연결되어 제6 트랜지스터(T6)의 게이트 전극에 제2 발광 제어 신호(EM2)를 인가한다. 연결부(C171)는 오프닝을 통하여 제2 반도체(132)의 일측과 전기적으로 연결되어 제2 트랜지스터(T2)와 연결되며, 후속하여 형성되는 데이터선(171)과 전기적으로 연결되어 데이터 전압(VDATA)을 제2 트랜지스터(T2)로 전달한다. 연결부(C172)는 오프닝을 통하여 제2 구동 전압선(172-1) 및 제1 반도체(131)의 일측과 전기적으로 연결되며, 후속하여 형성되는 구동 전압선(172)과 전기적으로 연결되어 구동 전압(ELVDD)을 제5 트랜지스터(T5) 및 제2 구동 전압선(172-1)으로 전달한다. 연결부(C173)은 오프닝을 통하여 제2 기준 전압선(173-1) 및 제2 반도체(132)의 일측과 전기적으로 연결되며, 후속하여 형성되는 기준 전압선(173)과 전기적으로 연결되어 기준 전압(VREF)을 제4 트랜지스터(T4) 및 제2 기준 전압선(173-1)에 전달한다. 연결부(Ct1t3)는 오프닝을 통하여 구동 트랜지스터(T1)의 구동 게이트 전극(124), 제3 트랜지스터(T3)의 산화물 반도체(135)의 일측과 연결되어 서로를 전기적으로 연결시킨다. 연결부(Ct3t6)는 오프닝을 통하여 제3 트랜지스터(T3)의 산화물 반도체(135)의 타측 및 제6 트랜지스터(T6)의 제3 반도체(133)의 일측과 연결되어 서로를 전기적으로 연결시킨다. 연결부(Ct2cpr)는 오프닝을 통하여 제2 트랜지스터(T2)의 제2 반도체(132)의 일측과 입력 커패시터(Cpr)의 제1 입력 전극(CprE1), 및 제3 입력 전극(CprE3)과 연결되어 서로를 전기적으로 연결시킨다. 제1 애노드 연결부(AC1)는 오프닝을 통하여 제6 트랜지스터(T6)의 제3 반도체(133)의 일측과 연결되어 있다.
제1 데이터 도전층(127, 153, 155, C171, C172, C173, Ct1t3, Ct3t6, Ct2cpr, AC1)은 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제1 데이터 도전층(127, 153, 155, C171, C172, C173, Ct1t3, Ct3t6, Ct2cpr, AC1)은 제3 층간 절연막(163)에 의하여 덮여 있다. 제3 층간 절연막(163)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다. 실시예에 따라서는 제3 층간 절연막(163)은 산화규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
제3 층간 절연막(163)은 제1 데이터 도전층과 중첩하는 오프닝을 포함할 수 있으며, 오프닝에 의하여 연결부(C171, C172, C173) 및 애노드 연결부(AC1)가 노출될 수 있다.
도 15 및 도 20을 참고하면, 제3 층간 절연막(163)의 위에는 제2 데이터 도전층(171, 172, 173, AC2)이 위치한다. 제2 데이터 도전층은 데이터선(171), 구동 전압선(172), 기준 전압선(173), 및 제2 애노드 연결부(AC2)를 포함한다.
데이터선(171)은 오프닝을 통하여 연결부(C171)와 연결되어 있으며, 연결부(C171)를 통하여 데이터 전압(VDATA)을 제2 트랜지스터(T2)로 전달한다. 구동 전압선(172)은 오프닝을 통하여 연결부(C172)와 연결되어 있으며, 연결부(C172)를 통하여 구동 전압(ELVDD)을 제5 트랜지스터(T5) 및 제2 구동 전압선(172-1)으로 전달한다. 기준 전압선(173)은 오프닝을 통하여 연결부(C173)와 연결되어 있으며, 연결부(C173)를 통하여 기준 전압(VREF)을 제4 트랜지스터(T4) 및 제2 기준 전압선(173-1)에 전달한다. 제2 애노드 연결부(AC2)는 오프닝을 통하여 제1 애노드 연결부(AC1)와 연결되어 있으며, 제1 애노드 연결부(AC1)를 통하여 제6 트랜지스터(T6)와 연결되어 출력 전류를 전달 받으며, 애노드(Anode)로 전달하는 역할을 한다.
제2 데이터 도전층(171, 172, 173, AC2)은 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제2 데이터 도전층(171, 172, 173, AC2)은 제1 보호막(180)에 의하여 덮여 있다. 제1 보호막(180)은 유기 절연막일 수 있으며, 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
제1 보호막(180)의 위에는 제2 애노드 연결부(AC2)를 노출하는 오프닝이 형성될 수 있다.
도 15를 참고하면, 제1 보호막(180)의 위에는 애노드(Anode)가 위치하며, 오프닝을 통하여 제2 애노드 연결부(AC2)와 연결되어 있다. 그 결과 애노드(Anode)로 출력 전류가 전달된다. 애노드(Anode)는 투명 전도성 산화막 및 금속 물질을 포함하는 단일층 또는 이들을 포함하는 다중층으로 구성될 수 있다. 투명 전도성 산화막은 ITO(Indium Tin Oxide), 폴리(poly)-ITO, IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 등을 포함할 수 있고, 금속 물질은 은(Ag), 몰리브덴(Mo), 구리(Cu), 금(Au) 및 알루미늄(Al) 등을 포함할 수 있다.
제2 표시 영역(DA2)에서 제2-2 표시 영역(DA2-2)의 경우에는 발광 소자의 애노드(Anode)가 구동부(DR)의 위에도 형성될 수 있으므로 제2 애노드 연결부(AC2)가 구동부(DR)의 상부까지 연장될 수 있다.
애노드(Anode) 이상에 형성되는 구조는 도 8과 동일하므로 추가 설명은 생략한다.
도 8을 참고하면, 노멀 화소에서 제1 부스트 커패시터(Cb1)와 제2 부스트 커패시터(Cb2)의 크기는 두 전극간의 거리가 가까운 제1 부스트 커패시터(Cb1)가 큰 값을 가진다. 그 결과 실시예에 따라서 노멀 화소가 하나의 부스트 커패시터만 포함하는 경우에는 제1 부스트 커패시터(Cb1)만을 포함할 수 있다. 한편, 도 14를 참고하면, 제2 부스트 커패시터(Cb2)가 기생 커패시턴스로 제2 표시 영역(DA2)에 위치하는 변형 화소에 포함될 수도 있다.
일 실시예에서는 노멀 화소에서 유지 커패시터(Cst)의 용량을 67f(패럿)으로 설정하고, 입력 커패시터(Cpr)의 용량을 193f으로 설정한 경우 두 부스트 커패시터(Cb1, Cb2)의 값의 합은 8.6f로 설정할 수 있다. 즉, 두 부스트 커패시터(Cb1, Cb2)의 값의 합은 유지 커패시터(Cst)의 용량 값의 1/10 이상 1/5 이하일 수 있으며, 입력 커패시터(Cpr)의 용량 값의 1/30 이상 1/10 이하일 수 있다. 이때, 제2 표시 영역(DA2)에 위치하는 변형 화소는 유지 커패시터(Cst)의 용량을 50f으로 설정하고, 입력 커패시터(Cpr)의 용량은 각 색에 따라서 적색은 460f, 녹색은 540f, 청색은 459f으로 형성할 수 있다. 또한, 변형 화소에서 부스트 커패시터(Cb1, Cb2)에 대응하는 기생 커패시턴스 값은 2.3f값을 가질 수 있다. 변형 화소에서는 유지 커패시터(Cst)의 용량값이 노멀 화소의 유지 커패시터(Cst)의 용량 값보다 작을 수 있다. 한편, 변형 화소에서의 입력 커패시터(Cpr)의 용량값은 노멀 화소의 유지 커패시터(Cst)의 용량 값보다 크게 설정할 수 있으며, 각 색별로 다른 입력 커패시터(Cpr)의 용량을 설정할 수 있다. 즉, 제2 표시 영역(DA2)에 위치하는 변형 화소에서는 유지 커패시터(Cst)의 용량 값에 대한 입력 커패시터(Cpr)의 용량값의 비(Cpr/Cst 비)를 색에 따라서 차등 설계할 수 있다.
또한, 제2 표시 영역(DA2)에 위치하는 변형 화소에서는 유지 커패시터(Cst)의 용량을 최소화하여 형성할 수 있으며, 이는 도 14에서 구동 게이트 전극(124)의 면적이 제1 유지 전극(CstE1)의 면적에 비하여 좁으며, 중첩하는 영역을 적게 형성하여 최소한의 유지 커패시터(Cst)만을 형성하였다.
설정된 부스트 커패시터(Cb1, Cb2)의 값은 제1 표시 영역(DA1)의 노멀 화소에만 형성된다. 즉, 부스트 커패시터(Cb1, Cb2)에 대응하는 기생 커패시턴스 값만으로는 두 표시 영역(DA1, DA2)간의 표시 품질을 일치시킬 수 없어 제1 표시 영역(DA1)의 노멀 화소에 부스트 커패시터(Cb1, Cb2)를 형성한다. 한편, 제2 표시 영역(DA2)에 위치하는 변형 화소는 부스트 커패시터(Cb1, Cb2)에 대응하는 기생 커패시턴스를 가질 수 있지만, 부스트 커패시터(Cb1, Cb2)를 늘리지 않기 위하여 제1 스캔선(151)을 회피 설계할 수 있다.
이상과 같이 변형 화소와 노멀 화소간에 부스트 커패시터의 값을 다르게 형성하여 제2 표시 영역(DA2)의 변형 화소가 표시하는 휘도와 제1 표시 영역(DA1)의 노멀 화소가 표시하는 휘도를 서로 매칭시킨다. 필요에 따라서는 변형 화소에서 유지 커패시터(Cst)를 최소화하여 형성하거나, 변형 화소에서 유지 커패시터(Cst)의 용량 값에 대한 입력 커패시터(Cpr)의 용량값의 비(Cpr/Cst 비)를 색에 따라서 차등 설계하여 변형 화소가 표시하는 휘도와 노멀 화소가 표시하는 휘도를 서로 매칭시킬 수 있다. 이러한 휘도 매칭을 통하여 사용자가 제1 표시 영역(DA1)에서 표시되는 화상과 제2 표시 영역(DA2)에서 표시되는 화상이 구분되어 시인되지 않도록 한다.
또한, 노멀 화소 및 변형 화소에서는 모두 입력 커패시터(Cpr)의 용량값이 상대적으로 큰 것을 확인할 수 있는데, 이는 고속 구동을 위한 것이다. 즉, 고속 구동을 위해서는 입력 커패시터(Cpr)가 커야 빠른 시간 내에 데이터 전압(VDATA)이 용이하게 화소 내로 진입하기 용이하기 때문이다. 특히 본 실시예에서는 변형 화소의 입력 커패시터(Cpr)의 용량은 노멀 화소의 입력 커패시터(Cpr)의 용량 값의 두 배 이상으로 형성하여 보다 고 주파수에서의 동작시 휘도 매칭이 가능하도록 세팅될 수 있다.
이하에서는 도 21을 통하여 본 실시예에서 사용되는 구동부의 배치 구조에 대하여 살펴본다.
도 21은 일 실시예에 따른 표시 장치의 블록 배치도이다.
도 4 및 도 5를 참고하면, 노멀 화소 및 변형 화소에서 요구하는 제어 신호의 수가 많다. 이러한 제어 신호를 생성하기 위하여 구동부(DR)에는 다양한 신호 생성부가 포함될 필요가 있다. 특히 표시 장치의 양측에 구동부(DR)를 형성하는 경우 모든 신호 생성부를 양측에 각각 형성할 수도 있지만, 이 경우에는 불필요하게 제2-2 표시 영역(DA2-2)을 넓게 형성하여야 한다. 제2 표시 영역(DA2)은 제1 표시 영역(DA1)에 비하여 해상도가 떨어질 수 있음을 고려할 때, 구동부(DR)의 면적은 넓게 형성하는 것은 표시 품질이 저하되는 면이 발생하게 된다. 이에 본 실시예에서는 도 21에서와 같이 양측에 위치하는 구동부(DR)를 구분하여 양측 모두에 각각 형성하는 신호 생성부와 양측 구동부(DR)중 일측에만 형성해도 되는 신호 생성부로 구분하여 배치하였다. 그 결과 양측에 위치하는 구동부(DR)의 면적을 최적화시킬 수 있다.
각 신호 생성부는 제1 발광 제어 신호(EM1)를 생성하는 제1 발광 제어 신호 생성부(EM1_D), 제2 발광 제어 신호(EM2)를 생성하는 제2 발광 제어 신호 생성부(EM2_D), 초기화 제어 신호(EB1)를 생성하는 초기화 제어 신호 생성부(EB1_D), 제1 스캔 신호(GW)를 생성하는 제1 스캔 신호 생성부(GW_D), 및 제2 스캔 신호(GC)를 생성하는 제2 스캔 신호 생성부(GC_D)를 포함한다.
도 21에 의하면, 양측에 위치하는 구동부(DR)에 형성하는 신호 생성부는 제1 스캔 신호 생성부(GW_D), 제1 발광 제어 신호 생성부(EM1_D), 및 제2 스캔 신호 생성부(GC_D)이며, 일측의 구동부(DR)에만 형성하는 신호 생성부는 제2 발광 제어 신호 생성부(EM2_D), 및 초기화 제어 신호 생성부(EB1_D)다.
먼저, 표시 영역(DA)의 좌측에 위치하는 제2-2 표시 영역(DA2-2)의 구동부(DR)에는 맨 좌측으로부터 초기화 제어 신호 생성부(EB1_D), 제1 발광 제어 신호 생성부(EM1_D), 제2 스캔 신호 생성부(GC_D), 및 제1 스캔 신호 생성부(GW_D)가 순차적으로 형성되어 있다.
또한, 표시 영역(DA)의 우측에 위치하는 제2-2 표시 영역(DA2-2)의 구동부(DR)에는 맨 우측으로부터 제2 발광 제어 신호 생성부(EM2_D), 제1 발광 제어 신호 생성부(EM1_D), 제2 스캔 신호 생성부(GC_D), 및 제1 스캔 신호 생성부(GW_D)가 순차적으로 형성되어 있다.
도 21을 참고하면, 표시 영역(DA)을 기준으로 가장 가까운 위치에는 제1 스캔 신호 생성부(GW_D)가 위치하고, 이로부터 외측으로 제2 스캔 신호 생성부(GC_D), 제1 발광 제어 신호 생성부(EM1_D)가 위치한다는 점에서 양측의 구동부(DR)의 구조는 동일하다.
하나의 행에 위치하는 신호 생성부의 출력은 동일한 행에 위치하는 노멀 화소 및 변형 화소에 같이 인가된다. 즉, 제1 표시 영역(DA1)에 위치하는 노멀 화소용 구동부와 제2 표시 영역(DA2)에 위치하는 변형 화소용 구동부를 별도로 형성하지 않아 구동부(DR)가 차지하는 면적을 줄였다.
한편, 도 21에서 동일한 신호 생성부에 포함되는 사각형은 해당 신호 생성부용 스테이지를 의미하며, 해당 스테이지에서는 신호를 생성하여 표시 영역(DA)의 화소(노멀 화소, 변형 화소)에 인가할 뿐만 아니라 다음 행의 스테이지나 전행의 스테이지에 출력을 전달하는 동작도 함께 수행할 수 있다.
도 21을 참고하면, 신호 생성부 중 제1 발광 제어 신호 생성부(EM1_D), 제2 스캔 신호 생성부(GC_D), 제2 발광 제어 신호 생성부(EM2_D), 및 초기화 제어 신호 생성부(EB1_D)는 두 개의 화소 행마다 하나씩 형성되어 있다. 이에 반하여 제1 스캔 신호 생성부(GW_D)는 하나의 화소 행마다 하나씩 형성되어 있어 제2 방향(DR2)의 높이가 작게 도시되어 있다. 그러므로, 제1 스캔 신호 생성부(GW_D)의 개수는 다른 신호 생성부(제1 발광 제어 신호 생성부(EM1_D), 제2 스캔 신호 생성부(GC_D), 제2 발광 제어 신호 생성부(EM2_D), 및 초기화 제어 신호 생성부(EB1_D))의 개수의 두 배를 가질 수 있다.
이와 같이 제1 스캔 신호 생성부(GW_D)의 개수와 다른 신호 생성부(제1 발광 제어 신호 생성부(EM1_D), 제2 스캔 신호 생성부(GC_D), 제2 발광 제어 신호 생성부(EM2_D), 및 초기화 제어 신호 생성부(EB1_D))의 개수가 다른 경우 인접하는 화소에 인가하는 타이밍은 도 22와 같을 수 있다.
도 22는 일 실시예에 따른 각 구동부의 동작 타이밍도이다.
도 22를 참고하면, n번째 화소행의 제1 스캔 신호(GW(n))과 n+1번째 화소행의 제1 스캔 신호(GW(n+1))는 1H의 차이가 있다. 제1 스캔 신호 생성부(GW_D)는 1H의 간격으로 제1 스캔 신호(GW(n))를 출력할 수 있다.
하지만, 다른 신호 생성부(제1 발광 제어 신호 생성부(EM1_D), 제2 스캔 신호 생성부(GC_D), 제2 발광 제어 신호 생성부(EM2_D), 및 초기화 제어 신호 생성부(EB1_D))의 신호는 n번째 화소행과 n+1번째 화소행에서 차이가 없다. 대신 두개의 화소행 마다 2H의 차이가 있는 신호가 전달된다. 일 예로, n번째 화소행의 제1 발광 제어 신호(EM(n))과 n+1번째 화소행의 제1 발광 제어 신호 (EM(n+1))는 동일한 타이밍을 가진다. 대신, n+2번째 화소행의 제1 발광 제어 신호 (EM(n+2)) 및 n+3번째 화소행의 제1 발광 제어 신호 (EM(n+3))는 n번째 화소행의 제1 발광 제어 신호(EM(n))과 n+1번째 화소행의 제1 발광 제어 신호 (EM(n+1))와 2H의 차이가 있다. 제1 발광 제어 신호 생성부(EM1_D), 제2 스캔 신호 생성부(GC_D), 제2 발광 제어 신호 생성부(EM2_D), 및 초기화 제어 신호 생성부(EB1_D)에서 출력되는 제어 신호는 2H 간격으로 출력될 수 있다.
이하에서는 도 23을 통하여 일 실시예에 따른 표시 장치에서 휘도 매칭이 가능한지 확인한다.
도 23은 일 실시예에 따른 표시 장치에서 다양한 조건의 표시 결과를 보여주는 도면이다.
도 23은 일 실시예에 다양한 구동 주파수로 특정 휘도를 표시하도록 한 후 제1 표시 영역(DA1)의 노멀 화소의 표시 휘도와 제2 표시 영역(DA2)의 변형 화소의 표시 휘도가 매칭되는지 확인한 결과를 도시하고 있다. 도 23에서 사용된 표시 장치는 도 4, 도 5, 도 7, 도 20 및 도 21이 반영된 표시 장치이다.
도 23의 (A)에서는 120Hz로 900nit의 휘도를 표시하도록 한 경우를 도시하고 있다. 도 23의 (A)에서는 표시 장치에서 네모 영역을 확대하여 도시하고 있다. 또한, 도 23에서는 PoD로 도시하고 있는 폭은 제2 표시 영역(DA2)을 나타낸다. 도 23의 (A)에서 확대된 부분을 참고하면, 제2 표시 영역(DA2)의 변형 화소의 표시 휘도가 더 밝게 표시되는 것을 확인할 수 있다. 하지만, 제2 표시 영역(DA2)의 면적이 좁아 사용자는 더 밝은 것을 시인하기 어렵고 표시 품질에는 문제가 없다.
한편, 도 23의 (B)에서는 120Hz로 305nit의 휘도를 표시하도록 한 경우를 도시하고 있다. 도 23의 (B)에서 확대하여 도시하고 있는 부분을 보면, 눈에 띄는 차이가 없음을 확인할 수 있다. 그 결과 제2 표시 영역(DA2)의 변형 화소의 표시 휘도가 제1 표시 영역(DA1)의 노멀 화소의 표시 휘도와 매칭되고 있음을 확인할 수 있다. 120Hz의 고주파수에서도 표시 품질에 문제없이 휘도 매칭이 가능함을 확인할 수 있다.
한편, 도 23의 (C)에서는 1Hz의 저주파수로 동작시킨 경우를 도시하고 있다. 즉, 1Hz로 315nit의 휘도를 표시하도록 한 경우이며, 도 23의 (C)에서 확대하여 도시하고 있는 부분을 보면, 눈에 띄는 차이가 없음을 확인할 수 있다. 그 결과 제2 표시 영역(DA2)의 변형 화소의 표시 휘도가 제1 표시 영역(DA1)의 노멀 화소의 표시 휘도와 매칭되고 있음을 확인할 수 있다. 즉, 1Hz와 같은 저주파수에서도 표시 품질에 문제가 없이 휘도 매칭이 가능함을 확인할 수 있다.
도 23의 (D)에서는 120Hz로 21nit의 휘도를 표시하는 경우로 낮은 휘도를 표시하는 경우이다. 도 23의 (D)에서 확대된 부분을 참고하면, 휘도가 매칭되지 않고 제2 표시 영역(DA2)의 변형 화소의 표시 휘도가 1 표시 영역(DA1)의 노멀 화소의 표시 휘도보다 낮은 것을 확인할 수 있다.
도 23을 기초로 할 때, 본 실시예에 의하면, 저주파수로도 구동이 가능하면서 휘도 매칭이 가능하고, 고주파수로도 구동이 가능하면서 휘도 매칭이 가능한 것을 알 수 있다. 특히 중간 계조 범위에서는 휘도 매칭이 잘 진행되고 있음을 확인할 수 있다. 한편, 높은 휘도나 낮은 휘도에서는 매칭에서 어긋날 수 있지만, 본 발명이 적용되지 않은 경우에는 중간 계조에서도 휘도 매칭이 어렵다는 점을 고려하고, 고주파수나 저주파수 모두에서 휘도 매칭이 가능하다는 점을 고려할 때, 노멀 화소와 변경 화소에서 부스트 커패시터를 다르게 형성하여 표시 품질을 향상시킬 수 있음을 확인할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
DA1: 제1 표시 영역 DA2: 제2 표시 영역
DR: 구동부 PA: 주변 영역
PC1, PC2: 화소 회로부 ED1, ED2: 발광 소자
Cb1: 제1 부스트 커패시터 Cb2: 제2 부스트 커패시터
Cst: 유지 커패시터 Cpr: 입력 커패시터
1000: 표시 장치 110: 기판
124: 구동 게이트 전극 127: 초기화 전압선
131, 132, 133: 다결정 반도체 135: 산화물 반도체
141, 142, 143: 게이트 절연막 151: 제1 스캔선
152: 제2 스캔선 152-1: 추가 제2 스캔선
153: 초기화 제어선 154, 155: 발광 제어선
161, 162, 163: 층간 절연막 171: 데이터선
172, 172-1: 구동 전압선 173, 173-1: 기준 전압선
180: 제1 보호막 380: 격벽
385: 스페이서 AC1, AC2: 애노드 연결부
C171, C172, C173, Ct1t3, Ct3t6, Ct2cpr: 연결부
ParaCb2: 기생 부스트 커패시터 GW_D: 제1 스캔 신호 생성부
GC_D: 제2 스캔 신호 생성부 EB1_D: 초기화 제어 신호 생성부
EM1_D, EM2_D: 발광 제어 신호 생성부
EB1_D: 초기화 제어 신호 생성부

Claims (20)

  1. 제1 발광 소자 및 제1 화소 회로부를 포함하는 제1 표시 영역; 및
    구동부 상부에 위치하는 제2 발광 소자 및 이를 구동하는 제2 화소 회로부를 포함하는 제2 표시 영역을 포함하며,
    상기 제1 화소 회로부는 상기 제2 화소 회로부는 부스트 커패시터를 더 포함하는 발광 표시 장치.
  2. 제1항에서,
    상기 제1 화소 회로부 및 상기 제2 화소 회로부는 각각
    출력 전류를 생성하는 구동 트랜지스터;
    데이터선으로부터 데이터 전압을 전달받는 제2 트랜지스터; 및
    상기 제2 트랜지스터에서 출력되는 상기 데이터 전압을 상기 구동 트랜지스터의 게이트 전극으로 전달하는 제3 트랜지스터를 포함하는 발광 표시 장치.
  3. 제2항에서,
    상기 부스트 커패시터의 일 전극은 상기 제2 트랜지스터의 게이트 전극과 연결되는 제1 스캔선과 연결되어 있으며, 타 전극은 상기 구동 트랜지스터의 상기 게이트 전극과 연결되어 있는 발광 표시 장치.
  4. 제3항에서,
    상기 구동 트랜지스터의 상기 게이트 전극에는 유지 커패시터가 연결되어 있는 발광 표시 장치.
  5. 제3항에서,
    상기 제2 트랜지스터와 상기 제3 트랜지스터의 사이에 위치하는 입력 커패시터를 더 포함하는 발광 표시 장치.
  6. 제5항에서,
    상기 제1 화소 회로부 및 상기 제2 화소 회로부는 각각
    상기 입력 커패시터와 상기 제2 트랜지스터가 연결되는 단자에 기준 전압을 전달하는 제4 트랜지스터를 더 포함하는 발광 표시 장치.
  7. 제5항에서,
    상기 제1 화소 회로부 및 상기 제2 화소 회로부는 각각
    상기 구동 트랜지스터에 구동 전압을 전달하는 제5 트랜지스터; 및
    상기 구동 트랜지스터에서 출력되는 상기 출력 전류를 상기 제1 발광 소자 또는 상기 제2 발광 소자로 전달하는 제6 트랜지스터를 더 포함하는 발광 표시 장치.
  8. 제7항에서,
    상기 제1 화소 회로부는
    일측 단은 상기 제1 스캔선과 연결되어 있으며, 타측 단은 상기 구동 트랜지스터와 상기 제6 트랜지스터가 연결되는 노드와 연결되어 있는 제2 부스트 커패시터를 더 포함하는 발광 표시 장치.
  9. 제3항에서,
    상기 제3 트랜지스터는 산화물 반도체를 포함하는 발광 표시 장치.
  10. 제9항에서,
    상기 부스트 커패시터는 상기 제1 스캔선과 중첩하며, 상기 산화물 반도체와 동일한 층에 위치하는 제1 부스트 전극을 포함하는 발광 표시 장치.
  11. 제10항에서,
    상기 제3 트랜지스터는 게이트 전극에 고 레벨의 전압이 인가되면 턴 온되고,
    상기 제2 트랜지스터 및 상기 구동 트랜지스터는 게이트 전극에 저 레벨의 전압이 인가되면 턴 온되는 발광 표시 장치.
  12. 제5항에서,
    상기 제1 화소 회로부 및 상기 제2 화소 회로부는
    상기 제1 발광 소자 및 상기 제2 발광 소자의 애노드에 초기화 전압을 인가하는 제7 트랜지스터를 더 포함하는 발광 표시 장치.
  13. 제3항에서,
    상기 제2 표시 영역은 상기 제1 표시 영역의 양측에 위치하며,
    상기 제2 표시 영역에 포함되는 상기 제2 발광 소자는 상기 제1 화소 회로부 및 상기 제2 화소 회로부에 신호를 전달하는 구동부의 상부에 위치하는 구동부 발광 소자와 상기 구동부 발광 소자와 상기 제1 발광 소자의 사이에 위치하는 중간부 발광 소자를 포함하는 발광 표시 장치.
  14. 제13항에서,
    상기 중간부 발광 소자의 하부에는 제2 화소 회로부가 위치하며,
    상기 제2 화소 회로부 중 일부는 상기 구동부 발광 소자와 연결되며, 나머지 일부는 상기 중간부 발광 소자와 연결되어 있는 발광 표시 장치.
  15. 제13항에서,
    상기 구동부는
    제1 스캔 신호를 생성하는 제1 스캔 신호 생성부;
    제2 스캔 신호를 생성하는 제2 스캔 신호 생성부;
    제1 발광 제어 신호를 생성하는 제1 발광 제어 신호 생성부;
    제2 발광 제어 신호를 생성하는 제2 발광 제어 신호 생성부; 및
    초기화 제어 신호를 생성하는 초기화 제어 신호 생성부를 포함하는 발광 표시 장치.
  16. 제15항에서,
    상기 제1 표시 영역의 양측에 위치하는 상기 구동부 중 일측에 위치하는 상기 구동부는 상기 제1 스캔 신호 생성부, 상기 제2 스캔 신호 생성부, 상기 제1 발광 제어 신호 생성부, 및 상기 초기화 제어 신호 생성부를 포함하며, 타측에 위치하는 상기 구동부는 상기 제1 스캔 신호 생성부, 상기 제2 스캔 신호 생성부, 상기 제1 발광 제어 신호 생성부, 및 상기 제2 발광 제어 신호 생성부를 포함하는 발광 표시 장치.
  17. 제13항에서,
    상기 제2 스캔 신호 생성부, 상기 제1 발광 제어 신호 생성부, 상기 제2 발광 제어 신호 생성부, 및 상기 초기화 제어 신호 생성부는 두 개의 화소행 마다 하나씩 형성되며, 상기 제1 스캔 신호 생성부는 하나의 화소 행마다 하나씩 형성되어 있는 발광 표시 장치.
  18. 제17항에서,
    상기 제1 스캔 신호 생성부는 1H의 간격으로 상기 제1 스캔 신호를 출력하는 발광 표시 장치.
  19. 제18항에서,
    상기 제2 스캔 신호 생성부, 상기 제1 발광 제어 신호 생성부, 상기 제2 발광 제어 신호 생성부, 및 상기 초기화 제어 신호 생성부에서 출력되는 신호는 2H 간격으로 출력되는 발광 표시 장치.
  20. 제1항에서,
    상기 제1 화소 회로부는 상기 제2 화소 회로부에 비하여 제1 방향으로는 반의 폭을 가지며, 상기 제1 방향에 수직한 제2 방향으로는 동일한 폭을 가지면서 형성되어 있는 발광 표시 장치.
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