KR20230057495A

KR20230057495A - 표시 장치

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Publication number: KR20230057495A
Application number: KR1020210140667A
Authority: KR
Inventors: 이필석; 고유민; 김선호; 박주찬
Original assignee: 삼성디스플레이 주식회사
Priority date: 2021-10-21
Filing date: 2021-10-21
Publication date: 2023-05-02
Also published as: CN116013188A; US11683956B2; US20230125943A1

Abstract

표시 장치는 영상을 표시하고, 복수 개의 제1 화소들이 배치된 제1 표시 영역 및 제1 표시 영역과 인접하고 복수 개의 제2 화소들이 배치된 제2 표시 영역을 포함하는 표시 패널 및 제2 표시 영역과 중첩하여 배치되고, 제1 및 제2 화소들에 구동 신호들을 공급하는 게이트 구동 블럭을 포함하고, 제1 화소들 각각은 제1 차폐층을 포함하고, 제2 화소들 각각은 제2 차폐층을 포함하며, 제1 차폐층에는 공통 전압이 인가되고, 제2 차폐층에는 공통 전압과 다른 전압 레벨을 갖는 기준 전압이 인가된다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 패널을 포함하는 표시 장치에 관한 것이다.

영상 정보를 제공하기 위하여 다양한 형태의 표시 장치가 사용되고 있다.

표시 장치는 영상을 표시하는 표시 패널을 포함한다. 최근 시장의 요구에 따라 표시 장치에서 영상을 표시하지 않는 영역을 축소하려는 연구가 진행되고 있다. 동시에 표시 장치에서 사용자에게 영상이 표시되는 표시 영역을 확대시키려는 연구가 진행되고 있다.

본 발명의 목적은 영상을 표시하는 표시 영역을 확대하고, 확대된 표시 영역에서 표시 품질이 저하되는 것을 방지할 수 있는 표시 장치를 제공하는 데 있다.

본 발명의 일 실시예에 따른 표시 장치는 영상을 표시하고 복수 개의 제1 화소들이 배치된 제1 표시 영역 및 상기 제1 표시 영역과 인접하고 복수 개의 제2 화소들이 배치된 제2 표시 영역을 포함하는 표시 패널을 포함한다. 상기 표시 장치는 상기 제2 표시 영역과 중첩하여 배치되고, 상기 제1 및 제2 화소들에 구동 신호들을 공급하는 게이트 구동 블럭을 포함한다. 상기 제1 화소들 각각은 제1 차폐층을 포함하고, 상기 제2 화소들 각각은, 제2 차폐층을 포함한다. 상기 제1 차폐층에는 제1 공통 전압이 인가되고, 상기 제2 차폐층에는 상기 제1 공통 전압과 다른 전압 레벨을 갖는 제2 공통 전압이 인가된다.

본 발명의 일 실시예로 상기 제1 차폐층과 상기 제2 차폐층은 서로 이격되어 배치되고, 전기적으로 절연된다.

본 발명의 일 실시예로 상기 제1 화소들 각각은 제1 발광 소자 및 상기 제1 발광 소자와 전기적으로 연결된 제1 구동 트랜지스터를 더 포함한다. 상기 제1 차폐층은 상기 제1 구동 트랜지스터와 대응하여 배치된다. 상기 제2 화소들 각각은 제2 발광 소자 및 상기 제2 발광 소자와 전기적으로 연결된 제2 구동 트랜지스터를 더 포함한다. 상기 제2 차폐층은 상기 제2 구동 트랜지스터와 대응하여 배치된다.

본 발명의 일 실시예로 상기 제2 화소들 각각은 상기 제2 구동 트랜지스터에 전기적으로 연결된 적어도 하나의 더미 발광 소자를 더 포함한다.

본 발명의 일 실시예로 상기 제1 구동 트랜지스터의 채널 영역의 길이는 상기 제2 구동 트랜지스터의 채널 영역의 길이보다 길다.

본 발명의 일 실시예로 상기 게이트 구동 블럭과 전기적으로 연결되고 상기 제2 공통 전압이 인가되는 기준 전압 라인을 더 포함한다.

본 발명의 일 실시예로 상기 제2 공통 전압은 제1 전압 레벨을 갖는 제1 게이트 구동 전압 및 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 갖는 제2 게이트 구동 전압을 포함한다. 상기 기준 전압 라인은 상기 제1 게이트 구동 전압이 인가되는 제1 구동 전압 라인 및 상기 제2 게이트 구동 전압이 인가되는 제2 구동 전압 라인을 포함한다.

본 발명의 일 실시예로 상기 제2 차폐층은 상기 제1 구동 전압 라인과 전기적으로 연결된다.

본 발명의 일 실시예로 상기 제2 차폐층은 상기 제2 구동 전압 라인과 전기적으로 연결된다.

본 발명의 일 실시예로 상기 구동 신호들은 상기 제1 및 제2 화소들에 인가되는 스캔 신호를 포함한다. 상기 게이트 구동 블럭은 상기 스캔 신호를 생성하는 제1 신호 생성 블럭을 포함한다.

본 발명의 일 실시예로 상기 기준 전압 라인은 상기 제1 신호 생성 블럭에 상기 제2 공통 전압을 인가하는 제1 기준 전압 라인을 포함한다. 상기 제2 차폐층은 상기 제1 기준 전압 라인과 전기적으로 연결된다.

본 발명의 일 실시예로 상기 구동 신호들은 상기 제1 및 제2 화소들에 인가되고, 상기 스캔 신호와 다른 신호인 초기화 스캔 신호를 더 포함한다. 상기 게이트 구동 블럭은 상기 초기화 스캔 신호를 생성하는 제2 신호 생성 블럭을 더 포함한다.

본 발명의 일 실시예로 상기 기준 전압 라인은 상기 제2 신호 생성 블럭에 상기 제2 공통 전압을 인가하는 제2 기준 전압 라인을 포함한다. 상기 제2 차폐층은 상기 제2 기준 전압 라인과 전기적으로 연결된다.

본 발명의 일 실시예로 상기 구동 신호들은 상기 제1 및 제2 화소들이 발광하는 타이밍을 제어하는 발광 신호를 더 포함한다. 상기 게이트 구동 블럭은 상기 발광 신호를 생성하는 제3 신호 생성 블럭을 더 포함한다.

본 발명의 일 실시예로 상기 기준 전압 라인은 상기 제3 신호 생성 블럭에 상기 제2 공통 전압을 인가하는 제3 기준 전압 라인을 포함한다. 상기 제2 차폐층은 상기 제3 기준 전압 라인과 전기적으로 연결된다.

본 발명의 일 실시예로 상기 제1 차폐층 및 상기 제2 차폐층 각각은 복수 개로 제공된다. 상기 복수 개의 제1 차폐층들은 서로 전기적으로 연결되고 상기 복수 개의 제2 차폐층들은 서로 전기적으로 연결된다.

본 발명의 일 실시예로 상기 표시 패널은 상기 게이트 구동 블럭과 상기 제2 차폐층들 사이에 배치되고, 상기 제2 차폐층들과 전기적으로 연결되는 외곽 라인을 더 포함한다. 상기 외곽 라인에는 상기 제2 공통 전압이 인가된다.

본 발명의 일 실시예에 따른 표시 장치는 영상을 표시하고, 복수 개의 제1 화소들이 배치된 제1 표시 영역 및 상기 제1 표시 영역과 인접하고, 복수 개의 제2 화소들이 배치된 제2 표시 영역을 포함하는 표시 패널을 포함한다. 상기 표시 장치는 상기 제1 및 제2 화소들에 구동 신호들을 공급하는 게이트 구동 블럭을 포함한다. 상기 표시 장치는 상기 제1 및 제2 화소들과 전기적으로 연결되고, 제1 공통 전압이 인가되는 공통 전압 라인을 포함한다. 상기 표시 장치는 상기 게이트 구동 블럭과 전기적으로 연결되고, 상기 게이트 구동 블럭에 상기 제1 공통 전압과 다른 전압 레벨을 갖는 제2 공통 전압을 인가하는 기준 전압 라인을 포함한다. 상기 제1 화소들 각각은 제1 차폐층을 포함하고, 상기 제2 화소들 각각은 제2 차폐층을 포함한다. 상기 제1 차폐층에는 상기 제1 공통 전압이 인가되고, 상기 제2 차폐층에는 상기 제2 공통 전압이 인가된다.

본 발명의 일 실시예로 상기 제1 화소들 각각은 제1 발광 소자 및 상기 제1 발광 소자와 전기적으로 연결된 제1 구동 트랜지스터를 더 포함한다. 상기 제1 차폐층은, 상기 제1 구동 트랜지스터와 대응하여 배치된다. 상기 제2 화소들 각각은 제2 발광 소자 및 상기 제2 발광 소자와 전기적으로 연결된 제2 구동 트랜지스터를 더 포함한다. 상기 제2 차폐층은 상기 제2 구동 트랜지스터와 대응하여 배치된다.

본 발명의 일 실시예로 상기 표시 장치는 상기 제1 공통 전압 및 상기 제2 공통 전압을 생성하고, 상기 제1 공통 전압을 상기 공통 전압 라인에 인가하며, 상기 제2 공통 전압을 상기 기준 전압 라인에 인가하는 전압 생성 블럭을 더 포함한다.

본 발명의 일 실시예로 상기 제2 공통 전압은 제1 전압 레벨을 갖는 제1 게이트 구동 전압 및 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 갖는 제2 게이트 구동 전압을 포함한다. 상기 기준 전압 라인은 상기 전압 생성 블럭으로부터 상기 제1 게이트 구동 전압을 수신하는 제1 구동 전압 라인 및 상기 전압 생성 블럭으로부터 상기 제2 게이트 구동 전압을 수신하는 제2 구동 전압 라인을 포함한다.

본 발명의 일 실시예로 상기 제1 차폐층은 상기 공통 전압 라인과 전기적으로 연결된다. 상기 제2 차폐층은 상기 제1 구동 전압 라인과 전기적으로 연결된다.

본 발명의 일 실시예로 상기 제1 차폐층은 상기 공통 전압 라인과 전기적으로 연결된다. 상기 제2 차폐층은 상기 제2 구동 전압 라인과 전기적으로 연결된다.

본 발명의 일 실시예로 상기 게이트 구동 블럭은 상기 제2 표시 영역과 중첩하여 배치된다.

본 발명에 따르면, 제1 화소들이 배치되는 제1 표시 영역보다 공간적 제약이 많아 제2 표시 영역에서 제2 화소들의 구동 특성이 저하되는 것을 방지하기 위해, 제1 화소들에 포함된 제1 차폐층에 인가하는 전압보다 큰 전압을 제2 차폐층에 인가할 수 있다. 이에 따라 제1 화소들에 포함된 구동 트랜지스터에 흐르는 전류보다 더 큰 전류가 제2 화소들에 포함된 구동 트랜지스터에 흐르도록 할 수 있다. 그 결과, 제2 화소들의 구동 특성을 개선할 수 있고, 제2 표시 영역에서 표시 품질이 저하되는 것을 방지할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 블럭도이다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동 블럭의 블럭도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 6은 도 5에 도시된 AA 영역에 배치된 발광 소자들 및 구동 회로들을 도시한 평면도이다.
도 7a 및 도 7b는 도 5에 도시된 AA 영역에 배치된 제1 기준 전압 라인과 연결된 제2 차폐층을 도시한 평면도들이다.
도 8은 도 5에 도시된 AA 영역에 배치된 제2 기준 전압 라인과 연결된 제2 차폐층을 도시한 평면도이다.
도 9는 도 5에 도시된 AA 영역에 배치된 제3 기준 전압 라인과 연결된 제2 차폐층을 도시한 평면도이다.
도 10a는 본 발명의 일 실시예에 따른 제1 표시 영역에 배치되는 제1 화소의 회로도이다.
도 10b는 본 발명의 일 실시예에 따른 제2 표시 영역에 배치되는 제2 화소의 회로도이다.
도 11은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 12는 도 5에 도시된 절단선 Ⅰ-Ⅰ'에 따라 절단한 표시 패널의 단면도이다.
도 13은 도 5에 도시된 절단선 Ⅱ-Ⅱ'에 따라 절단한 표시 패널의 단면도이다.

본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.

동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.

"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.

이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이고, 도 2는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.

도 1 및 도 2를 참조하면, 표시 장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 도1 및 도 2에는 표시 장치(DD)가 스마트폰인 것을 예시적으로 도시하였다. 그러나, 본 발명은 이에 제한되지 않으며, 표시 장치(DD)는 텔레비전, 모니터 등과 같은 대형 표시 장치를 비롯하여, 태블릿, 노트북, 자동차 내비게이션, 게임기 등과 같은 중소형 표시 장치일 수 있다. 이것들은 단지 실시예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않은 이상 다른 형태의 표시 장치를 포함할 수 있음은 물론이다.

표시 장치(DD)는 제1 방향(DR1)으로 장변을 갖고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 단변을 갖으며, 꼭지점들이 둥근 사각 형상을 갖는다. 그러나, 표시 장치(DD)의 형상은 이에 한정되지 않고, 다양한 형상의 표시 장치(DD)가 제공될 수 있다. 표시 장치(DD)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(IS)에 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)이 표시되는 표시면(IS)은 표시 장치(DD)의 전면(front surface)과 대응될 수 있다.

본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다.

제3 방향(DR3)에서의 전면과 배면 사이의 이격 거리는 표시 장치(DD)의 제3 방향(DR3)에서의 두께와 대응될 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.

표시 장치(DD)의 표시면(IS)은 투과 영역(TA) 및 베젤 영역(BZA)으로 구분될 수 있다. 투과 영역(TA)은 영상(IM)이 표시되는 영역일 수 있다. 사용자는 투과 영역(TA)을 통해 영상(IM)을 시인한다. 본 실시예에서, 투과 영역(TA)은 꼭지점들이 둥근 사각 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

베젤 영역(BZA)은 투과 영역(TA)에 인접한다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 이에 따라, 투과 영역(TA)의 형상은 실질적으로 베젤 영역(BZA)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 표시 장치(DD)는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 2에 도시된 바와 같이, 표시 장치(DD)는 윈도우(WM), 표시 패널(DP) 및 하우징(HU)을 포함할 수 있다.

윈도우(WM)는 표시 패널(DP)의 상면을 보호한다. 윈도우(WM)는 광학적으로 투명할 수 있다. 윈도우(WM)는 영상(IM)을 출사할 수 있는 투명한 물질로 이루어질 수 있다. 예를 들어, 유리, 사파이어, 플라스틱 등으로 구성될 수 있다. 윈도우(WM)는 단일층으로 도시되었으나, 이에 한정하는 것은 아니며 복수 개의 층들을 포함할 수 있다.

한편, 도시되지 않았으나, 상술한 표시 장치(DD)의 베젤 영역(BZA)은 실질적으로 윈도우(WM)의 일 영역에 소정의 컬러를 포함하는 물질이 인쇄된 영역으로 제공될 수 있다. 본 발명의 일 예로, 윈도우(WM)는 베젤 영역(BZA)을 정의하기 위한 차광패턴을 포함할 수 있다. 차광패턴은 유색의 유기막으로써 예컨대, 코팅 방식으로 형성될 수 있다.

윈도우(WM)는 접착 필름을 통해 표시 패널(DP)에 결합될 수 있다. 본 발명의 일 예로, 접착 필름은 광학투명접착필름(OCA, Optically Clear Adhesive film)을 포함할 수 있다. 그러나, 접착 필름은 이에 한정되지 않으며, 통상의 접착제 또는 점착제를 포함할 수 있다. 예를 들어, 접착 필름은 광학투명접착수지(OCR, Optically Clear Resin) 또는 감압접착필름(PSA, Pressure Sensitive Adhesive film)을 포함할 수 있다.

윈도우(WM)와 표시 패널(DP) 사이에는 반사방지층이 더 배치될 수 있다. 반사방지층은 윈도우(WM)의 상측으로부터 입사되는 외부광의 반사율을 감소시킨다. 본 발명의 일 실시예에 따른 반사방지층은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 하나의 편광필름으로 구현될 수 있다.

본 발명의 일 예로, 반사방지층은 컬러 필터들을 포함할 수도 있다. 표시 패널(DP)에 포함된 복수의 화소들(PX, 도 3 참조)이 생성하는 광의 컬러들을 고려하여 컬러 필터들의 배열이 결정될 수 있다. 반사방지층은 차광 패턴을 더 포함할 수도 있다.

표시 패널(DP)은 영상(IM)을 표시하는 표시 영역(DA)을 포함할 수 있다. 본 발명의 일 예로, 표시 영역(DA)은 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)을 포함할 수 있다. 본 실시예에서, 제1 표시 영역(DA1)은 제1 방향(DR1)으로 장변을 갖고, 제2 방향(DR2)으로 단변을 갖는 직사각형 형상으로 도시되었다. 다만, 이는 예시적으로 도시된 것이고, 제1 표시 영역(DA1)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제2 표시 영역(DA2)은 제1 표시 영역(DA1)에 인접한다. 본 실시예에서, 제2 표시 영역(DA2)은 제1 표시 영역(DA1)의 두 개의 장변에 인접하여 배치된다. 다만, 이는 예시적으로 도시된 것이고, 제2 표시 영역(DA2)은 제1 표시 영역(DA1)의 하나의 장변에만 인접하여 배치되거나, 혹은 제1 표시 영역(DA1)의 두 개의 장변 및 하나의 단변과 인접하여 배치될 수도 있다. 또한, 제2 표시 영역(DA2)은 제1 표시 영역(DA1)을 에워쌀 수도 있다.

제2 표시 영역(DA2)은 둥근 사각 형상을 갖는 표시 장치(DD)에 대응하여 복수의 코너 영역들(DA2_C1 DA2_C2, DA2_C3, DA2_C4) 및 복수의 에지 영역들(DA2_E1, DA2_E2)을 포함한다. 본 발명의 일 예로, 코너 영역들(DA2_C1 DA2_C2, DA2_C3, DA2_C4)은 제1 코너 영역(DA2_C1), 제2 코너 영역(DA2_C2), 제3 코너 영역(DA2_C3) 및 제4 코너 영역(DA2_C4)을 포함한다. 에지 영역들(DA2_E1, DA2_E2)는 제1 에지 영역(DA2_E1) 및 제2 에지 영역(DA2_E2)을 포함한다. 본 발명의 일 예로, 제1 에지 영역(DA2_E1)은 제1 코너 영역(DA2_C1) 및 제3 코너 영역(DA2_C3) 사이에 배치된다. 제2 에지 영역(DA2_E2)은 제2 코너 영역(DA2_C2) 및 제4 코너 영역(DA2_C4) 사이에 배치된다.

본 발명의 실시예에서는, 제2 표시 영역(DA2)이 네 개의 코너 영역들(DA2_C1~DA2_C4)을 포함하는 것으로 도시되었으나, 본 발명의 표시 패널(DP)의 구조는 이에 한정되지 않는다. 본 발명의 일 예로, 표시 패널(DP)의 제2 표시 영역(DA2)은 두 개의 코너 영역들만을 포함할 수도 있다.

본 발명의 실시예에서는, 제2 표시 영역(DA2)이 두 개의 에지 영역들(DA2_E1, DA2_E2)을 포함하는 것으로 도시되었으나, 본 발명의 표시 패널(DP)의 구조는 이에 한정되지 않는다. 본 발명의 일 예로, 표시 패널(DP)의 제2 표시 영역(DA2)은 하나의 에지 영역만을 포함할 수도 있다.

표시 패널(DP)은 표시 영역(DA) 주변에 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 실질적으로 영상이 표시되지 않는 영역이다. 비표시 영역(NDA)은 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)을 에워쌀 수 있다.

본 발명의 일 실시예에 따른 표시 패널(DP)은 발광형 표시 패널일 수 있다. 그 일 예로 표시 패널(DP)은 유기 발광 표시 패널, 무기 발광 표시 패널 또는 퀀텀닷(quantum dot) 발광 표시 패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있다. 무기 발광 표시 패널의 발광층은 무기 발광 물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷, 및 퀀텀로드 등을 포함할 수 있다. 이하, 본 실시예에서 표시 패널(DP)은 유기 발광 표시 패널로 설명된다.

본 발명의 일 예로, 표시 장치(DD)는 외부 입력(예를 들어, 터치 이벤트 등)을 감지하기 위한 입력감지층을 더 포함할 수 있다. 입력감지층은 표시 패널(DP) 상에 직접 배치될 수 있다. 본 발명의 일 실시예에 따르면, 입력감지층은 연속공정에 의해 표시 패널(DP) 상에 형성될 수 있다. 즉, 입력감지층이 표시 패널(DP) 상에 직접 배치되는 경우, 점착 필름이 입력감지층과 표시 패널(DP) 사이에 배치되지 않을 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 입력감지층과 표시 패널(DP) 사이에 점착 필름이 배치될 수 있다. 이 경우, 입력감지층은 표시 패널(DP)과 연속 공정에 의해 제조되지 않으며, 표시 패널(DP)과 별도의 공정을 통해 제조된 후, 점착 필름에 의해 표시 패널(DP)의 상면에 고정될 수 있다.

본 발명의 일 예로, 표시 장치(DD)는 구동칩(D-IC) 및 연성회로필름(FCB)을 더 포함할 수 있다. 본 발명의 일 예로, 표시 패널(DP)은 제2 표시 영역(DA2)으로부터 연장되는 패드 영역(PP)을 더 포함할 수 있다. 패드 영역(PP)은 제2 표시 영역(DA2)으로부터 제1 방향(DR1)으로 연장되는 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다. 패드 영역(PP)은 제2 표시 영역(DA2)으로부터 제2 방향(DR2)으로 연장될 수도 있다. 또한, 패드 영역(PP)은 제2 표시 영역(DA2)으로부터 제1 방향(DR1)으로 연장되는 제1 패드 영역 및 제2 표시 영역(DA2)으로부터 제2 방향(DR2)으로 연장되는 제2 패드 영역을 포함할 수도 있다. 본 발명의 일 예로, 제1 내지 제4 코너 영역들(DA2_C1, DA2_C2, DA2_C3, DA2_C4) 중 제1 코너 영역(DA2_C1) 및 제2 코너 영역(DA2_C2)은 패드 영역(PP)에 가까운 영역이고, 제3 코너 영역(DA2_C3) 및 제4 코너 영역(DA2_C4)은 패드 영역(PP)과 먼 영역이다.

패드 영역(PP)에는 구동칩(D-IC) 및 패드들이 배치될 수 있다. 표시 패널(DP)은 패드들을 통해 연성회로필름(FCB)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에서, 구동칩(D-IC)은 연성회로필름(FCB) 상에 실장될 수도 있다. 연성회로필름(FCB)은 복수의 구동 소자를 포함할 수 있다. 복수의 구동 소자는 표시 패널(DP)을 구동하기 위한 회로부를 포함할 수 있다. 본 발명의 일 실시예에서, 구동칩(D-IC)은 소스 구동 블럭(SDB, 도 3 참조) 및 전압 생성 블럭(VGB, 도 3 참조)을 포함할 수도 있다.

본 발명의 일 예로, 패드 영역(PP)은 벤딩되어 표시 패널(DP)의 후면에 배치될 수 있다.

하우징(HU)은 바닥부(BP) 및 측벽(SW)을 포함한다. 측벽(SW)은 바닥부(BP)로부터 연장될 수 있다. 하우징(HU)은 바닥부(BP) 및 측벽(SW)에 의해 정의된 수용 공간에 표시 패널(DP)을 수용할 수 있다. 윈도우(WM)는 하우징(HU)의 측벽(SW)과 결합되고, 하우징(HU)의 측벽(SW)은 윈도우(WM)의 가장자리를 지지할 수 있다. 하우징(HU)은 윈도우(WM)와 결합되어 표시 장치(DD)의 외관을 정의할 수 있다. 하우징(HU)은 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징(HU)은 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징(HU)은 내부 공간에 수용된 표시 장치(DD)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다.

도 3은 본 발명의 일 실시예에 따른 표시 장치의 블럭도이다. 도 4는 본 발명의 일 실시예에 따른 게이트 구동 블럭의 블럭도이다.

도 3 및 도 4를 참조하면, 표시 장치(DD)는 표시 패널(DP), 컨트롤러(CP), 소스 구동 블럭(SDB), 게이트 구동 블럭(GDB) 및 전압 생성 블럭(VGB)을 포함할 수 있다.

본 발명의 일 예로, 표시 패널(DP)은 복수 개의 화소들(PX), 복수 개의 스캔 라인들(GWL1~GWLn), 복수 개의 초기화 라인들(GIL1~GILn), 복수 개의 보상 라인들(GCL1~GCLn), 복수 개의 발광 초기화 라인들(GBL1~GBLn), 복수 개의 발광 라인(EMSL1~EMSLn) 및 복수 개의 데이터 라인들(DL1~DLm)을 포함한다.

화소들(PX) 각각은 컬러광을 생성하는 발광 소자를 포함할 수 있다. 예컨대, 화소들(PX)은 레드 컬러광을 생성하는 레드 화소들, 그린 컬러광을 생성하는 그린 화소들, 및 블루 컬러광을 생성하는 블루 화소들을 포함할 수 있다. 레드 화소의 발광 소자, 그린 화소의 발광 소자 및 블루 화소의 발광 소자는 서로 다른 물질의 발광층을 포함할 수 있다. 본 발명의 일 예로, 화소들(PX) 각각은 백색 컬러광을 생성하는 백색 화소들을 포함할 수도 있다. 이 경우, 표시 장치(DD)에 포함된 반사방지층은 컬러 필터들을 더 포함할 수도 있다. 표시 장치(DD)는 백색 컬러광이 컬러 필터들을 통과하여 나온 광들을 토대로 영상(IM, 도1 참조)을 표시할 수 있다. 다만, 본 발명의 일 예로, 화소들(PX)은 블루 컬러광을 생성하는 블루 화소들로 이루어질 수도 있다. 이 경우, 표시 장치(DD)는 블루 컬러광이 컬러 필터들을 통과하여 나온 광들을 토대로 영상(IM)을 표시할 수 있다. 본 발명의 일 예로, 블루 컬러광이 컬러 필터들을 통과할 경우, 통과한 광은 블루 컬러광과 다른 파장의 컬러를 가질 수 있다. 본 발명의 일 예로, 컬러 필터들은 퀀텀닷을 포함할 수 있다. 퀀텀닷은 입사되는 광의 파장을 변환하여 방출하는 광의 파장을 조절할 수 있는 입자이다. 퀀텀닷은 입자 크기에 따라 방출하는 광의 파장을 조절할 수 있으며, 이에 따라 퀀텀닷은 레드 컬러광, 그린 컬러광 및 블루 컬러광 등을 갖는 광을 방출할 수 있다.

컨트롤러(CP)는 외부로부터 영상 신호(RGB) 및 제어 신호(CTRL)를 수신한다. 컨트롤러(CP)는 소스 구동 블럭(SDB)과의 인터페이스(interface) 사양에 맞도록 영상 신호(RGB)의 데이터 포맷을 변환하여 영상 데이터(IMD)를 생성한다. 컨트롤러(CP)는 제어 신호(CTRL)에 기초하여 소스 구동 신호(SDS), 게이트 제어 신호(GDS) 및 전압 제어 신호(VCS)를 생성한다. 본 발명의 일 예로, 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호 및 메인 클럭 등을 포함할 수 있다.

컨트롤러(CP)는 영상 데이터(IMD) 및 소스 구동 신호(SDS)를 소스 구동 블럭(SDB)에 송신한다. 소스 구동 신호(SDS)는 소스 구동 블럭(SDB)의 동작을 개시하는 수평 시작 신호를 포함할 수 있다. 소스 구동 블럭(SDB)은 소스 구동 신호(SDS)에 응답하여, 영상 데이터(IMD)에 기초한 데이터 신호(DS)를 생성한다. 소스 구동 블럭(SDB)은 데이터 신호(DS)를 후술하는 복수 개의 데이터 라인들(DL1~DLm)에 출력한다. 데이터 신호(DS)는 영상 데이터(IMD)의 계조 값에 대응하는 아날로그 전압일 수 있다.

컨트롤러(CP)는 전압 제어 신호(VCS)를 전압 생성 블럭(VGB)으로 송신한다. 전압 생성 블럭(VGB)은 전압 제어 신호(VCS)를 토대로 표시 패널(DP)의 동작에 필요한 전압들을 생성한다. 본 발명의 일 예로, 전압 생성 블럭(VGB)은 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 제1 초기화 전압(VINT), 제2 초기화 전압(VAINT), 제1 게이트 구동 전압(VGL) 및 제2 게이트 구동 전압(VGH)을 생성한다. 본 발명의 일 예로 제1 게이트 구동 전압(VGL)은 제1 전압 레벨을 갖는다, 제2 게이트 구동 전압(VGH)은 제1 전압 레벨보다 높은 제2 전압 레벨을 갖는다. 제1 전압 레벨은 대략 -8V 내지 -10V일 수 있다. 제2 전압 레벨은 대략 8V 내지 10V일 수 있다. 본 발명의 일 예로, 제1 전원 전압(ELVDD)의 전압 레벨은 제2 전원 전압(ELVSS)의 전압 레벨보다 크다. 본 발명의 일 예로, 제1 전원 전압(ELVDD)의 전압 레벨은 대략 4V 내지 7V일 수 있다. 제2 전원 전압(ELVSS)의 전압 레벨은 대략 0V 내지 -3V일 수 있다. 제1 초기화 전압(VINT)의 전압 레벨은 대략 -3.5V 내지 -5V일 수 있다. 제2 초기화 전압(VAINT)의 전압 레벨은 대략 -3.5V 내지 -5V일 수 있다. 본 발명의 일 예로, 제1 초기화 전압(VINT)과 제2 초기화 전압(VAINT)은 동일한 전압 레벨을 가질 수도 있다. 전압 생성 블럭(VGB)은 표시 패널(DP)에 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 제1 초기화 전압(VINT) 및 제2 초기화 전압(VAINT)을 인가한다.

컨트롤러(CP)는 게이트 제어 신호(GDS)를 게이트 구동 블럭(GDB)으로 송신한다. 또한, 전압 생성 블럭(VGB)은 기준 전압 라인(RVL1, RVL2)을 통해 게이트 구동 블럭(GDB)에 제1 게이트 구동 전압(VGL) 및 제2 게이트 구동 전압(VGH)을 인가한다. 본 발명의 일 예로, 기준 전압 라인(RVL1, RVL2)은 제1 구동 전압 라인(RVL1) 및 제2 구동 전압 라인(RVL2)을 포함한다. 전압 생성 블럭(VGB)은 제1 구동 전압 라인(RVL1)을 통해 게이트 구동 블럭(GDB)에 제1 게이트 구동 전압(VGL)을 인가한다. 전압 생성 블럭(VGB)은 제2 구동 전압 라인(RVL2)을 통해 게이트 구동 블럭(GDB)에 제2 게이트 구동 전압(VGH)을 인가한다.

게이트 구동 블럭(GDB)은 게이트 제어 신호(GDS), 제1 게이트 구동 전압(VGL) 및 제2 게이트 구동 전압(VGH)을 토대로 복수의 구동 신호들(GW1~GWn, GI1~GIn, GC1~GCn, EM1~EMn)을 생성한다.

구동 신호들(GW1~GWn, GI1~GIn, GC1~GCn, EM1~EMn)은 복수의 스캔 신호들(GW1~GWn), 복수의 초기화 스캔 신호들(GI1~GIn), 복수의 보상 스캔 신호들(GC1~GCn) 및 복수의 발광 신호들(EM1~EMn)을 포함한다.

본 발명의 일 예로, 게이트 구동 블럭(GDB)은 스캔 신호들(GW1~GWn)을 생성하는 제1 신호 생성 블럭(SGB1), 초기화 스캔 신호들(GI1~GIn) 및 보상 스캔 신호들(GC1~GCn)을 생성하는 제2 신호 생성 블럭(SGB2) 및 발광 신호들(EM1~EMn)을 생성하는 제3 신호 생성 블럭(SGB3)을 포함할 수 있다.

본 발명의 일 예로, 제1 구동 전압 라인(RVL1)은 제1 서브 전압 라인(RVL1_a), 제3 서브 전압 라인(RVL1_b) 및 제5 서브 전압 라인(RVL1_c)을 포함할 수 있다. 제2 구동 전압 라인(RVL2)은 제2 서브 전압 라인(RVL2_a), 제4 서브 전압 라인(RVL2_b) 및 제6 서브 전압 라인(RVL2_c)을 포함할 수 있다.

게이트 구동 블럭(GDB)은 제1 신호 생성 블럭(SGB1)에 제1 서브 전압 라인(RVL1_a)을 통하여 제1 게이트 구동 전압(VGL)을 인가하고, 제2 서브 전압 라인(RVL2_a)을 통하여 제2 게이트 구동 전압(VGH)을 인가한다. 본 발명의 일 예로, 제1 서브 전압 라인(RVL1_a) 및 제2 서브 전압 라인(RVL2_a)을 포함하는 기준 전압 라인(RVL_a)을 제1 기준 전압 라인(RVL_a)이라 지칭할 수 있다.

게이트 구동 블럭(GDB)은 제2 신호 생성 블럭(SGB2)에 제3 서브 전압 라인(RVL1_b)을 통하여 제1 게이트 구동 전압(VGL)을 인가하고, 제4 서브 전압 라인(RVL2_b)을 통하여 제2 게이트 구동 전압(VGH)을 인가한다. 본 발명의 일 예로, 제3 서브 전압 라인(RVL1_b) 및 제4 서브 전압 라인(RVL2_b)을 포함하는 기준 전압 라인(RVL_b)을 제2 기준 전압 라인(RVL_b)이라 지칭할 수 있다.

게이트 구동 블럭(GDB)은 제3 신호 생성 블럭(SGB3)에 제5 서브 전압 라인(RVL1_c)을 통하여 제1 게이트 구동 전압(VGL)을 인가하고, 제6 서브 전압 라인(RVL2_c)을 통하여 제2 게이트 구동 전압(VGH)을 인가한다. 본 발명의 일 예로, 제5 서브 전압 라인(RVL1_c) 및 제6 서브 전압 라인(RVL2_c)을 포함하는 기준 전압 라인(RVL_c)을 제3 기준 전압 라인(RVL_c)이라 지칭할 수 있다.

게이트 구동 블럭(GDB)은 스캔 신호들(GW1~GWn)을 복수 개의 스캔 라인들(GWL1~GWLn)에 각각 출력한다. 게이트 구동 블럭(GDB)은 초기화 스캔 신호들(GI1~GIn)을 복수 개의 초기화 라인들(GIL1~GILn)에 각각 출력한다. 게이트 구동 블럭(GDB)은 보상 스캔 신호들(GC1~GCn)을 복수 개의 보상 라인들(GCL1~GCLn)에 각각 출력한다. 게이트 구동 블럭(GDB)은 발광 신호들(EM1~EMn)을 복수 개의 발광 라인들(EMSL1~EMSLn)에 각각 출력한다. 게이트 구동 블럭(GDB)은 발광 초기화 신호들을 복수 개의 발광 초기화 라인들(GBL1~GBLn)에 각각 출력한다. 본 발명의 일 예로, 게이트 구동 블럭(GDB)은 k번째 스캔 라인에 출력하는 스캔 신호를 k번째가 아닌 다른 발광 초기화 라인(예를 들어 k-1 번째 혹은 k+1번째 발광 초기화 라인)에 발광 초기화 신호로서 출력할 수 있다. 본 발명의 일 예로, 게이트 구동 블럭(GDB)은 제1 스캔 신호(GW1)를 제1 스캔 라인(GWL1) 및 제2 발광 초기화 라인(GBL2)에 출력할 수 있다.

도 5는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 이하, 도 2에서 설명한 구성과 동일한 구성에 대해서는 동일한 도면 부호를 부여하고 설명은 생략하기로 한다.

도 3 및 도 5를 참조하면, 게이트 구동 블럭(GDB)은 제1 게이트 구동 블럭(GDB1) 및 제2 게이트 구동 블럭(GDB2)을 포함할 수 있다. 본 발명의 일 예로, 제1 게이트 구동 블럭(GDB1)은 제1 표시 영역(DA1)을 기준으로 일 측에 배치되고, 제2 게이트 구동 블럭(GDB2)은 제2 표시 영역(DA2)의 상기 일 측과 제2 방향(DR2)으로 이격된 타 측에 배치될 수 있다. 제1 게이트 구동 블럭(GDB1) 및 제2 게이트 구동 블럭(GDB2)은 스캔 신호들(GW1~GWn), 초기화 스캔 신호들(GI1~GIn), 보상 스캔 신호들(GC1~GCn) 및 발광 신호들(EM1~EMn)을 생성하고, 생성된 구동 신호들(GW1~GWn, GI1~GIn, GC1~GCn, EM1~EMn)을 대응하는 화소들(PX)에 출력할 수 있다. 본 발명의 일 예로, 제1 및 게이트 구동 블럭들(GDB1, GDB2) 각각은 제1 내지 제3 신호 생성 블럭들(SGB1, SGB2, SGB3, 도 4 참조)을 포함할 수 있다.

제1 및 제2 게이트 구동 블럭들(GDB1, GDB2)은 표시 패널(DP)에 내장될 수 있다. 즉, 표시 패널(DP)에 화소들(PX)을 형성하는 박막 공정을 통해 제1 및 제2 게이트 구동 블럭들(GDB1, GDB2)은 표시 패널(DP)에 직접 형성될 수 있다.

제1 및 제2 게이트 구동 블럭들(GDB1, GDB2) 각각은 제2 표시 영역(DA2) 내에 배치되거나, 제2 표시 영역(DA2)과 부분적으로 중첩하도록 배치될 수 있다. 제1 및 제2 게이트 구동 블럭들(GDB1, GDB2) 각각의 일 부분이 제2 표시 영역(DA2) 내에 배치됨에 따라, 제1 및 제2 게이트 구동 블럭들(GDB1, GDB2)에 의해 비표시 영역(NDA)의 면적이 증가되는 것을 방지할 수 있다. 결과적으로, 제2 표시 영역(DA2)에 의해 표시 장치(DD)에서 사용자에게 인식되는 비표시 영역(NDA)의 면적이 줄어들 수 있다.

본 발명의 일 예로, 제1 내지 제4 코너 영역들(DA2_C1, DA2_C2, DA2_C3, DA2_C4)을 포함하는 제2 표시 영역(DA2)에 대응하여, 제1 게이트 구동 블럭(GDB1)은 제1 에지 게이트 블럭(GDB1_E), 제1 코너 게이트 블럭(GDB1_C1) 및 제2 코너 게이트 블럭(GDB1_C3)을 포함할 수 있다. 제1 에지 게이트 블럭(GDB1_E)은 제1 에지 영역(DA2_E1)의 외측변과 인접하도록 배치될 수 있다. 제1 코너 게이트 블럭(GDB1_C1)은 제1 코너 영역(DA2_C1)의 외측변과 인접하도록 배치될 수 있다. 본 발명의 일 예로, 제1 에지 게이트 블럭(GDB1_E)과 제1 코너 게이트 블럭(GDB1_C1)은 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제2 코너 게이트 블럭(GDB1_C3)은 제3 코너 영역(DA2_C3)의 외측변과 인접하도록 배치될 수 있다. 본 발명의 일 예로, 제1 에지 게이트 블럭(GDB1_E)과 제2 코너 게이트 블럭(GDB1_C3)은 제1 방향(DR1)으로 이격되어 배치될 수 있다.

본 발명의 일 예로, 제2 게이트 구동 블럭(GDB2)은 제2 에지 게이트 블럭(GDB2_E), 제3 코너 게이트 블럭(GDB2_C1) 및 제4 코너 게이트 블럭(GDB2_C2)을 포함할 수 있다. 제2 에지 게이트 블럭(GDB2_E)은 제2 에지 영역(DA2_E2)의 외측변과 인접하도록 배치될 수 있다. 제3 코너 게이트 블럭(GDB2_C1)은 제2 코너 영역(DA2_C2)의 외측변과 인접하도록 배치될 수 있다. 본 발명의 일 예로, 제2 에지 게이트 블럭(GDB2_E)과 제3 코너 게이트 블럭(GDB2_C1)은 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제4 코너 게이트 블럭(GDB2_C2)은 제4 코너 영역(DA2_C4)의 외측변과 인접하도록 배치될 수 있다. 본 발명의 일 예로, 제2 에지 게이트 블럭(GDB2_E)과 제4 코너 게이트 블럭(GDB2_C2)은 제1 방향(DR1)으로 이격되어 배치될 수 있다.

본 발명의 일 예로, 제1 내지 제4 코너 게이트 블럭들(GDB1_C1, GDB1_C2, GDB2_C1, GDB2_C2) 중 제1 및 제3 코너 게이트 블럭들(GDB1_C1, GDB2_C1)은 상대적으로 패드 영역(PP)에 가깝게 배치되고, 제2 및 제4 코너 게이트 블럭들(GDB1_C2, GDB2_C2)는 상대적으로 패드 영역(PP)과 멀게 배치된다.

도 6은 도 5에 도시된 AA 영역에 배치된 발광 소자들 및 구동 회로들을 도시한 평면도이다.

도 5 및 도 6을 참조하면, 표시 패널(DP)의 제1 표시 영역(DA1) 내에서 복수의 제1 기준 유닛들(RU1)은 제2 방향(DR2)으로 반복하여 배치될 수 있다. 미도시 되었지만, 제1 기준 유닛들(RU1)은 제1 표시 영역(DA1) 내에서 제1 방향(DR1)으로 반복하여 배치될 수 있다. 제1 기준 유닛들(RU1) 각각은 p개의 레드 화소, q개의 그린 화소, 및 p개의 블루 화소들를 포함할 수 있다. 여기서, p와 q 각각은 1보다 크거나 같은 자연수이고, q는 p보다 크거나 같을 수 있다. 본 발명의 일 예로, 제1 기준 유닛들(RU1) 각각에 포함된 화소들을 제1 화소들(PX1)이라 할 수 있다.

설명의 편의를 위해, 제1 화소들(PX1) 중 레드 화소를 제1 레드 화소(PXR1)라 지칭하고, 블루 화소를 제1 블루 화소(PXB1)라 지칭한다. 또한, 제1 화소들(PX1) 중 제1 레드 화소(PXR1)에 인접한 그린 화소를 제1 그린 화소(PXG1)라 지칭하고, 제1 블루 화소(PXB1)에 인접한 그린 화소를 제2 그린 화소(PXG2)로 지칭한다. 본 발명의 일 예로, q는 2p일 수 있다.

도 6에 도시된 바와 같이, 제1 기준 유닛들(RU1) 각각에 2개의 제1 레드 화소(PXR1), 2개의 제1 블루 화소(PXB1), 2개의 제1 그린 화소(PXG1) 및 2개의 제2 그린 화소(PXG2)가 포함될 수 있다. 그러나, 제1 기준 유닛들(RU1)에 포함되는 화소들의 개수는 이에 한정되지 않고 다양하게 가변될 수 있다.

제1 화소들(PX1)은 각각 제1 발광 소자(R_ED1, G1_ED1, G2_ED1, B_ED1) 및 제1 발광 소자(R_ED1, G1_ED1, G2_ED1, B_ED1)와 전기적으로 연결된 제1 구동 회로(R_PD1, G1_PD1, G2_PD1, B_PD1)를 포함한다. 본 발명의 일 예로, 제1 발광 소자(R_ED1, G1_ED1, G2_ED1, B_ED1)는 제1 레드 발광 소자(R_ED1), 제1 그린 발광 소자(G1_ED1), 제2 그린 발광 소자(G2_ED1) 및 제1 블루 발광 소자(B_ED1)를 포함한다. 제1 구동 회로(R_PD1, G1_PD1, G2_PD1, B_PD1)는 제1 제1 레드 구동 회로(R_PD1), 제1 그린 구동 회로(G1_PD1), 제2 그린 구동 회로(G2_PD1) 및 제1 블루 구동 회로(B_PD1)를 포함한다.

제1 레드 화소(PXR1)는 제1 레드 구동 회로(R_PD1) 및 제1 레드 발광 소자(R_ED1)를 포함한다. 제1 레드 구동 회로(R_PD1)는 대응하는 제1 레드 발광 소자(R_ED1)에 전기적으로 연결되어 제1 레드 발광 소자(R_ED1)의 구동을 제어한다. 제1 그린 화소(PXG1)는 제1 그린 구동 회로(G1_PD1) 및 제1 그린 발광 소자(G1_ED1)를 포함한다. 제1 그린 구동 회로(G1_PD1)는 대응하는 제1 그린 발광 소자(G1_ED1)에 전기적으로 연결되어 제1 그린 발광 소자(G1_ED1)의 구동을 제어한다. 제2 그린 화소(PXG2)는 제2 그린 구동 회로(G2_PD1) 및 제2 그린 발광 소자(G2_ED1)를 포함한다. 제2 그린 구동 회로(G2_PD1)는 대응하는 제2 그린 발광 소자(G2_ED1)에 전기적으로 연결되어 제2 그린 발광 소자(G2_ED1)의 구동을 제어한다. 제1 블루 화소(PXB1)는 제1 블루 구동 회로(B_PD1) 및 제1 블루 발광 소자(B_ED1)를 포함한다. 제1 블루 구동 회로(B_PD1)는 대응하는 제1 블루 발광 소자(B_ED1)에 전기적으로 연결되어 제1 블루 발광 소자(B_ED1)의 구동을 제어한다. 제1 레드 발광 소자(R_ED1)는 레드광을 출력하고, 제1 및 제2 그린 발광 소자(G1_ED1, G2_ED2)는 그린광을 출력하며, 제1 블루 발광 소자(B_ED1)는 블루광을 출력한다.

제1 레드 구동 회로(R_PD1)는 전기적으로 연결된 제1 레드 발광 소자(R_ED1)와 중첩하도록 배치되고, 제1 블루 구동 회로(B_PD1)는 전기적으로 연결된 제1 블루 발광 소자(B_ED1)와 중첩하도록 배치될 수 있다. 제1 그린 구동 회로(G1_PD1)는 전기적으로 연결된 제1 그린 발광 소자(G1_ED1)와 중첩하도록 배치되며, 제2 그린 구동 회로(G2_PD1)는 전기적으로 연결된 제2 그린 발광 소자(G2_ED1)와 중첩하도록 배치될 수 있다.

제2 표시 영역(DA2)은 제1 및 제2 서브 영역들(SDA1, SDA2)을 포함할 수 있다. 본 발명의 일 예로, 도 6에 도시된 제2 표시 영역(DA2)은 제1 에지 영역(DA2_E1) 및 제3 코너 영역(DA2_C3)을 포함할 수 있다. 편의를 위하여 이하 제1 및 제2 서브 영역들(SDA1, SDA2)이 상위 개념인 제2 표시 영역(DA2)에 포함되는 것으로 설명한다.

표시 패널(DP)의 제2 표시 영역(DA2) 내에서 복수의 제2 기준 유닛들(RU2)은 제2 방향(DR2)으로 반복하여 배치된다. 미도시 되었지만, 제2 기준 유닛들(RU2)은 제2 표시 영역(DA2) 내에서 제1 방향(DR1)으로 반복하여 배치될 수 있다. 제2 기준 유닛들(RU2) 각각에 포함된 화소들을 제2 화소들(PX2)이라 할 수 있다. 설명의 편의를 위해, 제2 화소들(PX2) 중 레드 화소를 제2 레드 화소(PXR2)라 지칭하고, 블루 화소를 제2 블루 화소(PXB2)라 지칭한다. 또한, 제2 화소들(PX2) 중 제2 레드 화소(PXR2)에 인접한 그린 화소를 제3 그린 화소(PXG3)라 지칭하고, 제2 블루 화소(PXB2)에 인접한 그린 화소를 제4 그린 화소(PXG4)라 지칭한다.

제2 화소들(PX2)은 각각 제2 발광 소자(R_ED21, R_ED22, B_ED21, B_ED22, G1_ED21, G1_ED22, G2_ED21, G2_ED22) 및 제2 발광 소자(R_ED21, R_ED22, B_ED21, B_ED22, G1_ED21, G1_ED22, G2_ED21, G2_ED22)와 전기적으로 연결된 제2 구동 회로(R_PD2, B_PD2, G1_PD2, G2_PD2)를 포함한다. 본 발명의 일 예로, 제2 발광 소자(R_ED21, R_ED22, B_ED21, B_ED22, G1_ED21, G1_ED22, G2_ED21, G2_ED22)는 제2 레드 발광 소자들(R_ED21, R_ED22), 제2 블루 발광 소자들(B_ED21, B_ED22), 제3 그린 발광 소자들(G1_ED21, G1_ED22) 및 제4 그린 발광 소자들(G2_ED21, G2_ED22)을 포함한다. 제2 구동 회로(R_PD2, B_PD2, G1_PD2, G2_PD2)는 제2 레드 구동 회로(R_PD2), 제2 블루 구동 회로(B_PD2), 제2 그린 구동 회로(G1_PD2) 및 제3 그린 구동 회로(G2_PD2)를 포함한다.

제2 기준 유닛들(RU2) 각각은 x개의 제2 레드 발광 소자들(R_ED21, R_ED22), y개의 그린 발광 소자들(G1_ED21, G1_ED22, G2_ED21, G2_ED22), 및 x개의 제2 블루 발광 소자들(B_ED21, B_ED22)을 포함할 수 있다. 여기서, x와 y은 1보다 크거나 같은 자연수이고, y는 x보다 클 수 있다. 본 발명의 일 예로, y은 2x일 수 있다. 본 발명의 일 예로, x는 2이고, y는 4이다.

2개의 제2 레드 발광 소자(R_ED21, R_ED22)는 제2 레드 화소(PXR2)에 포함되고, 2개의 제2 블루 발광 소자들(B_ED21, B_ED22)는 제2 블루 화소(PXB2)에 포함될 수 있다. 4개의 그린 발광 소자들 중 일부, 예를 들어, 2개의 그린 발광 소자들(이하, 제3 그린 발광 소자(G1_ED21, G1_ED22)라 지칭함)는 제3 그린 화소(PXG3)에 포함되고, 나머지 일부, 예를 들어, 2개의 그린 발광 소자들(이하, 제4 그린 발광 소자(G2_ED21, G2_ED22)라 지칭함)는 제4 그린 화소(PXG4)에 포함될 수 있다.

제2 레드 발광 소자들(R_ED21, R_ED22) 각각은 레드광을 출력하고, 제2 블루 발광 소자들(B_ED21, B_ED22) 각각은 블루광을 출력한다. 제3 그린 발광 소자들(G1_ED21, G1_ED22) 및 제4 그린 발광 소자들(G2_ED21, G2_ED22) 각각은 그린광을 출력한다.

발광 기준 유닛들(LRU) 각각은 제2 기준 유닛들(RU2) 각각에 포함된 복수의 발광 소자들로 구성될 수 있다. 본 발명의 일 예로, 각각의 발광 기준 유닛들(LRU)은 2개의 제2 레드 발광 소자들(R_ED21, R_ED22), 2개의 제2 블루 발광 소자들(B_ED21, B_ED22), 2개의 제3 그린 발광 소자들(G1_ED21, G1_ED22) 및 2개의 제4 그린 발광 소자들(G2_ED21, G2_ED22)를 포함할 수 있다.

제2 레드 화소(PXR2)는 제2 레드 구동 회로(R_PD2)를 더 포함한다. 제2 레드 구동 회로(R_PD2)는 대응하는 x개의 제2 레드 발광 소자들(R_ED21, R_ED22)에 전기적으로 연결되어 x개의 제2 레드 발광 소자들(R_ED21, R_ED22)의 구동을 동시에 제어할 수 있다. 제3 그린 화소(PXG3)는 제2 그린 구동 회로(G1_PD2)를 더 포함한다. 제2 그린 구동 회로(G1_PD2)는 대응하는 x개의 제3 그린 발광 소자들(G1_ED21, G1_ED22)에 전기적으로 연결되어 x개의 제3 그린 발광 소자들(G1_ED21, G1_ED22)의 구동을 동시에 제어할 수 있다. 제4 그린 화소(PXG4)는 제3 그린 구동 회로(G2_PD2)를 더 포함한다. 제3 그린 구동 회로(G2_PD2)는 대응하는 x개의 제4 그린 발광 소자들(G2_ED21, G2_ED22)에 전기적으로 연결되어 x개의 제4 그린 발광 소자들(G2_ED21, G2_ED22)의 구동을 동시에 제어할 수 있다. 제2 블루 화소(PXB2)는 제2 블루 구동 회로(B_PD2)를 더 포함한다. 제2 블루 구동 회로(B_PD2)는 대응하는 x개의 제2 블루 발광 소자들(B_ED21, B_ED22)에 전기적으로 연결되어 x개의 제2 블루 발광 소자들(B_ED21, B_ED22)의 구동을 동시에 제어할 수 있다.

구동 기준 유닛들(DRU) 각각은 제2 기준 유닛들(RU2) 각각에 포함된 k개의 구동 회로들로 구성될 수 있다. k는 1보다 크거나 같은 자연수일 수 있다. 일 실시예에 따르면, 제2 기준 유닛들(RU2) 각각에 포함된 발광 소자들의 개수(예: 2x+y)는 k보다 클 수 있다. 예를 들어, 2x+y는 k의 2배수, 3배수, 또는 4배수일 수 있다. 본 발명의 일 예로, 각각의 제2 기준 유닛들(RU2)은 더미 발광 소자들을 더 포함하여, 각각의 제2 기준 유닛들(RU2)에 포함된 발광 소자들의 개수가 구동 회로들의 개수보다 클 수 있다.

본 발명의 일 예로, 각각의 구동 기준 유닛들(DRU)은 제2 레드 구동 회로(R_PD2), 제2 그린 구동 회로(G1_PD2), 제3 그린 구동 회로(G2_PD2), 제2 블루 구동 회로(B_PD2)를 포함할 수 있다.

본 발명의 일 예로, x은 2이고, y는 4일 수 있으나, 이에 한정되지 않는다. 또한, 일 실시예에 따르면, p는 x와 동일한 값일 수 있고, q는 y와 동일한 값일 수 있으나, 특별히 이에 한정되지 않는다.

제2 레드 발광 소자들(R_ED21, R_ED22) 각각은 제1 레드 발광 소자(R_ED1)와 동일한 형상 및 동일한 사이즈를 가질 수 있다. 제3 그린 발광 소자들(G1_ED21, G1_ED22) 및 제4 그린 발광 소자들(G2_ED21, G2_ED22) 각각은 제1 그린 발광 소자(G1_ED1) 및/또는 제2 그린 발광 소자(G2_ED1)와 동일한 형상 및 동일한 사이즈를 가질 수 있다. 제2 블루 발광 소자들(B_ED21, B_ED22) 각각은 제1 블루 발광 소자(B_ED1)와 동일한 형상 및 동일한 사이즈를 가질 수 있다.

제2 표시 영역(DA2)은 제1 서브 영역(SDA1) 및 제2 서브 영역(SDA2)을 포함할 수 있다. 구체적으로, 제2 표시 영역(DA2)의 제1 에지 영역(DA2_E1) 및 제3 코너 영역(DA2_C3)은 각각 제1 서브 영역(SDA1) 및 제2 서브 영역(SDA2)으로 구분될 수 있다. 도 6에 도시되지 않았지만, 제2 표시 영역(DA2)의 제1 코너 영역(DA2_C1), 제2 코너 영역(DA2_C2), 제4 코너 영역(DA2_C4) 및 제2 에지 영역(DA2_E2)도 제1 서브 영역(SDA1) 및 제2 서브 영역(SDA2)으로 구분될 수 있다. 제1 서브 영역(SDA1)은 제2 서브 영역(SDA2)과 제1 표시 영역(DA1) 사이에 배치될 수 있다.

도 6은 도 5에 도시된 제1 에지 게이트 블럭(GDB1_E)과 제2 코너 게이트 블럭(GDB1_C2) 사이의 제1 방향(DR1)으로 이격된 영역을 포함하는 AA영역을 도시한 것이다. 따라서, 제2 서브 영역(SDA2) 및 비표시 영역(NDA)에 제1 게이트 구동 블럭(GDB1)이 미도시되어 있고, 제1 내지 제6 서브 전압 라인들(RVL1_a~RVL2_c)만이 도시되어 있다. 그러나, 제1 게이트 구동 블럭(GDB1) 중 제2 표시 영역(DA2)에 배치되는 부분은, 제2 서브 영역(SDA2) 내에 배치되고, 구동 기준 유닛들(DRU)은 제1 서브 영역(SDA1) 내에 배치될 수 있다. 구동 기준 유닛들(DRU)은 평면 상에서 제1 게이트 구동 블럭(GDB1)과 중첩하지 않는다. 구체적으로, 제1 에지 게이트 블럭(GDB1_E)은 비표시 영역(NDA) 및 제1 에지 영역(DA2_E1)의 제2 서브 영역(SDA2)에 배치될 수 있다. 제1 코너 게이트 블럭(GDB1_C1)은 비표시 영역(NDA) 및 제1 코너 영역(DA2_C1)의 제2 서브 영역(SDA2)에 배치될 수 있다. 제2 코너 게이트 블럭(GDB1_C2)은 비표시 영역(NDA) 및 제3 코너 영역(DA2_C3)의 제2 서브 영역(SDA2)에 배치될 수 있다. 제2 게이트 구동 블럭(GDB2)도 이와 유사한 형태로 배치될 수 있다. 제2 게이트 구동 블럭(GDB2)의 일부분은 제2 표시 영역(DA2) 중 제2 서브 영역(SDA2) 내에 배치되고, 구동 기준 유닛들(DRU)은 제1 서브 영역(SDA1) 내에 배치될 수 있다.

제2 기준 유닛들(RU2) 각각에 포함되는 발광 소자들은 제1 및 제2 서브 영역들(SDA1, SDA2) 내에 배치된다. 발광 기준 유닛들(LRU) 중 일부는 제1 서브 영역(SDA1)과 중첩하여 배치되고, 발광 기준 유닛들(LRU) 중 나머지 일부는 제2 서브 영역(SDA2)과 중첩하여 배치된다. 이하, 제1 서브 영역(SDA1)에 중첩하는 발광 기준 유닛들(LRU)의 일부를 제1 발광 기준 유닛들이라 지칭하고, 제2 서브 영역(SDA2)에 중첩하는 발광 기준 유닛들(LRU)의 나머지 일부를 제2 발광 기준 유닛들이라 지칭한다.

제1 발광 기준 유닛들은 구동 기준 유닛들(DRU) 상에 배치되고, 제2 발광 기준 유닛들은 제1 게이트 구동 블럭(GDB1)(또는 제2 게이트 구동 블럭(GDB2)) 상에 배치된다. 따라서, 제2 발광 기준 유닛들은 전기적으로 연결된 대응하는 구동 기준 유닛들(DRU)과 중첩되지 않을 수 있다.

비표시 영역(NDA)에는 제1 내지 제6 서브 전압 라인들(RVL1_a, RVL2_a, RVL1_b, RVL2_b, RVL1_c, RVL2_c)이 배치될 수 있다. 본 발명의 일 예로, 제1 내지 제6 서브 전압 라인들(RVL1_a, RVL2_a, RVL1_b, RVL2_b, RVL1_c, RVL2_c)은 표시 패널(DP) 내에서 제1 방향(DR1)으로 연장되어 배치될 수 있다.

도 7a 및 도 7b는 도 5에 도시된 AA 영역에 배치된 제1 기준 전압 라인과 연결된 제2 차폐층을 도시한 평면도들이다. 이하, 도 5 및 도 6에서 설명한 구성과 동일한 구성에 대해서는 동일한 도면 부호를 부여하고 설명은 생략하기로 한다. 또한, 설명의 편의를 위해 제1 표시 영역(DA1)에 배치된 제1 레드 화소(PXR1), 제1 블루 화소(PXB1), 제1 그린 화소(PXG1) 및 제2 그린 화소(PXG2)는 상위 개념인 제1 화소들(PX1)로 지칭한다. 제2 표시 영역(DA2)에 배치된 제2 레드 화소(PXR2), 제2 블루 화소(PXB2), 제3 그린 화소(PXG3) 및 제4 그린 화소(PXG4)는 상위 개념인 제2 화소들(PX2)로 지칭한다.

도 6 및 도 7a를 참조하면, 제1 화소들(PX1)은 제1 차폐층(BML1)들을 각각 포함한다. 구체적으로, 제1 화소들(PX1)에 포함된 제1 구동 회로(R_PD1, G1_PD1, G2_PD1, B_PD1)들은 복수의 구동 트랜지스터들을 포함할 수 있다. 제1 차폐층들(BML1) 각각은 복수의 구동 트랜지스터들 중 하나(예를 들어, 제1 구동 트랜지스터(T1, 도 10a 참조)에 대응하여 배치된다. 제1 차폐층들(BML1)은 서로 전기적으로 연결되어 있고, 메쉬(mesh)형태로 형성될 수 있다. 본 발명의 일 예로, 표시 패널(DP, 도 11 참조)은 제1 외곽 라인들(OBML1, 도 11 참조)을 더 포함할 수 있다. 제1 차폐층들(BML1)은 제1 외곽 라인들(OBML1)과 전기적으로 연결될 수 있다. 본 발명의 일 예로, 제1 차폐층들(BML1)과 제1 외곽 라인들(OBML1)은 일체로 형성될 수도 있다.

제2 화소들(PX2)은 제2 차폐층(BML2)들을 각각 포함한다. 구체적으로, 제2 화소들(PX2)에 포함된 제2 구동 회로(R_PD2, B_PD2, G1_PD2, G2_PD2)들은 복수의 구동 트랜지스터들을 포함할 수 있다. 제2 차폐층들(BML2) 각각은 복수의 구동 트랜지스터들 중 하나(예를 들어, 제2 구동 트랜지스터(T1`, 도 10b 참조))에 대응하여 배치된다. 제2 차폐층들(BML2)은 서로 전기적으로 연결되어 있고, 메쉬(mesh)형태로 형성될 수 있다. 본 발명의 일 예로, 표시 패널(DP)은 제2 외곽 라인(OBML2)을 더 포함할 수 있다. 제2 외곽 라인(OBML2)은 제1 방향(DR1)으로 연장된 형상을 가질 수 있다. 복수의 제2 차폐층들(BML2)은 제2 외곽 라인(OBML2)과 전기적으로 연결될 수 있다. 본 발명의 일 예로, 제2 차폐층들(BML2)과 제2 외곽 라인(OBML2)은 일체로 형성될 수도 있다. 본 발명의 일 예로, 제1 차폐층들(BML1)과 제2 차폐층들(BML2)은 서로 이격되어 배치되고, 전기적으로 절연될 수 있다.

제2 서브 영역(SDA2)에는 제1 초기화 전압 라인(IVL1)과 제2 초기화 전압 라인(IVL2)이 배치될 수 있다. 본 발명의 일 예로, 제1 초기화 전압 라인(IVL1) 및 제2 초기화 전압 라인(IVL2)은 표시 패널(DP) 내에서 제1 방향(DR1)으로 연장되어 배치될 수 있다. 전압 생성 블럭(VGB, 도 3 참조)은 제1 초기화 전압 라인(IVL1)을 통해 표시 패널(DP)에 제1 초기화 전압(VINT, 도 3 참조)을 인가한다. 전압 생성 블럭(VGB)은 제2 초기화 전압 라인(IVL2)을 통해 표시 패널(DP)에 제2 초기화 전압(VAINT)을 인가한다.

본 발명의 일 예로, 제2 차폐층들(BML2)은 차폐 연결 전극(BCNT)을 통해 제1 서브 전압 라인(RVL1_a)과 전기적으로 연결될 수 있다. 따라서 제2 차폐층들(BML2)에는 제1 게이트 구동 전압(VGL)이 인가될 수 있다. 본 발명의 일 예로, 제2 외곽 라인(OBML2)은 제1 서브 전압 라인(RVL1_a)과 차폐 연결 전극(BCNT)을 통해 전기적으로 연결될 수 있다. 제2 차폐층들(BML2)에는 제2 외곽 라인(OBML2)을 통해 제1 게이트 구동 전압(VGL)이 인가될 수 있다. 다만, 본 발명은 이에 제한되지 않고, 제2 외곽 라인(OBML2)은 제2 방향(DR2)으로 연장된 부분을 더 포함할 수 있고, 제2 차폐층들(BML2)은 제2 방향(DR2)으로 연장된 제2 외곽 라인(OBML2)을 통해 제1 서브 전압 라인(RVL1_a)과 전기적으로 연결될 수도 있다.

도 7b를 참조하면, 제2 차폐층들(BML2)은 제2 외곽 라인(OBML2) 중 제2 방향(DR2)으로 연장된 부분을 통해 제2 서브 전압 라인(RVL2_a)과 전기적으로 연결될 수 있다. 따라서 제2 차폐층들(BML2)에는 제2 게이트 구동 전압(VGH)이 인가될 수 있다. 다만, 본 발명은 이에 제한되지 않고, 제2 차폐층들(BML2)은 제2 외곽 라인(OBML2)이 아닌, 별도의 연결 전극을 통하여 제2 서브 전압 라인(RVL2_a)과 전기적으로 연결될 수도 있다.

도 8은 도 5에 도시된 AA 영역에 배치된 제2 기준 전압 라인과 연결된 제2 차폐층을 도시한 평면도이다. 도 9는 도 5에 도시된 AA 영역에 배치된 제3 기준 전압 라인과 연결된 제2 차폐층을 도시한 평면도이다. 이하, 도 7a 및 도 7b에서 설명한 구성과 동일한 구성에 대해서는 동일한 도면 부호를 부여하고 설명은 생략하기로 한다.

도 8을 참조하면, 제2 차폐층들(BML2)은 차폐 연결 전극(BCNT_a)을 통해 제3 서브 전압 라인(RVL1_b)과 전기적으로 연결될 수 있다. 따라서 제2 차폐층들(BML2)에는 제1 게이트 구동 전압(VGL)이 인가될 수 있다. 본 발명의 일 예로, 제2 외곽 라인(OBML2)은 제3 서브 전압 라인(RVL1_b)과 차폐 연결 전극(BCNT_a)을 통해 전기적으로 연결될 수 있다. 제2 차폐층들(BML2)에는 제2 외곽 라인(OBML2)을 통해 제1 게이트 구동 전압(VGL, 도 4 참조)이 인가될 수 있다. 다만, 본 발명은 이에 제한되지 않고, 제2 외곽 라인(OBML2)은 제2 방향(DR2)으로 연장된 부분을 더 포함할 수 있고, 제2 차폐층들(BML2)은 제2 방향(DR2)으로 연장된 제2 외곽 라인(OBML2)을 통해 제3 서브 전압 라인(RVL1_b)과 전기적으로 연결될 수도 있다. 미도시 되었지만, 제2 차폐층들(BML2)은 제2 외곽 라인(OBML2) 중 제2 방향(DR2)으로 연장된 부분을 통해 제4 서브 전압 라인(RVL2_b)과 전기적으로 연결되고, 제2 차폐층들(BML2)에는 제2 게이트 구동 전압(VGH)이 인가될 수 있다.

도 9를 참조하면, 제2 차폐층들(BML2)은 차폐 연결 전극(BCNT_b)을 통해 제5 서브 전압 라인(RVL1_c)과 전기적으로 연결될 수 있다. 따라서 제2 차폐층들(BML2)에는 제1 게이트 구동 전압(VGL, 도 4 참조)이 인가될 수 있다. 본 발명의 일 예로, 제2 외곽 라인(OBML2)은 제5 서브 전압 라인(RVL1_c)과 차폐 연결 전극(BCNT_b)을 통해 전기적으로 연결될 수 있다. 제2 차폐층들(BML2)에는 제2 외곽 라인(OBML2)을 통해 제1 게이트 구동 전압(VGL)이 인가될 수 있다. 다만, 본 발명은 이에 제한되지 않고, 제2 외곽 라인(OBML2)은 제2 방향(DR2)으로 연장된 부분을 더 포함할 수 있고, 제2 차폐층들(BML2)은 제2 방향(DR2)으로 연장된 제2 외곽 라인(OBML2)을 통해 제5 서브 전압 라인(RVL1_c)과 전기적으로 연결될 수도 있다. 미도시 되었지만, 제2 차폐층들(BML2)은 제2 외곽 라인(OBML2) 중 제2 방향(DR2)으로 연장된 부분을 통해 제6 서브 전압 라인(RVL2_c)과 전기적으로 연결되고, 제2 차폐층들(BML2)에는 제2 게이트 구동 전압(VGH)이 인가될 수 있다.

도 10a는 본 발명의 일 실시예에 따른 제1 표시 영역에 배치되는 제1 화소의 회로도이다. 도 10b는 본 발명의 일 실시예에 따른 제2 표시 영역에 배치되는 제2 화소의 회로도이다.

도 3 및 도 10a을 참조하면, 제1 표시 영역(DA1, 도 5 참조) 내에 배치된 제1 화소들(PX1) 중 스캔 라인들(GWL1~GWLn) 중 i번째 스캔라인(GWLi)에 연결되고, 데이터 라인들(DL1~DLm) 중 j번째 데이터 라인(DLj)에 연결된 화소(PXij)가 예시적으로 도시된다.

본 발명의 일 예로, 화소(PXij)는 제1 내지 제7 트랜지스터들(T1~T7), 제1 커패시터(Cst), 제2 커패시터(Cbs) 및 제1 발광 소자(ED1)를 포함할 수 있다. 화소(PXij)에 포함된 제1 발광 소자(ED1)는 도 6에 도시된 발광 소자들(R_ED1, G1_ED1, G2_ED2, B_ED1) 중 하나일 수 있다. 제1 내지 제7 트랜지스터들(T1~T7) 중 일부는 N 타입(n-channel MOSFET)으로 구비되고, 나머지는 P 타입(p-channel MOSFET)으로 구비될 수 있다. 본 실시예에서 제1 내지 제7 트랜지스터들(T1~T7) 중 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 N 타입으로 구비되며, 나머지 트랜지스터들(T1, T2, T5, T6, T7) 각각은 P타입의 트랜지스터인 것으로 설명된다. 다만, 이에 제한되지 않고, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)는 N 타입으로 구비되며, 나머지 트랜지스터들(T1, T2, T5, T6)은 N 타입으로 구비될 수 있다. 또는, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 어느 하나의 트랜지스터만 N 타입으로 구비되고, 나머지 트랜지스터들은 P 타입으로 구비될 수 있다. 또는, 제1 내지 제7 트랜지스터들(T1 내지 T7) 모두 N 타입으로 구비되거나, 모두 P 타입으로 구비될 수도 있다. 또한, 화소(PXij)에 포함된 트랜지스터의 개수는 이에 한정되지 않는다. 즉, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 생략될 수 있고, 또한 다른 일 예로 하나 이상의 트랜지스터가 상기한 화소(PXij)에 추가될 수 있다.

또한, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 저온 폴리 실리콘(low-temperature polycrystalline silicon) 반도체층을 갖는 트랜지스터일 수 있고, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 산화물 반도체층을 갖는 트랜지스터일 수 있다. 본 발명의 일 예로, 제3 및 제4 트랜지스터들(T3, T4)은 산화물 반도체층을 갖는 트랜지스터들이고, 제1, 2, 5, 6, 7 트랜지스터들(T1, T2, T5, T6, T7)은 저온 폴리 실리콘 반도체층을 갖는 트랜지스터들일 수 있다.

본 명세서에서 “트랜지스터가 신호라인에 접속된다”는 “트랜지스터의 소스 전극, 드레인 전극, 게이트 전극 중 어느 하나의 전극이 신호 라인과 일체의 형상을 갖거나, 연결전극을 통해서 연결된 것”을 의미한다. 또한, “트랜지스터가 다른 트랜지스터와 전기적으로 연결된다”는 것은 “트랜지스터의 소스 전극, 드레인 전극, 게이트 전극 중 어느 하나의 전극이 다른 트랜지스터의 소스 전극, 드레인 전극, 게이트 전극 중 어느 하나의 전극과 일체의 형상을 갖거나, 연결전극을 통해서 연결된 것”을 의미한다.

이하, 제1 내지 제7 트랜지스터들(T1~T7)은 각각 제1 전극, 제2 전극 및 제어 전극을 포함하며, 제1 전극은 소스 전극이라 지칭하고, 제2 전극은 드레인 전극이라 지칭하며, 제어 전극은 게이트 전극이라 지칭한다.

제1 커패시터(Cst)는 제1 전원 전압(ELVDD)을 수신하는 제1 전원 라인(RL1)과 기준 노드(RN) 사이에 접속된다. 제1 커패시터(Cst)는 기준 노드(RN)에 접속하는 제1 전극(C1_a) 및 제1 전원 라인(RL1)에 접속하는 제2 전극(C2_a)을 포함한다.

제1 트랜지스터(T1)는 제1 전원 라인(RL1)과 제1 발광 소자(ED1) 사이에 접속된다. 제1 트랜지스터(T1)의 소스 전극(S1)은 제1 전원 라인(RL1)과 전기적으로 연결된다. 제1 트랜지스터(T1)의 드레인 전극(D1)은 제1 발광 소자(ED1)의 제1 전극(EL1)과 전기적으로 연결된다. 제1 트랜지스터(T1)의 게이트 전극(G1)은 기준 노드(RN)에 전기적으로 연결된다. 이하, 설명의 편의를 위하여 제1 트랜지스터(T1)는 제1 구동 트랜지스터(T1)로 지칭한다.

제2 트랜지스터(T2)는 j번째 데이터 라인(DLj)과 제1 구동 트랜지스터(T1)의 소스 전극(S1) 사이에 접속된다. 제2 트랜지스터(T2)의 소스 전극(S2)은 j번째 데이터 라인(DLj)에 전기적으로 연결된다. 제2 트랜지스터(T2)의 드레인 전극(D2)은 제1 구동 트랜지스터(T1)의 소스 전극(S1)에 전기적으로 연결된다. 본 실시예에서 제2 트랜지스터(T2)의 게이트 전극(G2)은 i번째 스캔 라인(GWLi)에 전기적으로 연결된다. 본 발명의 일 예로, i번째 스캔 신호(GWi)는 i번째 스캔 라인(GWLi)을 통해 제2 트랜지스터(T2)의 게이트 전극(G2)으로 전달될 수 있다. 데이터 신호(DSj)는 j번째 데이터 라인(DLj)을 통해 제2 트랜지스터(T2)의 드레인 전극(D2)으로 전달될 수 있다.

제3 트랜지스터(T3)는 기준 노드(RN)와 제1 구동 트랜지스터(T1)의 드레인 전극(D1) 사이에 접속된다. 제3 트랜지스터(T3)의 소스 전극(S3)은 기준 노드(RN)에 전기적으로 연결되고, 제3 트랜지스터(T3)의 드레인 전극(D3)은 제1 구동 트랜지스터(T1)의 드레인 전극(D1)에 전기적으로 연결된다. 제3 트랜지스터(T3)의 게이트 전극(G3)은 i번째 보상 라인(GCLi)에 전기적으로 연결된다. 본 발명의 일 예로, i번째 보상 스캔 신호(GCi)는 i번째 보상 라인(GCLi)을 통해 제3 트랜지스터(T3)의 게이트 전극(G3)으로 전달될 수 있다.

제4 트랜지스터(T4)는 제1 구동 트랜지스터(T1)의 게이트 전극(G1)과 초기화 라인(IVL) 사이에 접속된다. 제4 트랜지스터(T4)의 소스 전극(S4)은 제1 구동 트랜지스터(T1)의 게이트 전극(G1)에 전기적으로 연결된다. 제4 트랜지스터(T4)의 드레인 전극(D4)은 초기화 라인(IVL)에 전기적으로 연결된다. 제4 트랜지스터(T4)의 게이트 전극(G4)은 i번째 초기화 라인(GILi)에 전기적으로 연결될 수 있다. 본 발명의 일 예로, i번째 초기화 스캔 신호(GIi)는 i번째 초기화 라인(GILi)을 통해 제4 트랜지스터(T4)의 게이트 전극(G4)으로 전달될 수 있다.

본 실시예에서, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각은 복수 개의 게이트를 포함할 수 있다. 제3 및 제4 트랜지스터들(T3, T4) 각각은 복수 개의 게이트를 가짐으로써 화소(PXij)의 누설전류를 감소시킬 수 있다.

제5 트랜지스터(T5)는 제1 전원 라인(RL1)과 제1 구동 트랜지스터(T1)의 소스 전극(S1) 사이에 접속된다. 제5 트랜지스터(T5)의 소스 전극(S5)은 제1 전원 라인(RL1)에 전기적으로 연결된다. 제5 트랜지스터(T5)의 드레인 전극(D5)은 제1 구동 트랜지스터(T1)의 소스 전극(S1)에 전기적으로 연결된다. 본 실시예에서, 제5 트랜지스터(T5)의 게이트 전극(G5)은 i번째 발광 라인(EMSLi)에 전기적으로 연결될 수 있다.

제6 트랜지스터(T6)는 제1 구동 트랜지스터(T1)의 드레인 전극(D1)과 제1 발광 소자(ED1) 사이에 접속된다. 제6 트랜지스터(T6)의 소스 전극(S6)은 제1 구동 트랜지스터(T1)의 드레인 전극(D1)에 전기적으로 연결되고, 제6 트랜지스터(T6)의 드레인 전극(D6)은 제1 발광 소자(ED1)의 제1 전극(EL1)에 전기적으로 연결된다. 제6 트랜지스터(T6)의 게이트 전극(G6)은 i번째 발광 라인(EMSLi)에 전기적으로 연결될 수 있다. 본 발명의 일 예로, i번째 발광 신호(EMi)는 i번째 발광 라인(EMSLi)을 통해 제5 트랜지스터(T5)의 게이트 전극(G5) 및 제6 트랜지스터(T6)의 게이트 전극(G6)으로 전달될 수 있다.

제7 트랜지스터(T7)는 제1 발광 소자(ED1)의 제1 전극(EL1)과 제2 초기화 전압 라인(IVL2) 사이에 접속된다. 제7 트랜지스터(T7)의 소스 전극(S7)은 제2 초기화 전압 라인(IVL2)에 전기적으로 연결된다. 제7 트랜지스터(T7)의 드레인 전극(D7)은 제1 발광 소자(ED1)의 제1 전극(EL1)에 전기적으로 연결된다. 제7 트랜지스터(T7)의 게이트 전극(G7)은 i번째 발광 초기화 라인(GBLi)에 전기적으로 연결될 수 있다. i번째 발광 초기화 신호(GWi+1)는 i번째 발광 초기화 라인(GBLi)을 통해 제7 트랜지스터(T7)의 게이트 전극(G7)으로 전달될 수 있다. 본 발명의 일 예로, i번째 발광 초기화 신호(GWi+1)는 i+1번째 스캔 라인에 전달되는 i+1번째 스캔 신호와 동일한 신호일 수 있다.

제2 커패시터(Cbs)는 i번째 스캔 라인(GWLi)과 기준 노드(RN) 사이에 접속된다. 제2 커패시터(Cbs)는 기준 노드(RN)에 접속하는 제1 전극(C1_b) 및 i번째 스캔 라인(GWLi)에 접속하는 제2 전극(C2_b)을 포함한다.

제1 발광 소자(ED1)는 제1 구동 트랜지스터(T1)와 제2 전원 전압(ELVSS)을 수신하는 제2 전원 라인(RL2) 사이에 접속된다. 제1 발광 소자(ED1)의 제1 전극(EL1)은 제1 구동 트랜지스터(T1)의 드레인 전극(D1)과 전기적으로 연결되고, 제2 전극(EL2)은 제2 전원 라인(RL2)과 전기적으로 연결된다. 본 발명의 일 예로, 제1 트랜지스터(T1)의 드레인 전극(D1)과 제1 발광 소자(ED1)의 제1 전극(EL1) 사이에는 제6 트랜지스터(T6)가 접속될 수 있다.

도 4 및 도 10a를 참조하면, 게이트 구동 블럭(GDB)은 스캔 신호들(GW1~GWn), 초기화 스캔 신호들(GI1~GIn), 보상 스캔 신호들(GC1~GCn) 및 발광 신호들(EM1~EMn)을 순차적으로 표시 패널(DP)으로 송신한다. 스캔 신호들(GW1~GWn), 초기화 스캔 신호들(GI1~GIn), 보상 스캔 신호들(GC1~GCn) 및 발광 신호들(EM1~EMn) 각각은 일부 구간 동안에 하이 레벨을 갖고 일부 구간 동안 로우 레벨을 가질 수 있다. 이때, N타입의 트랜지스터들은 대응하는 신호가 하이 레벨을 가질 때 턴-온되고 P타입의 트랜지스터들은 대응하는 신호가 로우 레벨을 가질 때 턴-온된다. 이하, 도 10a에 기재된 N 타입의 제3 및 제4 트랜지스터들(T3, T4)과 P 타입의 제1, 2, 5, 6, 7 트랜지스터들(T1, T2, T5, T6, T7)을 포함하는 화소(PXij)를 기준으로 설명한다.

i번째 초기화 스캔 신호(GIi)가 하이 레벨을 가질 때, 제4 트랜지스터(T4)는 턴-온 된다. 제4 트랜지스터(T4)가 턴-온 되면, 제4 트랜지스터(T4)를 통해 제1 초기화 전압(VINT)이 기준 노드(RN)에 전달된다. 따라서 기준 노드(RN)가 제1 초기화 전압(VINT)으로 초기화 되고, 기준 노드(RN)와 전기적으로 연결된 제1 구동 트랜지스터(T1)의 게이트 전극(G1)도 제1 초기화 전압(VINT)으로 초기화된다.

i번째 보상 스캔 신호(GCi)가 하이 레벨을 가질 때, 제3 트랜지스터(T3)는 턴-온 된다. 제3 트랜지스터(T3)가 턴-온되면, 제1 구동 트랜지스터(T1)는 턴-온 된 제3 트랜지스터(T3)에 의하여 다이오드 연결(diode connected)되고, 순방향으로 바이어스된다.

그 후, i번째 초기화 스캔 신호(GIi)가 로우 레벨을 가져 제4 트랜지스터(T4)는 턴-오프 된 후 i번째 스캔 신호(GWi)가 로우 레벨을 가질 수 있다. i번째 스캔 신호(GWi)가 로우 레벨을 가질 때, 제2 트랜지스터(T2)는 턴-온 된다. 제2 트랜지스터(T2)가 턴-온되면 제2 트랜지스터(T2)를 통해 데이터 신호(DSj)가 제1 구동 트랜지스터(T1)의 소스 전극(S1)에 인가된다.

이 경우, 제1 구동 트랜지스터(T1)의 소스 전극(S1)에 인가된 데이터 신호(DSj)에 포함된 전위에서 제1 구동 트랜지스터(T1)의 문턱 전압(threshold voltage, Vth)의 크기만큼이 감소한 보상 전압(DS-IVthI)이 제1 구동 트랜지스터(T1)의 드레인 전극(D1) 및 게이트 전극(G1)에 인가된다. 이때, 제1 커패시터(Cst)의 양단에는 제1 전원 전압(ELVDD)과 보상 전압(DS-IVthI)이 인가되고, 제1 커패시터(Cst)에는 양단의 전압차(ELVDD-(DS-IVthI))에 대응하는 전하가 저장될 수 있다.

제2 커패시터(Cbs)의 양단에는 i번째 스캔 신호(GWi)에 포함된 전위 및 기준 노드(RN)의 전위가 인가된다. 제2 커패시터(Cbs)의 양단에는 양단의 전압차에 대응하는 전하가 저장될 수 있다.

i번째 스캔 신호(GWi)가 하이 레벨을 가져 제2 트랜지스터(T2)가 턴-오프 되고, i번째 보상 스캔 신호(GCi)가 로우 레벨을 가져 제3 트랜지스터(T3)가 턴-오프 된 후 i번째 발광 신호(EMi)는 로우 레벨을 가질 수 있다. i번째 발광 신호(EMi)가 로우 레벨을 가질 때 제5 및 제6 트랜지스터들(T5, T6)은 턴-온 된다. 제5 및 제6 트랜지스터들(T5, T6)가 턴-온되면, 제1 구동 트랜지스터(T1)의 소스 전극(S1)에는 제1 전원 전압(ELVDD)이 인가되고, 제1 구동 트랜지스터(T1)를 통하여 제1 구동 트랜지스터(T1)의 소스 전극(S1)의 전위와 게이트 전극(G1)의 전위의 차이에 따르는 구동 전류(I_LD)가 발생한다. 구동 전류(I_LD)는 제6 트랜지스터(T6)를 통하여 제1 발광 소자(ED1)에 전달된다. 제1 발광 소자(ED1)는 구동 전류(I_LD)를 받아 발광한다.

이때, 제5 및 제6 트랜지스터들(T5, T6)가 턴-온된 구간동안, 제1 커패시터(Cst)에 저장된 전하를 통해 제1 구동 트랜지스터(T1)가 턴-온 상태를 갖도록 하는 제1 구동 트랜지스터(T1)의 게이트 전극(G1)의 전위가 유지될 수 있다. 또한, 제3 및 제4 트랜지스터들(T3, T4)의 턴-오프 상태를 유지하기 위한 i번째 보상 스캔 신호(GCi) 및 i번째 초기화 스캔 신호(GIi)가 로우 레벨을 갖더라도, i번째 스캔 신호(GWi)와 연결된 제2 커패시터(Cbs)의 커플링(coupling) 효과를 통해 제1 구동 트랜지스터(T1)의 게이트 전극(G1)의 전위가 낮아지는 것을 방지할 수 있다. 따라서, 블랙을 포함하는 영상(IM, 도 1 참조)를 표시할 때 표시 장치(DD, 도 1 참조)의 표시 품질이 저하되는 것을 방지할 수 있다.

본 발명의 일 예로, 화소(PXij)는 제1 차폐층(BML1)을 포함할 수 있다. 제1 차폐층(BML1)은 제1 구동 트랜지스터(T1)에 대응하여 배치될 수 있다. 제1 차폐층(BML1)은 제2 연결 전극(CNT2)을 통해 제1 공통 전압을 인가받을 수 있다. 본 발명의 일 예로, 제1 공통 전압은 제1 전원 전압(ELVDD)일 수 있다. 제1 차폐층(BML1)은 제2 연결 전극(CNT2)을 통해 제1 전원 전압(ELVDD)을 인가받을 수 있다. 제1 차폐층(BML1)은 제1 구동 트랜지스터(T1)의 타입(P 타입)과 제3 및 제4 트랜지스터들(T3, T4)의 타입(N 타입)이 서로 달라 생기는 베이스층(BL, 도 12 참조)의 분극 현상으로 인한 전기 퍼텐셜(electric potential)이 제1 구동 트랜지스터(T1)에 영향을 미치는 것을 차단할 수 있다. 구체적으로, 도 10a 및 도 12를 참조하면, 제1, 제5 및 제6 트랜지스터들(T1, T5, T6)이 턴-온되어 구동 전류(I_LD)가 제1 발광 소자(ED1)로 흐를 때, 제3 및 제4 트랜지스터들(T3, T4)는 턴-오프된다. 제3 및 제4 트랜지스터들(T3, T4)을 턴-오프 시키기 위하여 i번째 보상 스캔 신호(GCi) 및 i번째 초기화 스캔 신호(GIi)는 로우 레벨을 갖는다. 로우 레벨을 갖는 i번째 보상 스캔 신호(GCi) 및 i번째 초기화 스캔 신호(GIi)에 의하여, 베이스층(BL) 중 제3 및 제4 트랜지스터들(T3, T4)와 인접한 영역에 양전하(positive charge)가 상대적으로 집중되고, 베이스층(BL) 중 제1 트랜지스터(T1)와 인접한 영역에는 음전하(negative charge)가 상대적으로 집중될 수 있다. 이 경우 베이스층(BL) 중 제1 트랜지스터(T1)와 인접한 영역에 집중된 음전하(negative charge)에 의하여 제1 트랜지스터(T1)의 전기적 특성이 저하될 수 있다. 이때, 제1 차폐층(BML1)에 양전위(positive electric potential)을 갖는 제1 전원 전압(ELVDD)을 인가할 경우, 제3 및 제4 트랜지스터들(T3, T4)에 의해 베이스층(BL) 중 제1 트랜지스터(T1)와 인접한 영역에 음전하(negative charge)가 집중되는 것을 방지하고, 제1 트랜지스터(T1)의 전기적 특성이 저하되는 것을 방지할 수 있다. 본 발명의 일 예로, 제1 차폐층(BML1)에 제1 전원 전압(ELVDD)을 인가할 경우, 제1 차폐층(BML1)이 플로팅(floating) 상태에 있을 경우와 비교하여 베이스층(BL)의 분극 현상을 방지할 수 있는 효과가 크다.

또한, 제1 구동 트랜지스터(T1)를 통해 구동 전류(I_LD)가 흐를 때 제1 구동 트랜지스터(T1)의 소스 전극(S1)의 전위와 제1 차폐층(BML1)의 전위가 동일하여, 제1 차폐층(BML1)이 제1 구동 트랜지스터(T1)에 흐르는 구동 전류(I_LD)에 영향을 미치는 것을 최소화할 수 있다.

도 10b를 참조하면, 제2 표시 영역(DA2, 도 5 참조) 내에 배치된 제2 화소들(PX2) 중 스캔 라인들(GWL1~GWLn) 중 i번째 스캔라인(GWLi)에 연결되고, 데이터 라인들(DL1~DLm) 중 k번째 데이터 라인(DLk)에 연결된 화소(PXik)가 예시적으로 도시된다. 화소(PXik)에 포함된 제2 발광 소자(ED2)는 도 6에 도시된 발광 소자들(R_ED21, R_ED22, B_ED21, B_ED22, G1_ED21, G1_ED22, G2_ED21, G2_ED22) 중 하나일 수 있다. 이하, 도 10a에서 설명한 구성 및 신호와 동일한 구성 및 신호에 대해서는 동일한 도면 부호를 부여하고, 설명은 생략하기로 한다.

본 발명의 일 예로, 화소(PXik)는 제1 내지 제7 트랜지스터들(T1`, T2~T7), 제1 커패시터(Cst), 제2 커패시터(Cbs) 및 제2 발광 소자(ED2)를 포함할 수 있다. 이하, 설명의 편의를 위해 화소(PXik)의 제1 트랜지스터(T1`)는 제2 구동 트랜지스터(T1`)로 지칭한다. 또한, 화소(PXik)는 제2 차폐층(BML2)을 더 포함할 수 있다. 제2 차폐층(BML2)은 제2 구동 트랜지스터(T1`)에 대응하여 배치될 수 있다. 제2 차폐층(BML2)은 차폐 연결 전극(BCNT)을 통해 제2 공통 전압을 인가받을 수 있다. 본 발명의 일 예로, 제2 공통 전압은 제1 게이트 구동 전압(VGL)일 수 있다. 제2 차폐층(BML2)은 차폐 연결 전극(BCNT)을 통해 제1 게이트 구동 전압(VGL)을 인가받을 수 있다. 다만, 본 발명은 이에 제한되지 않고, 제2 공통 전압은 제2 게이트 구동 전압(VGH, 도 4 참조)을 포함하고, 제2 차폐층(BML2)은 차폐 연결 전극(BCNT)을 통해 제2 게이트 구동 전압(VGH)을 인가받을 수도 있다.

본 발명의 일 예로, 제2 차폐층(BML2)에 제1 게이트 구동 전압(VGL)이 인가되면, 제2 구동 트랜지스터(T1`)를 통해 구동 전류(I_LD)가 흐를 때 제2 구동 트랜지스터(T1`)의 소스 전극(S1`)과 제2 차폐층(BML2)간에는 제1 차이(ELVDD-VGL)만큼의 전압이 인가된다. 따라서, 제2 구동 트랜지스터(T1`)의 채널 영역(GA1`, 도 12 참조)에는 게이트 전극(G1) 외에도 제2 차폐층(BML2)에 의하여 채널(channel)이 형성될 수 있다. 따라서, 동일한 크기의 제1 전원 전압(ELVDD) 및 데이터 신호(DSj)가 제1 및 제2 구동 트랜지스터들(T1, T1`)에 각각 인가될 때 제1 구동 트랜지스터(T1)에 흐르는 구동 전류(I_LD)보다 제2 구동 트랜지스터(T1`)에 흐르는 구동 전류(I_LD`)의 크기가 커질 수 있다.

본 발명의 일 예로, 제2 차폐층(BML2)에 제2 게이트 구동 전압(VGH)이 인가되면, 제2 구동 트랜지스터(T1`)를 통해 구동 전류(I_LD)가 흐를 때 제2 구동 트랜지스터(T1`)의 소스 전극(S1`)과 제2 차폐층(BML2)간에는 제2 차이(ELVDD-VGH)만큼의 전압이 인가된다. 이 경우, 제2 구동 트랜지스터(T1`)의 채널 영역(GA1`)에 생기는 결핍 영역(depletion region)이 증가함과 동시에, 제2 구동 트랜지스터(T1`)의 누설전류 기울기(subthreshold swing)이 작아진다. 따라서, 동일한 크기의 제1 전원 전압(ELVDD) 및 데이터 신호(DSk)가 제1 및 제2 구동 트랜지스터들(T1, T1`)에 각각 인가될 때 제1 구동 트랜지스터(T1)에 흐르는 구동 전류(I_LD)보다 제2 구동 트랜지스터(T1`)에 흐르는 구동 전류(I_LD`)의 크기가 커질 수 있다.

도 11은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 이하, 도 5 및 도 7a에서 설명한 구성과 동일한 구성에 대해서는 동일한 도면 부호를 부여하고 설명은 생략하기로 한다.

도 5, 도 7a 및 도 11을 참조하면, 표시 패널(DP)은 제1 표시 영역(DA1)에 배치되는 복수의 제1 차폐층들(BML1)을 포함한다. 제1 차폐층들(BML1)은 제1 화소들(PX1, 도 6 참조)의 제1 구동 트랜지스터(T1, 도 10a 참조)에 각각 대응하여 배치된다. 제1 차폐층들(BML1)은 제1 화소들(PX1)의 제1 구동 트랜지스터(T1)에 각각 대응되고, 서로 전기적으로 연결된 복수 개의 차폐 전극들을 포함할 수 있다. 제1 차폐층들(BML1)은 차폐 전극들이 메쉬 형상으로 연결된 형상을 포함할 수 있다. 본 발명의 일 예로, 제1 차폐층들(BML1)은 제1 전원 라인(RL1)과 전기적으로 연결되고, 제1 전원 라인(RL1)을 통해 제1 전원 전압(ELVDD, 도 3 참조)을 인가받을 수 있다.

본 발명의 일 예로, 표시 패널(DP)은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 서로 이격된 두 개의 제1 외곽 라인들(OBML1)을 더 포함할 수 있다. 도 11에는 제1 외곽 라인들(OBML1)이 비표시 영역(NDA)에 배치되는 것으로 도시되었지만, 본 발명은 이에 제한되지 않고 제1 외곽 라인들(OBML1)은 제1 표시 영역(DA1)에 배치될 수도 있다. 제1 차폐층들(BML1)은 제1 외곽 라인들(OBML1)과 전기적으로 연결될 수 있다. 제1 외곽 라인들(OBML1)은 제1 전원 라인(RL1)과 전기적으로 연결되고, 제1 전원 라인(RL1)을 통해 제1 전원 전압(ELVDD)을 인가받을 수 있다. 본 발명의 일 예로, 표시 패널(DP)은 제1 방향(DR1)으로 연장된 제1 외곽 라인을 더 포함할 수 있다. 이 경우, 제1 방향(DR1)으로 연장된 제1 외곽 라인은 제1 표시 영역(DA1) 내에 배치되고, 제1 차폐층들(BML1)은 제1 방향(DR1)으로 연장된 제1 외곽 라인 및 제2 방향(DR2)으로 연장된 제1 외곽 라인(OBML1)과 전기적으로 연결될 수 있다.

표시 패널(DP)은 제2 표시 영역(DA2)에 배치되는 복수 개의 제2 차폐층들(BML2)을 더 포함한다. 제2 차폐층들(BML2)은 제2 화소들(PX2, 도 6 참조)의 제2 구동 트랜지스터(T1`, 도 10b 참조)에 각각 대응하여 배치된다. 제2 차폐층들(BML2)은 제2 화소들(PX2)의 제2 구동 트랜지스터(T1`)에 각각 대응되고, 서로 전기적으로 연결된 복수 개의 차폐 전극들을 포함할 수 있다. 제2 차폐층들(BML2)은 차폐 전극들이 메쉬 형상으로 연결된 형상을 포함할 수 있다. 본 발명의 일 예로, 제2 차폐층들(BML2)은 제1 서브 전압 라인(RVL1_a)과 전기적으로 연결되고, 제1 서브 전압 라인(RVL1_a)을 통해 제1 게이트 구동 전압(VGL, 도 3 참조)을 인가받을 수 있다. 본 발명의 일 예로, 제1 차폐층들(BML1)과 제2 차폐층들(BML2)은 서로 이격되고, 전기적으로 절연될 수 있다.

본 발명의 일 예로, 표시 패널(DP)은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 서로 이격된 두 개의 제2 외곽 라인들(OBML2)을 더 포함할 수 있다. 도 11에는 제2 외곽 라인들(OBML2)이 제2 표시 영역(DA2)에 배치되는 것으로 도시되었지만, 본 발명은 이에 제한되지 않고 제2 외곽 라인들(OBML2)은 비표시 영역(NDA)에 배치될 수도 있다. 제2 차폐층들(BML2)은 제2 외곽 라인들(OBML2)과 전기적으로 연결될 수 있다. 제2 외곽 라인들(OBML2)은 제1 서브 전압 라인(RVL1_a)과 전기적으로 연결되고, 제1 서브 전압 라인(RVL1_a)을 통해 제1 게이트 구동 전압(VGL, 도 4 참조)을 인가받을 수 있다.

도 12는 도 5에 도시된 절단선 Ⅰ-Ⅰ'에 따라 절단한 표시 패널의 단면도이고, 도 13은 도 5에 도시된 절단선 Ⅱ-Ⅱ'에 따라 절단한 표시 패널의 단면도이다.

도 12를 참조하면, 표시 패널(DP)은 베이스층(BL), 회로 소자층(DP-CL), 표시 소자층(DP-ED) 및 봉지층(ENP)을 포함한다.

본 발명의 일 예로 베이스층(BL)은 회로 소자층(DP-CL)이 배치되는 베이스면을 제공하는 부재일 수 있다. 베이스층(BL)은 플라스틱 기판, 절연 필름, 또는 복수의 절연층을 포함하는 적층 구조체일 수 있다. 본 발명의 일 예로, 베이스층(BL)은 합성수지층을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 예컨대 베이스층(BL)은 합성수지층, 접착층, 및 합성수지층의 3층 구조를 가질 수도 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층(BL)은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.

회로 소자층(DP-CL)은 베이스층(BL) 상에 배치될 수 있다. 회로 소자층(DP-CL)은 복수 개의 중간 절연층들 및 반도체 패턴, 도전 패턴, 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 의해 중간 절연층, 반도체층 및 도전층을 베이스층(BL) 상에 형성할 수 있다. 이후, 포토리소그래피의 방식으로 중간 절연층, 반도체층 및 도전층이 선택적으로 패터닝(patterning)될 수 있다. 이러한 방식으로 회로 소자층(DP-CL)에 포함된 반도체 패턴, 도전 패턴, 신호라인 등을 형성할 수 있다.

본 발명의 일 예로, 회로 소자층(DP-CL)은 차폐층들(BML1, BML2_a), 제2 외곽 라인(OBML2_d), 버퍼층(BFL), 제1 중간 절연층(100), 제2 중간 절연층(200), 제3 중간 절연층(300), 제4 중간 절연층(400), 제5 중간 절연층(500) 및 제6 중간 절연층(600)을 포함할 수 있다.

본 발명의 일 예로, 차폐층들(BML1, BML2_a)은 베이스층(BL) 상에 배치될 수 있다. 차폐층들(BML1, BML2_a)은 유기막과 무기막이 교번하여 적층된 베이스층(BL) 상에 배치되고, 차폐층들(BML1, BML2_a)과 버퍼층(BFL) 사이에는 무기 배리어층이 더 배치될 수도 있다. 차폐 층들(BML1, BML2_a)은 반사형 금속을 포함할 수 있다. 본 발명의 일 예로, 차폐층들(BML1, BML2_a)은 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 및 p+ 도핑된 비정질 실리콘등을 포함할 수 있다. 차폐층들(BML1, BML2_a) 각각은 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.

본 발명의 일 예로, 차폐층들(BML1, BML2_a)은 제1 차폐층(BML1) 및 제2 차폐층(BML2_a)을 포함한다. 제1 차폐층(BML1)은 제1 구동 트랜지스터(T1)와 중첩될 수 있다. 제2 차폐층(BML2)은 제2 구동 트랜지스터(T1`)와 중첩될 수 있다. 제1 차폐층(BML1)은 베이스층(BL)의 분극 현상 및 외부 광에 의해 제1 구동 트랜지스터(T1)의 전기적 특성이 저하되는 것을 방지할 수 있다. 제2 차폐층(BML2_a)은 베이스층(BL)의 분극 현상 및 외부 광에 의해 제2 구동 트랜지스터(T1`)의 전기적 특성이 저하되는 것을 방지할 수 있다.

본 발명의 일 예로, 제2 외곽 라인(OBML2_d)은 베이스층(BL) 상에 배치될 수 있다. 본 발명의 일 예로, 제2 외곽 라인(OBML2_d)은 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 및 p+ 도핑된 비정질 실리콘등을 포함할 수 있다. 제2 외곽 라인(OBML2_d)은 제1 및 제2 차폐층들(BML1, BML2_a)과 동일한 물질을 포함할 수도 있고, 제1 및 제2 차폐층들(BML1, BML2_a)과 서로 다른 물질을 포함할 수도 있다. 제2 외곽 라인(OBML2_d)은 제2 차폐층(BML2_a)과 전기적으로 연결될 수 있다.

버퍼층(BFL)은 베이스층(BL) 상에 배치될 수 있다. 버퍼층(BFL)은 제1 차폐층(BML1) 및 제2 차폐층(BML2_a)을 커버할 수 있다. 버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 무기물질을 포함할 수 있다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있으며, 실리콘 옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.

반도체 패턴들(SMP1, SMP2)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체 패턴들(SMP1, SMP2)은 폴리실리콘을 포함할 수 있다. 그러나 실시예가 제한되지 않고, 반도체 패턴들(SMP1, SMP2)은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.

도 12는 일부의 반도체 패턴들(SMP1, SMP2)을 도시한 것일 뿐이고, 평면 상에서 화소의 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴들(SMP1, SMP2)은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴들(SMP1, SMP2)은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴들(SMP1, SMP2)은 전도율이 높은 제1 반도체 영역과 전도율이 낮은 제2 반도체 영역을 포함할 수 있다. 제1 반도체 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P형의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다. 제2 반도체 영역은 비-도핑영역이거나, 제1 반도체 영역 대비 낮은 농도로 도핑될 수 있다.

제1 반도체 영역의 전도성은 제2 반도체 영역보다 크다. 트랜지스터의 소스 전극 및 드레인 전극은 제1 반도체 영역 상에 배치될 수 있다. 다만, 본 발명은 이에 제한되지 않고, 제1 반도체 영역은 실질적으로 전극 또는 신호라인의 역할을 할 수도 있다. 제2 반도체 영역은 실질적으로 트랜지스터의 채널(또는 액티브) 영역에 해당한다.

도 12에 도시된 것과 같이, 제1 구동 트랜지스터(T1)의 소스 영역(SA1), 드레인 영역(DRA1) 및 채널 영역(GA1)은 제1 반도체 패턴(SMP1)으로부터 형성된다. 제2 구동 트랜지스터(T1`)의 소스 영역(SA1`), 드레인 영역(DRA1`) 및 채널 영역(GA1`)은 제2 반도체 패턴(SMP2)으로부터 형성된다. 제1 구동 트랜지스터(T1)의 소스 영역(SA1) 및 드레인 영역(DRA1)은 단면 상에서 채널 영역(GA1)로부터 서로 반대 방향으로 연장될 수 있다. 또한, 제2 구동 트랜지스터(T1`)의 소스 영역(SA1`) 및 드레인 영역(DRA1`)도 단면 상에서 채널 영역(GA1`)으로부터 서로 반대 방향으로 연장될 수 있다.

버퍼층(BFL) 상에는 제1 중간 절연층(100)이 배치된다. 제1 중간 절연층(100)은 복수 개의 화소들에 공통으로 중첩하며, 제1 및 제2 반도체 패턴들(SMP1, SMP2)을 커버한다. 제1 중간 절연층(100)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 중간 절연층(100)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 중간 절연층(100)은 단층의 실리콘옥사이드층일 수 있다. 제1 중간 절연층(100)뿐만 아니라 제2 내지 제6 중간 절연층들(200, 300, 400, 500, 600) 각각은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있다.

제1 중간 절연층(100) 상에 제1 구동 트랜지스터(T1)의 게이트 전극(G1) 및 제2 구동 트랜지스터(T1`)의 게이트 전극(G1`)이 배치된다. 제1 구동 트랜지스터(T1)의 게이트 전극(G1) 및 제2 구동 트랜지스터(T1`)의 게이트 전극(G1`)은 금속패턴의 일부분일 수 있다. 제1 구동 트랜지스터(T1)의 게이트 전극(G1)은 제1 구동 트랜지스터(T1)의 채널 영역(GA1)에 중첩할 수 있다. 제2 구동 트랜지스터(T1`)의 게이트 전극(G1`)은 제2 구동 트랜지스터(T1`)의 채널 영역(GA1`)에 중첩할 수 있다. 제1 및 제2 반도체 패턴들(SMP1, SMP2)을 도핑하는 공정에서 제1 구동 트랜지스터(T1)의 게이트 전극(G1) 및 제2 구동 트랜지스터(T1`)의 게이트 전극(G1`)은 마스크로 기능할 수 있다.

제1 중간 절연층(100) 상에 제1 구동 트랜지스터(T1)의 게이트 전극(G1) 및 제2 구동 트랜지스터(T1`)의 게이트 전극(G1`)을 커버하는 제2 중간 절연층(200)이 배치된다. 제2 중간 절연층(200)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 중간 절연층(200)은 단층의 실리콘옥사이드층일 수 있다.

제2 중간 절연층(200) 상에 제3 중간 절연층(300)이 배치된다. 제3 중간 절연층(300)은 화소들에 공통으로 중첩할 수 있다. 제3 중간 절연층(300)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제3 중간 절연층(300)은 단층의 실리콘옥사이드층일 수 있다.

제3 중간 절연층(300) 상에 제1 구동 트랜지스터(T1)의 소스 전극(S1), 드레인 전극(D1), 제2 구동 트랜지스터(T1`)의 소스 전극(S1`), 드레인 전극(D1`), 제1 초기화 전압 라인(IVL1), 제2 초기화 전압 라인(IVL2) 및 제2 연결 전극(CNT2)이 배치될 수 있다.

제1 구동 트랜지스터(T1)의 소스 전극(S1)은 제1 내지 제3 중간 절연층들(100, 200, 300)을 관통하는 컨택홀을 통해 제1 구동 트랜지스터(T1)의 소스 영역(SA1)과 전기적으로 연결될 수 있다. 제1 구동 트랜지스터(T1)의 소스 전극(S1)은 제5 트랜지스터(T5, 도 10a 참조)의 드레인 전극(D5, 도 10a 참조)과 전기적으로 연결될 수 있다.

제1 구동 트랜지스터(T1)의 드레인 전극(D1)은 제1 내지 제3 중간 절연층들(100, 200, 300)을 관통하는 컨택홀을 통해 제1 구동 트랜지스터(T1)의 드레인 영역(DRA1)과 전기적으로 연결될 수 있다.

제2 구동 트랜지스터(T1`)의 소스 전극(S1`)은 제1 내지 제3 중간 절연층들(100, 200, 300)을 관통하는 컨택홀을 통해 제2 구동 트랜지스터(T1`)의 소스 영역(SA1`)과 전기적으로 연결될 수 있다. 제2 구동 트랜지스터(T1`)의 드레인 전극(D1`)은 제1 내지 제3 중간 절연층들(100, 200, 300)을 관통하는 컨택홀을 통해 제2 구동 트랜지스터(T1`)의 드레인 영역(DRA1`)과 전기적으로 연결될 수 있다.

제1 초기화 전압 라인(IVL1) 및 제2 초기화 전압 라인(IVL2)은 제3 코너 영역(DA2_C3) 내에서 제3 중간 절연층(300) 상에 배치된다.

제2 연결전극(CNT2)은 버퍼층(BFL) 및 제1 내지 제3 중간 절연층들(100, 200, 300)을 관통하는 컨택홀을 통하여 제1 차폐층(BML1)과 전기적으로 연결될 수 있다.

제3 중간 절연층(300) 상에 제4 중간 절연층(400)이 배치될 수 있다. 제4 중간 절연층(400)은 단층의 실리콘 옥사이드층일 수 있다. 제4 중간 절연층(400)은 제1 구동 트랜지스터(T1)의 소스 전극(S1), 드레인 전극(D1), 제2 구동 트랜지스터(T1`)의 소스 전극(S1`), 드레인 전극(D1`), 제1 초기화 전압 라인(IVL1), 제2 초기화 전압 라인(IVL2) 및 제2 연결 전극(CNT2)을 커버할 수 있다.

제4 중간 절연층(400) 상에 제1 연결 전극(CNT1), 제3 연결 전극(CNT3), 제4 연결 전극(CNT4), 제1 서브 전압 라인(RVL1_a) 및 제2 서브 전압 라인(RLV2_a)이 배치된다.

제1 연결 전극(CNT1)은 제4 중간 절연층(400)을 관통하는 컨택홀을 통해 제1 구동 트랜지스터(T1)의 드레인 전극(D1)과 전기적으로 연결될 수 있다. 제3 연결 전극(CNT3)은 제4 중간 절연층(400)을 관통하는 컨택홀을 통해 제2 연결 전극(CNT2)과 전기적으로 연결될 수 있다. 제3 연결 전극(CNT3)은 제1 전원 라인(RL1, 도 11 참조)와 전기적으로 연결될 수 있다. 제1 차폐층(BML1)은 제2 및 제3 연결 전극들(CNT2, CNT3)을 통해 제1 전원 라인(RL1)으로부터 제1 전원 전압(ELVDD, 도 10a 참조)을 인가받을 수 있다. 제4 연결 전극(CNT4)은 제4 중간 절연층(400)을 관통하는 컨택홀을 통해 제2 구동 트랜지스터(T1`)의 드레인 전극(D1`)과 전기적으로 연결될 수 있다.

제4 중간 절연층(400) 상에 제5 중간 절연층(500)이 배치된다. 제5 중간 절연층(500)은 유기층 및/또는 무기층일 수 있다. 제5 중간 절연층(500)은 제1 연결 전극(CNT1), 제3 연결 전극(CNT3), 제4 연결 전극(CNT4), 제1 서브 전압 라인(RVL1_a) 및 제2 서브 전압 라인(RLV2_a)을 커버할 수 있다.

제5 중간 절연층(500) 상에 제6 중간 절연층(600)이 배치된다. 제6 중간 절연층(600)은 유기층일 수 있다. 본 발명의 일 예로, 제6 중간 절연층(600)은 폴리이미드를 포함할 수 있다. 본 발명의 일 예로, 제6 중간 절연층(600)은 표시 소자층(DP-ED)이 제공되는 평탄면을 제공할 수 있다.

회로 소자층(DP-CL) 상에는 표시 소자층(DP-ED)이 형성될 수 있다. 본 발명의 일 예로 표시 소자층(DP-ED)은 발광 소자들(ED1, ED2) 및 화소 정의막(PDL)을 포함할 수 있다.

발광 소자들(ED1, ED2)은 제1 표시 영역(DA1)에 배치되는 제1 발광 소자(ED1) 및 제3 코너 영역(DA2_C3)에 배치되는 제2 발광 소자(ED2)를 포함한다. 제1 발광 소자(ED1)는 회로 소자층(DP-CL) 상에 배치된 제1 전극(EL1), 제1 전극(EL1) 상에 배치된 제1 발광층(EML) 및 제1 발광층(EML) 상에 배치된 제2 전극(EL2)을 포함할 수 있다.

본 발명의 일 예로, 제2 발광 소자(ED2)는 제1 서브 발광 소자(ED2_a) 및 제2 서브 발광 소자(ED2_b)를 포함할 수 있다. 도 6을 참고할 때, 제1 서브 발광 소자(ED2_a)는 제2 레드 구동 회로(R_PD2)와 인접하여 연결되는 제2 레드 발광 소자(R_ED21), 제2 그린 구동 회로(G1_PD2)와 인접하여 연결되는 제3 그린 발광 소자(G1_ED21), 제3 그린 구동 회로(G2_PD2)와 인접하여 연결되는 제4 그린 발광 소자(G2_ED21) 및 제2 블루 구동 회로(B_PD2)와 인접하여 연결되는 제2 블루 발광 소자(B_ED21)에 대응될 수 있다. 제2 서브 발광 소자(ED2_b)는 제2 레드 구동 회로(R_PD2)에 의해 구동되는 나머지 제2 레드 발광 소자(R_ED22), 제2 그린 구동 회로(G1_PD2)에 의해 구동되는 나머지 제3 그린 발광 소자(G1_ED22), 제3 그린 구동 회로(G2_PD2)에 의해 구동되는 나머지 제4 그린 발광 소자(G2_ED22) 및 제2 블루 구동 회로(B_PD2)에 의해 구동되는 나머지 제2 블루 발광 소자(B_ED22)에 대응될 수 있다.

제1 서브 발광 소자(ED2_a)는 회로 소자층(DP-CL) 상에 배치된 제3 전극(EL1`), 제3 전극(EL1`) 상에 배치된 제1 서브 발광층(EML`_a) 및 제1 서브 발광층(EML`_a) 상에 배치된 제2 전극(EL2)을 포함할 수 있다. 제2 서브 발광 소자(ED2_b)는 회로 소자층(DP-CL) 상에 배치된 제3 전극(EL1`), 제3 전극(EL1`) 상에 배치된 제2 서브 발광층(EML`_b) 및 제2 서브 발광층(EML`_b) 상에 배치된 제2 전극(EL2)을 포함할 수 있다. 본 발명의 일 예로, 제1 서브 발광층(EML`_a) 및 제2 서브 발광층(EML`_b)은 회로 소자층(DP-CL) 상에 배치된 하나의 제3 전극(EL1`) 상에 배치될 수 있다. 또한, 본 발명의 일 예로, 제1 발광 소자(ED1), 제1 서브 발광 소자(ED2_a) 및 제2 서브 발광 소자(ED2_b)에 포함된 제2 전극(EL2)은 하나의 전극 형태로 제공될 수 있다. 본 발명의 일 예로, 표시 소자층(DP-ED)은 제2 발광 소자(ED2)로부터 제2 방향(DR2)의 반대 방향에 배치된 발광 소자들을 더 포함할 수 있다.

제6 중간 절연층(600) 상에 제1 전극(EL1) 및 제3 전극(EL1`)이 배치된다. 제1 전극(EL1)은 제5 및 제6 중간 절연층들(500, 600)을 관통하는 컨택홀을 통해 제1 연결 전극(CNT1)과 전기적으로 연결된다. 따라서, 제1 전극(EL1)은 제1 구동 트랜지스터(T1)의 드레인 전극(D1)과 전기적으로 연결된다. 제3 전극(EL1`)은 제5 및 제6 중간 절연층들(500, 600)을 관통하는 컨택홀을 통해 제4 연결 전극(CNT4)과 전기적으로 연결된다. 따라서, 제3 전극(EL1`)은 제2 구동 트랜지스터(T1`)의 드레인 전극(D1`)과 전기적으로 연결된다.

화소 정의막(PDL)은 제6 중간 절연층(600) 상에 배치되며, 제1 전극(EL1) 및 제3 전극(EL`)의 일부분을 커버할 수 있다. 화소 정의막(PDL)에는 화소 개구부가 정의된다. 화소 개구부는 제1 전극(EL1)의 적어도 일부분 및 제3 전극(EL1`)의 적어도 일부분을 노출시킨다.

제1 전극(EL1) 상에 제1 발광층(EML)이 배치된다. 제3 전극(EL1`) 상에 제1 서브 발광층(EML`_a) 및 제2 서브 발광층(EML`_b)이 배치된다. 제1 발광층(EML), 제1 서브 발광층(EML`_a) 및 제2 서브 발광층(EML`_b) 각각은 화소 개구부에 대응하는 영역에 배치될 수 있다. 즉, 제1 발광층(EML), 제1 서브 발광층(EML`_a) 및 제2 서브 발광층(EML`_b)은 화소들 각각에 분리되어 배치될 수 있다. 제1 발광층(EML), 제1 서브 발광층(EML`_a) 및 제2 서브 발광층(EML`_b)은 형광 물질 또는 인광 물질을 포함하는 발광 물질을 포함할 수 있다. 발광 물질은 유기 발광 물질이나 무기 발광 물질을 포함할 수 있으며, 어느 하나로 제한되지 않는다.

제1 발광층(EML), 제1 서브 발광층(EML`_a) 및 제2 서브 발광층(EML`_b) 상에 제2 전극(EL2)이 배치된다. 제2 전극(EL2)은 하나의 공통 전극 형태로 제공되어 복수 개의 화소들에 공통적으로 배치된다.

봉지층(ENP)은 표시 소자층(DP-ED) 상에 배치될 수 있다. 봉지층(ENP)은 제2 전극(EL2) 상에 배치될 수 있다.

봉지층(ENP)은 복수 개의 화소들에 공통적으로 배치된다. 본 실시예에서 봉지층(ENP)은 제2 전극(EL2)을 직접 커버할 수 있다. 본 발명의 일 실시예에서, 봉지층(ENP)과 제2 전극(EL2) 사이에는, 제2 전극(EL2)을 커버하는 캡핑층이 더 배치될 수 있다. 이때 봉지층(ENP)은 캡핑층을 직접 커버할 수 있다.

봉지층(ENP)은 제1 무기층(IML1), 유기층(OL) 및 제2 무기층(IML2)을 포함할 수 있다. 제1 무기층(IML1) 및 제2 무기층(IML2)은 수분 및 산소로부터 제1 및 제2 발광 소자들(ED1, ED2)를 보호하고, 유기층(OL)은 먼지 입자와 같은 이물질로부터 제1 및 제2 발광 소자들(ED1, ED2)을 보호한다. 제1 무기층(IML1) 및 제2 무기층(IML2)은 실리콘나이트라이드층, 실리콘옥시 나이트라이드층, 실리콘옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(OL)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.

제1 무기층(IML1)은 제1 및 제2 발광 소자들(ED1, ED2) 상에 배치될 수 있다. 유기층(OL)은 제1 무기층(IML1) 상에 배치된다. 제2 무기층(IML2)은 유기층(OL) 상에 배치될 수 있다.

본 발명의 일 예로, 표시 패널(DP)은 차폐 연결 전극(BCNT)을 더 포함할 수 있다. 차폐 연결 전극(BCNT)은 제1 중간 절연층(100) 및 제2 중간 절연층(200) 사이에 배치될 수 있다. 차폐 연결 전극(BCNT)은 버퍼층(BFL) 및 제1 중간 절연층(100)을 관통하는 컨택홀을 통하여 제2 외곽 라인(OBML2_d)과 전기적으로 연결될 수 있다. 본 발명의 일 예로, 차폐 연결 전극(BCNT)은 게이트 전극들(G1, G1`)과 동일층 상에 배치될 수 있다.

본 발명의 일 예로, 제1 서브 전압 라인(RVL1_a)은 제2 내지 제4 중간 절연층들(200, 300, 400)을 관통하는 컨택홀을 통하여 차폐 연결 전극(BCNT)과 전기적으로 연결될 수 있다. 제2 차폐층(BML2_a)에는 차폐 연결 전극(BCNT) 및 제2 외곽 라인(OBML2_d)을 통해 제1 서브 전압 라인(RVL1_a)으로부터 제1 게이트 구동 전압(VGL, 도 3 참조)을 인가될 수 있다. 다만, 본 발명은 이에 제한되지 않고, 제2 외곽 라인(OBML2_d)은 생략되고, 제2 차폐층(BML2_a)이 제2 방향(DR2)의 반대 방향으로 연장되어 차폐 연결 전극(BCNT)과 전기적으로 연결될 수도 있다. 또한, 제2 차폐층(BML2_a)이 제2 방향(DR2)의 반대 방향으로 연장되어 제1 내지 제 4 중간 절연층들(100, 200, 300, 400)을 관통하는 컨택홀을 통해 제1 서브 전압 라인(RVL1_a)과 전기적으로 연결될 수도 있다.

도 13에는 도 5에 도시된 절단선 Ⅱ-Ⅱ'을 따라 절단한 표시 패널(DP)의 단면도가 도시되어 있다. 이하, 도 12에서 설명한 구성과 동일한 구성에 대해서는 동일한 도면 부호를 부여하고 설명은 생략하기로 한다.

도3, 도 5, 도 12 및 도 13을 참조하면, 절단선 Ⅱ-Ⅱ'을 따라 절단한 표시 패널(DP)의 단면도에는 절단선 Ⅰ-Ⅰ'을 따라 절단한 표시 패널(DP)의 단면도와 달리, 구동칩(D-IC)에 포함된 소스 구동 블럭(SDB)과 표시 패널(DP)을 연결하는 복수 개의 데이터 라인들(DL1~DLm) 중 일부의 데이터 라인(DL)이 도시되어 있다. 데이터 라인(DL)은 제1 중간 절연층(100) 및 제2 중간 절연층(200) 사이에 배치될 수 있다.

제2 외곽 라인(OBML2_e)은 제2 방향(DR2)의 반대 방향으로 연장되고, 제1 내지 제4 중간 절연층들(100, 200, 300, 400)을 관통하는 컨택홀을 통해 제1 서브 전압 라인(RVL1_a)과 전기적으로 연결될 수 있다. 다만, 본 발명은 이에 제한되지 않고, 제2 외곽 라인(OBML2_e)은 생략되고, 제2 차폐층(BML2_b)이 제2 방향(DR2)의 반대 방향으로 연장되어 제1 서브 전압 라인(RVL1_a)과 전기적으로 연결될 수도 있다.

본 발명의 일 예로, 제1 구동 트랜지스터(T1)의 채널 영역(GA1)은 제1 길이(WD1)를 가지고, 제2 구동 트랜지스터(T1`)의 채널 영역(GA1`)은 제1 길이(WD1)보다 짧은 제2 길이(WD2)를 가질 수 있다. 따라서 동일한 크기의 제1 전원 전압(ELVDD, 도 3 참조) 및 데이터 신호(DS, 도 3 참조)가 제1 구동 트랜지스터(T1) 및 제2 구동 트랜지스터(T1`)에 각각 인가되더라도, 제2 구동 트랜지스터(T1`)에 흐르는 구동 전류(I_LD`, 도 10b 참조)의 크기가 제1 구동 트랜지스터(T1)에 흐르는 구동 전류(I_LD, 도 10a 참조)의 크기보다 클 수 있다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

DD: 표시 장치 DP: 표시 패널
PX: 화소 GDB: 게이트 구동 블럭
IM: 영상 DA1: 제1 표시 영역
DA2: 제2 표시 영역 PX1: 제1 화소
PX2: 제2 화소 BML1: 제1 차폐층
BML2: 제2 차폐층 ELVDD: 제1 전원 전압
VGL: 제1 게이트 구동 전압 VGH: 제2 게이트 구동 전압
ED1: 제1 발광 소자 ED2: 제2 발광 소자
T1: 제1 구동 트랜지스터 T1`: 제2 구동 트랜지스터
VGB: 전압 생성 블럭
RVL_a: 제1 기준 전압 라인 RVL_b: 제2 구동 전압 라인
DS: 데이터 신호 GW: 스캔 신호
SGB1: 제1 신호 생성 블럭 GI: 초기화 스캔 신호
SGB2: 제2 신호 생성 블럭 GC: 보상 스캔 신호
EM: 발광 신호 SGB3: 제3 신호 생성 블럭
OBML: 외곽 라인 WD1: 제1 간격
WD2: 제2 간격

Claims

영상을 표시하고, 복수 개의 제1 화소들이 배치된 제1 표시 영역 및 상기 제1 표시 영역과 인접하고, 복수 개의 제2 화소들이 배치된 제2 표시 영역을 포함하는 표시 패널; 및
상기 제2 표시 영역과 중첩하여 배치되고, 상기 제1 및 제2 화소들에 구동 신호들을 공급하는 게이트 구동 블럭을 포함하고,
상기 제1 화소들 각각은, 제1 차폐층을 포함하고,
상기 제2 화소들 각각은, 제2 차폐층을 포함하며,
상기 제1 차폐층에는 제1 공통 전압이 인가되고, 상기 제2 차폐층에는 상기 제1 공통 전압과 다른 전압 레벨을 갖는 제2 공통 전압이 인가되는 표시 장치.
제1 항에 있어서,
상기 제1 차폐층과 상기 제2 차폐층은 서로 이격되어 배치되고, 전기적으로 절연되는 표시 장치.
제1 항에 있어서,
상기 제1 화소들 각각은,
제1 발광 소자; 및
상기 제1 발광 소자와 전기적으로 연결된 제1 구동 트랜지스터를 더 포함하고,
상기 제1 차폐층은, 상기 제1 구동 트랜지스터와 대응하여 배치되며,
상기 제2 화소들 각각은,
제2 발광 소자; 및
상기 제2 발광 소자와 전기적으로 연결된 제2 구동 트랜지스터를 더 포함하고,
상기 제2 차폐층은, 상기 제2 구동 트랜지스터와 대응하여 배치되는 표시 장치.
제3 항에 있어서,
상기 제2 화소들 각각은,
상기 제2 구동 트랜지스터에 전기적으로 연결된 적어도 하나의 더미 발광 소자를 더 포함하는 표시 장치.
제3 항에 있어서,
상기 제1 구동 트랜지스터의 채널 영역의 길이는, 상기 제2 구동 트랜지스터의 채널 영역의 길이보다 긴 표시 장치.
제1 항에 있어서,
상기 게이트 구동 블럭과 전기적으로 연결되고, 상기 제2 공통 전압이 인가되는 기준 전압 라인을 더 포함하는 표시 장치.
제6 항에 있어서,
상기 제2 공통 전압은,
제1 전압 레벨을 갖는 제1 게이트 구동 전압 및 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 갖는 제2 게이트 구동 전압을 포함하고,
상기 기준 전압 라인은,
상기 제1 게이트 구동 전압이 인가되는 제1 구동 전압 라인; 및
상기 제2 게이트 구동 전압이 인가되는 제2 구동 전압 라인을 포함하는 표시 장치.
제7 항에 있어서,
상기 제2 차폐층은, 상기 제1 구동 전압 라인과 전기적으로 연결된 표시 장치.
제7 항에 있어서,
상기 제2 차폐층은, 상기 제2 구동 전압 라인과 전기적으로 연결된 표시 장치.
제6 항에 있어서,
상기 구동 신호들은, 상기 제1 및 제2 화소들에 인가되는 스캔 신호를 포함하고,
상기 게이트 구동 블럭은,
상기 스캔 신호를 생성하는 제1 신호 생성 블럭을 포함하는 표시 장치.
제10 항에 있어서,
상기 기준 전압 라인은,
상기 제1 신호 생성 블럭에 상기 제2 공통 전압을 인가하는 제1 기준 전압 라인을 포함하고,
상기 제2 차폐층은, 상기 제1 기준 전압 라인과 전기적으로 연결되는 표시 장치.
제10 항에 있어서,
상기 구동 신호들은, 상기 제1 및 제2 화소들에 인가되고, 상기 스캔 신호와 다른 신호인 초기화 스캔 신호를 더 포함하고,
상기 게이트 구동 블럭은,
상기 초기화 스캔 신호를 생성하는 제2 신호 생성 블럭을 더 포함하는 표시 장치.
제12 항에 있어서,
상기 기준 전압 라인은,
상기 제2 신호 생성 블럭에 상기 제2 공통 전압을 인가하는 제2 기준 전압 라인을 포함하고,
상기 제2 차폐층은, 상기 제2 기준 전압 라인과 전기적으로 연결되는 표시 장치.
제12 항에 있어서,
상기 구동 신호들은, 상기 제1 및 제2 화소들이 발광하는 타이밍을 제어하는 발광 신호를 더 포함하고,
상기 게이트 구동 블럭은,
상기 발광 신호를 생성하는 제3 신호 생성 블럭을 더 포함하는 표시 장치.
제14 항에 있어서,
상기 기준 전압 라인은,
상기 제3 신호 생성 블럭에 상기 제2 공통 전압을 인가하는 제3 기준 전압 라인을 포함하고,
상기 제2 차폐층은, 상기 제3 기준 전압 라인과 전기적으로 연결되는 표시 장치.
제1 항에 있어서,
상기 제1 차폐층 및 상기 제2 차폐층 각각은 복수 개로 제공되고,
상기 복수 개의 제1 차폐층들은 서로 전기적으로 연결되고,
상기 복수 개의 제2 차폐층들은 서로 전기적으로 연결되는 표시 장치.
제16 항에 있어서,
상기 표시 패널은,
상기 게이트 구동 블럭과 상기 제2 차폐층들 사이에 배치되고, 상기 제2 차폐층들과 전기적으로 연결되는 외곽 라인을 더 포함하고,
상기 외곽 라인에는 상기 제2 공통 전압이 인가되는 표시 장치.
영상을 표시하고, 복수 개의 제1 화소들이 배치된 제1 표시 영역 및 상기 제1 표시 영역과 인접하고, 복수 개의 제2 화소들이 배치된 제2 표시 영역을 포함하는 표시 패널;
상기 제1 및 제2 화소들에 구동 신호들을 공급하는 게이트 구동 블럭;
상기 제1 및 제2 화소들과 전기적으로 연결되고, 제1 공통 전압이 인가되는 공통 전압 라인; 및
상기 게이트 구동 블럭과 전기적으로 연결되고, 상기 게이트 구동 블럭에 상기 제1 공통 전압과 다른 전압 레벨을 갖는 제2 공통 전압을 인가하는 기준 전압 라인을 포함하고,
상기 제1 화소들 각각은, 제1 차폐층을 포함하고,
상기 제2 화소들 각각은 제2 차폐층을 포함하며,
상기 제1 차폐층에는 상기 제1 공통 전압이 인가되고, 상기 제2 차폐층에는 상기 제2 공통 전압이 인가되는 표시 장치.
제18 항에 있어서,
상기 제1 차폐층과 상기 제2 차폐층은 서로 이격되어 배치되고, 전기적으로 절연되는 표시 장치.
제18 항에 있어서,
상기 제1 화소들 각각은,
제1 발광 소자; 및
상기 제1 발광 소자와 전기적으로 연결된 제1 구동 트랜지스터를 더 포함하고,
상기 제1 차폐층은, 상기 제1 구동 트랜지스터와 대응하여 배치되며,
상기 제2 화소들 각각은,
제2 발광 소자; 및
상기 제2 발광 소자와 전기적으로 연결된 제2 구동 트랜지스터를 더 포함하고,
상기 제2 차폐층은, 상기 제2 구동 트랜지스터와 대응하여 배치되는 표시 장치.
제20 항에 있어서,
상기 제2 화소들 각각은,
상기 제2 구동 트랜지스터에 전기적으로 연결된 적어도 하나의 더미 발광 소자를 더 포함하는 표시 장치.
제20 항에 있어서,
상기 제1 공통 전압 및 상기 제2 공통 전압을 생성하고, 상기 제1 공통 전압을 상기 공통 전압 라인에 인가하며, 상기 제2 공통 전압을 상기 기준 전압 라인에 인가하는 전압 생성 블럭을 더 포함하는 표시 장치.
제22 항에 있어서,
상기 제2 공통 전압은,
제1 전압 레벨을 갖는 제1 게이트 구동 전압 및 상기 제1 전압 레벨보다 높은 제2 전압 레벨을 갖는 제2 게이트 구동 전압을 포함하고,
상기 기준 전압 라인은,
상기 전압 생성 블럭으로부터 상기 제1 게이트 구동 전압을 수신하는 제1 구동 전압 라인; 및
상기 전압 생성 블럭으로부터 상기 제2 게이트 구동 전압을 수신하는 제2 구동 전압 라인을 포함하는 표시 장치.
제23 항에 있어서,
상기 제1 차폐층은, 상기 공통 전압 라인과 전기적으로 연결되고,
상기 제2 차폐층은, 상기 제1 구동 전압 라인과 전기적으로 연결된 표시 장치.
제23 항에 있어서,
상기 제1 차폐층은, 상기 공통 전압 라인과 전기적으로 연결되고,
상기 제2 차폐층은, 상기 제2 구동 전압 라인과 전기적으로 연결된 표시 장치.
제18 항에 있어서,
상기 게이트 구동 블럭은, 상기 제2 표시 영역과 중첩하여 배치되는 표시 장치.