KR102603697B1 - 타일링 표시장치 - Google Patents

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Abstract

본 발명에 의한 타일링 표시장치는 일 평면 상에 배열된 복수의 표시모듈들을 포함한다. 표시모듈은 기판, 신호 라인, 오픈홀, 충진층, 및 회로 보드를 포함한다. 기판은 서브 픽셀들이 정의된 표시부를 갖는다. 신호 라인은 상기 표시부 내에서 기판의 상면에 배치되며, 상기 서브 픽셀들에 기 설정된 신호를 전달한다. 오픈홀은 상기 표시부 내에서, 상기 기판을 관통하도록 구비된다. 충진층은 상기 오픈홀을 충진한다. 회로 보드는 상기 기판의 배면에 배치되며, 상기 충진층을 통해 상기 신호 라인과 전기적으로 연결된다.

Description

타일링 표시장치{Tiling Display Device}
본 발명은 타일링 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있으며, 그 중요성이 증대되고 있다. 이에 따라, 유기발광 다이오드 표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 다양한 형태의 표시장치가 개발되고, 실용화되고 있다.
이와 같은 표시장치들은, TV, 모니터 및 각종 개인용 휴대 디지털 기기 등과 같이 상대적으로 소형인 표시기기로 이용될 수 있고, 퍼블릭 디스플레이(public display) 및 디지털 사이니지(digital signage) 등과 같이 상대적으로 대형인 표시기기로 이용될 수도 있다.
전술한 대형 표시장치는, 일반적으로 실외에 배치되어 다수의 이용자들에게 정보를 제공하기 위한 용도로 사용된다. 따라서, 대형 표시장치는, 이용자들이 원거리에서도 표시장치로부터 제공되는 정보를 용이하게 시인할 수 있도록 대면적으로 구현될 필요가 있다.
다만, 제조 기술에 발달에도 불구하고, 현재 한 장의 베이스 기판(base substrate)을 이용하여 제조할 수 있는 표시장치의 면적은 제한된다. 즉, 대면적 표시장치를 한 장의 베이스 기판을 이용하여 제조하는 경우, 일정 수준 이상의 수율을 확보하는 데 어려움이 있다.
또한, 표시장치의 면적 증가에 대응하여 제조 환경이 현저히 달라짐에 비추어 볼 때, 대면적의 표시장치를 하나의 베이스 기판을 이용하여 제조하기 위해서는, 새로운 제조 환경의 구축이 요구되며, 이는 제조 비용의 증가라는 문제점을 야기한다.
전술한 문제점을 해결하기 위해, 안정화된 현재 기술로 제조 가능한 최대 면적의 표시모듈을 복수 개 조합하여, 대면적의 표시장치를 구현하는 방법이 제안되고 있다. 예를 들어, 제공된 4개의 표시모듈들을 일 평면 상에 나란하게 배열하고, 이웃하는 표시모듈들을 상호 고정시킴으로써, 대면적의 표시장치를 구현할 수 있다. 이러한 방법으로 구현된 대면적의 표시장치는, 타일링 표시장치(Tiling Display Device)로 지칭될 수 있다.
표시모듈들 각각은 표시부 및 표시부 외측의 베젤(Bezel)부을 포함한다. 타일링 표시장치는, 구분된 복수의 표시모듈들이 상호 조합된 형태를 갖기 때문에, 조합된 표시모듈들 각각의 베젤부에 대응하는 만큼의 베젤부를 갖는다. 이러한 베젤부는, 영상이 구현되지 않는 영역에 해당하기 때문에, 표시장치의 심미적 특성 및 시인성을 저하시킨다. 또한, 베젤부가 이웃하는 표시장치들 사이에 정의되는 경우, 타일링 표시장치를 시청하는 이용자에게 단절감 및/또는 이질감을 주기 때문에, 영상 몰입도를 현저히 저하킬 수 있어 문제된다. 따라서, 타일링 표시장치를 제공함에 있어서, 베젤부가 차지하는 면적을 최소화하기 방법이 제안될 필요가 있다.
본 발명의 목적은 베젤부가 차지하는 면적을 최소화한 타일링 표시장치를 제공하는 데 있다.
본 발명에 의한 타일링 표시장치는 일 평면 상에 배열된 복수의 표시모듈들을 포함한다. 표시모듈은 기판, 신호 라인, 오픈홀, 충진층, 및 회로 보드를 포함한다. 기판은 서브 픽셀들이 정의된 표시부를 갖는다. 신호 라인은 상기 표시부 내에서 기판의 상면에 배치되며, 상기 서브 픽셀들에 기 설정된 신호를 전달한다. 오픈홀은 상기 표시부 내에서, 상기 기판을 관통하도록 구비된다. 충진층은 상기 오픈홀을 충진한다. 회로 보드는 상기 기판의 배면에 배치되며, 상기 충진층을 통해 상기 신호 라인과 전기적으로 연결된다.
본 발명은 베젤부를 최소화한 타일링 표시장치를 제공할 수 있다. 이에 따라, 본 발명은 양질의 시각 정보를 제공하면서 사용자의 몰입도를 극대화할 수 있는 이점을 갖는다.
도 1은 타일링 표시장치를 개략적으로 나타낸 사시도이다.
도 2는 타일링 표시장치를 구성하는 표시모듈의 일 예를 나타낸 사시도이다.
도 3은 도 2를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 4는 타일링 표시장치를 구성하는 표시모듈의 다른 예를 나타낸 사시도이다.
도 5는 도 4를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 6은 본 발명의 제1 실시예에 따른 타일링 표시장치를 구성하는 표시모듈을 나타낸 사시도이다.
도 7은 도 6을 Ⅲ-Ⅲ'로 절취한 단면도이다.
도 8은 서브픽셀의 개략적인 회로 구성도이다.
도 9는 서브픽셀의 상세 회로 구성 예시도이다.
도 10은 일 픽셀을 구성하는 서브픽셀들의 평면 레이아웃을 개략적으로 나타낸 도면이다.
도 11은 도 10을 Ⅳ-Ⅳ'로 절취한 단면도이다.
도 12는 도 10을 Ⅴ-Ⅴ'로 절취한 단면도이다.
도 13은 제1 오픈홀이 형성되는 영역을 보여주는 예시 도면들이다.
도 14는 도 10을 Ⅵ-Ⅵ'로 절취한 단면도이다.
도 15는 제2 오픈홀이 형성되는 영역을 보여주는 예시 도면들이다.
도 16은 제2 실시예에 따른 타일링 표시장치에 관한 것으로, 일 픽셀을 구성하는 서브픽셀들의 평면 레이아웃을 개략적으로 나타낸 도면이다.
도 17은 GIP 회로의 시프트 레지스터에서 게이트 펄스를 출력하는 하나의 스테이지를 개략적으로 보여 주는 도면이다.
도 18은 도 17에 도시된 스테이지의 동작예를 보여 주는 파형도이다.
도 19은 본 발명의 제3 실시예에 따른 타일링 표시장치를 개략적으로 나타낸 사시도이다.
도 20은 도 19를 Ⅶ-Ⅶ'로 절취한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 여러 실시예들을 설명함에 있어서, 동일한 구성요소에 대하여는 서두에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 타일링 표시장치를 개략적으로 나타낸 사시도이다. 도 2는 타일링 표시장치를 구성하는 표시모듈의 일 예를 나타낸 사시도이다. 도 3은 도 2를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 1을 참조하면, 타일링 표시장치는 n(n은 2 이상의 정수)개의 표시모듈(100)들을 포함한다. 표시모듈(100)들은 일 평면 상에 나란하게 배열된다. 즉, 표시모듈(100)들은, 영상이 표시되는 각각의 표시부가 일 방향을 향하도록 나란하게 배열된다.
타일링 표시장치는 수평면 상에 나란하게 배열된 복수의 표시모듈(100)들을 통해, 하나의 영상을 사용자에게 제공할 수 있다. 즉, 사용자는, 타일링 표시장치로부터 제공된 하나의 영상 정보를, 표시모듈(100)들이 조합된 면적에 대응하는 큰 화면을 통해 인지할 수 있다. 필요에 따라서, 타일링 표시장치는 일 평면 상에 나란하게 배열된 복수의 표시모듈(100)들을 통해, 복수 개의 서로 다른 영상들을 제공할 수도 있다.
도면에서는, 타일링 표시장치가 4개의 표시모듈(100)을 포함하는 경우를 예로 들어 도시하였으나, 이에 한정되는 것은 아니다. 또한, 도면에서는, 타일링 표시장치를 구성하는 표시모듈(100)이 대략 동일한 면적 및 형상을 갖는 경우를 예로 들어 도시하였으나, 이에 한정되는 것은 아니다.
표시모듈(100)들 각각은 유기발광 다이오드(Organic Light Emitting Diode)를 포함한다. 유기발광 다이오드는 유기화합물층과 유기화합물층을 사이에 두고 대향하는 애노드(Anode)와 캐소드(Cathode)를 포함한다. 유기화합물층은, 발광층(Emission layer, EML)을 포함하며, 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron injection layer, EIL) 중 적어도 하나 이상의 공통층을 더 포함할 수 있다.
도 2 및 도 3을 참조하면, 표시모듈(100)은 기판(SUB) 및 구동부를 포함한다. 기판(SUB) 상에는, 표시부(AA)와 표시부 외측의 베젤부(NA)가 정의된다. 기판(SUB)은 유리(glass) 또는 플라스틱(plastic) 재질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate) 등의 플라스틱 재질로 형성되어, 유연한(flexible) 특성을 가질 수 있다.
기판(SUB)의 표시부(AA) 상면에는 복수의 픽셀(P)들이 배열된다. 도시하지는 않았으나, 표시 모듈(100)은 봉지층(encapsulation layer)을 더 포함할 수 있다. 봉지층은 적어도 표시부(AA)를 덮도록 배치되어, 외부로부터 유입될 수 있는 수분 및 산소 등으로부터 픽셀 내 소자들을 보호하는 기능을 할 수 있다.
픽셀(P)은 복수의 서브 픽셀(SP)들을 포함한다. 도면에서는, 픽셀(P)이 일 방향을 따라 순차적으로 배열된 적색(R), 백색(W), 청색(B) 및 녹색(G)의 서브 픽셀(SP)들을 포함하는 경우를 예로 들어 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 픽셀(P)은 적색(R), 청색(B) 및 녹색(G)의 서브픽셀(SP)들로 구성될 수 있고, 서브 픽셀(SP)의 배열 순서는 발광재료, 발광면적, 보상회로의 구성 등에 따라 다양하게 변경될 수 있다.
서브 픽셀(SP)들 각각은, 대응하는 색을 발광하는 유기발광 다이오드를 포함한다. 서브 픽셀(SP)은 AM(Active Matrix) 방식으로 구현되거나, PM(Passive Matrix) 방식으로 구현될 수 있다. 이하에서는, 설명의 편의를 위해, 서브 픽셀(SP)이 트랜지스터를 포함하여, AM(Active Matrix) 방식으로 구현되는 경우를 예로 들어 설명한다. 유기발광 다이오드 및 트랜지스터는, 기 설정된 신호가 인가되는 신호 라인들에 연결되어 구동될 수 있다.
기판(SUB)의 베젤부(NA)에는, 패드부가 위치한다. 패드부는 복수의 패드(PD)들 및 링크 라인(LL)들을 포함한다. 패드(PD)들은 표시부(AA)의 신호 라인들과 링크 라인(LL)들을 통해 각각 연결된다. 링크 라인(LL)은 패드(PD)를 통해 구동부와 전기적으로 연결되어 구동 신호를 인가받아, 표시부(AA)의 신호 라인에 전달한다.
구동부는 서브 픽셀(SP)들에 입력 영상의 데이터 전압을 공급하는 데이터 구동부와, 데이터 전압에 동기되는 스캔 펄스를 서브 픽셀(SP)들에 공급하는 게이트 구동부, 및 데이터 구동부와 게이트 구동부의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러(Timing controller, T-CON) 등을 포함한다.
구동부는 구동 IC(Drive Integrated circuit)칩이 실장된 연결 부재(LM), 및 회로 보드(CB)을 포함한다. 구동 IC칩(IC)은 게이트 구동 IC 또는 소스 구동 IC일 수 있다. 연결 부재(LM)는 COF(Chip on film) 또는 TCP(Tape Carrier Package) 방식으로 구현될 수 있다. 연결 부재(LM)의 일단은 패드(PD)에 연결되고, 타단은 회로 보드(CB)에 연결될 수 있다. 회로 보드(CB)는 게이트 인쇄회로기판(Printed circuit board) 또는 소스 인쇄회로기판일 수 있다.
도 3과 같은 구조에서, 베젤부(NA)에는, 패드(PD)들이 배치되는 영역 및 패드(PD)들과 접합된 연결 부재(LM)가 배치되는 영역이 별도로 할당될 필요가 있다. 여기서, 패드(PD)들 및 연결 부재(LM)는 제 기능을 수행하기 위해 기 설정된 면적을 가질 필요가 있기 때문에, 패드(PD)들 및 연결 부재(LM)의 면적을 제어하여 베젤부(NA)의 면적을 줄이는 데에는 한계가 있다.
도 4는 타일링 표시장치를 구성하는 표시모듈의 다른 예를 나타낸 사시도이다. 도 5는 도 4를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 4 및 도 5를 참조하면, 표시모듈(100)은 기판(SUB) 및 구동부를 포함한다. 기판(SUB) 상에는, 표시부(AA)와 표시부(AA) 외측의 베젤부(NA)가 정의된다.
기판(SUB)의 표시부(AA) 상면에는 복수의 픽셀(P)들이 배열된다. 픽셀(P)은 복수의 서브 픽셀(SP)들을 포함한다. 서브 픽셀(SP)들 각각은, 대응하는 색을 발광하는 유기발광 다이오드 및 트랜지스터를 포함한다. 유기발광 다이오드 및 트랜지스터는, 기 설정된 신호가 인가되는 신호 라인들에 연결되어 구동될 수 있다.
기판(SUB)의 베젤부(NA)에는, 패드부가 위치한다. 패드부는 복수의 패드(PD)들 및 링크 라인(LL)들을 포함한다. 패드(PD)들은 표시부(AA)의 신호 라인들과 링크 라인(LL)들을 통해 각각 연결된다. 링크 라인(LL)은 패드(PD)를 통해 구동부와 전기적으로 연결되어 구동 신호를 인가받아, 표시부(AA)의 신호 라인에 전달한다.
구동부는 회로 보드(CB)를 포함한다. 회로 보드(CB)는 기판(SUB)의 배면에 배치된다. 회로 보드(CB) 상에는, 구동 IC칩이 실장될 수 있다. 따라서, 표시 모듈(100)은, 도 3에 도시된 구조와는 달리, 연결 부재(LM)가 삭제된 구조를 가질 수 있다.
기판(SUB)은 베젤부(NA)에 형성된 오픈홀(OH) 및 충진층(FL)을 포함한다. 오픈홀(OH)은 기판(SUB)을 관통하도록 형성된다. 충진층(FL)은 오픈홀(OH)의 내부를 충진한다. 충진층(FL)의 일단은 기판(SUB)의 상면에 배치된 패드(PD) 또는 링크 라인(LL)과 연결되고, 충진층(FL)의 타단은 기판(SUB)의 배면에 배치된 회로 보드(CB)와 연결된다. 충진층(FL)은 도전 물질로 형성되어, 패드(PD)와 회로 보드(CB), 또는 링크 라인(LL)와 회로 보드(CB)를 전기적으로 연결한다.
도 5에 도시된 구조는, 도 3에 도시된 구조 대비 연결 부재(LM, 도 3)가 배치되는 영역이 별도로 할당될 필요가 없기 때문에, 상대적으로 좁은 베젤부(NA)를 갖는다. 다만, 이 경우에도, 오픈홀(OH)이 형성되는 패드부를 표시부(AA) 외측에 별도로 할당할 필요가 있기 때문에, 베젤부(NA)를 최소화하기에는 한계가 있다.
<제1 실시예>
도 6은 본 발명의 제1 실시예에 따른 타일링 표시장치를 구성하는 표시모듈을 나타낸 사시도이다. 도 7은 도 6을 Ⅲ-Ⅲ'로 절취한 단면도이다.
도 6 및 도 7을 참조하면, 표시모듈(100)은 기판(SUB) 및 구동부를 포함한다. 기판(SUB) 상에는, 표시부(AA)가 정의된다. 본 발명의 제1 실시예는, 도 2 내지 도 5에 도시된 구조와는 달리, 기판(SUB) 상에 별도의 패드부가 정의되지 않기 때문에, 베젤부(NA)가 최소화된 타일링 표시장치를 제공할 수 있다.
기판(SUB)의 표시부(AA) 상면에는 복수의 픽셀(P)들이 배열된다. 픽셀(P)은 복수의 서브 픽셀(SP)들을 포함한다. 서브 픽셀(SP)들 각각은, 대응하는 색을 발광하는 유기발광 다이오드 및 트랜지스터를 포함한다. 유기발광 다이오드 및 트랜지스터는, 기 설정된 신호가 인가되는 신호 라인(SL)들에 연결되어 구동될 수 있다. 신호 라인(SL)은 표시부(AA) 내에 배치된다.
구동부는 회로 보드(CB)를 포함한다. 회로 보드(CB)는 기판(SUB)의 배면에 배치된다. 회로 보드(CB) 상에는, 구동 IC칩이 실장될 수 있다. 따라서, 표시 모듈(100)은, 도 3에 도시된 구조와는 달리, 연결 부재(LM)가 삭제된 구조를 가질 수 있다.
기판(SUB)은 표시부(AA)에 형성된 오픈홀(OH) 및 충진층(FL)을 포함한다. 오픈홀(OH)은 기판(SUB)을 관통하도록 형성된다. 충진층(FL)은 오픈홀(OH)의 내부를 충진한다. 충진층(FL)의 일단은 기판(SUB)의 상면에 배치된 신호 라인(SL)과 연결되고, 충진층(FL)의 타단은 기판(SUB)의 배면에 배치된 회로 보드(CB)와 연결된다. 충진층(FL)은 도전 물질로 형성되어, 신호 라인(SL)과 회로 보드(CB)를 전기적으로 연결한다. 하나의 충진층(FL)은 대응되는 신호 라인(SL)과 회로 보드(CB)의 출력 리드를 1:1로 연결할 수 있다.
본 발명의 제1 실시예는, 오픈홀(OH)이 형성되는 영역을 표시부(AA) 외측에 별도로 할당할 필요가 없기 때문에, 도 3 및 도 5에 도시된 구조와는 달리, 베젤부(NA)를 최소화한 타일링 표시장치를 제공할 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 제1 실시예에 의한 타일링 표시장치를 구성하는 표시모듈의 구체적 예시를 설명한다.
도 8은 서브픽셀의 개략적인 회로 구성도이다. 도 9는 서브픽셀의 상세 회로 구성 예시도이다. 도 10은 일 픽셀을 구성하는 서브픽셀들의 평면 레이아웃을 개략적으로 나타낸 도면이다. 도 11은 도 10을 Ⅳ-Ⅳ'로 절취한 단면도이다. 도 12는 도 10을 Ⅴ-Ⅴ'로 절취한 단면도이다. 도 13은 제1 오픈홀이 형성되는 영역을 보여주는 예시 도면들이다. 도 14는 도 10을 Ⅵ-Ⅵ'로 절취한 단면도이다. 도 15는 제2 오픈홀이 형성되는 영역을 보여주는 예시 도면들이다.
도 8을 참조하면, 하나의 서브픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.
스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 스캔신호에 응답하여 데이터 라인(DL)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 전원 라인(EVDD)(고전위전압)과 캐소드 전원 라인(EVSS)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 외부 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.
도 9에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱 라인(VREF)(또는 레퍼런스라인)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소스 전극과 유기발광다이오드(OLED)의 애노드 전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 구동 트랜지스터(DR)의 센싱 노드에 공급하거나 구동 트랜지스터(DR)의 센싱 노드 또는 센싱 라인(VREF)의 전압 또는 전류를 센싱할 수 있도록 동작한다.
스위칭 트랜지스터(SW)는 제1 데이터 라인(DL1)에 드레인 전극이 연결되고, 구동 트랜지스터(DR)의 게이트 전극에 소스 전극이 연결된다. 구동 트랜지스터(DR)는 전원 라인(EVDD)에 드레인 전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 소스 전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트 전극에 제1 커패시터 전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 제2 커패시터 전극이 연결된다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)의 소스 전극에 애노드 전극이 연결되고 제2 전원 라인(EVSS)에 캐소드 전극이 연결된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)에 드레인 전극이 연결되고 센싱 노드인 유기발광다이오드(OLED)의 애노드 전극 및 구동 트랜지스터(DR)의 소스 전극에 소스 전극이 연결된다. 상기에서는, 트랜지스터가 n 타입으로 구현되는 경우를 예로 들어 설명하였으나, 이에 한정되는 것은 아니다.
센싱 트랜지스터(ST)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)에 게이트 전극이 연결되고, 센싱 트랜지스터(ST)는 제2 게이트 라인(GL2)에 게이트 전극이 연결될 수 있다. 이 경우, 제1 게이트 라인(GL1)에는 스캔 신호(Scan)가 전달되고 제2 게이트 라인(GL2)에는 센싱 신호(Sense)가 전달된다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트 전극에 연결된 제1 게이트 라인(GL1)과 센싱 트랜지스터(ST)의 게이트 전극에 연결된 제2 게이트 라인(GL2)은 공통으로 공유하도록 연결될 수 있다.
센싱 라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브픽셀의 센싱 노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱 라인(VREF)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
기타, 도 9에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기발광다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다. 이하에서는, 설명의 편의를 위해 서브 픽셀이 3T 1C 구조를 갖는 경우를 예로 들어 설명한다.
도 10을 더 참조하면, 기판(SUB)의 표시부(AA) 상에는 발광영역(EMA)과 회로영역(DRA)을 갖는 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)이 형성된다. 발광영역(EMA)에는 유기발광 다이오드가 형성되고, 회로영역(DRA)에는 유기발광 다이오드를 구동하는 스위칭, 센싱 및 구동 트랜지스터 등을 포함하는 회로가 형성된다.
제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)은 회로영역(DRA)에 위치하는 스위칭 및 구동 트랜지스터 등의 동작에 대응하여 발광영역(EMA)에 위치하는 유기발광다이오드가 빛을 발광하게 된다. 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4) 사이에 위치하는 "WA"는 신호 라인들이 위치하는 영역으로서, 전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)과 같은 세로 라인(VL)들이 배치된다. 세로 라인(VL)은, 제1 방향(예를 들어, Y축 방향)으로 이웃하는 서브픽셀들 사이를 가로지르며 연장되는 라인들을 지칭할 수 있다. 제1 및 제2 게이트 라인들(GL1, GL2)과 같은 가로 라인(HL)들은 세로 라인(VL)들과 교차 배치된다. 가로 라인(HL)은, 제1 방향과 교차하는 제2 방향(예를 들어, X축 방향)으로 연장되는 라인들을 지칭할 수 있다.
전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)과 같은 라인들은 물론 박막 트랜지스터를 구성하는 전극들은, 서로 다른 층에 배치되더라도, 필요에 따라서, 그들 사이에 배치된 절연층을 관통하는 콘택홀(비어홀)을 통해 전기적으로 연결될 수 있다. 도시하지는 않았으나, 센싱 라인(VREF)은 센싱 연결라인(또는, 센싱 점핑라인) 을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 트랜지스터에 각각 연결될 수 있다. 전원 라인(EVDD)은 전원 연결라인(또는, 전원 점핑라인) 을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 구동 트랜지스터에 각각 연결될 수 있다. 제1 및 제2 게이트 라인들(GL1, GL2)은 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 및 스위칭 트랜지스터에 연결될 수 있다. 제1 내지 제4 데이터 라인들(DL1 ~ DL4)은 대응하는 서브픽셀(SPn1, SPn2, SPn3, SPn4)의 스위칭 트랜지스터에 연결될 수 있다.
도 11을 더 참조하면, 기판(SUB) 상에 광차단층(LS)이 위치한다. 광차단층(LS)은 외부의 광이 입사되는 것을 차단하여 트랜지스터에서 광전류가 발생하는 것을 방지하는 역할을 한다. 광차단층(LS) 상에 버퍼층(BUF)이 위치한다. 버퍼층(BUF)은 광차단층(LS)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 버퍼층(BUF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
버퍼층(BUF) 상에 구동 트랜지스터(DR)의 반도체층(A)이 위치하고 이와 이격되어 커패시터 하부전극(LCst)이 위치한다. 반도체층(A)과 커패시터 하부전극(LCst)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 반도체층(A)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널을 포함한다. 커패시터 하부전극(LCst)도 불순물이 도핑되어 도체화될 수 있다.
반도체층(A)과 커패시터 하부전극(LCst) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(GI) 상에 상기 반도체층(A)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널과 대응되는 위치에 게이트 전극(G)이 위치한다. 게이트 전극(G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(G)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
게이트 전극(G) 상에 게이트 전극(G)을 절연시키는 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 층간 절연막(ILD) 상에 소스 전극(S) 및 드레인 전극(D)이 위치한다. 소스 전극(S) 및 드레인 전극(D)은 반도체층(A)의 소스 영역을 노출하는 콘택홀을 통해 반도체층(A)에 연결된다. 소스 전극(S) 및 드레인 전극(D)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극(S) 및 드레인 전극(D)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(S) 및 드레인 전극(D)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다. 따라서, 반도체층(A), 게이트 전극(G), 소스 전극(S) 및 드레인 전극(D)을 포함하는 구동 트랜지스터(DR)가 구성된다. 또한, 커패시터 하부전극(LCst)은 드레인 전극(D)이 커패시터 상부전극으로 작용하여 커패시터(Cst)를 구성한다.
구동 트랜지스터(DR) 및 커패시터(Cst)를 포함하는 기판(SUB) 상에 패시베이션막(PAS)이 위치한다. 패시베이션막(PAS)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 패시베이션막(PAS) 상에 오버코트층(OC)이 위치한다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 오버코트층(OC)의 일부 영역에는 패시베이션막(PAS)을 노출하여 소스 전극(S)을 노출시키는 픽셀 콘택홀(PH)이 위치한다.
유기발광 다이오드는 서로 대향하는 제1 전극(E1), 유기 발광층(OL), 제2 전극(E2)을 포함한다.
제1 전극(E1)은 애노드일 수 있다. 제1 전극(E1)은 오버코트층(OC) 및 패시베이션막(PAS)을 관통하는 픽셀 콘택홀(PH)을 통해, 구동 트랜지스터(DR)의 소스 전극(S)에 연결된다. 제1 전극(E1)은, 채택된 발광 방식에 대응하여, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어져 투과 전극으로 기능할 수 있고, 반사층을 포함하여 반사 전극으로 기능할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.
제1 전극(E1)이 형성된 기판(SUB) 상에 뱅크층(BN)이 배치된다. 뱅크층(BN)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어질 수 있다. 뱅크층(BN)은 제1 전극(E1)의 대부분을 노출하는 개구부를 포함한다. 뱅크층(BN)은 제1 전극(E1)의 중심부를 노출하되 제1 전극(E1)의 측단을 덮도록 배치될 수 있다.
뱅크층(BN)이 형성된 기판(SUB) 상에 유기 발광층(OL)이 배치된다. 유기 발광층(OL)은 전자와 정공이 결합하여 발광하는 층으로, 발광층(Emission layer, EML)을 포함하고, 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron injection layer, EIL) 중 어느 하나 이상을 더 포함할 수 있다.
제2 전극(E2)은 유기 발광층(OL) 상에 배치된다. 제2 전극(E2)은 기판(SUB)의 전면에 넓게 형성될 수 있다. 제2 전극(E2)은, 채택된 발광 방식에 대응하여, 투과 전극 또는 반사 전극으로 기능할 수 있다. 제2 전극(E2)이 투과 전극인 경우, 제2 전극(E2)은, ITO(Indium Tin Oxide) IZO(Indium Zinc Oxide)와 같은 투명 도전물질로 형성될 수 있고, 광이 투과될 수 있을 정도로 얇은 두께를 갖는 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다.
도 12를 참조하면, 기판(SUB)은 표시부(NA)에 형성된 제1 오픈홀(OHV)들 및 제1 충진층(FLV)들을 포함한다. 제1 오픈홀(OHV)들은 이웃하는 서브 픽셀들 사이에 배치될 수 있다. 제1 오픈홀(OHV)은 기판(SUB)을 관통하도록 형성된다. 제1 충진층(FLV)은 제1 오픈홀(OHV)의 내부를 충진한다. 제1 충진층(FLV)은 도전 물질로 형성된다.
제1 충진층(FLV)들은 전원 라인(EVDD), 데이터 라인(DL), 센싱 라인(VREF)과 같은 세로 라인(VL)들과 전기적으로 연결된다. 이를 위하여, 세로 라인(VL)과 제1 충진층(FLV)들 사이에 개재된 적어도 하나의 절연층들을 관통하여, 제1 충진층(FLV)을 노출하는 제1 콘택홀(CHV)들이 형성된다. 세로 라인(VL)들은 제1 콘택홀(CHV)을 통해 대응하는 제1 충진층(FLV)과 전기적으로 연결될 수 있다. 예를 들어, 도시된 바와 같이, 전원 라인(EVDD)은 버퍼층(BUF) 및 층간 절연막(ILD)을 관통하는 제1 콘택홀(CHV)을 통해 대응하는 제1 충진층(FLV)과 접속될 수 있고, 데이터 라인(DL)은 버퍼층(BUF) 및 층간 절연막(ILD)을 관통하는 제1 콘택홀(CHV)을 통해 대응하는 제1 충진층(FLV)과 접속될 수 있다.
도 13을 참조하면, 제1 오픈홀(OHV)이 배치되는 영역(VA)은, 표시부(AA) 내에서 세로 라인(VL)들의 일단 및/또는 타단에 대응되는 영역에 마련될 수 있다. 세로 라인(VL)과 제1 오픈홀(OHV)은 1:1로 대응될 수 있으나, 이에 한정되는 것은 아니다. 도 13a는 기판(SUB)의 상면부에서 제1 오픈홀(OHV)이 배치되는 영역(VA1)을 보여주는 예시 도면이고, 도 13b는 기판(SUB)의 배면부에서 제1 오픈홀(OHV)이 배치되는 영역(VA2)을 보여주는 예시 도면이다.
제1 오픈홀(OHV)은 콘택 불량을 미연에 방지하기 위해, 세로 라인(VL)들의 폭 보다 넓은 면적을 가질 수 있으며, 이웃하는 제1 오픈홀(OHV)들은 공정 불량을 방지하기 위해 기 설정된 만큼 이격될 필요가 있다. 이 경우, 제1 방향으로 연장되는 세로 라인(VL)들의 일단 또는 타단에 배치되는 제1 오픈홀(OHV)들이 모두 제2 방향을 따라 나란하게 배치되면, 제1 오픈홀(OHV)들이 형성될 영역이 부족할 수 있다. 이를 방지하기 위해, 적어도 일 영역에서 복수의 제1 오픈홀들(OHV1, OHV2, OHV3)은 도시된 바와 같이 제1 방향으로 나란하게 배열될 수 있고, 제1 방향으로 배열된 복수의 제1 오픈홀들(OHV1, OHV2, OHV3)로부터 연장된 세로 라인(VL)들(VL1, VL2, VL3)은 상호 교차되지 않도록 우회하여 연장될 수 있다.
도 14를 참조하면, 기판(SUB)은 표시부(NA)에 형성된 제2 오픈홀(OHH)들 및 제2 충진층(FLH)들을 포함한다. 제2 오픈홀(OHH)들은 이웃하는 서브 픽셀들 사이에 형성될 수 있고, 기 설정된 서브 픽셀의 회로 영역에 형성될 수도 있다. 제2 오픈홀(OHH)은 기판(SUB)을 관통하도록 형성된다. 제2 충진층(FLH)은 제2 오픈홀(OHH)의 내부를 충진한다. 제2 충진층(FLH)은 도전 물질로 형성된다.
제2 충진층(FLH)들은 제1 및 제2 게이트 라인들(GL1, GL2)과 같은 가로 라인(HL)들과 전기적으로 연결된다. 이를 위하여, 가로 라인(HL)과 제2 충진층(FLH)들 사이에 개재된 적어도 하나의 절연층들을 관통하여, 제2 충진층(FLH)을 노출하는 제2 콘택홀(CHH)이 형성된다. 가로 라인(HL)들은 제2 콘택홀(CHH)을 통해 대응하는 제2 충진층(FLH)과 전기적으로 연결될 수 있다. 예를 들어, 도시된 바와 같이, 제1 게이트 라인(GL1)은 버퍼층(BUF)을 관통하는 제2 콘택홀(CHH)을 통해 대응하는 제2 충진층(FLH)과 접속될 수 있다.
도 15를 참조하면, 제2 오픈홀(OHH)이 배치되는 영역(HA)은, 표시부(AA) 내에서 가로 라인(HL)들의 일단 및/또는 타단에 대응되는 영역에 마련될 수 있다. 또는, 도시된 바와 같이, 제2 오픈홀(OHH)이 배치되는 영역(HA)은 사선 방향으로 마련될 수 있다. 가로 라인(HL)과 제2 오픈홀(OHH)은 1:1로 대응될 수 있으나, 이에 한정되는 것은 아니다. 도 15a는 기판(SUB)의 상면부에서 제2 오픈홀(OHH)이 배치되는 영역(HA1)을 보여주는 예시 도면이고, 도 15b는 기판(SUB)의 배면부에서 제2 오픈홀(OHH)이 배치되는 영역(HA2)을 보여주는 예시 도면이다.
<제2 실시예>
도 16은 제2 실시예에 따른 타일링 표시장치에 관한 것으로, 일 픽셀을 구성하는 서브픽셀들의 평면 레이아웃을 개략적으로 나타낸 도면이다. 도 17은 GIP 회로의 시프트 레지스터에서 게이트 펄스를 출력하는 하나의 스테이지를 개략적으로 보여 주는 도면이다. 도 18은 도 17에 도시된 스테이지의 동작예를 보여 주는 파형도이다.
도 16 내지 도 18을 참조하면, 본 발명의 제2 실시예에 의한 게이트 구동부는 타이밍 콘트롤러(미도시)로부터의 게이트 타이밍 신호의 전압을 게이트 온 전압(VGH)과 게이트 오프 전압(VGL)으로 변환하는 레벨 시프터(Level shifter)(미도시)와, 레벨 시프터(미도시)를 통해 수신된 게이트 타이밍 제어 신호에 응답하여 스캔 펄스를 출력하는 GIP(Gate In Panel) 회로(GP)를 포함할 수 있다.
GIP 회로(GP)는, 표시부(AA)내에서 기판(SUB)의 상면에 직접 형성된다. 타이밍 콘트롤러 및 레벨 시프터는 기판(SUB)의 배면에 마련된 회로 보드 또는 회로 보드에 연결된 콘트롤 보드(미도시)에 형성될 수 있다. GIP 회로(GP)의 구동에 필요한 게이트 타이밍 제어 신호 즉, 스타트 펄스(start pulse), 시프트 클럭(shift clock) 등은 오픈홀(OHH) 내에 형성된 충진층(FLH)을 통해 GIP 회로(GP)에 공급될 수 있다.
GIP 회로(GP)는 출력 전압을 순차적으로 발생하는 스테이지(stage)들이 종속적으로 연결된 시프트 레지스터를 포함할 수 있다. GIP 회로(GP)는 스타트 펄스(start pulse) 또는 이전 스테이지로부터 수신된 캐리 신호를 스타트 펄스로서 입력 받아 클럭이 입력될 때 출력을 발생한다.
스테이지들 각각은 도 17및 도 18에 도시된 바와 같이 Q 노드 전압에 응답하여 출력 단자를 충전하여 출력 전압(Vout(n))을 높이는 풀업 트랜지스터(pull-up transistor, Tu), Qb 노드 전압에 응답하여 출력 단자를 방전하여 출력 전압을 낮추는 풀다운 트랜지스터(Pull-down transistor, Td), 및 Q 노드와 Qb 노드를 충방전하는 스위치 회로(10)를 포함할 수 있다. 스테이지들 각각의 출력 단자는 대응하는 게이트 라인(GL1, GL2)에 연결된다.
풀업 트랜지스터(Tu)는 Q 노드가 VGH 만큼 프리 차징(pre-charging)된 상태에서 시프트 클럭(CLK)이 드레인에 입력될 때 시프트 클럭(CLK)의 게이트 온 전압(VGH)까지 출력 단자를 충전한다. 풀업 트랜지스터(Tu)의 드레인에 시프트 클럭(CLK)이 입력될 때 풀업 트랜지스터(Tu)의 드레인과 게이트 사이의 용량을 통해 플로팅된 Q 노드의 전압이 부트스트래핑(bootstrapping)에 의해 2VGH 만큼 상승된다. 이 때 풀업 트랜지스터(Tu)가 Q 노드의 2VGH 전압에 의해 턴-온되어 출력 단자의 전압이 VGH까지 상승한다. 풀다운 트랜지스터(Td)는 Qb 전압이 VGH 만큼 충전될 때 출력 단자에 게이트 오프 전압(VGL)을 공급하여 출력 전압(Vout(n))을 VGL까지 방전시킨다.
스위치 회로(10)는 VST 단자를 통해 입력되는 스타트 펄스 또는 이전 스테이지로부터 수신되는 캐리 신호에 응답하여 Q 노드를 충전하고, RST 단자 또는 VNEXT 단자를 통해 수신되는 신호에 응답하여 Q 노드를 방전한다. RST 단자에는 모든 스테이지들(S(N-1), S(N), S(N+1))의 Q 노드를 동시에 방전시키기 위한 리셋 신호가 인가된다. VNEXT 단자에는 다음 스테이지로부터 발생된 캐리 신호이다. 스위치 회로(10)는 인버터(Inverter)를 이용하여 Q 노드와 반대로 Qb 노드를 충방전할 수 있다. 본 발명에 적용되는 GIP 회로(GP)의 구조는 전술한 설명에 한정되는 것은 아니며, 공지된 다양한 구조를 이용할 수 있음은 물론이다. GIP 회로(GP)의 구조에 대해서는 당해 기술분야에 잘 알려져 있는 바, 자세한 설명은 생략한다.
본 발명의 제2 실시예는, GIP 회로(GP)를 이용하되, GIP 회로(GP)를 표시부(AA) 내에 분산 배치하여 베젤부를 최소화할 수 있다. 예를 들어, GIP 회로(GP)에서 한 개의 출력을 발생하는 하나의 스테이지 회로는 다수의 서브 픽셀들에 분산 배치될 수 있다. 스테이지 회로와 게이트 라인(GL1, GL2)은 1:1로 대응될 수 있으나, 이에 한정되는 것은 아니다.
GIP 회로(GP)가 배치되지 않은 서브 픽셀에는 더미 회로(DM)가 배치될 수 있다. 더미 회로(DM)는 스테이지 회로와 동일 구조를 갖되, 출력을 발생하지 않는다. 본 발명의 제2 실시예는, GIP 회로(GP)와 동일 구조를 갖는 더미 회로(DM)를 형성함으로써, GIP 회로(GP)가 형성된 서브 픽셀과 형성되지 않은 서브 픽셀 간의 커패시턴스 편차를 줄일 수 있다. 이에 따라, 본 발명의 제2 실시예는 베젤부의 면적을 줄이면서도 표시 품위를 개선할 수 있는 이점을 갖는다.
<제3 실시예>
도 19은 본 발명의 제3 실시예에 따른 타일링 표시장치를 개략적으로 나타낸 사시도이다. 도 20은 도 19를 Ⅶ-Ⅶ'로 절취한 단면도이다.
도 19 및 도 20을 참조하면, 타일링 표시장치는 n(n은 2 이상의 정수)개의 표시모듈(100)들 및 표시모듈(100)들 배면에 배치되는 캐비닛(cabinet)을 포함한다. 표시모듈(100)들은 일 평면 상에 나란하게 배열된다. 즉, 표시모듈(100)들은, 영상이 표시되는 각각의 표시부가 일 방향을 향하도록 나란하게 배열된다.
표시모듈(100)은, 기판(SUB) 및 기판(SUB) 배면에 배치된 회로 보드(CB)를 포함한다. 회로 보드(CB)는 점착제 등을 통해 기판(SUB)의 배면에 접합되어 고정된 상태를 유지할 수 있다. 회로 보드(CB) 상에는 구동 IC(IC)가 실장된다. 구동 IC(IC)는 기판(SUB)과 접하지 않도록 회로 보드(CB) 상에 배치된다. 즉, 회로 보드(CB)는 기판(SUB)과 접하는 일면과 상기 일면과 대향하는 타면을 포함하고, 구동 IC(IC)는 회로 보드(CB)의 타면에 실장될 수 있다. 이에 따라, 본 발명의 제3 실시예는, 구동 IC(IC)에서 발생하는 열에 의하여 기판(SUB)의 상면에 배치되는 소자들이 열화되는 문제를 방지할 수 있다.
캐비닛(200)은 표시모듈(100)들의 배면에 배치되어 복수의 표시모듈(100)들의 움직임을 제어 또는 고정할 수 있다. 표시모듈(100)들 각각은, 적어도 하나의 체결 부재(FP)를 통해 탈부착 가능하게 캐비닛(200)에 체결될 수 있다. 이에 따라, 본 발명은, 캐비닛(200)으로부터 표시모듈(100)의 탈부착이 용이하기 때문에, 어느 하나의 표시모듈(100)에 불량이 발생한 경우 손 쉽게 리페어가 가능한 이점을 갖는다.
전술한 바와 같이, 구동 IC(IC)는 회로 보드(CB)의 타면에 배치되는 것이 바람직하다. 다만, 이 경우, 구동 IC(IC)와 캐비닛(200) 간 간섭이 발생할 수 있어 문제된다. 이를 방지하기 위해, 회로 보드(CB)의 타면은 볼록부(CV)와 오목부(CC)를 포함할 수 있다. 오목부(CC)는 회로 보드(CB)의 타면이 내측으로 일부 함몰된 형상을 가짐으로써, 볼록부(CV)와 소정의 단차를 갖는다. 구동 IC(IC)는 오목부(CC)에 안착되어, 캐비닛(200)과 직접 접촉되지 않는다. 이에 따라, 본 발명은 구동 IC(IC)와 캐비닛(200)과의 간섭을 차단함으로써, 구동 불량을 방지할 수 있는 이점을 갖는다.
이때, 오목부(CC)와 캐비닛(200) 사이의 갭을 보상하기 위한 보상 부재(SR)가 더 구비될 수 있다. 보상 부재(SR)는 오목부(CC)와 캐비닛(200) 사이의 갭을 보상하되, 외부 충격 시 충격을 완충할 수 있는 완충 부재로써 기능할 수 있다. 보상 부재(SR)는 폼 테이프(foam tape)로 구성될 수 있으나, 이에 한정되는 것은 아니다.
캐비닛(200)에는 콘트롤 보드(CPCB)가 배치될 수 있다. 콘트롤 보드(CPCB)에는 구동부의 타이밍을 제어하는 타이밍 콘트롤러 등이 형성될 수 있다. 콘트롤 보드(CPCB)는 표시모듈(100)들의 회로 보드(CB)들에 전기적으로 연결되어, 회로 보드(CB)들 각각에 기 설정된 신호를 인가한다. 콘트롤 보드(CPCB)와 회로 보드(CB)를 연결하기 위해, 회로 보드(CB)와 캐비닛(200) 사이에 범프(BP)가 형성될 수 있다. 범프(BP)는 회로 보드(CB)의 볼록부(CB)와 캐비닛(200) 사이에 개재되어, 콘트롤 보드(CPCB)와 회로 보드(CB)를 전기적으로 연결할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.
100 : 표시모듈 AA : 표시부
P : 피셀 SP : 서브 픽셀
SUB : 기판 OH, OHH, OHV : 오픈홀
FL, FLH, FLV : 충진층 CB : 회로 보드
IC : 구동 IC 200 : 케비닛

Claims (11)

  1. 일 평면 상에 배열된 복수의 표시모듈들을 포함하는 타일링 표시장치에 있어서,
    상기 표시모듈은,
    복수의 서브 픽셀들이 배열된 영역인 표시부를 포함하는 기판;
    상기 표시부 내에서 기판의 상면에 배치되며, 상기 서브 픽셀들에 기 설정된 신호를 전달하는 신호 라인;
    상기 표시부 내에서, 상기 기판을 관통하도록 구비된 오픈홀;
    상기 오픈홀을 충진하는 충진층; 및
    상기 기판의 배면에 배치되며, 상기 충진층을 통해 상기 신호 라인과 전기적으로 연결되는 회로 보드를 포함하고,
    상기 오픈홀, 상기 신호 라인, 및 상기 회로 보드는 상기 표시부의 내측에서 중첩되는, 타일링 표시장치.
  2. 제 1 항에 있어서,
    상기 오픈홀은,
    이웃하는 상기 서브픽셀들 사이에 배치되는, 타일링 표시장치.
  3. 제 1 항에 있어서,
    상기 서브 픽셀은,
    광을 방출하는 발광영역 및 상기 발광영역 외측의 회로 영역을 포함하고,
    상기 오픈홀은,
    상기 회로 영역에 배치되는, 타일링 표시장치.
  4. 제 1 항에 있어서,
    상기 기판과 상기 신호 라인 사이에 개재된 적어도 하나의 절연층; 및
    상기 절연층을 관통하여 상기 충진층을 노출하는 콘택홀을 포함하고,
    상기 신호 라인은,
    상기 콘택홀을 통해 상기 충진층과 연결되는, 타일링 표시장치.
  5. 제 1 항에 있어서,
    상기 표시모듈은,
    상기 표시부 내에서 상기 기판 상면에 배치되며, 상기 충진층을 통해 공급된 기 설정된 신호에 응답하여 상기 신호 라인에 스캔 펄스를 출력하는 GIP 회로를 포함하는, 타일링 표시장치.
  6. 제 5 항에 있어서,
    상기 서브픽셀들은,
    상기 GIP 회로가 형성된 제1 서브 픽셀과, 상기 GIP 회로가 형성되지 않은 제2 서브 픽셀을 포함하고,
    상기 제2 서브픽셀은,
    상기 GIP 회로와 동일한 구조를 갖는, 더미 회로를 포함하는, 타일링 표시장치.
  7. 제 1 항에 있어서,
    상기 회로 보드는,
    상기 기판과 접하는 일면, 및 상기 일면과 대향하는 타면을 포함하고,
    상기 표시모듈은,
    상기 회로 보드의 타면 상에 실장되는 구동 IC를 포함하는, 타일링 표시장치.
  8. 제 7 항에 있어서,
    상기 회로 보드의 타면은,
    소정의 단차를 갖는 오목부와 볼록부를 포함하고,
    상기 구동 IC는,
    상기 오목부 상에 실장되는, 타일링 표시장치.
  9. 제 8 항에 있어서,
    상기 표시모듈의 배면에 배치되는 캐비닛; 및
    상기 캐비닛과 상기 오목부 사이의 갭을 보상하는 보상 부재를 더 포함하는, 타일링 표시장치.
  10. 제 1 항에 있어서,
    상기 표시모듈들의 배면에 배치되는 캐비닛; 및
    상기 표시모듈과 상기 캐비닛을 탈부착 가능하게 체결하는 적어도 하나의 체결 부재를 더 포함하는, 타일링 표시장치.
  11. 제 1 항에 있어서,
    상기 표시모듈들의 배면에 배치되는 캐비닛;
    상기 캐비닛 내에 배치된 콘트롤 보드; 및
    상기 캐비닛과 상기 회로 보드 사이에 개재되어, 상기 콘트롤 보드와 상기 회로 보드를 전기적으로 연결하는 범프를 더 포함하는, 타일링 표시장치.
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