KR20220000015A - 표시 장치 - Google Patents

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pixels
lines
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정민재
최선영
정준기
조재형
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Abstract

본 발명은 이웃하는 서브 화소에 연결되는 데이터 배선에 인접하게 배치된 구동 트랜지스터가 이웃하는 서브 화소에 연결되는 데이터 배선의 전압 변화에 영향을 받는 것을 방지하거나 줄일 수 있는 표시 장치에 관한 것이다. 표시 장치는 제1 방향으로 연장되는 스캔 배선들, 상기 제1 방향과 교차하는 제2 방향으로 연장되며 데이터 전압들이 인가되는 데이터 배선들, 상기 제2 방향으로 연장되며 제1 전원 전압이 인가되는 제1 구동 전압 배선들, 상기 제2 방향으로 연장되며 제1 전원 전압과 상이한 제2 전원 전압이 인가되는 제2 구동 전압 배선들, 및 상기 스캔 배선들과 상기 데이터 배선들에 연결되는 화소들을 구비한다. 상기 화소들 각각은 상기 제1 방향으로 배치되는 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 포함한다. 제1 구동 전압 배선들과 상기 제2 구동 전압 배선들은 상기 제1 방향에서 교대로 배치된다. 상기 화소들 중 제1 화소에서 상기 제1 구동 전압 배선들 중 제1 구동 전압 배선의 배치 위치는 상기 화소들 중 제2 화소에서 상기 제2 구동 전압 배선들 중 제2 구동 전압 배선의 배치 위치와 상이하다. 상기 제2 화소는 상기 제1 화소와 상기 제1 방향에서 이웃한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 발광 표시 장치(Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다.
발광 표시 장치는 표시 패널의 서브 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함하므로, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다. 발광 표시 장치의 서브 화소들 각각은 발광 소자, 게이트 전극에 인가되는 데이터 배선의 데이터 전압에 따라 구동 전압 배선으로부터 발광 소자에 공급되는 구동 전류의 양을 조절하는 구동 트랜지스터, 및 스캔 배선의 스캔 신호에 응답하여 턴-온되는 복수의 스위칭 트랜지스터들을 포함할 수 있다. 이때, 서브 화소의 구동 트랜지스터가 상기 서브 화소에 이웃하는 서브 화소에 연결되는 데이터 배선에 인접하게 배치되는 경우, 상기 데이터 배선에 의해 영향을 받을 수 있다.
본 발명이 해결하고자 하는 과제는 이웃하는 서브 화소에 연결되는 데이터 배선에 인접하게 배치된 구동 트랜지스터가 상기 데이터 배선에 의해 영향을 받는 것을 방지하거나 줄일 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 표시 장치는 제1 방향으로 연장되는 스캔 배선들, 상기 제1 방향과 교차하는 제2 방향으로 연장되며 데이터 전압들이 인가되는 데이터 배선들, 상기 제2 방향으로 연장되며 제1 전원 전압이 인가되는 제1 구동 전압 배선들, 상기 제2 방향으로 연장되며 제1 전원 전압과 상이한 제2 전원 전압이 인가되는 제2 구동 전압 배선들, 및 상기 스캔 배선들과 상기 데이터 배선들에 연결되는 화소들을 구비한다. 상기 화소들 각각은 상기 제1 방향으로 배치되는 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 포함한다. 제1 구동 전압 배선들과 상기 제2 구동 전압 배선들은 상기 제1 방향에서 교대로 배치된다. 상기 화소들 중 제1 화소에서 상기 제1 구동 전압 배선들 중 제1 구동 전압 배선의 배치 위치는 상기 화소들 중 제2 화소에서 상기 제2 구동 전압 배선들 중 제2 구동 전압 배선의 배치 위치와 상이하다. 상기 제2 화소는 상기 제1 화소와 상기 제1 방향에서 이웃한다.
상기 과제를 해결하기 위한 또 다른 실시예에 표시 장치는 제1 방향으로 연장되는 스캔 배선들, 상기 제1 방향과 교차하는 제2 방향으로 연장되며 데이터 전압들이 인가되는 데이터 배선들, 상기 제2 방향으로 연장되며 제1 전원 전압이 인가되는 제1 구동 전압 배선들, 상기 제2 방향으로 연장되며 제1 전원 전압과 상이한 제2 전원 전압이 인가되는 제2 구동 전압 배선들, 상기 제2 방향으로 연장되며 상기 제1 전원 전압 및 상기 제2 전원 전압과 상이한 제3 전원 전압이 인가되는 제3 구동 전압 배선들, 및 상기 스캔 배선들과 상기 데이터 배선들에 연결되는 화소들을 구비한다. 상기 화소들 각각은 상기 제1 방향으로 배치되는 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 포함한다. 제1 구동 전압 배선들, 상기 제2 구동 전압 배선들, 및 상기 제3 구동 전압 배선들은 상기 제1 방향에서 교대로 배치된다. 상기 화소들 중 제1 화소에서 상기 제1 구동 전압 배선들 중에서 제1 구동 전압 배선의 배치 위치는 상기 화소들 중 제2 화소에서 상기 제2 구동 전압 배선들 중에서 제2 구동 전압 배선의 배치 위치와 상이하다. 상기 제2 화소는 상기 제1 화소와 상기 제1 방향에서 이웃한다. 상기 화소들 각각에는 상기 제1 구동 전압 배선, 상기 제2 구동 전압 배선, 및 상기 제3 구동 전압 배선들 중에서 제3 구동 전압 배선 중 적어도 어느 하나가 배치된다.
상기 과제를 해결하기 위한 또 다른 실시예에 표시 장치는 제1 방향으로 연장되는 스캔 배선들, 상기 제1 방향과 교차하는 제2 방향으로 연장되며 데이터 전압들이 인가되는 데이터 배선들, 상기 제2 방향으로 연장되며 제1 전원 전압이 인가되는 제1 구동 전압 배선들, 상기 제2 방향으로 연장되며 제1 전원 전압과 상이한 제2 전원 전압이 인가되는 제2 구동 전압 배선들, 및 상기 스캔 배선들과 상기 데이터 배선들에 연결되는 화소들을 구비한다. 상기 화소들 각각은 상기 제1 방향으로 배치되는 제1 서브 화소, 제2 서브 화소, 제3 서브 화소, 및 제4 서브 화소를 포함한다. 제1 구동 전압 배선들 중에서 제1 구동 전압 배선과 상기 제2 구동 전압 배선들 중 제2 구동 전압 배선은 상기 화소들 각각에 배치된다.
상기 과제를 해결하기 위한 또 다른 실시예에 표시 장치는 제1 방향으로 연장되는 스캔 배선들, 상기 제1 방향과 교차하는 제2 방향으로 연장되며 데이터 전압들이 인가되는 데이터 배선들, 상기 제2 방향으로 연장되며 전원 전압이 인가되는 구동 전압 배선들, 및 상기 스캔 배선들, 상기 데이터 배선들, 및 상기 구동 전압 배선들에 연결되는 서브 화소들을 구비한다. 상기 서브 화소들 각각은 게이트 전극에 인가되는 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 구동 전류를 제어하는 제1 트랜지스터를 포함한다. 상기 구동 전압 배선들 중 어느 한 구동 전압 배선은 상기 서브 화소들 중 어느 한 서브 화소의 제1 트랜지스터와 상기 데이터 배선들 중 상기 서브 화소에 연결되는 데이터 배선에 인접하는 데이터 배선 사이에 배치된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 화소들 각각에서 서로 인접한 서브 화소들 사이에 구동 전압 배선들 중 어느 하나를 배치함으로써, 서로 인접한 서브 화소들 중 어느 한 화소의 제1 트랜지스터가 다른 화소에 연결되는 데이터 배선에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 3은 일 실시예에 따른 서브 화소를 상세히 보여주는 회로도이다.
도 4는 도 3의 서브 화소에 인가되는 신호들을 보여주는 파형도이다.
도 5는 일 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도들이다.
도 6은 도 5의 제1 화소의 일 예를 보여주는 레이 아웃도이다.
도 7은 도 5의 제2 화소의 일 예를 보여주는 레이 아웃도이다.
도 8은 도 6의 제2 화소의 제2 서브 화소를 상세히 보여주는 레이 아웃도이다.
도 9는 도 8의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 10은 도 8의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 11은 도 7의 Ⅲ-Ⅲ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 12는 도 5의 제1 구동 전압 배선과 제2 구동 전압 배선의 유무에 따른 표시 패널의 제1 영역과 제2 영역의 계조 차이를 보여주는 예시도면들이다.
도 13은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 14는 도 13의 제2 화소의 일 예를 보여주는 레이 아웃도이다.
도 15는 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 16은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 17은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 18은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 19는 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 20은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 21은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 22는 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 23은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 24는 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 유기 발광 다이오드를 이용하는 유기 발광 표시 장치, 양자점 발광층을 포함하는 양자점 발광 표시 장치, 무기 반도체를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드(micro light emitting diode(LED))를 이용하는 초소형 발광 표시 장치와 같은 발광 표시 장치일 수 있다. 이하에서는, 표시 장치(10)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 메인 영역(MA)과 서브 영역(SA)을 포함할 수 있다.
메인 영역(MA)은 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(100)의 가장자리까지의 영역으로 정의될 수 있다.
서브 영역(SA)은 메인 영역(MA)의 일 측으로부터 제2 방향(Y축 방향)으로 돌출될 수 있다. 서브 영역(SA)의 제1 방향(X축 방향)의 길이는 메인 영역(MA)의 제1 방향(X축 방향)의 길이보다 작으며, 서브 영역(SA)의 제2 방향(Y축 방향)의 길이는 메인 영역(MA)의 제2 방향(Y축 방향)의 길이보다 작을 수 있으나, 이에 한정되지 않는다.
도 1에서는 서브 영역(SA)이 펼쳐진 것을 예시하였으나, 서브 영역(SA)은 구부러질 수 있으며, 이 경우 표시 패널(100)의 하면 상에 배치될 수 있다. 서브 영역(SA)이 구부러지는 경우, 기판(SUB)의 두께 방향(Z축 방향)에서 메인 영역(MA)과 중첩할 수 있다. 서브 영역(SA)에는 표시 구동 회로(200)가 배치될 수 있다.
표시 구동 회로(200)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(200)는 COF(chip on film) 방식으로 회로 보드(300) 상에 부착될 수 있다.
회로 보드(300)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 표시 패널(100)의 서브 영역(SA)의 일 단에 부착될 수 있다. 이로 인해, 회로 보드(300)는 표시 패널(100) 및 표시 구동 회로(200)와 전기적으로 연결될 수 있다. 회로 보드(300)는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 2를 참조하면, 표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300) 외에 스캔 구동부(410), 발광 구동부(420), 및 전원 공급부(430)를 더 포함한다. 또한, 표시 구동 회로(200)는 타이밍 제어부(210)와 데이터 구동부(220)를 포함할 수 있다.
표시 패널(100)의 표시 영역(DA)에는 서브 화소(SP)들 뿐만 아니라, 서브 화소(SP)들에 접속되는 스캔 배선들, 제1 발광 배선(EL1)들, 제2 발광 배선(EL2)들, 데이터 배선(DL)들이 배치될 수 있다. 스캔 배선들은 스캔 기입 배선(GWL)들, 스캔 제어 배선(GCL)들, 제1 스캔 바이어스 배선(EBL1)들, 및 제2 스캔 바이어스 배선(EBL2)들을 포함할 수 있다.
스캔 기입 배선(GWL)들, 스캔 제어 배선(GCL)들, 제1 스캔 바이어스 배선(EBL1)들, 및 제2 스캔 바이어스 배선(EBL2)들은 제1 방향(X축 방향)으로 연장될 수 있다. 제1 발광 배선(EL1)들과 제2 발광 배선(EL2)들은 제1 방향(X축 방향)으로 연장될 수 있다. 데이터 배선(DL)들은 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 연장될 수 있다.
서브 화소(SP)들 각각은 스캔 기입 배선(GWL)들 중 어느 하나, 스캔 제어 배선(GCL)들 중 어느 하나, 제1 스캔 바이어스 배선(EBL1)들 중 어느 하나, 및 제2 스캔 바이어스 배선(EBL2)들 중 어느 하나, 제1 발광 배선(EL1)들 중 어느 하나, 제2 발광 배선(EL2)들 중 어느 하나, 및 데이터 배선(DL)들 중 어느 하나에 접속될 수 있다.
서브 화소(SP)들 각각은 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다. 적어도 하나의 스위칭 트랜지스터는 스캔 기입 배선(GWL)으로부터 스캔 기입 신호가 인가되는 경우 턴-온되어, 데이터 배선(DL)의 데이터 전압을 구동 트랜지스터의 게이트 전극에 인가할 수 있다. 구동 트랜지스터는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급한다. 구동 트랜지스터와 적어도 하나의 스위칭 트랜지스터는 박막 트랜지스터(thin film transistor)일 수 있다. 발광 소자는 구동 트랜지스터의 구동 전류에 따라 발광할 수 있다. 발광 소자는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 커패시터는 구동 트랜지스터의 게이트 전극에 인가된 데이터 전압을 소정의 기간 동안 유지하는 역할을 할 수 있다. 서브 화소(SP)들 각각에 대한 설명은 도 3을 결부하여 후술한다.
표시 패널(100)의 비표시 영역(NDA)에는 스캔 기입 배선(GWL)들, 스캔 제어 배선(GCL)들, 제1 스캔 바이어스 배선(EBL1)들, 및 제2 스캔 바이어스 배선(EBL2)들에 신호들을 인가하기 위한 스캔 구동부(410)와 제1 발광 배선(EL1)들과 제2 발광 배선(EL2)들에 신호들을 인가하기 위한 발광 구동부(420)가 배치될 수 있다. 스캔 구동부(410)가 표시 패널(100)의 일 측에 배치되고, 발광 구동부(420)가 표시 패널(100)의 타 측에 배치된 것을 예시하였으나, 이에 한정되지 않는다.
스캔 구동부(410)는 표시 구동 회로(200)의 타이밍 제어부(210)에 연결될 수 있다. 스캔 구동부(410)는 타이밍 제어부(210)로부터 스캔 제어 신호(SCS)를 입력 받을 수 있다.
스캔 구동부(410)는 스캔 기입 신호 출력부(411), 스캔 제어 신호 출력부(412), 제1 스캔 바이어스 신호 출력부(413), 및 제2 스캔 바이어스 신호 출력부(414)를 포함할 수 있다. 스캔 기입 신호 출력부(411)는 스캔 제어 신호(SCS)에 따라 스캔 기입 신호들을 생성하여 스캔 기입 배선(GWL)들에 출력할 수 있다. 스캔 제어 신호 출력부(412)는 스캔 제어 신호(SCS)에 따라 스캔 제어 신호들을 생성하여 스캔 제어 배선(GCL)들에 출력할 수 있다. 제1 스캔 바이어스 신호 출력부(413)는 스캔 제어 신호(SCS)에 따라 제1 스캔 바이어스 신호들을 생성하여 제1 스캔 바이어스 배선(EBL1)들에 출력할 수 있다. 제2 스캔 바이어스 신호 출력부(414)는 스캔 제어 신호(SCS)에 따라 제2 스캔 바이어스 신호들을 생성하여 제2 스캔 바이어스 배선(EBL2)들에 출력할 수 있다.
발광 구동부(420)는 표시 구동 회로(200)의 타이밍 제어부(210)에 연결될 수 있다. 발광 구동부(420)는 타이밍 제어부(210)로부터 발광 제어 신호(ECS)를 입력 받을 수 있다.
발광 구동부(420)는 제1 발광 구동부(421)와 제2 발광 구동부(422)를 포함할 수 있다. 제1 발광 구동부(421)는 발광 제어 신호(ECS)에 따라 제1 발광 신호들을 생성하여 제1 발광 배선(EL1)들에 출력할 수 있다. 제2 발광 구동부(422)는 발광 제어 신호(ECS)에 따라 제2 발광 신호들을 생성하여 제2 발광 배선(EL2)들에 출력할 수 있다.
표시 구동 회로(200)의 타이밍 제어부(210)는 회로 보드(도 1의 300)로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받는다. 타이밍 제어부(210)는 타이밍 신호들에 따라 스캔 구동부(410)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 생성하고, 발광 구동부(420)의 동작 타이밍을 제어하기 위한 발광 제어 신호(ECS)를 생성하며, 데이터 구동부(220)의 동작 타이밍을 제어하기 위한 데이터 제어 신호(DCS)를 생성할 수 있다. 타이밍 제어부(210)는 스캔 제어 신호(SCS)를 스캔 구동부(410)로 출력하고, 발광 제어 신호(ECS)를 발광 구동부(420)로 출력할 수 있다. 타이밍 제어부(210)는 디지털 비디오 데이터(DATA)와 데이터 제어 신호(DCS)를 데이터 구동부(220)로 출력할 수 있다.
데이터 구동부(220)는 디지털 비디오 데이터(DATA)를 아날로그 정극성/부극성 데이터 전압들로 변환하여 데이터 배선(DL)들에 출력한다. 이로 인해, 스캔 구동부(410)의 스캔 기입 신호들에 의해 서브 화소(SP)들이 선택되며, 선택된 서브 화소(SP)들에 데이터 전압들이 공급된다.
전원 공급부(430)는 복수의 구동 전압들을 생성하여 표시 패널(100)에 공급할 수 있다. 예를 들어, 전원 공급부(430)는 제1 구동 전압(VSS), 제2 구동 전압(VINT), 제3 구동 전압(VREF), 및 제4 구동 전압(VDD)을 생성하여 표시 패널(100)에 공급할 수 있다. 제1 구동 전압(VSS), 제2 구동 전압(VINT), 제3 구동 전압(VREF), 및 제4 구동 전압(VDD)에 대한 설명은 도 3을 결부하여 후술한다.
도 3은 일 실시예에 따른 서브 화소를 상세히 보여주는 회로도이다.
도 3을 참조하면, 서브 화소(SP)는 스캔 기입 배선(GWL), 스캔 제어 배선(GCL), 제1 스캔 바이어스 배선(EBL1), 제2 스캔 바이어스 배선(EBL2), 제1 발광 배선(EL1), 제2 발광 배선(EL2), 및 데이터 배선(DL)에 접속될 수 있다. 또한, 서브 화소(SP)는 저전위 전압에 해당하는 제1 구동 전압(VSS)이 공급되는 제1 구동 전압 배선(VSL), 초기화 전압에 해당하는 제2 구동 전압(VINT)이 인가되는 제2 구동 전압 배선(VIL), 기준 전압에 해당하는 제3 구동 전압(VREF)이 인가되는 제3 구동 전압 배선(VRL), 및 고전위 전압에 해당하는 제4 구동 전압(VDD)이 인각되는 제4 구동 전압 배선(VDL)에 접속될 수 있다. 즉, 제1 구동 전압 배선(VSL)은 저전위 전압 배선, 제2 구동 전압 배선(VIL)은 초기화 전압 배선, 제3 구동 전압 배선(VRL)은 기준 전압 배선, 제4 구동 전압 배선(VDL)은 고전위 전압 배선일 수 있다. 이때, 제1 구동 전압(VSS)은 제2 구동 전압(VINT)보다 낮은 전압일 수 있다. 제3 구동 전압(VREF)은 제4 구동 전압(VDD)보다 높은 전압일 수 있다. 제4 구동 전압(VDD)은 제2 구동 전압(VINT)보다 높은 전압일 수 있다.
서브 화소(SP)는 복수의 트랜지스터들(T1~T8), 발광 소자(Light Emitting Element, LE), 제1 커패시터(Cpr), 및 제2 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 게이트 전극, 제1 전극, 및 제2 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 “구동 전류”라 칭함)를 제어하는 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 채널을 통해 흐르는 구동 전류(Ids)는 수학식 1과 같이 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 간의 전압(Vgs)과 문턱전압(threshold voltage) 간의 차이의 제곱에 비례한다.
Figure pat00001
수학식 1에서, k'는 제1 트랜지스터(T1)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vgs는 제1 트랜지스터(T1)의 게이트-소스간 전압, Vth는 제1 트랜지스터의 문턱전압을 의미한다.
발광 소자(LE)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(LE)의 발광량은 구동 전류(Ids)에 비례할 수 있다. 발광 소자(LE)는 제7 트랜지스터(T7)와 제1 구동 전압 배선(VSL) 사이에 배치될 수 있다. 발광 소자(LE)의 제1 전극은 제7 트랜지스터(T7)의 제2 전극에 접속되고, 제2 전극은 제2 구동 전압 배선(VSL)에 접속될 수 있다. 발광 소자(LE)의 제1 전극은 애노드 전극이고, 제2 전극은 캐소드 전극일 수 있다.
발광 소자(LE)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또는, 발광 소자(LE)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 또는, 발광 소자(LE)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 양자점 발광층을 포함하는 양자점 발광 소자일 수 있다. 또는, 발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.
제2 트랜지스터(T2)는 발광 소자(LE)의 제1 전극과 제2 구동 전압 배선(VIL) 사이에 배치될 수 있다. 제2 트랜지스터(T2)는 제1 스캔 바이어스 배선(EBL1)의 제1 스캔 바이어스 신호에 의해 턴-온되어 발광 소자(LE)의 제1 전극을 제2 구동 전압 배선(VIL)에 연결한다. 이로 인해, 발광 소자(LE)의 제1 전극에는 제2 구동 전압 배선(VIL)의 제2 구동 전압(VINT)이 인가될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 바이어스 배선(EBL1)에 접속되고, 제1 전극은 발광 소자(LE)의 제1 전극에 접속되며, 제2 전극은 제2 구동 전압 배선(VIL)에 접속될 수 있다.
제3 트랜지스터(T3)는 제1 커패시터(Cpr)의 제1 전극과 제3 구동 전압 배선(VRL) 사이에 배치될 수 있다. 제3 트랜지스터(T3)는 제1 스캔 바이어스 배선(EBL1)의 제1 스캔 바이어스 신호에 의해 턴-온되어 제1 커패시터(Cpr)의 제1 전극을 제3 구동 전압 배선(VRL)에 연결한다. 이로 인해, 제1 커패시터(Cpr)의 제1 전극에는 제3 구동 전압 배선(VRL)의 제3 구동 전압(VREF)이 인가될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제1 스캔 바이어스 배선(EBL1)에 접속되고, 제1 전극은 제1 커패시터(Cpr)의 제1 전극에 접속되며, 제2 전극은 제3 구동 전압 배선(VRL)에 접속될 수 있다.
제4 트랜지스터(T4)는 제1 커패시터(Cpr)의 제1 전극과 데이터 배선(DL) 사이에 배치될 수 있다. 제4 트랜지스터(T4)는 스캔 기입 배선(GWL)의 스캔 기입 신호에 의해 턴-온되어 제1 커패시터(Cpr)의 제1 전극을 데이터 배선(DL)에 연결한다. 이로 인해, 제1 커패시터(Cpr)의 제1 전극에는 데이터 배선(DL)의 데이터 전압이 인가될 수 있다. 제4 트랜지스터(ST4)의 게이트 전극은 스캔 기입 배선(GWL)에 접속되고, 제1 전극은 제1 커패시터(Cpr)의 제1 전극에 접속되며, 제2 전극은 데이터 배선(DL)에 접속될 수 있다.
제5 트랜지스터(T5)는 제1 트랜지스터(T1)의 제1 전극과 제2 전극 사이에 배치될 수 있다. 제5 트랜지스터(T5)는 스캔 제어 배선(GCL)의 스캔 제어 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 전극을 제2 전극에 연결한다. 즉, 제5 트랜지스터(T5)가 턴-온되는 경우, 제1 트랜지스터(T1)의 게이트 전극과 제2 전극이 접속되므로, 제1 트랜지스터(T1)는 다이오드(diode)로 구동한다. 제5 트랜지스터(T5)의 게이트 전극은 스캔 제어 배선(GCL)에 접속되고, 제1 전극은 제1 트랜지스터(ST1)의 제2 전극에 접속되며, 제2 전극은 제1 트랜지스터(T1)의 게이트 전극에 접속될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제1 전극과 제4 구동 전압 배선(VDL) 사이에 배치될 수 있다. 제6 트랜지스터(T6)는 제1 발광 배선(EL1)의 제1 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 전극을 제4 구동 전압 배선(VDL)에 연결한다. 이로 인해, 제1 트랜지스터(T1)의 제1 전극에는 제4 구동 전압 배선(VDL)의 제4 구동 전압(VDD)이 인가될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 제1 발광 배선(EL1)에 접속되고, 제1 전극은 제4 구동 전압 배선(VDL)에 접속되며, 제2 전극은 제1 트랜지스터(T1)의 소스 전극에 접속될 수 있다.
제7 트랜지스터(T7)는 제1 트랜지스터(T1)의 제2 전극과 발광 소자(LE)의 제1 전극 사이에 접속될 수 있다. 제7 트랜지스터(ST7)는 제2 발광 배선(EL2)의 제2 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제2 전극을 발광 소자(LE)의 제1 전극에 연결한다. 제7 트랜지스터(ST7)의 게이트 전극은 제2 발광 배선(EL2)에 접속되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 접속되며, 제2 전극은 발광 소자(LE)의 제1 전극에 접속될 수 있다. 제6 트랜지스터(T6)와 제7 트랜지스터(T7)가 모두 턴-온되는 경우, 구동 전류(Ids)는 발광 소자(LE)에 공급될 수 있다.
제8 트랜지스터(T8)는 제1 트랜지스터(T1)의 제2 전극과 제2 발광 배선(EL2) 사이에 접속될 수 있다. 제8 트랜지스터(T8)는 제2 스캔 바이어스 배선(EBL2)의 제2 스캔 바이어스 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제2 전극을 제2 발광 배선(EL2)에 연결한다. 제8 트랜지스터(T8)의 게이트 전극은 제2 스캔 바이어스 배선(EBL2)에 접속되고, 제1 전극은 제2 발광 배선(EL2)에 접속되며, 제2 전극은 제1 트랜지스터(T1)의 제2 전극에 접속될 수 있다.
제1 커패시터(Cpr)는 제1 트랜지스터(T1)의 제2 전극과 제3 트랜지스터(T3)의 제1 전극 사이에 형성된다. 제1 커패시터(Cpr)의 일 전극은 제3 트랜지스터(T3)의 제1 전극에 연결되고, 타 전극은 제1 트랜지스터(T1)의 제2 전극에 연결될 수 있다.
제2 커패시터(Cst)는 제1 트랜지스터(T1)의 제1 전극과 제4 구동 전압 배선(VDL) 사이에 형성된다. 제2 커패시터(Cst)의 일 전극은 제1 트랜지스터(T1)의 제1 전극에 연결되고, 타 전극은 제4 구동 전압 배선(VDL)에 연결될 수 있다.
트랜지스터들(T1~T8) 각각의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고, 나머지 하나는 드레인 전극일 수 있다. 트랜지스터들(T1~T8) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 트랜지스터들(T1~T8) 각각의 반도체층이 폴리 실리콘인 경우, 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정으로 형성될 수 있다.
또한, 도 3에서는 트랜지스터들(T1~T8)이 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다.
한편, 도 3에서는 서브 화소(SP)가 8 개의 트랜지스터들(T1~T8)과 2 개의 커패시터들(Cpr, Cst)을 포함하는 것을 예시하였으나, 서브 화소(SP)의 회로 구조는 도 3에 도시된 바에 한정되지 않는다.
도 4는 도 3의 서브 화소에 인가되는 신호들을 보여주는 파형도이다.
도 4에는 도 3의 서브 화소에 연결되는 스캔 기입 배선(GWL)의 스캔 기입 신호(GW), 스캔 제어 배선(GCL)의 스캔 제어 신호(GC), 제1 스캔 바이어스 배선(EBL1)의 제1 스캔 바이어스 신호(EB1), 제2 스캔 바이어스 배선(EBL2)의 제2 스캔 바이어스 신호(EB2), 제1 발광 배선(EL1)의 제1 발광 신호(EM1), 및 제2 발광 배선(EL2)의 제2 발광 신호(EM2)가 나타나 있다.
도 4를 참조하면, 스캔 기입 신호(GW)는 제4 트랜지스터(T4)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 스캔 제어 신호(GC)는 제5 트랜지스터(T5)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제1 스캔 바이어스 신호(EB1)는 제2 트랜지스터(T2)와 제3 트랜지스터(T3)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제2 스캔 바이어스 신호(EB2)는 제8 트랜지스터(T8) 턴-온과 턴-오프를 제어하기 위한 신호이다. 제1 발광 신호(EM1)는 제6 트랜지스터(T6)의 턴-온과 턴-오프를 제어하기 위한 신호이다. 제2 발광 신호(EM2)는 제7 트랜지스터(T7)의 턴-온과 턴-오프를 제어하기 위한 신호이다.
스캔 기입 신호(GW), 스캔 제어 신호(GC), 제1 스캔 바이어스 신호(EB1), 제2 스캔 바이어스 신호(EB2), 제1 발광 신호(EM1), 및 제2 발광 신호(EM2)는 1 프레임 기간을 주기로 발생할 수 있다. 1 프레임 기간은 제1 내지 제7 기간들(t1~t7)을 포함할 수 있다. 제1 기간(t1)은 제1 트랜지스터(T1)의 게이트 전극을 초기화하는 기간이고, 제2 기간(t2)은 제1 트랜지스터(T1)의 게이트 전극에 문턱전압을 샘플링하는 기간이며, 제3 기간(t3)은 제1 트랜지스터(T1)의 게이트 전극에 데이터 전압을 공급하는 기간이고, 제4 기간(t4) 내지 제6 기간(t6)은 제1 트랜지스터(T1)에 온 바이어스를 인가하고, 발광 소자(LE)의 제1 전극을 초기화하는 기간이며, 제7 기간(t7)은 제1 트랜지스터(T1)의 구동 전류(Ids)에 따라 발광 소자(LE)를 발광하는 기간이다.
스캔 기입 신호(GW)는 제3 기간(t3) 동안 게이트 온 전압(Von)을 가지며, 나머지 기간 동안 게이트 오프 전압(Voff)을 가질 수 있다. 스캔 제어 신호(GC)는 제1 내지 제3 기간들(t1~t3) 동안 게이트 온 전압(Von)을 가지며, 나머지 기간 동안 게이트 오프 전압(Voff)을 가질 수 있다. 제1 스캔 바이어스 신호(EB1)는 제1, 제2, 제5 및 제6 기간들(t1, t2, t5, t6) 동안 게이트 온 전압(Von)을 가지며, 나머지 기간 동안 게이트 오프 전압(Voff)을 가질 수 있다. 제2 스캔 바이어스 신호(EB2)는 제4 및 제5 기간들(t4, t5) 동안 게이트 온 전압(Von)을 가지며, 나머지 기간 동안 게이트 오프 전압(Voff)을 가질 수 있다. 제1 발광 신호(EM1)는 제2 및 제7 기간들(t2, t7) 동안 게이트 온 전압(Von)을 가지며, 나머지 기간 동안 게이트 오프 전압(Voff)을 가질 수 있다. 제2 발광 신호(EM2)는 제1, 제6 및 제7 기간들(t1, t6, t7) 동안 게이트 온 전압(Von)을 가지며, 나머지 기간 동안 게이트 오프 전압(Voff)을 가질 수 있다.
게이트 온 전압(Von)은 제2 내지 제8 트랜지스터들(T2~T8) 각각을 턴-온시킬 수 있는 턴-온 전압에 해당한다. 게이트 오프 전압(Voff)은 제2 내지 제8 트랜지스터들(T2~T8) 각각을 턴-오프시킬 수 있는 턴-오프 전압에 해당한다. 게이트 온 전압(Von)은 게이트 오프 전압(Voff)보다 낮은 전압일 수 있다.
이하에서는, 도 3 및 도 4를 결부하여 제1 내지 제7 기간들(t1~t7) 동안 서브 화소(SP)의 동작에 대하여 상세히 설명한다.
첫 번째로, 제1 기간(t1) 동안 제2 트랜지스터(T2), 제5 트랜지스터(T5), 및 제7 트랜지스터(T7)가 턴-온되므로, 제1 트랜지스터(T1)의 게이트 전극과 발광 소자(LE)의 제1 전극은 제2 구동 전압 배선(VIL)에 연결될 수 있다. 그러므로, 제1 트랜지스터(T1)의 게이트 전극과 발광 소자(LE)의 제1 전극은 제2 구동 전압 배선(VIL)의 제2 구동 전압(VINT)으로 초기화될 수 있다.
또한, 제1 기간(t1) 동안 제3 트랜지스터(T3)가 턴-온되므로, 제1 커패시터(Cpr)의 제1 전극은 제3 구동 전압 배선(VRL)에 연결될 수 있다. 그러므로, 제1 커패시터(Cpr)의 제1 전극은 제3 구동 전압 배선(VRL)의 제3 구동 전압(VREF)으로 초기화될 수 있다.
두 번째로, 제2 기간(t2) 동안 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴-온되므로, 제1 트랜지스터(T1)는 다이오드로 구동하며, 제1 트랜지스터(T1)의 제1 전극에는 제4 구동 전압 배선(VDL)의 제4 구동 전압이 인가될 수 있다. 이때, 제1 트랜지스터(T1)의 게이트 전극과 제1 전극 간의 전압(Vgs)이 제1 트랜지스터(T1)의 문턱전압보다 작기 때문에, 제1 트랜지스터(T1)는 게이트 전극과 제1 전극 간의 전압(Vgs)이 문턱전압에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 제2 기간(t2) 동안 제1 트랜지스터(T1)의 게이트 전극에는 제1 트랜지스터(T1)의 문턱전압이 샘플링될 수 있다.
또한, 제2 기간(t2) 동안 제2 트랜지스터(T2)가 턴-온되므로, 발광 소자(LE)의 제1 전극에는 제2 구동 전압 배선(VIL)의 제2 구동 전압(VINT)이 인가될 수 있다. 또한, 제2 기간(t2) 동안 제3 트랜지스터(T3)가 턴-온되므로, 제1 커패시터(Cpr)의 제1 전극에는 제3 구동 전압 배선(VRL)의 제3 구동 전압(VREF)이 인가될 수 있다.
세 번째로, 제3 기간(t3) 동안 제4 트랜지스터(T4)가 턴-온되므로, 제1 커패시터(Cpr)의 제1 전극은 데이터 배선(DL)에 연결될 수 있다. 그러므로, 제1 커패시터(Cpr)의 제1 전극에는 데이터 배선(DL)의 데이터 전압이 인가될 수 있다.
또한, 제3 기간(t3) 동안 제5 트랜지스터(T5)가 턴-온되므로, 제1 트랜지스터(T1)의 게이트 전극과 제2 전극은 서로 연결될 수 있다. 그러므로, 제1 커패시터(Cpr)의 제1 전극의 전압 변화량은 제1 트랜지스터(T1)의 게이트 전극에 반영될 수 있다. 그러므로, 제1 트랜지스터(T1)의 게이트 전극에는 데이터 전압이 인가(또는 샘플링)될 수 있다.
네 번째로, 제4 기간(t4) 동안 제8 트랜지스터(T8)가 턴-온되므로, 제1 트랜지스터(T1)의 제2 전극에는 제2 발광 배선(EL2)의 제2 발광 신호(EM2)의 게이트 오프 전압(Voff)이 인가될 수 있다. 이에 따라, 제4 기간(t4) 동안 제1 트랜지스터(T1)의 제1 전극과 제2 전극 사이에는 게이트 전극의 전압에 따른 전류가 흐를 수 있다. 즉, 제1 트랜지스터(T1)에 온 바이어스가 인가될 수 있다.
다섯 번째로, 제5 기간(t5) 동안 제2 트랜지스터(T2)와 제3 트랜지스터(T3)가 턴-온되므로, 발광 소자(LE)의 제1 전극은 제2 구동 전압 배선(VIL)의 제2 구동 전압(VINT)으로 초기화되고, 제1 커패시터(Cpr)의 제1 전극는 제3 구동 전압 배선(VRL)의 제3 구동 전압(VREF)으로 초기화될 수 있다. 또한, 제5 기간(t5) 동안 제8 트랜지스터(T8)가 턴-온되므로, 제1 트랜지스터(T1)에 온 바이어스가 인가될 수 있다.
여섯 번째로, 제6 기간(t6) 동안 제2 트랜지스터(T2)와 제7 트랜지스터(T7)가 턴-온되므로, 제1 트랜지스터(T1)의 제2 전극과 발광 소자(LE)의 제1 전극은 제2 구동 전압 배선(VIL)의 제2 구동 전압(VINT)으로 초기화될 수 있다. 또한, 제6 기간(t6) 동안 제3 트랜지스터(T3)가 턴-온되므로, 제1 커패시터(Cpr)의 제1 전극은 제3 구동 전압 배선(VRL)의 제3 구동 전압(VREF)으로 초기화될 수 있다.
일곱 번째로, 제7 기간(t7) 동안 제6 트랜지스터(T6)와 제7 트랜지스터(T7)가 턴-온되므로, 제1 트랜지스터(T1)의 제1 전극은 제4 구동 전압 배선(VDL)에 연결되고, 제2 전극은 발광 소자(LE)에 연결될 수 있다. 이로 인해, 제1 트랜지스터(T1)의 게이트 전극의 전압에 따라 제1 트랜지스터(T1)에 흐르는 구동 전류(Ids)는 발광 소자(EL)에 공급될 수 있다.
도 5는 일 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도들이다.
도 5에서는 설명의 편의를 위해 제1 방향(X축 방향)으로 배열된 제1 내지 제6 화소들(PX1~PX6)만을 예시하였다.
도 5를 참조하면, 제1 내지 제6 화소들(PX1~PX6) 각각은 제1 방향(X축 방향)으로 배열된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함할 수 있다. 제1 서브 화소(SP1)는 제1 색의 광을 발광하고, 제2 서브 화소(SP2)는 제2 색의 광을 발광하며, 제3 서브 화소(SP3)는 제3 색의 광을 발광할 수 있다. 제1 색은 적색이고, 제2 색은 녹색이며, 제3 색은 청색일 수 있으나, 이에 한정되지 않는다. 제1 내지 제6 화소들(PX1~PX6) 각각이 3 개의 서브 화소들(SP1, SP2, SP3)을 포함하는 것을 예시하였으나, 제1 내지 제6 화소들(PX1~PX6) 각각의 서브 화소들(SP1, SP2, SP3)의 개수는 이에 한정되지 않는다.
제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들은 제1 방향(X축 방향)에서 교대로 배치될 수 있다. 즉, 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들은 제1 방향(X축 방향)에서 제1 구동 전압 배선(VSL), 제2 구동 전압 배선(VIL), 제1 구동 전압 배선(VSL), 및 제2 구동 전압 배선(VIL)의 순서로 배치될 수 있다.
또한, 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들 중 어느 하나가 화소(PX)들 각각에 배치될 수 있다. 예를 들어, 제1 구동 전압 배선(VSL)은 제1 화소(PX1), 제3 화소(PX3), 및 제5 화소(PX5)에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제2 화소(PX2), 제4 화소(PX4), 및 제6 화소(PX6)에 배치될 수 있다.
제1 화소(PX1), 제3 화소(PX3), 및 제5 화소(PX5) 각각에서 제1 구동 전압 배선(VSL)의 배치 위치는 제2 화소(PX2), 제4 화소(PX4), 및 제6 화소(PX6) 각각에서 제2 구동 전압 배선(VIL)의 배치 위치와 동일할 수 있다. 제1 구동 전압 배선(VSL)은 제1 화소(PX1), 제3 화소(PX3), 및 제5 화소(PX5) 각각에서 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제2 화소(PX2), 제4 화소(PX4), 및 제6 화소(PX6) 각각에서 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다.
도 5와 같이, 화소(PX)들 각각의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 제1 구동 전압 배선(VSL)과 제2 구동 전압 배선(VIL) 중 어느 하나를 배치함으로써, 제2 서브 화소(SP2)의 제1 트랜지스터(T1)가 제3 서브 화소(SP3)에 연결되는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다. 이에 대한 자세한 설명은 도 6 및 도 7을 결부하여 후술한다.
도 6은 도 5의 제1 화소의 일 예를 보여주는 레이 아웃도이다. 도 7은 도 5의 제2 화소의 일 예를 보여주는 레이 아웃도이다.
도 6에는 제1 화소(PX1)의 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)의 일 예가 상세히 도시되어 있으며, 도 7에는 제2 화소(PX2)의 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)의 일 예가 상세히 도시되어 있다.
도 6 및 도 7을 참조하면, 제1 화소(PX1)와 제2 화소(PX2) 각각에서 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)는 제1 방향(X축 방향)으로 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제1 방향(X축 방향)으로 연장되는 제2 수평 구동 전압 배선(HVIL)과 제2 방향(Y축 방향)으로 연장되는 제2 수직 구동 전압 배선(VVIL)을 포함할 수 있다. 제3 구동 전압 배선(VRL)은 제1 방향(X축 방향)으로 연장되는 제3 수평 구동 전압 배선(HVRL)과 제2 방향(Y축 방향)으로 연장되는 제3 수직 구동 전압 배선(VVRL)을 포함할 수 있다. 제4 구동 전압 배선(VDL)은 제1 방향(X축 방향)으로 연장되는 제4 수평 구동 전압 배선(HVDL), 제2 방향(Y축 방향)으로 연장되는 제4 수직 구동 전압 배선(VVDL), 및 제1 방향(X축 방향)으로 연장되는 스토리지 전압 배선(VSTL)을 포함할 수 있다.
제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3) 각각에서 제3 수평 구동 전압 배선(HVRL), 스캔 기입 배선(GWL), 제1 스캔 바이어스 배선(EBL1), 제2 수평 구동 전압 배선(HVIL), 제1 발광 배선(EL1), 제4 수평 구동 전압 배선(HVDL), 스토리지 전압 배선(VSTL), 리페어 배선(RL), 게이트 제어 배선(GCL), 제2 스캔 바이어스 배선(EBL2), 및 제2 발광 배선(EL2)은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 배치될 수 있다. 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3) 각각에서 데이터 배선(DL), 제4 수직 구동 전압 배선(VVDL), 및 제3 수직 구동 전압 배선(VVRL)이 제2 방향(Y축 방향)으로 연장되고, 제1 방향(X축 방향)으로 배치될 수 있다.
제1 구동 전압 배선(VSL)은 제1 화소(PX1)의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다. 제2 구동 전압 배선(VIL)의 제2 수직 구동 전압 배선(VVIL)은 제2 화소(PX2)의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다.
제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3) 각각은 제1 내지 제8 트랜지스터들(T1~T8), 제1 커패시터(Cpr), 및 제2 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 방향(X축 방향)에서 데이터 배선(DL)들 중에서 서로 인접하는 두 개의 데이터 배선들 사이에 배치될 수 있다. 제1 트랜지스터(T1)는 제2 방향(Y축 방향)에서 제4 수평 구동 전압 배선(HVDL)과 리페어 배선(RPL) 사이에 배치될 수 있다. 제1 트랜지스터(T1)는 제3 방향(Z축 방향)에서 스토리지 전압 배선(VSTL)과 중첩할 수 있다.
제2 트랜지스터(T2)는 제2 방향(Y축 방향)에서 제1 스캔 바이어스 배선(EBL1)과 제1 발광 배선(EL1) 사이에 배치될 수 있다. 제2 트랜지스터(T2)의 적어도 일부는 제3 방향(Z축 방향)에서 데이터 배선(DL) 및 제2 수평 구동 전압 배선(VIL)과 중첩할 수 있다.
제3 트랜지스터(T3)는 제1 방향(X축 방향)에서 제4 수직 구동 전압 배선(VVDL)과 제3 수직 구동 전압 배선(VVRL) 사이에 배치될 수 있다. 제3 트랜지스터(T3)는 제2 방향(Y축 방향)에서 스캔 기입 배선(GWL)과 제1 스캔 바이어스 배선(EBL1) 사이에 배치될 수 있다.
제4 트랜지스터(T4)는 제1 방향(X축 방향)에서 데이터 배선(DL)과 제4 수직 구동 전압 배선(VVDL) 사이에 배치될 수 있다. 제4 트랜지스터(T4)는 제2 방향(Y축 방향)에서 스캔 기입 배선(GWL)과 제1 스캔 바이어스 배선(EBL1) 사이에 배치될 수 있다.
제5 트랜지스터(T5)는 제2 방향(Y축 방향)에서 리페어 배선(RL)과 스캔 제어 배선(GCL) 사이에 배치될 수 있다. 제5 트랜지스터(T5)의 적어도 일부는 제3 방향(Z축 방향)에서 제4 수직 구동 전압 배선(VVDL4)과 중첩할 수 있다.
제6 트랜지스터(T6)는 제2 방향(Y축 방향)에서 제1 발광 배선(EL1)과 제1 트랜지스터(T1) 사이에 배치될 수 있다. 제6 트랜지스터(T6)의 적어도 일부는 제3 방향(Z축 방향)에서 제4 수평 구동 전압 배선(HVDL4) 및 제4 수직 구동 전압 배선(VVDL4)과 중첩할 수 있다.
제7 트랜지스터(T7)는 제1 방향(X축 방향)에서 데이터 배선(DL)과 제4 수직 구동 전압 배선(VVDL) 사이에 배치될 수 있다. 제7 트랜지스터(T7)는 제2 방향(Y축 방향)에서 리페어 배선(RPL)과 스캔 제어 배선(GCL) 사이에 배치될 수 있다.
제8 트랜지스터(T8)는 제2 방향(Y축 방향)에서 스캔 제어 배선(GCL)과 제2 발광 배선(EL2) 사이에 배치될 수 있다. 제8 트랜지스터(T8)는 제3 방향(Z축 방향)에서 제2 스캔 바이어스 배선(EBL2) 및 제4 수직 구동 전압 배선(VVDL)과 중첩할 수 있다.
제1 커패시터(Cpr)는 제3 방향(Z축 방향)에서 중첩하는 제1 커패시터 전극(CPRE1)과 제2 커패시터 전극(CPRE2)를 포함할 수 있다. 즉, 제1 커패시터 전극(CPRE1)은 제1 커패시터(Cpr)의 제1 전극이고, 제2 커패시터 전극(CPRE2)은 제1 커패시터(Cpr)의 제2 전극일 수 있다. 제1 커패시터(Cpr)는 제2 방향(Y축 방향)에서 제1 발광 배선(EL1)과 제1 스캔 바이어스 배선(EBL1) 사이에 배치될 수 있다. 제1 커패시터(Cpr)는 제3 방향(Z축 방향)에서 제2 수평 구동 전압 배선(HVIL), 제3 수직 구동 전압 배선(VVRL), 및 제4 수직 구동 전압 배선(VVDL)과 중첩할 수 있다.
제2 커패시터(Cst)는 제3 방향(Z축 방향)에서 제1 트랜지스터(T1)의 게이트 전극(G1)과 그와 제3 방향(Z축 방향)에서 중첩하는 스토리지 전압 배선(VSTL)의 일부 영역을 포함할 수 있다. 즉, 제1 트랜지스터(T1)의 게이트 전극(G1)은 제2 커패시터(Cst)의 제1 전극이고, 스토리지 전압 배선(VSTL)의 일부 영역은 제2 커패시터(Cst)의 제2 전극일 수 있다. 제2 커패시터(Cst)는 제1 방향(X축 방향)에서 데이터 배선(DL)들 중에서 서로 인접하는 두 개의 데이터 배선들 사이에 배치될 수 있다. 제2 커패시터(Cst)는 제2 방향(Y축 방향)에서 제4 수평 구동 전압 배선(HVDL)과 리페어 배선(RPL) 사이에 배치될 수 있다. 제2 커패시터(Cst)는 제3 방향(Z축 방향)에서 제3 수직 구동 전압 배선(VVRL) 및 제4 수직 구동 전압 배선(VVDL)과 중첩할 수 있다.
도 6 및 도 7과 같이, 서브 화소들(SP1, SP2, SP3) 각각의 제1 트랜지스터(T1)는 그에 인접하게 배치되는 데이터 배선(DL)에 의해 영향을 받을 수 있다. 예를 들어, 제1 트랜지스터(T1)의 게이트 전극에 화이트 계조의 데이터 전압이 인가되는 반면에, 제1 트랜지스터(T1)에 인접하는 데이터 배선(DL)에 블랙 계조의 데이터 전압이 인가되는 경우, 제1 트랜지스터(T1)의 게이트 전극의 전압은 제1 트랜지스터(T1)에 인접하는 데이터 배선(DL)에 의해 상승할 수 있다. 이로 인해, 제1 트랜지스터(T1)의 구동 전류(Ids)는 원래 의도한 바보다 낮을 수 있으며, 발광 소자(LE)의 발광 휘도 역시 원래 의도한 바보다 낮을 수 있다. 즉, 서브 화소들(SP1, SP2, SP3) 각각은 원래 표현하려던 계조보다 낮은 계조를 표현할 수 있으며, 이 경우 도 12와 같이 화상 품질이 저하될 수 있다.
화소들(PX1~PX6) 각각에서 서브 화소들(SP1, SP2, SP3) 각각의 제1 트랜지스터(T1)가 데이터 배선(DL)에 의해 영향을 받는 것을 줄이기 위해서는, 서브 화소들(SP1, SP2, SP3) 사이마다 제1 구동 전압 배선(VSL)과 제3 구동 전압 배선(VIL)의 제3 수직 구동 배선(VVIL)을 교대로 배치하는 것이 바람직하다. 하지만, 서브 화소들(SP1, SP2, SP3)의 집적도가 높아짐으로써, 단위 면적당 화소의 개수(PPI, Pixels Per Inch)가 많아질 수 있다. 이로 인해, 서브 화소들(SP1, SP2, SP3) 사이마다 제1 구동 전압 배선(VSL)과 제3 구동 전압 배선(VIL)의 제3 수직 구동 배선(VVIL)을 교대로 배치할 수 있는 공간이 부족하다.
이때, 제1 서브 화소(SP1)가 적색 광을 발광하고, 제2 서브 화소(SP2)가 녹색 광을 발광하며, 제3 서브 화소(SP3)가 청색 광을 발광하는 경우, 화소들(PX1~PX6) 각각의 휘도는 제2 서브 화소(SP2)의 휘도 변화에 의해 가장 큰 영향을 받으며, 제3 서브 화소(SP3)의 휘도 변화에 의해 가장 적게 영향을 받을 수 있다. 그러므로, 화소들(PX1~PX6) 각각의 휘도 변화를 최소화하기 위해서는, 제2 서브 화소(SP2)의 휘도 변화를 최소화할 필요가 있다.
화소들(PX1~PX6) 각각에서 제2 서브 화소(SP2)의 휘도 변화를 최소화하기 위해, 도 6 및 도 7과 같이 제2 서브 화소(SP2)의 제1 트랜지스터(T1)와 그에 가장 인접하는 제3 서브 화소(SP3)의 데이터 배선(DL) 사이에 제1 구동 전압 배선(VSL) 또는 제3 구동 전압 배선(VIL)의 제3 수직 구동 전압 배선(VVIL)을 배치한다. 이로 인해, 제2 서브 화소(SP2)의 제1 트랜지스터(T1)가 제3 서브 화소(SP3)의 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
한편, 도 6과 도 7에서는 화소들(PX1~PX6) 각각에서 제2 서브 화소(SP2)의 제1 트랜지스터(T1)와 제3 서브 화소(SP3)의 데이터 배선(DL) 사이에 제1 구동 전압 배선(VSL) 또는 제3 구동 전압 배선(VIL)의 제3 수직 구동 전압 배선(VVIL)을 배치하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소들(PX1~PX6) 각각에서 제1 서브 화소(SP1)의 제1 트랜지스터(T1)와 제2 서브 화소(SP2)의 데이터 배선(DL) 사이에 제1 구동 전압 배선(VSL) 또는 제3 구동 전압 배선(VIL)의 제3 수직 구동 전압 배선(VVIL)을 배치함으로써, 제1 서브 화소(SP1)의 제1 트랜지스터(T1)가 제2 서브 화소(SP2)의 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다. 또한, 화소들(PX1~PX6) 각각에서 제3 서브 화소(SP3)의 제1 트랜지스터(T1)와 제1 서브 화소(SP1)의 데이터 배선(DL) 사이에 제1 구동 전압 배선(VSL) 또는 제3 구동 전압 배선(VIL)의 제3 수직 구동 전압 배선(VVIL)을 배치함으로써, 제3 서브 화소(SP3)의 제1 트랜지스터(T1)가 제1 서브 화소(SP1)의 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
도 8은 도 6의 제2 화소의 제2 서브 화소를 상세히 보여주는 레이 아웃도이다.
도 8을 참조하면, 액티브층(ACT)은 제1 방향(X축 방향)으로 배치되는 제3 수평 구동 전압 배선(VVRL)과, 제1 내지 제8 트랜지스터들(T1~T8)의 채널들(CH1~CH8), 제1 전극들(S1~S8), 및 제2 전극들(D1~D8)을 포함할 수 있다. 제3 수평 구동 전압 배선(VVRL), 제3 트랜지스터(T3)의 채널(CH3), 제1 전극(S3), 및 제2 전극(D3), 및 제4 트랜지스터(T4)의 채널(CH4), 제1 전극(S4), 및 제2 전극(D4)은 서로 연결될 수 있다. 제1, 제2, 및 제5 내지 제8 트랜지스터들(T1, T2, T5~T8)의 채널들(CH1, CH2, CH5~CH8), 제1 전극들(S1, S2, S5~S8), 및 제2 전극들(D1, D2, D5~D8)은 서로 연결될 수 있다.
제1 내지 제8 트랜지스터들(T1~T8)의 채널들(CH1~CH8)은 반도체 영역일 수 있으며, 제3 수평 구동 전압 배선(VVRL)과 제1 내지 제8 트랜지스터들(T1~T8)의 제1 전극들(S1~S8)과 제2 전극들(D1~D8)은 도전성을 갖는 도전 영역일 수 있다.
제1 게이트 금속층(GML1)은 제1 방향(X축 방향)으로 배치되는 제1 내지 제8 트랜지스터들(T1~T8)의 게이트 전극들(G1~G8)과 제2 커패시터(Cst)의 제2 전극(CPRE2)을 포함할 수 있다. 제1 내지 제8 트랜지스터들(T1~T8)의 게이트 전극들(G1~G8)과 제1 커패시터(Cpr)의 제2 전극(CPRE2)은 섬(island) 형태로 형성될 수 있다.
제2 게이트 금속층(GML2)은 제1 방향(X축 방향)으로 배치되는 스토리지 전압 배선(VSTL)과 리페어 배선(RPL), 및 제1 커패시터(Cpr)의 제1 전극(CPRE1)을 포함할 수 있다. 제1 커패시터(Cpr)의 제2 전극(CPRE2)은 섬(island) 형태로 형성될 수 있다.
제1 소스 금속층(SDL1)은 제1 방향(X축 방향)으로 배치되는 스캔 기입 배선(GWL), 제1 스캔 바이어스 배선(GWL1), 제2 수평 구동 전압 배선(HVIL), 스캔 제어 배선(GCL), 제2 스캔 바이어스 배선(GWL2), 및 제2 발광 배선(EL2)을 포함할 수 있다. 제1 소스 금속층(SDL1)은 섬 형태로 형성되는 데이터 연결 전극(DCE), 제3 구동 연결 전극(VRE), 제1 커패시터 연결 전극(CPB1), 제2 커패시터 연결 전극(CPB2), 제1 애노드 연결 전극(ANDE1), 및 게이트 연결 전극(GCE)을 포함할 수 있다.
게이트 연결 전극(GCE)은 제1 게이트 콘택홀(GCT1)을 통해 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결될 수 있다. 게이트 연결 전극(GCE)은 제9 게이트 콘택홀(GCT9)을 통해 제5 트랜지스터(T5)의 제2 전극(D5)에 연결될 수 있다.
제1 스캔 바이어스 배선(EBL1)은 제2 게이트 콘택홀(GCT2)을 통해 제2 트랜지스터(T2)의 게이트 전극(G2)에 연결될 수 있다. 제1 스캔 바이어스 배선(EBL1)은 제3 게이트 콘택홀(GCT3)을 통해 제3 트랜지스터(T3)의 게이트 전극(G3)에 연결될 수 있다.
스캔 기입 배선(GWL)은 제4 게이트 콘택홀(GCT4)을 통해 제4 트랜지스터(T4)의 게이트 전극(G4)에 연결될 수 있다. 스캔 제어 배선(GCL)은 제5 게이트 콘택홀(GCT5)을 통해 제5 트랜지스터(T5)의 게이트 전극(G5)에 연결될 수 있다.
제1 발광 배선(EL1)은 제6 게이트 콘택홀(GCT6)을 통해 제6 트랜지스터(T6)의 게이트 전극(G6)에 연결될 수 있다. 제2 발광 배선(EL2)은 제7 게이트 콘택홀(GCT7)을 통해 제7 트랜지스터(T7)의 게이트 전극(G7)에 연결될 수 있다. 제2 스캔 바이어스 배선(EBL2)은 제8 게이트 콘택홀(GCT8)을 통해 제8 트랜지스터(T8)의 게이트 전극(G8)에 연결될 수 있다.
제2 수평 구동 전압 배선(HVIL)은 제1 초기화 콘택홀(VICT)을 통해 제2 트랜지스터(T2)의 제1 전극(S2)에 연결될 수 있다. 제3 구동 연결 전극(VRE)은 제1 기준 콘택홀(VRCT1)을 통해 제3 트랜지스터(T3)의 제1 전극(S3)에 연결될 수 있다. 데이터 연결 전극(DCE)은 제1 데이터 콘택홀(DCT1)을 통해 제4 트랜지스터(T4)의 제1 전극(S2)에 연결될 수 있다.
제4 수평 구동 전압 배선(HVDL)은 제1 고전위 콘택홀(VDCT1)을 통해 제6 트랜지스터(T6)의 제1 전극(S5)에 연결될 수 있다. 제4 수평 구동 전압 배선(HVDL)은 제2 고전위 콘택홀(VDCT2)을 통해 스토리지 전압 배선(VSTL)에 연결될 수 있다.
제2 발광 배선(EL2)은 발광 콘택홀(ECT)을 통해 제8 트랜지스터(T8)의 제1 전극(S8)에 연결될 수 있다. 제1 애노드 연결 전극(ANDE1)은 제1 애노드 콘택홀(ANCT1)을 통해 제7 트랜지스터(T7)의 제2 전극(D7)에 연결될 수 있다.
제1 커패시터 연결 전극(CPRE1)은 제1 커패시터 콘택홀(CPCT1)을 통해 제3 트랜지스터(T3)의 제2 전극(D3)과 제4 트랜지스터(T4)의 제2 전극(D4)에 연결될 수 있다. 제1 커패시터 연결 전극(CPRE1)은 제2 커패시터 콘택홀(CPCT2)을 통해 제1 커패시터(Cpr)의 제1 전극(CPRE1)에 연결될 수 있다.
제2 커패시터 연결 전극(CPRE2)은 제3 커패시터 콘택홀(CPCT3)을 통해 제1 커패시터(Cpr)의 제2 전극(CPRE2)에 연결될 수 있다. 제2 커패시터 연결 전극(CPRE2)은 제4 커패시터 콘택홀(CPCT4)을 통해 제1 트랜지스터(T1)의 제2 전극(D1)에 연결될 수 있다.
제2 소스 금속층(SDL2)은 제2 방향(Y축 방향)으로 배치되는 데이터 배선(DL), 제4 수직 구동 전압 배선(VVDL), 제3 수직 구동 전압 배선(VVRL), 제2 수직 구동 전압 배선(VVIL), 및 제1 구동 전압 배선(도 6과 도 7의 VSL)을 포함할 수 있다. 또한, 제2 소스 금속층(SDL2)은 섬 형태로 형성되는 제2 애노드 연결 전극(ANDE2)을 더 포함할 수 있다.
데이터 배선(DL)은 제2 데이터 콘택홀(DCT2)을 통해 데이터 연결 전극(DCE)에 연결될 수 있다. 제2 데이터 콘택홀(DCT2)의 크기는 제1 데이터 콘택홀(DCT1)의 크기보다 클 수 있다.
제3 수직 구동 전압 배선(VVRL)은 제2 기준 콘택홀(VRCT2)을 통해 제3 구동 연결 전극(VRE)에 연결될 수 있다. 제2 기준 콘택홀(VRCT2)의 크기는 제1 기준 콘택홀(VRCT1)의 크기보다 클 수 있다.
제4 수직 구동 전압 배선(VVDL)은 제3 고전위 콘택홀(VDCT3)을 통해 제4 수평 구동 전압 배선(HVDL)에 연결될 수 있다. 제3 고전위 콘택홀(VDCT3)의 크기는 제1 고전위 콘택홀(VDCT1) 크기 및 제2 고전위 콘택홀(VDCT2)의 크기보다 클 수 있다.
제2 수직 구동 전압 배선(VVIL)은 제2 초기화 콘택홀(VICT2)을 통해 제2 수평 구동 전압 배선(HVIL)에 연결될 수 있다. 제2 수평 구동 전압 배선(HVIL)은 도 8과 같이 제2 수직 구동 전압 배선(VVIL)과 중첩하는 영역에서 제2 방향(Y축 방향)으로 돌출되는 돌출부(PP)를 포함할 수 있으며, 제2 수직 구동 전압 배선(VVIL)은 돌출부(PP)에 연결될 수 있다.
제1 구동 전압 배선(VSL)은 도 6 및 도 7과 같이 제1 구동 콘택홀(VSCT)을 통해 제1 구동 연결 전극(VSE)에 연결될 수 있다. 제1 구동 연결 전극(VSE)은 섬 형태로 형성될 수 있다.
도 8과 같이, 제2 서브 화소(SP2)의 제1 트랜지스터(T1)의 게이트 전극(G1)과 제3 서브 화소(SP3)의 데이터 배선(DL) 사이에 제2 수직 구동 전압 배선(VVIL)이 배치되므로, 제2 서브 화소(SP2)의 제1 트랜지스터(T1)의 게이트 전극(G1)이 제3 서브 화소(SP3)의 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
또한, 제2 서브 화소(SP2)에서 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결되는 게이트 연결 전극(GCE)과 제3 서브 화소(SP3)의 데이터 배선(DL) 사이에 제2 수직 구동 전압 배선(VVIL)이 배치된다. 그러므로, 제2 서브 화소(SP2)의 게이트 연결 전극(GCE)이 제3 서브 화소(SP3)의 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다. 따라서, 제2 서브 화소(SP2)의 제1 트랜지스터(T1)의 게이트 전극(G1)이 제3 서브 화소(SP3)의 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
나아가, 제2 서브 화소(SP2)에서 게이트 연결 전극(GCE)에 의해 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결되는 제5 트랜지스터(T5)의 제2 전극(D5)과 제3 서브 화소(SP3)의 데이터 배선(DL) 사이에 제2 수직 구동 전압 배선(VVIL)이 배치된다. 그러므로, 제2 서브 화소(SP2)의 제5 트랜지스터(T5)의 제2 전극(D5)이 제3 서브 화소(SP3)의 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다. 따라서, 제2 서브 화소(SP2)의 제1 트랜지스터(T1)의 게이트 전극(G1)이 제3 서브 화소(SP3)의 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
도 9는 도 8의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 10은 도 8의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 11은 도 8의 Ⅲ-Ⅲ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 9 내지 도 11에서는 설명의 편의를 위해, 제4 트랜지스터(T4), 제1 커패시터(Cpr), 제1 및 제2 애노드 연결 전극들(ANDE1, ANDE2), 제7 트랜지스터(T7), 제1 트랜지스터(T1), 제2 수평 구동 전압 배선(HVIL), 및 제2 수직 구동 전압 배선(VVIL)만을 도시하였다.
도 9 내지 도 11을 참조하면, 기판(SUB1) 상에는 박막 트랜지스터층(TFTL), 발광 소자층(EML), 봉지층(TFE)이 순차적으로 형성될 수 있다.
박막 트랜지스터층(TFTL)은 차광층(BML), 버퍼막(BF), 액티브층(ACT), 제1 게이트 금속층(GML1), 제2 게이트 금속층(GML2), 제1 소스 금속층(SDL1), 제2 소스 금속층(SDL2), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 보호막(150), 제1 유기막(160), 및 제2 유기막(161)을 포함한다.
기판(SUB1)의 일면 상에는 차광층(BML)이 형성될 수 있다. 차광층(BML)은 제1 트랜지스터(T1)의 채널(CH1)에 입사되는 광을 차단하기 위해 제3 방향(Z축 방향)에서 제1 트랜지스터(T1)의 채널(CH1)과 중첩할 수 있으나, 이에 한정되지 않는다. 또는, 차광층(BML)은 제1 트랜지스터(T1)의 채널(CH1) 뿐만 아니라, 제2 내지 제8 트랜지스터들(T2~T8)의 채널들(CH2~CH8) 중 적어도 하나에 입사되는 광을 차단하기 위해 제3 방향(Z축 방향)에서 제2 내지 제8 트랜지스터들(T2~T8)의 채널들(CH2~CH8) 중 적어도 하나와 중첩할 수 있다. 제3 방향(Z축 방향)은 기판(SUB1)의 두께 방향 또는 표시 패널(100)의 두께 방향일 수 있다. 차광층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 차광층(BML)은 생략될 수 있다.
차광층(BML) 상에는 버퍼막(BF)이 형성될 수 있다. 버퍼막(BF)은 투습에 취약한 기판(SUB1)을 통해 침투하는 수분으로부터 박막 트랜지스터들과 발광 소자층(EML)의 유기 발광층(172)을 보호하기 위해 기판(SUB1)의 일면 상에 형성될 수 있다. 버퍼막(BF)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(BF)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
버퍼막(BF) 상에는 액티브층(ACT)이 형성될 수 있다. 액티브층(ACT)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함할 수 있다. 액티브층(ACT)이 다결정 실리콘 또는 산화물 반도체로 이루어지는 경우, 이온 도핑된 액티브층(ACT)은 도전성을 가질 수 있다.
액티브층(ACT) 상에는 게이트 절연막(130)이 형성될 수 있다. 게이트 절연막(130)은 제1 내지 제8 트랜지스터들(T1~T8)의 채널 영역들(CH1~CH8) 상에 배치될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
게이트 절연막(130) 상에는 제1 게이트 금속층(GML1)이 형성될 수 있다. 제1 게이트 금속층(GML1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 게이트 금속층(GML1)과 액티브층(ACT)의 일부 상에는 제1 층간 절연막(141)이 형성될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제1 층간 절연막(141)은 복수의 무기막을 포함할 수 있다.
제1 층간 절연막(141) 상에는 제2 게이트 금속층(GML2)이 형성될 수 있다. 제2 게이트 금속층(GML2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트 금속층(GML2) 상에는 제2 층간 절연막(142)이 형성될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(142)은 복수의 무기막을 포함할 수 있다.
제2 층간 절연막(142) 상에는 제1 소스 금속층(SDL1)이 형성될 수 있다. 제1 소스 금속층(SDL1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 소스 금속층(SDL1) 상에는 액티브층(ACT), 제1 게이트 금속층(GML1), 제2 게이트 금속층(GML2), 및 제1 소스 금속층(SDL1)으로 인한 단차를 평탄하게 하기 위한 제1 유기막(160)이 형성될 수 있다. 제1 유기막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 유기막(160) 상에는 제2 소스 금속층(SDL2)이 형성될 수 있다. 제2 소스 금속층(SDL2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 소스 금속층(SDL2) 상에는 단차를 평탄하게 하기 위한 제2 유기막(161)이 형성될 수 있다. 제2 유기막(161)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 내지 제8 트랜지스터들(T1~T8)은 도 9 및 도 10과 같이 게이트 전극이 액티브층의 상부에 위치하는 상부 게이트(탑 게이트, top gate) 방식으로 형성된 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 내지 제8 트랜지스터들(T1~T8)은 게이트 전극이 액티브층의 하부에 위치하는 하부 게이트(보텀 게이트, bottom gate) 방식 또는 게이트 전극이 액티브층의 상부와 하부에 모두 위치하는 더블 게이트(double gate) 방식으로 형성될 수 있다.
제1 데이터 콘택홀(DCT1)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 제4 트랜지스터(T4)의 제1 전극(S4)을 노출하는 홀일 수 있다. 데이터 연결 전극(DCE)은 제1 데이터 콘택홀(DCT1)을 통해 제4 트랜지스터(T4)의 제1 전극(S4)에 연결될 수 있다.
제2 데이터 콘택홀(DCT2)은 제1 유기막(160)을 관통하여 데이터 연결 전극(DCE)을 노출하는 홀일 수 있다. 데이터 배선(DL)은 제2 데이터 콘택홀(DCT2)을 통해 데이터 연결 전극(DCE)에 연결될 수 있다.
제1 커패시터 콘택홀(CPCT1)은 제2 층간 절연막(142)을 관통하여 제1 커패시터(Cpr)의 제1 전극(CPRE1)을 노출하는 홀일 수 있다. 제1 커패시터 연결 전극(CPRE1)은 제1 커패시터 콘택홀(CPCT1)을 통해 제1 커패시터(Cpr)의 제1 전극(CPRE1)에 연결될 수 있다.
제2 커패시터 콘택홀(CPCT2)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 제4 트랜지스터(T4)의 제2 전극(D4)을 노출하는 홀일 수 있다. 제1 커패시터 연결 전극(CPRE1)은 제2 커패시터 콘택홀(CPCT2)을 통해 제4 트랜지스터(T4)의 제2 전극(D4)에 연결될 수 있다.
제3 커패시터 콘택홀(CPCT3)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 제1 커패시터(Cpr)의 제2 전극(CPRE2)을 노출하는 홀일 수 있다. 제2 커패시터 연결 전극(CPRE2)은 제3 커패시터 콘택홀(CPCT3)을 통해 제1 커패시터(Cpr)의 제2 전극(CPRE2)에 연결될 수 있다.
제4 커패시터 콘택홀(CPCT4)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 제1 트랜지스터(T1)의 제2 전극(D1)을 노출하는 홀일 수 있다. 제2 커패시터 연결 전극(CPRE2)은 제4 커패시터 콘택홀(CPCT4)을 통해 제1 트랜지스터(T1)의 제2 전극(D1)에 연결될 수 있다.
제1 애노드 콘택홀(ANCT1)은 제1 층간 절연막(141)과 제2 층간 절연막(142)을 관통하여 제7 트랜지스터(T7)의 제2 전극(D7)을 노출하는 홀일 수 있다. 제1 애노드 연결 전극(ANDE1)은 제1 애노드 콘택홀(ANCT1)을 통해 제7 트랜지스터(T7)의 제2 전극(D7)에 연결될 수 있다.
제2 애노드 콘택홀(ANCT2)은 제1 유기막(160)을 관통하여 제1 애노드 연결 전극(ANDE1)을 노출하는 홀일 수 있다. 제2 애노드 연결 전극(ANDE2)은 제2 애노드 콘택홀(ANCT2)을 통해 제1 애노드 연결 전극(ANDE1)에 연결될 수 있다.
제2 초기화 콘택홀(VICT2)은 제1 유기막(160)을 관통하여 제2 수평 구동 전압 배선(HVIL)을 노출하는 홀일 수 있다. 제2 수직 구동 전압 배선(VVIL)은 제2 초기화 콘택홀(VICT2)을 통해 제2 수평 구동 전압 배선(HVIL)에 연결될 수 있다.
도 7에 도시된 제1 구동 콘택홀(VSCT)은 제1 유기막(160)을 관통하여 제1 구동 연결 전극(VSE)을 노출하는 홀일 수 있다. 제1 구동 전압 배선(VSL)은 제1 구동 콘택홀(VSCT)을 통해 제1 구동 연결 전극(VSE)에 연결될 수 있다.
박막 트랜지스터층(TFTL) 상에는 발광 소자층(EML)이 형성된다. 발광 소자층(EML)은 발광 소자(170)들과 뱅크(180)를 포함한다.
발광 소자(170)들과 뱅크(180)는 제1 유기막(160) 상에 형성된다. 발광 소자(170)들 각각은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)을 포함할 수 있다.
제1 전극(171)은 제2 유기막(161) 상에 형성될 수 있다. 제1 전극(171)은 제3 애노드 콘택홀(ANCT3)을 통해 제2 애노드 연결 전극(ANDE2)에 접속될 수 있다. 제3 애노드 콘택홀(ANCT3)은 제2 유기막(161)을 관통하여 제2 애노드 연결 전극(ANDE2)을 노출하는 홀일 수 있다.
유기 발광층(172)을 기준으로 제2 전극(173) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 전극(171)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
뱅크(180)는 제2 서브 화소(SP2) 각각의 발광 영역(EA2)을 정의하는 역할을 하기 위해 제2 유기막(161) 상에서 제1 전극(171)을 구획하도록 형성될 수 있다. 뱅크(180)는 제1 전극(171)의 가장자리를 덮도록 형성될 수 있다. 뱅크(180)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제2 서브 화소(SP2)의 발광 영역(EA2)은 제1 전극(171), 유기 발광층(172), 및 제2 전극(173)이 순차적으로 적층되어 제1 전극(171)으로부터의 정공과 제2 전극(173)으로부터의 전자가 유기 발광층(172)에서 서로 재결합되어 발광하는 영역을 나타낸다.
제1 전극(171)과 뱅크(180) 상에는 유기 발광층(172)이 형성된다. 유기 발광층(172)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 유기 발광층(172)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
제1 서브 화소(SP1)의 유기 발광층(172)은 제1 색의 광을 발광하고, 제2 서브 화소(SP2)의 유기 발광층(172)은 제2 색의 광을 발광하며, 제3 서브 화소(SP3)의 유기 발광층(172)은 제3 색의 광을 발광할 수 있다. 또는, 유기 발광층(172)은 서브 화소들(SP1, SP2, SP3)에 공통적으로 형성되며, 백색 광을 발광할 수 있다. 이 경우, 제1 서브 화소(SP1)는 제1 색의 컬러필터층과 중첩하고, 제2 서브 화소(SP2)는 제2 색의 컬러필터층과 중첩하며, 제3 서브 화소(SP3)는 제3 색의 컬러필터층과 중첩할 수 있다.
제2 전극(173)은 유기 발광층(172) 상에 형성된다. 제2 전극(173)은 유기 발광층(172)을 덮도록 형성될 수 있다. 제2 전극(173)은 서브 화소들(SP1, SP2, SP3)에 공통적으로 형성되는 공통층일 수 있다. 제2 전극(173) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 제2 전극(173)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(173)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
발광 소자층(EML) 상에는 봉지층(TFE)이 형성될 수 있다. 봉지층(TFE)은 발광 소자층(EML)에 산소 또는 수분이 침투되는 것을 방지하기 위해 적어도 하나의 무기막을 포함할 수 있다. 또한, 봉지층(TFE)은 먼지와 같은 이물질로부터 발광 소자층(EML)을 보호하기 위해 적어도 하나의 유기막을 포함할 수 있다.
또는, 발광 소자층(EML) 상에는 봉지층(TFE) 대신에 기판이 배치되며, 발광 소자층(EML)과 기판 사이의 공간은 진공 상태로 비어 있거나 충전 필름이 배치될 수 있다. 충전 필름은 에폭시 충전필름 또는 실리콘 충전 필름일 수 있다.
도 12는 도 5의 제1 구동 전압 배선과 제2 구동 전압 배선의 유무에 따른 표시 패널의 제1 영역과 제2 영역의 계조 차이를 보여주는 예시도면들이다.
표시 패널(100)의 상측 중앙 영역과 하측 중앙 영역이 블랙 영상(B)을 표시하고, 나머지 영역이 화이트 영상(W)을 표시하는 경우, 좌측 중앙 영역에 해당하는 제1 영역(A1)과 정중앙 영역에 해당하는 제2 영역(A2)은 동일한 화이트 영상(W)을 표시하여야 한다. 하지만, 상측 중앙 영역과 하측 중앙 영역이 블랙 영상(B)을 표시하므로, 제2 영역(A2)에 배치된 제2 서브 화소(SP2)들 각각의 제1 트랜지스터(T1)의 게이트 전극(G1)은 그와 인접하는 제3 서브 화소(SP3)의 데이터 배선(DL)에 인가되는 블랙 계조의 데이터 전압에 의해 영향을 받을 수 있다. 그러므로, 제1 영역(A1)에 배치된 제2 서브 화소(SP2)들 각각의 제1 트랜지스터(T1)의 게이트 전극(G1)에 인가되는 전압보다 제2 영역(A2)에 배치된 제2 서브 화소(SP2)들 각각의 제1 트랜지스터(T1)의 게이트 전극(G1)에 인가되는 전압이 상승할 수 있다. 이 경우, 제2 영역(A2)이 표시하는 화이트 영상(W)은 도 12의 (a)와 같이 제1 영역(A1)이 표시하는 화이트 영상(W)에 비해 약간 어두울 수 있다.
도 5 내지 도 11을 결부하여 설명한 바와 같이, 화소들 각각에서 제2 서브 화소(SP2)의 제1 트랜지스터(T1)와 그에 가장 인접하는 제3 서브 화소(SP3)의 데이터 배선(DL) 사이에 제1 구동 전압 배선(VSL) 또는 제3 구동 전압 배선(VIL)의 제3 수직 구동 전압 배선(VVIL)을 배치한다. 이로 인해, 제2 서브 화소(SP2)의 제1 트랜지스터(T1)가 제3 서브 화소(SP3)의 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다. 그러므로, 제2 영역(A2)이 표시하는 화이트 영상(W)은 도 12의 (b)와 같이 제1 영역(A1)이 표시하는 화이트 영상(W)과 거의 동일할 수 있다. 즉, 제2 영역(A2)이 표시하는 화이트 영상(W)과 제1 영역(A1)이 표시하는 화이트 영상(W)에 차이가 발생하는 것을 줄이거나 방지할 수 있다.
도 13은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 13의 실시예는 제2 서브 화소(SP2)의 제3 구동 전압 배선(VRL)이 제3 화소(PX3)의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치되는 것에서 도 5의 실시예와 차이가 있다.
도 13을 참조하면, 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 교대로 배치될 수 있다. 예를 들어, 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 제1 구동 전압 배선(VSL), 제2 구동 전압 배선(VIL), 제3 구동 전압 배선(VRL), 제1 구동 전압 배선(VSL), 제2 구동 전압 배선(VIL), 및 제3 구동 전압 배선(VRL)의 순서로 배치될 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 제2 구동 전압 배선(VIL), 제1 구동 전압 배선(VSL), 및 제3 구동 전압 배선(VRL)의 순서로 배치될 수 있다.
제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들 중 어느 하나가 화소(PX)들 각각에 배치될 수 있다. 예를 들어, 제1 구동 전압 배선(VSL)은 제1 화소(PX1)와 제4 화소(PX4)에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제2 화소(PX2)와 제5 화소(PX5)에 배치될 수 있다. 제3 구동 전압 배선(VRL)은 제3 화소(PX3)와 제6 화소(PX6)에 배치될 수 있다.
제1 화소(PX1)와 제4 화소(PX4) 각각에서 제1 구동 전압 배선(VSL)의 배치 위치는 제2 화소(PX2)와 제5 화소(PX5) 각각에서 제2 구동 전압 배선(VIL)의 배치 위치와 동일할 수 있다. 또한, 제1 화소(PX1)와 제4 화소(PX4) 각각에서 제1 구동 전압 배선(VSL)의 배치 위치는 제3 화소(PX3)와 제6 화소(PX6) 각각에서 제3 구동 전압 배선(VRL)의 배치 위치와 동일할 수 있다. 예를 들어, 제1 구동 전압 배선(VSL)은 제1 화소(PX1)와 제4 화소(PX4) 각각에서 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제2 화소(PX2)와 제5 화소(PX5) 각각에서 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다. 제3 구동 전압 배선(VRL)은 제3 화소(PX3)와 제6 화소(PX6) 각각에서 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다.
도 13과 같이, 화소(PX)들 각각의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 제1 구동 전압 배선(VSL), 제2 구동 전압 배선(VIL), 및 제3 구동 전압 배선(VRL) 중 어느 하나를 배치함으로써, 제2 서브 화소(SP2)의 제1 트랜지스터(T1)가 제3 서브 화소(SP3)에 연결되는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
도 14는 도 13의 제3 화소의 일 예를 보여주는 레이 아웃도이다.
도 14의 실시예는 제3 수직 구동 전압 배선(VVRL)이 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치되는 것에서 차이가 있을 뿐이므로, 도 14에서는 도 6 및 도 7과 중복된 설명은 생략한다.
도 14와 같이, 제3 화소(PX3)에서 제2 서브 화소(SP2)의 제1 트랜지스터(T1)와 제3 서브 화소(SP3)의 데이터 배선(DL) 사이에 제3 구동 저압 배선(VRL)의 제3 수직 구동 전압 배선(VVRL)이 배치될 수 있다. 그러므로, 제3 화소(PX3)의 제2 서브 화소(SP2)의 제1 트랜지스터(T1)가 제3 서브 화소(SP3)에 연결되는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
한편, 제3 수직 구동 전압 배선(VVRL)은 제3 구동 연결 전극(VRE)과 연결되기 위해 제1 방향(X축 방향)에서 돌출되는 돌출부(PP2)를 포함할 수 있다.
도 15는 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 15의 실시예는 제1 화소(PX1), 제3 화소(PX3), 및 제5 화소(PX5) 각각에서 제1 구동 전압 배선(VSL)의 배치 위치는 제2 화소(PX2), 제4 화소(PX4), 및 제6 화소(PX6) 각각에서 제2 구동 전압 배선(VIL)의 배치 위치와 상이한 것에서 도 5의 실시예와 차이가 있다.
도 15를 참조하면, 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들은 제1 방향(X축 방향)에서 교대로 배치될 수 있다. 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들 중 어느 하나가 화소(PX)들 각각에 배치될 수 있다.
제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들은 제1 방향(X축 방향)에서 제3N-2(N은 양의 정수) 화소의 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이, 제3N-1 화소의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이, 및 제3N 화소의 제3 서브 화소(SP3)와 제3N+1 화소의 제1 서브 화소(SP1) 사이에 교대로 배치될 수 있다. 예를 들어, 제1 구동 전압 배선(VSL)은 제1 화소(PX1)의 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이, 제3 화소(PX3)의 제3 서브 화소(SP3)와 제4 화소(PX4)의 제1 서브 화소(SP1) 사이, 및 제5 화소(PX5)의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제2 화소(PX2)의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이, 제4 화소(PX4)의 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이, 제6 화소(PX6)의 제3 서브 화소(SP3)와 제7 화소의 제1 서브 화소 사이에 배치될 수 있다.
제3N-2 화소에서는 제1 서브 화소(SP1)의 제1 트랜지스터(T1)가 제2 서브 화소(SP2)에 연결되는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다. 제3N-1 화소에서는 제2 서브 화소(SP2)의 제1 트랜지스터(T1)가 제3 서브 화소(SP3)에 연결되는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다. 제3N 화소에서는 제3 서브 화소(SP3)의 제1 트랜지스터(T1)가 그에 인접한 화소의 제1 서브 화소(SP1)에 연결되는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
도 5의 실시예에서는 화소들(PX1~PX6) 각각의 휘도는 제2 서브 화소(SP2)의 휘도 변화에 의해 가장 큰 영향을 받으므로, 제2 서브 화소(SP2)의 휘도 변화를 최소화하기 위해, 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들을 이용하여 화소들(PX1~PX6) 각각의 제2 서브 화소(SP2)를 그에 인접하는 데이터 배선(DL)으로부터 차폐하였다. 이에 비하여, 도 15에서는 어느 서브 화소가 화소들(PX1~PX6) 각각의 휘도에 영향을 많이 주는 지와 상관없이 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들을 이용하여 화소들(PX1~PX6)에서 제1 서브 화소(SP1)들, 제2 서브 화소(SP2)들, 및 제3 서브 화소(SP3)들을 교대로 차폐한다.
도 15와 같이, 화소(PX)들 각각에서 서브 화소들(SP1, SP2, SP3) 중 서로 이웃하는 두 개의 서브 화소들 사이에 제1 구동 전압 배선(VSL)과 제2 구동 전압 배선(VIL) 중 어느 하나를 배치함으로써, 서로 이웃하는 두 개의 서브 화소들 중 어느 하나의 제1 트랜지스터(T1)가 제3 서브 화소(SP3)에 연결되는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
도 16은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 16의 실시예는 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들이 제1 방향(X축 방향)에서 교대로 배치되는 것에서 도 15의 실시예와 차이가 있다.
도 16을 참조하면, 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 제1 구동 전압 배선(VSL), 제2 구동 전압 배선(VIL), 및 제3 구동 전압 배선(VRL)의 순서로 배치될 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 제2 구동 전압 배선(VIL), 제1 구동 전압 배선(VSL), 및 제3 구동 전압 배선(VRL)의 순서로 배치될 수 있다.
제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들 중 어느 하나가 화소(PX)들 각각에 배치될 수 있다. 예를 들어, 제1 구동 전압 배선(VSL)은 제1 화소(PX1)와 제4 화소(PX4)에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제2 화소(PX2)와 제5 화소(PX5)에 배치될 수 있다. 제3 구동 전압 배선(VRL)은 제3 화소(PX3)와 제6 화소(PX6)에 배치될 수 있다.
제1 화소(PX1)와 제4 화소(PX4) 각각에서 제1 구동 전압 배선(VSL)의 배치 위치는 제2 화소(PX2)와 제5 화소(PX5) 각각에서 제2 구동 전압 배선(VIL)의 배치 위치와 상이할 수 있다. 또한, 제1 화소(PX1)와 제4 화소(PX4) 각각에서 제1 구동 전압 배선(VSL)의 배치 위치는 제3 화소(PX3)와 제6 화소(PX6) 각각에서 제3 구동 전압 배선(VRL)의 배치 위치와 상이할 수 있다. 나아가, 제2 화소(PX2)와 제5 화소(PX5) 각각에서 제2 구동 전압 배선(VIL)의 배치 위치는 제3 화소(PX3)와 제6 화소(PX6) 각각에서 제3 구동 전압 배선(VRL)의 배치 위치와 상이할 수 있다.
예를 들어, 제1 구동 전압 배선(VSL)은 제1 화소(PX1)와 제4 화소(PX4) 각각에서 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제2 화소(PX2)와 제5 화소(PX5) 각각에서 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다. 제3 구동 전압 배선(VRL)은 제3 화소(PX3)의 제3 서브 화소(SP3)와 제4 화소(PX4)의 제1 서브 화소(SP1) 사이, 및 제6 화소(PX6)의 제3 서브 화소(SP3)와 제7 화소의 제1 서브 화소 사이에 배치될 수 있다.
도 16에서는 어느 서브 화소가 화소들(PX1~PX6) 각각의 휘도에 영향을 많이 주는 지와 상관없이 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들을 이용하여 화소들(PX1~PX6)에서 제1 서브 화소(SP1)들, 제2 서브 화소(SP2)들, 및 제3 서브 화소(SP3)들을 교대로 차폐한다.
도 16과 같이, 화소(PX)들 각각에서 서브 화소들(SP1, SP2, SP3) 중 서로 이웃하는 두 개의 서브 화소들 사이에 제1 구동 전압 배선(VSL), 제2 구동 전압 배선(VIL), 및 제3 구동 전압 배선(VRL) 중 어느 하나를 배치함으로써, 서로 이웃하는 두 개의 서브 화소들 중 어느 하나의 제1 트랜지스터(T1)가 제3 서브 화소(SP3)에 연결되는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
도 17은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 17의 실시예는 제1 화소(PX1), 제3 화소(PX3), 및 제5 화소(PX5) 각각에서 제1 구동 전압 배선(VSL)의 배치 위치는 제2 화소(PX2), 제4 화소(PX4), 및 제6 화소(PX6) 각각에서 제2 구동 전압 배선(VIL)의 배치 위치와 상이한 것에서 도 5의 실시예와 차이가 있다.
도 17을 참조하면, 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들은 제1 방향(X축 방향)에서 교대로 배치될 수 있다. 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들 중 어느 하나가 화소(PX)들 각각에 배치될 수 있다.
제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들은 제1 방향(X축 방향)에서 제2N-1 화소의 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이와 제2N 화소의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 교대로 배치될 수 있다.
예를 들어, 제1 구동 전압 배선(VSL)은 제1 화소(PX1), 제3 화소(PX3), 및 제5 화소(PX5) 각각에서 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제2 화소(PX2), 제4 화소(PX4), 및 제6 화소(PX6) 각각에서 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다.
제2N-1 화소에서는 제1 서브 화소(SP1)의 제1 트랜지스터(T1)가 제2 서브 화소(SP2)에 연결되는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다. 제2N 화소에서는 제2 서브 화소(SP2)의 제1 트랜지스터(T1)가 제3 서브 화소(SP3)에 연결되는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
도 17에서는 화소들(PX1~PX6) 각각의 휘도가 제3 서브 화소(SP3)의 휘도에 비하여, 제2 서브 화소(SP2)의 휘도와 제1 서브 화소(SP1)의 휘도에 영향을 많이 받으므로, 제1 서브 화소(SP1)의 휘도 변화와 제2 서브 화소(SP2)의 휘도 변화를 최소화하기 위해, 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들을 이용하여 화소들(PX1~PX6)에서 제1 서브 화소(SP1)들과 제2 서브 화소(SP2)들을 교대로 차폐한다.
도 17과 같이, 화소(PX)들 각각에서 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이 또는 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 제1 구동 전압 배선(VSL)과 제2 구동 전압 배선(VIL) 중 어느 하나를 배치한다. 그러므로, 제1 서브 화소(SP1)의 제1 트랜지스터(T1)가 제2 서브 화소(SP2)에 연결되는 데이터 배선(DL)에 의해 영향을 받거나 제2 서브 화소(SP2)의 제1 트랜지스터(T1)가 제3 서브 화소(SP3)에 연결되는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
도 18은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 18의 실시예는 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들이 제1 방향(X축 방향)에서 교대로 배치되는 것에서 도 17의 실시예와 차이가 있다.
도 18을 참조하면, 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 제1 구동 전압 배선(VSL), 제2 구동 전압 배선(VIL), 및 제3 구동 전압 배선(VRL)의 순서로 배치될 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 제2 구동 전압 배선(VIL), 제1 구동 전압 배선(VSL), 및 제3 구동 전압 배선(VRL)의 순서로 배치될 수 있다.
제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들 중 어느 하나가 화소(PX)들 각각에 배치될 수 있다. 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 제2N-1 화소의 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이와 제2N 화소의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 교대로 배치될 수 있다.
제1 화소(PX1)에서 제1 구동 전압 배선(VSL)의 배치 위치는 제3 화소(PX3)에서 제3 구동 전압 배선(VRL)의 배치 위치, 및 제5 화소(PX5)에서 제2 구동 전압 배선(VIL)의 배치 위치와 동일할 수 있다. 제1 화소(PX1)에서 제1 구동 전압 배선(VSL)의 배치 위치는 제2 화소(PX2)에서 제2 구동 전압 배선(VIL)의 배치 위치, 제4 화소(PX4)에서 제1 구동 전압 배선(VSL)의 배치 위치, 및 제6 화소(PX3)에서 제3 구동 전압 배선(VRL)의 배치 위치와 상이할 수 있다.
예를 들어, 제1 구동 전압 배선(VSL)은 제1 화소(PX1)에서 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이에 배치되고, 제4 화소(PX4)에서 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제2 화소(PX2)에서 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치되고, 제5 화소(PX5)에서 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이에 배치될 수 있다. 제3 구동 전압 배선(VRL)은 제3 화소(PX3)에서 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이에 배치되고, 제6 화소(PX6)에서 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다.
도 18에서는 화소들(PX1~PX6) 각각의 휘도가 제3 서브 화소(SP3)의 휘도에 비하여, 제2 서브 화소(SP2)의 휘도와 제1 서브 화소(SP1)의 휘도에 영향을 많이 받으므로, 제1 서브 화소(SP1)의 휘도 변화와 제2 서브 화소(SP2)의 휘도 변화를 최소화하기 위해, 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들을 이용하여 화소들(PX1~PX6)에서 제1 서브 화소(SP1)들과 제2 서브 화소(SP2)들을 교대로 차폐한다.
도 18과 같이, 화소(PX)들 각각에서 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이 또는 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 제1 구동 전압 배선(VSL), 제2 구동 전압 배선(VIL), 및 제3 구동 전압 배선(VRL) 중 어느 하나를 배치한다. 그러므로, 제1 서브 화소(SP1)의 제1 트랜지스터(T1)가 제2 서브 화소(SP2)에 연결되는 데이터 배선(DL)에 의해 영향을 받거나 제2 서브 화소(SP2)의 제1 트랜지스터(T1)가 제3 서브 화소(SP3)에 연결되는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
도 19는 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 19의 실시예는 제1 방향에서 제2N-1 화소에는 제1 구동 전압 배선(VSL)과 제2 구동 전압 배선(VIL) 중 어느 하나가 배치되고, 제2N 화소에는 제1 구동 전압 배선(VSL)과 제2 구동 전압 배선(VIL)이 모두 배치되는 것에서 도 5의 실시예와 차이가 있다.
도 19를 참조하면, 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들은 제1 방향(X축 방향)에서 교대로 배치될 수 있다. 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들은 제1 방향(X축 방향)에서 제2N-1 화소의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이, 제2N 화소의 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이, 및 제2N 화소의 제3 서브 화소(SP3)와 제2N+1 화소의 제1 서브 화소(SP1) 사이에 교대로 배치될 수 있다.
예를 들어, 제1 구동 전압 배선(VSL)은 제1 화소(PX1)의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이, 제2 화소(PX2)의 제3 서브 화소(SP3)와 제3 화소(PX3)의 제1 서브 화소(SP1) 사이, 제4 화소(PX4)의 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이, 제5 화소(PX5)의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이, 및 제6 화소(PX6)의 제3 서브 화소(SP3)와 제7 화소의 제1 서브 화소 사이에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제2 화소(PX2)의 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이, 제3 화소(PX3)의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이, 제4 화소(PX4)의 제3 서브 화소(SP3)와 제5 화소(PX5)의 제1 서브 화소(SP1) 사이, 및 제6 화소(PX6)의 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이에 배치될 수 있다.
제2N-1 화소에서는 제2 서브 화소(SP2)의 제1 트랜지스터(T1)가 제3 서브 화소(SP3)에 연결되는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다. 제2N 화소에서는 제1 서브 화소(SP1)의 제1 트랜지스터(T1)가 제2 서브 화소(SP2)에 연결되는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다. 또한, 제2N 화소에서는 제3 서브 화소(SP3)의 제1 트랜지스터(T1)가 제2N+1 화소의 제1 서브 화소(SP1)에 연결되는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
도 5에서는 제1 방향(X축 방향)에서 3 개의 서브 화소들마다 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들을 교대로 배치하는데 비해, 도 19에서는 제1 방향(X축 방향)에서 두 개의 서브 화소들마다 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들을 교대로 배치한다. 그러므로, 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들에 의해 데이터 배선(DL)들로부터 차폐되는 서브 화소들(SP1, SP2, SP3)의 개수를 늘릴 수 있다.
도 20은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 20의 실시예는 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들이 제1 방향(X축 방향)에서 교대로 배치되는 것에서 도 19의 실시예와 차이가 있다.
도 20을 참조하면, 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 제1 구동 전압 배선(VSL), 제2 구동 전압 배선(VIL), 및 제3 구동 전압 배선(VRL)의 순서로 배치될 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 제2 구동 전압 배선(VIL), 제1 구동 전압 배선(VSL), 및 제3 구동 전압 배선(VRL)의 순서로 배치될 수 있다.
제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 제2N-1 화소의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이, 제2N 화소의 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이, 및 제2N 화소의 제3 서브 화소(SP3)와 제2N+1 화소의 제1 서브 화소(SP1) 사이에 교대로 배치될 수 있다.
제1 화소(PX1)에서 제1 구동 전압 배선(VSL)의 배치 위치는 제3 화소(PX3)에서 제1 구동 전압 배선(VSL)의 배치 위치, 및 제5 화소(PX5)에서 제1 구동 전압 배선(VSL)의 배치 위치와 동일할 수 있다. 제2 화소(PX2)에서 제2 구동 전압 배선(VIL)의 배치 위치는 제4 화소(PX4)에서 제2 구동 전압 배선(VIL)의 배치 위치, 및 제6 화소(PX6)에서 제2 구동 전압 배선(VIL)의 배치 위치와 동일할 수 있다. 제2 화소(PX2)에서 제3 구동 전압 배선(VRL)의 배치 위치는 제4 화소(PX4)에서 제3 구동 전압 배선(VRL)의 배치 위치, 및 제6 화소(PX6)에서 제3 구동 전압 배선(VRL)의 배치 위치와 동일할 수 있다.
예를 들어, 제1 구동 전압 배선(VSL)은 제1 화소(PX1), 제3 화소(PX3), 및 제5 화소(PX5) 각각의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제2 화소(PX2), 제4 화소(PX4), 및 제6 화소(PX6)에서 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이에 배치될 수 있다. 제3 구동 전압 배선(VRL)은 제2 화소(PX2)의 제3 서브 화소(SP3)와 제3 화소(PX3)의 제1 서브 화소(SP1) 사이, 제4 화소(PX4)의 제3 서브 화소(SP3)와 제5 화소(PX5)의 제1 서브 화소(SP1) 사이, 및 제6 화소(PX6)의 제3 서브 화소(SP3)와 제7 화소의 제1 서브 화소 사이에 배치될 수 있다.
도 20에서는 제1 방향(X축 방향)에서 두 개의 서브 화소들마다 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들을 교대로 배치한다. 그러므로, 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들에 의해 데이터 배선(DL)들로부터 차폐되는 서브 화소들(SP1, SP2, SP3)의 개수를 늘릴 수 있다.
도 21은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 21을 참조하면, 화소들(PX1, PX2, PX1’, PX2’) 각각은 제1 방향(X축 방향)으로 배열된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3), 및 제4 서브 화소(SP4)를 포함할 수 있다. 제1 서브 화소(SP1)는 제1 색의 광을 발광하고, 제2 서브 화소(SP2)는 제2 색의 광을 발광하며, 제3 서브 화소(SP3)는 제3 색의 광을 발광하고, 제4 서브 화소(SP4)는 제4 색의 광을 발광할 수 있다. 즉, 서브 화소들(SP1~SP4)은 서로 다른 색을 발광할 수 있다. 또는, 서브 화소들(SP1~SP4) 중에서 어느 두 개의 서브 화소들은 동일한 색을 발광할 수 있다. 예를 들어, 제2 서브 화소(SP2)와 제4 서브 화소(SP4)는 동일한 색을 발광할 수 있다. 이 경우, 제1 색은 적색이고, 제2 색과 제4 색은 녹색이며, 제3 색은 청색일 수 있으나, 이에 한정되지 않는다. 화소들(PX1, PX2, PX1’, PX2’) 각각이 4 개의 서브 화소들(SP1, SP2, SP3, SP4)을 포함하는 것을 예시하였으나, 화소들(PX1, PX2, PX1’, PX2’) 각각의 서브 화소들(SP1, SP2, SP3, SP4)의 개수는 이에 한정되지 않는다.
제1 화소(PX1)와 제2 화소(PX2)는 제1 방향(X축 방향)에서 교대로 배열될 수 있다. 제1’ 화소(PX1’)와 제2’ 화소(PX2)는 제1 방향(X축 방향)에서 교대로 배열될 수 있다. 제1 화소(PX1)와 제1’ 화소(PX1’)는 제2 방향(Y축 방향)에서 교대로 배열될 수 있다. 제2 화소(PX2)와 제2’ 화소(PX2’)는 제2 방향(Y축 방향)에서 교대로 배열될 수 있다.
제1 화소(PX1)와 제2 화소(PX2) 각각에서 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3), 및 제4 서브 화소(SP4)는 좌측에서 우측으로 배열될 수 있다. 이에 비해, 제1’ 화소(PX1’)와 제2’ 화소(PX2) 각각에서 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3), 및 제4 서브 화소(SP4)는 우측에서 좌측으로 배열될 수 있다.
제1 화소(PX1)의 제1 서브 화소(SP1)와 제1’ 화소(PX1’)의 제4 서브 화소(SP4)는 제2 방향(Y축 방향)으로 배열될 수 있다. 제1 화소(PX1)의 제2 서브 화소(SP2)와 제1’ 화소(PX1’)의 제3 서브 화소(SP3)는 제2 방향(Y축 방향)으로 배열될 수 있다. 제1 화소(PX1)의 제3 서브 화소(SP3)와 제1’ 화소(PX1’)의 제2 서브 화소(SP2)는 제2 방향(Y축 방향)으로 배열될 수 있다. 제1 화소(PX1)의 제4 서브 화소(SP4)와 제1’ 화소(PX1’)의 제1 서브 화소(SP1)는 제2 방향(Y축 방향)으로 배열될 수 있다.
제2 화소(PX2)의 제1 서브 화소(SP1)와 제2’ 화소(PX2’)의 제4 서브 화소(SP4)는 제2 방향(Y축 방향)으로 배열될 수 있다. 제2 화소(PX2)의 제2 서브 화소(SP2)와 제2’ 화소(PX2’)의 제3 서브 화소(SP3)는 제2 방향(Y축 방향)으로 배열될 수 있다. 제2 화소(PX2)의 제3 서브 화소(SP3)와 제2’ 화소(PX2’)의 제2 서브 화소(SP2)는 제2 방향(Y축 방향)으로 배열될 수 있다. 제2 화소(PX2)의 제4 서브 화소(SP4)와 제2’ 화소(PX2’)의 제1 서브 화소(SP1)는 제2 방향(Y축 방향)으로 배열될 수 있다.
제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들은 제1 방향(X축 방향)에서 교대로 배치될 수 있다. 즉, 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들은 제1 방향(X축 방향)에서 제1 구동 전압 배선(VSL), 제2 구동 전압 배선(VIL), 제1 구동 전압 배선(VSL), 및 제2 구동 전압 배선(VIL)의 순서로 배치될 수 있다. 또한, 제1 구동 전압 배선(VSL)들 제2 구동 전압 배선(VIL)들은 화소(PX)들 각각에 배치될 수 있다.
제1 화소(PX1)에서 제1 구동 전압 배선(VSL)의 배치 위치는 제2 화소(PX2)에서 제1 구동 전압 배선(VSL)의 배치 위치와 상이할 수 있다. 제1 화소(PX1)에서 제2 구동 전압 배선(VIL)의 배치 위치는 제2 화소(PX2)에서 제2 구동 전압 배선(VIL)의 배치 위치와 동일할 수 있다. 제1 화소(PX1)에서 제1 구동 전압 배선(VSL)의 배치 위치는 제1 화소(PX1)에서 제2 구동 전압 배선(VIL)의 배치 위치, 및 제2 화소(PX2)에서 제2 구동 전압 배선(VIL)의 배치 위치와 상이할 수 있다.
제1 구동 전압 배선(VSL)들과 상기 제2 구동 전압 배선(VIL)들은 제1 방향(X축 방향)에서 제2N-1 화소의 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이, 제2N-1 화소의 제4 서브 화소(SP4)와 제2N 화소의 제1 서브 화소(SP1) 사이, 제2N 화소의 제3 서브 화소(SP3)와 제4 서브 화소(SP4) 사이, 및 제2N 화소의 제4 서브 화소(SP4)와 제2N+1 화소의 제1 서브 화소(SP1) 사이에 교대로 배치될 수 있다.
예를 들어, 제1 구동 전압 배선(VSL)은 제1 화소(PX1)의 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이, 및 제2 화소(PX2)의 제3 서브 화소(SP3)와 제4 서브 화소(SP4) 사이에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제1 화소(PX1)의 제4 서브 화소(SP4)와 제2 화소(PX2)의 제1 서브 화소(SP1) 사이, 및 제2 화소(PX2)의 제4 서브 화소(SP4)와 제3 화소의 제1 서브 화소 사이에 배치될 수 있다.
제1’ 화소(PX1’)에서 제1 구동 전압 배선(VSL)의 배치 위치는 제2’ 화소(PX2’)에서 제1 구동 전압 배선(VSL)의 배치 위치와 상이할 수 있다. 제1’ 화소(PX1’)에서 제2 구동 전압 배선(VIL)의 배치 위치는 제2’ 화소(PX2’)에서 제2 구동 전압 배선(VIL)의 배치 위치와 동일할 수 있다. 제1’ 화소(PX1’)에서 제1 구동 전압 배선(VSL)의 배치 위치는 제1’ 화소(PX1’)에서 제2 구동 전압 배선(VIL)의 배치 위치, 및 제2’ 화소(PX2’)에서 제2 구동 전압 배선(VIL)의 배치 위치와 상이할 수 있다.
제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들은 제1 방향(X축 방향)에서 제2N-1’ 화소의 제3 서브 화소(SP3)와 제4 서브 화소(SP4) 사이, 제2N-1’ 화소의 제1 서브 화소(SP1)와 제2N 화소의 제4 서브 화소(SP4) 사이, 제2N’ 화소의 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이, 및 제2N’ 화소의 제1 서브 화소(SP1)와 제2N+1’ 화소의 제4 서브 화소(SP4) 사이에 교대로 배치될 수 있다.
예를 들어, 제1 구동 전압 배선(VSL)은 제1’ 화소(PX1’)의 제3 서브 화소(SP3)와 제4 서브 화소(SP4) 사이, 및 제2’ 화소(PX2’)의 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제1’ 화소(PX1’)의 제1 서브 화소(SP1)와 제2’ 화소(PX2’)의 제4 서브 화소(SP4) 사이, 및 제2’ 화소(PX2’)의 제1 서브 화소(SP1)와 제3’ 화소의 제4 서브 화소 사이에 배치될 수 있다.
도 21과 같이, 어느 서브 화소가 화소들(PX1~PX6) 각각의 휘도에 영향을 많이 주는 지와 상관없이 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들을 이용하여 제1 방향(X축 방향)에서 인접한 두 개의 서브 화소들과 제2 방향(Y축 방향)에서 인접한 두 개의 서브 화소들에서 제1 서브 화소(SP1), 제3 서브 화소(SP3), 및 제4 서브 화소(SP4)를 차폐할 수 있다. 그러므로, 제1 서브 화소(SP1), 제3 서브 화소(SP3), 및 제4 서브 화소(SP4) 각각의 제1 트랜지스터(T1)가 그에 인접하는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
도 22는 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 22의 실시예는 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들이 제1 방향(X축 방향)에서 교대로 배치되는 것에서 도 21의 실시예와 차이가 있다.
제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 제1 구동 전압 배선(VSL), 제2 구동 전압 배선(VIL), 및 제3 구동 전압 배선(VRL)의 순서로 배치될 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 제2 구동 전압 배선(VIL), 제1 구동 전압 배선(VSL), 및 제3 구동 전압 배선(VRL)의 순서로 배치될 수 있다.
제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 제2N-1 화소의 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이, 제2N-1 화소의 제4 서브 화소(SP4)와 제2N 화소의 제1 서브 화소(SP1) 사이, 제2N 화소의 제3 서브 화소(SP3)와 제4 서브 화소(SP4) 사이, 및 제2N 화소의 제4 서브 화소(SP4)와 제2N+1 화소의 제1 서브 화소(SP1) 사이에 교대로 배치될 수 있다.
예를 들어, 제1 구동 전압 배선(VSL)은 제1 화소(PX1)의 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이, 및 제2 화소(PX2)의 제4 서브 화소(SP4)와 제3 화소의 제1 서브 화소 사이에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제2 화소(PX2)의 제3 서브 화소(SP3)와 제4 서브 화소(SP4) 사이에 배치될 수 있다. 제3 구동 전압 배선(VRL)은 제1 화소(PX1)의 제4 서브 화소(SP4)와 제2 화소(PX2)의 제1 서브 화소(SP1) 사이에 배치될 수 있다.
또한, 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 제2N-1’ 화소의 제3 서브 화소(SP3)와 제4 서브 화소(SP4) 사이, 제2N-1’ 화소의 제1 서브 화소(SP1)와 제2N 화소의 제4 서브 화소(SP4) 사이, 제2N’ 화소의 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이, 및 제2N’ 화소의 제1 서브 화소(SP1)와 제2N+1’ 화소의 제4 서브 화소(SP4) 사이에 교대로 배치될 수 있다.
예를 들어, 제1 구동 전압 배선(VSL)은 제1 화소(PX1)의 제1’ 화소(PX1’)의 제3 서브 화소(SP3)와 제4 서브 화소(SP4) 사이, 및 제2’ 화소(PX2’)의 제1 서브 화소(SP1)와 제3’ 화소의 제4 서브 화소 사이에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제1’ 화소(PX1’)의 제1 서브 화소(SP1)와 제2’ 화소(PX2’)의 제4 서브 화소(SP4) 사이에 배치될 수 있다. 제3 구동 전압 배선(VRL)은 제2’ 화소(PX2’)의 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이에 배치될 수 있다.
도 22와 같이, 어느 서브 화소가 화소들(PX1~PX6) 각각의 휘도에 영향을 많이 주는 지와 상관없이 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들을 이용하여 제1 방향(X축 방향)에서 인접한 두 개의 서브 화소들과 제2 방향(Y축 방향)에서 인접한 두 개의 서브 화소들에서 제1 서브 화소(SP1), 제3 서브 화소(SP3), 및 제4 서브 화소(SP4)를 차폐할 수 있다. 그러므로, 제1 서브 화소(SP1), 제3 서브 화소(SP3), 및 제4 서브 화소(SP4) 각각의 제1 트랜지스터(T1)가 그에 인접하는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
도 23은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 23의 실시예는 제1 구동 전압 배선(VSL)이 제1 화소(PX1), 제1’ 화소(PX1’), 제2 화소(PX2), 및 제2’ 화소(PX2’) 각각에서 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치되는 것에서 도 21의 실시예와 차이가 있다.
도 23을 참조하면, 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들은 제1 방향(X축 방향)에서 제2N-1 화소의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이, 제2N-1 화소의 제4 서브 화소(SP4)와 제2N 화소의 제1 서브 화소(SP1) 사이, 제2N 화소의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이, 및 제2N 화소의 제4 서브 화소(SP4)와 제2N+1 화소의 제1 서브 화소(SP1) 사이에 교대로 배치될 수 있다.
예를 들어, 제1 구동 전압 배선(VSL)은 제1 화소(PX1)와 제2 화소(PX2) 각각에서 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제1 화소(PX1)의 제4 서브 화소(SP4)와 제2 화소(PX2)의 제1 서브 화소(SP1) 사이, 및 제2 화소(PX2)의 제4 서브 화소(SP4)와 제3 화소의 제1 서브 화소 사이에 배치될 수 있다.
또한, 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들은 제1 방향(X축 방향)에서 제2N-1’ 화소의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이, 제2N-1’ 화소의 제1 서브 화소(SP1)와 제2N 화소의 제4 서브 화소(SP4) 사이, 제2N’ 화소의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이, 및 제2N’ 화소의 제1 서브 화소(SP1)와 제2N+1’ 화소의 제4 서브 화소(SP4) 사이에 교대로 배치될 수 있다.
예를 들어, 제1 구동 전압 배선(VSL)은 제1’ 화소(PX1’)와 제2’ 화소(PX2’) 각각에서 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제1’ 화소(PX1’)의 제1 서브 화소(SP1)와 제2’ 화소(PX2’)의 제4 서브 화소(SP4) 사이, 및 제2’ 화소(PX2’)의 제1 서브 화소(SP1)와 제3’ 화소의 제4 서브 화소 사이에 배치될 수 있다.
도 23과 같이, 화소들(PX1~PX6) 각각의 휘도는 녹색 광을 발광하는 서브 화소들, 즉 제2 서브 화소(SP2)와 제4 서브 화소(SP4)에 의해 영향을 크게 받으므로, 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들을 이용하여 제1 방향(X축 방향)에서 인접한 두 개의 서브 화소들과 제2 방향(Y축 방향)에서 인접한 두 개의 서브 화소들에서 제2 서브 화소(SP2)들과 제4 서브 화소(SP4)들을 차폐할 수 있다. 그러므로, 제2 서브 화소(SP2)들과 제4 서브 화소(SP4)들 각각의 제1 트랜지스터(T1)가 그에 인접하는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
도 24는 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이 아웃도이다.
도 24의 실시예는 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들이 제1 방향(X축 방향)에서 교대로 배치되는 것에서 도 23의 실시예와 차이가 있다.
제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 제1 구동 전압 배선(VSL), 제2 구동 전압 배선(VIL), 및 제3 구동 전압 배선(VRL)의 순서로 배치될 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 제2 구동 전압 배선(VIL), 제1 구동 전압 배선(VSL), 및 제3 구동 전압 배선(VRL)의 순서로 배치될 수 있다.
제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 제2N-1 화소의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이, 제2N-1 화소의 제4 서브 화소(SP4)와 제2N 화소의 제1 서브 화소(SP1) 사이, 제2N 화소의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이, 및 제2N 화소의 제4 서브 화소(SP4)와 제2N+1 화소의 제1 서브 화소(SP1) 사이에 교대로 배치될 수 있다.
예를 들어, 제1 구동 전압 배선(VSL)은 제1 화소(PX1)의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치되고, 제2 화소(PX2)의 제4 서브 화소(SP4)와 제3 화소의 제1 서브 화소 사이에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제1 화소(PX1)의 제4 서브 화소(SP4)와 제2 화소(PX2)의 제1 서브 화소(SP1) 사이에 배치될 수 있다. 제3 구동 전압 배선(VRL)은 제2 화소(PX2)의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다.
또한, 제1 구동 전압 배선(VSL)들, 제2 구동 전압 배선(VIL)들, 및 제3 구동 전압 배선(VRL)들은 제1 방향(X축 방향)에서 제2N-1’ 화소의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이, 제2N-1’ 화소의 제1 서브 화소(SP1)와 제2N 화소의 제4 서브 화소(SP4) 사이, 제2N’ 화소의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이, 및 제2N’ 화소의 제1 서브 화소(SP1)와 제2N+1’ 화소의 제4 서브 화소(SP4) 사이에 교대로 배치될 수 있다.
예를 들어, 제1 구동 전압 배선(VSL)은 제1’ 화소(PX1’)의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이, 및 제2’ 화소(PX2’)의 제1 서브 화소(SP1)와 제3’ 화소의 제4 서브 화소 사이에 배치될 수 있다. 제2 구동 전압 배선(VIL)은 제1’ 화소(PX1’)의 제1 서브 화소(SP1)와 제2’ 화소(PX2’)의 제4 서브 화소(SP4) 사이에 배치될 수 있다. 제3 구동 전압 배선(VRL)은 제2’ 화소(PX2’)의 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이에 배치될 수 있다.
도 24와 같이, 화소들(PX1~PX6) 각각의 휘도는 녹색 광을 발광하는 서브 화소들, 즉 제2 서브 화소(SP2)와 제4 서브 화소(SP4)에 의해 영향을 크게 받으므로, 제1 구동 전압 배선(VSL)들과 제2 구동 전압 배선(VIL)들을 이용하여 제1 방향(X축 방향)에서 인접한 두 개의 서브 화소들과 제2 방향(Y축 방향)에서 인접한 두 개의 서브 화소들에서 제2 서브 화소(SP2)들과 제4 서브 화소(SP4)들을 차폐할 수 있다. 그러므로, 제2 서브 화소(SP2)들과 제4 서브 화소(SP4)들 각각의 제1 트랜지스터(T1)가 그에 인접하는 데이터 배선(DL)에 의해 영향을 받는 것을 줄이거나 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 표시 구동 회로 210: 타이밍 제어부
220: 데이터 구동부 300: 회로 보드
410: 스캔 구동부 420: 발광 구동부
PX1: 제1 화소 PX2: 제2 화소
SP1: 제1 서브 화소 SP2: 제2 서브 화소
SP3: 제3 서브 화소 SP4: 제4 서브 화소
VSL: 제1 구동 전압 배선 VIL: 제2 구동 전압 배선
VRL: 제3 구동 전압 배선 VDL: 제4 구동 전압 배선

Claims (32)

  1. 제1 방향으로 연장되는 스캔 배선들;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 데이터 전압들이 인가되는 데이터 배선들;
    상기 제2 방향으로 연장되며, 제1 전원 전압이 인가되는 제1 구동 전압 배선들;
    상기 제2 방향으로 연장되며, 제1 전원 전압과 상이한 제2 전원 전압이 인가되는 제2 구동 전압 배선들; 및
    상기 스캔 배선들과 상기 데이터 배선들에 연결되는 화소들을 구비하고,
    상기 화소들 각각은 상기 제1 방향으로 배치되는 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 포함하며,
    제1 구동 전압 배선들과 상기 제2 구동 전압 배선들은 상기 제1 방향에서 교대로 배치되고,
    상기 화소들 중 제1 화소에서 상기 제1 구동 전압 배선들 중 제1 구동 전압 배선의 배치 위치는 상기 화소들 중 제2 화소에서 상기 제2 구동 전압 배선들 중 제2 구동 전압 배선의 배치 위치와 상이하며,
    상기 제2 화소는 상기 제1 화소와 상기 제1 방향에서 이웃하는 표시 장치.
  2. 제1 항에 있어서,
    상기 화소들 각각에는 상기 제1 구동 전압 배선과 상기 제2 구동 전압 배선 중 적어도 어느 하나가 배치되는 표시 장치.
  3. 제1 항에 있어서,
    제1 구동 전압 배선들과 상기 제2 구동 전압 배선들은 상기 제1 방향에서 제3N-2(N은 양의 정수) 화소의 제1 서브 화소와 제2 서브 화소 사이, 제3N-1 화소의 제2 서브 화소와 제3 서브 화소 사이, 및 제3N 화소의 제3 서브 화소와 제3N+1 화소의 제1 서브 화소 사이에 교대로 배치되는 표시 장치.
  4. 제1 항에 있어서,
    제1 구동 전압 배선은 상기 제1 화소의 제1 서브 화소와 제2 서브 화소 사이에 배치되고,
    상기 제2 구동 전압 배선은 상기 제2 화소의 제2 서브 화소와 제3 서브 화소 사이에 배치되는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 구동 전압 배선은 상기 화소들 중 제3 화소의 제3 서브 화소와 제4 화소의 제1 서브 화소 사이에 배치되며,
    상기 제2 구동 전압 배선은 상기 제4 화소의 제1 서브 화소와 제2 서브 화소 사이에 배치되고,
    상기 제3 화소는 상기 제2 화소와 상기 제1 방향으로 이웃하며,
    상기 제4 화소는 상기 제3 화소와 상기 제1 방향으로 이웃하는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 구동 전압 배선은 상기 화소들 중 제5 화소의 제2 서브 화소와 제3 서브 화소 사이에 배치되며,
    상기 제2 구동 전압 배선은 상기 화소들 중 제6 화소의 제3 서브 화소와 제7 화소의 제1 서브 화소 사이에 배치되고,
    상기 제5 화소는 상기 제4 화소와 상기 제1 방향으로 이웃하며,
    상기 제6 화소는 상기 제5 화소와 상기 제1 방향으로 이웃하는 표시 장치.
  7. 제1 항에 있어서,
    제1 구동 전압 배선들과 상기 제2 구동 전압 배선들은 상기 제1 방향에서 제2N-1(N은 양의 정수) 화소의 제1 서브 화소와 제2 서브 화소 사이, 및 제2N 화소의 제2 서브 화소와 제3 서브 화소 사이에 교대로 배치되는 표시 장치.
  8. 제1 항에 있어서,
    제1 구동 전압 배선은 상기 제1 화소의 제1 서브 화소와 제2 서브 화소 사이에 배치되고,
    상기 제2 구동 전압 배선은 상기 제2 화소의 제2 서브 화소와 제3 서브 화소 사이에 배치되는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 구동 전압 배선은 상기 화소들 중 제3 화소의 제1 서브 화소와 제2 서브 화소 사이에 배치되고,
    상기 제2 구동 전압 배선은 상기 화소들 중 제4 화소의 제2 서브 화소와 제3 서브 화소 사이에 배치되며,
    상기 제3 화소는 상기 제2 화소와 상기 제1 방향으로 이웃하고,
    상기 제4 화소는 상기 제3 화소와 상기 제1 방향으로 이웃하는 표시 장치.
  10. 제1 항에 있어서,
    제1 구동 전압 배선들과 상기 제2 구동 전압 배선들은 상기 제1 방향에서 제2N-1(N은 양의 정수) 화소의 제2 서브 화소와 제3 서브 화소 사이, 제2N 화소의 제1 서브 화소와 제2 서브 화소 사이, 및 제2N 화소의 제3 서브 화소와 제2N+1 화소의 제1 서브 화소 사이에 교대로 배치되는 표시 장치.
  11. 제1 항에 있어서,
    제1 구동 전압 배선은 상기 제1 화소의 제2 서브 화소와 제3 서브 화소 사이에 배치되고,
    상기 제2 구동 전압 배선은 상기 제2 화소의 제1 서브 화소와 제2 서브 화소 사이에 배치되는 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 구동 전압 배선은 상기 제2 화소의 제3 서브 화소와 상기 화소들 중 제3 화소의 제1 서브 화소 사이에 배치되고,
    상기 제2 구동 전압 배선은 상기 제3 화소의 제2 서브 화소와 제3 서브 화소 사이에 배치되고,
    상기 제3 화소는 상기 제2 화소와 상기 제1 방향으로 이웃하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 구동 전압 배선은 상기 화소들 중 제4 화소의 제1 서브 화소와 제2 서브 화소 사이에 배치되며,
    상기 제2 구동 전압 배선은 상기 제4 화소의 상기 제3 서브 화소와 상기 화소들 중 제5 화소의 제1 서브 화소 사이에 배치되고,
    상기 제4 화소는 상기 제3 화소와 상기 제1 방향으로 이웃하며,
    상기 제5 화소는 상기 제4 화소와 상기 제1 방향으로 이웃하는 표시 장치.
  14. 제1 방향으로 연장되는 스캔 배선들;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 데이터 전압들이 인가되는 데이터 배선들;
    상기 제2 방향으로 연장되며, 제1 전원 전압이 인가되는 제1 구동 전압 배선들;
    상기 제2 방향으로 연장되며, 제1 전원 전압과 상이한 제2 전원 전압이 인가되는 제2 구동 전압 배선들;
    상기 제2 방향으로 연장되며, 상기 제1 전원 전압 및 상기 제2 전원 전압과 상이한 제3 전원 전압이 인가되는 제3 구동 전압 배선들; 및
    상기 스캔 배선들과 상기 데이터 배선들에 연결되는 화소들을 구비하고,
    상기 화소들 각각은 상기 제1 방향으로 배치되는 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소를 포함하며,
    제1 구동 전압 배선들, 상기 제2 구동 전압 배선들, 및 상기 제3 구동 전압 배선들은 상기 제1 방향에서 교대로 배치되고,
    상기 화소들 중 제1 화소에서 상기 제1 구동 전압 배선들 중에서 제1 구동 전압 배선의 배치 위치는 상기 화소들 중 제2 화소에서 상기 제2 구동 전압 배선들 중에서 제2 구동 전압 배선의 배치 위치와 상이하며,
    상기 제2 화소는 상기 제1 화소와 상기 제1 방향에서 이웃하고,
    상기 화소들 각각에는 상기 제1 구동 전압 배선, 상기 제2 구동 전압 배선, 및 상기 제3 구동 전압 배선들 중에서 제3 구동 전압 배선 중 적어도 어느 하나가 배치되는 표시 장치.
  15. 제14 항에 있어서,
    상기 화소들 중 제3 화소에서 상기 제3 구동 전압 배선의 배치 위치는 상기 제1 화소에서 상기 제1 구동 전압 배선의 배치 위치 및 상기 제2 화소에서 상기 제2 구동 전압 배선의 배치 위치와 상이한 표시 장치.
  16. 제14 항에 있어서,
    상기 제1 구동 전압 배선들, 상기 제2 구동 전압 배선들, 및 상기 제3 구동 전압 배선들은 상기 제1 방향에서 제3N-2(N은 양의 정수) 화소의 제1 서브 화소와 제2 서브 화소 사이, 제3N-1 화소의 제2 서브 화소와 제3 서브 화소 사이, 및 제3N 화소의 제3 서브 화소와 제3N+1 화소의 제1 서브 화소 사이에 교대로 배치되는 표시 장치.
  17. 제14 항에 있어서,
    상기 화소들 중 제3 화소에서 상기 제3 구동 전압 배선의 배치 위치는 상기 제1 화소에서 상기 제1 구동 전압 배선의 배치 위치와 동일한 표시 장치.
  18. 제14 항에 있어서,
    상기 제1 구동 전압 배선들, 상기 제2 구동 전압 배선들, 및 상기 제3 구동 전압 배선들은 상기 제1 방향에서 제2N-1(N은 양의 정수) 화소의 제1 서브 화소와 제2 서브 화소 사이, 및 제2N 화소의 제2 서브 화소와 제3 서브 화소 사이에 교대로 배치되는 표시 장치.
  19. 제14 항에 있어서,
    상기 화소들 중 제2 화소에서 상기 제2 구동 전압 배선의 배치 위치는 상기 제1 화소에서 상기 제1 구동 전압 배선의 배치 위치 및 상기 제2 화소에서 상기 제3 구동 전압 배선의 배치 위치와 상이한 표시 장치.
  20. 제14 항에 있어서,
    상기 제1 구동 전압 배선들, 상기 제2 구동 전압 배선들, 및 상기 제3 구동 전압 배선들은 상기 제1 방향에서 제2N-1(N은 양의 정수) 화소의 제2 서브 화소와 제3 서브 화소 사이, 제2N 화소의 제1 서브 화소와 제2 서브 화소 사이, 및 제2N 화소의 제3 서브 화소와 제2N+1 화소의 제1 서브 화소 사이에 교대로 배치되는 표시 장치.
  21. 제14 항에 있어서,
    상기 제1 서브 화소, 상기 제2 서브 화소, 및 상기 제3 서브 화소 각각은,
    게이트 전극에 인가되는 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 구동 전류를 제어하는 제1 트랜지스터;
    상기 제1 트랜지스터와 상기 제1 구동 전압 배선 사이에 연결되는 발광 소자;
    상기 발광 소자의 제1 전극과 상기 제2 구동 전압 배선 사이에 연결되는 제2 트랜지스터;
    상기 제1 트랜지스터의 제2 전극에 연결되는 제1 커패시터; 및
    상기 제1 커패시터와 상기 제3 구동 전압 배선 사이에 연결되는 제3 트랜지스터를 포함하는 표시 장치.
  22. 제1 방향으로 연장되는 스캔 배선들;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 데이터 전압들이 인가되는 데이터 배선들;
    상기 제2 방향으로 연장되며, 제1 전원 전압이 인가되는 제1 구동 전압 배선들;
    상기 제2 방향으로 연장되며, 제1 전원 전압과 상이한 제2 전원 전압이 인가되는 제2 구동 전압 배선들; 및
    상기 스캔 배선들과 상기 데이터 배선들에 연결되는 화소들을 구비하고,
    상기 화소들 각각은 상기 제1 방향으로 배치되는 제1 서브 화소, 제2 서브 화소, 제3 서브 화소, 및 제4 서브 화소를 포함하며,
    제1 구동 전압 배선들 중에서 제1 구동 전압 배선과 상기 제2 구동 전압 배선들 중 제2 구동 전압 배선은 상기 화소들 각각에 배치되는 표시 장치.
  23. 제22 항에 있어서,
    제1 구동 전압 배선들과 상기 제2 구동 전압 배선들은 상기 제1 방향에서 교대로 배치되는 표시 장치.
  24. 제22 항에 있어서,
    상기 제1 구동 전압 배선들과 상기 제2 구동 전압 배선들은 상기 제1 방향에서 제2N-1(N은 양의 정수) 화소의 제1 서브 화소와 제2 서브 화소 사이, 상기 제2N-1 화소의 제4 서브 화소와 제2N 화소의 제1 서브 화소 사이, 제2N 화소의 제3 서브 화소와 제4 서브 화소 사이, 및 상기 제2N 화소의 제4 서브 화소와 제2N+1 화소의 제1 서브 화소 사이에 교대로 배치되는 표시 장치.
  25. 제22 항에 있어서,
    상기 제1 구동 전압 배선들과 상기 제2 구동 전압 배선들은 상기 제1 방향에서 제2N-1(N은 양의 정수) 화소의 제2 서브 화소와 제3 서브 화소 사이, 상기 제2N-1 화소의 제4 서브 화소와 제2N 화소의 제1 서브 화소 사이, 제2N 화소의 제2 서브 화소와 제3 서브 화소 사이, 및 상기 제2N 화소의 제4 서브 화소와 제2N+1 화소의 제1 서브 화소 사이에 교대로 배치되는 표시 장치.
  26. 제22 항에 있어서,
    상기 제2 방향으로 연장되며, 상기 제1 전원 전압 및 상기 제2 전원 전압과 상이한 제3 전원 전압이 인가되는 제3 구동 전압 배선들을 더 포함하며,
    제1 구동 전압 배선들, 상기 제2 구동 전압 배선들, 및 상기 제3 구동 전압 배선들은 상기 제1 방향에서 교대로 배치되는 표시 장치.
  27. 제26 항에 있어서,
    상기 제1 구동 전압 배선들, 상기 제2 구동 전압 배선들, 및 상기 제3 구동 전압 배선들은 상기 제1 방향에서 제2N-1(N은 양의 정수) 화소의 제1 서브 화소와 제2 서브 화소 사이, 상기 제2N-1 화소의 제4 서브 화소와 제2N 화소의 제1 서브 화소 사이, 제2N 화소의 제3 서브 화소와 제4 서브 화소 사이, 및 상기 제2N 화소의 제4 서브 화소와 제2N+1 화소의 제1 서브 화소 사이에 교대로 배치되는 표시 장치.
  28. 제26 항에 있어서,
    상기 제1 구동 전압 배선들, 상기 제2 구동 전압 배선들, 및 상기 제3 구동 전압 배선들은 상기 제1 방향에서 제2N-1(N은 양의 정수) 화소의 제2 서브 화소와 제3 서브 화소 사이, 상기 제2N-1 화소의 제4 서브 화소와 제2N 화소의 제1 서브 화소 사이, 제2N 화소의 제2 서브 화소와 제3 서브 화소 사이, 및 상기 제2N 화소의 제4 서브 화소와 제2N+1 화소의 제1 서브 화소 사이에 교대로 배치되는 표시 장치.
  29. 제1 방향으로 연장되는 스캔 배선들;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 데이터 전압들이 인가되는 데이터 배선들;
    상기 제2 방향으로 연장되며, 전원 전압이 인가되는 구동 전압 배선들; 및
    상기 스캔 배선들, 상기 데이터 배선들, 및 상기 구동 전압 배선들에 연결되는 서브 화소들을 구비하고,
    상기 서브 화소들 각각은 게이트 전극에 인가되는 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 구동 전류를 제어하는 제1 트랜지스터를 포함하고,
    상기 구동 전압 배선들 중 어느 한 구동 전압 배선은 상기 서브 화소들 중 어느 한 서브 화소의 제1 트랜지스터와 상기 데이터 배선들 중 상기 서브 화소에 연결되는 데이터 배선에 인접하는 데이터 배선 사이에 배치되는 표시 장치.
  30. 제29 항에 있어서,
    상기 서브 화소들 각각은,
    상기 제1 트랜지스터의 제2 전극에 연결되는 제1 커패시터; 및
    상기 제1 커패시터와 상기 전원 배선 사이에 연결되는 제3 트랜지스터를 더 포함하는 표시 장치.
  31. 제29 항에 있어서,
    상기 서브 화소들 각각은,
    상기 제1 트랜지스터와 상기 전원 배선 사이에 연결되는 발광 소자를 더 포함하는 표시 장치.
  32. 제29 항에 있어서,
    상기 서브 화소들 각각은,
    상기 제1 트랜지스터의 구동 전류에 따라 발광하는 발광 소자; 및
    상기 발광 소자의 제1 전극과 상기 전원 배선 사이에 연결되는 제2 트랜지스터를 더 포함하는 표시 장치.
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