KR101937768B1 - 유기 발광 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 유기 발광 표시 장치는 제1 데이터 배선, 제2 데이터 배선, 제3 데이터 배선, 제1 유기 발광 소자, 제2 유기 발광 소자, 제3 유기 발광 소자 및 제1 쉴드부를 포함한다. 제2 유기 발광 소자는 2 데이터 배선으로부터 전달되는 제2 데이터 전압에 기초하여 턴-온되며, 제3 데이터 배선과 중첩하는 제2 애노드를 포함하며, 제1 유기 발광 소자와 상이한 빛을 발광한다. 제1 쉴드부는 정전압이 인가되고, 제2 애노드와 제3 데이터 배선이 중첩하는 영역으로 연장된다.

Description

유기 발광 표시 장치 {ORGANIC LIGHT EMITTING DISPLAY DEVICE}
본 발명은 유기 발광 표시 장치에 관한 것으로서, 보다 상세하게는 인접 서브 픽셀들 사이의 간섭이 최소화된 유기 발광 표시 장치에 관한 것이다.
유기 발광 표시 장치(organic light emitting display device)는 자체 발광형 표시 장치로서, 액정 표시 장치(liquid crystal display device)와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조 가능하다. 또한, 유기 발광 표시 장치는 저전압 구동에 따라 소비 전력 측면에서 유리할 뿐만 아니라, 응답 속도, 시야각 및 명암 대비비(contrast ratio)도 우수하여, 차세대 디스플레이로서 연구되고 있다.
유기 발광 표시 장치는 복수의 배선들 및 배선들과 연결된 서브 픽셀(sub pixel)들을 포함한다. 서브 픽셀들은 각각 트랜지스터, 커패시터 및 유기 발광 소자를 포함하며, 서브 픽셀의 트랜지스터 및 커패시터는 배선들과 연결되어 배선들의 전기적 신호에 기초하여 유기 발광 소자에 구동 전류를 전달한다.
최근 고해상도의 유기 발광 표시 장치에 대한 요구가 증대됨에 따라, 배선들, 트랜지스터, 커패시터 및 유기 발광 소자를 조밀하게 배치하고자 하는 연구가 이루어지고 있다. 배선들, 트랜지스터, 커패시터 및 유기 발광 소자의 배치가 조밀해짐에 따라 인접하는 서브 픽셀들 사이에 간섭 현상이 발생될 수 있다. 예를 들어, 특정 서브 픽셀에 포함된 유기 발광 소자의 애노드와 인접 서브 픽셀의 데이터 배선 사이에 기생 커패시턴스(parastic capacitance)가 형성되는 문제가 발생될 수 있다. 특정 서브 픽셀의 애노드와 인접 서브 픽셀의 데이터 배선 사이에 기생 커패시턴스는 애노드와 데이터 배선 사이에 크로스톡(cross talk)을 발생시키며, 애노드에 제공되는 구동 전류의 전류량을 변화시킴으로써, 유기 발광 소자의 휘도를 변화시키는 문제를 일으킨다. 이에, 고해상도 유기 발광 표시 장치에서 인접하는 서브 픽셀들 사이의 간섭을 최소화할 수 있는 기술이 요구된다.
유기발광 표시장치(특허출원번호 제 10-2012-0145657 호).
본 발명의 해결하고자 하는 과제는 특정 서브 픽셀의 애노드와 인접 서브 픽셀의 데이터 배선 사이의 기생 커패시턴스를 감소시킬 수 있는 유기 발광 표시 장치를 제공하는 것이다.
또한, 본 발명의 해결하고자 하는 다른 과제는 특정 서브 픽셀에서 발생되는 크로스톡(cross talk)을 최소화하여 픽셀의 색 변화를 최소화할 수 있는 유기 발광 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 제1 데이터 배선, 제2 데이터 배선, 제3 데이터 배선, 제1 유기 발광 소자, 제2 유기 발광 소자, 제3 유기 발광 소자 및 제1 쉴드부를 포함한다. 제1 데이터 배선, 제2 데이터 배선 및 제3 데이터 배선은 기판 상에서 서로 이격되어 평행하게 연장된다. 제1 유기 발광 소자는 제1 데이터 배선으로부터 전달되는 제1 데이터 전압에 기초하여 턴-온되며, 제1 애노드를 포함한다. 제2 유기 발광 소자는 2 데이터 배선으로부터 전달되는 제2 데이터 전압에 기초하여 턴-온되며, 제3 데이터 배선과 중첩하는 제2 애노드를 포함하며, 제1 유기 발광 소자와 상이한 빛을 발광한다. 제3 유기 발광 소자는 제3 데이터 배선으로부터 전달되는 제3 데이터 전압에 기초하여 턴-온되며, 제2 데이터 배선과 중첩하는 제3 애노드를 포함하고, 제2 유기 발광 소자와 상이한 빛을 발광한다. 제1 쉴드부는 정전압이 인가되고, 제2 애노드와 제3 데이터 배선이 중첩하는 영역으로 연장된다. 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 제2 애노드와 제3 데이터 배선이 중첩하는 영역으로 연장된 제1 쉴드부를 포함한다. 이에, 제2 애노드와 제3 데이터 배선 사이의 기생 커패시턴스가 감소되며, 제2 애노드와 제3 데이터 배선 사이의 크로스톡이 최소화될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 고해상도 유기 발광 표시 장치에서 특정 서브 픽셀의 애노드가 특정 서브 픽셀에 인접하는 인접 서브 픽셀의 데이터 배선과 중첩되면서 발생되는 애노드와 데이터 배선 사이의 크로스톡 문제를 최소화할 수 있다.
또한, 본 발명은 인접 서브 픽셀들 사이의 애노드와 데이터 배선 사이에서 발생되는 크로스톡 문제를 해결함으로써, 픽셀의 색 변화를 최소화할 수 있으며, 유기 발광 표시 장치의 색 품질 저하를 억제할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 픽셀에 대한 평면도이다.
도 2는 도 1의 일 서브 픽셀에 대한 회로도이다.
도 3은 도 1의 IIIa-IIIa' 및 IIIb-IIIb'에 대한 단면도이다.
도 4a 내지 도 4e는 도 1의 픽셀을 각 층(layer)별로 분해하여 도시한 평면도들이다.
도 5은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 픽셀에 대한 평면도이다.
도 6은 도 5의 VIB-VIB', VIR-VIR' 및 VIG-VIG'에 대한 단면도이다.
도 7a 내지 도 7e는 도 5의 픽셀을 각 층별로 분해하여 도시한 평면도들이다.
도 8은 일반적인 유기 발광 표시 장치에서 발생되는 크로스톡 현상을 설명하기 위한 픽셀에 대한 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 위 (on)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 픽셀에 대한 평면도이다. 도 2는 도 1의 일 서브 픽셀에 대한 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 복수의 배선들 및 픽셀을 포함한다. 배선들은 기판 상에 세로 방향으로 연장된 제1 데이터 배선(DLB), 제2 데이터 배선(DLR), 제3 데이터 배선(DLG), 제1 고전위 배선(VDLB), 제2 고전위 배선(VDLR) 및 제3 고전위 배선(VDLG)과 가로 방향으로 연장된 제1 스캔 배선(SL1), 제2 스캔 배선(SL2), 발광 제어 배선(EM) 및 초기화 배선(IL)을 포함한다.
제1 내지 제3 데이터 배선(DLB, DLR, DLG)은 서로 이격되어 배치되며, 초기화 배선(IL)과 교차한다. 제1 내지 제3 데이터 배선(DLB, DLR, DLG)과 초기화 배선(IL)이 서로 교차함으로써, 제1 영역(B), 제2 영역(R) 및 제3 영역(G)이 정의된다.
픽셀은 제1 서브 픽셀, 제2 서브 픽셀 및 제3 서브 픽셀을 포함하며, 제1 내지 제3 서브 픽셀은 각각 제1 내지 제3 유기 발광 소자(OLED_B, OLED_R, OLED_G)를 포함한다. 제1 내지 제3 유기 발광 소자(OLED_B, OLED_R, OLED_G)는 각각 애노드, 유기층 및 캐소드로 구성되며, 유기층은 애노드로부터 제공되는 정공과 캐소드로부터 제공되는 전자에 기초하여 특정 파장의 빛을 발생시킨다.
제1 데이터 배선(DLB), 제2 데이터 배선(DLR) 및 제3 데이터 배선(DLG)은 기판 상에서 서로 이격되어 평행하게 연장되며, 픽셀에 데이터 전압을 전달한다. 구체적으로, 제1 데이터 배선(DLB)은 제1 서브 픽셀에 제1 데이터 전압을 제공하고, 제2 데이터 배선(DLR)은 제2 서브 픽셀에 제2 데이터 전압을 제공하며, 제3 데이터 배선(DLG)은 제3 서브 픽셀에 제3 데이터 전압을 제공한다.
제1 고전위 배선(VDLB), 제2 고전위 배선(VDLR) 및 제3 고전위 배선(VDLG)은 제1 내지 제3 서브 픽셀에 고전위 전압을 제공한다. 고전위 전압은 제1 서브 픽셀의 제1 애노드(151B), 제2 서브 픽셀의 제2 애노드(151R) 및 제3 서브 픽셀의 제3 애노드(151G) 에 공통적으로 인가되는 정전압이다. 제1 서브 픽셀의 제1 유기 발광 소자(OLED_B), 제2 서브 픽셀의 제2 유기 발광 소자(OLED_R) 및 제3 서브 픽셀의 제3 유기 발광 소자(OLED_G)는 각각 애노드에 인가되는 고전위 전압과 캐소드에 인가되는 저전위 전압에 기초하여 발광한다.
초기화 배선(IL)은 제1 내지 제3 데이터 배선(DLB, DLR, DLG) 및 제1 내지 제3 고전위 배선(VDLB, VDLR, VDLG)과 교차하도록 가로 방향으로 연장되며, 제1 내지 제3 서브 픽셀에 각각 초기화 전압을 제공한다.
제1 스캔 배선(SL1) 및 제2 스캔 배선(SL2)은 서로 이격되어 가로 방향으로 연장되며, 제1 내지 제3 서브 픽셀에 각각 제1 스캔 전압 및 제2 스캔 전압을 제공한다.
발광 제어 배선(EM)은 제1 내지 제3 데이터 배선(DLB, DLR, DLG) 및 제1 내지 제3 고전위 배선(VDLB, VDLR, VDLG)과 교차하도록 가로 방향으로 연장되며, 제1 내지 제3 서브 픽셀에 발광 제어 전압을 제공한다.
제1 내지 제3 서브 픽셀들 각각은 적어도 하나의 트랜지스터, 커패시터 및 유기 발광 소자를 포함한다. 도 1에는 각각 4개의 트랜지스터, 2개의 커패시터 및 1개의 유기 발광 소자를 포함하는 제1 서브 픽셀, 제2 서브 픽셀 및 제3 서브 픽셀이 도시되어 있다. 설명의 편의를 위해 4개의 트랜지스터, 2개의 커패시터 및 1개의 유기 발광 소자를 포함하는 서브 픽셀의 구조를 4T2C 구조로 지칭한다. 그러나, 제1 내지 제3 서브 픽셀들 각각은 3T1C, 4T2C, 5T2C, 6T2C 또는 7T2C 등 다양한 추가 보상 구조를 포함하도록 구성될 수 있다. 여기서, T앞의 숫자는 트랜지스터의 개수를 의미하고, C앞의 숫자는 커패시터의 개수를 의미한다.
제1 내지 제3 서브 픽셀들 각각의 4개의 트랜지스터 및 2개의 커패시터는 제1 영역 내지 제3 영역(B, R, G)에 배치된다. 구체적으로, 제1 영역(B)에 제1 서브 픽셀의 4개의 트랜지스터 및 2개의 커패시터가 배치되고, 제2 영역(R)에는 제2 서브 픽셀의 4개의 트랜지스터 및 2개의 커패시터가 배치되며, 제3 영역(G)에는 제3 서브 픽셀의 4개의 트랜지스터 및 2개의 커패시터가 배치된다. 트랜지스터 및 커패시터는 배선들 및 유기 발광 소자와 연결되며, 유기 발광 소자에 구동 전류를 제공한다.
이하에서는 제1 서브 픽셀을 기준으로 트랜지스터 및 커패시터의 동작을 설명한다. 제1 서브 픽셀은 구동 트랜지스터(DT_B), 제1 트랜지스터(T1_B), 제2 트랜지스터(T2_B), 제3 트랜지스터(T3_B), 제1 커패시터(Cst_B) 및 제2 커패시터(Cvdd_B)를 포함한다.
도 2를 참조하면, 제1 트랜지스터(T1_B)는 제1 데이터 배선(DLB)과 제2 노드(N2)에 연결된다. 제1 트랜지스터(T1_B)는 제1 스캔 배선(SL1)의 제1 스캔 전압(Scan1)에 기초하여 턴-온(turn-on)되며, 데이터 배선(DLB)의 제1 데이터 전압(Vdata)을 제2 노드(N2)에 인가하도록 구성된다.
구동 트랜지스터(DT_B)는 제1 노드(N1)와 제3 노드(N3)에 연결된다. 구동 트랜지스터(DT_B)는 제2 노드(N2)의 제1 데이터 전압(Vdata)에 기초하여 턴-온되며, 구동 전류를 제3 노드(N3)를 통해 제1 유기 발광 소자(OLED_B)에 전달하도록 구성된다. 이 경우, 구동 트랜지스터(DT_B)는 제1 트랜지스터(T1_B)를 통해 전달된 제1 데이터 전압(Vdata)에 기초하여 턴-온되며, 제1 트랜지스터(T1_B)는 구동 트랜지스터(DT_B)를 턴-온시키는 스위치로서 기능하므로, 제1 트랜지스터(T1_B)는 스위칭 트랜지스터로 지칭될 수 있다.
한편, 제2 트랜지스터(T2_B)는 초기화 배선(IL)과 제3 노드(N2)에 연결된다. 제2 트랜지스터(T2_B)는 제2 스캔 배선(SL2)의 제2 스캔 전압(Scan2)에 기초하여 턴-온되며, 제3 노드(N3)의 전압을 초기화 전압(Vini)으로 초기화하도록 구성된다. 제3 노드(N3)에는 구동 트랜지스터(DT_B) 및 제1 유기 발광 소자(OLED_R)의 제1 애노드(151B)가 연결되므로, 구동 트랜지스터(DT_B) 및 제1 애노드(151B)는 제2 트랜지스터(T2_B)를 통해 제공되는 초기화 전압(Vini)에 의해 초기화될 수 있다.
제3 트랜지스터(T3_B)는 제1 노드(N1)와 제1 고전위 배선(VDLB)에 연결된다. 제3 트랜지스터(T3_B)는 발광 제어 배선(EM)의 발광 제어 전압(Vem)에 기초하여 턴-온되며, 제1 유기 발광 소자(OLED_B)의 발광을 제어하도록 구성된다.
구동 트랜지스터(DT_B), 제1 내지 제3 트랜지스터(T1_B, T2_B, T3_B)는 모두 NMOS 트랜지스터로 구성될 수 있다. 그러나, 이에 한정되는 것은 아니며, 제1 내지 제3 서브 픽셀들 각각의 트랜지스터들은 PMOS 트랜지스터 또는 NMOS 트랜지스터와 PMOS 트랜지스터를 모두 포함하는 CMOS 구조로 구현될 수 있다.
제1 커패시터(Cst_B)는 제2 노드(N2)와 제3 노드(N3)에 연결되며, 제1 유기 발광 소자(OLED_B)가 발광하는 동안 제3 노드(N3)와 제2 노드(N2) 사이의 전위차를 유지시킨다. 제2 커패시터(Cvdd_B)는 제3 노드(N3)와 제1 고전위 배선(VDLB)에 연결되며, 구동 트랜지스터(DT_B)의 문턱 전압 편차를 보상하는 소자들의 일부로 기능한다.
제1 유기 발광 소자(OLED_B)는 구동 트랜지스터(DT_B)와 연결되며, 구동 트랜지스터(DT_B)를 통해 제공되는 구동 전류에 기초하여 특정 파장의 빛을 발생시킨다. 앞서 언급한 바와 같이, 구동 트랜지스터(DT_B)는 제1 트랜지스터(T1_B)를 통해 전달되는 제1 데이터 전압(Vdata)에 기초하여 턴-온되고, 제1 유기 발광 소자(OLED_B)는 구동 트랜지스터(DT_B)를 통해 전달되는 구동 전류에 기초하여 발광하므로, 결과적으로, 제1 유기 발광 소자(OLED_B)는 제1 데이터 배선(DLB)으로부터 전달되는 제1 데이터 전압(Vdata)에 기초하여 턴-온된다. 제1 유기 발광 소자(OELD_B)는 제1 애노드(151B), 제1 유기층 및 제1 캐소드를 포함하며, 제1 애노드(151B)는 구동 트랜지스터(DT_B) 및 제3 트랜지스터(T3_B)를 통해 제1 고전위 배선(VDLB)에 연결되며, 제1 캐소드는 저전위 배선에 연결된다. 도 1에는 제1 캐소드 및 제1 캐소드와 연결된 저전위 배선이 생략되었다. 제1 유기 발광 소자(OLED_B)는 제1 애노드(151B)의 고전위 전압(Vdd) 및 제1 캐소드의 저전위 전압(Vss) 사이의 전위차에 의해 발생되는 구동 전류에 기초하여 특정 파장의 빛을 발생시킨다.
제1 서브 픽셀의 제1 유기 발광 소자(OLED_B), 제2 서브 픽셀의 제2 유기 발광 소자(OLED_R) 및 제3 서브 픽셀의 제3 유기 발광 소자(OLED_G)는 서로 상이한 파장의 빛을 발생시킨다. 예를 들어, 제1 유기 발광 소자(OLED_B)는 청색 빛을 발광하고, 제2 유기 발광 소자(OLED_R)는 적색 빛을 발광하며, 제3 유기 발광 소자(OLED_G)는 녹색 빛을 발광한다. 일반적으로, 청색 빛을 발광하는 제1 유기 발광 소자(OLED_B)는 적색 빛을 발광하는 제2 유기 발광 소자(OLED_R) 및 녹색 빛을 발광하는 제3 유기 발광 소자(OLED_G)에 비해 발광 효율이 낮다. 따라서, 제1 서브 픽셀, 제2 서브 픽셀 및 제3 서브 픽셀이 동일한 발광 면적을 갖는 경우, 제1 서브 픽셀, 제2 서브 픽셀 및 제3 서브 픽셀의 휘도는 서로 상이할 수 있다. 제1 서브 픽셀, 제2 서브 픽셀 및 제3 서브 픽셀의 휘도를 동일하게 하도록 제1 서브 픽셀, 제2 서브 픽셀 및 제3 서브 픽셀은 서로 상이한 발광 면적을 갖는다. 이 경우, 제1 서브 픽셀, 제2 서브 픽셀 및 제3 서브 픽셀의 발광 면적은 제1 애노드(151B), 제2 애노드(151R) 및 제3 애노드(151G)의 면적을 상이하게 함으로써, 조절될 수 있다. 예를 들어, 도 1에 도시되 바와 같이, 제1 애노드(151B)의 면적은 제2 애노드(151R) 및 제3 애노드(151G)보다 넓을 수 있으며, 제1 애노드(151B)는 제1 영역(B)을 넘어 제2 영역(R)의 일부를 점유하도록 연장될 수 있다. 제1 애노드(151B)가 제2 영역(R)의 일부를 점유함에 따라 제2 애노드(151R)가 배치될 영역이 상대적으로 줄어들 수 있으므로, 효율적인 공간 활용을 위해 제2 애노드(151R)는 제2 영역(R)에서 제3 영역(G)으로 연장되도록 형성되고, 제3 애노드(151G)는 제2 애노드(151R)의 상단 부분에서 제3 영역(G)으로부터 제2 영역(R)으로 연장되도록 형성된다. 이에, 도 1에 도시된 바와 같이, 제2 애노드(151R)는 제3 영역(G)에 배치된 제3 서브 픽셀의 제3 데이터 배선(DLG)과 중첩하며, 제3 애노드(151G)는 제2 영역에 배치된 제2 서브 픽셀의 제2 데이터 배선(DLR)과 중첩한다.
제2 서브 픽셀의 제2 애노드(151R)가 제3 영역에서 제3 데이터 배선(DLG)과 중첩하고, 제3 서브 픽셀의 제3 애노드(151G)가 제2 영역에서 제2 데이터 배선(DLR)과 중첩됨에 따라 제2 애노드(151R)와 제3 데이터 배선(DLG) 사이에 기생 커패시턴스가 발생되고, 제3 애노드(151G)와 제2 데이터 배선(DLR) 사이에 기생 커패시턴스가 발생될 수 있다. 기생 커패시턴스는 제2 애노드(151R)와 제3 데이터 배선(DLG) 사이의 크로스톡을 유발하며, 제3 애노드(151G)와 제2 데이터 배선(DLR) 사이의 크로스톡을 유발한다. 크로스톡은 일 전극의 전압이 배선에 흐르는 전기적 신호에 커플링되어 변화되는 현상을 의미한다. 즉, 제2 애노드(151R)의 전압은 제3 데이터 배선(DLG)에 흐르는 제3 데이터 신호에 커플링되어 흔들리게되며, 제3 애노드(151G) 전압은 제2 데이터 배선(DLR)에 흐르는 제2 데이터 신호에 커플링되어 흔들리게된다. 이 경우, 제2 애노드(151R) 및 제3 애노드(151G)의 전압이 흔들림에 따라 제2 유기 발광 소자(OLED_R)에 제공되는 구동 전류 및 제3 유기 발광 소자(OLED_G)에 제공되는 구동 전류가 변할 수 있으며, 제2 유기 발광 소자(OLED_R) 및 제3 유기 발광 소자(OLED_G)의 휘도는 변화될 수 있다. 제2 유기 발광 소자(OLED_R) 및 제3 유기 발광 소자(OLED_G)의 휘도가 변화됨에 따라 픽셀의 색은 변화될 수 있다. 즉, 제2 서브 픽셀 및 제3 서브 픽셀의 색이 변화됨에 따라 픽셀의 전체 색은 변화될 수 있다. 이에, 유기 발광 표시 장치의 색 품질이 저하되는 문제가 발생될 수 있다.
제1 서브 픽셀, 제2 서브 픽셀 및 제3 서브 픽셀은 RGB 데이터에 기초하여 동작하고, RGB 데이터는 각각 데이터 전압으로 변환되어 데이터 배선에 RGB 순으로 순차적으로 제공된다. 즉, 도 1의 픽셀에서 데이터 전압은 제2 데이터 전압 제3 데이터 전압 및 제1 데이터 전압 순으로 순차적으로 인가된다. 제2 데이터 전압이 제2 데이터 배선(DLR)에 인가되는 동안 제3 데이터 배선(DLG)에는 제3 데이터 전압이 인가되지 않을 수 있으므로, 제3 서브 픽셀의 제3 유기 발광 소자(OLED_G)는 턴-오프상태 일 수 있다. 이에, 제3 애노드(151G)와 제2 데이터 배선(DLR)이 커플링되더라도, 제3 유기 발광 소자가 턴-오프상태이므로, 제3 서브 픽셀의 휘도 변동은 크게 발생되지 않을 수 있다. 그러나, 제3 데이터 배선(DLG)에 제3 데이터 전압이 인가되는 시점에서 제2 유기 발광 소자(OLED_R)는 턴-온상태이므로, 제2 애노드(151R)와 제3 데이터 전압 사이의 크로스톡은 제2 유기 발광 소자(OLED_R)의 휘도를 변동시킬 수 있다. 따라서, 특정 서브 픽셀의 애노드와 인접 서브 픽셀의 데이터 배선 사이에 발생되는 커플링은 제2 애노드(151R)와 제3 데이터 배선(DLG) 사이에서 가장 큰 문제를 일으킬 수 있으며, 제2 애노드(151R)와 제3 데이터 배선(DLG) 사이에 발생되는 기생 커패시턴스를 감소시키는 것이 무엇보다 중요하다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치는 제2 애노드(151R)와 제3 데이터 배선(DLG) 사이의 기생 커패시턴스를 감소시키 위해 정전압이 인가되고, 제2 애노드(151R)와 제3 데이터 배선(DLG)이 중첩하는 영역으로 연장된 제1 쉴드부(141B)를 포함한다. 구체적으로, 제1 쉴드부(141B)는 제1 서브 픽셀의 제1 고전위 배선(VDLB)에 연결될 수 있으며, 제1 영역(B)에서 제3 영역(G)으로 확장되어 제2 애노드(151R)와 제3 데이터 배선(DLG)이 중첩되는 영역을 커버하도록 구성된다. 제1 쉴드부(141B)에 대한 상세한 설명을 위해 도 3 내지 도 4e를 함께 참조한다.
도 3은 도 1의 IIIa-IIIa' 및 IIIb-IIIb'에 대한 단면도이다. 도 4a 내지 도 4e는 도 1의 픽셀을 각 층(layer)별로 분해하여 도시한 평면도들이다.
도 3을 참조하면, 기판의 제3 영역(G) 상에 제3 서브 픽셀의 제1 트랜지스터(T1_G)가 배치된다. 제1 트랜지스터(T1_G)는 액티브층(131G), 게이트 전극(132G), 소스 전극(133G) 및 드레인 전극(134G)을 포함한다. 제1 트랜지스터(T1_G)가 NMOS 트랜지스터로 구성된 경우, 제1 트랜지스터(T1_G)의 드레인 전극(134G)은 제3 데이터 배선(DLG)과 연결된다. 제1 스캔 배선(SL1)의 제1 스캔 신호에 따라 제1 트랜지스터(T1_G)가 턴-온된 경우, 제3 데이터 배선(DLG)의 제3 데이터 전압은 제1 트랜지스터(T1_G)의 드레인 전극(134G) 및 액티브층(131G)을 통해 구동 트랜지스터의 게이트 전극으로 전달될 수 있다.
도 3 및 도 4a를 참조하면, 액티브층(131G)은 기판(110) 상의 버퍼층(121) 상에 배치된다. 버퍼층(121)은 기판(110)을 통한 수분 또는 불순물의 침투를 방지하며, 기판(110) 상부를 평탄화한다. 액티브층(131G)은 비정질 실리콘(amorphous silicon, a-Si), 다결정 실리콘(polycrystalline silicon, poly-Si), 산화물(oxide) 반도체 또는 유기물 (organic) 반도체 등으로 형성될 수 있다.
한편, 도 4a에 도시된 바와 같이, 제1 트랜지스터의 액티브층(131B, 131R, 131G)과 분리된 패턴 액티브층(135B, 135R, 135G)이 형성된다. 패턴 액티브층(135B, 135R, 135G)은 서로 연결된 구동 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터의 액티브층으로 기능할 수 있다.
도 3 및 도 4b를 참조하면, 액티브층(131G)을 덮도록 게이트 절연층(123)이 배치되고, 게이트 절연층(123) 상에 게이트 전극(132G)이 배치된다. 게이트 절연층(123)은 게이트 전극(132G)과 액티브층(131G) 사이를 절연한다. 한편, 액티브층(131G)은 게이트 전극(132G)을 마스크로 하여 도핑되거나, 도체화되므로, 액티브층(131G)에서 게이트 전극(132G)과 중첩되는 영역은 반도체의 특성을 가지며, 게이트 전극(132G)과 중첩되지 않는 영역은 도체의 특성을 갖는다. 게이트 전극(132G)과 액티브층(131G)이 중첩되는 영역은 제1 트랜지스터(T1_G)의 채널로 기능할 수 있다. 도 4b에 도시된 바와 같이, 제1 트랜지스터(T1_G)의 액티브층(131G)은 설계상의 이유로 굴곡될 수 있으며, 제1 스캔 배선(SL1)과 복수의 영역에서 중첩할 수 있다. 이 경우, 액티브층(131G)과 중첩하는 제1 스캔 배선(SL1)의 부분들이 제1 트랜지스터(T1_G)의 게이트 전극(132G)으로 기능할 수 있다.
한편, 도 4b에 도시된 바와 같이, 제1 트랜지스터(T1_G)의 게이트 전극(132B, 132R, 132G)과 동일한 층에 제2 스캔 배선(SL2), 발광 제어 배선(EM)이 배치되며, 제1 커패시터의 일 전극(136B, 136R, 136G)이 배치된다. 이 경우, 제1 커패시터의 일 전극(136B, 136R, 136G)은 구동 트랜지스터의 게이트 전극으로도 기능할 수 있다.
도 3 및 도 4c를 참조하면, 게이트 전극(132G) 상에 층간 절연층(124)이 배치되고, 층간 절연층(124) 상에 소스 전극(133G) 및 드레인 전극(134G)이 배치된다. 층간 절연층(124)은 소스 전극(133G) 및 드레인 전극(134G)과 게이트 전극(132G)을 서로 절연한다. 앞서 언급한 바와 같이, 제1 트랜지스터(T1_G)의 드레인 전극(134G)은 제3 서브 픽셀의 제3 데이터 배선(DLG)과 연결되며, 제1 트랜지스터(T1_G)의 소스 전극(133G)은 제2 노드에 접속되어 구동 트랜지스터의 게이트 전극과 연결된다. 한편, 도 3에는 코플래너(coplanar) 구조의 제1 트랜지스터(T1_G)가 도시되어 있으나, 인버티드 스태거드(inverted staggered) 구조의 트랜지스터도 사용될 수 있다.
한편, 도 4c에 도시된 바와 같이, 제1 트랜지스터(T1_G)의 소스 전극(133G) 및 드레인 전극(134G)과 동일한 층에 제1 내지 제3 데이터 배선(DLB, DLR, DLG), 제1 내지 제3 고전위 배선(VDLB, VDLR, VDLG) 및 제1 커패시터의 타 전극(137B, 137R, 137G)이 배치된다. 이 경우, 제1 커패시터의 타 전극(137B, 137R, 137G)은 구동 트랜지스터의 소스 전극으로 기능할 수 있으며, 제2 커패시터의 일 전극으로 기능할 수 있다.
도 3 및 도 4d를 참조하면, 소스 전극(133G) 및 드레인 전극(134G)을 덮도록 제1 평탄화층(125)이 배치된다. 제1 평탄화층(125)은 제1 트랜지스터(T1_G) 및 제3 데이터 배선(DLG)에 의해 형성되는 기판(110) 상의 단차를 덮으며, 기판(110)의 상면을 평탄화한다.
제1 평탄화층(125) 상에 제1 쉴드부(141B)가 배치된다. 구체적으로, 도 4d에 도시된 바와 같이, 제1 평탄화층(125) 상에 금속으로 형성된 제1 금속 패턴(140B)이 배치된다. 제1 금속 패턴(140B)은 제3 영역(G)에 인접하는 제1 영역(B)에서 제1 고전위 배선(VDLB)과 연결된다. 예를 들어, 제1 평탄화층(125)에 형성된 컨택홀을 통해 제1 금속 패턴(140B)은 제1 고전위 배선(VDLB)에 접속될 수 있다. 제1 금속 패턴(140B)의 일부분은 제1 영역(B)에서 제3 영역(G)으로 연장되며, 제3 영역(G)의 제3 데이터 배선(DLG)과 중첩한다. 제3 데이터 배선(DLG)과 중첩하는 제1 금속 패턴(140B)의 일부분이 제1 쉴드부(141B)로 기능할 수 있다. 즉, 제1 쉴드부(141B)는 제3 데이터 배선(DLG)과 제2 서브 픽셀의 제2 애노드(151R)가 중첩되는 영역으로 연장되며, 제2 애노드(151R)와 제3 데이터 배선(DLG) 사이에 배치된다.
또한, 도 4d에 도시된 바와 같이, 제1 금속 패턴(140B)은 제1 고전위 배선(VDLB)을 따라 상단으로 연장되며, 제1 영역(B)의 제1 커패시터의 타 전극(137B)이 배치된 영역까지 연장된다. 이 경우, 제1 커패시터의 타 전극(137B)에 중첩되는 제1 금속 패턴(140B)의 일부분은 제1 연장부(142B)를 구성할 수 있다. 이 경우, 제1 연장부(142B)는 제1 커패시터의 타 전극(137B)과 대향하며, 제2 커패시터의 타 전극으로 기능할 수 있다.
한편, 제1 금속 패턴(140B)과 동일한 층에 배치되고, 제2 고전위 배선(VDLR)과 연결된 제2 금속 패턴(140R) 및 제1 금속 패턴(140B)과 동일한 층에 배치되고, 제3 고전위 배선(VDLG)과 연결된 제3 금속 패턴(140G)이 제1 평탄화층(125) 상에 배치된다. 제2 금속 패턴(140R)의 일 부분은 제2 서브 픽셀의 제1 커패시터 타 전극(137R)이 배치된 영역까지 연장되어 제2 연장부(142R)를 구성하며, 제3 금속 패턴(140G)의 일부분은 제3 서브 픽셀의 제1 커패시터 타 전극(137G)이 배치된 영역까지 연장되어 제3 연장부(142G)를 구성한다. 그러나, 제2 금속 패턴(140R)과 제3 금속 패턴(140G)은 제3 애노드(151G)와 제2 데이터 배선(DLR)이 중첩되는 영역을 커버하지 않으며, 제1 애노드(151B)와 제1 데이터 배선(DLB)이 중첩되는 영역을 커버하지 않는다. 즉, 제2 금속 패턴(140R)과 제3 금속 패턴(140G)은 쉴드부를 구비하지 않는다.
한편, 도 4d에 도시된 바와 같이, 제1 금속 패턴(140B), 제2 금속 패턴(140R) 및 제3 금속 패턴(140G)과 동일한 층에서 가로 방향으로 연장된 초기화 배선(IL)이 배치된다. 초기화 배선(IL)은 제1 영역(B), 제2 영역(R) 및 제3 영역(G) 각각의 하단부에서 패턴 액티브층(135B, 135R, 135G)과 연결될 수 있다. 이 경우, 제2 스캔 배선(SL2)에 인가되는 제2 스캔 전압에 기초하여 제2 트랜지스터가 턴-온된 경우, 패턴 액티브층(135B, 135R, 135G)과 연결된 구동 트랜지스터의 단자들이 초기화될 수 있다.
도 3 및 도 4e를 참조하면, 제1 금속 패턴(140B), 제2 금속 패턴(140R) 및 제3 금속 패턴(140G)상에 제2 평탄화층(126)이 배치된다. 제2 평탄화층(126)은 제1 내지 제3 금속 패턴(140B, 140R, 140G)의 상면을 평탄화하며, 제1 내지 제3 애노드(151B, 151R, 151G)와 제1 내지 제3 금속 패턴(140B, 140R, 140G)을 서로 절연시킨다.
제1 애노드(151B), 제2 애노드(151R) 및 제3 애노드(151G)는 제2 평탄화층(126) 상에 배치된다. 도 4e에 도시된 바와 같이, 제1 애노드(151B)는 제1 영역(B)과 제2 영역(R)의 일부 공간을 점유하도록 배치되며, 제2 애노드(151R)는 제2 영역(R)에서 제3 영역(G)으로 연장되고, 제3 애노드(151G)는 제3 영역(G)에서 제2 영역(R)으로 연장된다. 제1 애노드(151B), 제2 애노드(151R) 및 제3 애노드(151G)는 제2 평탄화층(126) 및 제1 평탄화층(125)에 형성된 컨택홀을 통해 구동 트랜지스터의 소스 전극 및 제1 커패시터의 타 전극과 연결된다.
제1 내지 제3 애노드(151B, 151R, 151G)는 유기층으로 정공(hole)을 공급하는 전극이며, 일함수가 높은 투명 전도성 물질로 구성될 수 있다. 여기서, 투명 전도성 물질은 인듐 주석 산화물(ITO; Indium Tin Oxide), 인듐 아연 산화물(IZO; Indium Zinc Oxide), 인듐 주석 아연 산화물(ITZO; Indium Tin Zinc Oxide)을 포함할 수 있다. 도 3 및 도 4e에 도시된 바와 같이 유기 발광 표시 장치가 탑 에미션(top emission) 방식으로 구동되는 경우, 애노드는 반사판을 더 포함하도록 구성될 수 있다. 여기서 애노드는 화소 전극으로 지칭될 수도 있다.
도 3에 도시된 바와 같이, 제1 쉴드부(141B)는 제2 애노드(151R)와 제3 데이터 배선(DLG) 사이에서 제2 애노드(151R)와 제3 데이터 배선(DLG) 사이에 발생되는 전기장(Ep)을 차폐함으로써, 제2 애노드(151R)와 제3 데이터 배선(DLG) 사이의 기생 커패시턴스를 감소시킨다. 이 경우, 제1 쉴드부(141B)는 제1 금속 패턴(140B)의 일부분으로서, 제1 금속 패턴(140B)은 제1 서브 픽셀의 제1 고전위 배선(VDLB)에 접속되어있으므로, 제1 쉴드부(141B)는 전기적으로 플로팅(floating)되지 않는다. 이 경우, 제1 쉴드부(141B)에는 정전압이 지속적으로 인가되므로, 제3 데이터 배선(DLG)과 제2 애노드(151R) 사이의 전기장을 효율적으로 차폐시킬 수 있다. 만약, 제1 쉴드부(141B)가 전기적으로 플로팅된다면, 제3 데이터 배선(DLG)과 제1 쉴드부(141B) 사이에는 전위차가 발생되지 않을 수 있으며, 제3 데이터 배선(DLG)과 제2 애노드(151R) 사이의 전기장은 제1 쉴드부(141B)에 의해 차폐되지 못할 수 있다. 그러나, 제1 쉴드부(141B)에 정전압이 인가되는 경우, 제1 쉴드부(141B)와 제3 데이터 배선(DLG) 사이에는 전위차가 발생되므로, 제3 데이터 배선(DLG)과 제1 쉴드부(141B) 사이에 커패시턴스가 형성되면서 제3 데이터 배선(DLG)과 제2 애노드(151R) 사이의 전기장의 일부가 제1 쉴드부(141B)에 의해 차단될 수 있다. 이에, 제2 애노드(151R)와 제3 데이터 배선(DLG) 사이의 기생 커패시턴스는 효과적으로 감소될 수 있다.
한편, 본 명세서에서 제1 쉴드부(141B)에 인가되는 정전압은 고전위 전압이지만, 제1 쉴드부(141B)에 인가되는 정전압으로 초기화 전압이 사용될 수 있다. 이 경우, 제1 쉴드부(141B)는 초기화 배선(IL)과 전기적으로 연결되도록 구성될 수 있다. 그러나 이에 한정되는 것은 아니며, 제1 쉴드부(141B)가 전기적으로 플로팅되지 않도록 제1 쉴드부(141B)에는 유기 발광 표시 장치에 사용되는 다양한 정전압이 인가될 수 있다.
한편, 제1 애노드(151B)와 제1 데이터 배선(DLB)이 중첩되는 영역 및 제3 애노드(151G)와 제2 데이터 배선(DLR)이 중첩되는 영역에는 별도의 쉴드부가 배치되지 않는다. 그러나, 제1 서브 픽셀의 제1 애노드(151B)는 제1 서브 픽셀의 제1 데이터 배선(DLB)과 중첩할 뿐 인접하는 제2 서브 픽셀의 제2 데이터 배선(DLR)이나 제3 서브 픽셀의 제3 데이터 배선(DLG)과 중첩하지 않으므로, 인접 서브 픽셀과의 크로스톡이 발생되지 않을 수 있다. 또한, 제3 서브 픽셀의 제3 애노드(151G)는 제2 데이터 배선(DLR)과 중첩하므로, 제3 애노드(151G)는 제2 데이터 배선(DLR)과 크로스톡이 발생될 수 있으나, 제2 데이터 배선(DLR)에 제2 데이터 전압이 인가되는 시점에 제3 유기 발광 소자는 턴-오프 상태이므로, 제2 데이터 배선(DLR)에 의한 크로스톡으로 제3 유기 발광 소자의 휘도가 흔들리는 문제는 발생되지 않을 수 있다. 즉, 제1 데이터 배선(DLB), 제2 데이터 배선(DLR) 및 제3 데이터 배선(DLG)에 인가되는 제1 데이터 전압, 제2 데이터 전압 및 제3 데이터 전압은 제2 데이터 전압, 제3 데이터 전압 및 제1 데이터 전압의 순으로 인가된다. 이에, 제2 데이터 배선(DLR)에 제2 데이터 전압이 인가되는 시점에 제3 데이터 배선(DLG)에는 제3 데이터 전압이 인가되지 않으며, 이에, 제3 유기 발광 소자는 턴-오프 상태일 수 있으며, 제3 애노드(151G)와 제2 데이터 배선(DLR) 사이의 크로스톡은 제3 유기 발광 소자의 휘도를 흔들리게하지 못할 수 있다. 따라서, 비록, 본 발명의 일 실시예에 따른 유기 발광 표시 장치에서 제1 애노드(151B)와 제1 데이터 배선(DLB)이 중첩되는 영역 및 제3 애노드(151G)와 제2 데이터 배선(DLR)이 중첩되는 영역에는 별도의 쉴드부가 배치되지 않더라도, 크로스톡에 의한 제1 서브 픽셀 및 제2 서브 픽셀의 휘도 변동은 크게 문제되지 않을 수 있다. 반면, 제2 서브 픽셀의 제2 유기 발광 소자(OLED_R)가 턴-온된 이후에 제3 서브 픽셀의 제3 데이터 배선(DLG)에 제3 데이터 전압이 인가될 수 있으므로, 제2 서브 픽셀에는 휘도 변동이 발생될 수 있다. 그러나, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 제2 애노드(151R)와 제3 데이터 배선(DLG) 사이에 배치된 제1 쉴드부(141B)를 포함한다. 이 경우, 제2 애노드(151R)와 제3 데이터 배서(DLG) 사이의 기생 커패시턴스는 제1 쉴드부(141B)에 의해 효과적으로 감소되므로, 제2 애노드(151R)와 제3 데이터 배선(DLG) 사이의 크로스톡은 제1 쉴드부(141B)에 의해 효과적으로 억제될 수 있다. 따라서, 픽셀의 색 변동은 최소화되며 유기 발광 표시 장치의 색 품질은 향상될 수 있다.
한편, 제1 애노드(151B), 제2 애노드(151R) 및 제3 애노드(151G)의 가장자리를 덮으며, 제1 서브 픽셀, 제2 서브 픽셀 및 제3 서브 픽셀 각각의 발광 영역을 노출시키는 뱅크층(127)이 제2 평탄화층 상에 배치된다.
뱅크층(127)을 통해 노출된 제1 애노드(151B), 제2 애노드(151R) 및 제3 애노드(151G) 상에 제1 유기층, 제2 유기층(152R) 및 제3 유기층이 배치된다. 제1 유기층, 제2 유기층(152R) 및 제3 유기층은 각각 특정 파장의 빛을 발생시키는 유기 발광층을 포함한다. 예를 들어, 제1 유기층은 청색 빛을 발생시키는 청색 유기 발광층을 포함하고, 제2 유기층(152R)은 적색 빛을 발생시키는 적색 유기 발광층을 포함하며, 제3 유기층은 녹색 빛을 발생시키는 녹색 유기 발광층을 포함할 수 있다. 제1 유기층, 제2 유기층(152R) 및 제3 유기층은 설계에 따라, 패턴 발광층(patterned emission layer) 구조를 가질 수 있다. 패턴 발광층은 발광 영역에 대응되는 개구 영역을 갖는 마스크, 예를 들어, FMM(fine metal mask)을 이용하여 제1 애노드(151B), 제2 애노드(151R) 및 제3 애노드(151G) 상에 패턴 증착될 수 있다.
제1 캐소드, 제2 캐소드(153R) 및 제3 캐소드는 제1 유기층, 제2 유기층(152R) 및 제3 유기층 상에 배치된다. 제1 캐소드, 제2 캐소드(153R) 및 제3 캐소드는 서로 연결된 하나의 금속층으로 구성될 수 있다. 제1 내지 제3 캐소드는 제1 지 제3 유기층에 전자(electron)를 공급하는 전극으로, 상대적으로 일함수가 낮은 금속성 물질, 예를 들어, 은(Ag), 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 또는 은(Ag)과 마그네슘(Mg)의 합금(Ag:Mg)으로 구성될 수 있다. 여기서 제1 내지 제3 캐소드는 공통 전극으로 지칭될 수도 있다.
도 5는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 픽셀에 대한 평면도이다. 도 5에 도시된 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 제1 쉴드부(641B) 이외에 제2 쉴드부(641R) 및 제3 쉴드부(641G)를 더 포함하는 것을 제외하고는 도 1 내지 도 4e에 도시된 유기 발광 표시 장치와 동일하므로, 이에 대한 중복된 설명은 생략한다.
도 5를 참조하면, 제2 서브 픽셀의 제2 고전위 배선(VDLR)은 인접하는 제1 서브 픽셀의 제1 데이터 배선(DLB)과 상이한 평면에서 제1 데이터 배선(DLB)과 평행한 방향으로 연장되고, 제3 서브 픽셀의 제3 고전위 배선(VDLG)은 인접하는 제2 서브 픽셀의 제2 데이터 배선(DLR)과 상이한 평면에서 제2 데이터 배선(DLR)과 평행한 방향으로 연장되고, 제1 서브 픽셀의 제1 고전위 배선(VDLB)은 인접하는 제3 서브 픽셀의 제3 데이터 배선(DLG)과 상이한 평면에서 제3 데이터 배선(DLG)과 평행한 방향으로 연장된다. 이 경우, 제1 쉴드부(641B)는 제1 고전위 배선(VDLB)과 동일 평면상에서 제1 고전위 배선(VDLB)과 연결되고, 제2 쉴드부(641R)는 제2 고전위 배선(VDLR)과 동일 평면상에서 제2 고전위 배선(VDLR)과 연결되며, 제3 쉴드부(641G)는 제3 고전위 배선(VDLG)과 동일 평면상에서 제3 고전위 배선(VDLG)과 연결된다. 즉, 제1 쉴드부(641B)는 제1 고전위 배선(VDLB)의 일 부분이며, 제2 쉴드부(641R)는 제2 고전위 배선(VDLR)의 일 부분이고, 제3 쉴드부(641B)는 제3 고전위 배선(VDLG)의 일 부분에 대응된다.
본 발명의 다른 실시예에 따른 유기 발광 표시 장치에서 제1 고전위 배선(VDLB), 제2 고전위 배선(VDLR) 및 제3 고전위 배선(VDLG)은 제3 서브 픽셀의 제3 데이터 배선(DLG), 제1 서브 픽셀의 제1 데이터 배선(DLB), 제2 서브 픽셀의 제2 데이터 배선(DLR)과 중첩하도록 배치되므로, 제3 데이터 배선(DLG)과 제2 애노드(151R) 사이의 기생 커패시턴스, 제2 데이터 배선(DLR)과 제3 애노드(151G) 사이의 기생 커패시턴스 및 제1 데이터 배선(DLB)과 제1 애노드(151B) 사이의 기생 커패시턴스는 모두 감소될 수 있다. 이에 대한 보다 상세한 설명을 위해 도 6 내지 도 7e를 함께 참조한다.
도 6은 도 5의 VIB-VIB', VIR-VIR' 및 VIG-VIG'에 대한 단면도이다. 도 7a 내지 도 7e는 도 5의 픽셀을 각 층별로 분해하여 도시한 평면도들이다.
도 6 및 도 7a를 참조하면, 기판(110) 상의 버퍼층(121) 상에 제1 트랜지스터의 액티브층(131B, 131R, 131G) 및 패턴 액티브층(135B, 135R, 135G)이 배치된다. 패턴 액티브층(135B, 135R, 135G)은 구동 트랜지스터, 제2 트랜지스터, 제3 트랜지스터의 액티브층에 대응된다.
도 6 및 도 7b를 참조하면, 제1 트랜지스터의 액티브층(131B, 131R, 131G) 및 패턴 액티브층(135B, 135R, 135G)을 덮도록 게이트 절연층(123)이 배치되고, 게이트 절연층(123) 상에 게이트 전극(132B, 132R, 132G) 및 제1 커패시터의 일 전극(136B, 136R, 136G)이 배치된다. 또한 게이트 전극(132B, 132R, 132G)과 동일한 층에 제1 스캔 배선(SL1), 제2 스캔 배선(SL2) 및 발광 제어 배선(EM)이 배치된다.
도 6 및 도 7c를 참조하면, 제1 트랜지스터의 게이트 전극(132B, 132R, 132G), 제1 커패시터의 일 전극(136B, 136R, 136G), 제1 스캔 배선(SL1), 제2 스캔 배선(SL2) 및 발광 제어 배선(EM)을 덮도록 층간 절연층(124)이 배치되고, 층간 절연층(124) 상에 제1 트랜지스터의 소스 전극(133B, 133R, 133G) 및 드레인 전극(134B, 134R, 134G)이 배치된다. 제1 트랜지스터의 소스 전극(133B, 133R, 133G) 및 드레인 전극(134B, 134R, 134G)과 동일한 층에 제1 커패시터의 타 전극(137B, 137R, 137G)이 배치되고, 제1 서브 픽셀의 제1 데이터 배선(DLB), 제2 서브 픽셀의 제2 데이터 배선(DLR) 및 제3 서브 픽셀의 제3 데이터 배선(DLG)이 배치된다. 또한, 제1 내지 제3 데이터 배선(DLB, DLR, DLG)과 이격되고, 제1 내지 제3 데이터 배선(DLB, DLR, DLG)과 평행한 방향으로 연장된 제1 내지 제3 초기화 배선(ILB, ILR, ILG)이 배치된다. 도 1 내지 도 4e에 도시된 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 초기화 배선(IL)과 상이하게 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 제1 내지 제3 초기화 배선(ILB, ILR, ILG)은 제1 내지 제3 데이터 배선(DLB, DLR, DLG)과 동일한 층에 배치되며, 제1 내지 제3 데이터 배선(DLB, DLR, DLG)과 평행한 방향으로 연장된다. 제1 내지 제3 초기화 배선(ILB, ILR, ILG)은 각각 제1 영역 내지 제3 영역(B, R, G)의 상단 부분에서 패턴 액티브층(135B, 135R, 135G)과 접속된다.
도 6 및 도 7d를 참조하면, 제1 트랜지스터의 소스 전극(133B, 133R, 133G) 및 드레인 전극(134B, 134R, 134G)을 덮도록 제1 평탄화층(125)이 배치되고, 제1 평탄화층(125) 상에 제1 내지 제3 고전위 배선(VDLB, VDLR, VDLG)이 배치된다. 제1 고전위 배선(VDLB)은 제3 영역(G)에 배치된 제3 데이터 배선(DLG)과 중첩하며, 제3 데이터 배선(DLG)과 상이한 평면에서 제3 데이터 배선(DLG)과 평행한 방향으로 연장된다. 제2 고전위 배선(VDLR)은 제1 영역(B)에 배치된 제1 데이터 배선(DLB)과 중첩하며, 제1 데이터 배선(DLB)과 상이한 평면에서 제1 데이터 배선(DLB)과 평행한 방향으로 연장된다. 제3 고전위 배선(VDLG)은 제2 영역(R)에 배치된 제2 데이터 배선(DLR)과 중첩하며, 제2 데이터 배선(DLR)과 상이한 평면에서 제2 데이터 배선(DLR)과 평행한 방향으로 연장된다.
제1 쉴드부(641B)는 제1 고전위 배선(VDLB)의 일 부분에 대응되며, 제2 쉴드부(641R)는 제2 고전위 배선(VDLR)의 일 부분에 대응되며, 제3 쉴드부(641G)는 제3 고전위 배선(VDLG)의 일 부분에 대응된다. 이에, 제1 내지 제3 쉴드부(641B, 641R, 641G)에는 제1 내지 제3 고전위 배선(VDLB, VDLR, VDLG)을 통해 전달되는 고전위 전압이 인가될 수 있다. 또한, 제1 내지 제3 고전위 배선(VDLB, VDLR, VDLG) 각각은 제1 내지 제3 영역(B, R, G)의 하단부에서 패턴 액티브층(135B, 135R, 135G)과 각각 연결된다. 앞서 언급한 바와 같이, 패턴 액티브층(135B, 135R, 135G)은 구동 트랜지스터의 액티브층으로 기능하므로, 제1 내지 제3 고전위 배선(VDLB, VDLR, VDLG)으로부터 전달된 고전위 전압은 패턴 액티브층(135B, 135R, 135G)을 통해 제1 내지 제3 애노드(151B, 151R, 151G)에 전달될 수 있다.
한편, 제1 내지 제3 고전위 배선(VDLB, VDLR, VDLG)은 제1 커패시터의 타 전극(137B, 137R, 137G)이 배치된 영역으로 각각 연장된다. 구체적으로, 제2 고전위 배선(VDLR)은 제1 서브 픽셀의 제1 커패시터 타 전극(137B)이 배치된 영역으로 연장된 제2 연장부(642R)를 포함하며, 제3 고전위 배선(VDLG)은 제2 서브 픽셀의 제1 커패시터 타 전극(137R)이 배치된 영역으로 연장된 제3 연장부(642G)를 포함하며, 제1 고전위 배선(VDLB)은 제3 서브 픽셀의 제1 커패시터 타 전극(137G)이 배치된 영역으로 연장된 제1 연장부(642B)를 포함한다. 이 경우, 제2 연장부(642R)는 제1 서브 픽셀의 제2 커패시터의 타 전극으로 기능하며, 제3 연장부(645G)는 제2 서브 픽셀의 제2 커패시터의 타 전극으로 기능하며, 제1 연장부(642B)는 제3 서브 픽셀의 제2 커패시터의 타 전극으로 기능한다.
도 6 및 도 7e를 참조하면, 제1 내지 제3 고전위 배선(VDLB, VDLR, VDLG) 상에 제2 평탄화층(126)이 배치되고, 제2 평탄화층(126) 상에 제1 애노드(151B), 제2 애노드(151R) 및 제3 애노드(151G)가 배치된다. 제1 애노드(151B)는 제1 영역(B)에서 제1 데이터 배선(DLB)과 중첩한다. 제2 애노드(151R)는 제2 영역(R)에서 제3 영역(G)으로 연장되며, 제3 영역(G)에서 제3 데이터 배선(DLG)과 중첩한다. 제3 애노드(151G)는 제3 영역(G)에서 제2 영역(R)으로 연장되며, 제2 영역(R)에서 제2 데이터 배선(DLR)과 중첩한다.
한편, 제2 고전위 배선(VDLR)은 제1 영역(B)에서 제1 데이터 배선(DLB)과 중첩하므로, 제1 애노드(151B)와 제1 데이터 배선(DLB) 사이에서 제1 애노드(151B)와 제1 데이터 배선(DLB)이 중첩하는 영역을 커버한다. 제3 고전위 배선(VDLG)은 제2 영역(R)에서 제2 데이터 배선(DLR)과 중첩하므로, 제3 애노드(151G)와 제2 데이터 배선(DLR)이 중첩하는 영역을 커버한다. 제1 고전위 배선(VDLB)은 제3 영역(G)에서 제3 데이터 배선(DLG)과 중첩하므로, 제2 애노드(151R)와 제3 데이터 배선(DLG)이 중첩하는 영역을 커버한다. 이 경우, 제1 데이터 배선(DLB)과 제1 애노드(151B)가 중첩하는 영역을 커버하는 제2 고전위 배선(VDLR)의 일 부분이 제2 쉴드부(641R)로 기능할 수 있다. 또한, 제2 데이터 배선(DLR)과 제3 애노드(151G)가 중첩하는 영역을 커버하는 제3 고전위 배선(VDLG)의 일 부분이 제3 쉴드부(641G)로 기능할 수 있다. 또한, 제3 데이터 배선(DLG)과 제2 애노드(151R)가 중첩하는 영역을 커버하는 제1 고전위 배선(VDLB)의 일 부분이 제1 쉴드부(641B)로 기능할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 유기 발광 표시 장치는 정전압이 인가되고, 제2 애노드(151R)와 제3 데이터 배선(DLG)이 중첩되는 영역으로 연장된 제1 쉴드부(141B, 641B)를 포함하므로, 제2 애노드(151R)와 제3 데이터 배선(DLG) 사이의 크로스톡이 저감될 수 있다. 또한, 유기 발광 표시 장치가 정전압이 인가되고, 제3 애노드(151G)와 제2 데이터 배선(DLR)이 중첩되는 영역으로 연장된 제3 쉴드부(641G) 및 제1 애노드(151B)와 제1 데이터 배선(DLB)이 중첩되는 영역으로 연장된 제2 쉴드부(641R)를 더 구비하는 경우, 제3 애노드(151G)와 제2 데이터 배선(DLR) 사이의 크로스톡 및 제1 애노드(151B)와 제1 데이터 배선(DLB) 사이의 크로스톡이 효율적으로 저감될 수 있는 이점이 있다. 이에 대한 상세한 설명을 위해 도 8을 함께 참조한다.
도 8은 일반적인 유기 발광 표시 장치에서 발생되는 크로스톡 현상을 설명하기 위한 픽셀에 대한 회로도이다.
도 8을 참조하면, 제1 쉴드부, 제2 쉴드부 및 제3 쉴드부가 없는 일반적인 유기 발광 표시 장치는 제2 애노드와 제3 데이터 배선 사이에 크로스톡이 발생된다. 즉, 제2 서브 픽셀(Red)의 제2 애노드와 제3 서브 픽셀(Green)의 제3 데이터 배선 사이의 기생 커패시턴스(CPR)로 인해 제2 애노드와 제3 데이터 배선은 커플링된다. 이 경우, 제2 애노드의 전압은 제3 데이터 배선에 인가되는 제3 데이터 전압(Vdata_G)에 의해 흔들리므로, 제2 서브 픽셀(Red)의 휘도는 제3 데이터 전압(Vdata_G)에 간섭을 받게된다.
또한, 앞서 언급한 바와 같이, 제3 서브 픽셀(Green)의 제3 애노드와 제2 서브 픽셀(Red)의 제2 데이터 배선이 중첩되는 영역에서 제3 애노드와 제2 데이터 배선 사이에 기생 커패시턴스(CPG)가 발생된다. 기생 커패시턴스(CPG)로 인해 제3 애노드와 제2 데이터 배선은 커플링되며, 제3 애노드의 전압은 제2 데이터 배선에 인가되는 제2 데이터 전압(Vdata_R)에 의해 흔들리며, 제3 서브 픽셀(Green)의 휘도는 제2 데이터 전압(Vdata_R)에 간섭을 받게된다.
이러한 크로스톡 문제는 제2 서브 픽셀(Red)의 제2 애노드가 제3 서브 픽셀(Green)의 제3 데이터 배선에 중첩하며, 제3 서브 픽셀(Green)의 제3 애노드가 제2 서브 픽셀(Red)의 제2 데이터 배선에 중첩되기 때문에 발생된다. 즉, 한정된 공간안에서 제1 서브 픽셀(Blue), 제2 서브 픽셀(Red) 및 제3 서브 픽셀(Green)을 효율적으로 배치해야 하므로, 제2 서브 픽셀(Red)의 제2 애노드와 제3 서브 픽셀(Green)의 제3 데이터 배선이 서로 중첩되게 되며, 제3 서브 픽셀(Green)의 제3 애노드와 제2 서브 픽셀(Red)의 제2 데이터 배선이 서로 중첩되게 된다. 일반적으로, 데이터 전압은 제2, 제3 및 제1 서브 픽셀(Red, Green, Blue) 순으로 인가되므로, 제2 서브 픽셀(Red)의 제2 데이터 배선에 제2 데이터 전압(Vdata_R)이 인가되는 시점에 제3 서브 픽셀(Green)의 제3 유기 발광 소자(OLED_G)는 턴-오프 상태일 수 있다. 이 경우, 제3 애노드와 제2 데이터 배선 사이의 크로스톡은 제3 서브 픽셀(Green)의 휘도를 흔들리지 못하게 할 수 있다.
따라서, 특정 서브 픽셀의 애노드와 인접 서브 픽셀의 데이터 배선 사이의 크로스톡은 제2 애노드와 제3 데이터 배선 사이에서 가장 크게 문제될 수 있다. 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 제2 애노드와 제3 데이터 배선이 중첩하는 영역에 배치되는 제1 쉴드부를 포함하므로, 제2 애노드와 제3 데이터 배선 사이의 기생 커패시턴스는 감소될 수 있다. 이 경우, 제1 쉴드부에는 정전압이 인가될 수 있으며, 제1 쉴드부는 제1 고전위 배선에 전기적으로 연결되므로, 제1 쉴드부에는 고전위 전압이 인가될 수 있다. 이에, 제1 쉴드부는 전기적으로 플로팅되지 않을 수 있으며, 제1 쉴드부에 의해 제2 애노드와 제3 데이터 배선 사이의 크로스톡은 효과적으로 감소될 수 있다.
또한, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 제3 애노드와 제2 데이터 배선이 중첩되는 영역에 배치된 제3 쉴드부 및 제1 애노드와 제1 데이터 배선이 중첩되는 영역에 배치된 제2 쉴드부를 더 포함하므로, 인접 서브 픽셀들 사이의 간섭은 더욱 효과적으로 억제될 수 있다.
구체적으로, 제1 내지 제3 쉴드부를 포함하지 않는 일반적인 유기 발광 표시 장치(비교예)의 크로스톡 발생률, 제1 쉴드부를 포함하는 본 발명의 일 실시예에 따른 유기 발광 표시 장치(실시예 1)의 크로스톡 발생률 및 제1 내지 제3 쉴드부를 포함하는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치(실시예 2)의 크로스톡 발생률은 하기 [표 1]과 같다.
구분 Red Green Blue
비교예 18.2% 1.2% 1.9%
실시예 1 13.2% 1.2% 1.9%
실시예 2 10.2% -1.5% 1.9%
상기 [표 1]에서 비교예, 실시예 1 및 실시예 2는 제1 쉴드부, 제2 쉴드부 및 제3 쉴드부의 구비 여부만 상이할 뿐, 모두 동일한 구조의 서브 픽셀들을 포함하는 유기 발광 표시 장치를 사용하여 측정되었다. 구체적으로, 비교예, 실시예 1 및 실시예 2의 유기 발광 표시 장치는 각각 4T2C 구조의 서브 픽셀들을 포함하며, 각 서브 픽셀은 1300Å 두께의 게이트 절연층, W/L이 3.5/20인 구동 트랜지스터, W/L이 3.5/8인 제1 트랜지스터, W/L이 3.5/8인 제2 트랜지스터, W/L이 3.5/4인 제3 트랜지스터를 포함한다. [표 1]의 결과값은 픽셀이 최대 휘도의 백색 광을 발광하도록 제1 서브 픽셀(Blue), 제2 서브 픽셀(Red) 및 제3 서브 픽셀(Green)에 최대 데이터 값에 대응되는 데이터 전압을 인가함으로써, 측정되었다. 이 경우, 제1 서브 픽셀(Blue)에 인가된 제1 데이터 전압(Vdata_B)은 3.59V이며, 제2 서브 픽셀(Red)에 인가된 제2 데이터 전압(Vdata_R)은 3.13V, 제3 서브 픽셀(Green)에 인가된 제3 데이터 전압(Vdata_G)은 3.72V였다. 제1 내지 제3 데이터 전압은 제2, 제3 및 제1 서브 픽셀(Red, Green, Blue) 순으로 인가되었다. 즉, 제2 데이터 전압(Vdata_R)이 제2 데이터 배선에 인가되고, 제3 데이터 전압(Vdata_G)이 제3 데이터 배선에 인가되고, 제1 데이터 전압(Vdata_B)이 제1 데이터 배선에 인가되었다. [표 1]의 크로스톡 발생률은 하기 [수학식 1]로 산출되었다.
Figure 112016118262900-pat00001
여기서, CTS는 제1 내지 제3 서브 픽셀들(Blue, Red, Green) 중에서 선택된 S 서브 픽셀의 크로스톡 발생률을 의미하며, IOLED _W는 픽셀이 최대 휘도의 백색 빛을 발광하도록 제1 내지 제3 데이터 전압(Vdata_B, Vdata_R, Vdata_G)을 인가한 경우의 S 서브 픽셀의 유기 발광 소자에 제공되는 구동 전류량을 의미하며, IOLED _S는 S 서브 픽셀만 최대 휘도로 구동한 경우 S 서브 픽셀의 유기 발광 소자에 제공되는 구동 전류량을 의미한다. 만약, S 서브 픽셀의 애노드와 인접 서브 픽셀의 데이터 배선 사이에 크로스톡이 발생된다면, 모든 서브 픽셀을 구동한 경우, S 서브 픽셀의 구동 전류량은 크로스톡에 의해 감소될 수 있다. 따라서, 모든 서브 픽셀을 구동시키는 백색의 픽셀에서의 S 서브 픽셀의 구동 전류는 S 서브 픽셀만 구동시키는 경우의 구동 전류에 비해 감소될 수 있다. 이 경우, 크로스톡 발생률(CTS)은 증가된다.
[표 1]을 참조하면, 제2 서브 픽셀(Red)의 제2 애노드와 제3 서브 픽셀(Green)의 제3 데이터 배선 사이에 배치된 제1 쉴드부를 포함하는 실시예 1의 유기 발광 표시 장치는 제1 내지 제3 쉴드부를 구비하지 않는 비교예의 유기 발광 표시 장치보다 크로스톡 발생률(CTS)이 감소됨을 알 수 있다. 특히, 제2 서브 픽셀(Red)에서 크로스톡 발생률(CTS)이 큰 폭으로 감소됨을 알 수 있다. 한편, 제1 쉴드부는 제2 서브 픽셀(Red)의 제2 애노드와 제3 서브 픽셀(Green)의 제3 데이터 배선 사이의 크로스톡을 저감하므로, 제3 서브 픽셀(Green) 및 제1 서브 픽셀(Blue)에 대한 크로스톡 발생률은 저감되지 않는다. 그러나, 앞서 언급한 바와 같이, 데이터 전압은 제2, 제3 및 제1 서브 픽셀(Red, Green, Blue) 순으로 인가되므로, 제3 서브 픽셀(Green) 및 제1 서브 픽셀(Blue)에 대한 크로스톡은 제2 서브 픽셀(Red)에 비해 낮은 수준으로 유지된다.
또한, 제1 내지 제3 쉴드부를 구비하는 실시예 2의 유기 발광 표시 장치는 비교예의 유기 발광 표시 장치보다 크로스톡 발생률(CTS) 더욱 감소됨을 알 수 있다. 특히, 실시예 2의 유기 발광 표시 장치은 제3 서브 픽셀(Green)의 제3 애노드와 제2 서브 픽셀(Red)의 제2 데이터 배선 사이의 크로스톡을 억제하는 제3 쉴드부를 더 포함하므로, 제3 서브 픽셀(Green)에 대한 크로스톡 발생률은 더욱 낮아질 수 있다.
한편, 본 명세서에서 제1 서브 픽셀(Blue), 제2 서브 픽셀(Red) 및 제3 서브 픽셀(Green)은 각각 4T2C구조를 갖는 것으로 설명되었으나, 제1 서브 픽셀(Blue), 제2 서브 픽셀(Red) 및 제3 서브 픽셀(Green)은 4T2C구조 이외에 다양한 구조를 가질 수 있다. 예를 들어, 6T1C구조의 서브 픽셀의 경우에도 본 발명과 동일한 방법으로 애노드와 데이터 배선 사이에 쉴드부가 배치될 수 있으며, 이 경우, 애노드와 인접 서브 픽셀의 데이터 배선 사이의 크로스톡은 개선될 수 있다.
또한, 본 명세서에서 데이터 전압이 제2 서브 픽셀(Red), 제3 서브 픽셀(Green) 및 제1 서브 픽셀(Blue) 순으로 인가되는 경우를 기준으로 설명하였으나, 데이터 전압은 제3 서브 픽셀(Green), 제2 서브 픽셀(Red) 및 제1 서브 픽셀(Blue) 순으로 인가될 수도 있다. 이 경우, 제3 유기 발광 소자(OLED_G), 제2 유기 발광 소자(OLED_R) 및 제1 유기 발광 소자(OLED_B)가 순차적으로 턴-온될 수 있으며, 제1 쉴드부는 데이터 전압이 먼저 인가되는 제3 서브 픽셀(Green)의 제3 애노드와 제2 서브 픽셀(Red)의 제2 데이터 배선 사이로 연장되도록 구성될 수 있다. 또한, 데이터 전압은 제3 서브 픽셀(Green), 제1 서브 픽셀(Blue) 및 제2 서브 픽셀(Red) 순으로 인가될 수도 있다. 이 경우, 제3 유기 발광 소자(OLED_G), 제1 유기 발광 소자(OLED_B) 및 제2 유기 발광 소자(OLED_R)이 순차적으로 턴-온될 수 있으며, 제1 쉴드부는 데이터 전압이 먼저 인가되는 제3 서브 픽셀(Green)의 제3 애노드와 제2 서브 픽셀(Red)의 제2 데이터 배선 사이로 연장되도록 구성될 수 있다.
본 발명의 예시적인 실시예는 다음과 같이 설명될 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 제1 데이터 배선, 제2 데이터 배선, 제3 데이터 배선, 제1 유기 발광 소자, 제2 유기 발광 소자, 제3 유기 발광 소자 및 제1 쉴드부를 포함한다. 제1 데이터 배선, 제2 데이터 배선 및 제3 데이터 배선은 기판 상에서 서로 이격되어 평행하게 연장된다. 제1 유기 발광 소자는 제1 데이터 배선으로부터 전달되는 제1 데이터 전압에 기초하여 턴-온되며, 제1 애노드를 포함한다. 제2 유기 발광 소자는 2 데이터 배선으로부터 전달되는 제2 데이터 전압에 기초하여 턴-온되며, 제3 데이터 배선과 중첩하는 제2 애노드를 포함하며, 제1 유기 발광 소자와 상이한 빛을 발광한다. 제3 유기 발광 소자는 제3 데이터 배선으로부터 전달되는 제3 데이터 전압에 기초하여 턴-온되며, 제2 데이터 배선과 중첩하는 제3 애노드를 포함하고, 제2 유기 발광 소자와 상이한 빛을 발광한다. 제1 쉴드부는 정전압이 인가되고, 제2 애노드와 제3 데이터 배선이 중첩하는 영역으로 연장된다. 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 제2 애노드와 제3 데이터 배선이 중첩하는 영역으로 연장된 제1 쉴드부를 포함한다. 이에, 제2 애노드와 제3 데이터 배선 사이의 기생 커패시턴스가 감소되며, 제2 애노드와 제3 데이터 배선 사이의 크로스톡이 최소화될 수 있다.
본 발명의 다른 특징에 따르면, 유기 발광 표시 장치는 정전압이 인가되고, 제3 애노드와 제2 데이터 배선이 중첩하는 영역으로 연장된 제3 쉴드부를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 유기 발광 표시 장치는 정전압이 인가되고, 제1 애노드와 제1 데이터 배선이 중첩하는 영역으로 연장된 제2 쉴드부를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 정전압은 제1 유기 발광 소자, 제2 유기 발광 소자 및 제3 유기 발광 소자에 제공되는 고전위 전압일 수 있다.
본 발명의 또 다른 특징에 따르면, 유기 발광 표시 장치는 제1 쉴드부와 연결되고, 제3 데이터 배선과 상이한 평면에서 제3 데이터 배선과 평행한 방향으로 연장된 제1 고전위 배선, 제2 쉴드부와 연결되고, 제1 데이터 배선과 상이한 평면에서 제1 데이터 배선과 평행한 방향으로 연장된 제2 고전위 배선, 및 제3 쉴드부와 연결되고, 제2 데이터 배선과 상이한 평면에서 제2 데이터 배선과 평행한 방향으로 연장된 제3 고전위 배선을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 유기 발광 표시 장치는 제1 유기 발광 소자와 연결된 제1 구동 트랜지스터, 제2 유기 발광 소자와 연결된 제2 구동 트랜지스터, 및 제3 유기 발광 소자와 연결된 제3 구동 트랜지스터를 더 포함할 수 있다. 정전압은 제1 구동 트랜지스터, 제2 구동 트랜지스터 및 제3 구동 트랜지스터를 초기화하기 위한 초기화 전압일 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 유기 발광 소자는 청색 광을 발광하고, 제2 유기 발광 소자는 적색 광을 발광하고, 제3 유기 발광 소자는 녹색 광을 발광하고, 제2 유기 발광 소자, 제3 유기 발광 소자 및 제1 유기 발광 소자는 순차적으로 턴-온될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 유기 발광 소자는 청색 광을 발광하고, 제2 유기 발광 소자는 녹색 광을 발광하고, 제3 유기 발광 소자는 적색 광을 발광하고, 제2 유기 발광 소자, 제3 유기 발광 소자 및 제1 유기 발광 소자는 순차적으로 턴-온될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 유기 발광 소자는 적색 광을 발광하고, 제2 유기 발광 소자는 녹색 광을 발광하고, 제3 유기 발광 소자는 청색 광을 발광하고, 제2 유기 발광 소자, 제3 유기 발광 소자 및 제1 유기 발광 소자는 순차적으로 턴-온될 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 기판, 제1 데이터 배선, 제2 데이터 배선, 제3 데이터 배선, 제1 애노드, 제2 애노드, 제3 애노드 및 제1 쉴드부를 포함한다. 기판은 서로 나란하게 배치되는 제1 영역, 제2 영역 및 제3 영역을 포함한다. 제1 데이터 배선은 제1 영역에 배치된다. 제2 데이터 배선은 제2 영역에 배치된다. 제3 데이터 배선은 제3 영역에 배치된다. 제1 애노드는 제1 데이터 배선과 중첩한다. 제2 애노드는 제2 영역에서 제3 영역으로 연장되며, 제3 데이터 배선과 중첩한다. 제3 애노드는 제3 영역에서 제2 영역으로 연장되며, 제2 데이터 배선과 중첩한다. 제1 쉴드부는 제2 애노드와 제3 데이터 배선이 중첩하는 영역에서 제2 애노드와 제3 데이터 배선 사이에 배치되며, 정전압이 인가된다.
본 발명의 다른 특징에 따르면, 유기 발광 표시 장치는 제1 고전위 배선, 제2 고전위 배선 및 제3 고전위 배선을 더 포함할 수 있다. 제1 고전위 배선은 제1 쉴드부와 연결되고, 제3 데이터 배선과 상이한 평면상에서 제3 데이터 배선과 평행한 방향으로 연장될 수 있다. 제2 고전위 배선은 제2 쉴드부와 연결되고, 제1 데이터 배선과 상이한 평면상에서 제1 데이터 배선과 평행한 방향으로 연장될 수 있다. 제3 고전위 배선은 제3 쉴드부와 연결되고, 제2 데이터 배선과 상이한 평면상에서 제2 데이터 배선과 평행한 방향으로 연장될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 애노드는 청색 광을 발광하는 청색 유기 발광 소자의 애노드이며, 제2 애노드는 적색 광을 발광하는 적색 유기 발광 소자의 애노드이며, 제3 애노드는 녹색 광을 발광하는 녹색 유기 발광 소자의 애노드일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판 121: 버퍼층
123: 게이트 절연층 124: 층간 절연층
125: 제1 평탄화층 126: 제2 평탄화층
127: 뱅크층 131B, 131R, 131G: 액티브층
132B, 132R, 132G: 게이트 전극 133B, 133R, 133G: 소스 전극
134B, 134R, 134G: 드레인 전극 135B, 135R, 135G: 패턴 액티브층
136B, 136R, 136G: 제1 커패시터의 일 전극
137B, 137R, 137G: 제1 커패시터의 타 전극
140B: 제1 금속 패턴 140R: 제2 금속 패턴
140G: 제3 금속 패턴 141B, 641B: 제1 쉴드부
141R, 641R: 제2 쉴드부 141G, 641G: 제3 쉴드부
142B: 제1 연장부 142R: 제2 쉴드부
142G: 제3 연장부 151B: 제1 애노드
151R: 제2 애노드 151G: 제3 애노드
152B: 제1 유기층 152R: 제2 유기층
152G: 제3 유기층 153B: 제1 캐소드
153R: 제2 캐소드 153G: 제3 캐소드
T1_B, T1_R, T1_B: 제1 트랜지스터
T2_B, T2_R, T2_B: 제2 트랜지스터
T3_B, T3_R, T3_B: 제3 트랜지스터
DT_B, DR_R, DR_B: 구동 트랜지스터
Cst_B, Cst_R, Cst_G: 제1 커패시터
Cvdd_B, Cvdd_R, Cvdd_G: 제2 커패시터
DLB: 제1 데이터 배선 DLR: 제2 데이터 배선
DLG: 제3 데이터 배선 VDLB: 제1 고전위 배선
VDLR: 제2 고전위 배선 VDLG: 제3 고전위 배선
SL1: 제1 스캔 배선 SL2: 제2 스캔 배선
EM: 발광 제어 배선 IL: 초기화 배선
B: 제1 영역 R: 제2 영역
G: 제3 영역

Claims (13)

  1. 기판 상에서 서로 나란하게 배치되는 제1 영역, 제2 영역 및 제3 영역;
    상기 제1 영역, 상기 제2 영역 및 상기 제3 영역 각각에서 서로 이격되어 평행하게 연장된 제1 데이터 배선, 제2 데이터 배선 및 제3 데이터 배선;
    상기 제1 데이터 배선으로부터 전달되는 제1 데이터 전압에 기초하여 턴-온되며, 제1 애노드를 포함하는 제1 유기 발광 소자;
    상기 제2 데이터 배선으로부터 전달되는 제2 데이터 전압에 기초하여 턴-온되며, 상기 제3 데이터 배선과 중첩하는 제2 애노드를 포함하고, 상기 제1 유기 발광 소자와 상이한 빛을 발광하는 제2 유기 발광 소자;
    상기 제3 데이터 배선으로부터 전달되는 제3 데이터 전압에 기초하여 턴-온되며, 상기 제2 데이터 배선과 중첩하는 제3 애노드를 포함하고, 상기 제2 유기 발광 소자와 상이한 빛을 발광하는 제3 유기 발광 소자;
    정전압이 인가되고, 상기 제1 영역, 상기 제2 영역 및 상기 제3 영역 각각의 동일 층 상에서 서로 이격되어 배치되는 제1 금속 패턴, 제2 금속 패턴 및 제3 금속 패턴; 및
    상기 제1 영역의 상기 제1 금속 패턴으로부터, 서로 중첩된 상기 제2 애노드와 상기 제3 데이터 배선 사이의 상기 제3 영역으로 연장되는 제1 쉴드부를 포함하고,
    상기 기판과 수직인 방향에서, 상기 제1 금속 패턴 중 상기 제1 쉴드부 이외의 영역, 상기 제2 금속 패턴 및 상기 제3 금속 패턴은 모두 상기 제1 데이터 배선, 상기 제2 데이터 배선 및 상기 제3 데이터 배선과 이격되는, 유기 발광 표시 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 정전압은 상기 제1 유기 발광 소자, 상기 제2 유기 발광 소자 및 상기 제3 유기 발광 소자에 제공되는 고전위 전압인, 유기 발광 표시 장치.
  5. 제4항에 있어서,
    상기 제1 금속 패턴과 연결되고, 상기 제3 데이터 배선과 상이한 평면에서 상기 제3 데이터 배선과 평행한 방향으로 연장된 제1 고전위 배선;
    상기 제2 금속 패턴과 연결되고, 상기 제1 데이터 배선과 상이한 평면에서 상기 제1 데이터 배선과 평행한 방향으로 연장된 제2 고전위 배선; 및
    상기 제3 금속 패턴과 연결되고, 상기 제2 데이터 배선과 상이한 평면에서 상기 제2 데이터 배선과 평행한 방향으로 연장된 제3 고전위 배선을 더 포함하는, 유기 발광 표시 장치.
  6. 제1항에 있어서,
    상기 제1 유기 발광 소자와 연결된 제1 구동 트랜지스터;
    상기 제2 유기 발광 소자와 연결된 제2 구동 트랜지스터; 및
    상기 제3 유기 발광 소자와 연결된 제3 구동 트랜지스터를 더 포함하고,
    상기 정전압은 상기 제1 구동 트랜지스터, 상기 제2 구동 트랜지스터 및 상기 제3 구동 트랜지스터를 초기화하기 위한 초기화 전압인, 유기 발광 표시 장치.
  7. 제1항에 있어서,
    상기 제1 유기 발광 소자는 청색 광을 발광하고,
    상기 제2 유기 발광 소자는 적색 광을 발광하고,
    상기 제3 유기 발광 소자는 녹색 광을 발광하고,
    상기 제2 유기 발광 소자, 상기 제3 유기 발광 소자 및 상기 제1 유기 발광 소자는 순차적으로 턴-온되는, 유기 발광 표시 장치.
  8. 제1항에 있어서,
    상기 제1 유기 발광 소자는 청색 광을 발광하고,
    상기 제2 유기 발광 소자는 녹색 광을 발광하고,
    상기 제3 유기 발광 소자는 적색 광을 발광하고,
    상기 제2 유기 발광 소자, 상기 제3 유기 발광 소자 및 상기 제1 유기 발광 소자는 순차적으로 턴-온되는, 유기 발광 표시 장치.
  9. 제1항에 있어서,
    상기 제1 유기 발광 소자는 적색 광을 발광하고,
    상기 제2 유기 발광 소자는 녹색 광을 발광하고,
    상기 제3 유기 발광 소자는 청색 광을 발광하고,
    상기 제2 유기 발광 소자, 상기 제3 유기 발광 소자 및 상기 제1 유기 발광 소자는 순차적으로 턴-온되는, 유기 발광 표시 장치.
  10. 서로 나란하게 배치되는 제1 영역, 제2 영역 및 제3 영역을 포함하는 기판;
    상기 제1 영역에 배치되는 제1 데이터 배선;
    상기 제2 영역에 배치되는 제2 데이터 배선;
    상기 제3 영역에 배치되는 제3 데이터 배선;
    상기 제1 데이터 배선과 중첩하는 제1 애노드;
    상기 제2 영역에서 상기 제3 영역으로 연장되며, 상기 제3 데이터 배선과 중첩하는 제2 애노드;
    상기 제3 영역에서 상기 제2 영역으로 연장되며, 상기 제2 데이터 배선과 중첩하는 제3 애노드;
    정전압이 인가되고, 상기 제1 영역, 상기 제2 영역 및 상기 제3 영역 각각의 동일 층 상에서 서로 이격되어 배치되는 제1 금속 패턴, 제2 금속 패턴 및 제3 금속 패턴; 및
    상기 제1 영역의 상기 제1 금속 패턴으로부터, 서로 중첩된 상기 제2 애노드와 상기 제3 데이터 배선 사이의 상기 제3 영역으로 연장되는 제1 쉴드부를 포함하고,
    상기 기판과 수직인 방향에서, 상기 제1 금속 패턴 중 상기 제1 쉴드부 이외의 영역, 상기 제2 금속 패턴 및 상기 제3 금속 패턴은 모두 상기 제1 데이터 배선, 상기 제2 데이터 배선 및 상기 제3 데이터 배선과 이격되는, 유기 발광 표시 장치.
  11. 삭제
  12. 제10항에 있어서,
    상기 제1 금속 패턴과 연결되고, 상기 제3 데이터 배선과 상이한 평면상에서 상기 제3 데이터 배선과 평행한 방향으로 연장된 제1 고전위 배선;
    상기 제2 금속 패턴과 연결되고, 상기 제1 데이터 배선과 상이한 평면상에서 상기 제1 데이터 배선과 평행한 방향으로 연장된 제2 고전위 배선; 및
    상기 제3 금속 패턴과 연결되고, 상기 제2 데이터 배선과 상이한 평면상에서 상기 제2 데이터 배선과 평행한 방향으로 연장된 제3 고전위 배선을 더 포함하는, 유기 발광 표시 장치.
  13. 제10항에 있어서,
    상기 제1 애노드는 청색 광을 발광하는 청색 유기 발광 소자의 애노드이며,
    상기 제2 애노드는 적색 광을 발광하는 적색 유기 발광 소자의 애노드이며,
    상기 제3 애노드는 녹색 광을 발광하는 녹색 유기 발광 소자의 애노드인, 유기 발광 표시 장치.
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