KR20210018591A - 표시 장치 - Google Patents

Abstract

표시 장치는 표시 영역, 표시 영역을 둘러싸며 제1 주변 영역 및 제2 주변 영역을 포함하는 주변 영역, 주변 영역의 일측에 위치하는 제1 패드 영역 및 주변 영역의 타측에 위치하는 제2 패드 영역을 갖는 기판, 기판 상의 제1 패드 영역에 배치되는 제1 상부 전원 배선, 기판 상의 제1 패드 영역과 인접하여 위치하는 제1 주변 영역에 배치되는 도전 부재, 도전 부재 상에 배치되는 보호 절연층, 보호 절연층 상에 배치되는 평탄화층, 평탄화층 상의 제1 패드 영역 및 제1 주변 영역에 배치되고, 도전 부재 상에 위치하는 보호 절연층 및 평탄화층에 형성된 제1 콘택홀 및 제1 상부 전원 배선 상에 위치하는 보호 절연층 및 평탄화층에 형성된 제2 콘택홀을 통해 제1 상부 전원 배선 및 도전 부재를 전기적으로 연결시키는 상부 연결 부재 및 보호 절연층 상의 표시 영역에 배치되는 서브 화소 구조물을 포함할 수 있다. 이에 따라, 표시 장치는 제1 주변 영역에서 발생될 수 있는 발열 현상 및 표시 영역에서 발생될 수 있는 전압 강하 현상을 모두 줄일 수 있다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 전원 배선을 포함하는 표시 장치에 관한 것이다.

평판 표시 장치는 경량 및 박형 등의 특성으로 인하여, 음극선관 표시 장치를 대체하는 표시 장치로써 사용되고 있다. 이러한 평판 표시 장치의 대표적인 예로서 액정 표시 장치와 유기 발광 표시 장치가 있다.

최근, 크기가 대형화되고, 고해상도를 갖는 표시 장치가 개발되고 있다. 표시 장치는 표시 영역, 주변 영역 및 제1 및 제2 패드 영역들을 포함할 수 있다. 여기서, 표시 영역에는 화소들이 배치될 수 있고, 화소들을 통해 영상이 표시될 수 있다. 또한, 표시 영역을 둘러싸는 주변 영역에는 화소들과 전기적으로 연결되는 신호 배선들 및 전원 배선들이 배치될 수 있다. 더욱이, 주변 영역 일측에 위치하는 제1 패드 영역에는 제1 패드 전극들이 배치될 수 있다. 주변 영역의 타측에 위치하는 제2 패드 영역에는 제2 패드 전극들이 배치될 수 있다. 외부 장치는 신호들 및 전원 등을 생성할 수 있고, 제1 및 제2 패드 전극들 및 배선들을 통해 신호들 및 전원을 화소에 제공할 수 있다. 표시 장치가 고휘도로 구동할 경우, 주변 영역에 배치되는 전원 배선에 전류가 집중되어 온도가 높아질 수 있다. 이러한 경우, 발열 현상 때문에 전원 배선이 단락되거나 전원 배선의 주변에 위치하는 절연층의 변형이 야기될 수 있다. 또한, 표시 영역의 크기가 넓어짐에 따라, 전압 강하 현상이 발생될 수 있다. 즉, 주변 영역에서 발생되는 전원 배선의 발열 현상 및 표시 영역에서 발생되는 전압 강하 현상 때문에 표시 장치의 불량이 발생될 수 있다.

본 발명의 목적은 전원 배선을 포함하는 표시 장치를 제공하는 것이다.

그러나, 본 발명이 상술한 목적에 의해 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치는 표시 영역, 상기 표시 영역을 둘러싸며 제1 주변 영역 및 제2 주변 영역을 포함하는 주변 영역, 상기 주변 영역의 일측에 위치하는 제1 패드 영역 및 상기 주변 영역의 타측에 위치하는 제2 패드 영역을 갖는 기판, 상기 기판 상의 상기 제1 패드 영역에 배치되는 제1 상부 전원 배선, 상기 기판 상의 상기 제1 패드 영역과 인접하여 위치하는 상기 제1 주변 영역에 배치되는 도전 부재, 상기 도전 부재 상에 배치되는 보호 절연층, 상기 보호 절연층 상에 배치되는 평탄화층, 상기 평탄화층 상의 상기 제1 패드 영역 및 상기 제1 주변 영역에 배치되고, 상기 도전 부재 상에 위치하는 상기 보호 절연층 및 상기 평탄화층에 형성된 제1 콘택홀 및 상기 제1 상부 전원 배선 상에 위치하는 상기 보호 절연층 및 상기 평탄화층에 형성된 제2 콘택홀을 통해 상기 제1 상부 전원 배선 및 상기 도전 부재를 전기적으로 연결시키는 상부 연결 부재 및 상기 보호 절연층 상의 상기 표시 영역에 배치되는 서브 화소 구조물을 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 보호 절연층과 상기 평탄화층 사이에서 상기 제1 콘택홀과 중첩하여 배치되고, 상기 도전 부재가 노출되지 않도록 상기 도전 부재의 상면을 커버하는 제1 연결 패턴 및 상기 보호 절연층과 상기 평탄화층 사이에서 상기 제2 콘택홀과 중첩하여 배치되고, 상기 제1 상부 전원 배선이 노출되지 않도록 상기 제1 상부 전원 배선의 상면을 커버하는 제2 연결 패턴을 더 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 도전 부재는 상기 기판의 상면과 평행한 제1 방향을 따라 연장되고, 상기 제1 주변 영역에 위치하는 제1 연장부 및 상기 제1 주변 영역으로부터 상기 표시 영역으로의 방향인 제2 방향을 따라 상기 제1 연장부의 일측으로부터 연장되고, 상기 제1 주변 영역의 일부 및 상기 표시 영역에 위치하는 제2 연장부를 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 제1 콘택홀은 상기 제1 연장부와 대응되도록 위치하고, 바(bar)의 평면 형상을 가질 수 있다.

예시적인 실시예들에 있어서, 상기 제1 콘택홀의 상기 제1 방향으로의 길이는 상기 제1 연장부의 상기 제1 방향으로의 길이와 동일할 수 있다.

예시적인 실시예들에 있어서, 상기 서브 화소 구조물은 상기 평탄화층 상의 상기 표시 영역에 배치되는 하부 전극, 상기 하부 전극 상에 배치되는 발광층 및 상기 발광층 상에 배치되는 상부 전극을 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 상부 전극은 상기 제2 연장부 상에 위치하는 상기 보호 절연층 및 상기 평탄화층에 형성된 제3 콘택홀을 통해 상기 제2 연장부와 전기적으로 연결되고, 상기 제2 연장부는 제1 서브 전원 배선으로 정의될 수 있다.

예시적인 실시예들에 있어서, 상기 보호 절연층과 상기 평탄화층 사이에서 상기 제3 콘택홀과 중첩하여 배치되고, 상기 제2 연장부가 노출되지 않도록 상기 제2 연장부의 상면을 커버하는 제3 연결 패턴 및 상기 상부 전극과 상기 제3 연결 패턴 사이에 배치되는 제1 전극 패턴을 더 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 기판 상의 상기 제2 패드 영역에 배치되는 제1 하부 전원 배선, 상기 기판 상의 상기 제2 패드 영역 및 상기 제2 패드 영역과 인접하여 위치하는 상기 제2 주변 영역에 배치되는 제2 하부 전원 배선 및 상기 제2 패드 영역 및 상기 제2 주변 영역에서 상기 기판과 상기 제1 및 제2 하부 전원 배선들 사이에 배치되는 팬-아웃 배선들을 더 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 제1 하부 전원 배선에는 제1 전원이 제공되고, 상기 제2 하부 전원 배선에는 상기 제1 전원과 다른 전압 레벨을 갖는 제2 전원이 제공되며, 상기 팬-아웃 배선들에는 데이터 신호가 제공될 수 있다.

예시적인 실시예들에 있어서, 상기 평탄화층 상의 상기 제2 패드 영역 및 상기 제2 주변 영역에 배치되고, 상기 제1 하부 전원 배선 상에 위치하는 상기 보호 절연층 및 상기 평탄화층 상에 형성된 제4 콘택홀 및 상기 제2 주변 영역에 인접하여 위치하는 상기 제1 서브 전원 배선 상에 형성된 제5 콘택홀을 통해 상기 제1 하부 전원 배선 및 상기 제1 서브 전원 배선을 전기적으로 연결시키는 하부 연결 부재를 더 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 보호 절연층과 상기 평탄화층 사이에서 상기 제4 콘택홀과 중첩하여 배치되고, 상기 제1 하부 전원 배선이 노출되지 않도록 상기 제4 콘택홀을 커버하는 제4 연결 패턴 및 상기 보호 절연층과 상기 평탄화층 사이에서 상기 제5 콘택홀과 중첩하여 배치되고, 상기 제1 서브 전원 배선이 노출되지 않도록 상기 제5 콘택홀을 커버하는 제5 연결 패턴을 더 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 발광층은 상기 제3 콘택홀이 형성된 부분에 배치되지 않을 수 있다.

예시적인 실시예들에 있어서, 상기 제1 상부 전원 배선 및 상기 도전 부재와 동일한 층에 위치하고, 상기 제1 주변 영역에서 상기 기판의 상면과 평행한 제1 방향으로 배열되는 상부 검사 패드들을 더 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 기판 상의 상기 제1 패드 영역 및 상기 제1 주변 영역에 배치되고, 상기 제1 상부 전원 배선 및 상기 도전 부재보다 낮은 레벨에 위치하는 제2 상부 전원 배선을 더 포함하고, 상기 제1 상부 전원 배선에는 제1 전원이 제공되고, 상기 제2 상부 전원 배선에는 상기 제1 전원과 다른 전압 레벨을 갖는 제2 전원이 제공될 수 있다.

예시적인 실시예들에 있어서, 상기 제2 상부 전원 배선은 상기 제1 주변 영역에 위치하고, 상기 기판의 상면과 평행한 제1 방향으로 연장하는 제1 배선 연장부, 상기 제1 주변 영역으로부터 상기 제1 패드 영역으로의 방향인 제3 방향으로 상기 제1 배선 연장부의 일측으로부터 연장되어 상기 제1 패드 영역에 위치되는 제2 배선 연장부 및 상기 제1 주변 영역으로부터 상기 표시 영역으로의 방향인 제2 방향으로 상기 제1 배선 연장부의 타측으로부터 연장되어 상기 표시 영역에 위치하고, 상기 도전 부재와 교차하는 제3 배선 연장부를 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 제1 주변 영역의 일부 및 상기 표시 영역에 배치되고, 상기 제2 방향으로 연장하며, 상기 제1 주변 영역에서 상기 제3 배선 연장부와 전기적으로 연결되는 제2 서브 전원 배선을 더 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 제2 서브 전원 배선은 상기 제1 전원 배선 및 상기 도전 부재와 동일한 층에 위치할 수 있다.

예시적인 실시예들에 있어서, 상기 기판 상의 상기 제1 패드 영역에 배치되는 제1 패드 전극들 및 상기 기판 상의 상기 제2 패드 영역에 배치되는 제2 패드 전극들을 더 포함할 수 있다.

예시적인 실시예들에 있어서, 제1 전원이 인가되는 제1 전원 회로 기판들, 상기 제1 전원과 다른 전압 레벨을 갖는 제2 전원이 인가되는 제2 전원 회로 기판들 및 데이터 신호가 인가되는 구동 회로 기판들을 더 포함하고, 상기 제1 패드 전극들에는 상기 제1 전원 회로 기판 및 상기 제2 전원 회로 기판이 전기적으로 연결되고, 상기 제2 패드 전극들에는 상기 제1 전원 회로 기판, 상기 제2 전원 회로 기판 및 상기 구동 회로 기판이 전기적으로 연결될 수 있다.

본 발명의 예시적인 실시예들에 따른 표시 장치는 도전 부재를 포함하고, 도전 부재 상에 형성된 제1 콘택홀의 면적이 상대적으로 넓게 형성됨으로써, 제1 주변 영역에서 발생될 수 있는 발열 현상을 줄일 수 있다. 또한, 표시 장치는 제3 콘택홀을 포함하고, 서브 화소 영역들 각각에서 상부 전극이 제1 서브 전원 배선으로부터 제1 전압을 공급받음으로써, 표시 영역에서 발생될 수 있는 전압 강하 현상을 줄일 수 있다. 이에 따라, 표시 장치는 제1 주변 영역에서 발생될 수 있는 발열 현상 및 표시 영역에서 발생될 수 있는 전압 강하 현상을 모두 줄일 수 있다.

다만, 본 발명의 효과가 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

도 1은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 표시 장치에 포함된 회로 기판들을 설명하기 위한 평면도이다.
도 3은 도 1의 표시 장치와 전기적으로 연결된 외부 장치를 설명하기 위한 블록도이다.
도 4는 도 1의 서브 화소 영역에 배치된 서브 화소 회로 및 유기 발광 다이오드를 나타내는 회로도이다.
도 5는 도 1의 'A'영역을 확대 도시한 부분 확대 평면도이다.
도 6은 도 5의 I-I'라인을 따라 절단한 단면도이다.
도 7은 도 5의 II-II'라인을 따라 절단한 단면도이다.
도 8은 도 5의 III-III'라인을 따라 절단한 단면도이다.
도 9는 도 1의 'B'영역을 확대 도시한 부분 확대 평면도이다.
도 10은 도 9의 IV-IV'라인을 따라 절단한 단면도이다.
도 11은 도 9의 V-V'라인을 따라 절단한 단면도이다.
도 12는 도 9의 VI-VI'라인을 따라 절단한 단면도이다.
도 13 내지 도 26은 본 발명의 예시적인 실시예들에 따른 표시 장치의 제조 방법을 나타내는 도면들이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법에 대하여 상세하게 설명한다. 첨부한 도면들에 있어서, 동일하거나 유사한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.

도 1은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 평면도이고, 도 2는 도 1의 표시 장치에 포함된 회로 기판들을 설명하기 위한 평면도이며, 도 3은 도 1의 표시 장치와 전기적으로 연결된 외부 장치를 설명하기 위한 블록도이다.

도 1, 2 및 3을 참조하면, 표시 장치(100)는 제1 패드 전극들(471), 제2 패드 전극들(472), 제1 전원 회로 기판들(841), 제2 전원 회로 기판들(941), 구동 회로 기판들(900) 등을 포함할 수 있다.

표시 장치(100)는 표시 영역(10), 표시 영역(10)을 실질적으로 둘러싸는 주변 영역(20), 주변 영역(20)의 일측에 위치하는 제1 패드 영역(61) 및 주변 영역(20)의 타측에 위치하는 제2 패드 영역(62)을 가질 수 있다. 여기서, 주변 영역(20)은 제1 주변 영역(21) 및 제2 주변 영역(22)을 포함할 수 있다. 예를 들면, 표시 장치(100)의 평면도에서 표시 영역(10)의 상부에 제1 패드 영역(61)이 위치할 수 있고, 표시 영역(10)과 제1 패드 영역(61) 사이에 제1 주변 영역(21)이 개재될 수 있다. 또한, 표시 영역(10)의 하부에 제2 패드 영역(62)이 위치할 수 있고, 표시 영역(10)과 제2 패드 영역(62) 사이에 제2 주변 영역(22)이 개재될 수 있다.

표시 영역(10)에는 복수의 서브 화소 영역들(30)이 표시 장치(100)의 상면에 평행한 제1 방향(D1) 및 제1 방향(D1)과 직교하는 제2 방향(D2)으로 전체적으로 배열될 수 있다. 서브 화소 영역들(30) 각각에는 도 4의 서브 화소(SP)가 배치될 수 있고, 서브 화소(SP)는 트랜지스터들, 유기 발광 다이오드 등을 포함할 수 있다. 서브 화소(SP)를 통해 표시 영역(10)에 영상이 표시될 수 있다.

예를 들면, 서브 화소들(SP)은 제1, 제2 및 제3 서브 화소들을 포함할 수 있다. 상기 제1 서브 화소는 적색광을 방출할 수 있는 제1 유기 발광 다이오드를 포함할 수 있고, 상기 제2 서브 화소는 녹색광을 방출할 수 있는 제2 유기 발광 다이오드를 포함할 수 있으며, 상기 제3 서브 화소는 청색 광을 방출할 수 있는 제3 유기 발광 다이오드를 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 제1 유기 발광 다이오드는 상기 제1 서브 화소에 포함된 트랜지스터들과 중첩하여 배치될 수 있고, 상기 제2 유기 발광 다이오드는 상기 제2 서브 화소에 포함된 트랜지스터들과 중첩하여 배치될 수 있으며, 상기 제3 유기 발광 다이오드는 제3 서브 화소에 포함된 트랜지스터들과 중첩하여 배치될 수 있다. 선택적으로, 상기 제1 유기 발광 다이오드가 상기 제1 서브 화소에 포함된 상기 트랜지스터들의 일부 및 상기 제1 서브 화소 회로와 다른 서브 화소 회로에 포함된 트랜지스터들의 일부와 중첩하여 배치될 수도 있고, 상기 제2 유기 발광 다이오드가 상기 제2 서브 화소에 포함된 상기 트랜지스터들의 일부 및 상기 제2 서브 화소 회로와 다른 서브 화소 회로에 포함된 트랜지스터들의 일부와 중첩하여 배치될 수도 있으며, 상기 제3 유기 발광 다이오드가 상기 제3 서브 화소에 포함된 상기 트랜지스터들의 일부 및 상기 제3 서브 화소 회로와 다른 서브 화소에 포함된 트랜지스터들의 일부와 중첩하여 배치될 수도 있다. 예를 들면, 상기 제1 내지 제3 유기 발광 다이오드들은 같은 크기의 직사각형이 차례로 배열되는 RGB 스트라이프(RGB stripe) 방식, 상대적으로 넓은 면적을 갖는 청색 유기 발광 다이오드를 포함하는 S-스트라이프(s-stripe) 방식, 백색 유기 발광 다이오드를 더 포함하는 WRGB 방식, RG-GB 반복 형태로 나열된 펜타일 방식 등을 이용하여 배열될 수 있다.

또한, 서브 화소(SP)에는 적어도 하나의 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 적어도 하나의 커패시터 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 서브 화소(SP)는 하나의 구동 트랜지스터(예를 들어, 도 4의 제1 트랜지스터(TR1)) 및 6개의 스위칭 트랜지스터들(예를 들어, 도 4의 제2 내지 제7 트랜지스터들(TR2, TR3, TR4, TR5, TR6, TR7)), 하나의 스토리지 커패시터(예를 들어, 도 4의 스토리지 커패시터(CST)) 등을 포함할 수 있다.

다만, 본 발명의 표시 장치(100)의 형상이 사각형의 평면 형상을 갖는 것으로 설명하였지만, 표시 장치(100)의 형상이 이에 한정되는 것은 아니다. 예를 들면, 표시 장치(100)의 형상은 삼각형의 평면 형상, 마름모의 평면 형상, 다각형의 평면 형상, 원형의 평면 형상, 타원형의 평면 형상 또는 트랙형의 평면 형상을 가질 수도 있다.

주변 영역(20)에는 복수의 배선들이 배치될 수 있다. 예를 들면, 상기 배선들은 데이터 신호 배선, 게이트 신호 배선, 발광 제어 신호 배선, 게이트 초기화 신호 배선, 초기화 전원 배선, 제1 전원 배선, 제2 전원 배선 등을 포함할 수 있다. 상기 배선들은 주변 영역(20)으로부터 표시 영역(10)으로 연장되어 서브 화소들(SP)과 전기적으로 연결될 수 있다. 더욱이, 주변 영역(20)에는 게이트 구동부, 데이터 구동부 등이 배치될 수도 있다.

예시적인 실시예들에 있어서, 제1 주변 영역(21)에 도전 부재(예를 들어, 도 5의 도전 부재(360)의 제1 연장부)가 배치될 수 있고, 도 1 에 도시된 바와 같이, 상기 도전 부재 상에 아래에 설명될 보호 절연층 및 평탄화층에 형성된 제1 콘택홀(361)이 위치할 수 있다. 다시 말하면, 제1 콘택홀(361)은 상기 도전 부재와 대응되도록 위치할 수 있고, 바(bar)의 평면 형상을 가질 수 있다. 또한, 제1 콘택홀(361)의 제1 방향(D1)으로의 길이는 상기 도전 부재의 제1 방향(D1)으로의 길이와 실질적으로 동일할 수 있다. 즉, 제1 콘택홀(361)의 통해 상기 도전 부재의 상면의 일부가 노출될 수 있다.

도 1 내지 3을 다시 참조하면, 제1 패드 영역(61)에는 제1 패드 전극들(471)이 배치될 수 있고, 제2 패드 영역(62)에는 제2 패드 전극들(472)이 배치될 수 있다. 제1 패드 전극들(471)에는 제1 전원 회로 기판(841) 및 제2 전원 회로 기판(941)만 전기적으로 연결될 수 있고, 제2 패드 전극들(472)에는 제1 전원 회로 기판(841), 제2 전원 회로 기판(941) 및 구동 회로 기판(900)이 전기적으로 연결될 수 있다. 다시 말하면, 제1 패드 영역(61)에는 구동 회로 기판(900)이 배치되지 않을 수 있고, 제1 패드 전극들(471)과 구동 회로 기판(900)은 직접적으로 접촉하지 않을 수 있다. 예를 들면, 제1 패드 영역(61)에는 제1 전원 회로 기판들(841) 및 제2 전원 회로 기판들(941)이 번갈아 가며 배치될 수 있고, 제2 패드 영역(62)에는 제2 전원 회로 기판(941), 제1 전원 회로 기판(841) 및 구동 회로 기판(900)이 번갈아 가며 배치될 수 있다.

외부 장치(101)는 제1 전원 회로 기판(841), 제2 전원 회로 기판(941) 및 구동 회로 기판(900)을 통해 표시 장치(100)와 전기적으로 연결될 수 있다. 예를 들면, 제1 전원 회로 기판(841), 제2 전원 회로 기판(941) 및 구동 회로 기판(900) 각각의 일측은 제1 및 제2 패드 전극들(471, 472)과 직접적으로 접촉할 수 있고, 제1 전원 회로 기판(841), 제2 전원 회로 기판(941) 및 구동 회로 기판(900) 각각의 타측은 외부 장치(101)와 직접적으로 접촉할 수 있다.

또한, 외부 장치(101)는 데이터 신호, 게이트 신호, 발광 제어 신호, 게이트 초기화 신호, 초기화 전원, 제1 전원, 제2 전원 등을 생성할 수 있다. 예시적인 실시예들에 있어서, 외부 장치(101)로부터 생성된 상기 데이터 신호, 상기 게이트 신호, 상기 발광 제어 신호, 상기 게이트 초기화 신호 및 상기 초기화 전원이 구동 회로 기판(900)을 통해 표시 장치(100)에 제공될 수 있다. 외부 장치(101)로부터 생성된 상기 제1 전원이 제1 전원 회로 기판(841)을 통해 표시 장치(100)에 제공될 수 있고, 외부 장치(101)로부터 생성된 상기 제2 전원이 제2 전원 회로 기판(941)을 통해 표시 장치(100)에 제공될 수 있다. 예를 들면, 상기 제1 전원(예를 들어, 도 4의 저전원 전압(ELVSS))의 전압 레벨은 상기 제2 전원(예를 들어, 도 4의 고전원 전압(ELVDD))의 전압 레벨보다 낮을 수 있다.

더욱이, 제1 전원 회로 기판(841), 제2 전원 회로 기판(941) 및 구동 회로 기판(900) 각각에는 구동 집적 회로가 실장될 수 있다. 다른 예시적인 실시예들에 있어서, 상기 구동 집적 회로가 제1 및 제2 패드 전극들(471, 472)과 인접하여 표시 장치(100)에 실장되거나, 제1 전원 회로 기판(841), 제2 전원 회로 기판(941) 및 구동 회로 기판(900) 각각이 상기 구동 집적 회로를 포함하지 않을 수도 있다.

도 4는 도 1의 서브 화소 회로 영역에 배치된 서브 화소 회로 및 유기 발광 다이오드를 나타내는 회로도이다.

도 5를 참조하면, 표시 장치(100)는 서브 화소 영역들(30) 각각에 배치된 서브 화소(SP)를 포함할 수 있고, 서브 화소(SP)는 유기 발광 다이오드(OLED)(예를 들어, 도 6의 서브 화소 구조물(200)), 제1 내지 제7 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7)(예를 들어, 도 6의 반도체 소자(250)) 및 스토리지 커패시터(CST), 고전원 전압(ELVDD) 배선(예를 들어, 도 5의 제2 상부 전원 배선(740) 및 제 9의 제2 하부 전원 배선(940)), 저전원 전압(ELVSS) 배선(예를 들어, 도 5의 제1 상부 전원 배선(640) 및 도 9의 제1 하부 전원 배선(840)), 초기화 전압(VINT) 배선, 데이터 신호(DATA) 배선, 게이트 신호(GW) 배선, 게이트 초기화 신호(GI) 배선, 발광 제어 신호(EM) 배선, 다이오드 초기화 신호(GB) 배선 등을 포함할 수 있다. 전술한 바와 같이, 제1 트랜지스터(TR1)는 구동 트랜지스터에 해당될 수 있고, 제2 내지 제7 트랜지스터들(TR2, TR3, TR4, TR5, TR6, TR7)은 스위칭 트랜지스터에 해당될 수 있다. 제1 내지 제7 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7) 각각은 제1 단자, 제2 단자, 채널 및 게이트 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 단자가 소스 단자이고 상기 제2 단자가 드레인 단자일 수 있다. 선택적으로, 상기 제1 단자가 드레인 단자일 수 있고, 상기 제2 단자가 소스 단자일 수도 있다.

유기 발광 다이오드(OLED)는 구동 전류(ID)에 기초하여 광을 출력할 수 있다. 유기 발광 다이오드(OLED)는 제1 단자 및 제2 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 유기 발광 다이오드(OLED)의 제2 단자는 저전원 전압(ELVSS)(예를 들어, 제1 전원)을 공급받을 수 있고, 유기 발광 다이오드(OLED)의 제1 단자는 고전원 전압(ELVDD)(예를 들어, 제2 전원)을 공급받을 수 있다. 예를 들면, 유기 발광 다이오드(OLED)의 제1 단자는 애노드 단자이고, 유기 발광 다이오드(OLED)의 제2 단자는 캐소드 단자일 수 있다. 선택적으로, 유기 발광 다이오드(OLED)의 제1 단자는 캐소드 단자이고, 유기 발광 다이오드(OLED)의 제2 단자는 애노드 단자일 수도 있다. 예시적인 실시예들에 있어서, 유기 발광 다이오드(OLED)의 상기 애노드 단자는 도 6의 하부 전극(290)에 해당될 수 있고, 유기 발광 다이오드(OLED)의 상기 캐소드 단자는 도 6의 상부 전극(340)에 해당될 수 있다.

제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 예시적인 실시예들에 있어서, 제1 트랜지스터(TR1)는 포화 영역에서 동작할 수 있다. 이러한 경우, 제1 트랜지스터(TR1)는 상기 게이트 단자와 상기 소스 단자 사이의 전압 차에 기초하여 구동 전류(ID)를 생성할 수 있다. 또한, 유기 발광 다이오드(OLED)에 공급되는 구동 전류(ID)의 크기에 기초하여 계조가 표현될 수 있다. 선택적으로, 제1 트랜지스터(TR1)는 선형 영역에서 동작할 수도 있다. 이러한 경우, 일 프레임 내에서 유기 발광 다이오드(OLED)에 구동 전류가 공급되는 시간의 합에 기초하여 계조가 표현될 수 있다.

제2 트랜지스터(TR2)의 게이트 단자는 게이트 신호(GW)를 공급받을 수 있다. 제2 트랜지스터(TR2)의 제1 단자는 데이터 신호(DATA)를 공급받을 수 있다. 제2 트랜지스터(TR2)의 제2 단자는 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다. 예를 들면, 게이트 구동부로부터 게이트 신호(GW)가 제공될 수 있고, 게이트 신호(GW)가 게이트 신호(GW) 배선을 통해 제2 트랜지스터(TR2)의 게이트 단자에 인가될 수 있다. 제2 트랜지스터(TR2)는 게이트 신호(GW)의 활성화 구간 동안 데이터 신호(DATA)를 제1 트랜지스터(TR1)의 제1 단자로 공급할 수 있다. 이러한 경우, 제2 트랜지스터(TR2)는 선형 영역에서 동작할 수 있다.

제3 트랜지스터(TR3)의 게이트 단자는 게이트 신호(GW)를 공급받을 수 있다. 제3 트랜지스터(TR3)의 제1 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다. 제3 트랜지스터(TR3)의 제2 단자는 제1 트랜지스터(TR1)의 제2 단자에 연결될 수 있다. 예를 들면, 상기 게이트 구동부로부터 게이트 신호(GW)가 제공될 수 있고, 게이트 신호(GW)가 게이트 신호(GW) 배선을 통해 제3 트랜지스터(TR3)의 게이트 단자에 인가될 수 있다. 제3 트랜지스터(TR3)는 게이트 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자와 제1 트랜지스터(TR1)의 제2 단자를 연결할 수 있다.

초기화 전압(VINT)이 제공되는 초기화 전압 배선의 입력단은 제4 트랜지스터(TR4)의 제1 단자 및 제7 트랜지스터(TR7)의 제1 단자와 연결될 수 있고, 상기 초기화 전압 배선의 출력단은 제4 트랜지스터(TR4)의 제2 단자 및 스토리지 커패시터(CST)의 제1 단자와 연결될 수 있다.

제4 트랜지스터(TR4)의 게이트 단자는 게이트 초기화 신호(GI)를 공급받을 수 있다. 제4 트랜지스터(TR4)의 제1 단자는 초기화 전압(VINT)을 공급받을 수 있다. 제4 트랜지스터(TR4)의 제2 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다. 제4 트랜지스터(TR4)는 게이트 초기화 신호(GI)의 활성화 구간 동안 초기화 전압(VINT)을 제1 트랜지스터(TR1)의 게이트 단자에 공급할 수 있다. 이러한 경우, 제4 트랜지스터(TR4)는 선형 영역에서 동작할 수 있다. 즉, 제4 트랜지스터(TR4)는 게이트 초기화 신호(GI)의 활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다. 예시적인 실시예들에 있어서, 초기화 전압(VINT)의 전압 레벨은 이전 프레임에서 스토리지 커패시터(CST)에 의해 유지된 데이터 신호(DATA)의 전압 레벨보다 충분히 낮은 전압 레벨을 가질 수 있고, 상기 초기화 전압(VINT)이 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 다른 예시적인 실시예들에 있어서, 초기화 전압의 전압 레벨은 이전 프레임에서 스토리지 커패시터에 의해 유지된 데이터 신호의 전압 레벨보다 충분히 높은 전압 레벨을 가질 수 있고, 상기 초기화 전압이 제1 트랜지스터의 게이트 단자에 공급될 수 있다. 예시적인 실시예들에 있어서, 게이트 초기화 신호(GI)는 일 수평 시간 전의 게이트 신호(GW)와 실질적으로 동일한 신호일 수 있다.

제5 트랜지스터(TR5)의 게이트 단자는 발광 제어 신호(EM)를 공급받을 수 있다. 제5 트랜지스터(TR5)의 제1 단자는 고전원 전압(ELVDD) 배선에 연결될 수 있다. 제5 트랜지스터(TR5)의 제2 단자는 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다. 예를 들면, 발광 제어 구동부로부터 발광 제어 신호(EM)가 제공될 수 있고, 발광 제어 신호(EM)가 발광 제어 신호(EM) 배선을 통해 제5 트랜지스터(TR5)의 게이트 단자에 인가될 수 있다. 제5 트랜지스터(TR5)는 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제1 단자에 고전원 전압(ELVDD)을 공급할 수 있다. 이와 반대로, 제5 트랜지스터(TR5)는 발광 제어 신호(EM)의 비활성화 구간 동안 고전원 전압(ELVDD)의 공급을 차단시킬 수 있다. 이러한 경우, 제5 트랜지스터(TR5)는 선형 영역에서 동작할 수 있다. 제5 트랜지스터(TR5)가 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제1 단자에 고전원 전압(ELVDD)을 공급함으로써, 제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 또한, 제5 트랜지스터(TR5)가 발광 제어 신호(EM)의 비활성화 구간 동안 고전원 전압(ELVDD)의 공급을 차단함으로써, 제1 트랜지스터(TR1)의 제1 단자에 공급된 데이터 신호(DATA)가 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.

제6 트랜지스터(TR6)(예를 들어, 도 6의 반도체 소자(250))의 게이트 단자는 발광 제어 신호(EM)를 공급받을 수 있다. 제6 트랜지스터(TR6)의 제1 단자는 제1 트랜지스터(TR1)의 제2 단자에 연결될 수 있다. 제6 트랜지스터(TR6)의 제2 단자는 유기 발광 다이오드(OLED)의 제1 단자에 연결될 수 있다. 제6 트랜지스터(TR6)는 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 유기 발광 다이오드(OLED)에 공급할 수 있다. 이러한 경우, 제6 트랜지스터(TR6)는 선형 영역에서 동작할 수 있다. 즉, 제6 트랜지스터(TR6)가 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 유기 발광 다이오드(OLED)에 공급함으로써, 유기 발광 다이오드(OLED)는 광을 출력할 수 있다. 또한, 제6 트랜지스터(TR6)가 발광 제어 신호(EM)의 비활성화 구간 동안 제1 트랜지스터(TR1)와 유기 발광 다이오드(OLED)를 전기적으로 서로 분리시킴으로써, 제1 트랜지스터(TR1)의 제2 단자에 공급된 데이터 신호(DATA)(정확히 말하면, 문턱 전압 보상이 된 데이터 신호)가 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.

제7 트랜지스터(TR7)의 게이트 단자는 다이오드 초기화 신호(GB)를 공급받을 수 있다. 제7 트랜지스터(TR7)의 제1 단자는 초기화 전압(VINT)을 공급받을 수 있다. 제7 트랜지스터(TR7)의 제2 단자는 유기 발광 다이오드(OLED)의 제1 단자에 연결될 수 있다. 제7 트랜지스터(TR7)는 다이오드 초기화 신호(GB)의 활성화 구간 동안 초기화 전압(VINT)을 유기 발광 다이오드(OLED)의 제1 단자에 공급할 수 있다. 이러한 경우, 제7 트랜지스터(TR7)는 선형 영역에서 동작할 수 있다. 즉, 제7 트랜지스터(TR7)는 다이오드 초기화 신호(GB)의 활성화 구간 동안 유기 발광 다이오드(OLED)의 제1 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다. 선택적으로, 게이트 초기화 신호(GI)와 다이오드 초기화 신호(GB)는 실질적으로 동일한 신호일 수 있다.

스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 스토리지 커패시터(CST)는 고전원 전압(ELVDD) 배선과 제1 트랜지스터(TR1)의 게이트 단자 사이에 연결될 수 있다. 예를 들면, 스토리지 커패시터(CST)의 제1 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있고, 스토리지 커패시터(CST)의 제2 단자는 고전원 전압(ELVDD) 배선에 연결될 수 있다. 스토리지 커패시터(CST)는 스캔 신호(GW)의 비활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자의 전압 레벨을 유지할 수 있다. 스캔 신호(GW)의 비활성화 구간은 발광 제어 신호(EM)의 활성화 구간을 포함할 수 있고, 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)는 유기 발광 다이오드(OLED)에 공급될 수 있다. 따라서, 스토리지 커패시터(CST)가 유지하는 전압 레벨에 기초하여 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)가 유기 발광 다이오드(OLED)에 공급될 수 있다.

다만, 본 발명의 서브 화소 회로(SP)가 7개의 트랜지스터들 및 하나의 스토리지 커패시터를 포함하는 것으로 설명하였지만, 본 발명의 구성이 이에 한정되는 것을 아니다. 예를 들면, 서브 화소 회로(SP)는 적어도 하나의 트랜지스터 및 적어도 하나의 스토리지 커패시터를 포함하는 구성을 가질 수도 있다.

도 5는 도 1의 'A'영역을 확대 도시한 부분 확대 평면도이고, 도 6은 도 5의 I-I'라인을 따라 절단한 단면도이며, 도 7은 도 5의 II-II'라인을 따라 절단한 단면도이고, 도 8은 도 5의 III-III'라인을 따라 절단한 단면도이다.

도 5, 6, 7 및 8을 참조하면, 표시 장치(100)는 기판(110), 버퍼층(115), 반도체 소자(250), 보호 절연층(400), 제1 상부 전원 배선(640), 제2 상부 전원 배선(740), 상부 검사 패드들(660), 도전 부재(360), 도전 패턴(510), 제1 연결 패턴(365), 제2 연결 패턴(645), 제3 연결 패턴(235), 제4 연결 패턴(655), 제1 서브 전원 배선(650), 제2 서브 전원 배선(750), 신호 배선(610), 서브 화소 구조물(200), 상부 연결 부재(295), 제1 전극 패턴(305), 화소 정의막(310), 봉지 기판(450) 등을 더 포함할 수 있다. 여기서, 반도체 소자(250)는 액티브층(130), 게이트 절연층(150), 게이트 전극(170), 층간 절연층(190), 소스 전극(210) 및 드레인 전극(230)을 포함할 수 있고, 서브 화소 구조물(200)은 하부 전극(290), 발광층(330) 및 상부 전극(340)을 포함할 수 있다.

투명한 또는 불투명한 재료들을 포함하는 기판(110)이 제공될 수 있다. 기판(110)은 석영(quartz) 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘(calcium fluoride) 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 유리 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수 있다. 선택적으로, 기판(110)은 연성을 갖는 투명 수지 기판으로 이루어질 수 있다. 예시적인 실시예들에 있어서, 기판(110)은 제1 유기층, 제1 베리어층, 제2 유기층 및 제2 베리어층이 순서대로 적층되는 구성을 가질 수 있다. 상기 제1 베리어층 및 상기 제2 베리어층은 실리콘 산화물과 같은 무기 물질을 포함할 수 있고, 상기 제1 및 제2 유기층들을 통해 침투하는 수분 및/또는 습기를 차단할 수 있다. 또한, 상기 제1 유기층 및 상기 제2 유기층은 폴리이미드계 수지와 같은 가요성을 갖는 유기 물질을 포함할 수 있다.

표시 장치(100)가 복수의 서브 화소 영역들(30)이 배열된 표시 영역(10), 제1 주변 영역(21) 및 제2 주변 영역(22)을 포함하는 주변 영역(20), 제1 패드 영역(61) 및 제2 패드 영역(62)을 포함함으로써, 도 6, 7 및 8에 도시된 바와 같이, 기판(110)도 복수의 서브 화소 영역들(30)이 배열된 표시 영역(10), 제1 주변 영역(21) 및 제2 주변 영역(22)을 포함하는 주변 영역(20), 제1 패드 영역(61) 및 제2 패드 영역(62)으로 구분될 수 있다(도 1 참조).

기판(110) 상에는 버퍼층(115)이 배치될 수 있다. 버퍼층(115)은 기판(110) 상의 표시 영역(10), 주변 영역(20), 제1 패드 영역(61) 및 제2 패드 영역(62))에 전체적으로 배치될 수 있다. 예를 들면, 버퍼층(115)은 기판(110)으로부터 반도체 소자(250)로 금속 원자들이나 불순물들이 확산되는 현상을 방지할 수 있으며, 액티브층(130)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 액티브층(130)을 수득하게 할 수 있다. 또한, 버퍼층(115)은 기판(110)의 표면이 균일하지 않을 경우, 기판(110)의 표면의 평탄도를 향상시키는 역할을 수행할 수 있다. 기판(110)의 유형에 따라 기판(110) 상에 두 개 이상의 버퍼층들(115)이 제공될 수 있거나 버퍼층(115)이 배치되지 않을 수 있다. 버퍼층(115)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 버퍼층(115)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN), 탄탈륨 산화물(TaO), 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 티타늄 산화물(TiO) 등을 포함할 수 있다.

액티브층(130)이 버퍼층(115) 상의 서브 화소 영역(30)에 배치될 수 있다. 액티브층(130)은 금속 산화물 반도체, 무기물 반도체(예를 들면, 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon)) 또는 유기물 반도체 등을 포함할 수 있다. 액티브층(130)은 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 가질 수 있다.

액티브층(130) 상에는 게이트 절연층(150)이 배치될 수 있다. 게이트 절연층(150)은 버퍼층(115) 상의 표시 영역(10), 주변 영역(20), 제1 패드 영역(61) 및 제2 패드 영역(62)에 배치될 수 있다. 예를 들면, 게이트 절연층(150)은 버퍼층(115) 상에서 액티브층(130)을 충분히 덮을 수 있으며, 액티브층(130)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 게이트 절연층(150)은 버퍼층(115) 상에서 액티브층(130)을 덮으며, 균일한 두께로 액티브층(130)의 프로파일을 따라 배치될 수 있다. 게이트 절연층(150)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 게이트 절연층(150)은 서로 상이한 물질을 포함하는 복수의 절연층들 갖는 다층 구조를 가질 수도 있고, 상기 절연층들은 서로 상이한 두께를 가질 수도 있다.

게이트 절연층(150) 상의 서브 화소 영역(30)에 게이트 전극(170)이 배치될 수 있다. 게이트 전극(170)은 게이트 절연층(150) 중에서 하부에 액티브층(130)이 위치하는 부분 상에 배치(예를 들어, 액티브층(130)의 상기 채널 영역과 중첩하도록 배치)될 수 있다. 게이트 전극(170)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 게이트 전극(170)은 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다.

게이트 절연층(150) 상의 제1 패드 영역(61) 및 제1 주변 영역(21)에 제2 상부 전원 배선(740)이 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 상부 전원 배선(740)은 제1 상부 전원 배선(640) 및 도전 부재(360)보다 낮은 레벨에 위치할 수 있고, 도 2의 제1 패드 영역(61)에 배치되는 제2 전원 회로 기판(941)과 제1 패드 전극들(471)을 통해 전기적으로 연결될 수 있다. 또한, 제2 상부 전원 배선(740)은 제1 배선 연장부(741), 제2 배선 연장부(742) 및 제3 배선 연장부(743)를 포함할 수 있다. 예를 들면, 제1 배선 연장부(741)는 제1 주변 영역(21)에 위치할 수 있고, 제1 방향(D1)으로 연장할 수 있다. 다시 말하면, 제1 배선 연장부(741)는 제1 주변 영역(21)과 중첩하여 위치할 수 있다. 제2 배선 연장부(742)는 제1 주변 영역(21)으로부터 제1 패드 영역(61)으로의 방향인 제3 방향(D3)(예를 들어, 제2 방향(D2)과 반대되는 방향)으로 제1 배선 연장부(741)의 일측으로부터 연장되어 제1 패드 영역(61)에 위치할 수 있다. 다시 말하면, 제2 배선 연장부(742)는 제1 배선 연장부(741)의 상기 일측으로부터 제3 방향(D3)으로 돌출될 수 있고, 제3 방향(D3)으로 연장되어 제1 패드 전극들(471)을 통해 제2 전원 회로 기판(941)과 전기적으로 연결될 수 있다. 제3 배선 연장부(743)는 제1 주변 영역(21)으로부터 표시 영역(10)으로의 방향인 제2 방향(D2)으로 제1 배선 연장부(741)의 타측으로부터 연장될 수 있고, 도전 부재(360)와 교차할 수 있다. 다시 말하면, 제3 배선 연장부(743)는 제1 배선 연장부(741)의 상기 타측으로부터 제2 방향(D2)으로 돌출될 수 있고, 도전 부재(360) 아래에 위치할 수 있다. 더욱이, 제1 배선 연장부(741), 제2 배선 연장부(742) 및 제3 배선 연장부(743)는 일체로 형성될 수 있다.

제2 상부 전원 배선(740)에는 제2 전원(예를 들어, 도 4의 고전원 전압(ELVDD))이 제공될 수 있다. 상기 제2 전원은 제2 상부 전원 배선(740) 및 제2 서브 전원 배선(750)을 통해 하부 전극(290)에 제공될 수 있다. 제2 서브 전원 배선(750)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 제2 상부 전원 배선(740)은 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다.

다만, 편의상 제1 배선 연장부(741)로부터 하나의 제3 배선 연장부(743)가 제2 방향(D2)으로 돌출되는 것으로 설명하였으나, 제2 상부 전원 배선(740)은 도 5에 도시된 바와 같이 하나의 제1 배선 연장부(741) 및 복수의 제3 배선 연장부들(743)을 포함할 수 있다. 또한, 제3 배선 연장부들(743) 각각은 제1 주변 영역(21)에서 제2 서브 전원 배선(750)과 전기적으로 연결될 수 있고, 제2 서브 전원 배선(750)은 제2 방향(D2)으로 연장하며 서브 화소 영역(30)에 배치될 수 있다.

게이트 절연층(150) 상의 제1 주변 영역(21)에서 제3 배선 연장부(743)와 평행하도록 도전 패턴(510)이 배치될 수 있다. 다시 말하면, 도전 패턴(510)은 도전 부재(360)의 아래에 배치될 수 있고, 도전 부재(360)와 교차할 수 있다. 도전 패턴(510)은 상부 검사 패드(660)와 신호 배선(610)을 콘택홀들(511, 512)을 통해 전기적으로 연결시킬 수 있다. 도전 패턴(510)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 도전 패턴(510)은 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다. 예시적인 실시예들에 있어서, 게이트 전극(170), 도전 패턴(510) 및 제2 상부 전원 배선(740)은 동일한 층에 위치할 수 있다.

게이트 전극(170), 도전 패턴(510) 및 제2 상부 전원 배선(740) 상에는 층간 절연층(190)이 배치될 수 있다. 층간 절연층(190)은 게이트 절연층(150) 상의 표시 영역(10), 주변 영역(20), 제1 패드 영역(61) 및 제2 패드 영역(62)에 배치될 수 있다. 예시적인 실시예들에 있어서, 층간 절연층(190)은 도전 패턴(510)의 일측을 노출시키는 콘택홀(511), 도전 패턴(510)의 타측을 노출시키는 콘택홀(512) 및 표시 영역(10)과 인접하여 위치하는 제3 배선 연장부(743)의 일부를 노출시키는 콘택홀(751)을 포함할 수 있다. 예를 들면, 층간 절연층(190)은 게이트 절연층(150) 상에서 게이트 전극(170), 도전 패턴(510) 및 제2 상부 전원 배선(740)을 충분히 덮을 수 있으며, 게이트 전극(170) 및 제2 상부 전원 배선(740)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 층간 절연층(190)은 게이트 절연층(150) 상에서 게이트 전극(170), 도전 패턴(510) 및 제2 상부 전원 배선(740)을 덮으며, 균일한 두께로 게이트 전극(170), 도전 패턴(510) 및 제2 상부 전원 배선(740)의 프로파일을 따라 배치될 수도 있다. 층간 절연층(190)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 층간 절연층(190)은 서로 상이한 물질을 포함하는 복수의 절연층들 갖는 다층 구조를 가질 수도 있고, 상기 절연층들은 상이한 두께를 가질 수 있다.

층간 절연층(190) 상의 서브 화소 영역(30)에 소스 전극(210) 및 드레인 전극(230)이 배치될 수 있다. 소스 전극(210)은 게이트 절연층(150) 및 층간 절연층(190)의 제1 부분을 제거하여 형성된 콘택홀을 통해 액티브층(130)의 상기 소스 영역에 접속될 수 있고, 드레인 전극(230)은 게이트 절연층(150) 및 층간 절연층(190)의 제2 부분을 제거하여 형성된 콘택홀을 통해 액티브층(130)의 상기 드레인 영역에 접속될 수 있다. 소스 전극(210) 및 드레인 전극(230)은 각기 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 소스 전극(210) 및 드레인 전극(230) 각각은 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다.

이에 따라, 액티브층(130), 게이트 절연층(150), 게이트 전극(170), 층간 절연층(190), 소스 전극(210) 및 드레인 전극(230)을 포함하는 반도체 소자(250)가 배치될 수 있다.

다만, 반도체 소자(250)가 상부 게이트 구조를 갖는 것으로 설명하였으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 반도체 소자(250)는 하부 게이트 구조를 가질 수도 있다.

또한, 표시 장치(100)가 하나의 반도체 소자를 포함하는 것으로 설명하였으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 표시 장치(100)는 적어도 하나의 반도체 소자, 적어도 하나의 스토리지 커패시터를 포함할 수 있다.

층간 절연층(190) 상의 제1 주변 영역(21) 및 표시 영역(10)에 도전 부재(360)가 배치될 수 있다. 예를 들면, 도전 부재(360)는 제1 연장부 및 제2 연장부를 포함할 수 있다. 여기서, 상기 제1 연장부는 제1 주변 영역(21)에서 제1 방향(D1)으로 연장할 수 있고, 제1 배선 연장부(741)와 평행하게 위치할 수 있다. 예를 들면, 제1 배선 연장부(741)는 제1 주변 영역(21)에서 제1 패드 영역(61)과 가깝게 위치할 수 있고, 상기 제1 연장부는 제1 주변 영역(21)에서 표시 영역(10)과 가깝게 위치할 수 있다. 전술한 바와 같이, 도전 부재(360)의 상기 제1 연장부 상에는 제1 콘택홀(361)이 위치할 수 있고, 제1 콘택홀(361)은 상기 제1 연장부와 대응되도록 위치할 수 있다. 다시 말하면, 제1 콘택홀(361)은 제1 방향(D1)으로 연장할 수 있고, 상기 제1 연장부의 상면의 일부를 노출시킬 수 있다. 상기 제2 연장부는 제2 방향(D2)을 따라 상기 제1 연장부의 일측으로부터 연장될 수 있고, 제1 주변 영역(21)의 일부 및 표시 영역(10)에 위치할 수 있다. 또한, 상기 제2 연장부는 서브 화소 영역(30)에 배치될 수 있고, 서브 화소 영역(30)에서 상기 제2 연장부 상에 제3 콘택홀(651)이 위치할 수 있다. 상기 제2 연장부가 제1 서브 전원 배선(650)으로 정의될 수 있다. 상기 제1 연장부 및 상기 제2 연장부는 일체로 형성될 수 있다.

예시적인 실시예들에 있어서, 도전 부재(360)는 상부 연결 부재(295)를 통해 제1 상부 전원 배선(640)에 인가된 제1 전원(예를 들어, 도 4의 저전원 전압(ELVSS))을 제공받을 수 있고, 제1 서브 전원 배선(650)을 통해 상기 제1 전원을 상부 전극(340)에 제공할 수 있다. 도전 부재(360)는 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 도전 부재(360)는 금(Au), 은(Ag), 알루미늄(Al), 백금(Pt), 니켈(Ni), 티타늄(Ti), 팔라듐(Pd), 마그네슘(Mg), 칼슘(Ca), 리튬(Li), 크롬(Cr), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 몰리브데늄(Mo), 스칸듐(Sc), 네오디뮴(Nd), 이리듐(Ir), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 은을 함유하는 합금, 텅스텐 질화물(WN), 구리를 함유하는 합금, 몰리브데늄을 함유하는 합금, 티타늄 질화물(TiN), 크롬 질화물(CrN), 탄탈륨 질화물(TaN), 스트론튬 루테늄 산화물(SrRuO), 아연 산화물(ZnO), 인듐 주석 산화물(ITO), 주석 산화물(SnO), 인듐 산화물(InO), 갈륨 산화물(GaO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 도전 부재(360)는 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다.

다만, 편의상 상기 제1 연장부로부터 하나의 제2 연장부가 표시 영역(10)에서 제2 방향(D2)으로 연장되는 것으로 설명하였으나, 도전 부재(360)는 도 5에 도시된 바와 같이 하나의 제1 연장부 및 복수의 제2 연장부들을 포함할 수 있다. 또한, 상기 제2 연장부들 각각은 서브 화소 영역(30)에 배치될 수 있다.

층간 절연층(190) 상의 제1 주변 영역(21)에서 제2 상부 전원 배선(740)의 제1 배선 연장부(741)와 중첩하여 상부 검사 패드들(660)이 배치될 수 있다. 상부 검사 패드들(660)은 제1 상부 전원 배선(640) 및 도전 부재(360)와 동일한 층에 위치할 수 있고, 제1 주변 영역(21)에서 제1 방향(D1)을 따라 배열될 수 있다. 상부 검사 패드들(660) 각각은 제2 방향(D2)으로 연장하는 연장부를 더 포함할 수 있고, 상기 연장부의 일측은 상부 검사 패드(660)와 연결될 수 있고, 상기 연장부의 타측은 도전 부재(360)와 인접하여 위치할 수 있다. 도전 패턴(510)을 통해 상기 연장부의 타측이 신호 배선(610)과 전기적으로 연결될 수 있다. 예를 들면, 상부 검사 패드들(660)은 데이터 라인(예를 들어, 신호 배선(610))의 개방(open) 및 단락(short)을 검사하는 OS 패드들로 기능할 수 있다. 선택적으로, 정확한 검사를 위해 상부 검사 패드들(660) 각각 아래에 위치하는 제2 상부 전원 배선(740)에 개구가 형성될 수도 있다. 상부 검사 패드들(660) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 상부 검사 패드들(660) 각각은 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다.

층간 절연층(190) 상의 제1 패드 영역(61)에 제1 상부 전원 배선(640)이 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 상부 전원 배선(640)은 제2 상부 전원 배선(740)보다 높은 레벨에 위치할 수 있고, 도 2의 제1 패드 영역(61)에 배치되는 제1 전원 회로 기판(841)과 전기적으로 연결될 수 있다. 다시 말하면, 제1 상부 전원 배선(640)의 일측은 제1 패드 전극들(471)을 통해 제1 전원 회로 기판(841)과 전기적으로 연결될 수 있고, 제1 상부 전원 배선(640)의 타측은 상부 연결 부재(295)와 전기적으로 연결될 수 있다. 여기서, 제1 상부 전원 배선(640)의 상기 타측이 상부 연결 부재(295)와 전기적으로 연결되기 위해 상기 타측 상에 제2 콘택홀(641)이 위치할 수 있고, 제2 콘택홀(641)은 제1 상부 전원 배선(640)의 상면의 일부를 노출시킬 수 있다. 또한, 제1 상부 전원 배선(640)은 제2 배선 연장부(742)와 평행하게 배치될 수 있다.

제1 상부 전원 배선(640)에는 제1 전원(예를 들어, 도 4의 저전원 전압(ELVSS))이 제공될 수 있다. 상기 제1 전원은 제1 상부 전원 배선(640), 상부 연결 부재(295), 도전 부재(360) 및 제1 서브 전원 배선(650)을 통해 상부 전극(340)에 제공될 수 있다. 제1 상부 전원 배선(640)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 제1 상부 전원 배선(640)은 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다.

신호 배선(610)이 층간 절연층(190) 상의 제1 주변 영역(21)의 일부 및 표시 영역(10)에 배치될 수 있고, 제2 방향(D2)으로 연장될 수 있다. 신호 배선(610)에는 도 5의 데이터 신호(DATA)가 인가될 수 있고, 신호 배선(610)은 도 5의 데이터 신호(DATA) 배선에 해당될 수 있다. 다시 말하면, 신호 배선(610)은 서브 화소 영역(30)에 배치된 반도체 소자(250)와 다른 반도체 소자(예를 들어, 도 4의 제2 트랜지스터(TR2))와 전기적으로 연결될 수 있고, 상기 반도체 소자에 데이터 신호(DATA)를 제공할 수 있다. 신호 배선(610)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 신호 배선(610)은 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다.

제2 서브 전원 배선(750)이 층간 절연층(190) 상의 제1 주변 영역(21)의 일부 및 표시 영역(10)에서 신호 배선(610)과 평행하게 배치될 수 있고, 제2 방향(D2)으로 연장될 수 있다. 제2 서브 전원 배선(750)은 제1 주변 영역(21)에서 콘택홀(751)을 통해 제2 상부 전원 배선(740)과 전기적으로 연결될 수 있고, 상기 제2 전원이 제2 서브 전원 배선(750)에 인가될 수 있다. 예를 들면, 제2 서브 전원 배선(750)은 도 4의 고전원 전압(ELVDD) 배선에 해당될 수 있다. 다시 말하면, 표시 장치(100)의 다른 단면도에서 제2 서브 전원 배선(750)은 서브 화소 영역(30)에 배치된 하부 전극(290)과 전기적으로 연결될 수 있고, 하부 전극(290)에 상기 제2 전원(예를 들어, 도 4의 고전원 전압(ELVDD))을 제공할 수 있다. 제2 서브 전원 배선(750)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 제2 서브 전원 배선(750)은 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다.

제1 서브 전원 배선(650)이 층간 절연층(190) 상의 제1 주변 영역(21)의 일부 및 표시 영역(10)에서 신호 배선(610) 및 제2 서브 전원 배선(750)과 평행하게 배치될 수 있고, 제2 방향(D2)으로 연장될 수 있다. 전술한 바와 같이, 제1 서브 전원 배선(650)은 제1 주변 영역(21)에서 도전 부재(360)의 상기 제1 연장부로부터 연장될 수 있고, 상기 제1 전원이 제1 서브 전원 배선(650)에 인가될 수 있다. 예를 들면, 제1 서브 전원 배선(650)은 도 4의 저전원 전압(ELVSS) 배선에 해당될 수 있다. 도 6에 도시된 바와 같이, 제1 서브 전원 배선(650)은 제3 콘택홀(651)을 통해 상부 전극(340)과 전기적으로 연결될 수 있고, 상부 전극(340)에 상기 제1 전원(예를 들어, 도 4의 저전원 전압(ELVSS))을 제공할 수 있다. 예시적인 실시예들에 있어서, 도전 부재(360), 제1 상부 전원 배선(640), 상부 검사 패드들(660), 신호 배선(610), 제2 서브 전원 배선(750) 및 제1 서브 전원 배선(650)은 동일한 층에 위치할 수 있다.

소스 및 드레인 전극들(210, 230), 신호 배선(610), 제2 서브 전원 배선(750), 제1 서브 전원 배선(650), 도전 부재(360), 상부 검사 패드들(660) 및 제1 상부 전원 배선(640) 상의 표시 영역(10), 주변 영역(20), 제1 패드 영역(61) 및 제2 패드 영역(62)에 보호 절연층(400)이 배치될 수 있다. 예시적인 실시예들에 있어서, 보호 절연층(400)은 드레인 전극(230)의 상면의 일부를 노출시키는 콘택홀, 제1 서브 전원 배선(650)의 상면의 일부를 노출시키는 콘택홀, 도전 부재(360)의 상면의 일부를 노출시키는 콘택홀, 제1 상부 전원 배선(640)의 상면의 일부를 노출시키는 콘택홀 등을 포함할 수 있다.

보호 절연층(400)은 층간 절연층(190) 상에서 소스 및 드레인 전극들(210, 230), 신호 배선(610), 제2 서브 전원 배선(750), 제1 서브 전원 배선(650), 도전 부재(360), 상부 검사 패드들(660) 및 제1 상부 전원 배선(640)을 충분히 덮을 수 있으며, 소스 및 드레인 전극들(210, 230), 신호 배선(610), 제2 서브 전원 배선(750), 제1 서브 전원 배선(650), 도전 부재(360), 상부 검사 패드들(660) 및 제1 상부 전원 배선(640)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 보호 절연층(400)은 층간 절연층(190) 상에서 소스 및 드레인 전극들(210, 230), 신호 배선(610), 제2 서브 전원 배선(750), 제1 서브 전원 배선(650), 도전 부재(360), 상부 검사 패드들(660) 및 제1 상부 전원 배선(640)을 덮으며, 소스 및 드레인 전극들(210, 230), 신호 배선(610), 제2 서브 전원 배선(750), 제1 서브 전원 배선(650), 도전 부재(360), 상부 검사 패드들(660) 및 제1 상부 전원 배선(640)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수도 있다. 보호 절연층(400)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 보호 절연층(400)은 서로 상이한 물질을 포함하는 복수의 절연층들을 갖는 다층 구조를 가질 수도 있고, 상기 절연층들은 서로 상이한 두께를 가질 수도 있다.

도전 부재(360)의 상면의 일부를 노출시키는 상기 콘택홀에 제1 연결 패턴(365), 제1 상부 전원 배선(640)의 일부를 노출시키는 상기 콘택홀에 제2 연결 패턴(645), 드레인 전극(230)의 상면의 일부를 노출시키는 상기 콘택홀에 제3 연결 패턴(235) 및 제1 서브 전원 배선(650)의 상면의 일부를 노출시키는 상기 콘택홀에 제4 연결 패턴(655)이 배치될 수 있다. 다시 말하면, 제1 내지 제4 연결 패턴들(365, 645, 235, 655) 각각의 적어도 일부는 보호 절연층(400)과 평탄화층(270) 사이에 개재될 수 있다. 제1 연결 패턴(365)은 상기 콘택홀에 의해 노출된 도전 부재(360)를 완전히 커버할 수 있고, 제2 연결 패턴(645)은 상기 콘택홀에 의해 노출된 제1 상부 전원 배선(640)을 완전히 커버할 수 있으며, 제3 연결 패턴(235)은 상기 콘택홀에 의해 노출된 드레인 전극(230)을 완전히 커버할 수 있고, 제4 연결 패턴(655)은 상기 콘택홀에 의해 노출된 제1 서브 전원 배선(650)을 완전히 커버할 수 있다. 예를 들면, 표시 장치(100)의 제조 방법에 있어서, 도전 부재(360), 제2 연결 패턴(645), 제1 상부 전원 배선(640) 및 드레인 전극(230)은 구리를 사용하여 형성될 수 있고, 제1 내지 제4 연결 패턴들(365, 645, 235, 655) 각각은 인듐 주석 산화물을 사용하여 형성될 수 있다. 보호 절연층(400) 상에 평탄화층(270)을 형성한 후, 보호 절연층(400)에 형성된 상기 콘택홀들과 중첩하는 평탄화층(270)의 콘택홀들을 형성하기 위한 식각 공정이 수행될 수 있다. 상기 식각 공정이 수행되는 동안 도전 부재(360), 제2 연결 패턴(645), 제1 상부 전원 배선(640) 및 드레인 전극(230)을 보호하기 위해 제1 내지 제4 연결 패턴들(365, 645, 235, 655)이 배치될 수 있다. 선택적으로, 제1 내지 제4 연결 패턴들(365, 645, 235, 655) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수도 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 제1 내지 제4 연결 패턴들(365, 645, 235, 655) 각각은 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다.

제1 내지 제4 연결 패턴들(365, 645, 235, 655) 상에 평탄화층(270)이 배치될 수 있다. 평탄화층(270)은 보호 절연층(400) 상의 표시 영역(10), 주변 영역(20), 제1 패드 영역(61) 및 제2 패드 영역(62)에 배치될 수 있다. 평탄화층(270)은 도전 부재(360)의 상면의 일부를 노출시키는 보호 절연층(400)의 상기 콘택홀과 중첩하여 위치하는 콘택홀을 가질 수 있고, 상기 콘택홀들이 제1 콘택홀(361)로 정의될 수 있다. 또한, 평탄화층(270)은 제1 상부 전원 배선(640)의 일부를 노출시키는 보호 절연층(400)의 상기 콘택홀과 중첩하여 위치하는 콘택홀을 가질 수 있고, 상기 콘택홀들이 제2 콘택홀(641)로 정의될 수 있다. 더욱이, 평탄화층(270)은 제1 서브 전원 배선(650)의 상면의 일부를 노출시키는 보호 절연층(400)의 상기 콘택홀과 중첩하여 위치하는 콘택홀을 가질 수 있고, 상기 콘택홀들이 제3 콘택홀(651)로 정의될 수 있다. 한편, 평탄화층(270)은 드레인 전극(230)의 상면의 일부를 노출시키는 보호 절연층(400)의 상기 콘택홀과 중첩하여 위치하는 콘택홀을 가질 수 있고, 상기 콘택홀들을 통해 하부 전극(290)이 반도체 소자(250)와 전기적으로 연결될 수 있다.

예를 들면, 평탄화층(270)은 상대적으로 두꺼운 두께로 배치될 수 있고, 이러한 경우, 평탄화층(270)은 실질적으로 평탄한 상면을 가질 수 있으며, 이와 같은 평탄화층(270)의 평탄한 상면을 구현하기 위하여 평탄화층(270)에 대해 평탄화 공정이 추가될 수 있다. 선택적으로, 평탄화층(270)은 보호 절연층(400) 상에서 균일한 두께로 제1 내지 제4 연결 패턴들(365, 645, 235, 655)의 프로파일을 따라 배치될 수도 있다. 제1 평탄화층(270)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 평탄화층(270)은 유기 물질을 포함할 수 있다. 예를 들면, 평탄화층(270)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계 수지, 아크릴계 수지, 에폭시계 수지 등을 포함할 수 있다.

하부 전극(290)은 평탄화층(270) 상의 서브 화소 영역(30)에 배치될 수 있다. 하부 전극(290)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 하부 전극(290)은 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다.

상부 연결 부재(295)는 평탄화층(270) 상의 제1 주변 영역(21) 및 제1 패드 영역(61)에 배치될 수 있다. 상부 연결 부재(295)는 제1 주변 영역(21)에서 제1 방향(D1)으로 연장될 수 있고, 제1 상부 전원 배선(640)의 일부 및 도전 부재(360)와 중첩하여 배치될 수 있다. 상부 연결 부재(295)는 제1 콘택홀(361) 및 제2 콘택홀(641)을 통해 도전 부재(360)와 제1 상부 전원 배선(640)을 전기적으로 연결시킬 수 있다. 다시 말하면, 제1 상부 전원 배선(640)에 인가된 상기 제1 전원이 상부 연결 부재(295)를 통해 도전 부재(360)에 제공될 수 있다. 상부 연결 부재(295)는 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 상부 연결 부재(295)는 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다.

제3 콘택홀(651)에 제1 전극 패턴(305)이 배치될 수 있다. 제1 전극 패턴(305)은 상부 전극(340)과 제4 연결 패턴(655) 사이에 배치될 수 있고, 제3 콘택홀(651)에 의해 노출된 제4 연결 패턴(655)을 완전히 커버할 수 있다. 예를 들면, 표시 장치(100)의 제조 방법에 있어서, 발광층(330)이 형성된 후, 제3 콘택홀(651)과 중첩하여 제1 전극 패턴(305) 상에 형성된 발광층(330)을 제거하기 위해 레이저 드릴링 공정이 수행될 수 있다. 상기 레이저 드릴링 공정을 통해 제1 전극 패턴(305) 상에 형성된 발광층(330)이 제거될 수 있다. 상기 레이저 드릴링 공정이 수행되는 동안 제1 전극 패턴(305)은 제4 연결 패턴(655)을 보호할 수 있다. 제1 전극 패턴(305)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 제1 전극 패턴(305)은 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다.

화소 정의막(310)은 평탄화층(270) 상의 표시 영역(10), 주변 영역(20), 제1 패드 영역(61) 및 제2 패드 영역(62)에 배치될 수 있다. 화소 정의막(310)은 하부 전극(290)의 양측부를 덮을 수 있고, 하부 전극(290)의 상면의 일부를 노출시킬 수 있다. 또한, 화소 정의막(310)은 제1 전극 패턴(305)의 양측부를 덮을 수 있고, 제1 전극 패턴(305)의 상면의 일부를 노출시킬 수 있다. 더욱이, 화소 정의막(310)은 제1 주변 영역(21) 및 제1 패드 영역(61)에서 상부 연결 부재(295)를 덮을 수 있다. 화소 정의막(310)은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 화소 정의막(310)은 유기 물질을 포함할 수 있다.

발광층(330)은 화소 정의막(310), 하부 전극(290) 및 제1 전극 패턴(305)의 일부 상의 표시 영역(10)에 배치될 수 있다. 전술한 바와 같이, 발광층(330)은 상기 레이저 드릴링 공정을 통해 제1 전극 패턴(305)의 상면의 일부를 노출시킬 수 있다. 다시 말하면, 발광층(330)은 제3 콘택홀(651)이 형성된 부분에 배치되지 않을 수 있다. 발광층(330)은 유기 발광층(organic light emission layer: EML), 정공 주입층(hole injection layer: HIL), 정공 수송층(hole transport layer: HTL), 전자 수송층(electron transport layer: ETL), 전자 주입층(electron injection layer: EIL) 등을 포함하는 다층 구조를 가질 수 있다. 발광층(330)의 유기 발광층(EML)은 서브 화소들에 따라 상이한 색광들(즉, 적색광, 녹색광, 청색광 등)을 방출시킬 수 있는 발광 물질들 중 적어도 하나를 사용하여 형성될 수 있다. 이와는 달리, 발광층(330)의 유기 발광층(EML)은 적색광, 녹색광, 청색광 등의 다른 색광들을 발생시킬 수 있는 복수의 발광 물질들을 적층하여 전체적으로 백색광을 방출할 수도 있다. 이러한 경우, 하부 전극(290) 상에 배치된 발광층(330) 상에 컬러 필터가 배치될 수 있다. 상기 컬러 필터는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터 중 적어도 하나를 포함할 수 있다. 선택적으로, 상기 컬러 필터는 황색(Yellow) 컬러 필터, 청남색(Cyan) 컬러 필터 및 자주색(Magenta) 컬러 필터를 포함할 수도 있다. 상기 컬러 필터는 감광성 수지 또는 컬러 포토레지스트를 포함할 수 있다.

상부 전극(340)은 기판(110) 상의 표시 영역(10)에 배치될 수 있다. 예를 들면, 상부 전극(340)은 표시 영역(10)에서 발광층(330) 상에 배치되며 발광층(330)에 의해 노출된 제1 전극 패턴(305)과 직접적으로 접촉할 수 있다. 다시 말하면, 상부 전극(340)은 발광층(330) 및 제1 전극 패턴(305)의 프로파일을 따라 배치될 수 있다. 전술한 바와 같이, 제1 상부 전원 배선(640)에 인가된 상기 제1 전원이 제2 연결 패턴(645), 상부 연결 부재(295), 제1 연결 패턴(365), 도전 부재(360), 제1 서브 전원 배선(650), 제4 연결 패턴(655) 및 제1 전극 패턴(305)을 통해 상부 전극(340)에 전달될 수 있다. 상부 전극(340)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 상부 전극(340)은 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 다른 두께를 가질 수도 있다.

이에 따라, 하부 전극(290), 발광층(330) 및 상부 전극(340)을 포함하는 서브 화소 구조물(200)이 배치될 수 있다.

상부 전극(340) 상의 표시 영역(10)에는 봉지 기판(450)이 배치될 수 있다. 봉지 기판(450)은 기판(110)과 대향할 수 있고, 제1 패드 영역(61) 및 제2 패드 영역(62)에는 배치되지 않을 수 있다. 봉지 기판(450)은 실질적으로 기판(110)과 동일한 재료를 포함할 수 있다. 예를 들면, 봉지 기판(450)은 석영 기판, 합성 석영 기판, 불화칼슘 기판, 불소가 도핑된 석영 기판, 소다 라임 유리 기판, 무알칼리 유리 기판 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 봉지 기판(450)은 투명 무기 물질 또는 플렉서블 플라스틱을 포함할 수도 있다. 예를 들면, 봉지 기판(450)은 연성을 갖는 투명 수지 기판을 포함할 수 있다. 이러한 경우, 표시 장치(100)의 가요성을 향상시키기 위하여 적어도 하나의 무기층 및 적어도 하나의 유기층이 교대로 적층되는 구조를 가질 수 있다. 상기 적층 구조는 제1 무기층, 유기층 및 제2 무기층을 포함할 수 있다.

예를 들면, 종래의 표시 장치가 대형화되며 고해상도를 가질 수 있다. 상기 표시 장치가 고휘도로 구동할 경우, 제1 주변 영역(21) 및 제1 패드 영역(61)에 배치된 제1 상부 전원 배선(640)에 전류가 집중되어 온도가 높아질 수 있다(예를 들어, 발열 현상). 이러한 경우, 상기 발열 현상 때문에 제1 상부 전원 배선(640)이 단락되거나 제1 상부 전원 배선(640)의 주변에 위치하는 절연층의 변형이 야기될 수 있다. 또한, 표시 영역(10)이 넓어짐에 따라, 전압 강하(IR drop) 현상이 발생될 수 있다. 즉, 제2 주변 영역(22)에서 발생되는 제1 전원 배선(1350)의 상기 발열 현상 및 표시 영역(10)에서 발생되는 상기 전압 강하 현상 때문에 상기 종래의 표시 장치의 불량이 발생될 수 있다.

예시적인 실시예들에 있어서, 표시 장치(100)가 도전 부재(360)를 포함하고, 도전 부재(360) 상에 형성된 제1 콘택홀(361)의 면적이 상대적으로 넓게 형성됨으로써, 상부 연결 부재(295)와 도전 부재(360)의 접촉 면적이 상대적으로 증가될 수 있다. 또한, 제3 콘택홀(651)을 통해 상부 전극(340)이 제1 상부 전원 배선(640)과 전기적으로 연결됨으로써 상기 제1 전압을 공급받을 수 있다. 이에 따라, 표시 장치(100)는 상기 발열 현상 및 상기 전압 강하 현상을 모두 줄일 수 있다.

도 9는 도 1의 'B'영역을 확대 도시한 부분 확대 평면도이고, 도 10은 도 9의 IV-IV'라인을 따라 절단한 단면도이며, 도 11은 도 9의 V-V'라인을 따라 절단한 단면도이고, 도 12는 도 9의 VI-VI'라인을 따라 절단한 단면도이다.

도 9, 10, 11 및 12를 참조하면, 표시 장치(100)는 팬-아웃 배선(420), 제1 하부 전원 배선(840), 제2 하부 전원 배선(940), 하부 검사 패드들(760), 제5 연결 패턴(385), 제6 연결 패턴(845), 제7 연결 패턴(665), 서브 화소 구조물(200), 하부 연결 부재(395), 제2 전극 패턴(315) 등을 더 포함할 수 있다.

설명의 편의를 위해 도 10의 서브 화소 구조물(200)과 도 6의 서브 화소 구조물(200)이 동일한 참조 번호를 갖는 것으로 가정하였지만, 도 10의 서브 화소 구조물(200)과 도 6의 서브 화소 구조물(200)은 서로 다른 서브 화소 구조물일 수 있다. 다시 말하면, 도 10의 서브 화소 구조물(200)은 제2 주변 영역(22)과 인접한 표시 영역(10)에 배치된 서브 화소 구조물일 수 있고, 도 6의 서브 화소 구조물(200)은 제1 주변 영역(21)과 인접한 표시 영역(10)에 배치된 서브 화소 구조물일 수 있다. 다만, 도 10에 도시된 발광층(330) 및 상부 전극(340)은 도 6에 도시된 발광층(330) 및 상부 전극(340)과 동일할 수 있다.

게이트 절연층(150) 상의 제2 패드 영역(62) 및 제2 주변 영역(22)에 팬-아웃 배선(420)이 배치될 수 있다. 예시적인 실시예들에 있어서, 팬-아웃 배선(420)은 기판(110)과 제1 및 제2 하부 전원 배선들(840, 940) 사이에 위치할 수 있다. 팬-아웃 배선(420)의 일측은 도 2의 제2 패드 전극들(472)을 통해 구동 회로 기판(900)과 전기적으로 연결될 수 있고, 팬-아웃 배선(420)의 타측은 하부 검사 패드들(760)과 전기적으로 연결될 수 있다. 팬-아웃 배선(420)에는 구동 회로 기판(900)으로부터 도 4의 데이터 신호(DATA)가 제공될 수 있다. 데이터 신호(DATA)는 하부 검사 패드들(760) 및 신호 배선(610)을 통해 도 4의 제2 트랜지스터(TR2)에 제공될 수 있다. 팬-아웃 배선(420)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 팬-아웃 배선(420)은 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다. 예시적인 실시예들에 있어서, 팬-아웃 배선(420)은 게이트 전극(170) 및 제2 상부 전원 배선(740)과 동일한 층에 위치할 수 있다.

층간 절연층(190) 상의 제2 패드 영역(62)에 제1 하부 전원 배선(840)이 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 하부 전원 배선(840)은 팬-아웃 배선(420)보다 높은 레벨에 위치할 수 있고, 도 2의 제2 패드 영역(62)에 배치되는 제1 전원 회로 기판(841)과 전기적으로 연결될 수 있다. 다시 말하면, 제1 하부 전원 배선(840)의 일측은 제2 방향(D2)으로 연장되어 제2 패드 전극들(472)을 통해 제1 전원 회로 기판(841)과 전기적으로 연결될 수 있고, 제1 하부 전원 배선(840)의 타측은 하부 연결 부재(395)와 전기적으로 연결될 수 있다. 여기서, 제1 하부 전원 배선(840)의 상기 타측이 하부 연결 부재(395)와 전기적으로 연결되기 위해 상기 타측 상에 제5 콘택홀(842)이 위치할 수 있고, 제5 콘택홀(842)은 제1 하부 전원 배선(840)의 상면의 일부를 노출시킬 수 있다.

제1 하부 전원 배선(840)에는 제1 전원(예를 들어, 도 4의 저전원 전압(ELVSS))이 제공될 수 있다. 상기 제1 전원은 제1 하부 전원 배선(840), 하부 연결 부재(395) 및 제1 서브 전원 배선(650)을 통해 상부 전극(340)에 제공될 수 있다. 제1 하부 전원 배선(840)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 제1 하부 전원 배선(840)은 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다.

층간 절연층(190) 상의 제2 패드 영역(62)에 제2 하부 전원 배선(950)이 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 하부 전원 배선(950)은 팬-아웃 배선(420)보다 높은 레벨에 위치할 수 있고, 제1 하부 전원 배선(840)과 동일한 층에 위치할 수 있다. 또한, 도 2의 제2 패드 영역(62)에 배치되는 제2 전원 회로 기판(941)과 제2 패드 전극들(472)을 통해 전기적으로 연결될 수 있다. 더욱이, 제2 하부 전원 배선(950)은 제1 배선 연장부(951) 및 제2 배선 연장부(952)를 포함할 수 있다. 예를 들면, 제1 배선 연장부(951)는 제2 주변 영역(22)에 위치할 수 있고, 제1 방향(D1)으로 연장할 수 있다. 다시 말하면, 제1 배선 연장부(951)는 제2 주변 영역(22)과 중첩하여 위치할 수 있다. 제2 배선 연장부(952)는 제2 방향(D2)으로 제1 배선 연장부(951)의 일측으로부터 연장되어 제2 패드 영역(62)에 위치할 수 있다. 다시 말하면, 제2 배선 연장부(952)는 제1 배선 연장부(951)의 제1 부분 및 제2 부분으로부터 제2 방향(D2)으로 돌출될 수 있고, 제2 방향(D2)으로 연장되어 제2 패드 전극들(472)을 통해 제2 전원 회로 기판(941)과 전기적으로 연결될 수 있다.

제2 하부 전원 배선(950)에는 제2 전원(예를 들어, 도 4의 고전원 전압(ELVDD))이 제공될 수 있다. 상기 제2 전원은 제2 하부 전원 배선(950) 및 제2 서브 전원 배선(750)을 통해 하부 전극(290)에 제공될 수 있다. 제2 하부 전원 배선(950)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 제2 하부 전원 배선(950)은 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다.

하부 검사 패드들(760)이 층간 절연층(190) 상의 제2 주변 영역(22)에서 제2 하부 전원 배선(950)과 이격하여 배치될 수 있다. 예를 들면, 제2 하부 전원 배선(950)은 제2 주변 영역(22)에서 제2 패드 영역(62)에 가깝게 위치할 수 있고, 하부 검사 패드들(760)은 제2 주변 영역(22) 표시 영역(10)에 가깝게 위치할 수 있다. 하부 검사 패드들(760)은 제1 하부 전원 배선(840) 및 제2 하부 전원 배선(950)과 동일한 층에 위치할 수 있고, 제2 주변 영역(22)에서 제1 방향(D1)을 따라 배열될 수 있다. 하부 검사 패드들(760) 각각은 제3 방향(D3)으로 연장하는 연장부를 더 포함할 수 있고, 상기 연장부가 신호 배선(610)에 대응될 수 있다. 예시적인 실시예들에 있어서, 층간 절연층(190)이 팬-아웃 배선(420)을 덮을 수 있고, 제2 주변 영역(22)에서 팬-아웃 배선(420)의 일부를 노출시키는 콘택홀(761)을 가질 수 있다. 하부 검사 패드들(760) 각각은 콘택홀(761)을 통해 팬-아웃 배선(420)과 전기적으로 연결될 수 있다. 예를 들면, 하부 검사 패드들(760)은 데이터 라인(예를 들어, 신호 배선(610))의 개방 및 단락을 검사하는 OS 패드들로 기능할 수 있다. 하부 검사 패드들(760) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 하부 검사 패드들(760) 각각은 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다.

예시적인 실시예들에 있어서, 보호 절연층(400)은 제1 서브 전원 배선(650)의 상면의 제1 부분을 노출시키는 콘택홀, 제1 하부 전원 배선(840)의 상면의 일부를 노출시키는 콘택홀, 제1 서브 전원 배선(650)의 상면의 제2 부분을 노출시키는 콘택홀 등을 포함할 수 있다.

제1 서브 전원 배선(650)의 상면의 제1 부분을 노출시키는 콘택홀에 제5 연결 패턴(385), 제1 하부 전원 배선(840)의 상면의 일부를 노출시키는 콘택홀에 제6 연결 패턴(845) 및 제1 서브 전원 배선(650)의 상면의 제2 부분을 노출시키는 콘택홀에 제7 연결 패턴(665)이 배치될 수 있다. 다시 말하면, 제5 내지 제7 연결 패턴들(385, 845, 665) 각각의 적어도 일부는 보호 절연층(400)과 평탄화층(270) 사이에 개재될 수 있다. 제5 연결 패턴(385)은 상기 콘택홀에 의해 노출된 제1 서브 전원 배선(650)의 상기 제1 부분을 완전히 커버할 수 있고, 제6 연결 패턴(845)은 상기 콘택홀에 의해 노출된 제1 하부 전원 배선(840)을 완전히 커버할 수 있으며, 제7 연결 패턴(665)은 상기 콘택홀에 의해 노출된 제1 서브 전원 배선(650)의 상기 제2 부분을 완전히 커버할 수 있다. 예를 들면, 표시 장치(100)의 제조 방법에 있어서, 제1 서브 전원 배선(650) 및 제1 하부 전원 배선(840)은 구리를 사용하여 형성될 수 있고, 제5 내지 제7 연결 패턴들(385, 845, 665) 각각은 인듐 주석 산화물을 사용하여 형성될 수 있다. 보호 절연층(400) 상에 평탄화층(270)을 형성한 후, 보호 절연층(400)에 형성된 상기 콘택홀들과 중첩하는 평탄화층(270)의 콘택홀들을 형성하기 위한 식각 공정이 수행될 수 있다. 상기 식각 공정이 수행되는 동안 제1 서브 전원 배선(650) 및 제1 하부 전원 배선(840)을 보호하기 위해 제5 내지 제7 연결 패턴들(385, 845, 665)이 배치될 수 있다. 선택적으로, 제5 내지 제7 연결 패턴들(385, 845, 665) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수도 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 제5 내지 제7 연결 패턴들(385, 845, 665) 각각은 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다.

예시적인 실시예들에 있어서, 평탄화층(270)은 제1 서브 전원 배선(650)의 상면의 제1 부분을 노출시키는 보호 절연층(400)의 상기 콘택홀과 중첩하여 위치하는 콘택홀을 가질 수 있고, 상기 콘택홀들이 제4 콘택홀(391)로 정의될 수 있다. 또한, 평탄화층(270)은 제1 하부 전원 배선(840)의 상면의 일부를 노출시키는 보호 절연층(400)의 상기 콘택홀과 중첩하여 위치하는 콘택홀을 가질 수 있고, 상기 콘택홀들이 제5 콘택홀(842)로 정의될 수 있다. 더욱이, 평탄화층(270)은 제1 서브 전원 배선(650)의 상면의 제2 부분을 노출시키는 보호 절연층(400)의 상기 콘택홀과 중첩하여 위치하는 콘택홀을 가질 수 있고, 상기 콘택홀들이 제6 콘택홀(652)로 정의될 수 있다.

하부 연결 부재(395)는 평탄화층(270) 상의 제2 주변 영역(22) 및 제2 패드 영역(62)에 배치될 수 있다. 하부 연결 부재(395)는 제2 주변 영역(22)에서 제1 방향(D1)으로 연장될 수 있고, 제1 하부 전원 배선(840)의 일부 및 제1 서브 전원 배선(650)과 중첩하여 배치될 수 있다. 하부 연결 부재(395)는 제4 콘택홀(391) 및 제6 콘택홀(652)을 통해 제1 서브 전원 배선(650)과 제1 하부 전원 배선(840)을 전기적으로 연결시킬 수 있다. 다시 말하면, 제1 하부 전원 배선(840)에 인가된 상기 제1 전원이 하부 연결 부재(395)를 통해 제1 서브 전원 배선(650)에 제공될 수 있다. 선택적으로, 도 5의 도전 부재(360)와 같은 도전 부재가 제2 주변 영역(22)에 형성될 수도 있다. 예를 들면, 상기 도전 부재는 제2 주변 영역(22)과 표시 영역(10)의 경계에 인접한 하부 연결 부재(395)의 일측과 중첩하여 배치될 수 있고, 게이트 전극(170)과 동일한 층에 배치될 수 있다. 하부 연결 부재(395)는 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 하부 연결 부재(395)는 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다.

제6 콘택홀(652)에 제2 전극 패턴(315)이 배치될 수 있다. 제2 전극 패턴(315)은 상부 전극(340)과 제7 연결 패턴(665) 사이에 배치될 수 있고, 제6 콘택홀(652)에 의해 노출된 제7 연결 패턴(665)을 완전히 커버할 수 있다. 예를 들면, 표시 장치(100)의 제조 방법에 있어서, 발광층(330)이 형성된 후, 제6 콘택홀(652)과 중첩하여 제2 전극 패턴(315) 상에 형성된 발광층(330)을 제거하기 위해 레이저 드릴링 공정이 수행될 수 있다. 상기 레이저 드릴링 공정을 통해 제2 전극 패턴(315) 상에 형성된 발광층(330)이 제거될 수 있다. 상기 레이저 드릴링 공정이 수행되는 동안 제2 전극 패턴(315)은 제7 연결 패턴(665)을 보호할 수 있다. 제2 전극 패턴(315)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 제2 전극 패턴(315)은 서로 상이한 물질로 이루어진 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있고, 상기 금속층들은 서로 상이한 두께를 가질 수도 있다.

전술한 바와 같이, 도 1 내지 12에 도시된 표시 장치(100)가 제공될 수 있다.

본 발명의 예시적인 실시예들에 따른 표시 장치(100)는 도전 부재(360)를 포함하고, 도전 부재(360) 상에 형성된 제1 콘택홀(361)의 면적이 상대적으로 넓게 형성됨으로써, 제1 주변 영역(21)에서 발생될 수 있는 발열 현상을 줄일 수 있다. 또한, 표시 장치(100)는 제3 콘택홀(651)을 포함하고, 서브 화소 영역들(30) 각각에서 상부 전극(340)이 제1 서브 전원 배선(650)으로부터 제1 전압을 공급받음으로써, 표시 영역(10)에서 발생될 수 있는 전압 강하 현상을 줄일 수 있다. 이에 따라, 표시 장치(100)는 제1 주변 영역(21)에서 발생될 수 있는 발열 현상 및 표시 영역(10)에서 발생될 수 있는 전압 강하 현상을 모두 줄일 수 있다.

다만, 본 발명의 표시 장치(100)가 유기 발광 표시 장치를 한정하여 설명하고 있지만, 본 발명의 구성이 이에 한정되는 것을 아니다. 다른 예시적인 실시예들에 있어서, 표시 장치(100)는 액정 표시 장치(liquid crystal display device LCD), 전계 방출 표시 장치(field emission display device FED), 플라즈마 표시 장치(plasma display device PDP) 또는 전기 영동 표시 장치(electrophoretic image display device EPD)를 포함할 수도 있다.

도 13 내지 도 26은 본 발명의 예시적인 실시예들에 따른 표시 장치의 제조 방법을 나타내는 도면들이다. 예를 들면, 도 13, 14, 18 및 19는 표시 장치의 제조 방법을 나타내는 평면도들이고, 도 15 내지 17 및 20 내지 26은 표시 장치의 제조 방법을 나타내는 단면도들이다.

도 13, 14, 15, 16 및 17을 참조하면, 도 15, 16 및 17에 도시된 바와 같이, 투명한 또는 불투명한 재료들을 포함하는 기판(110)이 제공될 수 있다. 기판(110)은 석영 기판, 합성 석영 기판, 불화칼슘 기판, 불소가 도핑된 석영 기판, 소다라임 유리 기판, 무알칼리 유리 기판 등을 사용하여 형성될 수 있다. 기판(110)은 복수의 서브 화소 영역들(30)이 배열된 표시 영역(10), 제1 주변 영역(21) 및 제2 주변 영역(22)을 포함하는 주변 영역(20), 제1 패드 영역(61) 및 제2 패드 영역(62)을 포함할 수 있다(도 1 참조).

도 15, 16 및 17에 도시된 바와 같이, 기판(110) 상에는 버퍼층(115)이 형성될 수 있다. 버퍼층(115)은 기판(110) 상의 표시 영역(10), 주변 영역(20), 제1 패드 영역(61) 및 제2 패드 영역(62))에 전체적으로 형성될 수 있다. 기판(110)의 유형에 따라 기판(110) 상에 두 개 이상의 버퍼층들(115)이 제공될 수 있거나 버퍼층(115)이 형성되지 않을 수 있다. 버퍼층(115)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다. 버퍼층(115)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물, 알루미늄 산화물, 알루미늄 질화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다.

도 15에 도시된 바와 같이, 액티브층(130)이 버퍼층(115) 상의 서브 화소 영역(30)에 형성될 수 있다. 액티브층(130)은 금속 산화물 반도체, 무기물 반도체 또는 유기물 반도체 등을 사용하여 형성될 수 있다. 액티브층(130)은 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 가질 수 있다.

도 15, 16 및 17에 도시된 바와 같이, 액티브층(130) 상에는 게이트 절연층(150)이 형성될 수 있다. 게이트 절연층(150)은 버퍼층(115) 상의 표시 영역(10), 주변 영역(20), 제1 패드 영역(61) 및 제2 패드 영역(62)에 형성될 수 있다. 게이트 절연층(150)은 버퍼층(115) 상의 서브 화소 영역(30)에서 액티브층(130)을 덮을 수 있으며, 서브 화소 영역(30)으로부터 주변 영역(20)으로의 방향을 따라 연장될 수 있다. 예를 들면, 게이트 절연층(150)은 버퍼층(115) 상에서 액티브층(130)을 충분히 덮을 수 있으며, 액티브층(130)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 게이트 절연층(150)은 버퍼층(115) 상에서 액티브층(130)을 덮으며, 균일한 두께로 액티브층(130)의 프로파일을 따라 형성될 수 있다. 게이트 절연층(150)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다.

도 15에 도시된 바와 같이, 게이트 절연층(150) 상의 서브 화소 영역(30)에 게이트 전극(170)이 형성될 수 있다. 게이트 전극(170)은 게이트 절연층(150) 중에서 하부에 액티브층(130)이 위치하는 부분 상에 형성될 수 있다. 게이트 전극(170)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

도 13 및 16에 도시된 바와 같이, 게이트 절연층(150) 상의 제1 패드 영역(61) 및 제1 주변 영역(21)에 제2 상부 전원 배선(740)이 형성될 수 있다. 제2 상부 전원 배선(740)은 제1 배선 연장부(741), 제2 배선 연장부(742) 및 제3 배선 연장부(743)를 포함할 수 있다. 예를 들면, 제1 배선 연장부(741)는 제1 주변 영역(21)에 위치할 수 있고, 제1 방향(D1)으로 연장할 수 있다. 제2 배선 연장부(742)는 제3 방향(D3)으로 제1 배선 연장부(741)의 일측으로부터 연장되어 제1 패드 영역(61)에 위치할 수 있다. 제3 배선 연장부(743)는 제2 방향(D2)으로 제1 배선 연장부(741)의 타측으로부터 연장될 수 있다. 제1 배선 연장부(741), 제2 배선 연장부(742) 및 제3 배선 연장부(743)는 일체로 형성될 수 있다. 제2 서브 전원 배선(750)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

도 14 및 17에 도시된 바와 같이, 게이트 절연층(150) 상의 제2 패드 영역(62) 및 제2 주변 영역(22)에 팬-아웃 배선(420)이 형성될 수 있다. 팬-아웃 배선(420)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

도 13에 도시된 바와 같이, 게이트 절연층(150) 상의 제1 주변 영역(21)에서 제3 배선 연장부(743)와 평행하도록 도전 패턴(510)이 형성될 수 있다. 도전 패턴(510)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

예시적인 실시예들에 있어서, 게이트 전극(170), 도전 패턴(510), 제2 상부 전원 배선(740) 및 팬-아웃 배선(420)은 동일한 물질을 사용하여 동시에 형성될 수 있다.

도 13, 15, 16 및 17에 도시된 바와 같이, 게이트 전극(170), 도전 패턴(510), 제2 상부 전원 배선(740) 및 팬-아웃 배선(420) 상에는 층간 절연층(190)이 형성될 수 있다. 층간 절연층(190)은 게이트 절연층(150) 상의 표시 영역(10), 주변 영역(20), 제1 패드 영역(61) 및 제2 패드 영역(62)에 형성될 수 있다. 층간 절연층(190)은 제1 주변 영역(21)에서 도전 패턴(510)의 일측을 노출시키는 콘택홀(511), 도전 패턴(510)의 타측을 노출시키는 콘택홀(512) 및 표시 영역(10)과 인접하여 위치하는 제3 배선 연장부(743)의 일부를 노출시키는 콘택홀(751)을 포함할 수 있고, 제2 주변 영역(22)에서 팬-아웃 배선(420)의 일부를 노출시키는 콘택홀(761)을 포함할 수 있다. 예를 들면, 층간 절연층(190)은 게이트 절연층(150) 상에서 게이트 전극(170), 도전 패턴(510), 제2 상부 전원 배선(740) 및 팬-아웃 배선(420)을 충분히 덮을 수 있으며, 게이트 전극(170), 도전 패턴(510), 제2 상부 전원 배선(740) 및 팬-아웃 배선(420)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 층간 절연층(190)은 게이트 절연층(150) 상에서 게이트 전극(170), 도전 패턴(510), 제2 상부 전원 배선(740) 및 팬-아웃 배선(420)을 덮으며, 균일한 두께로 게이트 전극(170), 도전 패턴(510), 제2 상부 전원 배선(740) 및 팬-아웃 배선(420)의 프로파일을 따라 형성될 수도 있다. 층간 절연층(190)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다.

도 18, 19, 20, 21 및 22를 참조하면, 도 20에 도시된 바와 같이, 층간 절연층(190) 상의 서브 화소 영역(30)에 소스 전극(210) 및 드레인 전극(230)이 형성될 수 있다. 소스 전극(210)은 게이트 절연층(150) 및 층간 절연층(190)의 제1 부분을 제거하여 형성된 콘택홀을 통해 액티브층(130)의 상기 소스 영역에 접속될 수 있고, 드레인 전극(230)은 게이트 절연층(150) 및 층간 절연층(190)의 제2 부분을 제거하여 형성된 콘택홀을 통해 액티브층(130)의 상기 드레인 영역에 접속될 수 있다. 소스 전극(210) 및 드레인 전극(230)은 각기 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

이에 따라, 액티브층(130), 게이트 절연층(150), 게이트 전극(170), 층간 절연층(190), 소스 전극(210) 및 드레인 전극(230)을 포함하는 반도체 소자(250)가 형성될 수 있다.

도 18 및 21에 도시된 바와 같이, 층간 절연층(190) 상의 제1 주변 영역(21) 및 표시 영역(10)에 도전 부재(360)가 형성될 수 있다. 예를 들면, 도전 부재(360)는 제1 연장부 및 제2 연장부를 포함할 수 있다. 여기서, 상기 제1 연장부는 제1 주변 영역(21)에서 제1 방향(D1)으로 연장할 수 있고, 제1 배선 연장부(741)와 평행하게 위치할 수 있다. 또한, 상기 제2 연장부는 서브 화소 영역(30)에 형성될 수 있다. 상기 제2 연장부가 제1 서브 전원 배선(650)으로 정의될 수 있다. 상기 제1 연장부 및 상기 제2 연장부는 일체로 형성될 수 있다. 도전 부재(360)는 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 예를 들면, 도전 부재(360)는 금, 은, 알루미늄, 백금, 니켈, 티타늄, 팔라듐, 마그네슘, 칼슘, 리튬, 크롬, 탄탈륨, 텅스텐, 구리, 몰리브데늄, 스칸듐, 네오디뮴, 이리듐, 알루미늄을 함유하는 합금, 알루미늄 질화물, 은을 함유하는 합금, 텅스텐 질화물, 구리를 함유하는 합금, 몰리브데늄을 함유하는 합금, 티타늄 질화물, 크롬 질화물, 탄탈륨 질화물, 스트론튬 루테늄 산화물, 아연 산화물, 인듐 주석 산화물, 주석 산화물, 인듐 산화물, 갈륨 산화물, 인듐 아연 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

도 18 및 21에 도시된 바와 같이, 층간 절연층(190) 상의 제1 패드 영역(61)에 제1 상부 전원 배선(640)이 형성될 수 있다. 제1 상부 전원 배선(640)은 제2 배선 연장부(742)와 평행하게 형성될 수 있다. 제1 상부 전원 배선(640)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

도 18, 20 및 21에 도시된 바와 같이, 신호 배선(610)이 층간 절연층(190) 상의 제1 주변 영역(21)의 일부 및 표시 영역(10)에 형성될 수 있고, 제2 방향(D2)으로 연장될 수 있다. 신호 배선(610)의 일측은 층간 절연층(190)의 콘택홀(512)과 중첩하여 위치할 수 있고, 콘택홀(512)을 통해 도전 패턴(510)에 접속될 수 있다. 신호 배선(610)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

도 18 및 21에 도시된 바와 같이, 제2 서브 전원 배선(750)이 층간 절연층(190) 상의 제1 주변 영역(21)의 일부 및 표시 영역(10)에서 신호 배선(610) 및 제1 서브 전원 배선(650)과 평행하게 형성될 수 있고, 제2 방향(D2)으로 연장될 수 있다. 제2 서브 전원 배선(750)은 제1 주변 영역(21)에서 콘택홀(751)을 통해 제2 상부 전원 배선(740)에 접속될 수 있다. 제2 서브 전원 배선(750)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

도 18 및 21에 도시된 바와 같이, 층간 절연층(190) 상의 제1 주변 영역(21)에서 제2 상부 전원 배선(740)의 제1 배선 연장부(741)와 중첩하여 상부 검사 패드들(660)이 형성될 수 있다. 상부 검사 패드들(660)은 제1 주변 영역(21)에서 제1 방향(D1)을 따라 배열될 수 있다. 상부 검사 패드들(660) 각각은 제2 방향(D2)으로 연장하는 연장부를 더 포함할 수 있고, 상기 연장부의 일측은 상부 검사 패드(660)와 연결될 수 있고, 상기 연장부의 타측은 층간 절연층(190)의 콘택홀(511)과 중첩하여 위치할 수 있고, 콘택홀(511)을 통해 도전 패턴(510)에 접속될 수 있다. 상부 검사 패드들(660) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

도 19 및 22에 도시된 바와 같이, 층간 절연층(190) 상의 제2 패드 영역(62)에 제1 하부 전원 배선(840)이 형성될 수 있다. 제1 하부 전원 배선(840)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

도 19 및 22에 도시된 바와 같이, 층간 절연층(190) 상의 제2 패드 영역(62)에 제2 하부 전원 배선(950)이 형성될 수 있다. 제2 하부 전원 배선(950)은 제1 배선 연장부(951) 및 제2 배선 연장부(952)를 포함할 수 있다. 예를 들면, 제1 배선 연장부(951)는 제2 주변 영역(22)에 위치할 수 있고, 제1 방향(D1)으로 연장할 수 있다. 제2 배선 연장부(952)는 제2 방향(D2)으로 제1 배선 연장부(951)의 일측으로부터 연장되어 제2 패드 영역(62)에 위치할 수 있다. 제2 하부 전원 배선(950)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

도 19 및 22에 도시된 바와 같이, 하부 검사 패드들(760)이 층간 절연층(190) 상의 제2 주변 영역(22)에서 제2 하부 전원 배선(950)과 이격하여 형성될 수 있다. 예를 들면, 제2 하부 전원 배선(950)은 제2 주변 영역(22)에서 제2 패드 영역(62)에 가깝게 형성될 수 있고, 하부 검사 패드들(760)은 제2 주변 영역(22) 표시 영역(10)에 가깝게 형성될 수 있다. 하부 검사 패드들(760)은 제2 주변 영역(22)에서 제1 방향(D1)을 따라 배열될 수 있다. 하부 검사 패드들(760) 각각은 제3 방향(D3)으로 연장하는 연장부를 더 포함할 수 있고, 상기 연장부가 신호 배선(610)에 대응될 수 있다. 하부 검사 패드들(760) 각각은 층간 절연층(190)의 콘택홀(761)을 통해 팬-아웃 배선(420)에 접속될 수 있다. 하부 검사 패드들(760) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

예시적인 실시예들에 있어서, 소스 전극(210), 드레인 전극(230), 도전 부재(360), 제1 상부 전원 배선(640), 신호 배선(610), 제2 서브 전원 배선(750), 상부 검사 패드들(660), 제1 하부 전원 배선(840), 제2 하부 전원 배선(950) 및 하부 검사 패드들(760)은 동일한 물질을 사용하여 동시에 형성될 수 있다.

도 1을 참조하면, 기판(110) 상의 제1 패드 영역(61)에 제1 패드 전극들(471)이 형성될 수 있고, 기판(110) 상의 제2 패드 영역(62)에 제2 패드 전극들(472)이 형성될 수 있다. 예를 들면, 제1 패드 전극들(471) 및 제2 패드 전극들(472)은 소스 전극(210), 드레인 전극(230), 도전 부재(360), 제1 상부 전원 배선(640), 신호 배선(610), 제2 서브 전원 배선(750), 상부 검사 패드들(660), 제1 하부 전원 배선(840), 제2 하부 전원 배선(950) 및 하부 검사 패드들(760)과 동일한 물질을 사용하여 동시에 형성될 수 있다.

도 18 내지 22에 도시된 바와 같이, 소스 및 드레인 전극들(210, 230), 도전 부재(360), 제1 상부 전원 배선(640), 신호 배선(610), 제2 서브 전원 배선(750), 상부 검사 패드들(660), 제1 하부 전원 배선(840), 제2 하부 전원 배선(950) 및 하부 검사 패드들(760) 상의 표시 영역(10), 주변 영역(20), 제1 패드 영역(61) 및 제2 패드 영역(62)에 보호 절연층(400)이 형성될 수 있다. 보호 절연층(400)은 층간 절연층(190) 상에서 소스 및 드레인 전극들(210, 230), 도전 부재(360), 제1 상부 전원 배선(640), 신호 배선(610), 제2 서브 전원 배선(750), 상부 검사 패드들(660), 제1 하부 전원 배선(840), 제2 하부 전원 배선(950) 및 하부 검사 패드들(760)을 충분히 덮을 수 있으며, 소스 및 드레인 전극들(210, 230), 도전 부재(360), 제1 상부 전원 배선(640), 신호 배선(610), 제2 서브 전원 배선(750), 상부 검사 패드들(660), 제1 하부 전원 배선(840), 제2 하부 전원 배선(950) 및 하부 검사 패드들(760)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 보호 절연층(400)은 층간 절연층(190) 상에서 소스 및 드레인 전극들(210, 230), 도전 부재(360), 제1 상부 전원 배선(640), 신호 배선(610), 제2 서브 전원 배선(750), 상부 검사 패드들(660), 제1 하부 전원 배선(840), 제2 하부 전원 배선(950) 및 하부 검사 패드들(760)을 덮으며, 소스 및 드레인 전극들(210, 230), 도전 부재(360), 제1 상부 전원 배선(640), 신호 배선(610), 제2 서브 전원 배선(750), 상부 검사 패드들(660), 제1 하부 전원 배선(840), 제2 하부 전원 배선(950) 및 하부 검사 패드들(760)의 프로파일을 따라 실질적으로 동일한 두께로 형성될 수도 있다. 보호 절연층(400)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다.

보호 절연층(400)이 형성된 후, 보호 절연층(400)에는 드레인 전극(230)의 상면의 일부를 노출시키는 콘택홀, 제1 서브 전원 배선(650)의 상면의 일부를 노출시키는 콘택홀, 도전 부재(360)의 상면의 일부를 노출시키는 콘택홀, 제1 상부 전원 배선(640)의 상면의 일부를 노출시키는 콘택홀, 제1 서브 전원 배선(650)의 상면의 제1 부분을 노출시키는 콘택홀, 제1 하부 전원 배선(840)의 상면의 일부를 노출시키는 콘택홀, 제1 서브 전원 배선(650)의 상면의 제2 부분을 노출시키는 콘택홀이 형성될 수 있다.

도전 부재(360)의 상면의 일부를 노출시키는 상기 콘택홀에 제1 연결 패턴(365), 제1 상부 전원 배선(640)의 일부를 노출시키는 상기 콘택홀에 제2 연결 패턴(645), 드레인 전극(230)의 상면의 일부를 노출시키는 상기 콘택홀에 제3 연결 패턴(235), 제1 서브 전원 배선(650)의 상면의 일부를 노출시키는 상기 콘택홀에 제4 연결 패턴(655), 제1 서브 전원 배선(650)의 상면의 제1 부분을 노출시키는 콘택홀에 제5 연결 패턴(385), 제1 하부 전원 배선(840)의 상면의 일부를 노출시키는 콘택홀에 제6 연결 패턴(845) 및 제1 서브 전원 배선(650)의 상면의 제2 부분을 노출시키는 콘택홀에 제7 연결 패턴(665)이 형성될 수 있다. 도전 부재(360), 제2 연결 패턴(645), 제1 상부 전원 배선(640), 드레인 전극(230), 제1 서브 전원 배선(650) 및 제1 하부 전원 배선(840)을 보호하기 위해 제1 내지 제7 연결 패턴들(365, 645, 235, 655, 385, 845, 665)이 형성될 수 있다. 제1 내지 제7 연결 패턴들(365, 645, 235, 655, 385, 845, 665) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

제1 내지 제7 연결 패턴들(365, 645, 235, 655, 385, 845, 665) 상에 평탄화층(270)이 형성될 수 있다. 평탄화층(270)은 보호 절연층(400) 상의 표시 영역(10), 주변 영역(20), 제1 패드 영역(61) 및 제2 패드 영역(62)에 형성될 수 있다. 예를 들면, 평탄화층(270)은 상대적으로 두꺼운 두께로 형성될 수 있고, 이러한 경우, 평탄화층(270)은 실질적으로 평탄한 상면을 가질 수 있으며, 이와 같은 평탄화층(270)의 평탄한 상면을 구현하기 위하여 평탄화층(270)에 대해 평탄화 공정이 추가될 수 있다. 선택적으로, 평탄화층(270)은 보호 절연층(400) 상에서 균일한 두께로 제1 내지 제7 연결 패턴들(365, 645, 235, 655, 385, 845, 665)의 프로파일을 따라 형성될 수도 있다. 평탄화층(270)은 유기 물질을 사용하여 형성될 수 있다. 예를 들면, 평탄화층(270)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계 수지, 아크릴계 수지, 에폭시계 수지 등을 포함할 수 있다.

평탄화층(270)이 형성된 후, 평탄화층(270)에 도전 부재(360)의 상면의 일부를 노출시키는 보호 절연층(400)의 상기 콘택홀과 중첩하여 위치하는 콘택홀이 형성될 수 있고, 상기 콘택홀들이 제1 콘택홀(361)로 정의될 수 있다. 평탄화층(270)에 제1 상부 전원 배선(640)의 일부를 노출시키는 보호 절연층(400)의 상기 콘택홀과 중첩하여 위치하는 콘택홀이 형성될 수 있고, 상기 콘택홀들이 제2 콘택홀(641)로 정의될 수 있다. 평탄화층(270)에 제1 서브 전원 배선(650)의 상면의 일부를 노출시키는 보호 절연층(400)의 상기 콘택홀과 중첩하여 위치하는 콘택홀이 형성될 수 있고, 상기 콘택홀들이 제3 콘택홀(651)로 정의될 수 있다. 평탄화층(270)에 드레인 전극(230)의 상면의 일부를 노출시키는 보호 절연층(400)의 상기 콘택홀과 중첩하여 위치하는 콘택홀이 형성될 수 있다. 평탄화층(270)에 제1 서브 전원 배선(650)의 상면의 제1 부분을 노출시키는 보호 절연층(400)의 상기 콘택홀과 중첩하여 위치하는 콘택홀이 형성될 수 있고, 상기 콘택홀들이 제4 콘택홀(391)로 정의될 수 있다. 평탄화층(270)에 제1 하부 전원 배선(840)의 상면의 일부를 노출시키는 보호 절연층(400)의 상기 콘택홀과 중첩하여 위치하는 콘택홀이 형성될 수 있고, 상기 콘택홀들이 제5 콘택홀(842)로 정의될 수 있다. 평탄화층(270)에 제1 서브 전원 배선(650)의 상면의 제2 부분을 노출시키는 보호 절연층(400)의 상기 콘택홀과 중첩하여 위치하는 콘택홀이 형성될 수 있고, 상기 콘택홀들이 제6 콘택홀(652)로 정의될 수 있다.

도 5, 9, 23, 24 및 25를 참조하면, 도 23에 도시된 바와 같이, 하부 전극(290)은 평탄화층(270) 상의 서브 화소 영역(30)에 형성될 수 있다. 하부 전극(290)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

도 5 및 24에 도시된 바와 같이, 상부 연결 부재(295)는 평탄화층(270) 상의 제1 주변 영역(21) 및 제1 패드 영역(61)에 형성될 수 있다. 상부 연결 부재(295)는 제1 주변 영역(21)에서 제1 방향(D1)으로 연장될 수 있고, 제1 상부 전원 배선(640)의 일부 및 도전 부재(360)와 중첩하여 형성될 수 있다. 상부 연결 부재(295)는 제1 콘택홀(361) 및 제2 콘택홀(641)을 통해 도전 부재(360)와 제1 상부 전원 배선(640) 각각에 접속될 수 있다. 상부 연결 부재(295)는 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

도 5 및 23에 도시된 바와 같이, 제3 콘택홀(651)에 제1 전극 패턴(305)이 형성될 수 있다. 제1 전극 패턴(305)은 제3 콘택홀(651)에 의해 노출된 제4 연결 패턴(655)을 완전히 커버할 수 있다. 제1 전극 패턴(305)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

도 9, 23 및 24에 도시된 바와 같이, 하부 연결 부재(395)는 평탄화층(270) 상의 제2 주변 영역(22) 및 제2 패드 영역(62)에 형성될 수 있다. 하부 연결 부재(395)는 제2 주변 영역(22)에서 제1 방향(D1)으로 연장될 수 있고, 제1 하부 전원 배선(840)의 일부 및 제1 서브 전원 배선(650)과 중첩하여 형성될 수 있다. 하부 연결 부재(395)는 제4 콘택홀(391) 및 제6 콘택홀(652)을 통해 제1 서브 전원 배선(650)과 제1 하부 전원 배선(840) 각각에 접속될 수 있다. 선택적으로, 도 5의 도전 부재(360)와 같은 도전 부재가 제2 주변 영역(22)에 형성될 수도 있다. 예를 들면, 상기 도전 부재는 제2 주변 영역(22)과 표시 영역(10)의 경계에 인접한 하부 연결 부재(395)의 일측과 중첩하여 형성될 수 있고, 게이트 전극(170)과 동일한 층에 형성될 수 있다. 하부 연결 부재(395)는 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

도 9 및 10에 도시된 바와 같이, 제6 콘택홀(652)에 제2 전극 패턴(315)이 형성될 수 있다. 제2 전극 패턴(315)은 제6 콘택홀(652)에 의해 노출된 제7 연결 패턴(665)을 완전히 커버할 수 있다. 제2 전극 패턴(315)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

예시적인 실시예들에 있어서, 하부 전극(290), 상부 연결 부재(295), 제1 전극 패턴(305), 하부 연결 부재(395) 및 제2 전극 패턴(315)은 동일한 물질을 사용하여 동시에 형성될 수 있다.

도 23, 24 및 25에 도시된 바와 같이, 화소 정의막(310)은 평탄화층(270) 상의 표시 영역(10), 주변 영역(20), 제1 패드 영역(61) 및 제2 패드 영역(62)에 형성될 수 있다. 화소 정의막(310)은 하부 전극(290)의 양측부, 제1 전극 패턴(305)의 양측부, 제2 전극 패턴(315)의 양측부, 상부 연결 부재(295) 및 하부 연결 부재(395)를 덮을 수 있다. 화소 정의막(310)은 유기 물질을 사용하여 형성될 수 있다.

도 5, 9 및 26을 참조하면, 발광층(330)은 화소 정의막(310), 하부 전극(290), 제1 전극 패턴(305) 및 제2 전극 패턴(315) 상의 표시 영역(10)에 형성될 수 있다. 발광층(330)은 유기 발광층, 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등을 포함하는 다층 구조를 가질 수 있다. 발광층(330)의 유기 발광층은 서브 화소들에 따라 상이한 색광들(즉, 적색광, 녹색광, 청색광 등)을 방출시킬 수 있는 발광 물질들 중 적어도 하나를 사용하여 형성될 수 있다. 이와는 달리, 발광층(330)의 유기 발광층은 적색광, 녹색광, 청색광 등의 다른 색광들을 발생시킬 수 있는 복수의 발광 물질들을 적층하여 전체적으로 백색광을 방출할 수도 있다.

발광층(330)이 형성된 후, 레이저 드릴링 공정을 통해 제1 전극 패턴(305)의 상면의 일부 및 제2 전극 패턴(315)의 상면의 일부를 노출시킬 수 있다.

상부 전극(340)은 기판(110) 상의 표시 영역(10)에 형성될 수 있다. 예를 들면, 상부 전극(340)은 표시 영역(10)에서 발광층(330) 상에 형성되며 발광층(330)에 의해 노출된 제1 전극 패턴(305) 및 제2 전극 패턴(315)과 직접적으로 접촉할 수 있다. 다시 말하면, 상부 전극(340)은 발광층(330), 제1 전극 패턴(305) 및 제2 전극 패턴(315)의 프로파일을 따라 형성될 수 있다. 상부 전극(340)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.

이에 따라, 하부 전극(290), 발광층(330) 및 상부 전극(340)을 포함하는 서브 화소 구조물(200)이 형성될 수 있다.

상부 전극(340) 상의 표시 영역(10)에는 봉지 기판(450)이 형성될 수 있다. 봉지 기판(450)은 기판(110)과 대향할 수 있고, 제1 패드 영역(61) 및 제2 패드 영역(62)에는 형성되지 않을 수 있다. 봉지 기판(450)은 실질적으로 기판(110)과 동일한 재료를 포함할 수 있다. 예를 들면, 봉지 기판(450)은 석영 기판, 합성 석영 기판, 불화칼슘 기판, 불소가 도핑된 석영 기판, 소다 라임 유리 기판, 무알칼리 유리 기판 등을 사용하여 형성될 수 있다.

도 2를 참조하면, 제1 패드 전극들(471) 상에 제1 전원 회로 기판(841) 및 제2 전원 회로 기판(941)이 형성될 수 있고, 제2 패드 전극들(472) 상에 제1 전원 회로 기판(841), 제2 전원 회로 기판(941) 및 구동 회로 기판(900)이 형성될 수 있다.

이에 따라, 도 1 내지 12에 도시된 표시 장치(100)가 제조될 수 있다.

상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

본 발명은 표시 장치를 구비할 수 있는 다양한 디스플레이 기기들에 적용될 수 있다. 예를 들면, 본 발명은 차량용, 선박용 및 항공기용 디스플레이 장치들, 휴대용 통신 장치들, 전시용 또는 정보 전달용 디스플레이 장치들, 의료용 디스플레이 장치들 등과 같은 수많은 디스플레이 기기들에 적용 가능하다.

10: 표시 영역 20: 주변 영역
21: 제1 주변 영역 22: 제2 주변 영역
30: 서브 화소 영역 61: 제1 패드 영역
62: 제2 패드 영역 100: 표시 장치
115: 버퍼층 101: 외부 장치
110: 기판 130: 액티브층
150: 게이트 절연층 170: 게이트 전극
190: 층간 절연층 200: 서브 화소 구조물
210: 소스 전극 230: 드레인 전극
235: 제3 연결 패턴 250: 반도체 소자
270: 평탄화층 290: 하부 전극
295: 상부 연결 부재 305: 제1 전극 패턴
310: 화소 정의막 315: 제2 전극 패턴
330: 발광층 340: 상부 전극
360: 도전 부재 365: 제1 연결 패턴
385: 제5 연결 패턴 395: 하부 연결 부재
400: 보호 절연층 420: 팬-아웃 배선
450: 봉지 기판 471: 제1 패드 전극들
472: 제2 패드 전극들 510: 도전 패턴
610: 신호 배선 640: 제1 상부 전원 배선
645: 제2 연결 패턴 650: 제1 서브 전원 배선
655: 제4 연결 패턴 660: 상부 검사 패드들
665: 제7 연결 패턴 740: 제2 상부 전원 배선
750: 제2 서브 전원 배선 760: 하부 검사 패드들
840: 제1 하부 전원 배선 841: 제1 전원 회로 기판
845: 제6 연결 패턴 900: 구동 회로 기판
940: 제2 하부 전원 배선 941: 제2 전원 회로 기판

Claims (20)

1. 표시 영역, 상기 표시 영역을 둘러싸며 제1 주변 영역 및 제2 주변 영역을 포함하는 주변 영역, 상기 주변 영역의 일측에 위치하는 제1 패드 영역 및 상기 주변 영역의 타측에 위치하는 제2 패드 영역을 갖는 기판;
   상기 기판 상의 상기 제1 패드 영역에 배치되는 제1 상부 전원 배선;
   상기 기판 상의 상기 제1 패드 영역과 인접하여 위치하는 상기 제1 주변 영역에 배치되는 도전 부재;
   상기 도전 부재 상에 배치되는 보호 절연층;
   상기 보호 절연층 상에 배치되는 평탄화층;
   상기 평탄화층 상의 상기 제1 패드 영역 및 상기 제1 주변 영역에 배치되고, 상기 도전 부재 상에 위치하는 상기 보호 절연층 및 상기 평탄화층에 형성된 제1 콘택홀 및 상기 제1 상부 전원 배선 상에 위치하는 상기 보호 절연층 및 상기 평탄화층에 형성된 제2 콘택홀을 통해 상기 제1 상부 전원 배선 및 상기 도전 부재를 전기적으로 연결시키는 상부 연결 부재; 및
   상기 보호 절연층 상의 상기 표시 영역에 배치되는 서브 화소 구조물을 포함하는 표시 장치.
2. 제 1 항에 있어서,
   상기 보호 절연층과 상기 평탄화층 사이에서 상기 제1 콘택홀과 중첩하여 배치되고, 상기 도전 부재가 노출되지 않도록 상기 도전 부재의 상면을 커버하는 제1 연결 패턴; 및
   상기 보호 절연층과 상기 평탄화층 사이에서 상기 제2 콘택홀과 중첩하여 배치되고, 상기 제1 상부 전원 배선이 노출되지 않도록 상기 제1 상부 전원 배선의 상면을 커버하는 제2 연결 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
3. 제 1 항에 있어서, 상기 도전 부재는,
   상기 기판의 상면과 평행한 제1 방향을 따라 연장되고, 상기 제1 주변 영역에 위치하는 제1 연장부; 및
   상기 제1 주변 영역으로부터 상기 표시 영역으로의 방향인 제2 방향을 따라 상기 제1 연장부의 일측으로부터 연장되고, 상기 제1 주변 영역의 일부 및 상기 표시 영역에 위치하는 제2 연장부를 포함하는 것을 특징으로 하는 표시 장치.
4. 제 3 항에 있어서, 상기 제1 콘택홀은 상기 제1 연장부와 대응되도록 위치하고, 바(bar)의 평면 형상을 갖는 것을 특징으로 하는 표시 장치.
5. 제 4 항에 있어서, 상기 제1 콘택홀의 상기 제1 방향으로의 길이는 상기 제1 연장부의 상기 제1 방향으로의 길이와 동일한 것을 특징으로 하는 표시 장치.
6. 제 3 항에 있어서, 상기 서브 화소 구조물은,
   상기 평탄화층 상의 상기 표시 영역에 배치되는 하부 전극;
   상기 하부 전극 상에 배치되는 발광층; 및
   상기 발광층 상에 배치되는 상부 전극을 포함하는 것을 특징으로 하는 표시 장치.
7. 제 6 항에 있어서, 상기 상부 전극은 상기 제2 연장부 상에 위치하는 상기 보호 절연층 및 상기 평탄화층에 형성된 제3 콘택홀을 통해 상기 제2 연장부와 전기적으로 연결되고, 상기 제2 연장부는 제1 서브 전원 배선으로 정의되는 것을 특징으로 하는 표시 장치.
8. 제 7 항에 있어서,
   상기 보호 절연층과 상기 평탄화층 사이에서 상기 제3 콘택홀과 중첩하여 배치되고, 상기 제2 연장부가 노출되지 않도록 상기 제2 연장부의 상면을 커버하는 제3 연결 패턴; 및
   상기 상부 전극과 상기 제3 연결 패턴 사이에 배치되는 제1 전극 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
9. 제 7 항에 있어서,
   상기 기판 상의 상기 제2 패드 영역에 배치되는 제1 하부 전원 배선;
   상기 기판 상의 상기 제2 패드 영역 및 상기 제2 패드 영역과 인접하여 위치하는 상기 제2 주변 영역에 배치되는 제2 하부 전원 배선; 및
   상기 제2 패드 영역 및 상기 제2 주변 영역에서 상기 기판과 상기 제1 및 제2 하부 전원 배선들 사이에 배치되는 팬-아웃 배선들을 더 포함하는 것을 특징으로 하는 표시 장치.
10. 제 9 항에 있어서,
    상기 제1 하부 전원 배선에는 제1 전원이 제공되고, 상기 제2 하부 전원 배선에는 상기 제1 전원과 다른 전압 레벨을 갖는 제2 전원이 제공되며, 상기 팬-아웃 배선들에는 데이터 신호가 제공되는 것을 특징으로 하는 표시 장치.
11. 제 9 항에 있어서,
    상기 평탄화층 상의 상기 제2 패드 영역 및 상기 제2 주변 영역에 배치되고, 상기 제1 하부 전원 배선 상에 위치하는 상기 보호 절연층 및 상기 평탄화층 상에 형성된 제4 콘택홀 및 상기 제2 주변 영역에 인접하여 위치하는 상기 제1 서브 전원 배선 상에 형성된 제5 콘택홀을 통해 상기 제1 하부 전원 배선 및 상기 제1 서브 전원 배선을 전기적으로 연결시키는 하부 연결 부재를 더 포함하는 것을 특징으로 하는 표시 장치.
12. 제 11 항에 있어서,
    상기 보호 절연층과 상기 평탄화층 사이에서 상기 제4 콘택홀과 중첩하여 배치되고, 상기 제1 하부 전원 배선이 노출되지 않도록 상기 제4 콘택홀을 커버하는 제4 연결 패턴; 및
    상기 보호 절연층과 상기 평탄화층 사이에서 상기 제5 콘택홀과 중첩하여 배치되고, 상기 제1 서브 전원 배선이 노출되지 않도록 상기 제5 콘택홀을 커버하는 제5 연결 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
13. 제 7 항에 있어서, 상기 발광층은 상기 제3 콘택홀이 형성된 부분에 배치되지 않는 것을 특징으로 하는 표시 장치.
14. 제 1 항에 있어서,
    상기 제1 상부 전원 배선 및 상기 도전 부재와 동일한 층에 위치하고, 상기 제1 주변 영역에서 상기 기판의 상면과 평행한 제1 방향으로 배열되는 상부 검사 패드들을 더 포함하는 것을 특징으로 하는 표시 장치.
15. 제 1 항에 있어서,
    상기 기판 상의 상기 제1 패드 영역 및 상기 제1 주변 영역에 배치되고, 상기 제1 상부 전원 배선 및 상기 도전 부재보다 낮은 레벨에 위치하는 제2 상부 전원 배선을 더 포함하고,
    상기 제1 상부 전원 배선에는 제1 전원이 제공되고, 상기 제2 상부 전원 배선에는 상기 제1 전원과 다른 전압 레벨을 갖는 제2 전원이 제공되는 것을 특징으로 하는 표시 장치.
16. 제 15 항에 있어서, 상기 제2 상부 전원 배선은,
    상기 제1 주변 영역에 위치하고, 상기 기판의 상면과 평행한 제1 방향으로 연장하는 제1 배선 연장부;
    상기 제1 주변 영역으로부터 상기 제1 패드 영역으로의 방향인 제3 방향으로 상기 제1 배선 연장부의 일측으로부터 연장되어 상기 제1 패드 영역에 위치되는 제2 배선 연장부; 및
    상기 제1 주변 영역으로부터 상기 표시 영역으로의 방향인 제2 방향으로 상기 제1 배선 연장부의 타측으로부터 연장되어 상기 표시 영역에 위치하고, 상기 도전 부재와 교차하는 제3 배선 연장부를 포함하는 하는 것을 특징으로 하는 표시 장치.
17. 제 16 항에 있어서,
    상기 제1 주변 영역의 일부 및 상기 표시 영역에 배치되고, 상기 제2 방향으로 연장하며, 상기 제1 주변 영역에서 상기 제3 배선 연장부와 전기적으로 연결되는 제2 서브 전원 배선을 더 포함하는 것을 특징으로 하는 표시 장치.
18. 제 17 항에 있어서, 상기 제2 서브 전원 배선은 상기 제1 전원 배선 및 상기 도전 부재와 동일한 층에 위치하는 것을 특징으로 하는 표시 장치.
19. 제 1 항에 있어서,
    상기 기판 상의 상기 제1 패드 영역에 배치되는 제1 패드 전극들; 및
    상기 기판 상의 상기 제2 패드 영역에 배치되는 제2 패드 전극들을 더 포함하는 것을 특징으로 하는 표시 장치.
20. 제 19 항에 있어서,
    제1 전원이 인가되는 제1 전원 회로 기판들;
    상기 제1 전원과 다른 전압 레벨을 갖는 제2 전원이 인가되는 제2 전원 회로 기판들; 및
    데이터 신호가 인가되는 구동 회로 기판들을 더 포함하고,
    상기 제1 패드 전극들에는 상기 제1 전원 회로 기판 및 상기 제2 전원 회로 기판이 전기적으로 연결되고,
    상기 제2 패드 전극들에는 상기 제1 전원 회로 기판, 상기 제2 전원 회로 기판 및 상기 구동 회로 기판이 전기적으로 연결되는 것을 특징으로 하는 표시 장치.

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