JP2019067906A - 薄膜トランジスタ基板の製造方法及び薄膜トランジスタ基板 - Google Patents

Abstract

【課題】開口率を向上させるとともに段差を緩和する。【解決手段】アレイ基板１１Ｂの製造方法は、第１金属膜形成工程と、ゲート絶縁膜形成工程と、半導体膜形成工程と、第２金属膜形成工程と、第２金属膜２８の上層側に成膜したフォトレジスト膜４４を、ハーフトーンマスク９０を用いてパターニングするフォトレジスト膜形成工程と、第２金属膜２８のうち、フォトレジスト膜４４とは非重畳となる部分を選択的に除去する第１エッチング工程と、半導体膜２７のうち、フォトレジスト膜４４とは非重畳となる画素電極構成部４３を選択的に低抵抗化処理して画素電極１７を形成する低抵抗化工程と、フォトレジスト膜４４の第２膜厚部４４Ｂを選択的に除去する第２膜厚部除去工程と、フォトレジスト膜４４の第１膜厚部４４Ａとは非重畳となる第２金属膜２８の電極間部４５を選択的に除去する第２エッチング工程と、を備える。【選択図】図１４

Description

本発明は、薄膜トランジスタ基板の製造方法及び薄膜トランジスタ基板に関する。

従来、液晶表示装置に備えられる薄膜トランジスタ基板の製造方法の一例として下記特許文献１に記載されたものが知られている。この特許文献１に記載された薄膜トランジスタ基板の製造方法は、基板の上にゲート電極を形成する第１の工程と、ゲート電極の上に第一の絶縁層を形成し、第一の絶縁層の上に酸化物半導体からなる酸化物半導体層を形成し、酸化物半導体層の上に電極層を形成する第２の工程と、電極層の上にフォトレジストを形成し、ハーフトーンマスクを用いてフォトレジストを露光し、現像して、厚みが厚い第一の領域と厚みが薄い第二の領域を有するレジストパターンを形成し、レジストパターンをマスクとして電極層と酸化物半導体層をエッチングする第３の工程と、第二の領域のレジストパターンを除去して非被覆領域とした後、残存する第一の領域のレジストパターンをマスクとして電極層をエッチングする第４の工程と、第二の絶縁層を形成した後に、第二の絶縁層をパターニングする第５の工程と、非被覆領域の酸化物半導体層を低抵抗化する第６の工程と、を含む。

特許第５５９９０２６号公報

上記した特許文献１に記載された薄膜トランジスタ基板の製造方法では、第二の絶縁層に形成した開口を利用して酸化物半導体層の低抵抗化処理を行っている。このため、酸化物半導体層のうち第二の絶縁層の開口縁と重畳する部分が低抵抗化処理されないため、酸化物半導体層の低抵抗化範囲が狭くなるとともに画素電極の形成範囲が狭くなってしまい、十分に高い開口率が得られなくなるおそれがあった。それ以外にも、第二の絶縁層に開口が形成されていると、その上層側に他の膜を成膜した場合、その膜には第二の絶縁層の開口に起因した段差が生じることが問題となる。

本発明は上記のような事情に基づいて完成されたものであって、開口率を向上させるとともに段差を緩和することを目的とする。

本発明の薄膜トランジスタ基板の製造方法は、薄膜トランジスタと、画素電極と、を形成する薄膜トランジスタ基板の製造方法であって、第１金属膜を成膜しパターニングすることで薄膜トランジスタのゲート電極を形成する第１金属膜形成工程と、前記第１金属膜の上層側に第１絶縁膜を成膜する第１絶縁膜形成工程と、前記第１絶縁膜の上層側に半導体膜を成膜し、前記半導体膜に、前記薄膜トランジスタを構成し前記ゲート電極の少なくとも一部と重畳するチャネル部と、前記薄膜トランジスタの接続対象である画素電極となる画素電極構成部と、が少なくとも含まれるよう前記半導体膜をパターニングする半導体膜形成工程と、前記半導体膜の上層側に第２金属膜を成膜する第２金属膜形成工程と、前記第２金属膜の上層側にフォトレジスト膜を成膜し、フォトマスクとして透過領域及び半透過領域を含むハーフトーンマスクまたはグレートーンマスクを用いて前記フォトレジスト膜を露光した後に現像することで、前記フォトレジスト膜に、前記第２金属膜のうち前記薄膜トランジスタを構成するソース電極及びドレイン電極と重畳する第１膜厚部と、前記半透過領域を介して露光されることで前記第１膜厚部よりも薄くて前記第２金属膜のうち前記ソース電極及び前記ドレイン電極の間に配される電極間部と重畳する第２膜厚部と、が含まれて前記画素電極構成部とは非重畳となる前記フォトレジスト膜をパターニングするフォトレジスト膜形成工程と、前記第２金属膜のうち、前記フォトレジスト膜とは非重畳となる部分を選択的にエッチングして除去する第１エッチング工程と、前記半導体膜のうち、前記フォトレジスト膜及び前記第２金属膜とは非重畳となる前記画素電極構成部を選択的に低抵抗化処理して前記画素電極を形成する低抵抗化工程と、前記低抵抗化工程の後、または前記第１エッチング工程と前記低抵抗化工程との間に行われ、前記フォトレジスト膜のうちの前記第２膜厚部を選択的に除去する第２膜厚部除去工程と、前記第２金属膜のうち、前記フォトレジスト膜の前記第１膜厚部とは非重畳となる前記電極間部を選択的にエッチングして除去する第２エッチング工程と、を備える。

すなわち、第１金属膜形成工程で第１金属膜からなるゲート電極を形成し、第１絶縁膜形成工程で第１金属膜の上層側に第１絶縁膜を成膜する。半導体膜形成工程では、第１絶縁膜の上層側に半導体膜を成膜してパターニングする。その結果、半導体膜には、ゲート電極の少なくとも一部と重畳するチャネル部と、画素電極となる画素電極構成部と、が少なくとも含まれる。第２金属膜形成工程を経て半導体膜の上層側に第２金属膜を成膜したら、フォトレジスト膜形成工程では、第２金属膜の上層側にフォトレジスト膜を成膜してパターニングする。フォトレジスト膜のパターニングに際しては、フォトマスクとして透過領域及び半透過領域を含むハーフトーンマスクまたはグレートーンマスクを用いてフォトレジスト膜を露光した後に現像している。その結果、フォトレジスト膜には、非露光とされるか透過領域を介して露光されるかすることで第２金属膜のうちソース電極及びドレイン電極と重畳する第１膜厚部と、半透過領域を介して露光されることで第１膜厚部よりも薄くて第２金属膜のうちソース電極及びドレイン電極の間に配される電極間部と重畳する第２膜厚部と、が含まれる。このフォトレジスト膜は、画素電極構成部とは非重畳とされる。

第１エッチング工程では、第２金属膜のうち、フォトレジスト膜における第１膜厚部及び第２膜厚部とは非重畳となる部分を選択的にエッチングして除去する。その結果、第２金属膜からなるソース電極、ドレイン電極及び電極間部が形成されるとともに、半導体膜のうちの画素電極構成部が露出する。低抵抗化工程では、半導体膜のうち、フォトレジスト膜及び第２金属膜とは非重畳となる画素電極構成部を選択的に低抵抗化処理して画素電極を形成する。第２膜厚部除去工程は、上記した低抵抗化工程の後、または第１エッチング工程と低抵抗化工程との間に行われる。第２膜厚部除去工程では、フォトレジスト膜のうちの第２膜厚部を選択的に除去する。その結果、第２金属膜からなるソース電極、ドレイン電極及び電極間部のうち、電極間部が選択的に露出する。第２エッチング工程では、第２金属膜のうち、フォトレジスト膜の第１膜厚部とは非重畳となる電極間部を選択的にエッチングして除去する。その結果、第２金属膜からなるソース電極とドレイン電極とが分離される。このようにして得られた薄膜トランジスタは、ゲート電極が通電されるのに伴って駆動されると、ソース電極とドレイン電極との間を半導体膜からなるチャネル部を介して電荷が移動する。そして、半導体膜の画素電極構成部を低抵抗化してなる画素電極が充電される。

以上のように、第２金属膜を選択的にエッチングするためのフォトレジスト膜を利用して半導体膜の一部を低抵抗化するようにしている。従って、従来のように第二の絶縁層に形成した開口を利用して酸化物半導体層の低抵抗化処理を行う場合に、酸化物半導体層のうち第二の絶縁層の開口縁と重畳する部分が低抵抗化処理されないのに比べると、半導体膜の低抵抗化範囲が広くなるとともに画素電極の形成範囲が広くなる。もって開口率の向上を図る上で好適となる。しかも、従来のように第二の絶縁層に低抵抗化処理を行うための開口が形成されることが避けられているから、第２金属膜の上層側に他の膜が形成された場合でも、その膜に生じ得る段差が緩和される。また、仮に画素電極を形成するために透明電極膜を成膜してパターニングした場合に比べると、フォトマスクの使用枚数を削減することができる。これにより、製造コストの低下を図ることができる。

本発明によれば、開口率を向上させるとともに段差を緩和することができる。

本発明の実施形態１に係るドライバを実装した液晶パネルとフレキシブル基板と制御回路基板との接続構成を示す概略平面図 液晶パネルを構成するアレイ基板の表示領域における平面構成を概略的に示す平面図 図２のＡ−Ａ線断面図 液晶パネルにおけるフレキシブル基板の実装領域に配された端子部を示す平面図 図４のＢ−Ｂ線断面図 図４のＣ−Ｃ線断面図 液晶パネルを構成するアレイ基板の非表示領域におけるソース配線とソース引き出し配線との接続箇所付近の平面図 図７のＤ−Ｄ線断面図 アレイ基板の製造方法における第１金属膜形成工程にて第１金属膜からなるゲート電極を形成した状態を示す断面図 アレイ基板の製造方法におけるゲート絶縁膜形成工程及び半導体膜形成工程にてゲート絶縁膜を成膜しその上層側に成膜した半導体膜をパターニングした状態を示す断面図 アレイ基板の製造方法における第２金属膜形成工程及びフォトレジスト膜形成工程にて第２金属膜を成膜しその上層側に成膜したフォトレジスト膜を、ハーフトーンマスクを用いて露光した状態を示す断面図 アレイ基板の製造方法におけるフォトレジスト膜形成工程にてフォトレジスト膜を現像した状態を示す断面図 アレイ基板の製造方法における第１エッチング工程にてフォトレジスト膜を用いて第２金属膜をエッチングした状態を示す断面図 アレイ基板の製造方法における低抵抗化工程にてフォトレジスト膜から露出した半導体膜の画素電極構成部を低抵抗化処理した状態を示す断面図 アレイ基板の製造方法における第２膜厚部除去工程にてフォトレジスト膜のうちの第２膜厚部を選択的に除去した状態を示す断面図 アレイ基板の製造方法における第２エッチング工程にてフォトレジスト膜を用いて第２金属膜をエッチングした状態を示す断面図 アレイ基板の製造方法におけるフォトレジスト膜剥離工程にてフォトレジスト膜を剥離した状態を示す断面図 アレイ基板の製造方法における層間絶縁膜形成工程及び透明電極膜形成工程にて層間絶縁膜を成膜しその上層側に成膜した透明電極膜をパターニングした状態を示す断面図 本発明の実施形態２に係るアレイ基板の製造方法における第１エッチング工程の後に行われる第２膜厚部除去工程にてフォトレジスト膜のうちの第２膜厚部を選択的に除去した状態を示す断面図 アレイ基板の製造方法における低抵抗化工程にてフォトレジスト膜から露出した半導体膜の画素電極構成部を低抵抗化処理した状態を示す断面図 本発明の実施形態３に係るアレイ基板の表示領域における平面構成を概略的に示す平面図 図２１のＡ−Ａ線断面図 本発明の実施形態４に係るアレイ基板の非表示領域におけるソース配線とソース引き出し配線との接続箇所付近の平面図 図２３のＥ−Ｅ線断面図 液晶パネルにおける端子部の断面図 本発明の実施形態５に係る液晶パネルに備わる位置検出電極及び位置検出配線の平面配置を示す平面図 アレイ基板の表示領域における平面構成を概略的に示す平面図 図２７のＦ−Ｆ線断面図

＜実施形態１＞
本発明の実施形態１を図１から図１８によって説明する。本実施形態では、液晶表示装置１０に備わる液晶パネル（表示パネル）１１について例示する。なお、各図面の一部にはＸ軸、Ｙ軸及びＺ軸を示しており、各軸方向が各図面で示した方向となるように描かれている。また、図３，図５，図６，図８から図１８の上側を表側とし、下側を裏側とする。

液晶表示装置１０は、図１に示すように、画像を表示可能な液晶パネル１１を有する。液晶表示装置１０は、液晶パネル１１を駆動するドライバ（パネル駆動部、駆動回路部）１２を有する。液晶表示装置１０は、ドライバ１２に対して各種入力信号を外部から供給する制御回路基板（外部の信号供給源）１３を有する。液晶表示装置１０は、液晶パネル１１と外部の制御回路基板１３とを電気的に接続するフレキシブル基板（外部接続部品）１４を有する。液晶表示装置１０は、液晶パネル１１に対して裏側に配されて液晶パネル１１に表示のための光を照射する外部光源であるバックライト装置（図示せず）を有する。ドライバ１２及びフレキシブル基板１４は、液晶パネル１１に対してＡＣＦ（Anisotropic Conductive Film）を介して実装されている。

液晶パネル１１は、図１に示すように、全体として縦長な方形状（矩形状）をなしている。液晶パネル１１の板面のうち、中央側には、画像を表示可能な表示領域（アクティブエリア）ＡＡが配される。晶パネル１１の板面のうち、表示領域ＡＡを取り囲む形で外周側には、平面に視て枠状（額縁状）をなす非表示領域（ノンアクティブエリア）ＮＡＡが配される。液晶パネル１１における短辺方向が各図面のＸ軸方向と一致し、長辺方向が各図面のＹ軸方向と一致し、さらには板厚方向がＺ軸方向と一致している。なお、図１では、一点鎖線が表示領域ＡＡの外形を表しており、当該一点鎖線よりも外側の領域が非表示領域ＮＡＡとなっている。液晶パネル１１は、一対の基板１１Ａ，１１Ｂと、両基板１１Ａ，１１Ｂ間に挟持されて電界印加に伴って光学特性が変化する物質である液晶分子を含む図示しない液晶層と、を少なくとも有する。一対の基板１１Ａ，１１Ｂのうち表側（正面側）がＣＦ基板（対向基板）１１Ａとされ、裏側（背面側）がアレイ基板（薄膜トランジスタ基板、アクティブマトリクス基板、ＴＦＴ基板）１１Ｂとされる。なお、両基板１１Ａ，１１Ｂの外面側には、それぞれ図示しない偏光板が貼り付けられている。

図２に示すように、アレイ基板１１Ｂの表示領域ＡＡにおける内面側、すなわち、ＣＦ基板１１Ａとの対向面側には、スイッチング素子であるＴＦＴ（薄膜トランジスタ）１６及び画素電極１７が多数個マトリクス状（行列状）に並んで設けられる。ＴＦＴ１６及び画素電極１７の周りには、格子状をなすゲート配線（走査線）１８及びソース配線（データ線、信号線）１９が取り囲むようにして配設されている。ゲート配線１８とソース配線１９とがそれぞれＴＦＴ１６のゲート電極１６Ａとソース電極１６Ｂとに接続され、画素電極１７がＴＦＴ１６のドレイン電極１６Ｃに接続されている。そして、ＴＦＴ１６は、ゲート配線１８及びソース配線１９にそれぞれ供給される各種信号に基づいて駆動され、その駆動に伴って画素電極１７への電位の供給が制御される。画素電極１７は、ゲート配線１８及びソース配線１９により囲まれた方形の領域に配されている。アレイ基板１１Ｂの表示領域ＡＡの内面側には、画素電極１７と重畳する形で概ねベタ状の共通電極２０が形成されている。この共通電極２０のうち、画素電極１７と重畳する位置には、画素電極１７の長辺方向に沿って延在する複数（図２では３本）のスリット２０Ａが形成されている。また、共通電極２０のうち、ＴＦＴ１６と重畳する位置には、横長形状の方形をなすＴＦＴ開口部２０Ｂが形成されている。互いに重畳する画素電極１７と共通電極２０との間に電位差が生じると、液晶層１１Ｃには、アレイ基板１１Ｂの板面に沿う成分に加えて、アレイ基板１１Ｂの板面に対する法線方向の成分を含むフリンジ電界（斜め電界）がスリット２０Ａ付近に印加される。つまり、本実施形態に係る液晶パネル１１は、動作モードがＦＦＳ（Fringe Field Switching）モードとされる。なお、本実施形態では、各図面においてゲート配線１８の延在方向がＸ軸方向と、ソース配線１９の延在方向がＹ軸方向と、それぞれ一致する。

より詳しくは、ＴＦＴ１６は、図２に示すように、接続対象とされる画素電極１７に対してＹ軸方向について図２に示す下側に隣り合う配置とされる。ＴＦＴ１６は、ゲート配線１８の一部からなるゲート電極１６Ａを有する。ＴＦＴ１６は、ソース配線１９から分岐してなるソース電極１６Ｂを有する。ソース電極１６Ｂは、ソース配線１９のうち、ゲート配線１８と交差する部分に対してＹ軸方向について接続対象となる画素電極１７側とは反対側に配されている。ソース電極１６Ｂは、平面に視てＬ字型をなしており、その先端部がゲート電極１６Ａと重畳している。ソース電極１６Ｂには、ソース配線１９に伝送される画像信号が供給される。ＴＦＴ１６は、ソース電極１６Ｂに対してＹ軸方向について間隔を空けて配されるドレイン電極１６Ｃを有する。ドレイン電極１６Ｃは、一端側がソース電極１６Ｂと対向状をなしつつゲート電極１６Ａと重畳するのに対し、他端側が画素電極１７と重畳して接続されている。ＴＦＴ１６は、後述するゲート絶縁膜２６を介してゲート電極１６Ａと重畳するとともに、ソース電極１６Ｂ及びドレイン電極１６Ｃに接続されるチャネル部１６Ｄを有する。チャネル部１６Ｄは、ゲート電極１６Ａと重畳するとともにＹ軸方向に沿って延在し、その一端側がソース電極１６Ｂに、他端側がドレイン電極１６Ｃに、それぞれ接続されている。そして、ゲート電極１６Ａに供給される走査信号に基づいてＴＦＴ１６が駆動されると、ソース配線１９に供給される画像信号（電荷）は、ソース電極１６Ｂからチャネル部１６Ｄを介してドレイン電極１６Ｃへと供給される。その結果、画素電極１７が画像信号に基づいた電位に充電される。

一方、ＣＦ基板１１Ａの表示領域ＡＡにおける内面側には、アレイ基板１１Ｂ側の各画素電極１７と対向状をなす位置に多数個のカラーフィルタ（図示せず）がマトリクス状に並んで設けられている。カラーフィルタは、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）の三色が所定の順で繰り返し並んで配されてなる。また、図示は省略するが、各カラーフィルタ間には、混色を防ぐための遮光膜（ブラックマトリクス）が形成されている。

図３は、アレイ基板１１Ｂにおける図２のＡ−Ａ線断面図である。両基板１１Ａ，１１Ｂのうち最も内側（液晶層の近く）にあって液晶層に接する層としては、図３に示すように、液晶層に含まれる液晶分子を配向させるための配向膜２４がそれぞれ形成されている。なお、ＣＦ基板１１Ａ側の配向膜の図示は省略する。両配向膜２４は、それぞれ例えばポリイミドからなり、両基板１１Ａ，１１Ｂの板面内において概ねベタ状に形成されている。両配向膜２４は、例えば特定の波長領域の光（例えば紫外線など）が照射されることで、その光の照射方向に沿って液晶分子を配向させることが可能な光配向膜とされるのが好ましい。

ＣＦ基板１１Ａ及びアレイ基板１１Ｂは、いずれもガラス基板（基板）の内面側に各種の膜が積層形成されてなる。続いて、図３を用いてアレイ基板１１Ｂの内面側に積層形成された各種の膜について説明する。アレイ基板１１Ｂには、図３に示すように、下層側（ガラス基板側、液晶層から遠い側）から順に第１金属膜（ゲート金属膜）２５、ゲート絶縁膜（第１絶縁膜）２６、半導体膜２７、第２金属膜（ソース金属膜）２８、層間絶縁膜（第２絶縁膜）２９、透明電極膜３０、配向膜２４が積層形成されている。

第１金属膜２５は、異なる種類の金属材料からなる複数の積層金属膜または１種類の金属材料からなる単層膜とされ、図３に示すように、ゲート配線１８やＴＦＴ１６のゲート電極１６Ａなどを構成する。ゲート絶縁膜２６は、ＳｉＯ_２（酸化珪素）やＳｉＮ_ｘ（窒化珪素）などの無機絶縁材料（無機樹脂材料）からなる。半導体膜２７は、材料として例えば酸化物半導体を用いた酸化物半導体膜とされる。半導体膜２７は、ＴＦＴ１６においてソース電極１６Ｂとドレイン電極１６Ｃとに接続されるチャネル部１６Ｄや画素電極１７などを構成する。半導体膜（酸化物半導体膜）２７の具体的な材料としては、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）が挙げられる。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含むが、必ずしもその限りではない。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよいが、結晶質の場合は、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。第２金属膜２８は、異なる種類の金属材料からなる複数の積層金属膜（図示せず）からなり、ソース配線１９やＴＦＴ１６のソース電極１６Ｂ及びドレイン電極１６Ｃなどを構成する。具体的には、第２金属膜２８は、下層側に配されてＴｉ（チタン）からなる第１積層金属膜と、上層側に配されてＣｕ（銅）からなる第２積層金属膜と、の２層構造とされる。このうちの第１積層金属膜は、下層側の半導体膜２７に対して直接接し得る。それ以外にも、第２金属膜２８は、例えば最下層に配されてＴｉからなる第１積層金属膜と、中間層に配されてＡｌ（アルミニウム）からなる第２積層金属膜と、最上層に配されてＭｏからなる第３積層金属膜と、の３層構造とされてもよい。層間絶縁膜２９は、ゲート絶縁膜２６と同様に無機絶縁材料からなり、その厚みもゲート絶縁膜２６と同等とされる。透明電極膜３０は、例えば（Indium Tin Oxide）などの透明電極材料からなり、共通電極２０を構成する。配向膜２４は既述した通りである。

さて、本実施形態に係るアレイ基板１１Ｂに備わる画素電極１７は、図２及び図３に示すように、製造過程において半導体膜２７の一部を低抵抗化してなる。画素電極１７（半導体膜２７の低抵抗化領域）は、半導体膜２７における非低抵抗化領域（チャネル部１６Ｄ）に比べると、抵抗率が例えば１／１００００００００００〜１／１００程度と極めて低く、導電体として機能する。低抵抗化領域を含む半導体膜２７は、ほぼ透明な透光性材料であり、画素電極１７の透明性・透光性が十分に担保されている。また、半導体膜２７のうちドレイン電極１６Ｃに重畳する部分と画素電極１７との間となる部分は、画素電極１７（低抵抗化領域）より抵抗率が高いものの、半導体膜２７の非低抵抗化領域よりは抵抗率が低い遷移領域とされる。半導体膜２７のうち、非低抵抗化領域は、特定の条件（ゲート電極１６Ａに走査信号が供給された場合）でのみ電荷の移動が可能とされるものの、遷移領域は、常に電荷の移動が可能とされていて概ね導電体として機能する。なお、図２及び図３では、半導体膜２７における低抵抗化領域を相対的に濃い網掛け状にして図示し、また半導体膜２７における遷移領域を相対的に薄い網掛け状にして図示している。

本実施形態では、第２金属膜２８を構成していて半導体膜２７に接する第１積層金属膜がＴｉからなり、Ｔｉは、Ｍｏ（モリブデン）やＩＺＯ（Indium Zinc Oxide）に比べると、酸化物半導体膜である半導体膜２７から酸素を奪って酸化し易くなっている。半導体膜２７のうち、第２金属膜２８におけるソース電極１６Ｂ及びドレイン電極１６Ｃと重畳する部分は、第１積層金属膜に含まれるＴｉによって酸素が奪われるのに伴って経時的に低抵抗化され、低抵抗化領域となっている。従って、ソース電極１６Ｂ及びドレイン電極１６Ｃとチャネル部１６Ｄとの間やドレイン電極１６Ｃと画素電極１７との間を電荷が移動し易くなり、もってＴＦＴ１６のオン電流が高くなっている。

そして、層間絶縁膜２９は、図３に示すように、少なくとも画素電極１７と重畳する範囲において開口が非形成とされている。つまり、層間絶縁膜２９は、画素電極１７を全域にわたって上層側から覆っており、それに加えてＴＦＴ１６についても全域にわたって上層側から覆っている。このように、半導体膜２７の一部を低抵抗化することで画素電極１７を形成し、半導体膜２７及び第２金属膜２８の上層側に配される層間絶縁膜２９は、少なくとも画素電極１７と重畳する範囲において開口が非形成とされている。従って、従来のように第二の絶縁層に形成した開口を利用して酸化物半導体層の低抵抗化処理を行う場合に、酸化物半導体層のうち第二の絶縁層の開口縁と重畳する部分（画素電極の外周端部）が低抵抗化処理されないのに比べると、半導体膜２７の低抵抗化範囲が広くなるとともに画素電極１７の形成範囲が広くなる。もって開口率の向上を図る上で好適となる。しかも、層間絶縁膜２９における少なくとも画素電極１７と重畳する範囲において開口が非形成とされることで、層間絶縁膜２９の上層側に配される透明電極膜３０からなる共通電極２０に生じ得る段差が緩和される。もって共通電極２０の表面に塗布される配向膜２４の濡れ性が改善されるなどの効果が得られる。また、仮に画素電極１７を形成するために共通電極２０を構成する透明電極膜３０とは別途に透明電極膜を成膜してパターニングした場合に比べると、フォトマスクの使用枚数を削減することができる。これにより、製造コストの低下を図ることができる。

液晶パネル１１におけるドライバ１２及びフレキシブル基板１４の実装領域には、図４に示すように、ドライバ１２及びフレキシブル基板１４側の各端子部に対してＡＣＦによって電気的に接続される端子部１５が設けられている。図４から図６を用いて端子部１５の構成について説明する。図４は、液晶パネル１１におけるフレキシブル基板１４の実装領域に配された端子部１５を示す平面図であり、図５は、図４のＢ−Ｂ線断面図、図６は図４のＣ−Ｃ線断面図である。図４には、フレキシブル基板１４の実装領域に配される端子部１５が代表して図示されており、フレキシブル基板１４の外形が二点鎖線にて図示されている。端子部１５は、図４に示すように、液晶パネル１１を構成するアレイ基板１１Ｂにおけるドライバ１２及びフレキシブル基板１４の実装領域において多数個がＸ軸方向に沿って間隔を空けて並んで配されている。端子部１５は、平面形状が縦長の方形とされる。端子部１５は、アレイ基板１１Ｂに備わる第１金属膜２５及び第２金属膜２８を用いて形成されている。具体的には、端子部１５には、図５に示すように、第１金属膜２５からなる第１端子部３１が含まれる。第１端子部３１は、透明電極膜３０からなる第１端子保護部３３により覆われている。第１金属膜２５と透明電極膜３０との間に介在するゲート絶縁膜２６及び層間絶縁膜２９のうち、第１端子部３１及び第１端子保護部３３と重畳する位置には、第１端子用コンタクトホール３４が貫通形成されている。従って、第１端子部３１には、第１端子用コンタクトホール３４を通して第１端子保護部３３が接続されている。端子部１５には、図６に示すように、第２金属膜２８からなる第２端子部３２が含まれる。第２端子部３２は、透明電極膜３０からなる第２端子保護部３５により覆われている。第２金属膜２８と透明電極膜３０との間に介在する層間絶縁膜２９のうち、第２端子部３２及び第２端子保護部３５と重畳する位置には、第２端子用コンタクトホール３６が貫通形成されている。従って、第２端子部３２には、第２端子用コンタクトホール３６を通して第２端子保護部３５が接続されている。

続いて、アレイ基板１１Ｂにおけるドライバ１２の実装領域に配された端子部１５とソース配線１９とを接続するソース引き出し配線３７について図７及び図８を用いて説明する。図７は、アレイ基板１１Ｂの非表示領域ＮＡＡにおけるソース配線１９とソース引き出し配線３７との接続箇所付近の平面図であり、図８は図７のＤ−Ｄ線断面図である。ソース引き出し配線３７は、アレイ基板１１Ｂの非表示領域ＮＡＡのうち、表示領域ＡＡとドライバ１２の実装領域との間に配されており、一端側がソース配線１９に、他端側がドライバ１２の実装領域に配された端子部１５に、それぞれ接続されている。ソース配線１９は、その端部（第２コンタクト部３９）が表示領域ＡＡ側から非表示領域ＮＡＡにおけるドライバ１２の実装領域側へと引き出されている。ソース引き出し配線３７は、図７及び図８に示すように、第１金属膜２５を用いて形成されており、その端部が第１コンタクト部３８とされる。一方、第２金属膜２８からなるソース配線１９は、ソース引き出し配線３７側の端部が第２コンタクト部３９とされる。第２コンタクト部３９は、第１コンタクト部３８とは非重畳の配置とされる。ゲート絶縁膜２６及び層間絶縁膜２９のうち、第１コンタクト部３８と重畳する位置には、第１コンタクトホール４０が貫通形成されている。層間絶縁膜２９のうち、第２コンタクト部３９と重畳する位置には、第２コンタクトホール４１が貫通形成されている。そして、第１コンタクト部３８及び第２コンタクト部３９には、透明電極膜３０からなる接続部４２が接続されている。接続部４２は、第１コンタクトホール４０と第２コンタクトホール４１とに跨るよう延在して配されている接続部４２は、その一端側が第１コンタクトホール４０を通して第１コンタクト部３８に、他端側が第２コンタクトホール４１を通して第２コンタクト部３９に、それぞれ接続されている。

本実施形態に係る液晶パネル１１は以上のような構造であり、続いてその製造方法について説明する。本実施形態に係る液晶パネル１１は、それぞれ別途に製造したＣＦ基板１１Ａ及びアレイ基板１１Ｂを貼り合わせることで製造されている。以下、液晶パネル１１を構成するアレイ基板１１Ｂの製造方法について詳しく説明する。

アレイ基板１１Ｂの製造方法は、第１金属膜２５を成膜しパターニングする第１金属膜形成工程と、ゲート絶縁膜２６を成膜するゲート絶縁膜形成工程（第１絶縁膜形成工程）と、半導体膜２７を成膜してパターニングする半導体膜形成工程と、第２金属膜２８を成膜する第２金属膜形成工程と、フォトレジスト膜４４を成膜しフォトレジスト膜４４をパターニングするフォトレジスト膜形成工程と、フォトレジスト膜４４を用いて第２金属膜２８をエッチングする第１エッチング工程と、半導体膜２７のうちフォトレジスト膜４４から露出した部分を低抵抗化処理する低抵抗化工程と、フォトレジスト膜４４のうちの第２膜厚部４４Ｂを選択的に除去する第２膜厚部除去工程と、第２膜厚部４４Ｂが除去されたフォトレジスト膜４４を用いて第２金属膜２８をエッチングする第２エッチング工程と、フォトレジスト膜４４を剥離するフォトレジスト膜剥離工程と、層間絶縁膜２９を成膜してパターニングする層間絶縁膜形成工程（第２絶縁膜形成工程）と、透明電極膜３０を成膜してパターニングする透明電極膜形成工程と、を備える。以下では、図９から図１８を用いて各工程について詳しく説明する。

第１金属膜形成工程では、図９に示すように、アレイ基板１１Ｂを構成するガラス基板の表面に第１金属膜２５を成膜し、所定のパターンを有するフォトマスク（図示せず）を用いて第１金属膜２５をパターニングすることで、ゲート電極１６Ａなどを形成する。第１金属膜形成工程では、ゲート電極１６Ａ以外にも第１端子部３１（図５を参照）やソース引き出し配線３７（図８を参照）も形成される。ゲート絶縁膜形成工程では、ガラス基板の表面及び第１金属膜２５の上層側にゲート絶縁膜形成工程を成膜する。半導体膜形成工程では、図１０に示すように、ゲート絶縁膜２６の上層側に半導体膜２７を成膜し、所定のパターンを有するフォトマスク（図示せず）を用いて半導体膜２７をパターニングする。その結果、半導体膜２７は、ゲート電極１６Ａの少なくとも一部と重畳するチャネル部１６Ｄと、後の低抵抗化工程を経て画素電極１７となる画素電極構成部４３と、を少なくとも含む構成となる。第２金属膜形成工程では、ゲート絶縁膜２６及び半導体膜２７の上層側に第２金属膜２８を成膜する（図１１を参照）。この第２金属膜形成工程では、第２金属膜２８として複数の積層金属膜を成膜していてこのうちの半導体膜２７に接する第１積層金属膜は、Ｔｉからなる。

フォトレジスト膜形成工程では、図１１に示すように、第２金属膜２８の上層側にポジ型の感光性材料からなるフォトレジスト膜４４を成膜してパターニングする。フォトレジスト膜４４のパターニングに際しては、フォトマスクとして透過領域ＴＡ及び半透過領域ＨＴＡを含むハーフトーンマスク９０を用いてフォトレジスト膜４４を露光した後に現像している。ここで、ハーフトーンマスク９０の構成について説明する。ハーフトーンマスク９０は、透明なガラス基材９１を有する。ハーフトーンマスク９０は、ガラス基材９１の板面に形成されて露光装置の光源からの露光光を遮光する遮光膜９２を有する。ハーフトーンマスク９０は、遮光膜９２に対してガラス基材９１側とは反対側に積層される形で配されて上記光源からの露光光を所定の透過率でもって透過する半透過膜９３を有する。遮光膜９２は、露光光の透過率がほぼ０％とされるのに対し、半透過膜９３は、露光光の透過率が遮光膜９２の同透過率より低くて例えば１０％〜７０％程度とされる。遮光膜９２には、半透過膜９３が非配置とされる第１開口部９２Ａと、半透過膜９３が配置される第２開口部９２Ｂと、が設けられている。第１開口部９２Ａは、露光光の透過率がほぼ１００％の透過領域ＴＡとされる。これに対し、第２開口部９２Ｂは、露光光の透過率が上記した透過領域ＴＡの同透過率より低くて例えば１０％〜７０％程度の半透過領域ＨＴＡとされる。また、遮光膜９２の形成範囲が、露光光の透過率がほぼ０％の遮光領域とされる。遮光膜９２は、第２金属膜２８のうちソース配線１９、ソース電極１６Ｂ及びドレイン電極１６Ｃなどの形成予定範囲と重畳するよう配される。第１開口部９２Ａは、半導体膜２７のうちの画素電極構成部４３（画素電極１７の形成予定範囲）と重畳するよう配される。第２開口部９２Ｂは、第２金属膜２８のうちソース電極１６Ｂ及びドレイン電極１６Ｃの間に配される電極間部４５の形成予定範囲と重畳するよう配される。電極間部４５は、製造過程でのみ存在する構造物である。このような構成のハーフトーンマスク９０を介してフォトレジスト膜４４を露光し現像する。すると、フォトレジスト膜４４は、図１２に示すように、透過領域ＴＡを介して露光されることで第２金属膜２８のうちソース電極１６Ｂ及びドレイン電極１６Ｃの形成予定範囲と重畳する第１膜厚部４４Ａを含む。フォトレジスト膜４４は、半透過領域ＨＴＡを介して露光されることで第１膜厚部４４Ａよりも膜厚が小さくて（薄くて）第２金属膜２８のうち電極間部４５の形成予定範囲と重畳する第２膜厚部４４Ｂを含む。従って、フォトレジスト膜４４は、半導体膜２７のうちの画素電極構成部４３とは非重畳となる。なお、図示は省略するが、フォトレジスト膜４４は、第１膜厚部４４Ａと同等の膜厚（厚み）とされていて、ソース配線１９の形成予定範囲と重畳するソース配線重畳部を有する。

第１エッチング工程では、図１３に示すように、第２金属膜２８のうち、フォトレジスト膜４４から露出した部分、つまりソース配線重畳部、第１膜厚部４４Ａ及び第２膜厚部４４Ｂとは非重畳となる部分を選択的にエッチングして除去する。その結果、第２金属膜２８からなるソース配線１９、ソース電極１６Ｂ、ドレイン電極１６Ｃ及び電極間部４５が形成される。それとともに、半導体膜２７のうちの画素電極構成部４３がフォトレジスト膜４４により覆われずに選択的に露出した状態となる。そして、低抵抗化工程では、図１４に示すように、半導体膜２７のうち、フォトレジスト膜４４におけるソース配線重畳部、第１膜厚部４４Ａ及び第２膜厚部４４Ｂや第２金属膜２８とは非重畳となる画素電極構成部４３を選択的に低抵抗化処理する。この低抵抗化処理としては、例えばＮＨ_３、Ｈ_２、Ｎ_２、Ｈｅなどのガスを用いたプラズマ処理が好ましい。すると、画素電極構成部４３は、低抵抗化領域となって画素電極１７が形成される。第２膜厚部除去工程では、図１５に示すように、フォトレジスト膜４４にアッシング処理を行い、フォトレジスト膜４４のうちの膜厚が小さい第２膜厚部４４Ｂを選択的に除去する。このアッシング処理は、フォトレジスト膜４４の全体に影響することから、膜厚が大きいソース配線重畳部及び第１膜厚部４４Ａの膜厚及び形成範囲がそれぞれ小さくなる。その結果、第２金属膜２８からなるソース配線１９は、ソース配線重畳部により覆われる。第２金属膜２８からなるソース電極１６Ｂ及びドレイン電極１６Ｃは、第１膜厚部４４Ａにより覆われる。これに対し、第２金属膜２８からなる電極間部４５は、フォトレジスト膜４４により覆われずに選択的に露出した状態となる。この第２膜厚部除去工程は、低抵抗化工程の後に行われているので、低抵抗化工程が行われる間、第２金属膜２８からなる電極間部４５が第２膜厚部４４Ｂにより覆われた状態とされる。これにより、電極間部４５が低抵抗化処理の影響を受けることが避けられるので、電極間部４５に隣り合うソース電極１６Ｂ及びドレイン電極１６Ｃにも低抵抗化処理の影響が及ぶことが避けられている。

第２エッチング工程では、図１６に示すように、第２金属膜２８のうち、フォトレジスト膜４４の第１膜厚部４４Ａとは非重畳となる電極間部４５を選択的にエッチングして除去する。その結果、互いに分離された状態のソース電極１６Ｂ及びドレイン電極１６Ｃが形成される。ここで、第２金属膜２８を構成する複数の積層金属膜のうち半導体膜２７に接する積層金属膜は、Ｔｉからなるので、第１エッチング工程及び第２エッチング工程では、ドライエッチング法を用いてＴｉからなる積層金属膜をエッチングしている。これにより、ソース電極１６Ｂ及びドレイン電極１６Ｃの端部形状に係る仕上がり精度が高くなっている。なお、Ｔｉからなる積層金属膜が半導体膜２７に接していると、半導体膜２７から酸素を奪うことで半導体膜２７が低抵抗化される傾向にある。しかしながら、アレイ基板１１Ｂを製造する過程ではＴｉによる半導体膜２７の低抵抗化が殆ど進行せず、このため電極間部４５と重畳するチャネル部１６Ｄは非低抵抗化領域となっている。

フォトレジスト膜剥離工程では、図１７に示すように、フォトレジスト膜４４を剥離する。すると、第２金属膜２８からなるソース電極１６Ｂ及びドレイン電極１６Ｃが露出した状態となる。層間絶縁膜形成工程では、半導体膜２７及び第２金属膜２８の上層側に層間絶縁膜２９を成膜し、所定のパターンを有するフォトマスク（図示せず）を用いて層間絶縁膜２９をパターニングする。すると、各コンタクトホール３４，３６，４０，４１が形成される（図５，図６及び図８を参照）。このとき、第２端子用コンタクトホール３６及び第２コンタクトホール４１と重畳する位置には、第２金属膜２８からなる第２端子部３２及び第２コンタクト部３９が配される。従って、これらのコンタクトホール３６，４１は、層間絶縁膜２９のみを貫通する形態となる（図６及び図８を参照）。これに対し、第１端子用コンタクトホール３４及び第１コンタクトホール４０と重畳する位置には、第１金属膜２５からなる第１端子部３１及び第１コンタクト部３８が配されている。従って、これらのコンタクトホール３４，４０は、層間絶縁膜２９及びゲート絶縁膜２６を貫通する形態となる（図５及び図８を参照）。以上により、ゲート絶縁膜形成工程にてゲート絶縁膜２６をパターニングする必要がなくなるので、ゲート絶縁膜形成工程ではフォトマスクが不要となる。これにより、製造コストの低下を図る上で好適となる。透明電極膜形成工程では、図１８に示すように、層間絶縁膜２９の上層側に透明電極膜３０を成膜してパターニングする。すると、共通電極２０に加えて各端子保護部３３，３５及び接続部４２が形成される（図５，図６及び図８を参照）。

＜実施形態２＞
本発明の実施形態２を図１９または図２０によって説明する。この実施形態２では、第２膜厚部除去工程と低抵抗化工程との順番を逆にした場合を示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。

本実施形態に係るアレイ基板の製造方法では、第２膜厚部除去工程は、第１エッチング工程と低抵抗化工程との間に行われる。つまり、第１エッチング工程（図１３を参照）を終えたら、低抵抗化工程を行う前に第２膜厚部除去工程を行うようにしている。第２膜厚部除去工程を行うと、図１９に示すように、フォトレジスト膜１４４のうちの膜厚が小さい第２膜厚部１４４Ｂを選択的に除去される。ところが、このときに行われるアッシング処理は、フォトレジスト膜１４４の全体に影響することから、膜厚が大きいソース配線重畳部及び第１膜厚部１４４Ａの膜厚及び形成範囲がそれぞれ小さくなる。なお、図１９及び図２０には、第２膜厚部除去工程を行う前のフォトレジスト膜１４４の外形を二点鎖線により図示している。第２膜厚部除去工程の後で行われる低抵抗化工程では、図２０に示すように、半導体膜１２７のうち、フォトレジスト膜１４４及び第２金属膜１２８から露出した部分、つまり第１膜厚部１４４Ａ及び電極間部１４５とは非重畳となる画素電極構成部１４３が選択的に低抵抗化処理される。このとき、上記した第２膜厚部除去工程でのアッシング処理によって第１膜厚部１４４Ａの形成範囲が縮小している分だけ半導体膜１２７において低抵抗化される範囲が拡張される。これにより、低抵抗化処理によって形成される画素電極１１７の形成範囲が広くなり、もって開口率のさらなる向上が図られる。加えて、画素電極１１７とドレイン電極１１６Ｃとの境界位置に遷移領域が生じることが無くなるので、画素電極１１７とドレイン電極１１６Ｃとの間を流れる電流の増加が図られる。

＜実施形態３＞
本発明の実施形態３を図２１または図２２によって説明する。この実施形態３では、上記した実施形態２から第２金属膜２２８の構成を変更したものを示す。なお、上記した実施形態２と同様の構造、作用及び効果について重複する説明は省略する。

本実施形態に係る第２金属膜２２８は、複数の積層金属膜のうち、半導体膜２２７（酸化物半導体膜）に接するものがＭｏ（モリブデン）またはＩＺＯ（Indium Zinc Oxide）からなる。具体的には、第２金属膜２２８は、例えば、下層側に配されてＭｏからなる第１積層金属膜と、上層側に配されてＣｕからなる第２積層金属膜と、の２層構造とされる。それ以外にも、第２金属膜２２８は、例えば最下層に配されてＭｏまたはＩＺＯからなる第１積層金属膜と、中間層に配されてＡｌ（アルミニウム）またはＣｕからなる第２積層金属膜と、最上層に配されてＭｏまたはＩＺＯからなる第３積層金属膜と、の３層構造とされてもよい。半導体膜２２７に接する第１積層金属膜を構成するＭｏまたはＩＺＯは、ＴｉやＡｌのように半導体膜２２７から酸素を奪うことが殆どない。従って、図２１及び図２２に示すように、半導体膜２２７のうち、第２金属膜２２８におけるソース電極２１６Ｂ及びドレイン電極２１６Ｃと重畳する部分がＭｏまたはＩＺＯによって低抵抗化されることが殆どな。これらの部分が非低抵抗化領域とされる。従って、半導体膜２２７において低抵抗化領域（画素電極２１７）と、非低抵抗化領域と、の境界は、ドレイン電極２１６Ｃのうち画素電極２１７と重畳する部分の端部に沿って延在することになる。なお、図２１及び図２２では、半導体膜２２７における低抵抗化領域を相対的に濃い網掛け状にして図示し、また半導体膜２２７における遷移領域を相対的に薄い網掛け状にして図示している。

アレイ基板２１１Ｂの製造方法に含まれる第２金属膜形成工程では、第２金属膜２２８として複数の積層金属膜を成膜していてこのうちの半導体膜２２７に接する第１積層金属膜は、ＭｏまたはＩＺＯからなる。このＭｏまたはＩＺＯからなる第１積層金属膜は、第１エッチング工程及び第２エッチング工程において、専らウェットエッチング法を用いてパターニングされるから、製造コストが低く済む。その反面、ソース電極２１６Ｂ及びドレイン電極２１６Ｃの端部形状に係る仕上がり精度が低くなっている。しかも、半導体膜２２７に接する第１積層金属膜に含まれるＭｏまたはＩＺＯは、ＴｉやＡｌのように半導体膜２２７から酸素を奪うことが殆どないので、半導体膜２２７のうち、第２金属膜２２８におけるソース電極２１６Ｂ及びドレイン電極２１６Ｃと重畳する部分が、ＭｏまたはＩＺＯを含む第１積層金属膜によって低抵抗化されることが殆どない。このため、ＴＦＴ２１６のオン電流が低くなりがちとされる。その点、低抵抗化工程では、上記した実施形態２にて説明した通り、半導体膜２２７において低抵抗化される範囲が拡張されていて低抵抗化処理によって形成される画素電極２１７の形成範囲が広くなっている（図２０を参照）。従って、ドレイン電極２１６Ｃから画素電極２１７へ電荷が移動し易くなる。これにより、ソース電極２１６Ｂ及びドレイン電極２１６Ｃの端部形状に係る仕上がり精度が低くなっても、また半導体膜２２７がＭｏまたはＩＺＯを含む第１積層金属膜によって低抵抗化されなくても、オン電流を安定的に高く保つことができる。

＜実施形態４＞
本発明の実施形態４を図２３から図２５によって説明する。この実施形態４では、上記した実施形態１からソース配線３１９とソース引き出し配線３３７との接続構造や端子部３１５の構造を変更したものを示す。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。

本実施形態に係るソース引き出し配線３３７の第１コンタクト部３３８と、ソース配線３１９の第２コンタクト部３３９と、は、図２３及び図２４に示すように、互いに重畳する配置とされる。そして、層間絶縁膜３２９のうち、第１コンタクト部３３８及び第２コンタクト部３３９と重畳する位置には、コンタクトホール４６が貫通形成されている。コンタクトホール４６を通して第１コンタクト部３３８と第２コンタクト部３３９とが直接接続されている。従って、上記した実施形態１のように、第１コンタクト部３８と第２コンタクト部３９とが非重畳となるよう配置されてこれらが透明電極膜３０からなる接続部４２を介して接続される場合（図８を参照）に比べると、第１コンタクト部３３８及び第２コンタクト部３３９の接続構造を小型化することができる。また、接続に係る電気抵抗が低くなる。

一方、端子部３１５は、図２５に示すように、第１金属膜３２５からなる第１重畳端子部（第１端子部）４７を有する。端子部３１５は、第２金属膜３２８からなり第１重畳端子部と重畳する第２重畳端子部（第２端子部）４８を有する。端子部３１５は、第１重畳端子部と第２重畳端子部４８とが相互に接続されてなる。ゲート絶縁膜３２６のうち、第１重畳端子部４７及び第２重畳端子部４８と重畳する位置には、これらを接続するための第１重畳端子用コンタクトホール（第１端子用コンタクトホール）５０が貫通形成されている。層間絶縁膜３２９のうち、第２重畳端子部４８及び端子保護部４９と重畳する位置には、これらを接続するための第２重畳端子用コンタクトホール（第２端子用コンタクトホール）５１が貫通形成されている。第１重畳端子用コンタクトホール５０を通して互いに接続される第１重畳端子部４７及び第２重畳端子部４８は、端子保護部４９により保護が図られている。

アレイ基板３１１Ｂの製造方法に含まれる第１金属膜形成工程では、第１金属膜３２５からなる第１コンタクト部３３８及び第１重畳端子部４７を形成する。ゲート絶縁膜形成工程では、第１コンタクト部３３８及び第１重畳端子部４７と重畳する位置にゲート絶縁膜３２６を貫通するコンタクトホール４６及び第１重畳端子用コンタクトホール５０を形成する。第２金属膜形成工程では、第２金属膜３２８からなる第２コンタクト部３３９及び第２重畳端子部４８を形成する。第２コンタクト部３３９は、コンタクトホール４６を通して第１コンタクト部３３８に、第２重畳端子部４８は、第１重畳端子用コンタクトホール５０を通して第１重畳端子部４７に、それぞれ接続される。その後、層間絶縁膜形成工程では、第２コンタクト部３３９及び第２重畳端子部４８と重畳する位置に層間絶縁膜３２９を貫通する第２重畳端子用コンタクトホール５１を形成する。透明電極膜形成工程では、透明電極膜３３０からなる端子保護部４９を形成する。端子保護部４９は、第２重畳端子用コンタクトホール５１を通して第２重畳端子部４８に接続される。

＜実施形態５＞
本発明の実施形態５を図２６から図２８によって説明する。この実施形態５では、上記した実施形態１とはタッチパネル機能（位置入力機能）を備えた液晶パネル４１１である点で異なる。なお、上記した実施形態１と同様の構造、作用及び効果について重複する説明は省略する。

本実施形態に係る液晶パネル４１１は、図２６に示すように、画像を表示する表示機能と、表示される画像に基づいて使用者が入力する位置（入力位置）を検出するタッチパネル機能（位置入力機能）と、を併有する。液晶パネル４１１は、タッチパネル機能を発揮するためのタッチパネルパターンを一体化（インセル化）している。このタッチパネルパターンは、いわゆる投影型静電容量方式とされており、その検出方式が自己容量方式とされる。タッチパネルパターンは、専らアレイ基板４１１Ｂに設けられており、アレイ基板４１１Ｂの板面内にマトリクス状に並んで配される複数のタッチ電極（位置検出電極）５２から構成されている。タッチ電極５２は、アレイ基板４１１Ｂの表示領域ＡＡに配されている。従って、液晶パネル４１１における表示領域ＡＡは、入力位置を検出可能なタッチ領域（位置入力領域）とほぼ一致しており、非表示領域ＮＡＡが入力位置を検出不能な非タッチ領域（非位置入力領域）とほぼ一致していることになる。そして、使用者が視認する液晶パネル４１１の表示領域ＡＡの画像に基づいて位置入力をしようとして液晶パネル４１１の表面（表示面）に導電体である図示しない指（位置入力体）を近づけると、その指とタッチ電極５２との間で静電容量が形成されることになる。これにより、指の近くにあるタッチ電極５２にて検出される静電容量には指が近づくのに伴って変化が生じ、指から遠くにあるタッチ電極５２とは異なるものとなるので、それに基づいて入力位置を検出することが可能となる。

そして、このタッチ電極５２は、図２６に示すように、アレイ基板４１１Ｂに設けられた共通電極４２０により構成されている。共通電極４２０は、既述したスリット４２０Ａ及びＴＦＴ開口部４２０Ｂに加えて、隣り合うタッチ電極５２の間を仕切る仕切開口部（仕切スリット）２０Ｃを有する。仕切開口部２０Ｃは、Ｘ軸方向に沿って共通電極４２０の全長にわたって横断する部分と、概ねＹ軸方向に沿って共通電極４２０の全長にわたって縦断する部分と、からなり、全体としては平面に視て略格子状をなしている。共通電極４２０は、仕切開口部２０Ｃによって平面に視て碁盤目状に分割されて相互が電気的に独立した複数のタッチ電極５２からなる。共通電極４２０を仕切開口部２０Ｃによって仕切られてなるタッチ電極５２は、表示領域ＡＡにおいてＸ軸方向及びＹ軸方向に沿って複数ずつがマトリクス状に並んで配されている。タッチ電極５２は、平面に視て方形状をなしており、一辺の寸法が数ｍｍ（例えば約２〜５ｍｍ）程度とされている。従って、タッチ電極５２は、平面に視た大きさが画素電極４１７より遙かに大きく、Ｘ軸方向及びＹ軸方向について複数ずつの画素電極４１７に跨る範囲に配置されている。複数のタッチ電極５２には、アレイ基板４１１Ｂに設けられた複数のタッチ配線（位置検出配線）５３が選択的に接続されている。タッチ配線５３は、アレイ基板４１１ＢにおいてＹ軸方向に沿って延在しており、Ｙ軸方向に沿って並ぶ複数のタッチ電極５２のうちの特定のタッチ電極５２に対して選択的に接続されている。さらにタッチ配線５３は、図示しない検出回路と接続されている。検出回路は、ドライバ４１２に備えられていても構わないが、フレキシブル基板４１４を介して液晶パネル４１１の外部に備えられていても構わない。タッチ配線５３は、表示機能に係る基準電位信号と、タッチ機能に係るタッチ信号（位置検出信号）と、を異なるタイミングでもってタッチ電極５２に供給する。このうちの基準電位信号は、同じタイミングで全てのタッチ配線５３に伝送されることで、全てのタッチ電極５２が基準電位となって共通電極４２０として機能する。なお、図２６は、タッチ電極５２の配列を模式的に表したものであり、タッチ電極５２の具体的な設置数や配置については図示以外にも適宜に変更可能である。

タッチ配線５３は、図２７に示すように、ソース配線４１９に対してＸ軸方向について接続対象となる画素電極４１７とは反対側に隣り合う配置とされており、ソース配線４１９に並行している。タッチ配線５３は、図２８に示すように、ソース配線４１９と同じ第２金属膜４２８からなる。そして、層間絶縁膜４２９のうち、タッチ電極５２及びタッチ配線５３と重畳する位置には、タッチ配線用コンタクトホール５４が貫通して設けられている。従って、タッチ配線５３は、タッチ配線用コンタクトホール５４を通して接続対象となるタッチ電極５２に対して接続されている。タッチ配線用コンタクトホール５４は、アレイ基板４１１Ｂの製造方法に含まれる層間絶縁膜形成工程にて、他のコンタクトホール３４，３６，４０，４１（図５，図６及び図８を参照）と共に形成されている。なお、タッチ配線５３は、図２６に示すように、全てのタッチ電極５２を横切る形で概ねＹ軸方向に沿って延在しているものの、タッチ配線用コンタクトホール５４の平面配置によって特定のタッチ電極５２に対してのみ選択的に接続されている。従って、タッチ電極５２には、接続対象となるタッチ配線５３と、接続非対象となるタッチ配線５３と、が層間絶縁膜４２９を介してそれぞれ重畳配置されている。図２６では、タッチ配線用コンタクトホール５４を黒丸にて図示している。

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
（１）上記した各実施形態（実施形態３を除く）では、第２金属膜を構成する第１積層金属膜がＴｉからなる場合を示したが、第２金属膜を構成する第１積層金属膜がＡｌからなるようにしても構わない。また、第２金属膜を構成する第１積層金属膜がＴｉまたはＡｌを含有する合金であっても構わない。
（２）上記した実施形態３では、第２金属膜を構成する第１積層金属膜がＭｏまたはＩＺＯからなる場合を示したが、第２金属膜を構成する第１積層金属膜がＭｏまたはＩＺＯを含有する合金であっても構わない。
（３）上記した各実施形態以外にも、第２金属膜を構成する複数の積層金属膜の数や積層順や金属材料の種類などは、適宜に変更可能である。例えば、実施形態１，２において第２金属膜の材料としてＭｏやＩＺＯを用いることが可能である。また、第２金属膜を単層膜とすることも可能である。
（４）上記した各実施形態では、低抵抗化工程にて低抵抗化処理としてプラズマ処理を行う場合を示したが、低抵抗化処理として例えば真空アニール処理を行うようにしても構わない。
（５）上記した各実施形態では、フォトレジスト膜形成工程にてフォトマスクとしてハーフトーンマスクを用いた場合を示したが、フォトマスクとしてハーフトーンマスクと同様の透過領域及び半透過領域を有するグレートーンマスクを用いることも可能である。
（６）上記した各実施形態では、フォトレジスト膜がポジ型の感光性材料からなる場合を示したが、フォトレジスト膜をネガ型の感光性材料とすることも可能である。その場合は、上記した実施形態１に記載したハーフトーンマスク（フォトマスク）の透過領域と遮光領域とを逆にすればよい。
（７）上記した実施形態１では、端子部が第１端子部と第２端子部とからなる場合を示したが、端子部が第１端子部のみからなるようにしたり、端子部が第２端子部のみからなるようにしたりすることも可能である。
（８）上記した各実施形態では、ソース配線とソース配線引き出し配線との接続構造を示したが、ソース配線以外の配線を引き出し配線に接続する構造にも同様に適用可能である。
（９）上記した実施形態３では、実施形態２を前提として、第２金属膜を構成する第１積層金属膜がＭｏまたはＩＺＯからなる構成とした場合を示したが、実施形態１を前提とすることも可能である。
（１０）上記した実施形態５では、タッチパネルパターンが自己容量方式とされる場合を示したが、タッチパネルパターンが相互容量方式であっても構わない。
（１１）上記した各実施形態では、ドライバが液晶パネルのアレイ基板に対してＣＯＧ実装される場合を示したが、ドライバがフレキシブル基板に対してＣＯＦ（Chip On Film）実装される構成であってもよい。
（１２）上記した各実施形態では、透過型の液晶パネルを例示したが、反射型の液晶パネルや半透過型の液晶パネルであっても本発明は適用可能である。
（１３）上記した各実施形態では、液晶表示装置（液晶パネルやバックライト装置）の平面形状が縦長の長方形とされる場合を示したが、液晶表示装置の平面形状が横長の長方形、正方形、円形、半円形、長円形、楕円形、台形などであっても構わない。
（１４）上記した実施形態１では、接続部により接続される第１コンタクト部及び第２コンタクト部が互いに非重畳の配置とされる構成を示したが、第１コンタクト部の一部が第２コンタクト部の一部または全域と重畳する構成であっても構わない。具体的には、例えば第１コンタクト部を延長させ、その延長部分を第２コンタクト部の全域と重畳させることが可能である。それ以外にも、例えば第２コンタクト部を第１コンタクトホールに露出する配置としつつその一部を第１コンタクト部の一部と重畳させることも可能である。この場合は、両コンタクト部が第１コンタクトホールに露出しており、第１コンタクトホールを通して接続部が両コンタクト部に接続されるので、第２コンタクトホールを省略することができる。さらには、第１コンタクトホールに露出する配置となるよう半導体膜からなる半導体部を設けるとともに、第２コンタクト部を、半導体部と重畳させつつ第１コンタクトホールに露出させ且つその一部を第１コンタクト部の一部と重畳させるようにすることも可能である。この場合も、両コンタクト部及び半導体部が第１コンタクトホールに露出しており、第１コンタクトホールを通して接続部が両コンタクト部及び半導体部に接続されるので、第２コンタクトホールを省略することができる。

１１Ｂ，２１１Ｂ，３１１Ｂ，４１１Ｂ…アレイ基板（薄膜トランジスタ基板）、１６，２１６…ＴＦＴ（薄膜トランジスタ）、１６Ａ…ゲート電極、１６Ｂ，２１６Ｂ…ソース電極、１６Ｃ，２１６Ｃ…ドレイン電極、１６Ｄ…チャネル部、１７，１１７，２１７，４１７…画素電極、２０，４２０…共通電極、２５，３２５…第１金属膜、２６，３２６…ゲート絶縁膜（第１絶縁膜）、２７，１２７，２２７…半導体膜（酸化物半導体膜）、２８，１２８，２２８，３２８，４２８…第２金属膜、２９，３２９，４２９…層間絶縁膜（第２絶縁膜）、３０，３３０…透明電極膜、３１…第１端子部、３２…第２端子部、３３…第１端子保護部、３４…第１端子用コンタクトホール、３５…第２端子保護部、３６…第２端子用コンタクトホール、３８，３３８…第１コンタクト部、３９，３３９…第２コンタクト部、４０…第１コンタクトホール、４１…第２コンタクトホール、４２…接続部、４３…画素電極構成部、４４，１４４…フォトレジスト膜、４４Ａ，１４４Ａ…第１膜厚部、４４Ｂ…第２膜厚部、４５，１４５…電極間部、４６…コンタクトホール、４７…第１重畳端子部（第１端子部）、４８…第２重畳端子部（第２端子部）、５０…端子保護部、５０…第１重畳端子用コンタクトホール（第１端子用コンタクトホール）、５１…第２重畳端子用コンタクトホール（第２端子用コンタクトホール）、５２…タッチ電極（位置検出電極）、９０…ハーフトーンマスク（フォトマスク）、ＨＴＡ…半透過領域、ＴＡ…透過領域

Claims (12)

1. 薄膜トランジスタと、画素電極と、を形成する薄膜トランジスタ基板の製造方法であって、
   第１金属膜を成膜しパターニングすることで薄膜トランジスタのゲート電極を形成する第１金属膜形成工程と、
   前記第１金属膜の上層側に第１絶縁膜を成膜する第１絶縁膜形成工程と、
   前記第１絶縁膜の上層側に半導体膜を成膜し、前記半導体膜に、前記薄膜トランジスタを構成し前記ゲート電極の少なくとも一部と重畳するチャネル部と、前記薄膜トランジスタの接続対象である画素電極となる画素電極構成部と、が少なくとも含まれるよう前記半導体膜をパターニングする半導体膜形成工程と、
   前記半導体膜の上層側に第２金属膜を成膜する第２金属膜形成工程と、
   前記第２金属膜の上層側にフォトレジスト膜を成膜し、フォトマスクとして透過領域及び半透過領域を含むハーフトーンマスクまたはグレートーンマスクを用いて前記フォトレジスト膜を露光した後に現像することで、前記フォトレジスト膜に、前記第２金属膜のうち前記薄膜トランジスタを構成するソース電極及びドレイン電極と重畳する第１膜厚部と、前記半透過領域を介して露光されることで前記第１膜厚部よりも薄くて前記第２金属膜のうち前記ソース電極及び前記ドレイン電極の間に配される電極間部と重畳する第２膜厚部と、が含まれて前記画素電極構成部とは非重畳となる前記フォトレジスト膜をパターニングするフォトレジスト膜形成工程と、
   前記第２金属膜のうち、前記フォトレジスト膜とは非重畳となる部分を選択的にエッチングして除去する第１エッチング工程と、
   前記半導体膜のうち、前記フォトレジスト膜及び前記第２金属膜とは非重畳となる前記画素電極構成部を選択的に低抵抗化処理して前記画素電極を形成する低抵抗化工程と、
   前記低抵抗化工程の後、または前記第１エッチング工程と前記低抵抗化工程との間に行われ、前記フォトレジスト膜のうちの前記第２膜厚部を選択的に除去する第２膜厚部除去工程と、
   前記第２金属膜のうち、前記フォトレジスト膜の前記第１膜厚部とは非重畳となる前記電極間部を選択的にエッチングして除去する第２エッチング工程と、を備える薄膜トランジスタ基板の製造方法。
2. 前記第２膜厚部除去工程は、前記低抵抗化工程の後に行われる請求項１記載の薄膜トランジスタ基板の製造方法。
3. 前記半導体膜形成工程では、前記半導体膜として酸化物半導体膜を成膜しており、
   前記第２金属膜形成工程では、前記第２金属膜として複数の積層金属膜を成膜していてこのうちの前記酸化物半導体膜に接する前記積層金属膜に少なくともＴｉまたはＡｌを含ませている請求項２記載の薄膜トランジスタ基板の製造方法。
4. 前記第２膜厚部除去工程は、前記第１エッチング工程と前記低抵抗化工程との間に行われる請求項１記載の薄膜トランジスタ基板の製造方法。
5. 前記半導体膜形成工程では、前記半導体膜として酸化物半導体膜を成膜しており、
   前記第２金属膜形成工程では、前記第２金属膜として複数の積層金属膜を成膜していてこのうちの前記酸化物半導体膜に接する前記積層金属膜に少なくともＭｏまたはＩＺＯを含ませている請求項４記載の薄膜トランジスタ基板の製造方法。
6. 前記第２エッチング工程の後に行われて前記フォトレジスト膜を剥離するフォトレジスト膜剥離工程と、
   前記半導体膜及び前記第２金属膜の上層側に第２絶縁膜を成膜する第２絶縁膜形成工程と、
   前記第２絶縁膜の上層側に透明電極膜を成膜してパターニングすることで少なくとも一部が前記画素電極と重畳する共通電極を形成する透明電極膜形成工程と、を備えており、
   前記第１金属膜形成工程では、前記第１金属膜からなる第１コンタクト部を形成し、前記第２金属膜形成工程では、前記第２金属膜からなり前記第１コンタクト部とは非重畳となるよう配される第２コンタクト部を形成し、前記第２絶縁膜形成工程では、前記第１コンタクト部と重畳する位置に前記第１絶縁膜及び前記第２絶縁膜を貫通する第１コンタクトホールと、前記第２コンタクト部と重畳する位置に前記第２絶縁膜を貫通する第２コンタクトホールと、を形成し、前記透明電極膜形成工程では、前記透明電極膜からなり前記第１コンタクトホールと前記第２コンタクトホールとに跨るよう延在して前記第１コンタクト部及び前記第２コンタクト部に接続される接続部を形成する請求項１から請求項５のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
7. 前記第２エッチング工程の後に行われて前記フォトレジスト膜を剥離するフォトレジスト膜剥離工程と、
   前記半導体膜及び前記第２金属膜の上層側に第２絶縁膜を成膜する第２絶縁膜形成工程と、
   前記第２絶縁膜の上層側に透明電極膜を成膜してパターニングすることで少なくとも一部が前記画素電極と重畳する共通電極を形成する透明電極膜形成工程と、を備えており、
   前記第１金属膜形成工程では、前記第１金属膜からなる第１コンタクト部を形成し、前記第１絶縁膜形成工程では、前記第１コンタクト部と重畳する位置に前記第１絶縁膜を貫通するコンタクトホールを形成し、前記第２金属膜形成工程では、前記第２金属膜からなり前記コンタクトホールと重畳するよう配される第２コンタクト部を形成する請求項１から請求項５のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
8. 前記第２エッチング工程の後に行われて前記フォトレジスト膜を剥離するフォトレジスト膜剥離工程と、
   前記半導体膜及び前記第２金属膜の上層側に第２絶縁膜を成膜する第２絶縁膜形成工程と、
   前記第２絶縁膜の上層側に透明電極膜を成膜してパターニングすることで少なくとも一部が前記画素電極と重畳する共通電極を形成する透明電極膜形成工程と、を備えており、
   前記第１金属膜形成工程では、前記第１金属膜からなる第１端子部を形成し、前記第２金属膜形成工程では、前記第２金属膜からなり前記第１端子部とは非重畳となるよう配される第２端子部を形成し、前記第２絶縁膜形成工程では、前記第１端子部と重畳する位置に前記第１絶縁膜及び前記第２絶縁膜を貫通する第１端子用コンタクトホールと、前記第２端子部と重畳する位置に前記第２絶縁膜を貫通する第２端子用コンタクトホールと、を形成し、前記透明電極膜形成工程では、前記透明電極膜からなり前記第１端子用コンタクトホールと重畳するよう配されて前記第１端子部に接続される第１端子保護部と、前記第２端子用コンタクトホールと重畳するよう配されて前記第２端子部に接続される第２端子保護部と、を形成する請求項１から請求項７のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
9. 前記第２エッチング工程の後に行われて前記フォトレジスト膜を剥離するフォトレジスト膜剥離工程と、
   前記半導体膜及び前記第２金属膜の上層側に第２絶縁膜を成膜する第２絶縁膜形成工程と、
   前記第２絶縁膜の上層側に透明電極膜を成膜してパターニングすることで少なくとも一部が前記画素電極と重畳する共通電極を形成する透明電極膜形成工程と、を備えており、
   前記第１金属膜形成工程では、前記第１金属膜からなる第１端子部を形成し、前記第１絶縁膜形成工程では、前記第１端子部と重畳する位置に前記第１絶縁膜を貫通する第１端子用コンタクトホールを形成し、前記第２金属膜形成工程では、前記第２金属膜からなり前記第１端子用コンタクトホールと重畳するよう配される第２端子部を形成し、前記第２絶縁膜形成工程では、前記第２端子部と重畳する位置に前記第２絶縁膜を貫通する第２端子用コンタクトホールを形成し、前記透明電極膜形成工程では、前記透明電極膜からなり前記第２端子用コンタクトホールと重畳するよう配されて前記第２端子部に接続される端子保護部を形成する請求項１から請求項７のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
10. 薄膜トランジスタを構成し第１金属膜からなるゲート電極と、
    前記第１金属膜の上層側に配される第１絶縁膜と、
    前記第１絶縁膜の上層側に配される半導体膜の一部からなり前記薄膜トランジスタを構成し前記ゲート電極と重畳するチャネル部と、
    前記半導体膜の上層側に配される第２金属膜の一部からなり前記薄膜トランジスタを構成し前記チャネル部の一端側に接続されるソース電極と、
    前記第２金属膜の一部からなり前記薄膜トランジスタを構成し前記チャネル部の他端側に接続されるドレイン電極と、
    前記半導体膜の一部を低抵抗化してなり前記ドレイン電極に接続される画素電極と、
    前記半導体膜及び前記第２金属膜の上層側に配されていて少なくとも前記画素電極と重畳する範囲において開口が非形成とされる第２絶縁膜と、
    前記第２絶縁膜の上層側に配される透明電極膜からなり前記画素電極の少なくとも一部と重畳する共通電極と、を有する薄膜トランジスタ基板。
11. 前記半導体膜は、酸化物半導体膜とされており、
    前記第２金属膜は、複数の積層金属膜からなり、複数の前記積層金属膜のうちの前記酸化物半導体膜に接する前記積層金属膜が少なくともＭｏまたはＩＺＯを含む請求項１０記載の薄膜トランジスタ基板。
12. 前記共通電極を分割してなり、位置入力を行う位置入力体との間で静電容量を形成し、前記位置入力体による入力位置を検出する位置検出電極を備える請求項１０または請求項１１記載の薄膜トランジスタ基板。

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