JP5599026B2 - 薄膜トランジスタの製造方法 - Google Patents
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Description
上記従来技術の改良技術として、マスク枚数を減らし、より製造工程を削減した方法でTFT基板を製造する技術が種々提案されている。例えば、CNET(Centre National d’Etudes des Telecomunications, France)のJ. RICHARD 等がEURODISPLAY’84 FOURTH
DISPLAY RESEARCH CONFERENCEで発表したTFTは、マスク枚数2枚で製造されている。また、下記特許文献1には、マスク枚数2〜3枚を用いたTFT製造方法が記載されている。
また、直接的にマスク枚数を減少させる技術が開示されているわけではないが、下記特許文献2には、水素もしくは水素プラズマにより、酸化物半導体層が低抵抗化し電極として使用できることが記載されている。
本発明は、係る困難や制約を克服するという課題に鑑みなされたものであり、製造工程の工程数を削減すること、かつ、製造歩留りを向上させることにより、製造コストを大幅に低減することが可能なTFT基板の製造方法を提供することを目的とする。
本発明は、酸化物半導体を含有する透明画素電極を有する薄膜トランジスタの製造方法であって、第1から第6の工程からなる。第1の工程では、基板の上にゲート電極を形成する。第2の工程では、前記ゲート電極の上に第一の絶縁層を形成し、前記第一の絶縁層の上に酸化物半導体からなる酸化物半導体層を形成し、前記酸化物半導体層の上に電極層を形成する。
第3の工程では、前記電極層の上にフォトレジストを形成し、低い順に所定の透過率が割り当てられた遮光部、光減衰部、透光部を有するハーフトーンマスクを用いて前記フォトレジストを露光し、現像して、層厚が厚い第一の領域と、前記ハーフトーンマスクの前記光減衰部に対応し前記第一の領域より層厚が薄い第二の領域とを有するレジストパターンを形成し、前記レジストパターンをマスクとして前記電極層と前記酸化物半導体層とをエッチングする。
第4の工程では、前記第二の領域のレジストパターンを除去して前記電極層が露出された非被覆領域を形成した後、残存する前記第一の領域のレジストパターンをマスクとして前記電極層をエッチングする。第5の工程では、少なくとも残存する前記電極層の上に第二の絶縁層を形成した後に、前記第二の絶縁層をパターニングする。第6の工程では、前記酸化物半導体層の一部を低抵抗化させ透明画素電極を形成する。
前記透明画素電極は、前記第3の工程により活性層が形成される領域とは離間して前記活性層が形成される領域とともに前記第二の領域に対応して残され、前記第4の工程により前記第二の領域に対応して露出され、前記第5の工程により露出される領域がさらに制限され、前記第6の工程により選択的に低抵抗化される、前記酸化物半導体層の領域である。
図1は、本発明の実施形態にかかるTFT基板の製造方法を説明する為の概略フローチャート図を示している。
図1に示すように、本発明は、第1から第6の工程からなる。第1の工程では、基板の上にゲート電極を形成する。第2の工程では、前記ゲート電極の上に第一の絶縁層を形成し、前記第一の絶縁層の上に酸化物半導体からなる酸化物半導体層を形成し、前記酸化物半導体層の上に電極層を形成する。第3の工程では、前記電極層の上にフォトレジストを形成し、ハーフトーンマスクを用いて前記フォトレジストを露光し、現像して、厚みが厚い第一の領域と厚みが薄い第二の領域を有するレジストパターンを形成し、前記レジストパターンをマスクとして前記電極層と前記酸化物半導体層をエッチングする。第4の工程では、前記第二の領域のレジストパターンを除去して非被覆領域とした後、残存する前記第一の領域のレジストパターンをマスクとして前記電極層をエッチングする。第5の工程では、第二の絶縁層を形成した後に、前記第二の絶縁層をパターニングする。第6の工程では、前記非被覆領域の前記酸化物半導体層を低抵抗化する。
図2(b)において、まず、基板10の上にゲート電極及びゲート配線20となるメタルを成膜する。メタルには、Au,Ag,Al,Cu,Mo,Ti,Mn,Mg,Ni等の単層膜、積層膜、或は、合金膜等を用いる。形成方法は、特に限定されるものではなく、電子ビーム蒸着法、ヒータ加熱蒸着法、或は、DCスパッタリング法、高周波スパッタリング法、等が用いられる。堆積膜厚は、製造する基板サイズにより、その配線抵抗、画素サイズ等を考慮して設計される。
図2(c)において、第一のフォトレジスト21を塗布し、第一のフォトマスク22を用いて、フォトリソグラフィー法により(露光及び現像)、所定の形状にフォトレジスト(不図示)を形成する。
その後、エッチング及びレジスト剥離(不図示)を行い、図2(d)に示す断面形状のゲート電極及びゲート配線23が形成される。このようにして図1の第1の工程は終了する。なお、この工程は、上記フォトリソグラフィー法を用いずとも、メタルマスク等を用いた選択的被着形成法によっても可能である。その場合には、フォトリソグラフィー法に用いられる、第一のフォトレジスト21の塗布や第一のフォトマスク22を用いる必要はない。そのため、図4(b)に示す断面形状のTFTを形成するために必要なマスクの数は2枚で足りる。
次に、第三のフォトレジスト42を塗布し、これに、第三のマスク43を用いてレジストパターンを形成する(図4(a))。ここまでが第5の工程である。なお、第5の工程では、特に透明画素電極部と、外部電極と接続する電極パッド部をパターニングする。
遮光部の光透過率 < 光減衰部の光透過率 < 透光部の光透過率
例えば、波長436nmの光に対して、遮光部の光透過率は約0%、光減衰部の光透過率は約20%、透光部の光透過率は約90%である。
(実施例1)
本実施例では図1のフローチャートに沿って、図2(a)〜図4(b)及び図5(a)〜図5(d)に示す逆スタガ(ボトムゲート)型TFTを有するTFT基板の製造方法を説明する。
(第1の工程)
先ず洗浄したガラス基板10(コーニング社製1737)を用意した(図2(a))。次に、ゲート電極・配線層20として、不図示のDCスパッタ装置により、Mo膜を200nmの厚さで形成した(図2(b))。次に、ゲート電極・配線層20の上に、第一のフォトレジストを塗布した(図2(c))。さらに、第一のフォトマスク22を用いてフォトリソグラフィー法とドライエッチング法により、ゲート電極・配線23を形成した(図2(d))。
次に図3(a)に示すように、第一の絶縁層30としてa−SiOx:H膜を不図示のCVD装置で、200nmの膜厚で堆積した。その際、基板温度は300℃とし、原料ガスはSiH4/N2O(流量:22/600sccm)を用い、RFパワーを350W、圧力を175Paとした。
更に、電極層32として、不図示のDCスパッタ装置により、Mo膜を200nmの膜厚で堆積した。諸条件はゲート電極・配線層20の形成条件と同じであった。
更に、第ニのフォトレジスト33を塗布した後、第ニのフォトマスク34(ハーフトーンマスク)を用いてフォトリソグラフィー法により、レジストパターンを形成した。ここで、ソース電極、ドレイン電極、透明画素電極とする領域のレジストの厚みを他の領域より薄くした(図5(a))。
次に、水で希釈した燐酸:硝酸:酢酸(混合比70%:3%:4%)ス溶液を用いたウェットエッチング法により、酸化物半導体層31と電極層32を同様な形状にパターニングした(図5(b))。
次に、不図示のアッシング装置を用いて、前記第二のフォトレジスト33のソース電極、ドレイン電極、透明画素電極を形成する領域(フォトレジスト33の膜厚が他の領域より薄い領域)を、下地の電極層32が露出するまで除去した(図5(c))。アッシング条件は、酸素ガス流量が20sccm、RFパワーが200W、圧力が5Paの条件であった。
この後、エッチングガスにCF4/O2(流量:30/30sccm)を用い、RFパワーを150W、圧力を10Paとして、電極層32をドライエッチングし、ソース電極、ドレイン電極を形成した。また同時に、透明画素電極となる領域を形成した(図5(d))。次に、残っているフォトレジスト33を除去した(図3(b))。
次に、第二の絶縁層41としてa−SiOx:H膜を不図示のCVD装置で、200nmの膜厚まで堆積した。基板温度は280℃、原料ガスはSiH4/N2O(流量:18/600sccm)、RFパワーは380W、圧力は175Paであった。第三のフォトレジスト42を塗布した後、第三のフォトマスク43を用いて、フォトリソグラフィー法により、透明画素電極となる領域と、電極端部のパッド部のフォトレジスト42をパターニングした。そして不図示のドライエッチング装置により、エッチングガスにCF4/O2(流量:20/2sccm)を用い、RFパワーを150W、圧力を5Paとして、第二の絶縁層41をドライエッチングし、図4(a)に示す形態を得た。
次に、透明画素電極44を得る為に、不図示のドライエッチング装置内で、水素プラズマ処理を行った。処理条件は、水素流量が30sccm、RFパワーが200W、圧力が175Paであった。その後レジストを剥離し、図4(b)の形態のTFT基板を得た。
このようにして得られたTFT基板と同様に作製したテストサンプルによれば、チャネル部分の抵抗率は、100Ωcmであった。また、透明画素電極部の抵抗率は10-3Ωcmであった。
以下に説明するように、実施例1と同様にTFT基板を形成した。
先ず洗浄したガラス基板10(コーニング社製1737)を用意した(図2(a))。次に、ゲート電極・配線層20として、不図示のDCスパッタ装置により、Al膜を200nmの膜厚で形成した(図2(b))。次に、ゲート電極・配線層20の上に、第一のフォトレジストを塗布した(図2(c))。さらに、第一のフォトマスク22を用いてフォトリソグラフィー法とドライエッチング法により、ゲート電極・配線23を形成した(図2(d))。
次に図3(a)に示すように、不図示のCVD装置により、第一の絶縁層30としてa−SiOx:H膜を210nmの膜厚で堆積した。基板温度は250℃、原料ガスはSiH4/N2O(流量:24/600sccm)、RFパワーは300W、圧力は172Paであった。
次に、スパッタターゲットにInGaZnO4焼結体ターゲットを備えた不図示のDCスパッタ装置を用いて、40nmの膜厚の酸化物半導体層31を堆積した。スパッタガスには酸素2.0%アルゴン混合ガスを用い、圧力は2×10-1Pa、DCパワーは300Wであった。酸化物半導体層31は、金属組成比がIn:Ga:Zn=1.00:0.84:0.70となるアモルファスIn―Ga―Zn―O膜であった。
更に、電極層32として、不図示のDCスパッタ装置により、Al膜を200nmの膜厚で堆積した。
更に、第ニのフォトレジスト33を塗布した後、第ニのフォトマスク34(ハーフトーンマスク)を用いてフォトリソグラフィー法により、フォトレジスト33をパターニングした。その際、ソース電極、ドレイン電極、透明画素電極とする領域のレジストは、他の領域より厚みを薄くした(図5(a))。
次に、水で希釈した燐酸:硝酸:酢酸(混合比70%:2%:3%)水溶液を用いたウェットエッチング法により、酸化物半導体層31と電極層32を同様な形状にパターニングした(図5(b))。
次に、不図示のアッシング装置を用いて、前記第二のフォトレジスト33のソース電極、ドレイン電極、透明画素電極を形成する領域(フォトレジスト33の膜厚が他の領域より薄い領域)を、下地の電極層32が露出するまで除去した(図5(c))。アッシング条件は、酸素ガス流量が20sccm、RFパワーが200W、圧力が5Paの条件であった。
この後、エッチングガスにCF4/O2(流量:30/30sccm)を用い、RFパワーを150W、圧力を10Paとして、電極層32をドライエッチングし、ソース電極、ドレイン電極を形成した。また同時に、透明画素電極となる領域を形成した(図5(d))。次に、残っているフォトレジスト33を除去した(図3(b))。
次に、第二の絶縁層41としてa−SiOx:H膜を不図示のCVD装置で、200nmの膜厚まで堆積した。基板温度は230℃、原料ガスはSiH4/N2O(流量:20/600sccm)、RFパワーは300W、圧力は170Paであった。第三のフォトレジスト42を塗布した後、第三のフォトマスク43を用いて、フォトリソグラフィー法により、透明画素電極となる領域と、電極端部のパッド部のフォトレジスト42をパターニングした。そして不図示のドライエッチング装置により、エッチングガスにCF4/O2(流量:20/1sccm)を用い、RFパワーを150W、圧力を5Paとして、第二の絶縁層41をドライエッチングし、図4(a)に示す形態を得た。
次に、透明画素電極44を得る為に、不図示のドライエッチング装置内で、水素プラズマ処理を行った。処理条件は、水素流量が30sccm、RFパワーが100W、圧力が185Paであった。その後レジストを剥離し、図4(b)の形態のTFT基板を得た。
このようにして得られたTFT基板と同様に作製したテストサンプルによれば、チャネル部分の抵抗率は、10Ωcmであった。また、透明画素電極部の抵抗率は、10-3Ωcmであった。
(第1の工程)
まず初めに、実施例1と同様の方法で基板10の上にゲート電極・配線23を形成した。
(第2の工程)
次に、実施例1と同様の方法で第一の絶縁層30を形成した。
次に、スパッタターゲットにInGaZnO4焼結体ターゲットを備えた不図示のDCスパッタ装置を用いて、40nmの膜厚の酸化物半導体層31を堆積した。スパッタガスには酸素13.0%アルゴン混合ガスを用い、圧力は2.5×10-1Pa、DCパワーは350Wであった。酸化物半導体層31は、金属組成比がIn:Ga:Zn=0.95:1.05:0.75となるアモルファスIn―Ga―Zn―O膜であった。
更に、電極層32として、不図示のDCスパッタ装置により、Mo膜を200nmの膜厚で堆積した。
更に、第ニのフォトレジスト33を塗布した後、第ニのフォトマスク34(ハーフトーンマスク)を用いてフォトリソグラフィー法により、フォトレジスト33をパターニングした。その際、ソース電極、ドレイン電極、透明画素電極とする領域のレジストは、他の領域より厚みを薄くした(図5(a))。
次に、水で希釈した燐酸:硝酸:酢酸(混合比70%:3%:4%)水溶液を用いたウェットエッチング法により、酸化物半導体層31と電極層32を同様形状にパターニングした(図5(b))。
次に、不図示のアッシング装置を用いて、前記第二のフォトレジスト33のソース電極、ドレイン電極、透明画素電極を形成する領域(フォトレジスト33の膜厚が他の領域より薄い領域)を、下地の電極層32が露出するまで除去した(図5(c))。アッシング条件は、酸素ガス流量が20sccm、RFパワーが200W、圧力が5Paの条件であった。
この後、エッチングガスにCF4/O2(流量:30/30sccm)を用い、RFパワーを150W、圧力を10Paとして、電極層32をドライエッチングし、ソース電極、ドレイン電極を形成した。また同時に、透明画素電極となる領域を形成した(図5(d))。次に、残っているフォトレジスト33を除去した(図3(b))。
次に、第二の絶縁層41としてa−SiOx:H膜を不図示のCVD装置で、200nmの膜厚まで堆積した。基板温度は280℃、原料ガスはSiH4/N2O(流量:18/600sccm)、RFパワーは380W、圧力は175Paであった。第三のフォトレジスト42を塗布した後、第三のフォトマスク43を用いて、フォトリソグラフィー法により、透明画素電極となる領域と、電極端部のパッド部のフォトレジスト42をパターニングした。そして不図示のドライエッチング装置により、エッチングガスにCF4/O2(流量:20/2sccm)を用い、RFパワーを150W、圧力を5Paとして、第二の絶縁層41をドライエッチングし、図4(a)に示す形態を得た。
次に、透明画素電極44を得る為に、不図示のドライエッチング装置内で、水素プラズマ処理を行った。処理条件は、水素流量が40sccm、RFパワーが350W、圧力が100Paであった。その後レジストを剥離し、図4(b)の形態のTFT基板を得た。
このようにして得られたTFT基板と同様に作製したテストサンプルによれば、チャネル部分の抵抗率は、10kΩcmであった。また、透明画素電極部の抵抗率は、3×10-3Ωcmであった。
また、プラスチックフィルムをはじめとするフレキシブル素材に低温でTFTの全てのプロセスを形成することが可能であり、フレキシブル・ディスプレイをはじめ、ICカードやIDタグなどに幅広く応用できる。
20 ゲート電極・配線層
21 第一のフォトレジスト
22 第一のフォトマスク
23 ゲート電極・配線
30 第一の絶縁層
31 酸化物半導体層
32 電極層
33 第二のフォトレジスト
34 第二のフォトマスク(ハーフトーンマスク)
41 第二の絶縁層
Claims (8)
- 酸化物半導体を含有する透明画素電極を有する薄膜トランジスタの製造方法であって、
基板の上にゲート電極を形成する第1の工程と、
前記ゲート電極の上に第一の絶縁層を形成し、前記第一の絶縁層の上に酸化物半導体からなる酸化物半導体層を形成し、前記酸化物半導体層の上に電極層を形成する第2の工程と、
前記電極層の上にフォトレジストを形成し、低い順に所定の透過率が割り当てられた遮光部、光減衰部、透光部を有するハーフトーンマスクを用いて前記フォトレジストを露光し、現像して、層厚が厚い第一の領域と、前記ハーフトーンマスクの前記光減衰部に対応し前記第一の領域より層厚が薄い第二の領域とを有するレジストパターンを形成し、前記レジストパターンをマスクとして前記電極層と前記酸化物半導体層とをエッチングする第3の工程と、
前記第二の領域のレジストパターンを除去して前記電極層が露出された非被覆領域を形成した後、残存する前記第一の領域のレジストパターンをマスクとして前記電極層をエッチングする第4の工程と、
少なくとも残存する前記電極層の上に第二の絶縁層を形成した後に、前記第二の絶縁層をパターニングする第5の工程と、
前記酸化物半導体層の一部を低抵抗化させ透明画素電極を形成する第6の工程と、を含み、
前記透明画素電極は、前記第3の工程により活性層が形成される領域とは離間して前記活性層が形成される領域とともに前記第二の領域に対応して残され、前記第4の工程により前記第二の領域に対応して露出され、前記第5の工程により露出される領域がさらに制限され、前記第6の工程により選択的に低抵抗化される、前記酸化物半導体層の領域であることを特徴とする薄膜トランジスタの製造方法。 - 共通の酸化物半導体を含有する活性層と透明画素電極とを有する薄膜トランジスタの製造方法であって、
基板の上にゲート電極を形成する第1の工程と、
前記ゲート電極の上に第一の絶縁層を形成し、前記第一の絶縁層の上に酸化物半導体からなる酸化物半導体層を形成し、前記酸化物半導体層の上に電極層を形成する第2の工程と、
前記電極層の上にフォトレジストを形成し、ハーフトーンマスクを用いて前記フォトレジストを露光し、現像して、少なくともソース電極およびドレイン電極とに対応して設けられパターン厚が厚い第一の領域と、活性層および透明画素電極に対応して設けられ前記第一の領域よりパターン厚が薄い第二の領域とを有するレジストパターンを形成し、前記レジストパターンをマスクとして前記電極層と前記酸化物半導体層をエッチングする第3の工程と、
前記第二の領域のレジストパターンを除去して前記電極層が露出された非被覆領域を形成した後、残存する前記第一の領域のレジストパターンをマスクとして前記電極層をエッチングし、前記ソース電極および前記ドレイン電極のそれぞれに対応する電極パターンと、前記活性層が形成される領域と前記透明画素電極が形成される領域を含む領域とのそれぞれに対応して前記酸化物半導体層が露出された露出パターンと、を形成する第4の工程と、
少なくとも前記電極層の上に第二の絶縁層を形成した後に、前記露出パターンの一部を残して前記第二の絶縁層をパターニングする第5の工程と、
パターニングされた前記第二の絶縁層をマスクとして、前記露出パターンの領域内の前記酸化物半導体層の一部を低抵抗化させ前記透明画素電極を形成する第6の工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。 - 前記酸化物半導体は、In、Zn及びSnからなる群から選ばれる少なくとも1種類の元素を含む酸化物半導体、あるいはIn、Zn及びGaを含む酸化物半導体であることを特徴とする請求項1又は2に記載の薄膜トランジスタの製造方法。
- 前記酸化物半導体は、アモルファスであることを特徴とする請求項1乃至3のいずれか1項に記載の薄膜トランジスタの製造方法。
- 前記第4の工程において、前記第二の領域のレジストパターンをアッシング処理で除去した後、ドライエッチングすることを特徴とする請求項1乃至4のいずれか1項に記載の薄膜トランジスタの製造方法。
- 前記第3の工程のエッチングが、ウェットエッチングであることを特徴とする請求項1乃至5のいずれか1項に記載の薄膜トランジスタの製造方法。
- 前記透明画素電極は、前記ソース電極または前記ドレイン電極のいずれか一方に対して、前記酸化物半導体層を介して電気的に接続されるものであることを特徴とする請求項1乃至6のいずれか1項に記載の薄膜トランジスタの製造方法。
- 前記第二の領域は、前記ソース電極または前記ドレイン電極のいずれか一方と電気的に接続される配線に対応して設けられた領域を含み、
前記透明画素電極は、前記ソース電極または前記ドレイン電極のいずれか一方と前記配線とを電気的に接続するように前記酸化物半導体層に設けられたものであることを特徴とする請求項1乃至7のいずれか1項に記載の薄膜トランジスタの製造方法。
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