JP6083089B2 - 半導体装置、表示装置および電子機器 - Google Patents

半導体装置、表示装置および電子機器 Download PDF

Info

Publication number
JP6083089B2
JP6083089B2 JP2013066219A JP2013066219A JP6083089B2 JP 6083089 B2 JP6083089 B2 JP 6083089B2 JP 2013066219 A JP2013066219 A JP 2013066219A JP 2013066219 A JP2013066219 A JP 2013066219A JP 6083089 B2 JP6083089 B2 JP 6083089B2
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
electrode
conductive film
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013066219A
Other languages
English (en)
Other versions
JP2014192319A (ja
JP2014192319A5 (ja
Inventor
康浩 寺井
康浩 寺井
孝英 石井
孝英 石井
歩 佐藤
歩 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Joled Inc
Original Assignee
Joled Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Joled Inc filed Critical Joled Inc
Priority to JP2013066219A priority Critical patent/JP6083089B2/ja
Priority to TW103105342A priority patent/TW201438253A/zh
Priority to KR1020140023090A priority patent/KR20140118739A/ko
Priority to US14/202,852 priority patent/US9178074B2/en
Priority to CN201410105909.3A priority patent/CN104078510A/zh
Publication of JP2014192319A publication Critical patent/JP2014192319A/ja
Publication of JP2014192319A5 publication Critical patent/JP2014192319A5/ja
Application granted granted Critical
Publication of JP6083089B2 publication Critical patent/JP6083089B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Description

本技術は、酸化物半導体膜を有する半導体装置、表示装置および電子機器に関する。
亜鉛（Ｚｎ）やインジウム（Ｉｎ）を含む酸化物は、半導体デバイスの活性層として優れた性質を示し、近年、ＴＦＴ，発光デバイス，透明導電膜などへの応用を目指して開発が進められている。特に、Ｚｎ，Ｉｎ，Ｇａの複合酸化物を用いたＴＦＴは、液晶ディスプレイなどに一般的に使用される非晶質シリコン（ａ−Ｓｉ：Ｈ）を用いたＴＦＴと比較してその電子移動度が大きく、優れた電気特性を示すことがわかっている。
このような酸化物半導体を用いたＴＦＴ（Thin Film Transistor）では、ボトムゲート型およびトップゲート型のＴＦＴがこれまでに報告されている。ボトムゲート型の構造は、ゲート電極上にゲート絶縁膜を間にして酸化物半導体の薄膜層を設けたものである。この構造は、現在事業化されている、非晶質シリコンをチャネルとして用いたＴＦＴ構造と類似している。このため、既存の非晶質シリコンによるＴＦＴの製造プロセスを転用し易く、酸化物半導体を利用したＴＦＴにおいても、ボトムゲート型の構造が多く用いられている。
上記のようにして、酸化物半導体材料はＴＦＴのチャネル膜として用いられる一方、その導電性を高めて容量素子の電極などに用いる方法も検討されている（例えば特許文献１）。酸化物半導体材料では、酸素欠陥によりキャリアが生成する。即ち、酸化物半導体材料に還元処理を施すことで、その導電性を向上させることが可能となる。還元処理としては、例えば、アルゴン処理、窒素（Ｎ2）雰囲気下でのアニールまたは水素処理等が挙げられる（例えば、特許文献２〜４）。水素処理とは、例えば水素プラズマ照射である。
特開２０１１−１０００９１号公報 特開２０１０−１６６０３０号公報 特開２０１０−２２２２１４号公報 特開２０１１−０９１２７９号公報
しかしながらデバイスの製造工程では、酸化物半導体材料に還元処理を行った後も、酸化処理等の様々な処理が施されるため、酸化物半導体材料の導電性を安定して維持することは困難である。
本技術はかかる問題点に鑑みてなされたもので、その目的は、安定した導電性の酸化物半導体膜を有する半導体装置、表示装置および電子機器を提供することにある。
本技術による半導体装置は、トランジスタと共に、酸化物半導体膜と、酸化物半導体膜に電気的に接続された第１導電膜と、第１導電膜と酸化物半導体膜との間の第１絶縁膜とを備えたものである。
本技術による半導体装置は、ゲート電極およびゲート電極に対向するチャネル膜を有するトランジスタと、酸化物半導体膜および酸化物半導体膜に電気的に接続された第１導電膜が一方の電極、酸化物半導体膜を間にして第１導電膜に対向する第２導電膜が他方の電極を構成する容量素子と、第１導電膜と前記酸化物半導体膜との間の第１絶縁膜と、第２導電膜と酸化物半導体膜との間の第２絶縁膜とを備え、ゲート電極と同層に第１導電膜、チャネル膜と同層に酸化物半導体膜がそれぞれ配置され、第１絶縁膜はゲート電極とチャネル膜との間に延在しているものである。
本技術による第１の表示装置は、上記本技術の半導体装置を備えたものである。本技術による第２の表示装置は、酸化物半導体膜および酸化物半導体膜に電気的に接続された第１導電膜により構成された第１電極と、第１電極に対向する第２電極と、第１電極と第２電極との間の表示層と、ゲート電極およびゲート電極に対向するチャネル膜を有し、表示層を駆動するトランジスタと、第１導電膜と酸化物半導体膜との間の第１絶縁膜とを備え、ゲート電極と同層に第１導電膜、チャネル膜と同層に酸化物半導体膜がそれぞれ配置され、第１絶縁膜はゲート電極とチャネル膜との間に延在しているものである。
本技術による第１の電子機器は、上記本技術の第１の表示装置を備えたものである。本技術による第２の電子機器は、上記本技術の第２の表示装置を備えたものである。
本技術の半導体装置、表示装置および電子機器では、第１導電膜により酸化物半導体膜内のキャリア生成量を制御するようにしたので、酸化物半導体膜の導電性を安定して維持することができる。
本技術の第１の実施の形態に係る半導体装置の要部の構成を表す断面図である。 図１に示した半導体装置を有する表示装置の全体構成の一例を表す図である。 図２に示した画素駆動回路の一例を表す図である。 図１に示した半導体装置の製造工程を表す断面図である。 図４Ａに続く工程を表す断面図である。 図４Ｂに続く工程を表す断面図である。 図４Ｃに続く工程を表す断面図である。 比較例に係る半導体装置の構成を表す断面図である。 図５に示した容量素子の状態を模式的に表した図である。 図１に示した容量素子の状態を模式的に表した図である。 図１および図５に示した容量素子のＩＶ特性を表す図である。 図７Ａに示したＩＶ特性の０Ｖ近傍を表す図である。 図１に示した半導体膜がデプレッション特性を示す場合のＩＶ特性を表す図である。 図８Ａに示したＩＶ特性の０Ｖ近傍を表す図である。 図１に示したトランジスタが有する寄生容量について説明するための断面図である。 本技術の第２の実施の形態に係る表示装置の要部の構成を表す断面図である。 図１０に示した表示装置の製造工程を表す断面図である。 図１１Ａに続く工程を表す断面図である。 図１等に示した表示装置を含むモジュールの概略構成を表す平面図である。 適用例１の外観を表す斜視図である。 適用例２の表側から見た外観を表す斜視図である。 適用例２の裏側から見た外観を表す斜視図である。 適用例３の外観を表す斜視図である。 適用例４の外観を表す斜視図である。 適用例５の閉じた状態を表す図である。 適用例５の開いた状態を表す図である。 図１に示した半導体装置の他の例を表す断面図である。
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（酸化物半導体膜および第１導電膜が容量素子の一方の電極を構成する例）
２．第２の実施の形態（酸化物半導体膜および第１導電膜が表示層を間にした一対の電極の一方を構成する例）
〔第１の実施の形態〕
図１は第１の実施の形態に係る半導体装置（半導体装置１０）の断面構成を表している。半導体装置１０は、基板１１上の互いに隣り合う位置にトランジスタ１０Ｔおよび容量素子１０Ｃを有するものであり、例えば図２に示したような表示装置１に適用される。
表示装置１は、例えば液晶層または有機ＥＬ（Electroluminescence）層等の表示層を含んでおり、この表示層が半導体装置１０により画素１００毎に駆動されるようになっている。表示領域１１０には、画素１００がマトリクス状に二次元配置されると共に画素１００を駆動するための画素駆動回路１４０が設けられている。画素駆動回路１４０において、列方向（Ｙ方向）には複数の信号線１２０Ａ（１２０Ａ１，１２０Ａ２，・・・，１２０Ａｍ，・・・）が配置され、行方向（Ｘ方向）には複数の走査線１３０Ａ（１３０Ａ１，・・・，１３０Ａｎ，・・・）が配置されている。信号線１２０Ａと走査線１３０Ａとの交差点に、一の画素１００が設けられている。信号線１２０Ａはその両端が信号線駆動回路１２０に接続され、走査線１３０Ａはその両端が走査線駆動回路１３０に接続されている。
信号線駆動回路１２０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧を、信号線１２０Ａを介して選択された画素１００に供給するものである。走査線駆動回路１３０は、入力されるクロックパルスに同期してスタートパルスを順にシフト（転送）するシフトレジスタなどによって構成されている。走査線駆動回路１３０は、各画素１００への映像信号の書き込みに際し行単位でそれらを走査し、各走査線１３０Ａに走査信号を順次供給するものである。信号線１２０Ａには信号線駆動回路１２０からの信号電圧が、走査線１３０Ａには走査線駆動回路１３０からの走査信号がそれぞれ供給されるようになっている。
図３に画素駆動回路１４０の一構成例を表す。上記半導体装置１０は、例えばこの画素駆動回路１４０を構成するものである。画素駆動回路１４０は、駆動トランジスタＴｒ１および書込トランジスタＴｒ２と、その間のキャパシタ（容量素子１０Ｃ）と、例えば有機ＥＬ素子等の表示素子１００Ｄとを有するアクティブ型の駆動回路である。表示素子１００Ｄは、駆動トランジスタＴｒ１と直列に接続されている。駆動トランジスタＴｒ１または書込トランジスタＴｒ２のうちの少なくとも一方が半導体装置１０のトランジスタ１０Ｔにより構成されている。
[半導体装置の要部構成]
次に、再び図１を参照して、半導体装置１０の詳細な構成について説明する。
トランジスタ１０Ｔは、基板１１側からゲート電極１２Ｔ、チャネル膜１４Ｔおよびソース・ドレイン電極１６Ａ，１６Ｂがこの順に配置されたボトムゲート型（逆スタガ型）の薄膜トランジスタである。ゲート電極１２Ｔとチャネル膜１４Ｔとの間には第１絶縁膜１３が設けられており、チャネル膜１４Ｔ上の一部は第２絶縁膜１５により覆われている。
基板１１は、ガラス基板やプラスチックフィルムなどにより構成されている。プラスチック材料としては、例えばＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）などが挙げられる。スパッタリング法等により、基板１１を加熱することなく半導体層１４を成膜することが可能であれば、基板１１に安価なプラスチックフィルムを用いることも可能である。
ゲート電極１２Ｔは、トランジスタ１０Ｔにゲート電圧を印加し、このゲート電圧によりチャネル膜１４Ｔ中のキャリア密度を制御する役割を有するものである。ゲート電極１２Ｔは基板１１上の選択的な領域に、例えば１００ｎｍ〜５００ｎｍの厚みで設けられている。ゲート電極１２Ｔは、例えば白金（Ｐｔ），チタン（Ｔｉ），ルテニウム（Ｒｕ），モリブデン（Ｍｏ），銅（Ｃｕ），タングステン（Ｗ），ニッケル（Ｎｉ），アルミニウム（Ａｌ）およびタンタル（Ｔａ）等の金属単体または合金により構成されている。また、ゲート電極１２Ｔをインジウム錫酸化物(ＩＴＯ)、インジウム亜鉛酸化物(ＩＺＯ)、酸化亜鉛(ＺｎＯ)等の透明導電性薄膜により構成してもよい。
第１絶縁膜１３は、例えば、厚み１００ｎｍ〜５００ｎｍの範囲で設けられており、ゲート絶縁膜として機能している。この第１絶縁膜１３は、例えばシリコン酸化膜，シリコン窒化膜，シリコン酸窒化膜，ハフニウム酸化膜，アルミニウム酸化膜，アルミニウム窒化膜，タンタル酸化膜，ジルコニウム酸化膜，ハフニウム酸窒化膜，ハフニウムシリコン酸窒化膜,アルミニウム酸窒化膜，タンタル酸窒化膜およびジルコニウム酸窒化膜のうちの少なくとも１つを含む絶縁膜により形成される。第１絶縁膜１３は単層構造としてもよく、または２種類以上の積層構造としてしてもよい。第１絶縁膜１３を２種類以上の積層構造とした場合、チャネル膜１４Ｔとの界面特性を改善したり、外気からチャネル膜１４Ｔへの不純物の混入を抑制することが可能である。
チャネル膜１４Ｔは第１絶縁膜１３上に島状に設けられており、ソース・ドレイン電極１６Ａとソース・ドレイン電極１６Ｂとの間のゲート電極１２Ｔに対向する位置にチャネル領域が形成される。チャネル膜１４Ｔは、例えばインジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），ジルコニウム（Ｚｒ），アルミニウム（Ａｌ）およびチタン（Ｔｉ）のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体により構成されている。具体的には、酸化亜鉛を主成分とする透明な酸化物半導体、例えば酸化インジウムガリウム亜鉛（ＩＧＺＯ），酸化亜鉛，アルミニウムドープ酸化亜鉛（ＡＺＯ）またはガリウムドープ酸化亜鉛（ＧＺＯ）等である。チャネル膜１４Ｔの厚みは、製造工程でのアニールによる酸素供給効率を考慮すると、例えば５ｎｍ〜１００ｎｍであることが好ましい。チャネル膜１４Ｔは非晶質状態であっても、結晶状態であってもよいが、結晶状態であればエッチング溶液に対する耐性が高くなり、デバイス構造形成への応用が容易となる。
第２絶縁膜１５は、チャネル膜１４Ｔのチャネル領域上に設けられ、ソース・ドレイン電極１６Ａ，１６Ｂの形成時にチャネル膜１４Ｔの損傷を防止するものである。第２絶縁膜１５は、例えば、厚み５０ｎｍ〜４００ｎｍのシリコン酸化膜，シリコン窒化膜または酸化アルミニウム膜等により構成されている。複数の種類の絶縁膜を積層させて第２絶縁膜１５を構成するようにしてもよい。
ソース・ドレイン電極１６Ａ，１６Ｂは、チャネル膜１４Ｔ上に設けられ、チャネル膜１４Ｔに電気的に接続されている。ソース・ドレイン電極１６Ａ，１６Ｂは、例えばモリブデン，アルミニウム，銅，チタン，ＩＴＯまたはこれらの合金からなる金属膜の単層膜あるいは２種以上のこれらの金属膜よりなる積層膜である。例えば、モリブデン、アルミニウム、モリブデンの順に５０ｎｍ、５００ｎｍ、５０ｎｍの膜厚で積層した３層膜にすると、チャネル膜１４Ｔの電気特性を安定して保持することができる。また、モリブデンの他、ＩＴＯあるいは酸化チタン等の酸素を含む金属膜がチャネル膜１４Ｔに接触するように構成されていてもよい。酸化物半導体材料からなるチャネル膜１４Ｔが酸素を引き抜き易い金属膜と接触すると、酸化物半導体の酸素が引き抜かれ、欠陥が形成されてしまう。よって、ソース・ドレイン電極１６Ａ，１６Ｂのうち、チャネル膜１４Ｔに接触する部分に酸素を含む金属膜を用いることによりトランジスタ１０Ｔの電気特性を安定化させることができる。
容量素子１０Ｃは、基板１１側から第１導電膜１２Ｃ、半導体膜１４Ｃ（酸化物半導体膜）および第２導電膜１７をこの順に有するものである。第１絶縁膜１３および第２絶縁膜１５は、トランジスタ１０Ｔおよび容量素子１０Ｃに共通して設けられており、第１絶縁膜１３は第１導電膜１２Ｃと半導体膜１４Ｃとの間、第２絶縁膜１５は半導体膜１４Ｃと第２導電膜１７との間に延在している。本実施の形態では、半導体膜１４Ｃに第１導電膜１２Ｃを電気的に接続するための配線１６Ｃが設けられている。即ち、半導体膜１４Ｃと第１導電膜１２Ｃとは互いに同電位となっている。詳細は後述するが、これにより第１導電膜１２Ｃを介して半導体膜１４Ｃ内のキャリア生成量を制御することが可能となり、半導体膜１４Ｃの導電性を安定して維持することができる。
互いに電気的に接続された第１導電膜１２Ｃおよび半導体膜１４Ｃは容量素子１０Ｃの下部電極（一方の電極）として機能するものである。例えば第１導電膜１２Ｃはゲート電極１２Ｔと、半導体膜１４Ｃはチャネル膜１４Ｔとそれぞれ同層に配置されている。第１導電膜１２Ｃにはゲート電極１２Ｔと同様の金属材料を、半導体膜１４Ｃにはチャネル膜１４Ｔと同様の酸化物半導体材料をそれぞれ用いることが可能である。第１導電膜１２Ｃとゲート電極１２Ｔ、半導体膜１４Ｃとチャネル膜１４Ｔ、それぞれの構成材料が互いに異なっていてもよい。
配線１６Ｃは、半導体膜１４Ｃに接して例えばその上面から端面を覆うと共に第１絶縁膜１３を貫通して第１導電膜１２Ｃに達している。第２導電膜１７は、容量素子１０Ｃの上部電極（他方の電極）であり、この第２導電膜１７と半導体膜１４Ｃとの間の第２絶縁膜１５が容量絶縁膜としての役割を担っている。このように、容量素子１０Ｃでは、トランジスタ１０Ｔのゲート絶縁膜（第１絶縁膜１３）とは別の絶縁膜（第２絶縁膜１５）を容量絶縁膜として用いることができる。配線１６Ｃおよび第２導電膜１７には、ソース・ドレイン電極１６Ａ，１６Ｂと同様の導電材料を用いることが可能であるが、それぞれの構成材料は異なっていてもよい。

このような半導体装置１０は、例えば次のようにして製造することができる（図４Ａ〜図４Ｄ）。
まず基板１１の全面に例えばスパッタリング法やＣＶＤ（Chemical Vapor Deposition；化学気相成長）法を用いて金属薄膜を成膜する。次いで、この金属薄膜をフォトリソグラフィおよびエッチング法を用いてパターニングして、ゲート電極１２Ｔおよび第１導電膜１２Ｃを形成する（図４Ａ）。
続いて、図４Ｂに示したように、ゲート電極１２Ｔおよび第１導電膜１２Ｃが設けられた基板１１の全面に、例えばプラズマＣＶＤ法によりシリコン窒化膜およびシリコン酸化膜の積層膜よりなる第１絶縁膜１３を形成する。このプラズマＣＶＤ法による第１絶縁膜１３の形成は、例えば原料ガスとしてシラン，アンモニア（ＮＨ3）および窒素（Ｎ2）等のガスを用いてシリコン窒化膜を成膜し、例えば原料ガスとしてシランおよび一酸化二窒素等を含むガスを用いてシリコン酸化膜を成膜して行う。また、プラズマＣＶＤ法に代えて、スパッタリング法により、シリコン窒化膜，シリコン酸化膜，酸化アルミニウム膜または窒化アルミニウム膜よりなる第１絶縁膜１３を形成してもよい。スパッタリング法では、ターゲットとしてシリコンを用い、スパッタリングの放電雰囲気中に酸素，水蒸気，窒素等を流して反応性プラズマスパッタリングとすることでシリコン酸化膜あるいはシリコン窒化膜等を形成する。
第１絶縁膜１３を形成した後、図４Ｃに示したように、例えばスパッタリング法により、第１絶縁膜１３の上に例えば酸化物半導体材料を成膜し、これをパターニングすることによりチャネル膜１４Ｔおよび半導体膜１４Ｃを形成する。酸化物半導体材料として酸化インジウムガリウム亜鉛を用いる場合には、酸化インジウムガリウム亜鉛のセラミックをターゲットとしたＤＣ（Direct Current;直流）スパッタリング法を用い、アルゴン（Ａｒ）と酸素（Ｏ2）との混合ガスによりプラズマ放電を行う。なお、アルゴンおよび酸素ガスの導入は、プラズマ放電前に、真空容器内を真空度が１×１０-4Ｐａ以下になるまで排気した後に行う。
また、酸化物半導体材料として酸化亜鉛を用いる場合には、酸化亜鉛のセラミックをターゲットとしたＲＦ（Radio Frequency；高周波）スパッタリング法を行う。または、亜鉛の金属ターゲットを用いてアルゴンおよび酸素を含むガス雰囲気中でＤＣ電源を用いたスパッタリング法を行うようにしてもよい。
このとき、チャネルとなるチャネル膜１４Ｔおよび半導体膜１４Ｃ中のキャリア濃度は、酸化物形成の際のアルゴンおよび酸素の流量比を変化させることで制御することが可能である。
更に、酸化物半導体材料に結晶性酸化物半導体を用いた場合には、酸化物半導体材料の成膜後に、例えばレーザ光の照射等による結晶化アニール処理を施すようにしてもよい。結晶性材料としては、例えば酸化亜鉛，インジウム，ガリウム，ジルコニウムおよびスズ等からなり、このうちのインジウムまたはスズの比率が他のものよりも高い酸化物半導体が挙げられる。
チャネル膜１４Ｔおよび半導体膜１４Ｃを設けた後、基板１１の全面に例えばシリコン酸化膜またはシリコン窒化膜等の絶縁膜を成膜する。この絶縁膜をフォトリソグラフィおよびエッチングによりパターニングして、第２絶縁膜１５を形成する（図４Ｄ）。この絶縁膜のパターニングでは、チャネル膜１４Ｔとソース・ドレイン電極１６Ａ，１６Ｂとの間の接続部分および半導体膜１４Ｃと配線１６Ｃとの間の接続部分には開口を設けておく。このパターニングと同時に、あるいは第２絶縁膜１５を設けた後、第１絶縁膜１３に第１導電膜１２Ｃに達する接続孔Ｈを形成する。
第１絶縁膜１３に接続孔Ｈを設けた後、基板１１の全面に例えばスパッタリング法により金属膜を成膜する。この金属膜をエッチング法によりパターニングして、ソース・ドレイン電極１６Ａ，１６Ｂ、配線１６Ｃおよび第２導電膜１７を形成する。このように、ソース・ドレイン電極１６Ａ，１６Ｂ、配線１６Ｃおよび第２導電膜１７を同一の金属膜から形成することにより、製造工程数を減らすことが可能となる。以上により、図１に示した半導体装置１０（トランジスタ１０Ｔおよび容量素子１０Ｃ）が完成する。このようにして半導体装置１０を含む画素駆動回路１４０を設けた後、表示層を形成して表示装置１を製造する。
この表示装置１では、各画素１０に対して走査線駆動回路１３０から書込トランジスタＴｒ２のゲート電極を介して走査信号が供給されると共に、信号線駆動回路１２０から画像信号が書込トランジスタＴｒ２を介して容量素子１０Ｃに保持される。すなわち、この容量素子１０Ｃに保持された信号に応じて駆動トランジスタＴｒ１がオンオフ制御され、これにより画素１００に駆動電流が注入される。これらトランジスタＴｒ１，Ｔｒ２（トランジスタ１０Ｔ）では、ゲート電極１２Ｔにしきい値電圧以上の電圧（ゲート電圧）が印加されると、ソース・ドレイン電極１６Ａとソース・ドレイン電極１６Ｂとの間のチャネル膜１４Ｔのチャネル領域中に電流（ドレイン電流）が生じ、上述のように駆動を行う。
ここでは、容量素子１０Ｃの半導体膜１４Ｃに第１導電膜１２Ｃが電気的に接続されているので、半導体膜１４の導電性を安定して維持することができる。以下、これについて詳細に説明する。
図５は比較例に係る半導体装置（半導体装置１０１）の断面構成を表したものである。この半導体装置１０１の容量素子１０１Ｃでは、半導体膜１４Ｃが第１導電膜１２Ｃに電気的に接続されておらず、半導体膜１４Ｃおよび第１導電膜１２Ｃが一対の電極として機能するようになっている。
図６Ａは容量素子１０１Ｃの回路構成、図６Ｂは容量素子１０Ｃの回路構成をそれぞれ模式的に表したものである。このような容量素子１０Ｃ，１０１Ｃそれぞれを構成する半導体膜１４Ｃに流れる電流および印加電圧のＩＶ特性を図７Ａ，図７Ｂに示す。図７Ａは容量素子１０Ｃ，１０１Ｃにコントロール電圧ＶCを印加したときに流れる電流ＩCの絶対値を表したものである。容量素子１０Ｃには正のコントロール電圧ＶC、容量素子１０１Ｃには負のコントロール電圧ＶCを印加したときに電流ＩCが流れる。容量素子１０１Ｃでは半導体膜１４Ｃが導電膜に接続されていないので、半導体膜１４Ｃ内のキャリアが周辺電位による影響を受けやすい。従って、容量素子１０１Ｃに電流が流れ始める際のコントロール電圧ＶCは、ばらつきが大きく、０Ｖから離れている（図７Ａ）。
一方、容量素子１０Ｃでは、半導体膜１４Ｃに第１導電膜１２Ｃが電気的に接続されているので、半導体膜１４Ｃ内のキャリア生成量を制御し、キャリアを安定した状態で生成させることができる。これにより、半導体膜１４Ｃおよび第１導電膜１２Ｃがショットキー特性を示し、容量素子１０Ｃには０Ｖ近傍から安定して電流ＩCが流れる（図７Ｂ）。このような半導体膜１４Ｃの導電性は、半導体装置１の製造過程で様々な処理が施されることによっても維持される。
容量素子１０Ｃの半導体膜１４Ｃは、導体として用いることも可能である。図８Ａ，図８Ｂに示したように、デプレッション特性を示す容量素子１０Ｃｄでは、負のコントロール電圧ＶCを印加した場合にも電流ＩCが流れる。即ち、常導性を示している。図８Ａ，図８Ｂ中の実線は、デプレッション特性を示す容量素子１０Ｃｄ、破線はエンハンスモードの容量素子１０Ｃｅをそれぞれ表している。
また、容量素子１０Ｃではトランジスタ１０Ｔのゲート絶縁膜（第１絶縁膜１３）とは別の絶縁膜（第２絶縁膜）を容量絶縁膜として用いることができるので、保持容量を向上させることが可能となる。
トランジスタ１０Ｔにはチャネル保護膜（第２絶縁膜１５）が設けられているので、平面視でゲート電極１２Ｔとソース・ドレイン電極１６Ａ，１６Ｂとが重なる領域（領域Ｐ）が大きくなる（図９）。これは、トランジスタ１０Ｔを形成する際に、ゲート電極１２Ｔに対するチャネル保護膜、ソース・ドレイン電極１６Ａ，１６Ｂそれぞれのズレを考慮して余白を確保しておくためである。このような領域Ｐの増加により、トランジスタ１０Ｔの寄生容量が増加する虞がある。
容量素子１０１Ｃ（図５）ではトランジスタ１０Ｔのゲート絶縁膜と同一の第１絶縁膜１３が容量絶縁膜となるのに対し、容量素子１０Ｃでは、保持容量の向上に適した第２絶縁膜１５を選択することができる。例えば、第２絶縁膜１５に用いる絶縁材料の誘電率を大きくすることで、容量素子１０Ｃの保持容量を高めることができる。あるいは、第２絶縁膜１５の膜厚を薄くするようにしてもよい。半導体装置１０では、トランジスタ１０Ｔの寄生容量が増加した場合にも装置全体での保持容量を大きくすることができ、これにより補正精度を向上させることが可能となる。
このように本実施の形態の半導体装置１０では、半導体膜１４Ｃに第１導電膜１２Ｃを電気的に接続するようにしたので、半導体膜１４Ｃの導電性を安定して維持することができる。
また、トランジスタ１０Ｔのゲート絶縁膜とは別に、容量絶縁膜（第２絶縁膜１５）を選択することができるので、容量素子１０Ｃの保持容量を向上させることが可能となる。
以下、他の実施の形態について説明するが、以降の説明において上記実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。
〔第２の実施の形態〕
図１０は、本技術の第２の実施の形態に係る表示装置（表示装置２）の断面構成を表したものである。この表示装置２では、第１導電膜１２Ｃおよび半導体膜１４Ｃが有機ＥＬ素子の陽極（第１電極２１）として用いられている。この点において表示装置２は、上記第１の実施の形態の半導体装置１０と異なるものである。
表示装置２は、例えばトップエミッション型の有機ＥＬ表示装置であり、トランジスタ１０Ｔと隣り合う位置に有機ＥＬ素子２０が配置されている。この有機ＥＬ素子２０は、基板１１側から第１電極２１、隔壁２２、有機層２３および第２電極２４をこの順に有している。
第１電極２１は例えば画素１００（図２）毎に設けられており、複数の第１電極２１が基板１１上に互いに離間して配置されている。図１０は、一の画素１００に対応する有機ＥＬ素子２０を表している。本実施の形態では、半導体膜１４Ｃに第１導電膜１２Ｃを電気的に接続するようにしたので、半導体膜１４Ｃの導電性を安定して維持することができる。これにより、上述のように半導体膜１４Ｃおよび第１導電膜１２Ｃを第１電極２１として用いることが可能となる。第１導電膜１２Ｃおよび半導体膜１４Ｃは、上記第１の実施の形態で説明したように、例えばそれぞれトランジスタ１０Ｔのゲート電極１２Ｔ、チャネル膜１４Ｔと同層に設けられ、配線１６Ｃにより接続されている。
第１電極２１は陽極としての機能に加えて反射層としての機能も備えたものである。即ち第１電極２１は、反射率が高く、かつ、正孔注入性も高い材料により構成されていることが望ましい。第１導電膜１２Ｃに銀（Ａｇ），アルミニウム（Ａｌ）およびこれらの合金等からなる光反射性の高い金属膜、半導体膜１４Ｃおよび絶縁膜１３に光透過性の高い材料をそれぞれ用いることにより、反射層としての機能を有する第１電極２１を構成することができる。また、第１電極２１のうち、有機層２３に接する部分が半導体膜１４Ｃであるので、有機層２３と第１電極２１とのコンタクトを向上させることができる。
半導体膜１４Ｃ上の隔壁２２には各有機ＥＬ素子２０の発光領域を規定するための開口が設けられている。隔壁２２は発光領域を正確に所望の形状に制御すると共に、第１電極２１と第２電極２４との間の絶縁性および隣接する有機ＥＬ素子２０間の絶縁性を確保する役割を担っている。隔壁２２には例えば、酸化シリコン，窒化シリコン，酸窒化シリコンおよび酸化アルミニウム等の無機材料を用いることができる。複数の絶縁材料を積層して隔壁２２を構成するようにしてもよい。隔壁２２にイミド系およびノボラック系の有機樹脂材料を用いるようにしてもよい。隔壁２２の厚みは例えば５０ｎｍ〜２５００ｎｍである。
有機層２３は、例えば、第１電極２１側から、正孔注入層，正孔輸送層，発光層，電子輸送層および電子注入層（いずれも図示せず）をこの順に有している。全ての有機ＥＬ素子２０に共通して有機層２３を設けるようにしてもよく、あるいは、有機ＥＬ素子２０毎に有機層２３を設けるようにしてもよい。
第２電極２４は、有機層２３を間にして第１電極２１と対をなしている。この第２電極２４は、例えば全ての有機ＥＬ素子２０に共通して設けられており、半透過性反射層としての機能をも有するものである。具体的には、第２電極２４としてアルミニウム（Ａｌ），マグネシウム（Ｍｇ），カルシウム（Ｃａ）またはナトリウム（Ｎａ）の合金を用いることができる。中でも、マグネシウムと銀との合金（Ｍｇ−Ａｇ合金）は、薄膜での導電性と光吸収の小ささとを兼ね備えているので好ましい。Ｍｇ−Ａｇ合金におけるマグネシウムと銀との比率は特に限定されないが、膜厚比でＭｇ：Ａｇ＝２０：１〜１：１の範囲であることが望ましい。また、第２電極１７の材料は、アルミニウム（Ａｌ）とリチウム（Ｌｉ）との合金（Ａｌ−Ｌｉ合金）でもよい。
このように、第１導電膜１２Ｃに反射層としての機能、第２電極２４に半透過反射層としての機能をそれぞれ設けることにより、有機ＥＬ素子２０は有機層２３の発光層で発生した光を共振させることが可能となる。詳細には、第１電極２１の反射層の表面を一端、第２電極２４の半透過性反射層の裏面を他端としてこれらの間で光が共振する。この共振構造は光の多重干渉を引き起こし、一種の狭帯域フィルタとして作用する。即ち、取り出される光のスペクトルの半値幅が減少し、色純度を向上させることができる。
一端と他端との間の光学的距離Ｌは以下の数１を満たすことが好ましい。これにより、共振波長（取り出される光のスペクトルのピーク波長）と、取り出したい光のスペクトルのピーク波長とを一致させることができる。光学的距離Ｌは、実際には、数１を満たす正の最小値となるように選択することが好ましい。
（数１）
（２Ｌ）／λ＋Φ／（２π）＝ｍ
（式中、Ｌは一端と他端との間の光学的距離、Φは一端で生じる反射光の位相シフトΦ1 と他端で生じる反射光の位相シフトΦ2 との和（Φ＝Φ1 ＋Φ2 ）（ｒａｄ）、λは他端（第２電極２４）の側から取り出したい光のスペクトルのピーク波長、ｍはＬが正となる整数をそれぞれ表す。なお、数１においてＬおよびλは単位が共通すればよいが、例えば（ｎｍ）を単位とする。）
表示装置２では、第１電極２１の反射層を半導体膜１４Ｃと離間した第１導電膜１２Ｃにより構成しているので、半導体膜１４Ｃと第１導電膜１２Ｃとの間の第１絶縁膜１３の厚みを制御して容易に光学的距離Ｌを調整することができる。半導体膜１４Ｃと共に第１絶縁膜１３も光透過性であることが好ましい。有機層２３で発生する光に対する、半導体膜１４Ｃおよび第１絶縁膜１３の透過率は５０％以上であることが好ましい。
第２電極２４は例えば窒化ケイ素（ＳｉＮx）または酸化ケイ素等からなる保護膜に覆われている（図示せず）。この保護膜上に接着層を介して対向基板が配置されており（図示せず）、この対向基板側から光が取り出される。
このような表示装置２は、例えば以下のようにして製造することができる。
まず、上記半導体装置１０と同様にして、基板１１上にチャネル膜１４Ｔおよび半導体膜１４Ｃまで設けた後、第２絶縁膜１５を形成する（図１１Ａ）。この第２絶縁膜１５の形成工程では、チャネル膜１４Ｔとソース・ドレイン電極１６Ａ，１６Ｂとの間の接続部分、半導体膜１４Ｃと配線１６Ｃとの間の接続部分および半導体膜１４Ｃと有機層２３との接続部分を含む領域には開口を設けておく。このパターニングと同時に、あるいは第２絶縁膜１５を設けた後、第１絶縁膜１３に第１導電膜１２Ｃに達する接続孔Ｈを形成する。
次いで、基板１１の全面に例えばスパッタリング法により金属膜を成膜する。この金属膜をエッチング法によりパターニングして、ソース・ドレイン電極１６Ａ，１６Ｂおよび配線１６Ｃを形成する（図１１Ｂ）。その後、隔壁２２、有機層２３、第２電極２４および保護膜をこの順に設けた後、接着層を介して基板１１に対向基板を貼り合わせて表示装置２を完成させる。
上記第１の実施の形態で説明したように、チャネル保護膜（第２絶縁膜１５）を設けることにより、ソース・ドレイン電極１６Ａ，１６Ｂの形成時にチャネル膜１４Ｔの損傷を防止することができる。しかしながら、チャネル保護膜を設けるための絶縁膜の成膜工程、露光工程およびエッチング工程が増えてしまう。
表示装置２では、ゲート電極１２Ｔと第１導電膜１２Ｃ、チャネル膜１４Ｔと半導体膜１４Ｃをそれぞれ同一工程で形成することが可能である。即ち、トランジスタ１０Ｔと共に第１電極２１を形成して、工程数を減らすことができる。また、トランジスタ上に有機ＥＬ素子を設ける場合には、トランジスタと有機ＥＬ素子との間の平坦化層が必要となる。表示装置２では、互いに隣り合う位置にトランジスタ１０Ｔと有機ＥＬ素子２０とを配置することにより、この平坦化層の形成工程も省略することが可能となる。よって、低コストでの製造が可能となる。
（モジュール）
上記実施の形態の表示装置１，２は、例えば、図１２に示したようなモジュールとして、後述する適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板１１の一辺に、対向基板２５から露出した領域２１０を設け、この露出した領域２１０に、信号線駆動回路１２０および走査線駆動回路１３０の配線を延長して外部接続端子（図示せず）を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。
（適用例１）
図１３は、上記実施の形態の表示装置１，２が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記各実施の形態に係る表示装置１，２により構成されている。
（適用例２）
図１４Ａ，１４Ｂは、上記実施の形態の表示装置１，２が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上記各実施の形態に係る表示装置１，２により構成されている。
（適用例３）
図１５は、上記実施の形態の表示装置１，２が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、その表示部５３０は、上記各実施の形態に係る表示装置１，２により構成されている。
（適用例４）
図１６は、上記実施の形態の表示装置１，２が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上記各実施の形態に係る表示装置１，２により構成されている。
（適用例５）
図１７Ａ，１７Ｂは、上記実施の形態の表示装置が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記各実施の形態に係る表示装置１，２により構成されている。
以上、実施の形態および変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記半導体装置１０では、半導体膜１４Ｃを第１導電膜１２Ｃに電気的に接続する場合について説明したが、半導体膜１４Ｃは第２絶縁膜１５の接続孔を介して第２導電膜１７に電気的に接続するようにしてもよい（図１８）。
また、上記実施の形態等では、第１電極２１を陽極、第２電極２４を陰極とする場合について説明したが、陽極および陰極を逆にして、第１電極２１を陰極、第２電極２４を陽極としてもよい。
更に、上記実施の形態等では、表示層が発光層を含む有機層である場合について説明したが、表示層は液晶層，発光層を含む無機層および電気泳動層等他のものであってもよい。
加えて、上記実施の形態等において説明した各層の材料および厚み、または成膜方法および成膜条件等は限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。
なお、本技術は以下のような構成も取ることができる。
(１)トランジスタと共に、酸化物半導体膜と、前記酸化物半導体膜に電気的に接続された第１導電膜と、前記第１導電膜と酸化物半導体膜との間の第１絶縁膜とを備えた半導体装置。
（２）容量素子を有し、前記酸化物半導体膜および前記第１導電膜は、前記容量素子の一方の電極である前記（１）記載の半導体装置。
（３）前記容量素子は、前記酸化物半導体膜を間にして前記第１導電膜に対向する他方の電極と、前記他方の電極と前記酸化物半導体膜との間の第２絶縁膜とを有する前記（２）記載の半導体装置。
（４）前記トランジスタのゲート電極と同層に前記第１導電膜、前記トランジスタのチャネル膜と同層に前記酸化物半導体膜がそれぞれ配置され、前記第１絶縁膜は前記ゲート電極と前記チャネル膜との間に延在している前記（１）乃至（３）のうちいずれか１つ記載の半導体装置。
（５）前記トランジスタのゲート電極と前記第１導電膜、前記トランジスタのチャネル膜と前記酸化物半導体膜はそれぞれ同一の構成材料からなる前記（４）記載の半導体装置。
（６）前記第１導電膜は金属材料を含む前記（１）乃至（５）のうちいずれか１つ記載の半導体装置。
（７）前記第１導電膜と前記酸化物半導体膜とは同電位である前記（１）乃至（６）のうちいずれか１つ記載の半導体装置。
（８）表示層および前記表示層を駆動する半導体装置を備え、前記半導体装置は、トランジスタと共に、酸化物半導体膜と、前記酸化物半導体膜に電気的に接続された第１導電膜と、前記第１導電膜と酸化物半導体膜との間の第１絶縁膜とを含む表示装置。
（９）前記酸化物半導体膜および前記第１導電膜は、前記表示層を間にして対向する一対の電極のうちの一方の電極である前記（８）記載の表示装置。
（１０）前記表示層は発光層を含む有機層である前記（９）記載の表示装置。
（１１）前記半導体装置は容量素子を有し、前記酸化物半導体膜および前記第１導電膜は、前記容量素子の一方の電極である前記（８）記載の表示装置。
（１２）表示層および前記表示層を駆動する半導体装置を有する表示装置を備え、前記半導体装置は、トランジスタと共に、酸化物半導体膜と、前記酸化物半導体膜に電気的に接続された第１導電膜と、前記第１導電膜と酸化物半導体膜との間の第１絶縁膜とを有する電子機器。
１，２・・・表示装置、１０・・・半導体装置、１１・・・基板、１０Ｔ・・・トランジスタ、１０Ｃ・・・容量素子、１２Ｔ・・・ゲート電極、１２Ｃ・・・第１導電膜、１３・・・第１絶縁膜、１４Ｔ・・・チャネル膜、１４Ｃ・・・半導体膜、１５・・・第２絶縁膜、１６Ａ，１６Ｂ・・・ソース・ドレイン電極、１６Ｃ・・・配線、１７・・・第２導電膜、２０・・・有機ＥＬ素子、２１・・・第１電極、２２・・・隔壁、２３・・・有機層、２４・・・第２電極、２５・・・対向基板。

Claims (12)

  1. ゲート電極および前記ゲート電極に対向するチャネル膜を有するトランジスタと、
    酸化物半導体膜および前記酸化物半導体膜に電気的に接続された第１導電膜が一方の電極、前記酸化物半導体膜を間にして前記第１導電膜に対向する第２導電膜が他方の電極を構成する容量素子と、
    前記第１導電膜と前記酸化物半導体膜との間の第１絶縁膜と、
    前記第２導電膜と前記酸化物半導体膜との間の第２絶縁膜とを備え、
    前記ゲート電極と同層に前記第１導電膜、前記チャネル膜と同層に前記酸化物半導体膜がそれぞれ配置され、前記第１絶縁膜は前記ゲート電極と前記チャネル膜との間に延在している
    半導体装置。
  2. 前記ゲート電極と前記第１導電膜、前記チャネル膜と前記酸化物半導体膜はそれぞれ同一の構成材料からなる
    請求項１記載の半導体装置。
  3. 前記第１導電膜は金属材料を含む
    請求項１または２記載の半導体装置。
  4. 前記第１導電膜と前記酸化物半導体膜とは同電位である
    請求項１乃至３のうちいずれか１つ記載の半導体装置。
  5. 前記第１絶縁膜を貫通し、前記酸化物半導体膜に前記第１導電膜を電気的に接続する配線を有する
    請求項１乃至４のうちいずれか１つ記載の半導体装置。
  6. 前記配線は、前記酸化物半導体膜に接している
    請求項５記載の半導体装置。
  7. 表示層および前記表示層を駆動する半導体装置を備え、
    前記半導体装置は、
    ゲート電極および前記ゲート電極に対向するチャネル膜を有するトランジスタと、
    酸化物半導体膜および前記酸化物半導体膜に電気的に接続された第１導電膜が一方の電極、前記酸化物半導体膜を間にして前記第１導電膜に対向する第２導電膜が他方の電極を構成する容量素子と、
    前記第１導電膜と前記酸化物半導体膜との間の第１絶縁膜と、
    前記第２導電膜と前記酸化物半導体膜との間の第２絶縁膜とを備え、
    前記ゲート電極と同層に前記第１導電膜、前記チャネル膜と同層に前記酸化物半導体膜がそれぞれ配置され、前記第１絶縁膜は前記ゲート電極と前記チャネル膜との間に延在している
    表示装置。
  8. 酸化物半導体膜および前記酸化物半導体膜に電気的に接続された第１導電膜により構成された第１電極と、
    前記第１電極に対向する第２電極と、
    前記第１電極と前記第２電極との間の表示層と、
    ゲート電極および前記ゲート電極に対向するチャネル膜を有し、前記表示層を駆動するトランジスタと、
    前記第１導電膜と前記酸化物半導体膜との間の第１絶縁膜とを備え、
    前記ゲート電極と同層に前記第１導電膜、前記チャネル膜と同層に前記酸化物半導体膜がそれぞれ配置され、前記第１絶縁膜は前記ゲート電極と前記チャネル膜との間に延在している
    表示装置。
  9. 前記表示層は発光層を含む有機層である
    請求項７または８記載の表示装置。
  10. 前記第１絶縁膜を貫通し、前記酸化物半導体膜に前記第１導電膜を電気的に接続する配線を有する
    請求項７乃至９のうちいずれか１つ記載の半導体装置。
  11. 表示層および前記表示層を駆動する半導体装置を有する表示装置を備え、
    前記半導体装置は、
    ゲート電極および前記ゲート電極に対向するチャネル膜を有するトランジスタと、
    酸化物半導体膜および前記酸化物半導体膜に電気的に接続された第１導電膜が一方の電極、前記酸化物半導体膜を間にして前記第１導電膜に対向する第２導電膜が他方の電極を構成する容量素子と、
    前記第１導電膜と前記酸化物半導体膜との間の第１絶縁膜と、
    前記第２導電膜と前記酸化物半導体膜との間の第２絶縁膜とを備え、
    前記ゲート電極と同層に前記第１導電膜、前記チャネル膜と同層に前記酸化物半導体膜がそれぞれ配置され、前記第１絶縁膜は前記ゲート電極と前記チャネル膜との間に延在している
    電子機器。
  12. 表示装置を備え、
    前記表示装置は、
    酸化物半導体膜および前記酸化物半導体膜に電気的に接続された第１導電膜により構成された第１電極と、
    前記第１電極に対向する第２電極と、
    前記第１電極と前記第２電極との間の表示層と、
    ゲート電極および前記ゲート電極に対向するチャネル膜を有し、前記表示層を駆動するトランジスタと、
    前記第１導電膜と前記酸化物半導体膜との間の第１絶縁膜とを備え、
    前記ゲート電極と同層に前記第１導電膜、前記チャネル膜と同層に前記酸化物半導体膜がそれぞれ配置され、前記第１絶縁膜は前記ゲート電極と前記チャネル膜との間に延在している
    電子機器。
JP2013066219A 2013-03-27 2013-03-27 半導体装置、表示装置および電子機器 Active JP6083089B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013066219A JP6083089B2 (ja) 2013-03-27 2013-03-27 半導体装置、表示装置および電子機器
TW103105342A TW201438253A (zh) 2013-03-27 2014-02-18 半導體裝置、顯示單元及電子設備
KR1020140023090A KR20140118739A (ko) 2013-03-27 2014-02-27 반도체 장치, 표시 장치 및 전자기기
US14/202,852 US9178074B2 (en) 2013-03-27 2014-03-10 Semiconductor device, display unit, and electronic apparatus
CN201410105909.3A CN104078510A (zh) 2013-03-27 2014-03-20 半导体器件，显示单元和电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013066219A JP6083089B2 (ja) 2013-03-27 2013-03-27 半導体装置、表示装置および電子機器

Publications (3)

Publication Number Publication Date
JP2014192319A JP2014192319A (ja) 2014-10-06
JP2014192319A5 JP2014192319A5 (ja) 2015-08-06
JP6083089B2 true JP6083089B2 (ja) 2017-02-22

Family

ID=51599671

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013066219A Active JP6083089B2 (ja) 2013-03-27 2013-03-27 半導体装置、表示装置および電子機器

Country Status (5)

Country Link
US (1) US9178074B2 (ja)
JP (1) JP6083089B2 (ja)
KR (1) KR20140118739A (ja)
CN (1) CN104078510A (ja)
TW (1) TW201438253A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI577031B (zh) 2014-11-04 2017-04-01 群創光電股份有限公司 顯示裝置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101803720B1 (ko) * 2008-10-03 2017-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
EP2172977A1 (en) * 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
CN101714546B (zh) * 2008-10-03 2014-05-14 株式会社半导体能源研究所 显示装置及其制造方法
US8106400B2 (en) * 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101291384B1 (ko) * 2008-11-21 2013-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102257621B (zh) 2008-12-19 2013-08-21 株式会社半导体能源研究所 晶体管的制造方法
EP2515337B1 (en) * 2008-12-24 2016-02-24 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
JP2010222214A (ja) 2009-03-25 2010-10-07 Idemitsu Kosan Co Ltd 金属酸化物薄膜及びその製造方法
WO2011043194A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5599026B2 (ja) 2009-10-23 2014-10-01 キヤノン株式会社 薄膜トランジスタの製造方法
KR101073272B1 (ko) 2009-11-04 2011-10-12 삼성모바일디스플레이주식회사 유기전계발광 표시 장치의 제조 방법
EP2511896B1 (en) * 2009-12-09 2019-05-08 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
CN102696112A (zh) * 2009-12-21 2012-09-26 夏普株式会社 有源矩阵基板和具有其的显示面板、以及有源矩阵基板的制造方法
WO2011086905A1 (ja) * 2010-01-13 2011-07-21 シャープ株式会社 アクティブマトリクス基板及びその製造方法
US8698152B2 (en) * 2010-05-24 2014-04-15 Sharp Kabushiki Kaisha Display panel and thin film transistor substrate
KR101783352B1 (ko) * 2010-06-17 2017-10-10 삼성디스플레이 주식회사 평판 표시 장치 및 그 제조 방법
JP5806043B2 (ja) * 2010-08-27 2015-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8558960B2 (en) * 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
KR101736319B1 (ko) * 2010-12-14 2017-05-17 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
US9019440B2 (en) * 2011-01-21 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5825812B2 (ja) * 2011-03-24 2015-12-02 株式会社Ｊｏｌｅｄ 表示装置の製造方法
KR20140021118A (ko) * 2012-08-07 2014-02-20 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR101989058B1 (ko) * 2012-10-24 2019-06-14 삼성디스플레이 주식회사 기상 증착 장치, 이를 이용한 박막 형성 방법 및 유기 발광 표시 장치 제조 방법
KR102028025B1 (ko) * 2012-11-13 2019-10-04 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
KR102091663B1 (ko) * 2013-06-28 2020-03-23 삼성디스플레이 주식회사 박막 트랜지스터 및 유기 발광 표시 장치

Also Published As

Publication number Publication date
US9178074B2 (en) 2015-11-03
US20140291639A1 (en) 2014-10-02
TW201438253A (zh) 2014-10-01
JP2014192319A (ja) 2014-10-06
CN104078510A (zh) 2014-10-01
KR20140118739A (ko) 2014-10-08

Similar Documents

Publication Publication Date Title
JP4626659B2 (ja) 表示装置
US8748882B2 (en) Thin film transistor, electronic device, display device, and method of manufacturing thin film transistor
JP4752925B2 (ja) 薄膜トランジスタおよび表示装置
JP5743064B2 (ja) 薄膜トランジスタおよびその製造方法、並びに表示装置
US20110215328A1 (en) Thin film transistor, method of manufacturing the thin film transistor, and display device
JP5766481B2 (ja) 表示装置および電子機器
JP2010182819A (ja) 薄膜トランジスタおよび表示装置
TW201123421A (en) Semiconductor device and manufacturing method thereof
JP5737550B2 (ja) 表示装置、表示装置の製造方法および電子機器
US9252160B2 (en) Thin film transistor array panel and method of manufacturing the same
JP2013161895A (ja) 薄膜トランジスタ、表示装置および電子機器
US8816352B2 (en) Display device and electronic device
JP2015023161A (ja) 薄膜トランジスタおよびその製造方法ならびに電子機器
JP2014229814A (ja) 薄膜トランジスタ、表示装置および電子機器
JP6083089B2 (ja) 半導体装置、表示装置および電子機器
JP2013206919A (ja) 薄膜トランジスタおよびその製造方法ならびに表示装置
US9502492B2 (en) Semiconductor device, method of manufacturing the same, display unit, and electronic apparatus
US9219084B2 (en) Display device including a thin film transistor having wiring and electrodes with different ionization tendencies
JP2013149827A (ja) 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20150327

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150617

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150617

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151001

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160623

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160905

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161220

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170106

R150 Certificate of patent or registration of utility model

Ref document number: 6083089

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S303 Written request for registration of pledge or change of pledge

Free format text: JAPANESE INTERMEDIATE CODE: R316303

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S803 Written request for registration of cancellation of provisional registration

Free format text: JAPANESE INTERMEDIATE CODE: R316803

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250