JP5743064B2 - 薄膜トランジスタおよびその製造方法、並びに表示装置 - Google Patents

薄膜トランジスタおよびその製造方法、並びに表示装置 Download PDF

Info

Publication number
JP5743064B2
JP5743064B2 JP2011032207A JP2011032207A JP5743064B2 JP 5743064 B2 JP5743064 B2 JP 5743064B2 JP 2011032207 A JP2011032207 A JP 2011032207A JP 2011032207 A JP2011032207 A JP 2011032207A JP 5743064 B2 JP5743064 B2 JP 5743064B2
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
channel
thin film
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011032207A
Other languages
English (en)
Other versions
JP2012174723A (ja
Inventor
隆成 藤森
隆成 藤森
俊明 荒井
俊明 荒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Joled Inc
Original Assignee
Joled Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Joled Inc filed Critical Joled Inc
Priority to JP2011032207A priority Critical patent/JP5743064B2/ja
Priority to US13/365,780 priority patent/US20120211755A1/en
Priority to TW101104047A priority patent/TWI493723B/zh
Priority to CN2012100290382A priority patent/CN102646716A/zh
Publication of JP2012174723A publication Critical patent/JP2012174723A/ja
Application granted granted Critical
Publication of JP5743064B2 publication Critical patent/JP5743064B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、酸化物半導体を用いた薄膜トランジスタ(TFT;Thin Film Transistor)およびその製造方法、並びにこの薄膜トランジスタを備えた表示装置に関する。
亜鉛(Zn),インジウム(In),ガリウム(Ga),スズ(Sn),アルミニウム(Al)またはチタン(Ti)の酸化物あるいはこれらの混合物の酸化物で構成された酸化物半導体は、優れた半導体特性を示すことが知られている。そのため近年ではアクティブマトリクス型ディスプレイの駆動素子として、TFTへの応用が盛んに研究されている。このような酸化物半導体をTFTに用いた場合、液晶ディスプレイなどに一般的に使用される非晶質(アモルファス)シリコンを用いたTFTと比較して、電子移動度は10倍以上となり、更に、良好なオフ特性をも示すことがわかっている。また、室温付近程度の低温でも高い移動度が期待でき、酸化物半導体を用いたTFTは、大画面、高精細および高フレームレートの液晶ディスプレイ、有機EL(Electro Luminescence)ディスプレイ向けの応用が渇望されている。
酸化物半導体を用いたTFTでは、ボトムゲート型およびトップゲート型の構造を有するTFTがこれまでに報告されている(例えば、特許文献1,特許文献2,非特許文献1および非特許文献2)。ボトムゲート型の構造の一例としては、基板側より順にゲート電極およびゲート絶縁膜を設け、その上面を被覆するように酸化物半導体の薄膜層を形成した構造が知られている。この構造は、現在事業化されている非晶質シリコンをチャネルとして用いたボトムゲート型のTFT構造と類似している。このため、既存の非晶質シリコンによるTFTの製造プロセスを転用し易く、酸化物半導体を利用したTFTにおいても、ボトムゲート型の構造が多く用いられている。
特開2009−99944号公報 特開2010−182929号公報
Cetin Kilic、他1名,"n-type doping of oxides by hydrogen",Applied Physics Letters,2002年7月1日,vol.81,No1,p73−75 Hsing-Hung Hsieh,他11名,"A 2.4-in. AMOLED with IGZO TFTs and Inverted OLED Devices" ,SID2010 ,2010年,11.2,p140−143
しかしながら、このような酸化物半導体を用いたTFTでは、チャネルとしての機能を有する酸化物半導体を島状に成形する際にフォトレジストが付着することにより、TFT特性の劣化が生じる虞がある。
本発明はかかる問題点に鑑みてなされたもので、その目的は、酸化物半導体をチャネル層に用い、良好なTFT特性を得ることの可能な薄膜トランジスタおよびその製造方法、並びにこの薄膜トランジスタを備えた表示装置を提供することにある。
本発明による第1の薄膜トランジスタの製造方法は、ゲート電極上にゲート絶縁膜を間にして酸化物半導体からなるチャネル層およびチャネル層を覆うと共に導電性材料から
なるチャネル保護膜を形成した後、チャネル保護膜に接するよう一対のソース・ドレイン電極を形成する工程と、チャネル保護膜のソース・ドレイン電極間の領域を導電性材料と結晶酸化物半導体との選択性を利用したエッチングにより除去する工程とを含み、チャネル層を、ゲート絶縁膜上に結晶酸化物半導体膜を成膜して形成するものである。
本発明による第2の薄膜トランジスタの製造方法は、酸化物半導体からなるチャネル層およびチャネル層を覆うと共に導電性材料からなるチャネル保護膜を形成する工程と、チャネル保護膜を導電性材料と結晶酸化物半導体との選択性を利用したエッチングにより除去する工程と、ゲート絶縁膜を間にして前記チャネル層上にゲート電極およびチャネル層に接する一対のソース・ドレイン電極を形成する工程とを含み、チャネル層を、結晶酸化物半導体膜を成膜して形成するものである。
本発明の薄膜トランジスタの製造方法では、酸化物半導体を成形して、即ち、フォトリソグラフィーおよびエッチング工程によりチャネル層を形成する際に、酸化物半導体膜が導電性膜(即ちチャネル保護膜)に覆われているため、フォトレジストによる化学物質の付着等からチャネル層(酸化物半導体膜)が保護される。更に、チャネル層が結晶酸化物半導体からなるため、チャネル保護膜をエッチングする工程において、チャネル層とチャネル保護膜との間の選択的なエッチングが容易となる。
本発明による薄膜トランジスタは、ゲート電極と、ゲート電極上にゲート絶縁膜を介して設けられた、結晶酸化物半導体よりなるチャネル層と、導電性膜により構成され、チャネル層に接すると共に互いに電気的に分離された一対のチャネル保護膜と、それぞれチャネル保護膜を介してチャネル層に電気的に接続された一対のソース・ドレイン電極とを備えたものである。
また、本発明による表示装置は、画素トランジスタとして、上記本発明の薄膜トランジスタを備えたものであり、当該薄膜トランジスタによって画素が駆動され、画像表示がなされる。
本発明の薄膜トランジスタおよびその製造方法、並びにこの薄膜トランジスタを備えた表示装置によれば、酸化物半導体を成形してチャネル層を形成する際に、酸化物半導体膜が導電性膜(チャネル保護膜)に覆うようにしたため、チャネル層(酸化物半導体膜)の成形工程において当該チャネル層がフォトレジストにより化学汚染等から保護され、薄膜トランジスタの伝達特性の劣化が抑制される。よって、良好なTFT特性を有し、信頼性の向上した薄膜トランジスタを製造することが可能となる。更に、チャネル層を結晶酸化物半導体により形成するようにしたため、チャネル層とチャネル保護膜との間の選択的なエッチングを容易に行うことができる。
本発明の第1の実施の形態に係る薄膜トランジスタの構造を表す断面図である。 図1に示した薄膜トランジスタの製造方法を工程順に表す断面図である。 図2に続く工程を表す断面図である。 図2に示した酸化物半導体膜の成膜時に非晶質のものを用いた場合の製造方法を工程順に表す断面図である。 従来の比較例1,2に係る薄膜トランジスタの構造を表す断面図である。 図1に示した薄膜トランジスタの実施例の特性を比較例と対比して表す図である。 図6の一部を拡大した図である。 図1に示した薄膜トランジスタの実施例の特性を比較例と対比して表す他の図である。 変形例に係る薄膜トランジスタの構造を表す断面図である。 一般的な積層構造のソース・ドレイン電極を有する薄膜トランジスタの断面図である。 本発明の第2の実施の形態に係る薄膜トランジスタの製造方法を工程順に表す断面図である。 図11に続く工程を表す断面図である。 適用例1に係る表示装置の回路構成を表す図である。 図13に示した画素駆動回路の一例を表す等価回路図である。 適用例2の外観を表す斜視図である。 (A)は適用例3の表側から見た外観を表す斜視図、(B)は裏側から見た外観を表す斜視図である。 適用例4の外観を表す斜視図である。 適用例5の外観を表す斜視図である。 (A)は適用例6の開いた状態の正面図、(B)はその側面図、(C)は閉じた状態の正面図、(D)は左側面図、(E)は右側面図、(F)は上面図、(G)は下面図である。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1.第1の実施の形態(ボトムゲート型薄膜トランジスタの例)
2.変形例(ボトムゲート型薄膜トランジスタ;チャネル保護膜がソース・ドレイン電極の一層を構成する例)
3.第2の実施の形態(トップゲート型薄膜トランジスタの例)
〔第1の実施の形態〕
図1は本発明の第1の実施の形態に係るボトムゲート型(逆スタガ型)の薄膜トランジ
スタ1の断面構成を表すものである。薄膜トランジスタ1は、液晶ディスプレイや有機E
Lディスプレイなどの駆動素子として用いられるものである。この薄膜トランジスタ1は、
例えば、基板10上にゲート電極11,ゲート絶縁膜12,結晶酸化物半導体からなる
チャネル層13がこの順に積層されたものであり、チャネル層13上にはチャネル保護膜
14A,14Bが設けられている。ソース・ドレイン電極15A,15Bはそれぞれチャ
ネル保護膜14A,14Bを介してチャネル層13に接続されている。ソース・ドレイン
電極15A,15B上には基板10の全面にわたって保護膜16が形成されている。
基板10は、ガラス基板やプラスチックフィルムなどにより構成されている。プラスチック材料としては、例えばPET(ポリエチレンテレフタレート)、PEN(ポリエチレンナフタレート)などが挙げられる。本実施の形態の薄膜トランジスタ1では、後述のスパッタリング法において、基板10を加熱することなくチャネル層13を成膜するため、安価なプラスチックフィルムを用いることができる。
ゲート電極11は、薄膜トランジスタ1にゲート電圧を印加し、このゲート電圧によりチャネル層13中のキャリア密度を制御する役割を有するものである。ゲート電極11は基板10上の選択的な領域に設けられ、例えば厚みが10nm〜500nmであり、白金(Pt),チタン(Ti),ルテニウム(Ru),モリブデン(Mo),銅(Cu),タングステン(W),ニッケル(Ni),アルミニウム(Al)およびタンタル(Ta)等の金属単体または合金により構成されている。
ゲート絶縁膜12は、例えば、厚みが50nm〜1μmであり、シリコン酸化膜,シリコン窒化膜,シリコン酸窒化膜,ハフニウム酸化膜,アルミニウム酸化膜,タンタル酸化膜,ジルコニウム酸化膜,ハフニウム酸窒化膜,アルミニウム酸窒化膜,タンタル酸窒化膜およびジルコニウム酸窒化膜のうちの少なくとも1つを含む絶縁膜により形成される。このゲート絶縁膜12は単層構造としてもよく、または2種類以上の積層構造としてしてもよい。ゲート絶縁膜12を2種類以上の積層構造とした場合、チャネル層13との界面特性を改善したり、外気からチャネル層13への不純物の混入を抑制したりすることが可能である。
結晶酸化物半導体からなるチャネル層13はゲート絶縁膜12上に島状に設けられ、ソース・ドレイン電極15A,15B間のゲート電極11に対向する位置にチャネル領域13Cが形成されるようになっている。このチャネル層13は、後述のように酸化物半導体膜13A(図2(C))を成形したものであり、例えばインジウム,ガリウム,亜鉛,スズ,アルミニウムおよびチタンのうちの少なくとも1種の元素の酸化物を主成分として含んでいる。例えば、IGO(Indium-Gallium-Oxide),IZO(Indium-Zinc-Oxide),ITO(Indium-Tin-Oxide)あるいはZnO(Zinc-Oxide)等により構成され、例えば20nm〜100nm程度の膜厚を有している。
チャネル保護膜14A,14Bはそれぞれ、ソース・ドレイン電極15A,15Bとチャネル層13との間に配置されている。これらチャネル保護膜14A,14Bは導電性膜14(図2(C))を成形したものである。また、チャネル領域13C上のチャネル保護膜14Aとチャネル保護膜14Bとの間には間隙14Cが設けられており、両者は電気的に分離されている。即ち、ソース・ドレイン電極15A,15Bはそれぞれチャネル保護膜14A,14Bを介してチャネル層13に電気的に接続されている。
チャネル保護膜14A,14Bは例えばモリブデン,チタン,マンガン(Mn),銅またはこれらの酸化物,窒化物あるいは酸窒化物からなる導電性の材料により構成されることが望ましい。モリブデン,チタン,マンガンおよび銅は、チャネル層13と良好な密着性を示す。これにより、ソース・ドレイン電極15A,15Bと、チャネル層13との間のコンタクト抵抗を低減することができ、また、ソース・ドレイン電極15A,15Bに用いる金属材料の選択の幅を広げることが可能となる。
チャネル保護膜14A,14Bに非晶質の酸化物半導体材料を用いても、結晶酸化物半導体からなるチャネル層13とは選択的なエッチングが可能である。このようなチャネル保護膜14A,14Bは例えば同程度、すなわち20nm〜100nm程度あるいはそれ以上の厚みを有する。
ソース・ドレイン電極15A,15Bは、例えばモリブデン,アルミニウム,銅,チタン,ITO(インジウム錫酸化物)またはこれらの合金からなる金属膜の単層膜あるいは2種以上のこれらの金属膜よりなる積層膜である。例えば、モリブデン、アルミニウム、モリブデンの順に50nm、1μm、50nmの膜厚で積層した3層膜にすると、チャネル層13の電気特性を安定して保持することができる。
保護膜16は、例えば酸化アルミニウム膜,酸化窒化アルミニウム膜,シリコン酸化膜,シリコン窒化膜,酸化チタン膜または酸化窒化チタン膜などからなる薄膜により構成され、水分の吸着および酸素の透過などによるチャネル層13の電気特性の変化を抑え、薄膜トランジスタ1の電気特性を安定化する機能を有する。
この薄膜トランジスタ1は、例えば次のようにして製造することができる。
図2および図3は、薄膜トランジスタ1の製造方法を工程順に表したものである。まず、基板10の全面に例えばスパッタリング法やCVD(Chemical Vapor Deposition;化学気相成長)法を用いて、ゲート電極11となる金属膜を形成する。次いで、図2(A)に示したように、基板10に形成した金属膜を、例えばフォトリソグラフィーおよびエッチング法を用いてパターニングすることにより、ゲート電極11を形成する。
続いて、図2(B)に示したように、基板10およびゲート電極11の全面に、例えばプラズマCVD法またはスパッタリング法により、例えばシリコン窒化膜およびシリコン酸化膜よりなるゲート絶縁膜12を形成する。
具体的には、原料ガスとしてシラン,アンモニア,窒素などのガスを用いたプラズマCVD法によりシリコン窒化膜を形成し、原料ガスとしてシラン,一酸化二窒素を含むガスなどを用いたプラズマCVD法によりシリコン酸化膜を形成する。
ゲート絶縁膜12を形成した後、このゲート絶縁膜12上に、図2(C)に示したように、チャネル層13(図1)を構成する材料よりなる酸化物半導体膜13A、およびチャネル保護膜14A,14B(図1)を構成する材料よりなる導電性膜14を、この順に成膜する。
例えば酸化物半導体膜13Aが、酸化インジウムを主として亜鉛やガリウムを含んだ半導体材料により構成される場合には次のようにして成膜を行う。即ち、酸化インジウムと酸化亜鉛や酸化ガリウムのセラミックをターゲットとしたDC(Direct Current;直流)スパッタリング法,RF(Radio Frequency;高周波)スパッタリング法またはAC(Alternating Current;交流)スパッタリング法を用いると共に、アルゴン(Ar)と酸素(O2)との混合ガスによるプラズマ放電によって、基板10およびゲート絶縁膜12上に酸化物半導体膜13Aを形成する。なお、アルゴンおよび酸素ガスの導入は、プラズマ放電前に、真空容器内を真空度が1×10-4Pa以下になるまで排気した後に行う。このとき、DC,RFまたはACのパワー,アルゴンに対する酸素濃度または水蒸気濃度およびスパッタ背圧のいずれかのうち少なくとも一つを変化させることで、酸化物半導体材料中の金属元素の組成比率や結晶性を制御することが可能となる。
次いで、例えばモリブデンからなる導電性膜14をスパッタリング法により形成する。このように導電性膜14は、酸化物半導体膜13Aと同様の方法により容易に形成することができる。
次いで、導電性膜14および酸化物半導体膜13Aを、例えばフォトリソグラフィーおよびエッチングの工程を経て、図3(A)に示したようにゲート電極11およびその近傍に対向する領域を含むよう島状に成形する。結晶酸化物半導体により酸化物半導体膜13Aを成膜した場合は、これによりチャネル保護膜14Dに覆われたチャネル層13が形成される。本実施の形態では、導電性膜14および酸化物半導体膜13Aを同時に成形するため、チャネル層13およびチャネル保護膜14Dは、厚み以外が同一形状、つまり同一位置に端部が形成される。このとき導電性膜14(チャネル保護膜14D)に覆われているため、酸化物半導体膜13A(チャネル層13)はフォトレジストによる化学物質の付着等から保護される。
図2(C)に示した結晶状態の酸化物半導体膜13Aに代えて、図4(A)に示したように非晶質状態の酸化物半導体膜13Bを成膜してもよい。非晶質状態の酸化物半導体膜13Bは結晶状態の酸化物半導体13Aと比較すると、エッチング耐性が低いため、導電性膜14および酸化物半導体膜13Bを成形する際(図4(B))のエッチング方法の選択が容易となる。導電性膜14および酸化物半導体膜13Bを成形して、チャネル保護膜14Dおよび酸化物半導体膜13Cとした後、例えば、レーザ光Lの照射,ヒーター等による加熱あるいは雰囲気ガスによる加熱等の熱処理により非晶質状態の酸化物半導体から結晶状態の酸化物半導体への変換、即ち相転移を行う(図4(C))。非晶質酸化物半導体から結晶酸化物半導体への変換は、後述の金属膜15Cの成膜(図3(B))前に行うことが好ましい。相転移させるための熱処理による金属膜15Cの劣化を防ぐことができるためである。非晶質酸化物半導体から結晶酸化物半導体への相転移によりチャネル層13が形成される(図3(A))。一方、結晶状態の酸化物半導体膜13Aを成膜した場合は、このような相転移の工程が不要であり、工程数の削減を図ることができる。
続いて、図3(B)に示したように、例えばスパッタリング法により厚み50nm程度のチタン層、厚み1μm程度のアルミニウム層または銅層および厚み50nm程度のチタン層を順に形成し、3層の積層構造の金属膜15Cを成膜する。チタンは、酸化物半導体材料との間にチタン酸化物(TiOX)層が生成するため、酸化物半導体材料からなるチャネル層に接して形成することが困難であり、アルミニウムや銅についてもチャネル層への拡散やエッチング選択性の問題を抱えている。チャネル保護膜14Dにより、このような問題が解消されるため、ソース・ドレイン電極に使用可能な金属材料の選択が容易となる。金属膜15Cを形成後、酸化物半導体膜の非晶質状態から結晶状態への相転移を行うことも可能である。
金属膜15Cを成膜した後、図3(C)に示したように例えばPAN(Phosphoric-Acetic-Nitric-acid;りん酸,酢酸,硝酸および水を有する混合溶液)系の薬液を用いたウェットエッチングにより、金属膜15Cをパターニングして一対のソース・ドレイン電極15A,15Bを形成する。ウェットエッチングに用いる薬液は、例えばチャネル層13が、耐フッ酸性または耐塩酸性の材料からなるときはフッ酸または塩酸でもよい。
ソース・ドレイン電極15A,15Bの形成と同時に、または、ソース・ドレイン電極15A,15Bの形成時に使用したフォトレジストをエッチングマスクとして別工程により、チャネル保護膜14Dに図1に示した間隙14Cを設ける。チャネル保護膜14Dを通じて、ソース・ドレイン電極15A,15Bが電気的に接続されることを防止するためである。この工程により、ソース・ドレイン電極15A,15Bとチャネル層13との間にチャネル保護膜14A,14Bがそれぞれ形成される。上記のような方法により間隙14Cを形成することで、チャネル保護膜14Aとチャネル保護膜14Bとの対向面と、一対のソース・ドレイン電極15A,15Bの対向面との位置が一致する。すなわち、それぞれの対向面が同一面を構成する。
薄膜トランジスタ1では、エッチング耐性の高い結晶酸化物半導体によりチャネル層13を形成するようにしたため、このチャネル保護膜14Dに間隙14Cを設ける工程において、非晶質酸化物半導体膜よりなるチャネル層の場合と比較してエッチング方法の選択の幅が広くなり、容易にチャネル層とチャネル保護膜との間の選択的なエッチングを行うことができる。
チャネル保護膜14Dが例えばモリブデンからなる場合、ソース・ドレイン電極15A,15Bの形成後に酸化処理を行うと、ソース・ドレイン電極15A,15Bの間のチャネル保護膜14Dがモリブデン酸化物となる。これに常温の水あるいは温水での洗浄を行うか、あるいは有機アミン系の薬液を用いることで、間隙14C,チャネル保護膜14A,14Bが形成される。また、例えばチャネル層13が、耐PAN性,耐フッ酸性または耐塩酸性の酸化物半導体材料からなる場合には、チャネル保護膜14DにPAN,フッ酸または塩酸に可溶な材料を用い、PAN,フッ酸または塩酸を用いたウェットエッチングにより間隙14C,チャネル保護膜14A,14Bを形成することができる。例えば、PANに可溶なチャネル保護膜14Dの材料としては、モリブデン,アルミニウム,銅、フッ酸に可溶なチャネル保護膜14Dの材料としては、チタン,アルミニウム、塩酸に可溶なチャネル保護膜14Dの材料としては、ITOが挙げられる。チャネル保護膜14Dが酸化物半導体材料からなる場合についても同様に間隙14C,チャネル保護膜14A,14Bを形成することができる。ウェットエッチングは、ソース・ドレイン電極15A,15Bの形成と同時に行ってもよく、ソース・ドレイン電極15A,15Bの形成後にソース・ドレイン電極15A,15Bの形成時に使用したフォトレジストをエッチングマスクとして行ってもよい。いずれの工程を経ても、チャネル保護膜14D(導電性膜14)を積層させたことで、リソグラフィー工程が追加されることはない。
このように本実施の形態では、酸化物半導体膜13A,13B上に導電性膜14を形成することにより、チャネル層13を化学物質の付着等から保護することができる。更に、チャネル層13を結晶酸化物半導体により形成するようにしたため、チャネル保護膜14Dをソース・ドレイン電極15A,15B間において電気的に分離する際、チャネル層13とチャネル保護膜14Dとの間の選択的なエッチングを容易に行うことができる。
また、非晶質酸化物半導体の酸化物半導体膜13Bを形成し、後の工程において非晶質酸化物半導体から結晶酸化物半導体への変換を行う場合、結晶酸化物半導体の酸化物半導体膜13Aを形成した場合と比較して酸化物半導体膜13Bおよび導電性膜14のエッチングが容易となる。
更に、チャネル保護膜14Dには、新たなリソグラフィー工程を追加することなく間隙14Cを設けることができる。加えて、ソース・ドレイン電極15A,15Bの形成と同時に間隙14Cを設ける場合には、エッチング工程も追加することなく薄膜トランジスタ1を作製することが可能である。即ち、成膜方法が容易、かつ特別なパターニングも不要の簡便な方法により伝達特性の劣化を防ぐことができる。
ソース・ドレイン電極15A,15Bを形成した後は、例えばプラズマCVD法またはスパッタリング法により、上述した材料よりなる保護膜16を形成する。以上により図1に示した薄膜トランジスタ1が完成する。
この薄膜トランジスタ1では、図示しない配線層を通じてゲート電極11に閾値以上の電圧(ゲート電圧)が印加されると、チャネル層13のチャネル領域13C中に電流(ドレイン電流)が生じる。本実施の形態では、酸化物半導体膜13A(チャネル層13)が、チャネル保護膜14D(導電性膜14)により覆われているため、薄膜トランジスタの伝達特性の劣化が抑制され、かつチャネル層13が結晶酸化物半導体よりなるため、チャネル保護膜14Dに間隙14Cを設ける工程において、容易にチャネル層とチャネル保護膜との間の選択的なエッチングを行うことができる。
ここで、比較例を用いて薄膜トランジスタの伝達特性の劣化がチャネル保護膜により抑制されることを示す。図5(A)は、比較例1に係るバックチャネルエッチ構造の薄膜トランジスタ101の断面構造を表したものである。また、図5(B)は、比較例2に係るエッチストッパー構造の薄膜トランジスタ102の断面構造を表したものである。
比較例1の薄膜トランジスタ101は、基板10上にゲート電極11,ゲート絶縁膜12,チャネル層13,ソース・ドレイン電極15A,15Bが積層された構造を有する。本実施の形態の薄膜トランジスタ1と比較すると、チャネル保護膜14A,14Bが設けられていない点において異なる。薄膜トランジスタ101では、酸化物半導体膜を島状に成形してチャネル層13を形成する際にフォトレジストが付着することにより、TFT特性の劣化が生じる虞があることが報告されている。
一方、比較例2の薄膜トランジスタ102は、薄膜トランジスタ101のチャネル層13上にエッチストッパー層104が設けられたものである。このエッチストッパー層104により、チャネル層13を形成する際の特性劣化を抑制することができる。しかし、薄膜トランジスタ102は、エッチストッパー層22を形成するために成膜,フォトリソグラフィーおよびエッチングの工程を行うため薄膜トランジスタ101と比較すると工程数が増加してしまう。
図6(A)は、実施例として実際に上述した製造方法によりチャネル保護膜14A,14Bを有する薄膜トランジスタ1を作製し、薄膜トランジスタの伝達特性を調べた結果を表したものである。その際、チャネル保護膜14A,14Bとしては厚み50nmのモリブデンからなる膜を用いた。なお、厚み10nmのモリブデンの場合も同様の結果が得られることを確認している。
一方、比較例1,2に係る薄膜トランジスタ101,102の伝達特性を調べた結果を図6(B)および図6(C)に示した。
図7(A),図7(B)および図7(C)には、それぞれ図6(A),図6(B)および図6(C)の一部を拡大したものを示した。また、図8に実施例,比較例1および比較例2のTFTの特性パラメータを示した。図8においてUfeは移動度、Ionはオン出力電流、Vthはしきい値電圧、S値はサブスレッショルド係数を表す。
図7(A),図7(B)および図7(C)からわかるように、比較例1では、実施例や比較例2と比べ基板内で伝達特性のばらつきが見られるのに対し、実施例では比較例2と同程度の伝達特性が保持されている。
図8において、移動度を表すUfe(cm2/Vs)に着目すると、比較例1は、比較例2に対して、Ufeの値が大きく下がる。一方、実施例は、比較例2と同程度に保たれ、更に、標準偏差σは、比較例2よりも小さい、すなわち基板面内ばらつきが小さいことがわかる。従って、これらの結果から薄膜トランジスタ1では、リソグラフィー工程を増やすことなく簡便な方法により、TFT特性(電界効果移動度とその基板面内ばらつき)の劣化を抑制することができることがわかった。
また、エッチストッパー構造の薄膜トランジスタ102は、エッチストッパー層104の大きさによりトランジスタサイズが決定するため、トランジスタサイズを小さくすることが困難であった。それに対し、薄膜トランジスタ1では、容易にトランジスタサイズを小さくすることができ、寄生容量を低減することも可能となる。
このように本実施の形態では、酸化物半導体膜13A,13Bを成形してチャネル層13を形成する際に、酸化物半導体膜13A,13Bを導電性膜14(チャネル保護膜14D)で覆うことにより、チャネル層13(酸化物半導体膜13A,13B)にフォトレジストによる化学物質が付着等することがなくなる。従って、得られた薄膜トランジスタ1では、伝達特性の劣化が抑制され、均一・良好なTFT特性を有するものとなり、信頼性が向上する。
更に、本実施の形態では、チャネル層を結晶酸化物半導体により形成するようにしたため、チャネル層とチャネル保護膜との間の選択的なエッチングを容易に行うことができる。
(変形例)
図9は、本発明の変形例に係る薄膜トランジスタ1Aの断面構成を表したものである。この薄膜トランジスタ1Aは、ソース・ドレイン電極15A,15Bが積層構造を有するものであり、チャネル保護膜14A,14Bが、ソース・ドレイン電極15A,15Bの積層構造のうちの最もチャネル層13に近い一層を構成している。チャネル保護膜14A,14B上には、金属膜17および金属膜18が積層されている。すなわち、ソース・ドレイン電極15Aは、チャネル保護膜14A,金属膜17および金属膜18の3層構造、ソース・ドレイン電極15Bは、チャネル保護膜14B,金属膜17および金属膜18の3層構造によりそれぞれ構成されている。
ボトムゲート型の薄膜トランジスタでは、ソース・ドレイン電極を積層構造により構成することが一般的である。図10に積層構造のソース・ドレイン電極を有する一般的な薄膜トランジスタ103の断面構造を示す。最も半導体層23に近い金属膜19は、半導体層23へ金属が拡散することを抑制し、または、半導体層23との電気的接合を安定化させる。また、最も半導体層23に遠い金属膜18は、金属膜19と金属膜18との間の金属膜17の熱のマイグレーションを抑制し、または、接合する導電体層との電気的接合を安定化させる。このような積層構造の組み合わせとして、例えば、モリブデン,アルミニウムおよびモリブデンの組み合わせや、チタン,アルミニウムおよびチタンの組み合わせが用いられる。
薄膜トランジスタ1Aでは、チャネル保護膜14A,14Bがソース・ドレイン電極15A,15Bの一層を構成することにより、リソグラフィー工程やエッチング工程だけでなく成膜工程をも追加せずに良好な伝達特性の薄膜トランジスタを製造することが可能になる。その点を除き、薄膜トランジスタ1Aは上記第1の実施の形態の薄膜トランジスタ1と同様の構成を有し、その作用および効果も同様である。
薄膜トランジスタ1Aは、例えば、次のようにして製造することができる。まず、上記第1の実施の形態と同様にして、図2(A)ないし図3(A)に示した工程により、基板10に、ゲート電極11,ゲート絶縁膜12,チャネル層13およびチャネル保護膜14Dを形成する。例えばチャネル保護膜14Dはモリブデンにより構成する。次いで、チャネル保護膜14Dの上層に例えば、アルミニウム層およびモリブデン層を成膜した後、チャネル保護膜14D,アルミニウム層およびモリブデン層のエッチングを同時に行う。これにより、モリブデンからなるチャネル保護膜14A,14B、アルミニウムからなる金属膜17およびモリブデンからなる金属膜18によって構成されるソース・ドレイン電極15A,15Bが形成される。最後に第1の実施の形態と同様にして、保護膜16を設け、薄膜トランジスタ1Aが完成する。
薄膜トランジスタ1Aでは、酸化物半導体膜13A上に導電性膜14を積層しているが、後工程で導電性膜14はソース・ドレイン電極15を構成する1層となるため、成膜回数を増やすことなく製造することができる。また、一般的に酸化物半導体膜,ソース電極およびドレイン電極はスパッタリング法で成膜するため、薄膜トランジスタ1Aでは、酸化物半導体膜13Aおよび導電性膜14は連続スパッタで成膜することが可能である。
〔第2の実施の形態〕
図11および図12は、本発明の第2の実施の形態に係るトップゲート型(スタガ型)の薄膜トランジスタ2の製造方法を表したものである。薄膜トランジスタ2では、バッファ層20を有する基板10上にゲート電極11に対向してチャネル領域13Cを有するチャネル層13,ゲート絶縁膜12,ゲート電極11,層間絶縁膜21およびソース・ドレイン電極15A,15Bがこの順に積層されている。なお、この薄膜トランジスタ2では、上記第1の実施の形態と各構成要素同士の配置関係は異なるものの、それぞれの機能および構成材料は同様であるため、便宜上同一の符号を付し、適宜説明を省略する。
次に、この薄膜トランジスタ2の製造方法を図11および図12により説明する。
図11(A)に示したように、シリコン酸化膜またはシリコン窒化膜などから構成されるバッファ層20を有する基板10上に、チャネル層13を構成する材料からなる酸化物半導体膜13Aおよび導電性の材料からなる導電性膜14をこの順に形成する。
次いで、導電性膜14および酸化物半導体膜13Aを例えばフォトリソグラフィーおよびエッチングの工程により図11(B)に示したように、島状に成形する。これによりチャネル保護膜14Dに覆われたチャネル層13が形成される。図4において説明したのと同様に酸化物半導体膜13Aに代えて、非晶質の酸化物半導体膜13Bを成膜してもよい(図示せず)。この導電性膜14および酸化物半導体膜13Bのエッチング後、かつ後述のチャネル保護膜14Dの除去(図11(C))前に、非晶質酸化物半導体から結晶酸化物半導体への変換を行い、チャネル層13を形成することが好ましい。
チャネル層13を形成した後、図11(C)に示したようにチャネル保護膜14Dはエッチングにより除去しておく。
チャネル保護膜14Dを除去した後、基板10およびチャネル層13の全面に、例えばプラズマCVD法によりゲート絶縁材料膜およびゲート電極材料膜を例えばスパッタリング法により形成し、例えばフォトリソグラフィーおよびエッチングによりゲート電極材料膜を成形してチャネル層13のチャネル領域13C上にゲート電極11を形成する。引き続き、ゲート電極11をマスクとしてゲート絶縁材料膜をエッチングすることによりゲート絶縁膜12を形成する。これにより図12(A)に示したように、チャネル層13のチャネル領域13C上に、ゲート絶縁膜12およびゲート電極11がこの順に形成される。なお、ゲート絶縁膜12およびゲート電極11は厚み以外が同一形状で形成される。
続いて、基板10,ゲート電極11およびチャネル層13上の全面にわたって例えば、ポリイミドなどの有機絶縁膜,シリコン酸化膜またはシリコン窒化膜からなる層間絶縁膜21を形成し、図12(B)に示したように層間絶縁膜21に接続孔を設ける。層間絶縁膜21に代えて、保護膜16を用いてもよく、また、層間絶縁膜21の上層または下層に保護膜16を設けてもよい。
層間絶縁膜21に接続孔を設けた後、上記第1の実施の形態と同様にしてソース・ドレイン電極15A,15Bおよび保護膜16を形成する。層間絶縁膜21に代えて、保護膜16を用いた場合には、ソース・ドレイン電極15A,15B上の保護膜16を省略することも可能である。以上により図12(C)に示したトップゲート型の薄膜トランジスタ2が完成する。
この薄膜トランジスタ2の作用および効果は、第1の実施の形態と同様である。
<適用例1>
図13は、薄膜トランジスタ1,1Aおよび薄膜トランジスタ2のいずれかを駆動素子として備えた表示装置の回路構成を表すものである。表示装置90は、例えば液晶ディスプレイや有機ELディスプレイなどであり、駆動パネル91上に、マトリクス状に配設された複数の画素10R,10G,10Bと、これらの画素10R,10G,10Bを駆動するための各種駆動回路とが形成されたものである。画素10R,10G,10Bはそれぞれ、赤色(R:Red ),緑色(G:Green )および青色(B:Blue)の色光を発する液晶表示素子や有機EL素子などである。これら3つの画素10R,10G,10Bを一つのピクセルとして、複数のピクセルにより表示領域110が構成されている。駆動パネル91上には、駆動回路として、例えば映像表示用のドライバである信号線駆動回路120および走査線駆動回路130と、画素駆動回路150とが配設されている。この駆動パネル91には、図示しない封止パネルが貼り合わせられ、この封止パネルにより画素10R,10G,10Bおよび上記駆動回路が封止されている。
図14は、画素駆動回路150の等価回路図である。画素駆動回路150は、上記薄膜トランジスタ1,1Aおよび薄膜トランジスタ2のいずれかとして、トランジスタTr1,Tr2が配設されたアクティブ型の駆動回路である。トランジスタTr1,Tr2の間にはキャパシタCsが設けられ、第1の電源ライン(Vcc)および第2の電源ライン(GND)の間において、画素10R(または画素10G,10B)がトランジスタTr1に直列に接続されている。このような画素駆動回路150では、列方向に信号線120Aが複数配置され、行方向に走査線130Aが複数配置されている。各信号線120Aは、信号線駆動回路120に接続され、この信号線駆動回路120から信号線120Aを介してトランジスタTr2のソース電極に画像信号が供給されるようになっている。各走査線130Aは走査線駆動回路130に接続され、この走査線駆動回路130から走査線130Aを介してトランジスタTr2のゲート電極に走査信号が順次供給されるようになっている。この表示装置では、トランジスタTr1,Tr2が、上記実施の形態の薄膜トランジスタ1,1Aまたは薄膜トランジスタ2により構成されているので、均一・良好なTFT特性の薄膜トランジスタ1,1Aまたは薄膜トランジスタ2により高品質な表示が可能となる。このような表示装置90は、例えば次の適用例2〜6に示した電子機器に搭載することができる。
<適用例2>
図15は、テレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル310およびフィルターガラス320を含む映像表示画面部300を有している。
<適用例3>
図16は、デジタルスチルカメラの外観を表したものである。このデジタルスチルカメラは、例えば、フラッシュ用の発光部410、表示部420、メニュースイッチ430およびシャッターボタン440を有している。
<適用例4>
図17は、ノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体510,文字等の入力操作のためのキーボード520および画像を表示する表示部530を有している。
<適用例5>
図18は、ビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部610,この本体部610の前方側面に設けられた被写体撮影用のレンズ620,撮影時のスタート/ストップスイッチ630および表示部640を有している。
<適用例6>
図19は、携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体710と下側筐体720とを連結部(ヒンジ部)730で連結したものであり、ディスプレイ740,サブディスプレイ750,ピクチャーライト760およびカメラ770を有している。
以上、実施の形態および変形例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されず、種々の変形が可能である。例えば上記実施の形態等では、ソース・ドレイン電極15A,15Bが3層からなる場合を例に挙げて説明したが、ソース・ドレイン電極15A,15Bは単層構造であってもよく、あるいは4層以上を積層した構造であってもよい。
また、例えば、上記実施の形態等において説明した各層の材料および厚み、または成膜方法および成膜条件などは限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。
1,1A,2・・・薄膜トランジスタ、10・・・基板、11・・・ゲート電極、12・・・ゲート絶縁膜、13・・・チャネル層、14A,14B・・・チャネル保護膜、15A,15B・・・ソース・ドレイン電極、16・・・保護膜、20・・・バッファ層、21・・・層間絶縁膜、90・・・表示装置、91・・・駆動パネル、10R,10G,10B・・・画素、110・・・表示領域、120・・・信号線駆動回路、130・・・走査線駆動回路、150・・・画素駆動回路、Tr1,Tr2・・・トランジスタ。

Claims (5)

  1. ゲート電極上にゲート絶縁膜を間にして酸化物半導体からなるチャネル層および前記チャネル層を覆うと共に導電性材料からなるチャネル保護膜を形成した後、前記チャネル保護膜に接するよう一対のソース・ドレイン電極を形成する工程と、
    前記チャネル保護膜の前記ソース・ドレイン電極間の領域を前記導電性材料と結晶酸化物半導体との選択性を利用したエッチングにより除去する工程とを含み、
    前記チャネル層を、前記ゲート絶縁膜上に結晶酸化物半導体膜を成膜して形成する
    薄膜トランジスタの製造方法。
  2. 前記ソース・ドレイン電極を形成する工程と、前記チャネル保護膜のエッチングとを同
    時に行う
    請求項1記載の薄膜トランジスタの製造方法。
  3. 前記ソース・ドレイン電極は積層構造を有し、前記チャネル保護膜が前記積層構造にお
    ける少なくとも一層を兼ねている
    請求項2に記載の薄膜トランジスタの製造方法。
  4. 前記ソース・ドレイン電極を形成する工程の後に、前記ソース・ドレイン電極の形成時に使用したフォトレジストをエッチングマスクとして、前記チャネル保護膜のエッチングを行う
    請求項1記載の薄膜トランジスタの製造方法。
  5. 酸化物半導体からなるチャネル層および前記チャネル層を覆うと共に導電性材料からなるチャネル保護膜を形成する工程と、
    前記チャネル保護膜を前記導電性材料と結晶酸化物半導体との選択性を利用したエッチングにより除去する工程と、
    ゲート絶縁膜を間にして前記チャネル層上にゲート電極および前記チャネル層に接する一対のソース・ドレイン電極を形成する工程とを含み、
    前記チャネル層を、結晶酸化物半導体膜を成膜して形成する
    薄膜トランジスタの製造方法。
JP2011032207A 2011-02-17 2011-02-17 薄膜トランジスタおよびその製造方法、並びに表示装置 Active JP5743064B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2011032207A JP5743064B2 (ja) 2011-02-17 2011-02-17 薄膜トランジスタおよびその製造方法、並びに表示装置
US13/365,780 US20120211755A1 (en) 2011-02-17 2012-02-03 Thin film transistor, manufacturing method of thin film transistor and display
TW101104047A TWI493723B (zh) 2011-02-17 2012-02-08 薄膜電晶體、薄膜電晶體的製造方法及顯示器
CN2012100290382A CN102646716A (zh) 2011-02-17 2012-02-09 薄膜晶体管、薄膜晶体管的制造方法及显示器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011032207A JP5743064B2 (ja) 2011-02-17 2011-02-17 薄膜トランジスタおよびその製造方法、並びに表示装置

Publications (2)

Publication Number Publication Date
JP2012174723A JP2012174723A (ja) 2012-09-10
JP5743064B2 true JP5743064B2 (ja) 2015-07-01

Family

ID=46652012

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011032207A Active JP5743064B2 (ja) 2011-02-17 2011-02-17 薄膜トランジスタおよびその製造方法、並びに表示装置

Country Status (4)

Country Link
US (1) US20120211755A1 (ja)
JP (1) JP5743064B2 (ja)
CN (1) CN102646716A (ja)
TW (1) TWI493723B (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9065009B2 (en) * 2012-04-10 2015-06-23 First Solar, Inc. Apparatus and method for forming a transparent conductive oxide layer over a substrate using a laser
JP6021586B2 (ja) 2012-10-17 2016-11-09 株式会社半導体エネルギー研究所 半導体装置
JP5951442B2 (ja) * 2012-10-17 2016-07-13 株式会社半導体エネルギー研究所 半導体装置
JP6204145B2 (ja) 2012-10-23 2017-09-27 株式会社半導体エネルギー研究所 半導体装置
WO2014065343A1 (en) 2012-10-24 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103887343B (zh) * 2012-12-21 2017-06-09 北京京东方光电科技有限公司 薄膜晶体管及其制作方法、阵列基板和显示装置
KR102290247B1 (ko) * 2013-03-14 2021-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
CN103236443B (zh) * 2013-05-14 2014-05-14 广州新视界光电科技有限公司 一种金属氧化物薄膜晶体管及其制备方法
JP6018607B2 (ja) 2013-07-12 2016-11-02 株式会社半導体エネルギー研究所 半導体装置
CN103700705B (zh) * 2013-12-09 2017-07-28 深圳市华星光电技术有限公司 一种igzo电晶体制造方法
JP6227396B2 (ja) * 2013-12-20 2017-11-08 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
TWI560882B (en) * 2014-01-17 2016-12-01 E Ink Holdings Inc Semiconductor structure
CN103956386A (zh) * 2014-04-11 2014-07-30 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法和显示装置
TWI566416B (zh) * 2014-12-01 2017-01-11 鴻海精密工業股份有限公司 薄膜電晶體基板及其製作方法
CN106409686A (zh) * 2015-08-03 2017-02-15 中华映管股份有限公司 制造氧化物半导体薄膜电晶体的方法
CN106298954B (zh) * 2016-08-31 2020-02-04 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法
CN107564966B (zh) * 2017-08-07 2020-05-05 武汉华星光电半导体显示技术有限公司 薄膜晶体管及薄膜晶体管的制造方法、液晶显示面板
CN111755528A (zh) * 2020-07-31 2020-10-09 山东华芯半导体有限公司 一种闪存单元及其制造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0862191A4 (en) * 1996-09-13 2000-01-19 Tdk Corp PTC THERMAL MATERIAL
JP3866070B2 (ja) * 2000-10-20 2007-01-10 株式会社 日立ディスプレイズ 表示装置
US7141822B2 (en) * 2001-02-09 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
EP3614442A3 (en) * 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
CN101283388B (zh) * 2005-10-05 2011-04-13 出光兴产株式会社 Tft基板及tft基板的制造方法
CN101336485B (zh) * 2005-12-02 2012-09-26 出光兴产株式会社 Tft基板及tft基板的制造方法
JP5116290B2 (ja) * 2006-11-21 2013-01-09 キヤノン株式会社 薄膜トランジスタの製造方法
JP5111867B2 (ja) * 2007-01-16 2013-01-09 株式会社ジャパンディスプレイイースト 表示装置
TWI478347B (zh) * 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
WO2008126492A1 (ja) * 2007-04-05 2008-10-23 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及び電界効果型トランジスタの製造方法
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
TWI348766B (en) * 2007-10-04 2011-09-11 Taiwan Tft Lcd Ass Method of fabricating thin film transistor
JP5427390B2 (ja) * 2007-10-23 2014-02-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI626744B (zh) * 2008-07-31 2018-06-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP2010123595A (ja) * 2008-11-17 2010-06-03 Sony Corp 薄膜トランジスタおよび表示装置
US8492756B2 (en) * 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2010182929A (ja) * 2009-02-06 2010-08-19 Fujifilm Corp 電界効果型トランジスタの製造方法
JP5564331B2 (ja) * 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101791370B1 (ko) * 2009-07-10 2017-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102111264B1 (ko) * 2009-09-16 2020-05-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터

Also Published As

Publication number Publication date
CN102646716A (zh) 2012-08-22
JP2012174723A (ja) 2012-09-10
TW201246554A (en) 2012-11-16
US20120211755A1 (en) 2012-08-23
TWI493723B (zh) 2015-07-21

Similar Documents

Publication Publication Date Title
JP5743064B2 (ja) 薄膜トランジスタおよびその製造方法、並びに表示装置
US20110215328A1 (en) Thin film transistor, method of manufacturing the thin film transistor, and display device
JP5668917B2 (ja) 薄膜トランジスタおよびその製造方法
US8748882B2 (en) Thin film transistor, electronic device, display device, and method of manufacturing thin film transistor
TWI455320B (zh) 薄膜電晶體及其製造方法,及顯示裝置
JP4752925B2 (ja) 薄膜トランジスタおよび表示装置
JP2012015436A (ja) 薄膜トランジスタおよび表示装置
JP2010182819A (ja) 薄膜トランジスタおよび表示装置
JP2012160679A (ja) 薄膜トランジスタ、表示装置および電子機器
US8816352B2 (en) Display device and electronic device
JP2014229814A (ja) 薄膜トランジスタ、表示装置および電子機器
JP2015023161A (ja) 薄膜トランジスタおよびその製造方法ならびに電子機器
JP2013206919A (ja) 薄膜トランジスタおよびその製造方法ならびに表示装置
JP2012204548A (ja) 表示装置およびその製造方法
US10847655B2 (en) Semiconductor device
US20130175522A1 (en) Thin film transistor, method of manufacturing thin film transistor, display, and electronic apparatus
JP6019330B2 (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置および電子機器
US9502492B2 (en) Semiconductor device, method of manufacturing the same, display unit, and electronic apparatus
US9219084B2 (en) Display device including a thin film transistor having wiring and electrodes with different ionization tendencies
US9178074B2 (en) Semiconductor device, display unit, and electronic apparatus
JP2013149827A (ja) 薄膜トランジスタおよびその製造方法、並びに表示装置および電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140107

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150331

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20150327

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150421

R150 Certificate of patent or registration of utility model

Ref document number: 5743064

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S303 Written request for registration of pledge or change of pledge

Free format text: JAPANESE INTERMEDIATE CODE: R316303

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S803 Written request for registration of cancellation of provisional registration

Free format text: JAPANESE INTERMEDIATE CODE: R316803

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250