JP2010123595A - 薄膜トランジスタおよび表示装置 - Google Patents

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Abstract

【課題】電気特性の劣化を抑制して信頼性を向上させることが可能な薄膜トランジスタを提供する。
【解決手段】薄膜トランジスタ1では、基板11上に、ゲート絶縁膜13を間にして、ゲート電極12とチャネル14Aを形成する酸化物半導体膜14とが設けられ、この酸化物半導体膜14に接してソース電極16Aおよびドレイン電極16Bが配設されている。ソース電極16Aおよびドレイン電極16Bは、酸化物半導体膜14の側から第1金属層161、第2金属層162および第3金属層163が順に積層してなる。第1金属層161は、モリブデンと同等以上のイオン化エネルギーを有する金属により構成される。酸化物半導体膜14に接する第1金属層161が酸化されにくいため、酸化され易い金属を用いた場合に比べ、酸化物半導体膜14から酸素が第1金属層161の側に取り込まれにくい。酸化物半導体膜14での酸素の欠損によるキャリアの発生が抑制される。
【選択図】図1

Description

本発明は、酸化物半導体膜を用いた薄膜トランジスタおよびこれを用いた表示装置に関する。
近年、酸化物を主成分とした半導体(以下、酸化物半導体という)を活性層に用いた薄膜トランジスタ(TFT:Thin Film Transistor)が注目されている。酸化物半導体は、液晶ディスプレイなどに一般的に用いられているアモルファスシリコン(α−Si)と比較して、電子移動度が大きく、優れた電気特性を有することがわかっている。このような酸化物半導体としては、酸化亜鉛(ZnO)を主成分としたもの(特許文献1参照)や、In−M−Zn−O(Mはガリウム(Ga)、アルミニウム、鉄(Fe)のうちの少なくとも1種)を主成分としたもの(特許文献2参照)等が提案されている。特許文献2の薄膜トランジスタでは、酸化物半導体上に形成されるソース電極およびドレイン電極を、特定の仕事関数を有する金属で構成することにより、高いオンオフ比を実現している。
特開2002−76356号公報 特開2007−134496号公報
しかしながら、上記のような酸化物半導体は、製造時や動作時などにおいて経時的に酸素が脱離してしまい、これにより、薄膜トランジスタの電流−電圧特性が劣化して、信頼性の悪化を招いていた。
本発明はかかる問題点に鑑みてなされたもので、その目的は、電気特性の劣化を抑制して信頼性を向上させることが可能な薄膜トランジスタおよびこれを用いた表示装置を提供することにある。
本発明の薄膜トランジスタは、チャネルを形成する酸化物半導体膜と、酸化物半導体膜の一方の側にゲート絶縁膜を介して配設されたゲート電極と、ソース電極およびドレイン電極として酸化物半導体膜に接して形成され、酸化物半導体膜の側から順に第1金属層および第2金属層をそれぞれ積層してなる一対の電極とを備えている。ここで、第1金属層は、モリブデン(Mo)と同等以上のイオン化エネルギーを有する金属または酸素バリア性を有する金属により構成されたものである。
本発明の薄膜トランジスタでは、酸化物半導体膜に接する一対の電極が第1金属層と第2金属層とを積層してなり、酸化物半導体膜に接する第1金属層が、イオン化エネルギーがモリブデンと同等以上の金属、すなわち酸化されにくい金属により構成されている。ここで仮に、酸化物半導体膜に接する金属層が、モリブデンよりもイオン化エネルギーの小さい、すなわち酸化され易い金属により構成されている場合、金属層の酸化に伴って、酸化物半導体膜中の酸素が金属層の側へ取り込まれ易くなる。このため、酸化され易い金属が酸化物半導体膜に接していると、酸化物半導体膜中の酸素が脱離して欠損し、これによりキャリアが発生し易くなる。従って、酸化物半導体膜に接する第1金属層が上記のような酸化されにくい金属で構成されていることにより、酸化物半導体膜において酸素の欠損によるキャリアの発生が抑制される。
あるいは、第1金属層が酸素バリア性を有する金属により構成されていることにより、酸化物半導体膜中の酸素が外部へ脱離することが抑制される。よって、上記のように第1金属層が所定のイオン化エネルギーの金属により構成されている場合と同様、酸化物半導体膜の内部にキャリアが発生しにくくなる。
本発明の表示装置は、表示素子と上記本発明の薄膜トランジスタとを備えたものである。
本発明の薄膜トランジスタおよび表示装置によれば、酸化物半導体膜に接する一対の電極を積層構造とし、酸化物半導体膜側の第1金属層をイオン化エネルギーがモリブデンと同等以上の金属、または酸素バリア性を有する金属により構成したので、酸素脱離によるキャリアの発生を抑制することができる。これにより、電気特性の劣化を抑制して信頼性を向上させることが可能となる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
[薄膜トランジスタの構成]
図1(A)は、本発明の一実施の形態に係る薄膜トランジスタ1の断面構造を表すものである。図1(B)は、図1(A)に示したソース電極16Aおよびドレイン電極16Bの層構造について説明するための図である。この薄膜トランジスタ1は、例えば液晶ディスプレイや有機EL(Electro Luminescence)ディスプレイなどの表示駆動を行う駆動素子として機能し、例えばボトムゲート型の構造(逆スタガー構造)を有している。
薄膜トランジスタ1は、ガラスやプラスチックなどよりなる基板11上の選択的な領域にゲート電極12を有しており、このゲート電極12と基板11とを覆うように、ゲート絶縁膜13が形成されている。ゲート絶縁膜13上には酸化物半導体膜14が設けられ、酸化物半導体膜14のゲート電極12に対応する領域にチャネル14Aが形成される。この酸化物半導体膜14に形成されるチャネル14Aの直上には、チャネル保護膜15が設けられている。チャネル保護膜15から露出した酸化物半導体膜15を覆うように、ソース電極16Aおよびドレイン電極16Bが所定のパターンで配設されている。
ゲート電極12は、薄膜トランジスタ1にゲート電圧を印加するための電極である。このゲート電極12は、例えばモリブデン(Mo)などから構成されている。
ゲート絶縁膜13は、シリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜および酸化アルミニウム膜等により構成されている。
酸化物半導体膜14は、酸化物半導体を主成分として構成され、ソース電極16Aとドレイン電極16Bとの間に電流を生じさせるチャネル14Aを形成するものである。酸化物半導体としては、例えば酸化亜鉛や、In−M−Zn−O(Mはガリウム、アルミニウム、鉄のうちの少なくとも1種)等が挙げられる。
チャネル保護膜15は、酸化物半導体膜14のチャネル14Aの損傷を防止すると共に、酸化物半導体膜14中へ水素などが浸入することを防ぐ役割を果たしている。また、ソース電極16Aおよびドレイン電極16Bを形成する際のレジスト剥離液などから、チャネル14Aを保護する役割をも果たしている。このようなチャネル保護膜15は、例えばシリコン窒化膜やシリコン酸化膜などから構成されている。
ソース電極16Aおよびドレイン電極16Bはいずれも、複数の金属層が積層した多層膜により構成されている。例えば図1(B)に示したように、第1金属層161、第2金属層162および第3金属層163の3層が積層した構造となっている。これらのうち第1金属層161は、酸化物半導体膜14との界面に沿って形成され、この第1金属層161上に第2金属層162および第3金属層163がこの順に形成されている。
第1金属層161は、例えばイオン化エネルギーがモリブデンと同等またはモリブデンよりも大きい金属の単体または合金により構成され、厚みは、例えば30nm〜50nmである。但し、イオン化エネルギーとは、いわゆる第1イオン化エネルギーを示し、モリブデンのイオン化エネルギーは684KJ/mol程度である。このような第1金属層161を構成する金属としては、例えばモリブデン,水銀(Hg),銀(Ag),白金(Pt),金(Au)などが挙げられる。なお、第1金属層161は、基板11の全面にわたって形成されていてもよいが、少なくとも、チャネル保護膜15から露出した酸化物半導体膜14の表面および側面を覆って形成されていればよい。
第2金属層162は、電気抵抗が小さく導電性に優れた金属材料、具体的にはアルミニウム(Al)、銅(Cu)などにより構成され、厚みは例えば300nm〜1000nmである。
第3金属層163は、第2金属層162の表面保護のために配設されるものであり、例えばチタンなどにより構成され、厚みは例えば30nm〜50nmである。なお、ソース電極16Aおよびドレイン電極16Bにおいて、この第3金属層163は形成されていなくともよく、すなわち第1金属層161および第2金属層162からなる2層構造であってもよい。
[薄膜トランジスタの製造方法]
上記薄膜トランジスタ1は、例えば次のようにして製造することができる。すなわち、まず、図2(A)に示したように、基板11上の全面にスパッタリング法や蒸着法により金属薄膜を形成したのち、この金属薄膜を、例えばフォトリソグラフィ法を用いて、ゲート電極12をパターニング形成する。
続いて、図2(B)に示したように、基板11およびゲート電極12上を覆うようにゲート絶縁膜13を、例えばプラズマCVD(Chemical Vapor Deposition;化学気相成長)法を用いて形成する。
次いで、図2(C)に示したように、上述した材料および厚みからなる酸化物半導体膜14を、例えばスパッタリング法を用いて形成する。このとき、酸化物半導体として酸化インジウムガリウム亜鉛(IGZO)を用いた場合、IGZOのセラミックをターゲットとしたDCスパッタ法を用い、アルゴン(Ar)と酸素(O2)の混合ガスを用いたプラズマ放電により、酸化物半導体膜14を形成する。但し、プラズマ放電を行う前に、真空容器内の真空度が、例えば1×10-4Pa以下になるまで排気したのち、アルゴンと酸素の混合ガスを導入するようにするとよい。こののち、形成した酸化物半導体膜14を、例えばフォトリソグラフィ法を用いてパターニングする。
続いて、図2(D)に示したように、上述した材料よりなるチャネル保護膜を例えばスパッタリング法を用いて形成したのち、例えばフォトリソグラフィ法を用いて、チャネル14Aに対応して形成されるように、パターニングする。
次いで、酸化物半導体膜14上にソース電極16Aおよびドレイン電極16Bを形成する。このとき、酸化物半導体膜14およびチャネル保護膜15の形成された領域を覆うように、第1金属層161を例えばスパッタリング法を用いて形成する。こののち、第1金属層161上に第2金属層162および第3金属層163をこの順に形成する。続いて、第1金属層161、第2金属層162および第3金属層163を、例えばフォトリソグラフィ法を用いてパターニングすることにより、ソース電極16Aおよびドレイン電極16Bを形成する。
最後に、ソース電極16Aおよびドレイン電極16Bを形成した基板11に対し、酸素雰囲気においてアニール処理を施す。これにより、酸化物半導体膜14中の酸素の欠損を防ぎ、良好な電気特性を確保し易くなる。以上により、図1(A)に示した薄膜トランジスタ1を完成する。
[薄膜トランジスタの作用・効果]
本実施の形態の薄膜トランジスタ1では、図示しない配線層を通じてゲート電極12に所定のしきい値電圧以上の電圧(ゲート電圧Vg)が印加されると、酸化物半導体膜14にチャネル14Aが形成され、ソース電極16Aとドレイン電極16Bとの間に電流(ドレイン電流Id)が流れ、トランジスタとして機能する。
ここで、本実施の形態では、チャネル14Aを形成する酸化物半導体膜14上には、ソース電極16Aおよびドレイン電極16Bが形成されている。これらソース電極16Aおよびドレイン電極16Bはそれぞれ、酸化物半導体膜14の側から第1金属層161、第2金属層162および第3金属層163を積層してなり、第1金属層161はイオン化エネルギーがモリブデンと同等以上の金属で構成されている。すなわち、酸化物半導体膜14に接する第1金属層161が酸化されにくい金属により構成されている。
このとき逆に、酸化物半導体膜14に接する金属層が、モリブデンよりもイオン化エネルギーの小さい、すなわち酸化され易い金属により構成されている場合、酸化物半導体膜14中の酸素は、金属層の酸化に伴って金属層の側へ取り込まれてしまう。このため、酸素が酸化物半導体膜14の外部へ脱離し、酸素の欠損により酸化物半導体膜14の内部ではキャリアが発生してしまう。
従って、本実施の形態のように、酸化物半導体膜14に接する第1金属層161が上記のような酸化されにくい金属で構成されていることにより、酸化され易い金属で構成されている場合に比べ、第1金属層161へ酸素が取り込まれにくくなる。よって、酸化物半導体膜14からの酸素の脱離が抑制され、酸化物半導体膜14において酸素の欠損によるキャリアの発生が抑制される。
以上のように、薄膜トランジスタ1では、酸化物半導体膜14に接するソース電極16Aおよびドレイン電極16Bを積層構造とし、酸化物半導体膜14に接する第1金属層161をイオン化エネルギーがモリブデンと同等以上の金属により構成している。従って、酸化物半導体膜14中において、酸素の欠損によるキャリアの発生を抑制することができる。これにより、電気特性の劣化を抑制して信頼性を向上させることが可能となる。
また、本実施の形態では、ソース電極16Aおよびドレイン電極16Bにおいて、第1金属層161上に更に第2金属層162が設けられ、この第2金属層162が導電性の良好な金属により構成されている。これにより、ソース電極16Aおよびドレイン電極16Bを第1金属層161の単層により構成した場合よりも、電気抵抗を減らして、ソース・ドレインおよび配線としての機能を向上させることができる。
特に、第1金属層161がモリブデンにより構成されている場合には、第1金属層161の表面(酸化物半導体膜14側の面)のみが酸化され、酸化被膜が形成される。この場合、形成された酸化被膜が酸素バリア層として機能し、酸化物半導体膜14からの酸素の排出が抑制される。従って、第1金属層161をモリブデンにより構成した場合には、モリブデン自体が酸化されにくい金属であることに加え、上記のような酸化被膜による酸素バリア機能により、酸化物半導体膜14における酸素の欠損が効果的に抑制される。なお、表面の酸化のために第1金属層161の側へ取り込まれる酸素は極微量であるため、薄膜トランジスタの電気特性は十分に維持される。
[表示装置の構成]
図3は、薄膜トランジスタ1を駆動素子として用いた表示装置(表示装置40)の回路構成を示すものである。表示装置40は、例えば液晶ディスプレイや有機ELディスプレイなどであり、例えば駆動パネル50上に、マトリクス状に配設された複数の画素10R,10G,10Bと、これらの画素10R,10G,10Bを駆動するための駆動回路とが形成されたものである。画素10R,10G,10Bはそれぞれ、赤色(R:Red),緑色(G:Green)および青色(B:Blue)の色光を発する液晶表示素子や有機EL素子などである。これらのうち隣り合う3つの画素10R,10G,10Bが一つのピクセルを構成し、複数のピクセルにより表示領域110が形成されている。駆動回路としては、例えば映像表示用のドライバである信号線駆動回路120および走査線駆動回路130と、画素駆動回路140とが駆動パネル50上に配設されている。なお、駆動パネル50には、図示しない封止パネルが貼り合わせられ、この封止パネルにより画素10R,10G,10Bおよび上記駆動回路が封止されている。
図4は、画素駆動回路140の等価回路図である。画素駆動回路140は、上記薄膜トランジスタ1として、トランジスタTr1,Tr2が配設されたアクティブ型の駆動回路である。トランジスタTr1,Tr2の間にはキャパシタCsが設けられ、第1の電源ライン(Vcc)および第2の電源ライン(GND)の間において、画素10R(または画素10G,10B)がトランジスタTr1に直列に接続されている。このような画素駆動回路140では、列方向に信号線120Aが複数配置され、行方向に走査線130Aが複数配置されている。各信号線120Aは、信号線駆動回路120に接続され、この信号線駆動回路120から信号線120Aを介してトランジスタTr2のソース電極に画像信号が供給されるようになっている。各走査線130Aは走査線駆動回路130に接続され、この走査線駆動回路130から走査線130Aを介してトランジスタTr2のゲート電極に走査信号が順次供給されるようになっている。
(実施例)
上記実施の形態の実施例として、第1金属層161にモリブデン(膜厚50nm)、第2金属層162にアルミニウム(膜厚500nm)および第3金属層163にチタン(膜厚50nm)を用いた薄膜トランジスタ1を作製した。このとき、ゲート電極12にモリブデン、ゲート絶縁膜13に膜厚200nmの酸化シリコン(SiO)、酸化物半導体膜14にIn−Ga−Zn−O、およびチャネル保護膜15に膜厚200nmの酸化シリコン(SiO)をそれぞれ用いた。また、ソース電極16Aおよびドレイン電極16B形成後のアニール処理の諸条件については、酸素(O2)および窒素(N2)を含む雰囲気において酸素濃度を約40%、熱処理温度を300℃、処理時間を2時間とした。
このような薄膜トランジスタ1について、経時的な電気特性の変化を調べるため、アニール処理直後、アニール処理から4日経過後および7日経過後のゲート電圧Vg(V)に対するドレイン電流Id(A)の変化(以下、Vg−Id特性という)について測定した。これらの結果を図5〜図7に示す。なお、図5〜図7には、同様の条件で作製した計9個の薄膜トランジスタ1(chip1〜chip9)の各結果についてまとめて示している。
また、上記実施例の比較例1,2として、ソース電極およびドレイン電極として酸化物半導体膜14に接する金属層に、モリブデンよりもイオン化エネルギーの小さい金属を用いた薄膜トランジスタを作製した。但し、比較例1では、図8(A)に示したように、酸化物半導体膜14の側から順に、チタン層1061(膜厚50nm)、アルミニウム層1062(膜厚500nm)およびチタン層1063(膜厚50nm)を積層した3層構造とした。一方、比較例2では、酸化物半導体膜14の側から順に、アルミニウム層1062(膜厚500nm)およびチタン層1063(膜厚50nm)を積層した2層構造とした。すなわち、酸化物半導体膜14に接する金属層が、比較例1ではチタン、比較例2ではアルミニウムによりそれぞれ構成されている(チタンのイオン化エネルギー>アルミニウムのイオン化エネルギー)。なお、このような積層構造を有するソース電極およびドレイン電極以外の構成は、上記実施例と同様とした。
これらの比較例1,2の薄膜トランジスタについて、上記実施例と同様、アニール処理後の各時点におけるゲート電圧Vg(V)に対するドレイン電流Id(A)の変化について測定した。比較例1の結果を図9〜図11、比較例2の結果を図12〜図14にそれぞれ示す。
図9〜図11に示したように、チタン層1061を酸化物半導体膜14に接して形成した比較例1では、Vg−Id特性が、アニール処理直後から7日経過後にかけて経時的に劣化しており、またchip1〜9の間においてばらつきが生じた。また、図12〜図14に示したように、アルミニウム層1062を酸化物半導体膜14に接して形成した比較例2では、Vg−Id特性において、比較例1ほど大きな経時的劣化はみられなかったが、chip1〜9の間においてばらつきが生じた。従って、比較例1,2の薄膜トランジスタでは、ディスプレイなどのパネルに搭載する前の段階で電気特性が劣化し易い。
これに対し、図5〜図7に示したように、酸化物半導体膜14に接する第1金属層161をモリブデンにより構成した実施例では、アニール処理直後から7日経過後まで、Vg−Id特性がほぼ一定に保持され、経時的な変動が極めて小さいことがわかる。また、chip1〜9の間においてもVg−Id特性にほとんど差は見られなかった。
上記結果から、酸化物半導体膜14と接する金属層を、モリブデンと同等以上のイオン化エネルギーを有する金属、すなわち酸化されにくい金属で構成することにより、電気特性の劣化を抑制可能であることが示された。
(変形例)
次に、本発明の変形例に係る薄膜トランジスタについて説明する。本変形例の薄膜トランジスタは、ソース電極およびドレイン電極を構成する積層構造のうち、酸化物半導体膜14に接する金属層(以下、単に第1金属層という)の構成材料以外は、上記実施の形態の薄膜トランジスタ1と同等である。このため、本変形例の薄膜トランジスタでは図示を省略し、各構成要素については上記実施の形態の薄膜トランジスタ1の構成要素と同一の符号を用い、適宜説明を省略する。
本変形例の第1金属層は、酸素バリア性を有する金属材料、具体的には、次に挙げるような金属の窒化物または窒化珪化物により構成されている。例えば、この第1金属層に用いられる金属としては、タンタル(Ta),バナジウム(V),チタン,ジルコニウム(Zr),タングステン(W),銅(Cu),アルミニウム,ルテニウム(Ru),イリジウム(Ir),ニッケル(Ni),コバルト(Co),白金などが挙げられる。
このように、酸化物半導体膜14に接する第1金属層は、上記実施の形態で説明したような所定のイオン化エネルギーを有する金属に限定されず、酸素バリア性を有する金属の窒化物または窒化珪化物であってもよい。この場合、第1金属層の酸素バリア機能により、酸化物半導体膜14から外部へ酸素が脱離することが抑制される。従って、酸化物半導体膜14の酸素の欠損によるキャリアの発生を抑制することができ、上記実施の形態と同様の効果を得ることが可能となる。
以上、実施の形態および変形例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等では、ソース電極およびドレイン電極を、第1金属層、第2金属層および第3金属層の3層からなる積層構造として説明したが、3層に限られず2層あるいは4層以上であってもよい。2層あるいは4層以上で構成した場合も、酸化物半導体膜に接する金属層が、上述したような所定のイオン化エネルギーを有する金属もしくは酸素バリア性を有する金属により構成されていれば、本発明と同等の効果を得ることができる。
また、上記実施の形態等では、薄膜トランジスタとして、ボトムゲート構造を例に挙げて説明したが、これに限定されず、トップゲート構造であってもよい。
本発明の一実施の形態に係る薄膜トランジスタの断面構造を表すものである。 図1に示した薄膜トランジスタの製造方法を工程順に示す図である。 図1に示した薄膜トランジスタを用いた表示装置の回路構成を示す図である。 図3に示した画素駆動回路の一例を表す等価回路図である。 実施例のアニール直後のVg−Id特性を示す図である。 実施例のアニールから4日経過後のVg−Id特性を示す図である。 実施例のアニールから7日経過後のVg−Id特性を示す図である。 比較例1,2のソース電極およびドレイン電極の積層構造を表す図である。 比較例1のアニール直後のVg−Id特性を示す図である。 比較例1のアニールから4日経過後のVg−Id特性を示す図である。 比較例1のアニールから7日経過後のVg−Id特性を示す図である。 比較例2のアニール直後のVg−Id特性を示す図である。 比較例2のアニールから4日経過後のVg−Id特性を示す図である。 比較例2のアニールから7日経過後のVg−Id特性を示す図である。
符号の説明
1…薄膜トランジスタ、11…基板、12…ゲート電極、13…ゲート絶縁膜、14…酸化物半導体膜、15…チャネル保護膜、16A…ソース電極、16B…ドレイン電極、161…第1金属層、162…第2金属層、163…第3金属層、40…表示装置、50…駆動パネル、10R,10G,10B…画素、110…表示領域、120…信号線駆動回路、130…走査線駆動回路、140…画素駆動回路、Tr1,Tr2…トランジスタ。

Claims (7)

  1. チャネルを形成する酸化物半導体膜と、
    前記酸化物半導体膜の一方の側にゲート絶縁膜を介して配設されたゲート電極と、
    ソース電極およびドレイン電極として前記酸化物半導体膜に接して形成され、前記酸化物半導体膜の側から順に少なくとも第1金属層および第2金属層をそれぞれ積層してなる一対の電極とを備え、
    前記第1金属層は、モリブデン(Mo)と同等以上のイオン化エネルギーを有する金属または酸素バリア性を有する金属により構成されている
    薄膜トランジスタ。
  2. 前記第1金属層は、モリブデンにより構成されている
    請求項1に記載の薄膜トランジスタ。
  3. 前記一対の電極はそれぞれ、前記第2金属層上に更に第3金属層が積層されたものである
    請求項2に記載の薄膜トランジスタ。
  4. 前記第2金属層はアルミニウム(Al)、前記第3金属層はチタン(Ti)によりそれぞれ構成されている
    請求項3に記載の薄膜トランジスタ。
  5. 前記第1金属層は、酸素バリア性を有する金属の窒化物または窒化珪化物により構成されている
    請求項1に記載の薄膜トランジスタ。
  6. 前記酸化物半導体膜のチャネル上に保護膜を備えた
    請求項1ないし請求項5のいずれか1項に記載の薄膜トランジスタ。
  7. 表示素子と、前記表示素子を駆動するための薄膜トランジスタを備え、
    前記薄膜トランジスタは、
    チャネルを形成する酸化物半導体膜と、
    前記酸化物半導体膜の一方の側にゲート絶縁膜を介して配設されたゲート電極と、
    ソース電極およびドレイン電極として前記酸化物半導体膜に接して形成され、前記酸化物半導体膜の側から順に少なくとも第1金属層および第2金属層をそれぞれ積層してなる一対の電極とを備え、
    前記第1金属層は、モリブデン(Mo)と同等以上のイオン化エネルギーを有する金属または酸素バリア性を有する金属により構成されている
    表示装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012063588A1 (ja) * 2010-11-12 2012-05-18 株式会社神戸製鋼所 配線構造
WO2013111533A1 (ja) * 2012-01-23 2013-08-01 シャープ株式会社 薄膜トランジスタ基板の製造方法及びその方法により製造された薄膜トランジスタ基板
JP2015158572A (ja) * 2014-02-24 2015-09-03 株式会社Joled 表示装置、電子機器

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9721825B2 (en) 2008-12-02 2017-08-01 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
US20140008651A1 (en) * 2008-12-02 2014-01-09 Arizona Board of Regents, a body corporate of the State of Arizona Acting for and on behalf of Arizo Dual active layers for semiconductor devices and methods of manufacturing the same
US9991311B2 (en) 2008-12-02 2018-06-05 Arizona Board Of Regents On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
US9601530B2 (en) 2008-12-02 2017-03-21 Arizona Board Of Regents, A Body Corporated Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
CN104795323B (zh) * 2009-12-04 2017-12-29 株式会社半导体能源研究所 半导体装置及其制造方法
KR102117506B1 (ko) 2009-12-04 2020-06-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
TWI509707B (zh) * 2010-08-16 2015-11-21 Semiconductor Energy Lab 半導體裝置之製造方法
US8912080B2 (en) * 2011-01-12 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of the semiconductor device
JP5743064B2 (ja) * 2011-02-17 2015-07-01 株式会社Joled 薄膜トランジスタおよびその製造方法、並びに表示装置
CN103137701B (zh) * 2011-11-30 2018-01-19 株式会社半导体能源研究所 晶体管及半导体装置
CN102646699B (zh) * 2012-01-13 2014-12-10 京东方科技集团股份有限公司 一种氧化物薄膜晶体管及其制备方法
CN102651322A (zh) 2012-02-27 2012-08-29 京东方科技集团股份有限公司 一种薄膜晶体管及其制造方法、阵列基板、显示器件
KR20130126240A (ko) 2012-05-11 2013-11-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판
JP6059501B2 (ja) * 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102001057B1 (ko) 2012-10-31 2019-07-18 엘지디스플레이 주식회사 어레이 기판의 제조방법
WO2015175353A1 (en) 2014-05-13 2015-11-19 Arizona Board Of Regents, For And On Behalf Of Arizona State University Method of providing an electronic device and electronic device thereof
US10381224B2 (en) 2014-01-23 2019-08-13 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an electronic device and electronic device thereof
WO2017034645A2 (en) 2015-06-09 2017-03-02 ARIZONA BOARD OF REGENTS, a body corporate for THE STATE OF ARIZONA for and on behalf of ARIZONA STATE UNIVERSITY Method of providing an electronic device and electronic device thereof
WO2015156891A2 (en) 2014-01-23 2015-10-15 Arizona Board Of Regents, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
US9741742B2 (en) 2014-12-22 2017-08-22 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Deformable electronic device and methods of providing and using deformable electronic device
US10446582B2 (en) 2014-12-22 2019-10-15 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an imaging system and imaging system thereof
CN105785684A (zh) * 2014-12-25 2016-07-20 业鑫科技顾问股份有限公司 薄膜晶体管基板、其制作方法及使用之液晶显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000002892A (ja) * 1998-04-17 2000-01-07 Toshiba Corp 液晶表示装置、マトリクスアレイ基板およびその製造方法
JP2004071920A (ja) * 2002-08-08 2004-03-04 Internatl Business Mach Corp <Ibm> エッチング液、薄膜トランジスタ・アレイ基板、薄膜トランジスタ・アレイ基板の製造方法および表示装置
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2008235871A (ja) * 2007-02-20 2008-10-02 Canon Inc 薄膜トランジスタの形成方法及び表示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR100799463B1 (ko) * 2001-03-21 2008-02-01 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
US20030122987A1 (en) * 2001-12-28 2003-07-03 Myung-Joon Kim Array substrate for a liquid crystal display device having multi-layered metal line and fabricating method thereof
KR101012491B1 (ko) * 2003-12-04 2011-02-08 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
JP4299717B2 (ja) * 2004-04-14 2009-07-22 Nec液晶テクノロジー株式会社 薄膜トランジスタとその製造方法
KR101107246B1 (ko) * 2004-12-24 2012-01-25 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
US7411298B2 (en) * 2005-08-17 2008-08-12 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Source/drain electrodes, thin-film transistor substrates, manufacture methods thereof, and display devices
EP3614442A3 (en) * 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP4793679B2 (ja) 2005-11-10 2011-10-12 富士電機株式会社 薄膜トランジスタ
TWI320233B (en) * 2006-09-12 2010-02-01 Pixel structure and fabricating method thereof
KR20080037296A (ko) * 2006-10-25 2008-04-30 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조방법
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
US7935964B2 (en) * 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000002892A (ja) * 1998-04-17 2000-01-07 Toshiba Corp 液晶表示装置、マトリクスアレイ基板およびその製造方法
JP2004071920A (ja) * 2002-08-08 2004-03-04 Internatl Business Mach Corp <Ibm> エッチング液、薄膜トランジスタ・アレイ基板、薄膜トランジスタ・アレイ基板の製造方法および表示装置
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2008235871A (ja) * 2007-02-20 2008-10-02 Canon Inc 薄膜トランジスタの形成方法及び表示装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012063588A1 (ja) * 2010-11-12 2012-05-18 株式会社神戸製鋼所 配線構造
WO2013111533A1 (ja) * 2012-01-23 2013-08-01 シャープ株式会社 薄膜トランジスタ基板の製造方法及びその方法により製造された薄膜トランジスタ基板
JP2015158572A (ja) * 2014-02-24 2015-09-03 株式会社Joled 表示装置、電子機器

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