CN101740636B - 薄膜晶体管和显示装置 - Google Patents

薄膜晶体管和显示装置 Download PDF

Info

Publication number
CN101740636B
CN101740636B CN2009102245271A CN200910224527A CN101740636B CN 101740636 B CN101740636 B CN 101740636B CN 2009102245271 A CN2009102245271 A CN 2009102245271A CN 200910224527 A CN200910224527 A CN 200910224527A CN 101740636 B CN101740636 B CN 101740636B
Authority
CN
China
Prior art keywords
oxide semiconductor
semiconductor film
metal
film
thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009102245271A
Other languages
English (en)
Other versions
CN101740636A (zh
Inventor
德永和彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Design And Development Contract Society
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN101740636A publication Critical patent/CN101740636A/zh
Application granted granted Critical
Publication of CN101740636B publication Critical patent/CN101740636B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41733Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes

Abstract

本发明提供了一种通过抑制电气特性的劣化而提高可靠性的薄膜晶体管。所述薄膜晶体管包括:形成沟道的氧化物半导体膜;经由栅极绝缘膜放置在氧化物半导体膜的一侧上的栅电极;以及作为源电极和漏电极、与氧化物半导体膜相接触地形成的一对电极,所述一对电极是通过从氧化物半导体膜的一侧按顺序叠层至少第一和第二金属层而获得的。第一金属层由离子化能量等于或高于钼(Mo)的金属、具有阻氧性的金属、或具有阻氧性的金属的氮化物或硅氮化物制成。

Description

薄膜晶体管和显示装置
技术领域
本发明涉及一种使用氧化物半导体膜的薄膜晶体管和使用所述薄膜晶体管的显示装置。
背景技术
近年来,使用其主要成分为氧化物的半导体(在下文中,称为氧化物半导体)作为有源层的薄膜晶体管(TFT)受到关注。已知氧化物半导体的电子迁移率高于通常用于液晶显示器等的非晶硅(α-Si)的电子迁移率,并且氧化物半导体具有优良的电气特性。作为这样的氧化物半导体,提出了其主要成分为氧化锌(ZnO)的氧化物半导体(参见专利文献1:日本未审专利申请公开No.2002-76356)、其主要成分为In-M-Zn-O(M表示镓(Ga)、铝(Al)和铁(Fe)中的至少一种)的氧化物半导体(参见专利文献2:日本未审专利申请公开No.2007-134496)等。在专利文献2的薄膜晶体管中,通过在具有特定功函数的金属的氧化物半导体上形成源电极和漏电极,实现了高通/断比。
发明内容
然而,在这样的氧化物半导体中,氧随着制造、操作等的时间而脱离,由于该原因,薄膜晶体管的电流-电压特性劣化。这导致了可靠性的劣化。
因此,希望提供通过抑制电气特性的劣化而实现提高的可靠性的薄膜晶体管和使用所述薄膜晶体管的显示装置。
根据本发明的实施例,提供一种包括下述部件的薄膜晶体管:形成沟道的氧化物半导体膜;经由栅极绝缘膜放置在氧化物半导体膜的一侧上的栅电极;和作为源电极和漏电极、与氧化物半导体膜相接触地形成的一对电极,所述一对电极是通过从氧化物半导体膜的一侧按顺序叠层第一和第二金属层的每一个而获得的。第一金属层由离子化能量等于或高于钼(Mo)的金属、具有阻氧性的金属或具有阻氧性的金属的氮化物或硅氮化物形成。
在本发明的实施例的薄膜晶体管中,与氧化物半导体膜相接触的一对电极是通过叠层第一和第二金属层而获得的,并且与氧化物半导体膜相接触的第一金属层是由离子化能量等于或高于钼的离子化能量的金属(也就是说,不易于被氧化的金属)制成的。如果与氧化物半导体膜相接触的金属层是由离子化能量低于钼的离子化能量的金属(也就是说,易于被氧化的金属)形成的,则氧化物半导体膜中的氧随着金属层的氧化被容易地带到金属层的一侧。因此,如果易于被氧化的金属与氧化物半导体膜相接触,则氧化物半导体膜中的氧脱离,并发生损耗。由于该原因,容易产生载流子。因此,通过用不易于被氧化的金属制成与氧化物半导体膜相接触的第一金属层,抑制了由于氧化物半导体膜中的氧的损失而导致的载流子的产生。
可供替换地,通过由具有阻氧性的金属、或由具有阻氧性的金属的氮化物或硅氮化物形成第一金属层,可以抑制氧化物半导体膜中的氧脱离到外部。因此,与第一金属层由具有预定离子化能量的金属形成的情况相同,抑制了氧化物半导体膜中的载流子的产生。
根据本发明的实施例,提供了一种包括本发明的实施例的显示元件和薄膜晶体管的显示装置。
在本发明的实施例的薄膜晶体管和显示装置中,与氧化物半导体膜相接触的一对电极具有层叠结构,并且在氧化物半导体膜的一侧上的第一金属层是由离子化能量等于或高于钼的离子化能量的金属、具有阻氧性的金属、或具有阻氧性的金属的氮化物或硅氮化物形成的。因此,可抑制由于氧的脱离而导致的载流子的产生。因此,抑制了电气特性的劣化,并且可提高可靠性。
本发明的其它和进一步的目的、特征和优点将从下述说明更加显而易见。
附图说明
图1A和1B表示根据本发明的实施例的薄膜晶体管的横截面结构。
图2A至2D是示出了以制造顺序制造图1A和1B中所示的薄膜晶体管的方法的图。
图3是示出了使用图1A和1B所示的薄膜晶体管的显示装置的电路配置的图。
图4是示出了图3所示的像素驱动电路的例子的等效电路图。
图5是示出了实施例中的在刚退火之后的Vg-Id特性的图。
图6是示出了实施例中的从退火时起经过四天之后的Vg-Id特性的图。
图7是示出了实施例中的从退火时起经过七天之后的Vg-Id特性的图。
图8A和8B是示出了比较例子1和2的源电极和漏电极的叠层结构的图。
图9是示出了比较例子1中的在刚退火之后的Vg-Id特性的图。
图10是示出了比较例子1中的从退火时起经过四天之后的Vg-Id特性的图。
图11是示出了比较例子1中的从退火时起经过七天之后的Vg-Id特性的图。
图12是示出了比较例子2中的在刚退火之后的Vg-Id特性的图。
图13是示出了比较例子2中的从退火时起经过四天之后的Vg-Id特性的图。
图14是示出了比较例子2中的从退火时起经过七天之后的Vg-Id特性的图。
具体实施方式
将参照附图在下文中详细地描述本发明的实施例。
薄膜晶体管的配置
图1A示出了根据本发明的实施例的薄膜晶体管1的横截面结构。图1B是用于描述图1A所示的源电极16A和漏电极16B的层结构的图。例如,薄膜晶体管1用作用于执行液晶显示器、有机EL(电致发光)显示器等的显示驱动的驱动元件,并且具有例如底栅结构(倒置交错结构)。
薄膜晶体管1在由玻璃、塑料等制成的基片11上的选择区域中具有栅电极12,并且将栅极绝缘膜13形成为覆盖栅电极12和基片11。在栅极绝缘膜13上设置氧化物半导体膜14,并且在氧化物半导体膜14中对应于栅电极12的区域中形成沟道14A。在氧化物半导体膜14中形成的沟道14A上直接设置沟道保护膜15。以预定图案放置源电极16A和漏电极16B,以覆盖被沟道保护膜15暴露的氧化物半导体膜14。
栅电极12是用于向薄膜晶体管1施加栅电压的电极。栅电极12是由例如钼(Mo)等形成的。
栅极绝缘膜13是由氧化硅膜、氮化硅膜、氮氧化硅膜、氧化铝膜等构成的。
氧化物半导体膜14是通过使用氧化物半导体作为主要成分构成的,并且在源电极16A和漏电极16B之间形成用于产生电流的沟道14A。氧化物半导体的例子是氧化锌、In-M-Zn-O(M是镓、铝和铁中的至少一种)等。
沟道保护膜15充当保护氧化物半导体膜14中的沟道14A免受损坏和防止氢等侵入氧化物半导体膜14的角色。沟道保护膜15还充当保护沟道14A不受在形成源电极16A和漏电极16B时使用的抗蚀剂剥离溶液等的损坏。这样的沟道保护膜15是例如氮化硅膜、氧化硅膜等。
源电极16A和漏电极16B中的任何一个都是由多个金属层形成的多层膜构成的。例如,如图1B所示,其具有其中叠层了第一、第二和第三金属层161、162和163三层的结构。第一金属层161是沿与氧化物半导体膜14的界面形成的,并且在第一金属层161上按顺序形成第二和第三金属层162和163。
第一金属层161是由例如离子化能量等于或大于钼的金属或合金形成的,并具有例如30nm至50nm的厚度。离子化能量是所谓的第一离子化能量,并且钼的离子化能量约为684KJ/mol。第一金属层161的金属的例子是钼、汞(Hg)、银(Ag)、铂(Pt)、金(Au)等。第一金属层161可形成在基片11的整个表面上。然而,将第一金属层161形成为覆盖被沟道保护膜15暴露的氧化物半导体膜14的至少表面和侧面就足够了。
第二金属层162由具有低电阻和优良的导电性的金属材料(具体地讲,铝(Al)、铜(Cu)等)形成,并具有例如300nm至1000nm的厚度。
第三金属层163被放置为保护第二金属层162的表面,由钛等形成,并具有例如30nm至50nm的厚度。在源电极16A和漏电极16B中,可以不形成第三金属层163。也就是说,可使用第一和第二金属层161和162的两层结构。
制造薄膜晶体管的方法
例如,可如下制造薄膜晶体管1。首先,如图2A所示,通过溅射或气相沉积而在基片11的整个表面上形成金属薄膜。在此之后,通过使用例如光刻来对金属薄膜图案化,以形成栅电极12。
随后,如图2B所示,形成栅极绝缘膜13,使其通过例如等例子体CVD(化学气相沉积)来覆盖基片11和栅电极12。
如图2C所示,通过使用例如溅射来形成由上述材料形成并具有上述厚度的氧化物半导体膜14。在使用氧化铟镓锌(IGZO)作为氧化物半导体,使用以IGZO的陶瓷为目标的DC溅射和使用氩气(Ar)和氧气(O2)的混合气体的等离子体放电的情况下,形成氧化物半导体膜14。优选地,在执行等离子体放电之前,抽空气体直到真空容器中的真空度变为例如1×10-4Pa或更低,并引入氩气和氧气的混合气体。之后,通过使用例如光刻来对形成的氧化物半导体膜14图案化。
随后,如图2D所示,通过例如溅射来形成由上述材料制成的沟道保护膜15。之后,通过使用例如光刻对沟道保护膜15图案化,以使其对应于沟道14A形成。
下面,在氧化物半导体膜14上形成源电极16A和漏电极16B。此时,通过使用例如溅射来形成第一金属层161,以便覆盖其中形成氧化物半导体膜14和沟道保护膜15的区域。此后,在第一金属层161上按顺序形成第二和第三金属层162和163。随后,通过使用例如光刻来对第一、第二和第三金属层161、162和163图案化,由此形成源电极16A和漏电极16B。
最终,在其上源电极16A和漏电极16B处于氧气氛中的基片11上执行退火处理。通过该处理,防止了氧化物半导体膜14中的氧的损失,并且更容易确保优良的电气特性。以这样的方式,完成了图1A所示的薄膜晶体管1。
薄膜晶体管的作用和效果
在本实施例的薄膜晶体管1中,当经由未示出的布线层向栅电极12施加等于或高于预定阈值电压的电压(栅电压Vg)时,在氧化物半导体膜14中形成了沟道14A,电流(漏电流Id)在源电极16A和漏电极16B之间流动,并且薄膜晶体管1充当晶体管。
在该实施例中,在其中形成沟道14A的氧化物半导体膜14上,形成源电极16A和漏电极16B。通过从氧化物半导体膜14一侧叠层第一、第二和第三金属层161、162和163来获得源电极16A和漏电极16B的每一个,并且第一金属层161是由离子化能量等于或高于钼的金属形成的。也就是说,与氧化物半导体膜14相接触的第一金属层161是由不易于氧化的金属形成的。
相反,在与氧化物半导体膜14相接触的金属层是由离子化能量小于钼的金属,也就是说,易于氧化的金属形成的时,氧化物半导体膜14中的氧随着金属层的氧化被带至金属层的一侧。因此,氧脱离至氧化物半导体膜14的外部。由于氧的损失,在氧化物半导体层14中产生载流子。
因此,因为在该实施例中,与氧化物半导体膜14相接触的第一金属层161是由不易于被氧化的金属形成的,所以与其中第一金属层161是由易于氧化的金属形成的情况相比,氧不容易被带至第一金属层161。因此,抑制了氧从氧化物半导体膜14脱离,并且抑制了由于氧的损失而在氧化物半导体膜14中导致载流子的产生。
如上所述,在薄膜晶体管1中,与氧化物半导体膜14相接触的源电极16A和漏电极16B具有叠层结构,并且与氧化物半导体膜14相接触的第一金属层161是由离子化能量等于或高于钼的金属形成的。因此,在氧化物半导体膜14中,可抑制由氧的损失而导致的载流子的产生。其可以抑制电气特性的劣化并提高可靠性。
在该实施例中,在源电极16A和漏电极16B中,在第一金属层161上设置第二金属层162,并且第二金属层162是由具有高导电性的金属形成的。关于该配置,与通过第一金属层161一个层来构成源电极16A和漏电极16B的情况相比,可减小电阻,并且可改进源极和漏极和布线的功能。
具体地讲,在第一金属层161由钼构成的情况下,仅第一金属层161的表面(氧化物半导体膜14侧的表面)被氧化,并形成氧化物层。在该情况下,形成的氧化物层充当阻氧层(oxygen barrierlayer),并且抑制了氧化物半导体膜14中的氧的耗尽。因此,在由钼形成第一金属层161的情况下,钼本身是不易于氧化的金属,此外,通过氧化物层的阻氧功能,有效地抑制了氧化物半导体膜14中的氧的损失。因为被带至第一金属层161侧以使表面氧化的氧的量非常小,所以充分地保持薄膜晶体管的电气特性。
显示装置的配置
图3示出了使用薄膜晶体管1作为驱动装置的显示装置(显示装置40)的电路配置。显示装置40是例如液晶显示器或有机EL显示器。例如,在驱动面板50上,形成了被放置为矩阵的多个图像元素(picture element)10R、10G和10B和用于驱动图像元素10R、10G和10B的驱动电路。图像元素10R、10G和10B是用于发射红色(R)、绿色(G)和蓝色(B)的彩色光的液晶显示元件、有机EL元件等。相邻的三个图像元素10R、10G和10B构成一个像素,并且由多个像素形成显示区域110。关于驱动电路,例如,作为视频显示器的驱动的信号线驱动电路120和扫描线驱动电路130和像素驱动电路140被放置在驱动面板50上。未示出的密封板被黏附到驱动面板50上。通过密封面板,密封图像元素10R、10G和10B和驱动电路。
图4是像素驱动电路140的等效电路图。像素驱动电路140是其中晶体管Tr1和Tr2被放置为薄膜晶体管1的有源型驱动电路。在晶体管Tr1和Tr2之间设置电容器Cs,并且在第一电源线(Vcc)和第二电源线(GND)之间将图像元素10R(或图像元素10G或10B)与晶体管Tr1串联。在这样的像素驱动电路140中,沿列方向放置多个信号线120A,并且沿行方向放置多个扫描线130A。信号线120A的每一个都被连接至信号线驱动电路120,并且经由信号线120A从信号线驱动电路120向晶体管Tr2的源电极供应图像信号。每个扫描线130A都与扫描线驱动电路130相连接,并且经由扫描线130A从扫描线驱动电路130向晶体管Tr2的栅电极顺序供应扫描信号。
与上述实施例的例子相同,产生为第一金属层161使用钼(50nm厚)、为第二金属层162使用铝(500nm厚)、为第三金属层163使用钛(50nm厚)的薄膜晶体管1。钼被用于栅电极12,膜厚度为200nm的氧化硅(SiO)被用于栅极绝缘膜13,In-Ga-Zn-O被用于氧化物半导体膜14,并且膜厚度为200nm的氧化硅(SiO)被用于沟道保护膜15。关于在源电极16A和漏电极16B的形成之后执行退火处理的条件,包括氧气(O2)和氮气(N2)的气氛中的氧浓度被设定为约40%,热处理温度被设定为300℃,并且处理时间被设定为两小时。
为了检查这样的薄膜晶体管1的电气特性随时间的变化,测量在刚退火处理之后、退火处理之后四天和退火处理之后七天漏电流Id(A)相对于栅电压Vg(V)的变化(在下文中称为Vg-Id特性)。结果在图5至7中被示出。图5至7示出了在相似条件下产生的九个薄膜晶体管1(芯片1至芯片9)的结果。
作为例子的比较例子1和2,生产这样的薄膜晶体管,每个晶体管都使用离子化能量小于钼的金属用于与氧化物半导体膜14相接触的金属层,作为源电极和漏电极。在比较例子1中,如图8A所示,使用三层结构,其中从氧化物半导体膜14一侧按顺序叠层钛层1061(50nm厚)、铝层1062(500nm厚)和钛层1063(50nm厚)。另一方面,在比较例子2中,使用两层结构,其中从氧化物半导体膜14一侧按顺序叠层铝层1062(500nm厚)和钛层1063(50nm厚)。也就是说,在比较例子1中,与氧化物半导体膜14相接触的金属层是由钛制成的,而在比较例子2中是由铝制成的(钛的离子化能量>铝的离子化能量)。具有这样的叠层结构的、除了源电极和漏电极以外的配置与例子中的相似。
关于比较例子1和2的薄膜晶体管,以与例子中相似的方式,测量在退火处理之后某些时间点的漏电流Id(A)相对于栅电压Vg(V)的变化。图9至11中示出了比较例子1的结果。图12至14中示出了比较例子2的结果。
如图9至11所示,在其中钛层1061被形成为与氧化物半导体膜14相接触的比较例子1中,Vg-Id特性从刚完成退火处理之后的时间到过去了七天的时间随时间而劣化,并且在芯片1至9之间发生变化。如图12至14所示,在其中铝层1062被形成为与氧化物半导体膜14相接触的比较例子2中,没有看到与比较例子1中一样大的Vg-Id特性随时间的劣化,但芯片1至9之间也发生变化。因此,在比较例子1和2的薄膜晶体管中,电气特性趋向于在薄膜晶体管被安装到显示器的面板等之前的一个阶段就劣化。
相反,如图5至7所示,在其中与氧化物半导体膜14相接触的第一金属层161由钼制成的例子中,对于从刚结束退火处理之后的时间到过去了七天的时间的时间段,Vg-Id特性保持大致恒定,并且随时间的波动非常小。芯片1至9之间Vg-Id特性也几乎没有变化。
从上述结果,已知通过由离子化能量等于或大于钼的金属,也就是说,不易于氧化的金属形成与氧化物半导体膜14相接触的金属层,可抑制电气特性的劣化。
修改
现在将描述根据本发明的修改的薄膜晶体管。该修改的薄膜晶体管与上述实施例中的薄膜晶体管1相似,只是在构成源电极和漏电极的叠层结构中,与氧化物半导体膜14相接触的金属层(在下文中简称为第一金属层)的材料不同。因此,未图示修改的薄膜晶体管,为部件使用与本实施例中的薄膜晶体管1相同的附图标记,并不进行重复说明。
修改的第一金属层是由具有阻氧性的金属材料,具体地讲,下述金属中任一种的氮化物或硅氮化物形成的。用于第一金属层的金属的例子包括钽(Ta)、钒(V)、钛(Ti)、锆(Zr)、钨(W)、铜(Cu)、铝(Al)、钌(Ru)、铱(Ir)、镍(Ni)、钴(Co)和铂(Pt)。
与氧化物半导体膜14相接触的第一金属层不限于具有如上述实施例中所述的预定离子化能量的金属,而是还可以由具有阻氧性的金属的氮化物或硅氮化物形成。在该情况下,通过第一金属层的阻氧功能,抑制了氧从氧化物半导体膜14到外部的脱离。因此,可抑制由于氧化物半导体膜14中的氧的损失而导致的载流子的产生,并且可获得与上述实施例相似的效果。
尽管通过实施例和修改在上面描述了本发明,但本发明不限于上述实施例等,而是可以被变化地修改。例如,在实施例等中,源电极和漏电极具有第一、第二和第三金属层的叠层结构。层的数量不限于三,而是可以是两个或四个或更多。同样,在层的数量为两个或四个或更多的情况下,如果与氧化物半导体膜相接触的金属层是由具有预定离子化能量的金属或具有阻氧性的金属形成的,则可以获得与本发明等同的效果。
尽管在实施例等中以具有底栅结构的薄膜晶体管为例进行了描述,但本发明不限于底栅结构。也可使用顶栅结构。
本申请包含与于2008年11月17日提交到日本专利局的日本在先专利申请JP 2008-293043中公开的主题相关的主题,该日本专利申请的全部内容以引用的方式并入本文中。
本领域技术人员应该明白,可以根据设计要求和其它因素想到各种变型、组合、子组合和替换,只要它们在本发明的范围内即可。

Claims (5)

1.一种薄膜晶体管,包括:
基片(11);
在基片(11)上的选择区域中的栅电极(12);
形成为覆盖基片(11)和栅电极(12)的栅极绝缘膜(13);
设置在栅极绝缘膜(13)上的氧化物半导体膜(14),在氧化物半导体膜(14)中对应于栅电极(12)的区域中形成沟道(14A);
在氧化物半导体膜(14)中形成的沟道(14A)上设置的沟道保护膜(15);
作为源电极和漏电极、与氧化物半导体膜相接触地形成的一对电极,所述一对电极是通过叠层至少第一和第二金属层而获得的,所述第一金属层与所述氧化物半导体膜相接触,所述源电极和漏电极覆盖被沟道保护膜(15)暴露的氧化物半导体膜(14);
其中第一金属层由离子化能量等于或高于钼(Mo)的金属制成。
2.根据权利要求1所述的薄膜晶体管,其中第一金属层是由钼制成的。
3.根据权利要求2所述的薄膜晶体管,其中所述一对电极中的每一个是通过在第二金属层上进一步叠层第三金属层而获得的。
4.根据权利要求3所述的薄膜晶体管,其中第二金属层由铝(Al)制成,第三金属层由钛(Ti)制成。
5.一种包括显示元件和用于驱动该显示元件的薄膜晶体管的显示装置,
其中所述薄膜晶体管包括:
基片(11);
在基片(11)上的选择区域中的栅电极(12);
形成为覆盖基片(11)和栅电极(12)的栅极绝缘膜(13);
设置在栅极绝缘膜(13)上的氧化物半导体膜(14),在氧化物半导体膜(14)中对应于栅电极(12)的区域中形成沟道(14A);
在氧化物半导体膜(14)中形成的沟道(14A)上设置的沟道保护膜(15);
作为源电极和漏电极、与氧化物半导体膜相接触地形成的一对电极,所述一对电极是通过叠层至少第一和第二金属层而获得的,所述第一金属层与所述氧化物半导体膜相接触,所述源电极和漏电极覆盖被沟道保护膜(15)暴露的氧化物半导体膜(14);并且
第一金属层由离子化能量等于或高于钼(Mo)的金属制成。
CN2009102245271A 2008-11-17 2009-11-17 薄膜晶体管和显示装置 Active CN101740636B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008293043A JP2010123595A (ja) 2008-11-17 2008-11-17 薄膜トランジスタおよび表示装置
JP2008-293043 2008-11-17

Publications (2)

Publication Number Publication Date
CN101740636A CN101740636A (zh) 2010-06-16
CN101740636B true CN101740636B (zh) 2013-06-19

Family

ID=42171262

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009102245271A Active CN101740636B (zh) 2008-11-17 2009-11-17 薄膜晶体管和显示装置

Country Status (3)

Country Link
US (2) US8319226B2 (zh)
JP (1) JP2010123595A (zh)
CN (1) CN101740636B (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9991311B2 (en) 2008-12-02 2018-06-05 Arizona Board Of Regents On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
US9601530B2 (en) 2008-12-02 2017-03-21 Arizona Board Of Regents, A Body Corporated Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Dual active layer semiconductor device and method of manufacturing the same
US20140008651A1 (en) * 2008-12-02 2014-01-09 Arizona Board of Regents, a body corporate of the State of Arizona Acting for and on behalf of Arizo Dual active layers for semiconductor devices and methods of manufacturing the same
US9721825B2 (en) 2008-12-02 2017-08-01 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
KR101797253B1 (ko) * 2009-12-04 2017-11-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR102241766B1 (ko) 2009-12-04 2021-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
TWI509707B (zh) * 2010-08-16 2015-11-21 Semiconductor Energy Lab 半導體裝置之製造方法
JP2012119664A (ja) * 2010-11-12 2012-06-21 Kobe Steel Ltd 配線構造
JP5982125B2 (ja) 2011-01-12 2016-08-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5743064B2 (ja) * 2011-02-17 2015-07-01 株式会社Joled 薄膜トランジスタおよびその製造方法、並びに表示装置
CN103137701B (zh) * 2011-11-30 2018-01-19 株式会社半导体能源研究所 晶体管及半导体装置
CN102646699B (zh) * 2012-01-13 2014-12-10 京东方科技集团股份有限公司 一种氧化物薄膜晶体管及其制备方法
WO2013111533A1 (ja) * 2012-01-23 2013-08-01 シャープ株式会社 薄膜トランジスタ基板の製造方法及びその方法により製造された薄膜トランジスタ基板
CN102651322A (zh) * 2012-02-27 2012-08-29 京东方科技集团股份有限公司 一种薄膜晶体管及其制造方法、阵列基板、显示器件
KR20130126240A (ko) 2012-05-11 2013-11-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판
JP6059501B2 (ja) * 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102001057B1 (ko) 2012-10-31 2019-07-18 엘지디스플레이 주식회사 어레이 기판의 제조방법
US10381224B2 (en) 2014-01-23 2019-08-13 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an electronic device and electronic device thereof
WO2015156891A2 (en) 2014-01-23 2015-10-15 Arizona Board Of Regents, Acting For And On Behalf Of Arizona State University Method of providing a flexible semiconductor device and flexible semiconductor device thereof
WO2017034644A2 (en) 2015-06-09 2017-03-02 ARIZONA BOARD OF REGENTS a body corporate for THE STATE OF ARIZONA for and on behalf of ARIZONA STATE UNIVERSITY Method of providing an electronic device and electronic device thereof
JP2015158572A (ja) * 2014-02-24 2015-09-03 株式会社Joled 表示装置、電子機器
CN106663640B (zh) 2014-05-13 2020-01-07 代表亚利桑那大学的亚利桑那校董会 提供电子器件的方法及其电子器件
US10446582B2 (en) 2014-12-22 2019-10-15 Arizona Board Of Regents On Behalf Of Arizona State University Method of providing an imaging system and imaging system thereof
US9741742B2 (en) 2014-12-22 2017-08-22 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Deformable electronic device and methods of providing and using deformable electronic device
CN105785684A (zh) * 2014-12-25 2016-07-20 业鑫科技顾问股份有限公司 薄膜晶体管基板、其制作方法及使用之液晶显示面板

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000002892A (ja) * 1998-04-17 2000-01-07 Toshiba Corp 液晶表示装置、マトリクスアレイ基板およびその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR100799463B1 (ko) * 2001-03-21 2008-02-01 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
US20030122987A1 (en) * 2001-12-28 2003-07-03 Myung-Joon Kim Array substrate for a liquid crystal display device having multi-layered metal line and fabricating method thereof
JP3672256B2 (ja) * 2002-08-08 2005-07-20 インターナショナル・ビジネス・マシーンズ・コーポレーション エッチング液、薄膜トランジスタ・アレイ基板、薄膜トランジスタ・アレイ基板の製造方法および表示装置
KR101012491B1 (ko) * 2003-12-04 2011-02-08 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
JP4299717B2 (ja) * 2004-04-14 2009-07-22 Nec液晶テクノロジー株式会社 薄膜トランジスタとその製造方法
KR101107246B1 (ko) * 2004-12-24 2012-01-25 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
US7411298B2 (en) * 2005-08-17 2008-08-12 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Source/drain electrodes, thin-film transistor substrates, manufacture methods thereof, and display devices
EP1998375A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP4793679B2 (ja) 2005-11-10 2011-10-12 富士電機株式会社 薄膜トランジスタ
TWI320233B (en) * 2006-09-12 2010-02-01 Pixel structure and fabricating method thereof
KR20080037296A (ko) * 2006-10-25 2008-04-30 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조방법
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP2008235871A (ja) * 2007-02-20 2008-10-02 Canon Inc 薄膜トランジスタの形成方法及び表示装置
US7935964B2 (en) * 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置

Also Published As

Publication number Publication date
CN101740636A (zh) 2010-06-16
JP2010123595A (ja) 2010-06-03
US20100123131A1 (en) 2010-05-20
US20120267625A1 (en) 2012-10-25
US8319226B2 (en) 2012-11-27

Similar Documents

Publication Publication Date Title
CN101740636B (zh) 薄膜晶体管和显示装置
JP7058724B2 (ja) Tft基板とその製造方法、及びoledパネルの製造方法
JP5668917B2 (ja) 薄膜トランジスタおよびその製造方法
CN101794821B (zh) 薄膜晶体管和显示装置
CN102097487B (zh) 氧化物半导体薄膜晶体管及其制造方法
JP6059566B2 (ja) 半導体装置の作製方法
JP5552753B2 (ja) 薄膜トランジスタおよび表示装置
US8431927B2 (en) Thin film transistor, method of manufacturing the same, and organic electroluminescent device including thin film transistor
TWI493723B (zh) 薄膜電晶體、薄膜電晶體的製造方法及顯示器
US20130277660A1 (en) Thin film transistor and flat panel display device having the same
US9768322B2 (en) Metal oxide TFT with improved source/drain contacts and reliability
JP2011187506A (ja) 薄膜トランジスタおよびその製造方法、並びに表示装置
KR20110113568A (ko) 박막 트랜지스터 및 표시 장치 및 전자 기기
US20160204126A1 (en) Thin-film transistor substrate and method for fabricating the same
JP2010135462A (ja) 薄膜トランジスタ、表示装置および薄膜トランジスタの製造方法
US20160336386A1 (en) Thin-film transistor substrate and method of manufacturing the thin-film transistor substrate
US11205729B2 (en) Semiconductor device and method for manufacturing same
US10020324B2 (en) Display device
US9698273B2 (en) Thin film transistor, method of manufacturing the same, display unit, and electronic apparatus
CN102683383A (zh) 显示装置和电子设备
WO2014196107A1 (ja) 薄膜トランジスタ素子とその製造方法及び表示装置
US10551704B2 (en) Active matrix substrate method of manufacturing active matrix substrate, and display device
JP5527225B2 (ja) 薄膜トランジスタおよび表示装置
JP2016103605A (ja) 薄膜トランジスタおよびその製造方法、ならびに表示装置および電子機器
JP2013165108A (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置および電子機器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: JANPAN ORGANIC RATE DISPLAY CO., LTD.

Free format text: FORMER OWNER: SONY CORPORATION

Effective date: 20150812

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150812

Address after: Tokyo, Japan

Patentee after: JOLED Inc.

Address before: Tokyo, Japan

Patentee before: Sony Corp.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20231126

Address after: Tokyo, Japan

Patentee after: Japan Display Design and Development Contract Society

Address before: Tokyo, Japan

Patentee before: JOLED Inc.