KR20110113568A - 박막 트랜지스터 및 표시 장치 및 전자 기기 - Google Patents

박막 트랜지스터 및 표시 장치 및 전자 기기 Download PDF

Info

Publication number
KR20110113568A
KR20110113568A KR1020110030253A KR20110030253A KR20110113568A KR 20110113568 A KR20110113568 A KR 20110113568A KR 1020110030253 A KR1020110030253 A KR 1020110030253A KR 20110030253 A KR20110030253 A KR 20110030253A KR 20110113568 A KR20110113568 A KR 20110113568A
Authority
KR
South Korea
Prior art keywords
film
insulating film
oxide semiconductor
semiconductor layer
thin film
Prior art date
Application number
KR1020110030253A
Other languages
English (en)
Other versions
KR101690799B1 (ko
Inventor
에리 후꾸모또
야스히로 데라이
나리히로 모로사와
Original Assignee
소니 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 주식회사 filed Critical 소니 주식회사
Publication of KR20110113568A publication Critical patent/KR20110113568A/ko
Application granted granted Critical
Publication of KR101690799B1 publication Critical patent/KR101690799B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

산화물 반도체를 채널로서 사용하며, 임계값 전압이 정이도록 제어할 수 있으면서, 신뢰성을 향상시킬 수 있는 박막 트랜지스터가 제공된다. 박막 트랜지스터는, 게이트 전극; 한 쌍의 소스/드레인 전극; 게이트 전극과 한 쌍의 소스/드레인 전극 사이에 구비되어 채널을 형성하는 산화물 반도체층; 산화물 반도체층 상의 게이트 전극에 근접하는 측에 구비된 게이트 절연막으로서의 제1 절연막; 및 산화물 반도체층 상의 한 쌍의 소스/드레인 전극에 근접하는 측에 구비된 제2 절연막을 포함한다. 제1 절연막 및 제2 절연막 중 한쪽 막 또는 양쪽 막은 막 밀도가 2.70g/cm3 이상 2.79g/cm3 미만인 산화 알루미늄을 포함한다.

Description

박막 트랜지스터 및 표시 장치 및 전자 기기{THIN FILM TRANSISTOR, DISPLAY DEVICE, AND ELECTRONIC UNIT}
본 발명은 산화물 반도체를 채널층에 사용한 박막 트랜지스터 및 박막 트랜지스터를 사용한 표시 장치 및 전자 기기에 관한 것이다.
최근, 산화물 반도체를 박막 트랜지스터(TFT), 발광 장치 및 투명 도전막 등의 전자 장치에 적용하려는 목적으로, 산화 아연이나 산화 인듐-갈륨-아연 등의 산화물 반도체의 연구 개발이 활발히 진행되고 있다. 일반적으로 알려져 있는 바와 같이, 이러한 산화물 반도체를 TFT의 활성층(채널)에 사용한 경우, 액정 디스플레이 등에 통상적으로 사용되는 아몰퍼스 실리콘을 사용하는 TFT에 비해, TFT의 전자 이동도가 크므로 우수한 전기적 특성을 나타낸다. 또한, 상기 TFT는 실온 부근의 저온에서도 높은 이동도를 기대할 수 있는 이점도 있어, 상기 TFT의 적극적인 개발이 진행되고 있다. 이러한 산화물 반도체층을 사용한 TFT로서는, 보텀 게이트형(bottom-gate) 또는 톱 게이트형(top gate)의 구조가 보고되어 있다(예를 들어, WO2005-088726 참조).
공개된 보텀 게이트형의 TFT는, 기판 상에 게이트 전극이 구비되고, 게이트 전극 상에 게이트 절연막을 개재하여 산화물 반도체의 박막층이 형성되도록 구성된다(예를 들어, 일본 특허 공개 공보 제2007-194594호 참조). 이러한 구조는 현재 사업화되어 있는 아몰퍼스 실리콘을 채널로서 사용한 보텀 게이트형의 TFT 구조와 유사하다. 이로 인해, 산화물 반도체를 사용하는 TFT 제조에 기존의 아몰퍼스 실리콘을 사용하는 TFT의 제조 프로세스를 이용할 수 있어, 산화물 반도체를 채널로서 사용한 TFT의 사업화도 점차 진행되고 있다.
그러나, 일반적으로 알려져 있는 바와 같이, 산화물 반도체는 내열성이 크지 않기 때문에, TFT 제조 프로세스에서의 열처리 동안 산소나 아연이 제거되어 격자 결함(lattice defects)을 형성하게 된다. 격자 결함은 전기적으로는 얕은 불순물 준위를 형성하게 되어, 산화물 반도체층의 저항을 감소시키게 된다. 그로 인해, 산화물 반도체를 TFT의 채널에 사용하면, 게이트 전압을 인가하지 않아도, 특정 드레인 전류가 흐르는 노멀리 온(normally-on) 동작, 또는 디프레션(depression) 동작을 초래한다. 그 결과, 결함 준위의 증대에 따라 임계값 전압이 감소하여 누설 전류의 증가를 초래한다. 또한, 일반적으로 알려진 바와 같이, 이러한 격자 결함 이외에도, 수소 등의 특정 원소의 혼입에 의해, 유사한 불순물 준위가 형성되게 된다(예를 들어, Cetin Kilic et. al. "N-type Doping of Oxides by Hydrogen" APPLIED PHYSICS LETTERS, 81, 1, 2002, pp.73-75 참조).
따라서, 제조 프로세스 등에 있어서 TFT의 전달 특성이 불리하게 변동하고, TFT의 임계값 전압이 부(마이너스)의 방향으로 시프트된다.
예를 들어, 산화물 반도체를 사용해서 n형의 채널을 형성한 경우에는, 채널 내의 전자 농도가 증가하여, 그 결과, TFT의 임계값 전압이 부의 값을 갖는 경향이 있다. 산화물 반도체를 사용한 TFT에서는, p형의 채널을 형성하는 것이 곤란하기 때문에, n형의 TFT만을 사용하여 회로를 형성할 필요가 있다. 이러한 경우, 임계값 전압이 부의 값이 되면, 회로 구성이 복잡해져 바람직하지 않다.
WO2005-088726호 공보 일본 특허 공개 제2007-194594호 공보 일본 특허 공개 제2007-519256호 공보
Cetin Kilic et. al. "N-type Doping of Oxides by Hydrogen" APPLIED PHYSICS LETTERS, 81, 1, 2002, pp.73-75
이러한 문제를 해결하기 위한 방법으로서, TFT의 채널과 게이트 절연막 사이의 계면 상의 TFT의 채널의 일부에 불순물을 도핑하여 TFT의 임계값 전압을 시프트시키는 시도가 이루어지고 있다(예를 들어, 일본 특허 공개 공보(PCT 출원의 번역) 제2007-519256호 참조)
그러나, 채널에의 불순물의 도핑은 TFT의 특성을 열화시킬 수 있다. 또한, 산화물 반도체의 채널은 통상적으로 스퍼터링에 의해 성막된 다원소 물질을 포함한다. 스퍼터링에 의해 채널에 불순물의 도핑을 행하는 경우에는, 채널의 원소 비율 제어(element ratio control)가 매우 곤란하다.
산화물 반도체를 채널로서 사용하며, 임계값 전압이 정이도록 제어할 수 있으면서, 신뢰성을 향상시킬 수 있는 박막 트랜지스터 및 이러한 박막 트랜지스터를 사용한 표시 장치 및 전자 기기를 제공하는 것이 바람직하다.
본 발명의 실시예에 따른 박막 트랜지스터는 게이트 전극, 한 쌍의 소스/드레인 전극, 게이트 전극과 한 쌍의 소스/드레인 전극 사이에 구비되어 채널을 형성하는 산화물 반도체층, 산화물 반도체층 상의 게이트 전극에 근접하는 측에 구비된 게이트 절연막으로서의 제1 절연막, 산화물 반도체층 상의 한 쌍의 소스/드레인 전극에 근접하는 측에 구비된 제2 절연막을 포함하고, 제1 절연막 및 제2 절연막 중 한쪽 막 또는 양쪽 막은 막 밀도가 2.70g/cm3 이상 2.79g/cm3 미만인 산화 알루미늄을 포함한다.
본 발명의 실시예에 따른 표시 장치는 표시 소자 및 상기 박막 트랜지스터를 포함한다.
본 발명의 실시예에 따른 전자 기기는 표시 소자 및 상기 박막 트랜지스터를 포함한다.
본 발명의 실시예에 따른 박막 트랜지스터에서는, 제1 절연막(게이트 절연막)이 산화물 반도체층 상의 게이트 전극에 근접하는 측에 구비되고, 제2 절연막이 산화물 반도체층 상의 소스/드레인 전극에 근접하는 측에 구비되고, 제1 절연막 및 제2 절연막 중 한쪽 막 또는 양쪽 막은 막 밀도가 2.70g/cm3 이상 2.79g/cm3 미만인 산화 알루미늄을 포함한다. 이러한 절연막은 부의 고정 전하를 가지므로 부의 전하로 대전된다.
본 발명의 박막 트랜지스터에 따르면, 산화물 반도체층에 인접하는 절연막은 막 밀도가 2.70g/cm3 이상이고 2.79g/cm3 미만인 산화 알루미늄으로 형성되므로, 절연막이 트랜지스터의 임계값 전압을 정방향으로 시프트시킬 수 있는 부의 고정 전하를 갖는다. 따라서, 산화물 반도체를 채널로서 사용하며, 임계값 전압을 정(positive)이도록 제어할 수 있으면서 신뢰성을 향상시킬 수 있다.
본 발명의 또 다른 목적, 특징 및 이점은 이하의 도면으로부터 보다 명확해질 것이다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 단면 구조를 나타내는 단면도이다.
도 2는 밀도가 다른 3종류의 산화 알루미늄막의 CV 특성도이다.
도 3은 산화 알루미늄의 밀도와 Vfb 사이의 관계를 나타내는 특성도이다.
도 4의 (a) 내지 도 4의 (c)는 도 1에 나타낸 박막 트랜지스터의 제조 방법을 공정순으로 나타내는 도면이다.
도 5의 (a) 내지 도 5의 (c)는 도 4의 (c)에 후속되는 공정을 나타내는 도면이다.
도 6은 실시예 및 비교예의 박막 트랜지스터의 전달 특성도이다.
도 7은 변형예 1에 따른 박막 트랜지스터의 단면 구조를 나타내는 단면도이다.
도 8은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 단면 구조를 나타내는 단면도이다.
도 9는 변형예 2에 따른 박막 트랜지스터의 단면 구조를 나타내는 단면도이다.
도 10은 TFT를 구비한 표시 장치의 구성예를 나타내는 블록도이다.
도 11은 도 10에 나타낸 화소의 상세 구성예를 나타내는 회로도이다.
도 12는 도 10에 나타낸 표시 장치를 포함하는 모듈의 개략 구성을 나타내는 평면도이다.
도 13은 도 10에 나타낸 표시 장치의 적용예 1의 외관을 나타내는 투시도이다.
도 14의 (a) 및 도 14의 (b)는 투시도로서, 도 14의 (a)는 적용예 2의 표면측으로부터 본 외관을 나타내고 도 14의 (b)는 배면측으로부터 본 외관을 나타낸다.
도 15는 적용예 3의 외관을 나타내는 투시도이다.
도 16은 적용예 4의 외관을 나타내는 투시도이다.
도 17의 (a) 내지 도 17의 (g)는 적용예 5의 도면으로서, 도 17의 (a)는 적용예 5가 개방된 상태의 정면도, 도 17의 (b)는 그 측면도, 도 17의 (c)는 폐쇄된 상태의 정면도, 도 17의 (d)는 그 좌측면도, 도 17의 (e)는 그 우측면도, 도 17의 (f)는 그 상면도, 도 17의 (g)는 그 하면도이다.
이하, 본 발명의 실시예에 대해서 도면을 참조하여 상세하게 설명한다. 설명은 이하의 순서로 행한다.
보텀 게이트형의 TFT
1. 제1 실시예(채널 보호막을 저밀도의 산화 알루미늄(Al2O3)으로 형성한 예)
2. 변형예 1(게이트 절연막을 3층 구조로 하고, 제2 층의 게이트 절연막을 저밀도의 Al2O3로 형성한 예)
톱 게이트형의 TFT
3. 제2 실시예(베이스코트 막을 저밀도의 Al2O3로 형성한 예)
4. 변형예 2(게이트 절연막을 저밀도의 Al2O3로 형성한 예)
5. 적용예(표시 장치 및 전자 기기의 예)
제1 실시예
박막 트랜지스터(1)의 구성
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터(1)의 단면 구조를 나타낸다. 박막 트랜지스터(1)는 소위 보텀 게이트형(역 스태거 구조)의 TFT이며, 채널(활성층)에 산화물 반도체를 사용한다. 박막 트랜지스터(1)는 유리 등을 포함하는 기판(11) 상에 게이트 전극(12), 게이트 절연막(13), 산화물 반도체층(14), 채널 보호막(16) 및 소스/드레인 전극(15A 및 15B)이 순서대로 형성되어 있다. 소스/드레인 전극(15A 및 15B) 상에는, 기판(11)의 전체면에 걸쳐서 보호막(17)이 형성되어 있다. 게이트 절연막(13)은 본 발명의 "제1 절연막"의 구체예에 대응하며, 채널 보호막(16)은 본 발명의 "제2 절연막"의 구체예에 대응한다.
게이트 전극(12)은 박막 트랜지스터(1)에 인가된 게이트 전압에 따라 산화물 반도체층(14)에서의 캐리어 밀도(여기에서는, 전자 밀도)를 제어한다. 게이트 전극(12)은 예를 들어 몰리브덴(Mo), 알루미늄(Al) 및 알루미늄 합금 중 하나를 포함하는 단층막 또는 그것들 중 둘 이상을 포함하는 적층막을 포함한다. 알루미늄 합금으로서는 예를 들어 알루미늄-네오디뮴 합금을 포함한다.
게이트 절연막(13)은 실리콘 산화막, 실리콘 질화막, 실리콘 옥시나이트라이드막 및 산화 알루미늄막 중 하나를 포함하는 단층막 또는 그것들 중 둘 이상을 포함하는 적층막을 포함한다. 여기에서, 게이트 절연막(13)은 제1 층(13A) 및 제2 층(13B)을 포함하는 2층 구조를 갖고, 제1 층(13A)은 예를 들어 실리콘 산화막으로 형성되고, 제2 층(13B)은 예를 들어 실리콘 질화막으로 형성된다. 게이트 절연막(13)의 두께는 예를 들어 200nm 내지 300nm이다.
산화물 반도체층(14)은 예를 들어 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn), 알루미늄 및 티타늄(Ti) 중 하나 이상의 원소의 산화물을 주성분으로서 포함한다. 산화물 반도체층(14)은 게이트 전압의 인가에 따라 소스와 드레인 전극(15A와 15B) 사이에 채널을 형성한다. 산화물 반도체층(14)의 막 두께는 후술하는 부의 전하의 영향이 채널에 미칠 수 있도록 박막 트랜지스터의 온 전류의 악화를 일으키지 않는 정도인 것이 바람직하다. 구체적으로, 두께는 5 내지 100nm인 것이 바람직하다.
소스/드레인 전극(15A, 15B)은 예를 들어 몰리브덴, 알루미늄, 구리(Cu), 티타늄, ITO(인듐-주석 산화물) 및 산화 티타늄 중 하나를 포함하는 단층막 또는 그것들 중 둘 이상을 포함하는 적층막이다. 예를 들어, 몰리브덴, 알루미늄, 몰리브덴의 순서로, 각각, 예를 들어 50nm, 500nm, 50nm의 막 두께로 적층한 3층 막이나, ITO 및 산화 티타늄 등의 산소를 포함하는 금속 화합물과 같은 산소와 친화성이 낮은 금속 또는 금속 화합물을 전극으로 사용하는 것이 바람직하다. 이에 의해, 산화물 반도체의 전기 특성을 안정되게 유지할 수 있다. 반대로, 소스/드레인 전극(15A 및 15B)을 산소와 친화성이 높은 금속으로 형성한 경우에는, 전극(15A 및 15B)이 산화물 반도체에 접촉하여 형성되기 때문에, 산화물 반도체로부터 산소가 추출되어 산소 결함(oxygen vacancies)이 형성되어, 전기 특성의 열화를 초래한다.
채널 보호막(16)은 산화물 반도체층(14) 상에 형성되어 소스/드레인 전극(15A 및 15B) 형성 동안 채널의 손상을 방지한다. 채널 보호막(16)의 두께는 예를 들어 10 내지 300nm이다. 본 실시예에서, 채널 보호막(16)은 저밀도의 산화 알루미늄으로, 산화물 반도체층(14)에 접촉하여 형성되어 있다. 일반적으로, 산화 알루미늄은 채널 보호막(16)뿐만 아니라 게이트 절연막 등의 박막 트랜지스터의 절연막으로서 사용된다(일본 특허 공개 공보 제2007-258223호). 이러한 절연막은 양호한 절연 내압을 필요로 한다. 산화 알루미늄막에서는, 보다 치밀(고밀도)한 막에서 양호한 절연 내압이 얻어진다. 이로 인해, 종래의 박막 트랜지스터에는 고밀도 산화 알루미늄막이 사용되어 왔다. 한편, 보다 얇은(저밀도) 산화 알루미늄막에서 부의 고정 전하 밀도가 커지는 경향이 있다. 본 실시예에서는, 저밀도 산화 알루미늄막을 사용하여 박막 트랜지스터의 임계값 전압을 정방향으로 시프트시킨다. 산화 알루미늄막의 구체적인 밀도는 2.79g/cm3 미만인 것이 바람직하다. 2.70g/cm3이라는 하한은 산화 알루미늄막의 성막에 사용하는 장치의 제약을 고려한 것이다. 또한, 보다 바람직한 밀도는 2.75g/cm3 이상 2.79g/cm3 미만이다. 이하에 그 이유를 설명한다.
도 2는 밀도가 다른 3종류의 산화 알루미늄막의 CV 특성을 나타낸다. CV 특성은 p형 실리콘 웨이퍼 상에 다른 성막 조건으로 성막한 산화 알루미늄을 수은 프로버를 사용해서 측정 것이다. 산화 알루미늄막의 밀도는 온도 등의 성막 조건을 제어함으로써 조정된다. 도 2에서, AlO-1은 절연막으로서 통상적으로 사용되는 고밀도(2.82g/cm3) 산화 알루미늄막이며, 200℃ 및 11kW의 DC 전력에서 형성된 것을 나타낸다. AlO-2 및 AlO-3은 AlO-1에 비하여 저밀도 산화 알루미늄이며, AlO-2은 80℃ 및 11kW의 DC 전력에서 형성되고, AlO-3은 80℃ 및 18kW의 DC 전력에서 형성된 것을 나타낸다. 비교예로서, 산화물 반도체 TFT에 사용되는 또 다른 절연막으로서 실리콘 산화막의 CV 특성도 나타낸다. 실리콘 산화막은 PECVD(Plasma Enhanced CVD)에 의해 형성된다.
도 2에 나타낸 바와 같이, AlO-1, AlO-2 및 AlO-3의 플랫 밴드 전압(Vfb)과 산화 규소의 Vfb을 비교하면, AlO-1의 Vfb은 산화 규소의 Vfb에 대하여 부방향으로 존재한다. 한편, AlO-2의 Vfb 및 AlO-3의 Vfb은 산화 규소의 Vfb에 대하여 정방향으로 존재한다. 박막 트랜지스터의 임계값 전압(Vth)이 Vfb의 값으로부터 정방향으로 시프트되었는지 부방향으로 시프트되었는지를 추측할 수 있다. 따라서, AlO-1에 비해 저밀도인 AlO-2 또는 AlO-3을 사용함으로써, 박막 트랜지스터의 Vth가 정 방향으로 시프트된다는 것을 알 수 있다. 또한, 산화 규소를 사용하여 박막 트랜지스터의 Vth에 대하여 정방향으로 박막 트랜지스터의 Vth를 시프트시킬 수 있다.
도 3은 상기 조건에서 성막한 각각의 산화 알루미늄막 AlO-1, AlO-2 및 AlO-3의 밀도와 Vfb 사이의 관계를 나타낸다. 도 3에 나타낸 바와 같이, 산화 알루미늄막의 밀도가 낮아짐에 따라 Vfb은 상승한다. 따라서, 산화 알루미늄막은 통상적으로 사용되는 산화 알루미늄막으로서의 AlO-1의 밀도에 대응하는 2.82g/cm3보다 저밀도를 갖도록 조정됨으로써, 막의 Vfb가 상승, 즉, 박막 트랜지스터의 임계값 전압이 정방향으로 시프트된다. 또한, 또 다른 통상적 절연막으로서 사용되는 실리콘 산화막의 Vfb은 -4.6V인 것에 기초하여, 산화 알루미늄막의 밀도가 각각의 AlO-1, AlO-2 및 AlO-3의 Vfb으로부터 얻어지는 근사식의 선과 실리콘 산화막의 Vfb의 선의 교차점에서의 밀도에 대응하는 2.79g/cm3 미만으로 조정됨으로써, 박막 트랜지스터의 임계값 전압은 보다 정방향으로 시프트된다.
전술된 바와 같이, 인핸스먼트 모드(enhancement-mode, Vth>0)의 박막 트랜지스터를 얻기 위해서는, 산화 알루미늄막의 밀도를 2.79g/cm3 미만으로 할 필요가 있다. 그러나, 이러한 저밀도의 산화 알루미늄막은 배리어 성능이 낮다. 따라서, 인핸스먼트 모드와 배리어 성능을 함께 얻기 위해서는, 채널에 근접하는 측의 몇십 nm에는 저밀도 막을 성막하고, 그 이외의 막 부분은 고밀도로 성막하는 방식으로 산화 알루미늄막의 두께 방향으로 밀도 구배를 갖는 것이 바람직하다. 밀도 구배를 갖지 않는 경우에는, 인핸스먼트 모드와 배리어 성능 간의 균형이라는 관점에서, 산화 알루미늄막의 밀도는 2.75g/cm3 이상 2.79g/cm3 미만인 범위 내로 하는 것이 바람직하다.
저밀도의 산화 알루미늄막은 채널 보호막(16)뿐만 아니라 게이트 절연막(13)에도 사용될 수 있다. 단, 박막 트랜지스터의 구동 시에는, 게이트 절연막(13)에 전계가 인가되기 때문에, 게이트 절연막(13)과 채널(산화물 반도체층(14)) 사이의 계면에서 전하가 트랩되어(charge trapping) 히스테리시스가 발생할 수 있다. 이러한 관점으로부터, 저밀도의 산화 알루미늄막은 채널 보호막(16)으로 사용되는 것이 바람직하다.
보호막(17)은 예를 들어 산화 알루미늄막 또는 실리콘 산화막의 단층 막, 또는 산화 알루미늄막과 실리콘 산화막의 적층막으로 형성된다. 여기에서 사용되는 산화 알루미늄막은 박막 트랜지스터에서 통상 사용되는 고밀도의 산화 알루미늄막이다. 보호막(17)의 두께는 예를 들어 10nm 내지 100nm이며, 바람직하게는 50nm 이하이다. 산화물 반도체막에서는, 수소의 혼입이나 수분의 흡착에 의해, 막의 전기 특성이 변화된다는 문제가 있다. 그러나, 보호막(17)으로서 고밀도 산화 알루미늄막을 사용함으로써, 우수한 가스 배리어성에 의해 수소나 수분의 부정적인 영향을 방지할 수 있다. 또한, 보호막(17)로서 산화 알루미늄막을 사용함으로써, 산화물 반도체의 전기 특성을 열화시키지 않으면서 보호막 형성이 가능하다.
박막 트랜지스터(1)의 제조 방법
도 4 및 도 5는 박막 트랜지스터(1)의 제조 방법을 나타내는 도면이다. 박막 트랜지스터(1)는 예를 들어 다음과 같은 방식으로 제조할 수 있다.
우선, 도 4의 (a)에 나타낸 바와 같이, 기판(11) 상의 전체면에 스퍼터링이나 증착법에 의해 금속 박막을 성막한 후, 금속 박막을, 예를 들어 포토리소그래피법에 의해 패터닝하여 게이트 전극(12)을 형성한다.
계속해서, 도 4의 (b)에 나타낸 바와 같이, 기판(11) 및 게이트 전극(12)을 덮도록, 제2 층(13B) 및 제1 층(13A)을, 예를 들어 플라즈마 CVD법에 의해 순서대로 성막하여 게이트 절연막(13)을 형성한다. 구체적으로는, 우선, 원료 가스로서 실란(SiH4), 암모니아(NH3) 및 질소를 포함하는 혼합 가스를 사용한 플라즈마 CVD법에 의해, 실리콘 질화막을 포함하는 제2 층(13B)을 성막한다. 그 후, 원료 가스로서 실란 및 일산화이질소(N2O)를 포함하는 혼합 가스를 사용한 플라즈마 CVD법에 의해, 실리콘 산화막을 포함하는 제1 층(13A)을 성막한다.
계속해서, 도 4의 (c)에 나타낸 바와 같이, 산화물 반도체층(14)을, 예를 들어 스퍼터링법에 의해 성막한다. 구체적으로, 산화물 반도체로서 산화인듐-갈륨-아연(IGZO)을 사용하는 경우에는, IGZO의 세라믹을 타깃으로 한 DC 스퍼터링을 행한다. 여기에서, 예를 들어 DC 스퍼터링 장치의 진공 챔버를, 예를 들어 1×10-4 Pa이하가 되도록 배기한 후, 플라즈마 방전을 위해 아르곤(Ar)과 산소의 혼합 가스를 챔버에 도입하는 것이 바람직하다. 채널의 캐리어 농도는 혼합 가스에서의 아르곤과 산소의 유량비를 조절함으로써 제어할 수 있다.
대안적으로, 산화물 반도체로서 산화 아연을 사용하는 경우에는, 산화 아연의 세라믹을 타깃으로 한 RF 스퍼터링을 행하거나, 아르곤과 산소의 혼합 가스 분위기에서 아연을 타깃으로 한 DC 스퍼터링를 행할 수 있다. 그 후, 산화물 반도체층(14)을, 예를 들어 포토리소그래피법에 의해 원하는 형상으로 패터닝한다.
계속해서, 도 5의 (a)에 나타낸 바와 같이, 산화물 반도체층(14) 상에 부의 고정 전하를 갖는 산화 알루미늄을 포함하는 채널 보호막(16)을, 예를 들어 Al을 타깃으로 사용한 DC 스퍼터링에 의해 성막한다. 여기에서, 예를 들어 DC 스퍼터 링 장치에서, 진공 챔버를, 예를 들어 1×10-4Pa 이하가 되도록 배기한 후, 플라즈마 방전을 위해 아르곤(Ar)과 산소의 혼합 가스를 도입하는 것이 바람직하다. 채널 보호막(16)을 형성하는 산화 알루미늄막의 밀도가 저밀도일수록, 막의 부의 고정 전하 밀도가 커지고, TFT의 임계값 전압을 정방향으로 더 시프트시킬 수 있다. 산화 알루미늄막의 밀도는 성막 시 DC 전력을 높게 하거나 온도를 낮게 함으로써 저밀도로 할 수 있다. 또한, 막 두께에 따라서 고정 전하량이 변화되기 때문에, 원하는 특성에 따라 막 두께를 변화시킴으로써 임계값 전압을 제어할 수 있다.
계속해서, 도 5의 (b)에 나타낸 바와 같이, 채널 보호막(16)을, 예를 들어 포토리소그래피법에 의해 원하는 형상으로 패터닝한다.
계속해서, 도 5의 (c)에 나타낸 바와 같이, 산화물 반도체층(14) 상의 채널 보호막(16)을 포함하는 영역에, 예를 들어 몰리브덴, 알루미늄 및 몰리브덴의 순서로 적층된 금속 박막을, 예를 들어 스퍼터링법에 의해 성막한다. 그 후, 인산, 질산 및 아세트산을 포함하는 혼합액을 사용한 습식 에칭법에 의해, 금속 박막을 패터닝한다. 채널 보호막(16)이 산화물 반도체층(14)의 표면(채널 표면)을 보호하기 때문에, 에칭에 의해 산화물 반도체층(14)이 손상되는 것이 방지된다. 이에 의해, 소스/드레인 전극(15A 및 15B)이 형성된다.
계속해서, 소스/드레인 전극(15A 및 15B) 상에 보호막(17)을, 예를 들어 산화 알루미늄막을, 예를 들어 스퍼터링법이나 원자층 성막(ALD)법에 의해 형성함으로써, 도 1에 나타낸 박막 트랜지스터(1)를 완성한다.
박막 트랜지스터(1)의 작용 및 효과
계속해서, 본 실시예의 박막 트랜지스터(1)의 작용 및 효과에 대해서 설명한다.
박막 트랜지스터(1)에서는, 도시되지 않은 배선층을 통해서 게이트 전극(12)에 소정의 임계값 전압 이상의 게이트 전압이 인가되면, 산화물 반도체층(14)에 채널이 형성되고, 소스와 드레인 전극(15A와 15B) 사이에 전류(드레인 전류)가 흘러서 트랜지스터(1)가 활성화된다.
본 실시예에서는, 산화물 반도체층(14) 상(소스/드레인 전극(15A 및 15B)에 근접하는 측)에 채널 보호막(16)이 구비되고, 채널 보호막(16)은 밀도가 2.70g/cm3 이상 2.79g/cm3 미만인 산화 알루미늄막을 포함한다. 채널 보호막(16)으로서 밀도가 2.79g/cm3 미만의 산화 알루미늄막을 사용하여 채널 보호막(16)이 부의 고정 전하를 가지므로 부의 전하로 대전된다. 이에 의해, 박막 트랜지스터(1)의 임계값 전압은 정 방향으로 시프트된다.
이러한 방식으로, 본 실시예에서는, 산화물 반도체층(14) 상에 구비된 채널 보호막(16)으로서 밀도가 2.70g/cm3 이상 2.79g/cm3 미만의 산화 알루미늄막을 사용하여 채널 보호막(16)이 임계값 전압을 정방향으로 시프트시킬 수 있는 부의 고정 전하를 갖는다. 따라서, 산화물 반도체를 채널로서 사용한 박막 트랜지스터(1)를, 임계값 전압이 정방향으로 시프트되도록 제어할 수 있다.
예시
상기 제1 실시예의 예시로서, TFT의 전달 특성(게이트 전압과 드레인 전류 사이의 관계)을 측정했다. 우선, 80℃ 및 18kW의 DC 전력에서의 DC 스퍼터링에 의해 막 두께 200nm가 되도록 형성된 산화 알루미늄막으로 된 채널 보호막(16)(실시예)과, 플라즈마 CVD법에 의해 형성된 실리콘 산화막으로 된 채널 보호막(비교예)에서 TFT의 전달 특성에 대해서 측정했다. 도 6은 그 결과를 나타낸다. 도시된 바와 같이, 산화 알루미늄막의 밀도를 저하시켜 부의 고정 전하가 생성된 채널 보호막을 사용한 예시에서는, 채널 보호막으로서 실리콘 산화막을 사용한 비교예에 비해, TFT의 전달 특성이 약 0.8V만큼 정방향으로 시프트되었다. 전달 특성은 채널 보호막으로서 사용된 산화 알루미늄막의 밀도를 조정함으로써 제어될 수 있다. 따라서, 산화 알루미늄막의 밀도를 보다 저하시킴으로써 전달 특성을 보다 정방향으로 시프트시킬 수 있다.
변형예 1
계속해서, 제1 실시예의 박막 트랜지스터의 변형예(변형예 1)에 따른 박막 트랜지스터(박막 트랜지스터(2))에 대해서 설명한다. 박막 트랜지스터(2)는 제1 실시예의 박막 트랜지스터(1)와 같이, 채널로서 산화물 반도체를 사용한 보텀 게이트형의 TFT이다. 이하에서는, 제1 실시예의 박막 트랜지스터(1)와 동일한 구성 요소에는 동일한 부호를 부여하고, 적절히 그것들의 설명을 생략한다.
도 7은 변형예에 따른 박막 트랜지스터(2)의 단면 구조를 나타낸다. 박막 트랜지스터(2)는 제1 실시예에서와 같이 기판(11) 상에 게이트 전극(12), 게이트 절연막(18), 산화물 반도체층(14), 채널 보호막(19) 및 소스/드레인 전극(15A 및 15B) 및 보호막(17)을 이러한 순서로 포함한다. 게이트 절연막(18)은 예를 들어 제1 층(18A), 제2 층(18B) 및 제3 층(18C)의 3층을 포함하는 적층막이다. 각각의 제1 층(18A), 제2 층(18B) 및 제3 층(18C)은 실리콘 산화막, 실리콘 질화막 또는 산화 알루미늄막을 포함한다. 제1 층(18A), 제2 층(18B) 및 제3 층(18C)의 두께는 각각 300nm, 50nm 및 10nm이다.
이러한 게이트 절연막(18)은 예를 들어 다음과 같은 방식으로 형성될 수 있다. 우선, 게이트 전극(12)을 형성한 기판(11) 상에 상기 실시예와 동일한 방식으로, 예를 들어 실리콘 질화막을 포함하는 제1 층(18A)을 플라즈마 CVD법에 의해 형성한다. 그 후, 제1 층(18A 상에, 예를 들어 Al을 타깃으로 사용한 DC 스퍼터링에 의해 제2 층(18B)을 형성한다. 계속해서, 상기 실시예와 동일한 방식으로, 예를 들어 실리콘 산화막을 포함하는 제3 층(18C)을 플라즈마 CVD법에 의해 형성한다. 이에 의해, 부의 고정 전하를 갖는 저밀도의 산화 알루미늄막을 실리콘 산화막 또는 실리콘 질화막을 개재하여 포함하는 게이트 절연막(18)이 형성된다. 부의 고정 전하를 갖는 제2 층(18B) 상에 제3 층(18C)을 사이에 두고 산화물 반도체층(14)을 형성한다. 이에 의해, 저밀도의 산화 알루미늄막과 산화물 반도체층(14)을 직접적으로 적층할 때, 산화 알루미늄막과 산화물 반도체막 사이의 경계면에서 전하가 트랩됨으로써 발생하는 히스테리시스를 저감할 수 있다.
변형예에서는, 산화물 반도체층(14) 상의 게이트 전극(12)에 근접하는 측에 형성된 게이트 절연막(18)을 3층 구조로 하고, 제2 층(18B)으로서 부의 고정 전하를 갖는 저밀도의 산화 알루미늄막을 사용하여, 게이트 절연막(18)이 부의 고정 전하를 가지므로 임계값 전압을 정방향으로 시프트시킬 수 있다. 또한, 저밀도의 산화 알루미늄막을 포함하는 제2 층(18B)과 산화물 반도체층(14) 사이에 실리콘 산화물을 포함하는 제3 층(18C)이 구비되었기 때문에, 히스테리시스를 저감할 수 있다. 따라서, 산화물 반도체층(14) 상의 게이트 전극(12)에 근접하는 측에 형성된 게이트 절연막(18)을 저밀도의 산화 알루미늄막으로 구성하는 경우에도, 제1 실시예와 동일한 효과를 얻을 수 있다.
단, 부의 고정 전하를 갖는 산화 알루미늄과 산화물 반도체막 사이의 거리가 커지면, 히스테리시스의 저하와 함께 임계값 전압의 변화도 작아진다. 따라서, 산화 알루미늄과 산화물 반도체막 사이의 거리는 5 내지 10nm로 하는 것이 바람직하다.
제1 실시예 및 변형예에서는, 보텀 게이트형의 TFT에서, 채널 보호막 또는 게이트 절연막 중 하나가 저밀도의 산화 알루미늄막일 경우에 대해서 설명했지만, 양쪽 막을 저밀도의 산화 알루미늄막에으로 형성할 수 있다.
제2 실시예
도 8은 본 발명의 제2 실시예에 따른 박막 트랜지스터(3)의 단면 구조를 나타낸다. 박막 트랜지스터(3)는 소위 톱 게이트형(스태거―구조)의 TFT이며, 채널에 산화물 반도체를 사용한 것이다. 박막 트랜지스터(3)는 유리 등을 포함하는 기판(11) 상에 베이스코트 막(20), 소스/드레인 전극(15A 및 15B), 산화물 반도체층(14), 게이트 절연막(13) 및 게이트 전극(12)을 이러한 순서로 포함한다. 게이트 전극(12) 상에는, 기판(11)의 전체면에 걸쳐서 보호막(17)이 형성되어 있다. 본 실시예에서는, 제1 실시예에서 설명된 보텀 게이트형의 TFT와 구성 요소 간의 배치 관계가 상이하지만, 구성 요소의 기능 및 재료는 동일하기 때문에, 편의상 구성 요소에 동일한 부호를 부여하고, 적절히 그것들의 설명을 생략한다.
본 실시예에서는, 기판(11) 상에 형성된 베이스코트 막(20)은 저밀도의 산화 알루미늄막이다. 베이스코트 막(20)은 기판(11)측으로부터의 불순물의 혼입을 방지하기 위해서 구비되며, 베이스코트 막(20) 상에 형성된 소스와 드레인 전극(15A와 15B) 사이의 분리 홈을 통해서 산화물 반도체층(14)과 접하고 있다. 즉, 베이스코트 막(20)은 산화물 반도체층(14)의 채널에 접하여 형성되어 있다.
베이스코트 막(20)으로서 사용하는 저밀도의 산화 알루미늄막은 예를 들어 Al을 타깃으로서 사용한 DC 스퍼터링에 의해 성막된다. 여기에서, 예를 들어 DC 스퍼터링 장치의 진공 챔버를, 예를 들어1×10-4Pa 이하가 되도록 배기한 후, 플라즈마 방전을 위한 아르곤(Ar)과 산소의 혼합 가스를 도입할 수 있다. 산화 알루미늄막의 밀도는 성막 시 DC 전력이나 온도를 제어함으로써 선택적으로 조정될 수 있다. 막의 구체적인 밀도로서, 제1 실시예에서와 같이, 2.79g/cm3 미만의 밀도가 바람직하다. 막의 두께는 예를 들어 50 내지 300nm이다.
본 실시예에서는, 산화물 반도체층(14)의 채널에 접하는 베이스코트 막(20)이 저밀도의 산화 알루미늄막을 포함함으로써, 베이스코트 막(20)이 부의 고정 전하를 가지므로 임계값 전압이 정방향으로 시프트된다. 따라서, 제1 실시예와 동일한 효과를 얻을 수 있다.
변형예 2
도 9는 제2 실시예의 변형예(변형예 2)에 따른 박막 트랜지스터(박막 트랜지스터(4))의 단면 구조를 나타낸다. 본 변형예에서도, 제1 실시예 및 변형예 1에 설명된 각 보텀 게이트형의 TFT와, 구성 요소 간의 배치 관계가 상이하지만, 구성 요소의 기능 및 재료는 동일하기 때문에, 편의상 구성 요소에 동일한 부호를 부여하고, 적절히 그것들의 설명을 생략한다.
박막 트랜지스터(4)는 제2 실시예의 박막 트랜지스터(3)과 마찬가지로, 채널에 산화물 반도체를 사용한 톱 게이트형의 TFT이다. 박막 트랜지스터(4)는 기판(11) 상에 베이스코트 막(21), 소스/드레인 전극(15A 및 15B), 산화물 반도체층(14), 게이트 절연막(18) 및 게이트 전극(12)을 이러한 순서로 포함한다. 베이스코트 막(21)은 실리콘 산화막 등으로 형성되고, 게이트 절연막(18)은 부의 고정 전하를 갖는 저밀도의 산화 알루미늄을 포함하고, 예를 들어 Al을 타깃으로 사용한 DC 스퍼터링에 의해 성막된다. 프로세스 온도를 저온화하여 베이스코트 막(21)을 형성하지 않도록 할 수 있다.
변형예에서는, 산화물 반도체층(14) 상의 게이트 전극(12)에 근접하는 측에 형성된 게이트 절연막(18)이 저밀도의 산화 알루미늄을 포함하여, 게이트 절연막(18)이 부의 고정 전하를 가지므로 임계값 전압이 정방향으로 시프트된다. 따라서, 제1 실시예에서와 동일한 효과를 얻을 수 있다.
단, 게이트 절연막(18)에 임의의 전계가 인가되기 때문에, 저밀도의 산화 알루미늄을 사용한 경우에는, 산화물 반도체막(14)과 게이트 절연막(18) 사이의 계면에서 전하가 트랩되어 히스테리시스가 발생할 수 있다. 이로 인해, 게이트 절연막(18)은 변형예 1과 같이 게이트 절연막(18)을 적층 구조로 형성되고, 산화물 반도체막(14)과 저밀도의 산화 알루미늄을 포함하는 절연막의 사이에 실리콘 산화막 등의 절연막을 구비함으로써 히스테리시스를 저감할 수 있다. 또한, 변형예 1과 마찬가지로, 실리콘 산화막의 두께는 5 내지 10nm이 되도록 제어함으로써, 히스테리시스를 억제하면서 박막 트랜지스터의 임계값 전압을 제1 실시예와 동일한 정도로 정방향으로 시프트할 수 있다. 게이트 절연막(18)은 2층 구조를 가질 수 있다. 그러한 경우에는, 산화물 반도체막에 근접하는 측에 실리콘 산화물막을 형성함으로써 히스테리시스를 저감할 수 있다.
적용예
계속해서, 제1, 제2 실시예 및 변형예 1, 2에 따른 박막 트랜지스터의 표시 장치 및 전자 기기에의 적용예에 대해서 설명한다.
표시 장치
도 10은 유기 EL 디스플레이로서 사용되는 표시 장치(유기 EL 소자를 사용한 표시 장치)의 구성예를 나타낸다. 표시 장치는 예를 들어, TFT 기판(기판(11)) 상에 표시 소자로서의 유기 EL 소자(유기 전계 발광 소자)를 포함하는 복수의 화소PXLC이 매트릭스 형상으로 배치되어 이루어지는 표시 영역(30)을 갖는다. 표시 영역(30)의 주변에는, 신호선 구동 회로로서의 수평 셀렉터(HSEL, 31), 주사선 구동 회로로서의 라이트 스캐너(WSCN, 32), 구동선 구동 회로로서의 구동 스캐너(DSCN, 33)가 구비되어 있다.
표시 영역(30)에서, 열방향으로는 복수(정수 n)의 신호선 DTL1 내지 DTLn이 배치되고, 행 방향으로는 복수(정수 m)의 주사선 WSL1 내지 WSLm 및 구동선 DSL1 내지 DSLm이 각각 배치되어 있다. 각 신호선 DTL과 각 주사선 WSL의 교차점에는, 각 화소 PXLC(적색(R), 녹색(G) 및 청색(B)에 대응하는 화소 중 하나)이 구비되어 있다. 각 신호선 DTL은 각 신호선 DTL에 영상 신호를 공급하는 수평 셀렉터(31)에 접속되어 있다. 각 주사선 WSL은 각 주사선 WSL에 주사 신호(선택 펄스)를 공급하는 라이트 스캐너(32)에 접속되어 있다. 각 구동선 DSL은 각 구동선 DSL에 구동 신호(제어 펄스)를 공급하는 구동 스캐너(33)에 접속되어 있다.
도 11은 화소 PXLC의 회로 구성예를 나타낸다. 각 화소 PXLC는 유기 EL 소자 3D를 포함하는 화소 회로(40)를 갖는다. 화소 회로(40)는 샘플링용 트랜지스터 3A, 구동용 트랜지스터 3B, 유지 용량 소자 3C, 유기 EL 소자 3D를 갖는 액티브형의 구동 회로이다. 트랜지스터 3A 및 3B는 각 실시예 등의 박막 트랜지스터에 대응한다.
샘플링용 트랜지스터 3A의 게이트는 대응하는 주사선 WSL에 접속되고, 트랜지스터의 소스 및 드레인 중 한쪽은 대응하는 신호선 DTL에 접속되는 반면 다른쪽은 구동용 트랜지스터 3B의 게이트에 접속되어 있다. 구동용 트랜지스터 3B의 드레인은 대응하는 구동선 DSL에 접속되고, 그것의 소스는 유기 EL 소자 3D의 애노드에 접속되어 있다. 유기 EL 소자 3D의 캐소드는 접지선 3H에 접속되어 있다. 접지선 3H는 모든 화소 PXLC에 대하여 공통으로 접속되어 있다. 유지 용량 소자 3C는 구동용 트랜지스터 3B의 소스와 게이트 사이에 배치되어 있다.
샘플링용 트랜지스터 3A는 주사선 WSL로부터 공급된 주사 신호(선택 펄스)에 따라서 도통함으로써, 신호선 DTL로부터 공급된 영상 신호의 신호 전위를 샘플링하고, 신호 전위를 유지 용량 소자 3C에 유지한다. 구동용 트랜지스터 3B는 소정의 제1 전위(도시되지 않음)에 설정된 구동선 DSL로부터 전류를 공급받고, 유지 용량 소자 3C에 유지된 신호 전위에 따라 구동 전류를 유기 EL 소자 3D에 공급한다. 유기 EL 소자 3D는 구동용 트랜지스터 3B로부터 구동 전류를 공급받음으로써 영상 신호의 신호 전위에 따른 휘도로 발광한다.
표시 장치에서는, 주사선 WSL로부터 공급된 주사 신호(선택 펄스)에 따라서 샘플링용 트랜지스터 3A가 도통함으로써, 신호선 DTL로부터 공급된 영상 신호의 신호 전위가 샘플링되어, 유지 용량 소자 3C에 유지된다. 또한, 제1 전위에 설정된 구동선 DSL로부터 구동용 트랜지스터 3B에 전류가 공급되어, 유지 용량 소자 3C에 유지된 신호 전위에 따라, 구동 전류가 유기 EL 소자 3D(적색, 녹색 및 청색의 각 유기 EL 소자)에 공급된다. 각 유기 EL 소자 3D는 구동 전류를 공급받음으로써, 영상 신호의 신호 전위에 따른 휘도로 발광한다. 이에 의해, 표시 장치는 영상 신호에 기초하여 영상 표시를 행한다.
전자 기기
이하, 표시 장치의 전자 기기에의 적용예에 대해서 설명한다. 표시 장치는 텔레비전 장치, 디지털 카메라, 노트북 퍼스널 컴퓨터, 휴대 전화 등의 휴대 단말 장치 및 비디오 카메라를 포함하는 임의의 분야의 전자 기기에서 사용될 수 있다. 즉, 표시 장치는 외부로부터 입력된 또는 내부에서 생성된 영상 신호에 기초하여, 스틸 또는 영상 화상으로서 표시하는 임의의 분야의 전자 기기에서 사용될 수 있다.
모듈
표시 장치는 예를 들어 도 12에 나타낸 모듈의 형태로, 후술의 적용예 1 내지 5 등의 다양한 전자 기기에 조립된다. 모듈에서는 예를 들어, 기판(11)의 한 쪽에 밀봉용 기판(50)로부터 노출된 영역(210)을 구비하고, 노출된 영역(210)에 수평 셀렉터(31), 라이트 스캐너(32) 및 구동 스캐너(33)의 배선을 연장하여 외부 접속 단자(도시하지 않음)를 형성한다. 외부 접속 단자는 신호의 입력 또는 출력을 위한 플렉시블 프린트 배선 기판(FPC, 220)에 장착될 수 있다.
적용예 1
도 13은 텔레비전 장치의 외관을 나타낸다. 텔레비전 장치는 예를 들어, 프론트 패널(310) 및 필터 유리(320)을 포함하는 영상 표시 화면부(300)를 갖고, 영상 표시 화면부(300)가 표시 장치에 대응한다.
적용예 2
도 14의 (a) 및 도 14의 (b)는 디지털 카메라의 외관을 나타낸다. 디지털 카메라는 예를 들어, 플래시용의 발광부(410), 표시부(420), 메뉴 스위치(430) 및 셔터 버튼(440)을 갖고, 표시부(420)는 표시 장치에 대응한다.
적용예 3
도 15는 노트북형 퍼스널 컴퓨터의 외관을 나타낸다. 노트북형 퍼스널 컴퓨터는 예를 들어, 본체(510), 문자 등의 입력 조작을 위한 키보드(520) 및 화상을 표시하는 표시부(530)를 갖고, 표시부(530)는 표시 장치에 대응한다.
적용예 4
도 16은 비디오 카메라의 외관을 나타낸다. 비디오 카메라는 예를 들어, 본체부(610), 본체부(610)의 전방 측면에 구비된 피사체 촬영용의 렌즈(620), 촬영시의 스타트/스톱 스위치(630) 및 표시부(640)를 갖는다. 표시부(640)는 표시 장치에 대응한다.
적용예 5
도 17의 (a) 내지 도 17의 (g)는 휴대 전화기의 외관을 나타낸다. 휴대 전화기는 예를 들어 상측 하우징(710)과 하측 하우징(720)을 힌지부(730)로 연결하여 조립되며, 디스플레이(740), 서브 디스플레이(750), 픽처 라이트(760) 및 카메라(770)를 갖는다. 표시부(740) 또는 서브 표시부(750)는 표시 장치에 대응한다.
이상, 실시예 및 변형예로 본 발명을 설명했지만, 본 발명은 실시예 등에 한정되지 않고, 다양한 변형 또는 대체가 이루어질 수 있다. 예를 들어, 실시예 등은 게이트 절연막이 실리콘 산화막과 실리콘 질화막의 2층 막이나, 실리콘 산화막 또는 실리콘 질화막을 개재하는 저밀도의 산화 알루미늄막을 포함하는 3층 막일 경우를 예로서 설명했지만, 게이트 절연막은 단층 구조로 형성될 수 있거나 4층 이상을 포함하는 적층 구조일 수 있다.
실시예 등에서는, 부의 고정 전하를 갖는 저밀도의 산화 알루미늄을 사용한 채널 보호막이 산화물 반도체층(14)에 접하는 경우를 예로 들어 설명했지만, 채널 보호막이 산화물 반도체층(14)에 완전히 접할 필요는 없다. 즉, 부의 고정 전하를 갖는 저밀도의 산화 알루미늄막이, 변형예에서 설명된 바와 같이, 산화물 반도체층(14)의 적어도 근방에 존재하면, 본 발명의 실시예 등과 동일한 효과를 얻을 수 있다.
본 출원은 2010년 4월 9일자로 일본 특허청에 출원된 일본 특허 출원 제2010-090729호에 개시된 것과 관련된 요지를 포함하며, 그 전체 내용은 참조로서 본원에 원용된다.
당업자라면, 첨부된 청구범위 또는 그 등가물의 범위 내에 있는 한 설계 요건 및 다른 요인에 따라서 다양한 변형, 조합, 서브 조합 및 대체가 이루어질 수 있음을 이해해야 한다.
11: 기판
12: 전극
13: 게이트 절연막
14: 산화물 반도체층
16: 채널 보호막
15A 및 15B: 소스/드레인 전극

Claims (8)

  1. 박막 트랜지스터로서,
    게이트 전극;
    한 쌍의 소스/드레인 전극;
    상기 게이트 전극과 상기 한 쌍의 소스/드레인 전극 사이에 구비되어 채널을 형성하는 산화물 반도체층;
    상기 산화물 반도체층 상의 상기 게이트 전극에 근접하는 측에 구비된 상기 게이트 절연막으로서의 제1 절연막; 및
    상기 산화물 반도체층 상의 상기 한 쌍의 소스/드레인 전극에 근접하는 측에 구비된 제2 절연막을 포함하고,
    상기 제1 절연막 및 상기 제2 절연막 중 한쪽 막 또는 양쪽 막은 막 밀도가 2.70g/cm3 이상 2.79g/cm3 미만인 산화 알루미늄을 포함하는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 절연막들 중 한쪽 막 또는 양쪽 막은 단층막인, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 절연막들 중 한쪽 막 또는 양쪽 막은 2층 구조를 갖고, 한 층은 실리콘 산화물 또는 실리콘 질화물을 포함하고, 다른 층은 산화 알루미늄을 포함하는, 박막 트랜지스터.
  4. 제3항에 있어서,
    상기 산화 알루미늄을 포함하는 층은 상기 실리콘 산화물 또는 실리콘 질화물을 포함하는 층을 개재하여 상기 산화물 반도체 층에 적층되어 있는, 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 절연막들 중 한쪽 막 또는 양쪽 막은 3층 구조를 갖고, 상기 절연막의 한 층은 산화 알루미늄을 포함하고, 다른 두 층은 실리콘 산화물 또는 실리콘 질화물을 포함하며 상기 산화 알루미늄을 포함하는 층을 개재하고 있는, 박막 트랜지스터.
  6. 제1항에 있어서,
    상기 절연막의 막 밀도는 두께 방향으로 구배를 갖고, 상기 막 밀도의 구배는 상기 산화물 반도체층에 근접하는 측에서 낮은, 박막 트랜지스터.
  7. 표시 소자 및 상기 표시 소자를 구동하기 위한 박막 트랜지스터를 포함하는 표시 장치로서, 각각의 상기 박막 트랜지스터는,
    게이트 전극;
    한 쌍의 소스/드레인 전극;
    상기 게이트 전극과 상기 한 쌍의 소스/드레인 전극 사이에 구비되어 채널을 형성하는 산화물 반도체층;
    상기 산화물 반도체층 상의 상기 게이트 전극에 근접하는 측에 구비된 상기 게이트 절연막으로서의 제1 절연막; 및
    상기 산화물 반도체층 상의 상기 한 쌍의 소스/드레인 전극에 근접하는 측에 구비된 제2 절연막을 포함하고,
    상기 제1 절연막 및 상기 제2 절연막 중 한쪽 막 또는 양쪽 막은, 막 밀도가 2.70g/cm3 이상 2.79g/cm3 미만인 산화 알루미늄을 포함하는, 표시 장치.
  8. 표시 소자 및 상기 표시 소자를 구동하기 위한 박막 트랜지스터를 포함하는 표시 장치를 갖는 전자 기기로서, 각각의 상기 박막 트랜지스터는,
    게이트 전극;
    한 쌍의 소스/드레인 전극;
    상기 게이트 전극과 상기 한 쌍의 소스/드레인 전극 사이에 구비되어 채널을 형성하는 산화물 반도체층;
    상기 산화물 반도체층 상의 상기 게이트 전극에 근접하는 측에 구비된 상기 게이트 절연막으로서의 제1 절연막; 및
    상기 산화물 반도체층 상의 상기 한 쌍의 소스/드레인 전극에 근접하는 측에 구비된 제2 절연막을 포함하고,
    상기 제1 절연막 및 상기 제2 절연막 중 한쪽 막 또는 양쪽 막은, 막 밀도가 2.70g/cm3 이상 2.79g/cm3 미만인 산화 알루미늄을 포함하는, 전자 기기.
KR1020110030253A 2010-04-09 2011-04-01 박막 트랜지스터 및 표시 장치 및 전자 기기 KR101690799B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010090729A JP2011222767A (ja) 2010-04-09 2010-04-09 薄膜トランジスタならびに表示装置および電子機器
JPJP-P-2010-090729 2010-04-09

Publications (2)

Publication Number Publication Date
KR20110113568A true KR20110113568A (ko) 2011-10-17
KR101690799B1 KR101690799B1 (ko) 2017-01-09

Family

ID=44745924

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110030253A KR101690799B1 (ko) 2010-04-09 2011-04-01 박막 트랜지스터 및 표시 장치 및 전자 기기

Country Status (5)

Country Link
US (1) US8378351B2 (ko)
JP (1) JP2011222767A (ko)
KR (1) KR101690799B1 (ko)
CN (1) CN102214698B (ko)
TW (1) TWI425641B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150018414A (ko) * 2013-08-09 2015-02-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN108172625A (zh) * 2016-12-07 2018-06-15 清华大学 一种逻辑电路
KR20200015924A (ko) * 2020-01-22 2020-02-13 삼성디스플레이 주식회사 표시 장치

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI658516B (zh) 2011-03-11 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
JP6076038B2 (ja) 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
CN102386237A (zh) * 2011-11-23 2012-03-21 深圳市华星光电技术有限公司 一种薄膜晶体管、阵列基板及装置和一种制备方法
US8796683B2 (en) 2011-12-23 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPWO2013108301A1 (ja) * 2012-01-20 2015-05-11 パナソニック株式会社 薄膜トランジスタ
TWI512840B (zh) * 2012-02-14 2015-12-11 Innocom Tech Shenzhen Co Ltd 薄膜電晶體及其製作方法及顯示器
US8981370B2 (en) * 2012-03-08 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5838119B2 (ja) * 2012-04-24 2015-12-24 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
CN104285302B (zh) * 2012-05-10 2017-08-22 株式会社半导体能源研究所 半导体装置
WO2014013959A1 (en) * 2012-07-20 2014-01-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US20140061869A1 (en) * 2012-08-31 2014-03-06 Shelby F. Nelson Electronic element including dielectric stack
US8653516B1 (en) * 2012-08-31 2014-02-18 Eastman Kodak Company High performance thin film transistor
TWI595659B (zh) * 2012-09-14 2017-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102094568B1 (ko) 2012-10-17 2020-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그의 제작 방법
US9865743B2 (en) 2012-10-24 2018-01-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide layer surrounding oxide semiconductor layer
TWI620323B (zh) 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
US9246011B2 (en) 2012-11-30 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI624949B (zh) 2012-11-30 2018-05-21 半導體能源研究所股份有限公司 半導體裝置
JP6329762B2 (ja) 2012-12-28 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
US9190527B2 (en) 2013-02-13 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
KR102153110B1 (ko) 2013-03-06 2020-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체막 및 반도체 장치
JP6142331B2 (ja) * 2013-04-19 2017-06-07 株式会社Ｊｏｌｅｄ 薄膜半導体装置、有機ｅｌ表示装置、及びそれらの製造方法
WO2014181777A1 (ja) * 2013-05-09 2014-11-13 独立行政法人物質・材料研究機構 薄膜トランジスタおよびその製造方法
KR102089314B1 (ko) * 2013-05-14 2020-04-14 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
US20150008428A1 (en) 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9443592B2 (en) 2013-07-18 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102304824B1 (ko) * 2013-08-09 2021-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9443990B2 (en) 2013-08-26 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device for adjusting threshold thereof
KR102148957B1 (ko) 2013-09-02 2020-08-31 삼성디스플레이 주식회사 표시 기판 및 표시 기판의 제조 방법
US9449853B2 (en) 2013-09-04 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising electron trap layer
CN103489920B (zh) * 2013-09-26 2016-08-17 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示装置
JP6101357B2 (ja) * 2013-10-09 2017-03-22 シャープ株式会社 半導体装置およびその製造方法
KR102244460B1 (ko) 2013-10-22 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20230065379A (ko) 2013-12-27 2023-05-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102188690B1 (ko) * 2014-01-20 2020-12-09 삼성디스플레이 주식회사 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치
JP6273606B2 (ja) * 2014-01-31 2018-02-07 国立研究開発法人物質・材料研究機構 固定電荷を内部に誘起したゲート絶縁膜
KR102194823B1 (ko) 2014-03-06 2020-12-24 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 기판, 표시 장치 및 박막 트랜지스터 제조 방법
US9634145B2 (en) * 2014-10-29 2017-04-25 Eastman Kodak Company TFT substrate with variable dielectric thickness
JP6519073B2 (ja) 2014-12-03 2019-05-29 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法、並びに、表示装置
WO2016125044A1 (en) 2015-02-06 2016-08-11 Semiconductor Energy Laboratory Co., Ltd. Device, manufacturing method thereof, and electronic device
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP2017017208A (ja) * 2015-07-02 2017-01-19 株式会社ジャパンディスプレイ 半導体装置
KR20170096956A (ko) * 2016-02-17 2017-08-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기
US10930791B2 (en) 2016-09-30 2021-02-23 Intel Corporation Systems, methods, and apparatuses for implementing bi-layer semiconducting oxides in source and drain for low access and contact resistance of thin film transistors
CN108987482B (zh) 2017-05-31 2022-05-17 乐金显示有限公司 薄膜晶体管、包括其的栅极驱动器、以及包括该栅极驱动器的显示装置
KR102448483B1 (ko) * 2017-06-27 2022-09-27 엘지디스플레이 주식회사 고 이동도 반도체 물질을 구비한 박막 트랜지스터 기판 및 그 제조 방법
CN109148592B (zh) 2017-06-27 2022-03-11 乐金显示有限公司 包括氧化物半导体层的薄膜晶体管，其制造方法和包括其的显示设备
CN107302027A (zh) * 2017-07-04 2017-10-27 华南理工大学 一种双层有源层结构的薄膜晶体管及其制备方法
CN108389909A (zh) * 2018-01-31 2018-08-10 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、显示装置及检测离子浓度方法
JP7418703B2 (ja) 2020-07-01 2024-01-22 日新電機株式会社 薄膜トランジスタ
CN115735428A (zh) * 2021-06-25 2023-03-03 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制备方法、显示装置
JP7464864B2 (ja) 2022-05-31 2024-04-10 日新電機株式会社 固定電荷制御方法及び薄膜トランジスタの製造方法
JP7382608B1 (ja) 2022-05-31 2023-11-17 国立大学法人東京農工大学 固定電荷発現方法、薄膜トランジスタの製造方法及び薄膜トランジスタ
JP7464863B2 (ja) 2022-05-31 2024-04-10 日新電機株式会社 固定電荷制御方法、薄膜トランジスタの製造方法及び薄膜トランジスタ

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005088726A1 (ja) 2004-03-12 2005-09-22 Japan Science And Technology Agency アモルファス酸化物及び薄膜トランジスタ
JP2006128469A (ja) * 2004-10-29 2006-05-18 Sharp Corp 半導体装置およびその製造方法
JP2007519256A (ja) 2004-01-23 2007-07-12 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． ドープされた部分を有する堆積チャネル領域を含むトランジスタ
JP2007194594A (ja) 2005-12-19 2007-08-02 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ
JP2008147465A (ja) * 2006-12-11 2008-06-26 Seiko Epson Corp トランジスタの製造方法、トランジスタ、トランジスタ回路、電子デバイスおよび電子機器
KR20100019381A (ko) * 2008-08-08 2010-02-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2010067954A (ja) * 2008-08-14 2010-03-25 Fujifilm Corp 薄膜電界効果型トランジスタ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006091063A (ja) * 2004-09-21 2006-04-06 Casio Comput Co Ltd 液晶表示素子
JP5084160B2 (ja) 2006-03-20 2012-11-28 キヤノン株式会社 薄膜トランジスタ及び表示装置
US8247276B2 (en) * 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007519256A (ja) 2004-01-23 2007-07-12 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． ドープされた部分を有する堆積チャネル領域を含むトランジスタ
WO2005088726A1 (ja) 2004-03-12 2005-09-22 Japan Science And Technology Agency アモルファス酸化物及び薄膜トランジスタ
JP2006128469A (ja) * 2004-10-29 2006-05-18 Sharp Corp 半導体装置およびその製造方法
JP2007194594A (ja) 2005-12-19 2007-08-02 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ
JP2008147465A (ja) * 2006-12-11 2008-06-26 Seiko Epson Corp トランジスタの製造方法、トランジスタ、トランジスタ回路、電子デバイスおよび電子機器
KR20100019381A (ko) * 2008-08-08 2010-02-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2010067954A (ja) * 2008-08-14 2010-03-25 Fujifilm Corp 薄膜電界効果型トランジスタ

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Cetin Kilic et. al. "N-type Doping of Oxides by Hydrogen" APPLIED PHYSICS LETTERS, 81, 1, 2002, pp.73-75

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150018414A (ko) * 2013-08-09 2015-02-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN108172625A (zh) * 2016-12-07 2018-06-15 清华大学 一种逻辑电路
CN108172625B (zh) * 2016-12-07 2020-09-29 清华大学 一种逻辑电路
KR20200015924A (ko) * 2020-01-22 2020-02-13 삼성디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
KR101690799B1 (ko) 2017-01-09
CN102214698A (zh) 2011-10-12
US20110248270A1 (en) 2011-10-13
CN102214698B (zh) 2015-10-21
JP2011222767A (ja) 2011-11-04
US8378351B2 (en) 2013-02-19
TWI425641B (zh) 2014-02-01
TW201145520A (en) 2011-12-16

Similar Documents

Publication Publication Date Title
KR101690799B1 (ko) 박막 트랜지스터 및 표시 장치 및 전자 기기
US8389991B2 (en) Thin film transistor, display device, and electronic device
JP5552753B2 (ja) 薄膜トランジスタおよび表示装置
US8847230B2 (en) Thin film transistor and display device
US8906738B2 (en) Oxide semiconductor thin film transistor with an aluminum oxide protective film made using a continuous deposition process of aluminum oxide laminated with an aluminum film
CN101794821B (zh) 薄膜晶体管和显示装置
US8384080B2 (en) Thin film transistor, display device, and electronic device
US8581245B2 (en) Thin film transistor, method of manufacturing thin film transistor, display unit, and electronic device
TWI462304B (zh) 薄膜電晶體、顯示設備及電子裝置
US9053984B2 (en) Thin-film transistor, display unit, and electronic apparatus
US9698273B2 (en) Thin film transistor, method of manufacturing the same, display unit, and electronic apparatus
US8981368B2 (en) Thin film transistor, method of manufacturing thin film transistor, display, and electronic apparatus
US20160155848A1 (en) Thin film transistor and method of manufacturing the same, and display unit and electronic apparatus
JP2013080769A (ja) 薄膜トランジスタならびに表示装置および電子機器
JP7544948B2 (ja) 表示装置
JP2013165108A (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置および電子機器

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant