KR20150018414A - 반도체 장치의 제작 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체에 채널이 형성되는 트랜지스터에 안정된 전기 특성을 부여한다. 산화물 반도체에 채널이 형성되는 트랜지스터의 문턱 전압의 변동을 억제한다. 산화물 반도체에 채널이 형성되는 n채널형 트랜지스터에서 정의 문턱 전압을 가지는 노멀리 오프형의 스위칭 소자를 제공한다.
기판 위에 하지 절연층을 형성하고, 하지 절연층 위에 산화물 반도체층을 형성하고, 산화물 반도체층 위에 제 1 게이트 절연층을 형성하고, 제 1 게이트 절연층 위에, 100℃ 이상의 기판 온도로 스퍼터링법 또는 원자층 퇴적법에 의해 제 2 게이트 절연층을 형성하고, 제 2 게이트 절연층 위에 게이트 전극층을 형성한다.

Description

반도체 장치의 제작 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(Composition of matter)에 관한 것이다. 또한, 본 발명의 일 양태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 이들의 구동 방법 또는 이들의 제조 방법에 관한 것이다. 특히, 본 발명의 일 양태는 산화물 반도체를 포함하는 반도체 장치, 표시 장치, 또는 발광 장치에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 나타내고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
반도체층을 이용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함)와 같은 전자 디바이스에 넓게 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 재료로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, In-Ga-Zn 산화물로 구성되는 산화물 반도체를 박막 트랜지스터의 채널 형성 영역으로서 적용할 수 있다는 것이 확인되어 있다(비특허문헌 1). 비특허문헌 1에서는 In-Ga-Zn 산화물로 구성되는 산화물 반도체층 위에 접촉하여 게이트 절연층으로서 이용하는 산화 하프늄층과, 산화 하프늄층 위에 접촉하여 게이트 전극층으로서 이용하는 인듐 주석 산화물층을 가지는 탑 게이트 구조의 트랜지스터가 개시되어 있다.
실리콘 반도체를 이용한 트랜지스터에서는 문턱 전압을 제어하는 수단으로서, 채널이 형성되는 영역에 불순물 원소를 첨가하는 방법(채널 도핑)이 알려져 있다.
한편, 산화물 반도체를 이용한 트랜지스터에서는 산화물 반도체 중에 산소 결손이 존재하는 경우, 그 일부가 도너가 되어, 캐리어인 전자를 방출하는 것이 알려져 있다. 캐리어인 전자가 방출되면 게이트에 전압을 인가하지 않아도 트랜지스터에 채널이 형성되고, 문턱 전압이 부(負)방향으로 변동한다. 산화물 반도체에 포함되는 산소 결손을 완전하게 없애는 것은 곤란하기 때문에, 산화물 반도체를 이용한 트랜지스터의 문턱 전압의 제어도 곤란하고, 노멀리 온형 전기 특성이 되기 쉽다.
산화물 반도체를 이용한 트랜지스터의 문턱 전압의 부방향으로의 변동을 억제하기 위한 방법이 연구되고 있지만, 문턱 전압을 정(正)방향으로 변동시키기 위한 방법이 확립되었다고는 말하기 어렵다.
한편, 실리콘 반도체를 가지는 MIS 구조에서, 반도체층 위에 형성된 절연층 내에 존재하는 트랩 센터가 부의 전하를 포획함으로써, 플랫 밴드 전압이 정방향으로 시프트(변동)하는 것이 알려져 있고, 트랩 센터로서 금속의 클러스터가 보고되어 있다(비특허문헌 2 참조).
K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono, 「Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor」, SCIENCE, 2003, Vol.300, pp.1269-1272 야마자키 순페이, 절연막 중의 클러스터에 관한 고찰, 1971년(쇼와 46년) 춘계 제 18 회 응용 물리학 관계 연합 학술 강연 예고집, 일본, 제 2 분책, p124
트랜지스터의 채널 형성 영역에 산화물 반도체를 적용하는 경우, 산화물 반도체에 접촉하여 제공되는 절연층이 트랩 센터가 되는 금속의 클러스터를 포함하면, 상기 트랩 센터에 전하가 포획됨으로써 문턱 전압을 정방향으로 변동시킬 수 있다. 그러나, 금속의 클러스터에 의해 포획된 전하는 재결합이 용이하게 일어나기 때문에, 안정된 고정 전하가 될 수는 없다.
그러므로, 본 발명의 일 양태에서는 산화물 반도체에 채널이 형성되는 트랜지스터에 안정된 전기 특성을 부여하는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태에서는 산화물 반도체에 채널이 형성되는 트랜지스터의 문턱 전압의 변동을 억제하는 것을 과제의 하나로 한다. 또는 본 발명의 일 양태에서는 산화물 반도체에 채널이 형성되는 n채널형 트랜지스터에서 정의 문턱 전압을 가지는 노멀리 오프형 스위칭 소자를 제공하는 것을 과제의 하나로 한다.
또한 이러한 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 본 발명의 일 양태는 이러한 과제를 모두 해결할 필요는 없는 것으로 한다. 또한, 상기 이외의 과제는 명세서 등의 기재로부터 저절로 명확해지는 것이고, 명세서 등의 기재로부터 상기 이외의 과제를 추출하는 것이 가능하다.
본 발명의 일 양태는 기판 위에 하지 절연층을 형성하고, 하지 절연층 위에 산화물 반도체층을 형성하고, 산화물 반도체층 위에 제 1 게이트 절연층을 형성하고, 제 1 게이트 절연층 위에, 100℃ 이상의 기판 온도로 스퍼터링법 또는 원자층 퇴적법에 의해 제 2 게이트 절연층을 형성하고, 제 2 게이트 절연층 위에 게이트 전극층을 형성하는 반도체 장치의 제작 방법이다.
또한 바람직하게는 제 2 게이트 절연층은 특정 영역에 트랩 센터를 가지도록 형성한다.
또한 바람직하게는 제 2 게이트 절연층의 형성 후, 500℃ 미만의 온도로 가열 처리를 행한다.
또는 본 발명의 일 양태는 산화물 반도체층과, 산화물 반도체층과 접촉하고, 부의 고정 전하를 가지는 게이트 절연층과, 게이트 절연층을 통하여 산화물 반도체층과 중첩되고, 도전성을 가지는 금속 질화물막을 적어도 함유하는 게이트 전극층을 가지고, 게이트 전극층은 금속 질화물막에서 게이트 절연층과 접촉하는 반도체 장치이다.
또는 본 발명의 일 양태는 산화물 반도체층과, 산화물 반도체층과 접촉하고, 부의 고정 전하를 가지는 게이트 절연층과, 게이트 절연층을 통하여 산화물 반도체층과 중첩되고, 도전성을 가지는 금속 질화물막을 적어도 함유하는 게이트 전극층을 가지고, 게이트 전극층은 금속 질화물막에서 게이트 절연층과 접촉하고, 게이트 절연층은 게이트 전극층과의 계면 근방에서 질소를 함유하는 영역을 가지는 반도체 장치이다.
상기의 반도체 장치에서, 게이트 절연층에서 게이트 전극층과 접촉하는 영역의 질소 농도는 산화물 반도체층과 접촉하는 영역의 질소 농도보다 고농도이다.
또한, 상기 반도체 장치에서, 게이트 절연층은 게이트 절연층이 가지는 전하 포획 준위에 전자가 포획되어 있다.
또한, 상기 반도체 장치에서 게이트 절연층은 산화 하프늄을 포함하여 구성되는 것이 바람직하다.
또한, 상기 반도체 장치에서, 게이트 절연층에 포함되는 부의 고정 전하는 산화물 반도체층과는 이간하여 존재한다.
또는 본 발명의 일 양태는 산화물 반도체층과, 산화물 반도체층과 접촉하는 산화 하프늄을 포함하여 구성되고, 부로 하전한 게이트 절연층과, 게이트 절연층을 통하여 산화물 반도체층과 중첩되고, 적어도 질화물 금속막을 함유하는 게이트 전극층을 가지고, 게이트 전극층은 질화물 금속막에서 게이트 절연층과 접촉하는 반도체 장치이다.
또는 본 발명의 일 양태는 산화물 반도체층과, 산화물 반도체층과 접촉하는 산화 하프늄을 포함하여 구성되고, 부로 하전한 게이트 절연층과, 게이트 절연층을 통하여 산화물 반도체층과 중첩되고, 적어도 질화물 금속막을 함유하는 게이트 전극층을 가지고, 게이트 전극층은 질화물 금속막에서 게이트 절연층과 접촉하고, 문턱 전압이 0V 이상인 반도체 장치이다.
또한, 상기 반도체 장치에서, 게이트 절연층 및 산화물 반도체층과의 사이에, 산화 실리콘 또는 산화 질화 실리콘을 포함하여 구성되는 절연층을 가지고 있어도 좋다.
또는 본 발명의 일 양태는 산화물 반도체층과, 산화물 반도체층과 중첩되는 게이트 전극층과, 산화물 반도체층 및 게이트 전극층의 사이에 위치하는 게이트 절연층을 가지고, 게이트 절연층은 제 1 게이트 절연층과 부의 고정 전하를 가지는 제 2 게이트 절연층을 포함하고, 제 1 게이트 절연층은 제 2 게이트 절연층과 산화물 반도체층과의 사이에 위치하고, 제 2 게이트 절연층보다 부의 고정 전하가 저밀도인 반도체 장치이다.
또는 본 발명의 일 양태는 산화물 반도체층과, 산화물 반도체층과 중첩되는 게이트 전극층과, 산화물 반도체층 및 게이트 전극층의 사이에 위치하는 게이트 절연층을 가지고, 게이트 절연층은 제 1 게이트 절연층과, 부의 고정 전하를 가지는 제 2 게이트 절연층을 포함하고, 제 1 게이트 절연층은 제 2 게이트 절연층과 산화물 반도체층의 사이에 위치하고, 제 2 게이트 절연층보다 부의 고정 전하가 저밀도이고, 제 2 게이트 절연층에 포함되는 부의 고정 전하는 게이트 전극층과는 이간하여 존재하는 반도체 장치이다.
또한, 상기 반도체 장치에서, 제 2 게이트 절연층은 제 2 게이트 절연층이 가지는 전하 포획 준위에 전자가 포획되어 있다.
또한, 상기 반도체 장치에서, 제 2 게이트 절연층은 산화 하프늄을 포함하여 구성되는 것이 바람직하다.
또한, 상기 반도체 장치에서, 제 1 게이트 절연층은 질소, 지르코늄, 또는 란타노이드로부터 선택된 적어도 하나, 및 산화 하프늄을 포함하여 구성되는 것이 바람직하다.
또는 본 발명의 일 양태는 산화물 반도체층과, 산화물 반도체층과 중첩되는 게이트 전극층과, 산화물 반도체층 및 게이트 전극층의 사이에 위치하는 게이트 절연층을 가지고, 게이트 절연층은 질소, 지르코늄, 또는 란타노이드로부터 선택된 적어도 하나, 및 산화 하프늄을 포함하여 구성되는 제 1 게이트 절연층과, 산화 하프늄을 포함하여 구성되고, 부로 하전한 제 2 게이트 절연층을 포함하고, 제 1 게이트 절연층은 제 2 게이트 절연층과 산화물 반도체층의 사이에 위치하는 반도체 장치이다.
또는 본 발명의 일 양태는 산화물 반도체층과, 산화물 반도체층과 중첩되는 게이트 전극층과, 산화물 반도체층 및 게이트 전극층의 사이에 위치하는 게이트 절연층을 가지고, 게이트 절연층은 질소, 지르코늄, 또는 란타노이드로부터 선택된 적어도 하나, 및 산화 하프늄을 포함하여 구성되는 제 1 게이트 절연층과, 산화 하프늄을 포함하여 구성되고, 부로 하전한 제 2 게이트 절연층을 포함하고, 제 1 게이트 절연층은 제 2 게이트 절연층과 산화물 반도체층의 사이에 위치하고, 문턱 전압이 0V 이상인 반도체 장치이다.
또한, 상기 반도체 장치에서, 게이트 전극층 및 제 2 게이트 절연층의 사이에, 질소 및 산화 하프늄을 포함하여 구성되는 절연층을 가지는 것이 바람직하다.
또한, 상기 반도체 장치에서, 제 1 게이트 절연층 및 산화물 반도체층의 사이에, 산화 실리콘 또는 산화 질화 실리콘을 포함하여 구성되는 절연층을 가지고 있어도 좋다.
본 발명의 일 양태에 의하여, 산화물 반도체에 채널이 형성되는 트랜지스터에 안정된 전기 특성을 부여할 수 있다. 또는 본 발명의 일 양태에 의하여, 산화물 반도체에 채널이 형성되는 트랜지스터의 문턱 전압의 변동을 억제할 수 있다. 또는 본 발명의 일 양태에 의하여, 산화물 반도체에 채널이 형성되는 n채널형 트랜지스터에서 정의 문턱 전압을 가지는 노멀리 오프형의 스위칭 소자를 제공할 수 있다.
도 1은 본 발명의 일 양태에 포함되는 반도체 장치에 포함되는 적층 구조의 개념도이다.
도 2는 본 발명의 일 양태에 포함되는 반도체 장치에 포함되는 적층 구조의 개념도이다.
도 3의 (A)는 성막 장치의 단면 모식도이고, 도 3의 (B)는 성막 장치를 일실 구비한 제조 장치의 상면 모식도를 나타낸다.
도 4는 본 발명의 일 양태에 따른 트랜지스터를 나타내는 상면도 및 단면도이다.
도 5는 본 발명의 일 양태에 따른 트랜지스터의 제작 방법을 나타내는 단면도이다.
도 6은 본 발명의 일 양태에 따른 트랜지스터의 제작 방법을 나타내는 단면도이다.
도 7은 본 발명의 일 양태에 따른 트랜지스터를 나타내는 상면도 및 단면도이다.
도 8은 본 발명의 일 양태에 따른 트랜지스터를 나타내는 상면도 및 단면도이다.
도 9는 본 발명의 일 양태에 따른 트랜지스터를 나타내는 상면도 및 단면도이다.
도 10은 실시형태에 따른 반도체 장치의 단면도 및 회로도이다.
도 11은 실시형태에 따른 기억 장치의 구성예이다.
도 12는 실시형태에 따른 RFID 태그의 구성예이다.
도 13은 실시형태에 따른 CPU의 구성예이다.
도 14는 실시형태에 따른 기억 소자의 회로도이다.
도 15는 실시형태에 따른 전자 기기이다.
도 16은 실시형태에 따른 RFID의 사용예이다.
도 17은 본 발명의 일 양태에 따른 반도체 장치에 포함되는 적층 구조의 개념도이다.
도 18은 본 발명의 일 양태에 따른 반도체 장치에 포함되는 적층 구조의 개념도이다.
도 19는 본 발명의 일 양태에 따른 트랜지스터를 나타내는 상면도 및 단면도이다.
도 20은 본 발명의 일 양태에 따른 트랜지스터의 제작 방법을 나타내는 단면도이다.
도 21은 본 발명의 일 양태에 따른 트랜지스터의 제작 방법을 나타내는 단면도이다.
도 22는 본 발명의 일 양태에 따른 트랜지스터를 나타내는 상면도 및 단면도이다.
도 23은 본 발명의 일 양태에 따른 트랜지스터를 나타내는 상면도 및 단면도이다.
도 24는 본 발명의 일 양태에 따른 트랜지스터를 나타내는 상면도 및 단면도이다.
이하에서는 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 실시형태에서, 동일 부분 또는 같은 기능을 가지는 부분에는 동일한 부호 또는 동일한 해치 패턴을 다른 도면 간에 공통으로 이용하고, 그 반복 설명은 생략한다.
또한 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서에서 이용하는 제 1, 제 2 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것으로, 수적으로 한정하는 것은 아니다. 그러므로, 예를 들면 「제 1」을 「제 2」 또는 「제 3」 등으로 적절히 치환하여 설명할 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 양태에 따른 반도체 장치에 포함되는 적층 구조에 대하여 도 1 및 도 2를 참조하여 설명한다.
본 발명의 일 양태는 산화물 반도체에 채널이 형성되는 트랜지스터에서, 산화물 반도체층과 중첩되는 게이트 절연층이 소정량의 부의 고정 전하, 및/또는 부의 전하를 포획하는 전하 포획 준위(트랩 센터)를 포함하여 구성되는 것을 기술 사상으로 한다. 트랜지스터의 게이트 절연층으로서 소정량의 부의 고정 전하를 가지는 절연층을 적용함으로써, 게이트 전극층에 전압을 인가하지 않은 상태에서도 채널이 형성되는 영역에는 부의 전계가 항상 중첩되어 있게 된다. 즉, 채널을 형성하기 위해서는 게이트 전극층에 인가하는 전압을 높일 필요가 있고, 결과적으로 트랜지스터의 문턱 전압을 정방향으로 변동(시프트)시키는 것이 가능하게 된다. 또한 본 발명의 일 양태에 따른 트랜지스터는 게이트 절연층에 포함되는 부의 고정 전하, 및/또는 부의 전하를 포획하는 전하 포획 준위가 산화물 반도체층과 이간하여 존재하는 구성을 가진다. 이것에 의하여, 전하 포획 준위에 포획된 부의 전하가 산화물 반도체층으로 방출(주입)되는 것을 억제할 수 있다.
<반도체 장치에 포함되는 적층 구조 1>
도 1의 (A1) 및 도 1의 (A2)에, 본 발명의 일 양태에 따른 반도체 장치에 포함되는 적층 구조의 개념도를 나타낸다.
도 1의 (A1)은 산화물 반도체층(104)과, 산화물 반도체층(104) 위에 제공되고, 전하 포획 준위(107)를 포함하는 게이트 절연층(108)과, 게이트 절연층(108)을 통하여 산화물 반도체층(104)과 중첩되는 게이트 전극층(110)을 가지는 반도체 장치이다. 게이트 절연층(108)에 포함되는 전하 포획 준위(107)는 산화물 반도체층(104)과는 이간하여 존재하고 있다. 또한, 도 1의 (A1)에 나타내는 적층 구조를 형성한 후, 반도체 장치의 사용 온도 혹은 보관 온도보다 높은 온도, 또는 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하의 조건 하에서, 게이트 전극층(110)의 전위를 소스나 드레인(도시하지 않음)의 전위보다 높은 상태를 1초 이상, 대표적으로는 1분 이상 유지함으로써, 게이트 절연층(108)에 포함되는 전하 포획 준위(107)에 전하가 포획된다.
도 1의 (A2)는 도 1의 (A1)에 나타내는 반도체 장치에서, 상술한 전하 포획 준위(107)에 전하를 포획시키는 처리(이하, 전하 포획 처리라고도 표기함)를 실시한 후의 반도체 장치의 구성을 나타내는 개념도이고, 게이트 절연층(108)에 포함되는 전하 포획 준위(107)의 일부 또는 전부에 전자가 포획된, 부의 전하(109)를 가지는 반도체 장치를 나타낸다. 게이트 절연층(108)에 포함되는 부의 전하(109)의 전하량은 전하 포획 처리에서의 게이트 전극층(110)의 전위에 의해 제어할 수 있다. 전하 포획 준위(107)에 포획되는 전자의 총량(즉, 도 1의 (A2)에서의 부의 전하(109)의 총량)은 전하 포획 처리 당초에는 선형으로 증가하지만, 서서히 증가율이 저하되고, 이윽고 일정한 값에 수렴한다. 수렴하는 값은 게이트 전극층(110)의 전위에 의존하고, 전위가 높을수록 많은 전자가 포획되는 경향에 있다. 단, 전하 포획 준위(107)의 총수를 웃도는 일은 없다.
게이트 절연층(108)이 부의 전하를 포함하면, 반도체 장치의 문턱 전압이 정방향으로 변동한다. 또한, 게이트 절연층(108)에 포함되는 부의 전하가 고정 전하이면, 문턱 전압이 더 변동되는 것이 억제되고, 안정된 전기 특성을 가지는 반도체 장치로 하는 것이 가능하다. 따라서, 도 1의 (A2)에 나타내는 반도체 장치에서, 전하 포획 준위에 포획된 부의 전하(109)는 게이트 절연층(108) 중에서 안정된 부의 고정 전하가 되고, 게이트 절연층(108)으로부터 방출되지 않는 것이 요구된다.
도 1의 (A2)에 나타내는 구성에서는 게이트 절연층(108)에 포함되는 부의 전하(109)가 산화물 반도체층(104)의 계면으로부터 이간하여 존재함으로써, 상기 부의 전하(109)의 산화물 반도체층(104)으로의 방출을 억제할 수 있다. 따라서, 전하의 방출이 억제된 안정된 부의 고정 전하를 가지는 게이트 절연층(108)을 형성하는 것이 가능하게 된다. 또한, 이러한 안정된 부의 전하(109)를 포함하는 게이트 절연층(108)을 형성함으로써, 전하 포획 처리 후, 즉 게이트 절연층(108)이 소정량의 전하를 유지한 후의 문턱 전압의 변동이 억제된 안정된 전기 특성을 가지는 반도체 장치로 할 수 있다.
또한, 산화물 반도체는 홀의 유효 질량이 매우 큰 것도, 부의 전하를 고정하기 위하여 효율적이다. 즉, 산화물 반도체층(104)으로부터 게이트 절연층(108)에의 홀의 주입이 없고, 부의 전하(109)가 홀과 결합하여 소멸하는 일이 실질적으로 일어날 수 없기 때문에, 게이트 절연층(108)에 포함되는 부의 전하(109)를 안정화할 수 있다.
또한 문턱 전압의 변동량은 게이트 절연층(108)에 포함되는 부의 전하(109)의 총량에 의해 제어하는 것이 가능하다. 바람직하게는 산화물 반도체층(104)을 이용한 n채널형 트랜지스터에서, 정의 문턱 전압을 부여할 정도로 게이트 절연층(108)이 부의 전하(109)를 포함하고, 노멀리 오프형으로 제어하는 것이 적합하다.
<게이트 절연층의 구성예 1>
도 1의 (B)에, 도 1의 (A2)의 구성을 가지는 반도체 장치의 보다 구체적인 구성예를 나타낸다. 도 1의 (B)에 나타내는 반도체 장치는 산화물 반도체층(104)과, 산화물 반도체층(104) 위의 게이트 절연층(108a) 및 게이트 절연층(108b)을 포함하는 게이트 절연층(108)과, 게이트 절연층(108) 위의 게이트 전극층(110)을 포함한다. 게이트 절연층(108)을 구성하는 적층 구조 중, 게이트 절연층(108b)은 부의 전하(109)를 포함하는 절연층이다. 다시 말해, 게이트 절연층(108b)은 부로 하전한 절연층이다. 또한, 게이트 절연층(108a)은 게이트 절연층(108b)에 포함되는 부의 전하(109)와 산화물 반도체층(104)을 이간하기 위하여 산화물 반도체층(104)과 게이트 절연층(108b)의 사이에 제공된 절연층이다.
게이트 절연층(108b)은 전하 포획 준위를 가지도록 재료 및/또는 성막 방법을 선택하여 형성한다. 예를 들면, 게이트 절연층(108b)으로서 하프늄, 알루미늄, 탄탈, 지르코늄 등으로부터 선택된 일종 이상의 원소를 포함하는 산화물(복합 산화물도 포함함)을 포함하여 구성되는 절연층을 적용할 수 있다. 바람직하게는 산화 하프늄을 포함하여 구성되는 절연층, 산화 알루미늄을 포함하여 구성되는 절연층, 하프늄 실리케이트를 포함하여 구성되는 절연층, 또는 알루미늄 실리케이트를 포함하여 구성되는 절연층을 적용한다. 또한 산화 하프늄 등의 고유전율(high-k) 재료를 게이트 절연층에 이용하면, 전기적 특성을 확보하면서 게이트 리크를 억제하기 위해 막 두께를 크게 하는 것이 가능하다는 점도 바람직하다. 본 실시형태에서는 게이트 절연층(108b)으로서 산화 하프늄을 포함하여 구성되는 절연층을 형성한다. 또한, 게이트 절연층(108b)의 성막 방법으로서는 스퍼터링법 또는 원자층 퇴적(ALD：Atomic Layer Deposition)법을 적용할 수 있다.
적층 구조를 가지는 게이트 절연층(108)에서 산화물 반도체층(104)측에 위치하는 게이트 절연층(108a)은 게이트 절연층(108b)과 비교하여 부의 전하(109)의 밀도가 보다 저감된 절연층이다. 다시 말해, 전하 포획 처리 전에 게이트 절연층(108a)에 포함될 수 있는 전하 포획 준위는 게이트 절연층(108b)에 포함되는 전하 포획 준위보다 저밀도이다.
또한 게이트 절연층(108a)의 재료 및/또는 형성 방법에 따라서는 게이트 절연층(108a)에 부의 고정 전하가 포함될 수 있지만, 그 총량은 게이트 절연층(108b)과 비교하여 현저하게 저감되어 있다. 따라서, 게이트 절연층(108)에 포함되는 부의 전하(109)는 상대적으로 산화물 반도체층(104)과 이간되어 있다고 할 수 있다.
본 실시형태에서, 게이트 절연층(108a)으로서는 질소, 지르코늄, 또는 란타노이드로부터 선택된 적어도 하나, 및 산화 하프늄을 포함하여 구성되는 절연층을 적용한다. 란타노이드로서는 예를 들면, 란탄, 세륨, 네오디뮴, 또는 가돌리늄 등을 이용할 수 있다. 질소, 지르코늄, 및 란타노이드는 하프늄, 알루미늄, 탄탈 등으로부터 선택된 일종 이상의 원소를 포함하는 산화물(복합 산화물도 포함함)을 포함하여 구성되는 절연층이 가지는 전하 포획 준위를 소실시키는 기능을 가진다. 또는 질소, 지르코늄, 또는 란타노이드를 포함함으로써, 하프늄, 알루미늄, 탄탈 등으로부터 선택된 일종 이상의 원소를 포함하는 산화물(복합 산화물도 포함함)을 포함하여 구성되는 절연층의 결함을 저감할 수 있다. 따라서, 질소, 지르코늄, 또는 란타노이드로부터 선택된 적어도 하나, 및 산화 하프늄을 포함하여 구성되는 게이트 절연층(108a)은 산화 하프늄을 포함하여 구성되는 게이트 절연층(108b)과 비교하여 전하 포획 준위 밀도가 저감된 절연층으로 할 수 있다.
게이트 절연층(108a)의 성막 방법으로서는 스퍼터링법 또는 ALD법을 적용할 수 있다. 또한, 산화 하프늄막의 성막 시에, 질소, 지르코늄, 또는 란타노이드를 포함하는 가스를 흘려 보냄으로써, 게이트 절연층(108a)에 질소, 지르코늄, 또는 란타노이드를 도입하는 것이 가능하다. 또는 산화 하프늄막의 성막 후에, 이온 주입법 또는 이온 도핑법 등에 의해 질소, 지르코늄, 또는 란타노이드를 첨가해도 좋다. 도핑의 농도는 게이트 절연층(108)에 요구되는 부의 전하(109)의 총량에 의해 적절히 설정할 수 있다.
또한, 게이트 절연층(108a)의 성막 온도는 100℃ 이상으로 하는 것이 바람직하고, 150℃ 이상으로 하는 것이 보다 바람직하다. 게이트 절연층(108a)을 상술한 온도 범위에서 성막함으로써, 게이트 절연층(108a)의 하층에 제공된 산화물 반도체층(104)에 수소 또는 수소 화합물이 부착(예를 들면, 흡착수 등)되는 것을 방지할 수 있고, 산화물 반도체층(104)에 수소, 또는 수소 화합물이 혼입되는 것을 저감할 수 있다. 수소는 산화물 반도체와 결합함으로써 일부가 도너가 되고, 캐리어인 전자를 발생시켜 트랜지스터의 문턱 전압을 부방향으로 변동시키는 요인이 되기 때문에, 산화물 반도체층(104)에 수소 또는 수소 화합물이 혼입되는 것을 저감하면서 게이트 절연층(108a)을 성막함으로써, 트랜지스터의 전기 특성을 보다 안정화시킬 수 있다. 게이트 절연층(108a) 위에 형성되는 게이트 절연층(108b)의 성막 온도에 대해서도 마찬가지이다.
<게이트 절연층의 구성예 2>
도 1의 (C)에, 도 1의 (A2)의 구성을 가지는 반도체 장치의 다른 구성예를 나타낸다. 도 1의 (C)에 나타내는 반도체 장치는 산화물 반도체층(104)과 접촉하는 측으로부터 순서대로 게이트 절연층(108d), 게이트 절연층(108a) 및 게이트 절연층(108b)의 적층 구조를 포함하는 게이트 절연층(108)을 가지고, 게이트 절연층(108a)과 산화물 반도체층(104)의 사이에 게이트 절연층(108d)을 가지는 점에서 도 1의 (B)의 반도체 장치와 상이하다. 그 외의 구성은 도 1의 (B)의 반도체 장치와 같기 때문에, 상세한 설명은 생략한다.
도 1의 (C)에 나타내는 반도체 장치에서, 산화물 반도체층(104)과 접촉하는 게이트 절연층(108d)으로서는 게이트 절연층(108a) 및 게이트 절연층(108b)과는 구성 원소가 다른 절연층을 적용하는 것이 바람직하고, 예를 들면, 산화 실리콘 또는 산화 질화 실리콘을 포함하여 구성되는 절연층을 적용할 수 있다. 산화 실리콘 또는 산화 질화 실리콘을 포함하여 구성되는 절연층은 상술한 하프늄, 알루미늄, 탄탈 등으로부터 선택된 일종 이상의 원소를 포함하는 산화물(복합 산화물도 포함함)을 포함하여 구성되는 절연층과 비교하여 전하 포획 준위가 형성되기 어렵다. 따라서, 산화물 반도체층(104)과 게이트 절연층(108a)의 사이에 게이트 절연층(108d)을 형성함으로써, 게이트 절연층(108)에 포함되는 부의 전하(109)를 산화물 반도체층(104)으로부터 보다 확실히 분리하는 것이 가능하게 된다. 즉, 게이트 절연층(108)에 포함되는 부의 전하(109)를 보다 안정되게 할 수 있다.
또한 게이트 절연층(108d)은 화학 기상 성장(CVD：Chemical Vapor Deposition)법에 의해 형성하는 것이 바람직하다. CVD법은 스퍼터링법과 비교하여 막질이 양호한 막을 형성하는 것이 용이하고, CVD법에 의해 성막된 절연층에서는 전하 포획 준위가 형성되기 어렵다. 따라서, 게이트 절연층(108d)을 CVD법에 의해 형성함으로써, 트랜지스터에서 게이트와 드레인 간, 또는 게이트와 소스 간의 리크 전류를 저감할 수 있다.
<반도체 장치에 포함되는 적층 구조 2>
도 2의 (A1) 및 도 2의 (A2)에, 본 발명의 일 양태에 따른 반도체 장치에 포함되는 적층 구조의 개념도의 다른 구성예를 나타낸다.
도 2의 (A1)에 나타내는 반도체 장치는 게이트 절연층(108) 중에서의 전하 포획 준위(107)가 산화물 반도체층(104) 및 게이트 전극층(110)의 쌍방과 이간하여 존재하고 있는 점에서 도 1의 (A1)과 상이하고, 그 외에는 같은 구성을 가진다. 또한, 도 2의 (A2)는 도 2의 (A1)에 나타내는 반도체 장치에서 전하 포획 처리를 실시한 후의 반도체 장치의 구성을 나타내는 개념도이고, 부의 전하(109)가 산화물 반도체층(104) 및 게이트 전극층(110)의 쌍방과 이간하여 존재하고 있는 점 이외에는 도 1의 (A2)와 같은 구성이다.
상술한 바와 같이, 전하 포획 준위에 포획된 부의 전하(109)는 게이트 절연층(108)에 안정적으로 고정되고, 게이트 절연층(108)으로부터 방출되지 않는 것이 요구된다. 도 2의 (A2)에 나타내는 구성에서는 게이트 절연층(108)에 포함되는 부의 전하(109)가 산화물 반도체층(104) 및 게이트 전극층(110)의 쌍방의 계면으로부터 이간하여 존재함으로써, 상기 부의 전하(109)의 산화물 반도체층(104) 및 게이트 전극층(110)으로의 방출을 억제한다. 따라서, 반도체 장치의 문턱 전압을 보다 안정적으로 고정화하는 것이 가능하게 된다.
<게이트 절연층의 구성예 3>
도 2의 (B)에 도 2의 (A2)의 구성을 가지는 반도체 장치의 구성예를 나타낸다. 도 2의 (B)에 나타내는 반도체 장치는 산화물 반도체층(104)과, 산화물 반도체층(104) 위의, 게이트 절연층(108a), 게이트 절연층(108b) 및 게이트 절연층(108c)을 포함하는 게이트 절연층(108)과, 게이트 절연층(108) 위의 게이트 전극층(110a) 및 게이트 전극층(110b)을 포함하는 게이트 전극층(110)을 가진다. 게이트 절연층(108)을 구성하는 적층 구조 중, 게이트 절연층(108a) 및 게이트 절연층(108b)은 도 1의 (B)에 나타내는 반도체 장치와 같은 구성으로 할 수 있다. 즉, 게이트 절연층(108b)은 부의 전하(109)를 포함하고, 부로 하전한 절연층이다. 또한, 게이트 절연층(108a)은 게이트 절연층(108b)보다 부의 고정 전하의 밀도가 저밀도인 절연층이다.
도 2의 (B)에 나타내는 반도체 장치에서, 게이트 절연층(108c)은 부의 전하(109)를 가지는 게이트 절연층(108b)과, 게이트 전극층(110)을 이간시키는 기능을 가지고, 게이트 절연층(108b)보다 부의 고정 전하의 밀도가 저밀도인 절연층이다. 게이트 절연층(108c)은 상술한 게이트 절연층(108a)과 같은 성막 방법 및 같은 재료를 이용하여 형성할 수 있다. 또는 게이트 절연층(108a) 위에 형성된 전하 포획 준위를 가지는 절연층의 표면 근방에 질소, 지르코늄, 또는 란타노이드를 첨가함으로써, 표면 근방에 전하 포획 준위의 일부가 소실된 제 1 영역을 형성하고, 상기 제 1 영역을 게이트 절연층(108c)으로 해도 좋다. 또한 이 경우, 제 1 영역보다 하층에 위치하고, 질소, 지르코늄, 또는 란타노이드가 첨가되지 않는 제 2 영역을 전하 포획 준위를 가지는 게이트 절연층(108b)으로 할 수 있다. 절연층에 포함되는 전하 포획 준위의 일부를 소실시켜 게이트 절연층(108c)으로 하는 경우, 질소, 지르코늄, 또는 란타노이드를 첨가하는 영역의 깊이에 따라, 게이트 절연층(108b) 및 게이트 절연층(108c)의 막 두께를 제어할 수 있다.
전하 포획 준위를 가지는 절연층의 표면 및 그 근방에 질소, 지르코늄, 또는 란타노이드를 첨가하는 것은 이온 주입법 또는 이온 도핑법을 적용할 수 있다. 또는 게이트 절연층(108)에 접촉하는 게이트 전극층으로서 도전성을 가지는 금속 질화물막을 스퍼터링법으로 형성하는 경우에는, 금속 질화물막의 피성막면인 전하 포획 준위를 가지는 절연층의 표면 및 그 근방도 동시에 스퍼터링하고, 상기 영역에 질소를 첨가해도 좋다. 또는 도전성을 가지는 금속 질화물막을 형성한 후에, 열처리에 의해 전하 포획 준위를 가지는 절연층의 일부에 질소를 확산시킴으로써, 게이트 절연층(108c)을 형성해도 좋다.
본 실시형태에서는 게이트 전극층(110)을 게이트 전극층(110a) 및 게이트 전극층(110b)의 적층 구조로 하고, 게이트 전극층(110a)으로서 도전성을 가지는 금속 질화물막을 적용한다. 또한, 전하 포획 준위를 가지는 절연층 위에 게이트 전극층(110a)을 형성하는 공정에서, 동시에 상기 절연층의 표면 근방에 질소를 첨가함으로써, 게이트 절연층(108b) 및 게이트 절연층(108c)을 형성하는 것으로 한다. 이것에 의하여, 게이트 절연층(108c)의 제작 공정을 간략화할 수 있고, 반도체 장치의 제조 비용을 저감할 수 있다.
전하 포획 준위를 가지는 절연층의 형성은 상술한 게이트 절연층(108b)의 형성 방법을 참조할 수 있다. 또한, 도전성을 가지는 금속 질화물막으로서는 예를 들면, 질화 탄탈막, 또는 질화 티탄막을 적용할 수 있다. 또한 게이트 전극층(110)을 도전성을 가지는 금속 질화물막의 단층으로 해도 좋다.
또한 전하 포획 준위를 가지는 절연층의 일부에 질소, 지르코늄, 또는 란타노이드를 첨가하여 게이트 절연층(108b) 및 게이트 절연층(108c)을 형성하는 경우, 그 계면은 명료하지 않은 경우가 있다. 도 2의 (B)에서는 게이트 절연층(108b) 및 게이트 절연층(108c)의 계면을 모식적으로 점선으로 도시하고 있다. 또한, 게이트 절연층(108c)에 포함되는 질소, 지르코늄, 또는 란타노이드 등의 농도는 막 두께 방향으로 농도 구배를 가지는 경우가 있다.
도 2의 (B)에 나타내는 반도체 장치는 게이트 절연층(108)에 포함되는 부의 전하(109)가 게이트 절연층(108a)에 의해 산화물 반도체층(104)의 계면으로부터 이간하고, 게이트 절연층(108c)에 의해 게이트 전극층(110)으로부터 이간하여 존재한다. 이것에 의하여, 부의 전하(109)의 산화물 반도체층(104) 및 게이트 전극층(110)으로의 방출을 억제할 수 있다. 따라서, 전하의 방출이 억제된, 보다 안정된 부의 고정 전하를 가지는 게이트 절연층(108)을 형성하는 것이 가능하게 된다.
<게이트 절연층의 구성예 4>
도 2의 (C)에, 도 2의 (A2)의 구성을 가지는 반도체 장치의 다른 구성예를 나타낸다. 도 2의 (C)에 나타내는 반도체 장치는 산화물 반도체층(104)과 접촉하는 측으로부터 순서대로 게이트 절연층(108d), 게이트 절연층(108a), 게이트 절연층(108b) 및 게이트 절연층(108c)의 적층 구조를 포함하는 게이트 절연층(108)을 가지고, 게이트 절연층(108a)과 산화물 반도체층(104)의 사이에 게이트 절연층(108d)을 가지는 점에서, 도 2의 (B)의 반도체 장치와 상이하다. 그 외의 구성은 도 2의 (B)의 반도체 장치와 같기 때문에, 상세한 설명은 생략한다.
도 2의 (C)에 나타내는 반도체 장치에서, 산화물 반도체층(104)과 접촉하는 게이트 절연층(108d)은 도 1의 (C)에 나타내는 게이트 절연층(108d)과 같은 구성으로 할 수 있다. 산화물 반도체층(104)과 게이트 절연층(108a)의 사이에 게이트 절연층(108d)을 형성함으로써, 게이트 절연층(108)에 포함되는 부의 전하(109)를 산화물 반도체층(104)으로부터 보다 확실히 분리하는 것이 가능하게 된다.
이상으로 나타낸 바와 같이, 본 실시형태의 반도체 장치는 게이트 절연층(108)에 소정량의 부의 고정 전하를 가지고, 또한 상기 부의 고정 전하가 적어도 산화물 반도체층(104)으로부터 이간하여 존재함으로써, 문턱 전압을 정방향으로 변동시키고, 그 후의 변동을 억제할 수 있다. 즉, 본 실시형태에 나타내는 구성을 가짐으로써, 정으로 고정된 문턱 전압을 가지는 반도체 장치를 형성하는 것이 가능하다.
또한 전하 포획 처리는, 반도체 장치의 제작 과정 또는 반도체 장치의 제작 후, 시장으로의 출하 전에 행하면 좋다. 예를 들면, 반도체 장치의 소스 전극 혹은 드레인 전극에 접속하는 배선 메탈의 형성 후, 또는 전 공정(웨이퍼 처리)의 종료 후, 혹은 웨이퍼 다이싱 공정 후, 패키지 후 등, 공장 출하 전의 어느 단계에서 행하면 좋다. 어느 경우에도, 그 후에 125℃ 이상의 환경에 1시간 이상 노출되지 않는 것이 바람직하다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 2)
이하에서는 다른 실시형태에 나타내는 반도체층, 절연층, 도전층 등의 성막에 적용할 수 있는 성막 장치에 대하여 설명한다.
종래의 CVD법을 이용한 성막 장치는 성막 시 반응을 위한 원료 가스 1종 또는 복수종이 체임버에 동시에 공급된다. ALD법을 이용한 성막 장치는 반응을 위한 원료 가스가 순서대로 체임버에 도입되고, 그 가스 도입 순서를 반복함으로써 성막을 행한다. 예를 들면, 각각의 스위칭 밸브(고속 밸브라고도 칭함)를 전환하여 2종류 이상의 원료 가스를 차례로 체임버에 공급하고, 복수종의 원료 가스가 섞이지 않도록 제 1 원료 가스가 도입된 후에 불활성 가스(아르곤, 또는 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의해 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입해도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 단원자층을 성막하고, 나중에 도입되는 제 2 원료 가스와 반응하여, 제 2 단원자층이 제 1 단원자층 위에 적층되어 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 뛰어난 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서를 반복하는 횟수에 의해 조절할 수 있기 때문에, 정밀한 막 두께 조절이 가능하고, 미세한 트랜지스터를 제작하는 경우에 적합하다.
또한, ALD법은 플라즈마 데미지가 없다.
도 3의 (A)에 ALD법을 이용하는 성막 장치의 일례를 나타낸다. ALD법을 이용하는 성막 장치는 성막실(체임버(701))과, 원료 공급부(711a, 711b)와, 유량 제어기인 고속 밸브(712a, 712b)와, 원료 도입구(713a, 713b)와, 원료 배출구(714)와, 배기 장치(715)를 가진다. 체임버(701) 내에 설치되는 원료 도입구(713a, 713b)는 공급관이나 밸브를 통하여 원료 공급부(711a, 711b)와 각각 접속되어 있고, 원료 배출구(714)는 배출관이나 밸브나 압력 조정기를 통하여 배기 장치(715)와 접속되어 있다.
체임버 내부에는 히터를 구비한 기판 홀더(716)가 있고, 그 기판 홀더 위에 피성막시키는 기판(700)을 배치한다.
원료 공급부(711a, 711b)에서는 기화기나 가열 수단 등에 의해 고체의 원료나 액체의 원료로 원료 가스를 형성한다. 또는 원료 공급부(711a, 711b)는 기체의 원료를 공급하는 구성으로 해도 좋다.
또한, 원료 공급부(711a, 711b)를 2개 제공하고 있는 예를 나타내고 있지만 특별히 한정되지 않고, 3개 이상 제공해도 좋다. 또한, 고속 밸브(712a, 712b)는 시간에 의해 정밀하게 제어할 수 있고, 원료 가스와 불활성 가스의 중 어느 하나를 공급하는 구성으로 되어 있다. 고속 밸브(712a, 712b)는 원료 가스의 유량 제어기이고, 또한, 불활성 가스의 유량 제어기라고도 할 수 있다.
도 3의 (A)에 나타내는 성막 장치에서는 기판(700)을 기판 홀더(716) 위에 반입하고, 체임버(701)를 밀폐 상태로 한 후, 기판 홀더(716)의 히터 가열에 의해 기판(700)을 원하는 온도(예를 들면, 100℃ 이상 또는 150℃ 이상)로 하고, 원료 가스의 공급과, 배기 장치(715)에 의한 배기와, 불활성 가스의 공급과, 배기 장치(715)에 의한 배기를 반복함으로써 박막을 기판 표면에 형성한다.
도 3의 (A)에 나타내는 성막 장치에서는 원료 공급부(711a, 711b)에서 이용하는 원료(휘발성 유기 금속 화합물 등)를 적절히 선택함으로써, 하프늄, 알루미늄, 탄탈, 지르코늄 등으로부터 선택된 일종 이상의 원소를 포함하는 산화물(복합 산화물도 포함함)을 포함하여 구성되는 절연층을 성막할 수 있다. 구체적으로는 산화 하프늄을 포함하여 구성되는 절연층, 산화 알루미늄을 포함하여 구성되는 절연층, 하프늄 실리케이트를 포함하여 구성되는 절연층, 또는 알루미늄 실리케이트를 포함하여 구성되는 절연층을 성막할 수 있다. 또한, 원료 공급부(711a, 711b)에서 이용하는 원료(휘발성 유기 금속 화합물 등)를 적절히 선택함으로써, 텅스텐층, 티탄층 등의 금속층이나, 질화 티탄층 등의 질화물층 등의 박막을 성막할 수도 있다.
예를 들면, ALD법을 이용하는 성막 장치에 의해 산화 하프늄층을 형성하는 경우에는 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕시드 용액, 대표적으로는 테트라키스 다이메틸아미드 하프늄(TDMAH))를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 이용한다. 이 경우, 원료 공급부(711a)로부터 공급하는 제 1 원료 가스가 TDMAH이고, 원료 공급부(711b)로부터 공급하는 제 2 원료 가스가 오존이 된다. 또한 테트라키스 다이메틸아미드 하프늄의 화학식은 Hf[N(CH3)2]4이다. 또한, 다른 재료액으로서는 테트라키스(에틸메틸아미드)하프늄 등이 있다. 또한 실시형태 1에서 나타낸 바와 같이, 질소는 전하 포획 준위를 소실시키는 기능을 가진다. 따라서, 원료 가스가 질소를 포함함으로써, 전하 포획 준위 밀도가 낮은 산화 하프늄을 성막할 수 있다.
ALD법을 이용하는 성막 장치에 의해 산화 알루미늄층을 형성하는 경우에는 용매와 알루미늄 전구체 화합물을 포함하는 액체(TMA 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 이용한다. 이 경우, 원료 공급부(711a)로부터 공급하는 제 1 원료 가스가 TMA이고, 원료 공급부(711b)로부터 공급하는 제 2 원료 가스가 H2O가 된다. 또한 트리메틸 알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는 트리스(다이메틸아미드)알루미늄, 트라이아이소부틸알루미늄, 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) 등이 있다.
ALD법을 이용하는 성막 장치에 의해 텅스텐층을 성막하는 경우에는 WF6 가스와 B2H6 가스를 순서대로 반복 도입하여 초기 텅스텐층을 형성하고, 그 후 WF6 가스와 H2가스를 동시에 도입하여 텅스텐층을 형성한다. 또한 B2H6 가스 대신에 SiH4 가스를 이용해도 좋다. 이러한 가스는 매스 플로우 컨트롤러에 의해 제어하는 장치 구성으로 해도 좋다.
또한, 도 3의 (A)에 나타내는 성막 장치를 적어도 하나 가지는 멀티 체임버의 제조 장치의 일례를 도 3의 (B)에 나타낸다.
도 3의 (B)에 나타내는 제조 장치는 적층막을 대기에 노출시키지 않고 연속 성막할 수 있고, 불순물의 혼입 방지나 스루풋(throughput) 향상을 도모한다.
도 3의 (B)에 나타내는 제조 장치는 로드실(702), 반송실(720), 전 처리실(703), 성막실인 체임버(701), 언로드실(706)을 적어도 가진다. 또한 제조 장치의 체임버(로드실, 처리실, 반송실, 성막실, 언로드실 등을 포함함)는 수분이 부착되는 것 등을 막기 위해, 노점이 관리된 불활성 가스(질소 가스 등)를 충전하도록 하는 것이 바람직하고, 바람직하게는 감압을 유지시킨다.
또한, 체임버(704), 체임버(705)는 체임버(701)와 같은 ALD법을 이용하는 성막 장치로 해도 좋고, 플라즈마 CVD법을 이용하는 성막 장치로 해도 좋고, 스퍼터링법을 이용하는 성막 장치로 해도 좋고, 유기 금속 기상 성장법(MOCVD：Metal Organic Chemical Vapor Deposition)법을 이용하는 성막 장치로 해도 좋다.
예를 들면, 체임버(704)로서 플라즈마 CVD법을 이용하는 성막 장치로 하고, 체임버(705)로서 MOCVD법을 이용하는 성막 장치로 하고, 적층막을 성막하는 일례를 이하에 나타낸다.
우선, 산화물 반도체층이 제공된 기판을 로드실(702)에 복수매 설치한다. 그리고, 반송실(720)의 반송 유닛(707)에 의해 기판을 전 처리실(703)로 반송한다. 전 처리실(703)에서는 기판 표면을 세정하는 처리를 행한다. 그 다음에, 표면이 세정된 기판을 체임버(704)에 대기에 노출시키지 않고 반송하여 산화 실리콘층을 성막한다. 그 다음에, 대기에 노출시키지 않고, 반송 유닛(707)에 의해 체임버(701)로 반송하여 산화 하프늄층을 성막한다. 그 다음에, 대기에 노출시키지 않고, 반송 유닛(707)에 의해 체임버(705)로 반송하여 텅스텐층을 성막한다. 그리고, 반송 유닛(707)에 의해 언로드실(706)로 반송한다. 이상의 순서에 의하여, 산화물 반도체층 위에 산화 실리콘층과, 상기 산화 실리콘층 위에 산화 하프늄층과, 상기 산화 하프늄층 위에 텅스텐층을 성막할 수 있다.
여기에서는 3종류의 성막 장치를 이용하여 적층막을 성막하는 예를 나타냈지만, 이것으로 한정되는 것은 아니다. 예를 들면, 실시형태 1에 나타낸 산화물 반도체층(104), 게이트 절연층(108), 게이트 전극층(110)을 연속으로 성막해도 상관없다. 또한, 다른 실시형태에 나타내는 각 층에 대하여, 본 실시형태에 나타낸 제조 장치를 이용하여 성막해도 상관없다.
도 3의 (B)에서는 반송실(720)의 상면 형상이 육각형인 예를 나타내고 있지만, 적층막의 층수에 따라, 그 이상의 다각형으로서 보다 많은 체임버와 연결시킨 제조 장치로 해도 좋다. 또한, 도 3의 (B)에서는 기판의 상면 형상을 직사각형으로 나타내고 있지만, 특별히 한정되지 않는다. 또한, 도 3의 (B)에서는 매엽식(single wafer type)의 예를 나타냈지만, 복수매의 기판을 한 번에 성막하는 배치식(batch-type) 성막 장치로 해도 좋다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 양태에 따른 반도체 장치에 대하여 도면을 이용하여 설명한다.
<트랜지스터 구조 1>
도 4의 (A) 및 도 4의 (B)는 본 발명의 일 양태에 따른 트랜지스터의 상면도 및 단면도이다. 도 4의 (A)는 상면도이고, 도 4의 (B)는 도 4의 (A)에 나타내는 일점 쇄선 A1-A2, 및 일점 쇄선 A3-A4에 대응하는 단면도이다. 또한 도 4의 (A)의 상면도에서는 도면의 명료화를 위해 일부 요소를 생략하여 도시하였다.
도 4의 (A) 및 도 4의 (B)에 나타내는 트랜지스터는 기판(400) 위의 볼록부를 가지는 하지 절연층(402)과, 하지 절연층(402)의 볼록부 위의 산화물 반도체층(404)과, 산화물 반도체층(404)의 상면 및 측면과 접촉하는 소스 전극층(406a) 및 드레인 전극층(406b)과, 산화물 반도체층(404) 위, 소스 전극층(406a) 위 및 드레인 전극층(406b) 위의 게이트 절연층(408a)과, 게이트 절연층(408a) 위의 게이트 절연층(408b)과, 게이트 절연층(408b)의 상면에 접촉하고, 산화물 반도체층(404)의 상면 및 측면에 대향하는 게이트 전극층(410)과, 소스 전극층(406a) 위, 드레인 전극층(406b) 위 및 게이트 전극층(410) 위의 절연층(412)을 가진다. 또한 하지 절연층(402)이 볼록부를 갖지 않아도 상관없다.
도 4의 (A) 및 도 4의 (B)에 나타내는 트랜지스터에서, 게이트 절연층(408b)은 전하 포획 준위를 가지도록 재료 및/또는 성막 방법을 선택하여 형성된, 부의 고정 전하 및/또는 부의 전하를 포획하는 전하 포획 준위(트랩 센터)를 포함하는 절연층이다. 상세한 사항은 실시형태 1의 게이트 절연층(108b)에 대한 기재를 참조할 수 있다. 또한 게이트 절연층(408b)은 단층이어도 적층이어도 상관없다.
또한, 게이트 절연층(408b)과 산화물 반도체층(404)의 사이에 제공된 게이트 절연층(408a)은 게이트 절연층(408b)과 비교하여 부의 고정 전하 및/또는 부의 전하를 포획하는 전하 포획 준위 밀도가 보다 저감된 절연층이다. 상세한 사항은 실시형태 1의 게이트 절연층(108a)에 대한 기재를 참조할 수 있다. 또한 게이트 절연층(408a)은 단층이어도 적층이어도 상관없다.
도 4의 (A) 및 도 4의 (B)에 나타내는 트랜지스터는 게이트 절연층(408b)이 부의 고정 전하 또는 트랩 센터를 가지고, 또한, 상기 부의 고정 전하 또는 트랩 센터는 게이트 절연층(408a)에 의해 산화물 반도체층(404)으로부터 이간되어 있다. 따라서, 상기 트랜지스터에 전하 포획 처리를 실시함으로써, 문턱 전압을 플러스 방향으로 변동시키고, 또한 그 후의 변동을 억제한 안정된 전기 특성을 가지는 트랜지스터로 할 수 있다.
또한 도 4의 (A) 및 도 4의 (B)에서는 게이트 절연층(408a) 및 게이트 절연층(408b)의 적층 구조를 가지는 트랜지스터를 예로 나타내지만, 본 실시형태는 이것에 한정되지 않고, 게이트 절연층(408a)과 산화물 반도체층(404)의 사이에 실시형태 1의 게이트 절연층(108d)에 상당하는 절연층을 제공해도 좋고, 게이트 절연층(408b)과 게이트 전극층(410)의 사이에 실시형태 1의 게이트 절연층(108c)에 상당하는 절연층을 제공해도 좋다.
도 4의 (B)에 나타내는 바와 같이, 소스 전극층(406a) 및 드레인 전극층(406b)의 측면이 산화물 반도체층(404)의 측면과 접촉한다. 또한, 게이트 전극층(410)의 전계에 의하여, 산화물 반도체층(404)을 전기적으로 둘러쌀 수 있다(게이트 전극층의 전계에 의하여 산화물 반도체층을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 칭함). 그러므로, 산화물 반도체층(404)의 전체(벌크)에 채널이 형성된다. s-channel 구조에서는 트랜지스터의 소스-드레인 간에 대전류를 흘려보낼 수 있고, 높은 온 전류를 얻을 수 있다.
높은 온 전류를 얻을 수 있기 때문에, s-channel 구조는 미세화된 트랜지스터에 적합한 구조라고 할 수 있다. 트랜지스터를 미세화할 수 있기 때문에, 상기 트랜지스터를 가지는 반도체 장치는 집적도가 높고, 고밀도화된 반도체 장치로 하는 것이 가능하게 된다. 예를 들면, 트랜지스터의 채널 길이를 바람직하게는 40nm 이하, 보다 바람직하게는 30nm 이하, 보다 바람직하게는 20nm 이하로 하고, 또한, 트랜지스터의 채널폭을 바람직하게는 40nm 이하, 보다 바람직하게는 30nm 이하, 보다 바람직하게는 20nm 이하로 한다.
또한 채널 길이란, 상면도에서 반도체층과 게이트 전극층이 중첩되는 영역에서의 소스(소스 영역 또는 소스 전극층)와 드레인(드레인 영역 또는 드레인 전극층)의 거리를 말한다. 즉, 도 4의 (A)에서는 채널 길이는 산화물 반도체층(404)과 게이트 전극층(410)이 중첩되는 영역에서의 소스 전극층(406a)과 드레인 전극층(406b)의 거리가 된다. 채널폭이란, 반도체층과 게이트 전극층이 중첩되는 영역에서의 소스 또는 드레인의 폭을 말한다. 즉, 도 4의 (A)에서는 채널폭은 산화물 반도체층(404)과 게이트 전극층(410)이 중첩되는 영역에서의 소스 전극층(406a) 또는 드레인 전극층(406b)의 폭을 말한다.
기판(400)은 단순한 지지체에 한정하지 않고, 다른 트랜지스터나 커패시터 등의 소자가 형성된 기판이어도 좋다. 이 경우, 트랜지스터의 게이트 전극층(410), 소스 전극층(406a), 드레인 전극층(406b) 중 적어도 하나가 상기 다른 소자와 전기적으로 접속되어 있어도 좋다.
하지 절연층(402)은 기판(400)으로부터의 불순물의 확산을 방지하는 역할을 가지는 것 외에, 산화물 반도체층(404)에 산소를 공급하는 역할을 담당할 수 있다. 따라서, 하지 절연층(402)은 산소를 포함하는 절연층인 것이 바람직하다. 예를 들면, 화학양론적 조성보다 많은 산소를 포함하는 절연층인 것이 보다 바람직하다. 또한, 위에서 설명한 바와 같이 기판(400)이 다른 소자가 형성된 기판인 경우, 하지 절연층(402)은 층간 절연층으로서의 기능도 가진다. 그 경우, 하지 절연층(402)의 표면이 평탄화되어 있어도 좋다. 예를 들면, 하지 절연층(402)에 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 행하면 좋다.
이하에서는 산화물 반도체층(404)에 대하여 상세하게 설명한다.
산화물 반도체층(404)은 인듐을 포함하는 산화물이다. 산화물은 예를 들면, 인듐을 포함하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 산화물 반도체층(404)은 원소 M을 포함하면 바람직하다. 원소 M으로서 예를 들면, 알루미늄, 갈륨, 이트륨 또는 주석 등이 있다. 원소 M은 예를 들면, 산소와의 결합 에너지가 높은 원소이다. 원소 M은 예를 들면, 산화물의 에너지 갭을 크게 하는 기능을 가지는 원소이다. 또한, 산화물 반도체층(404)은 아연을 포함하면 바람직하다. 산화물이 아연을 포함하면, 예를 들면, 산화물을 결정화하기 쉬워진다. 산화물의 가전자대 상단의 에너지는 예를 들면, 아연의 원자수비에 의해 제어할 수 있다.
단, 산화물 반도체층(404)은 인듐을 포함하는 산화물로 한정되지 않는다. 산화물 반도체층(404)은 예를 들면, Zn-Sn 산화물, Ga-Sn 산화물이어도 상관없다.
또 산화물 반도체층(404)은 에너지 갭이 큰 산화물을 이용한다. 산화물 반도체층(404)의 에너지 갭은 예를 들면, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 보다 바람직하게는 3eV 이상 3.5eV 이하로 한다.
또한 산화물 반도체층(404)을 스퍼터링법으로 성막하는 경우, 파티클수 저감을 위하여 인듐을 포함하는 타겟을 이용하면 바람직하다. 또한, 원소 M의 원자수비가 높은 산화물 타겟을 이용한 경우, 타겟의 도전성이 낮아지는 경우가 있다. 인듐을 포함하는 타겟을 이용하는 경우, 타겟의 도전율을 높일 수 있고, DC 방전, AC 방전이 용이해지기 때문에, 대면적의 기판에 대응하기 쉬워진다. 따라서, 반도체 장치의 생산성을 높일 수 있다.
산화물 반도체층(404)을 스퍼터링법으로 성막하는 경우, 타겟의 원자수비는 In：M：Zn이 3：1：1, 3：1：2, 3：1：4, 1：1：0.5, 1：1：1, 1：1：2, 등으로 하면 좋다.
산화물 반도체층(404)을 스퍼터링법으로 성막하는 경우, 타겟의 원자수비와 다른 원자수비의 막이 형성되는 경우가 있다. 특히, 아연은 타겟의 원자수비보다 막의 원자수비가 작아지는 경우가 있다. 구체적으로는 타겟으로 포함되는 아연의 원자수비의 40atomic% 이상 90atomic% 정도 이하가 되는 경우가 있다.
이하에서는 산화물 반도체층(404) 중에서의 불순물의 영향에 대하여 설명한다. 또한 트랜지스터의 전기 특성을 안정적으로 하기 위해서는 산화물 반도체층(404) 중의 불순물 농도를 저감하고, 저캐리어 밀도화 및 고순도화하는 것이 효율적이다. 또한 산화물 반도체층(404)의 캐리어 밀도는 1×1017개/cm3 미만, 1×1015개/cm3 미만, 또는 1×1013개/cm3 미만으로 한다. 산화물 반도체층(404) 중의 불순물 농도를 저감하기 위해서는 근접하는 막 중의 불순물 농도도 저감하는 것이 바람직하다.
예를 들면, 산화물 반도체층(404) 중의 실리콘은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다. 그러므로, 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)에 의해 측정된 산화물 반도체층(404)과 하지 절연층(402)의 사이에서의 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 보다 바람직하게는 2×1018atoms/cm3 미만으로 한다. 또한, SIMS에 의해 측정된 산화물 반도체층(404)과 게이트 절연층(408a)의 사이에서의 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 보다 바람직하게는 2×1018atoms/cm3 미만으로 한다.
또한, 산화물 반도체층(404) 중에 수소가 포함되면, 캐리어 밀도를 증대시키는 경우가 있다. SIMS에 의해 측정된 산화물 반도체층(404)의 수소 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 보다 바람직하게는 1×1019atoms/cm3 이하, 보다 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체층(404) 중에 질소가 포함되면, 캐리어 밀도를 증대시키는 경우가 있다. SIMS에 의해 측정된 산화물 반도체층(404)의 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체층(404)의 수소 농도를 저감하기 위하여, 하지 절연층(402)의 수소 농도를 저감하면 바람직하다. SIMS에 의해 측정된 하지 절연층(402)의 수소 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 보다 바람직하게는 1×1019atoms/cm3 이하, 보다 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체층(404)의 질소 농도를 저감하기 위하여, 하지 절연층(402)의 질소 농도를 저감하면 바람직하다. SIMS에 의해 측정된 하지 절연층(402)의 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체층(404)의 수소 농도를 저감하기 위하여, 게이트 절연층(408a)의 수소 농도를 저감하면 바람직하다. SIMS에 의해 측정된 게이트 절연층(408a)의 수소 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 보다 바람직하게는 1×1019atoms/cm3 이하, 보다 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체층(404)의 질소 농도를 저감하기 위하여, 게이트 절연층(408a)의 질소 농도를 저감하면 바람직하다. SIMS에 의해 측정된 게이트 절연층(408a)의 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 한다.
이하에서는 산화물 반도체층(404)에 적용할 수 있는 산화물 반도체층의 구조에 대하여 설명한다.
산화물 반도체층은 비단결정 산화물 반도체층과 단결정 산화물 반도체층으로 대별된다. 비단결정 산화물 반도체층이란, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)층, 다결정 산화물 반도체층, 미결정 산화물 반도체층, 비정질 산화물 반도체층 등을 말한다.
먼저 CAAC-OS층에 대하여 설명한다.
CAAC-OS층은 복수의 결정부를 가지는 산화물 반도체층의 하나이고, 대부분의 결정부는 한 변이 100nm 미만인 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS층에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만 또는 3nm 미만의 입방체 내에 들어가는 크기의 경우도 포함된다.
CAAC-OS층을 투과형 전자현미경(TEM：Transmission Electron Microscope)에 의해 관찰하면, 결정부들 간의 명확한 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그러므로, CAAC-OS층은 결정립계에 기인한 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS층을, 시료면과 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각층은 CAAC-OS층을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이고, CAAC-OS층의 피형성면 또는 상면과 평행하게 배열된다.
또한, CAAC-OS층을, 시료면과 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에서, 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 하지만, 다른 결정부 간에서 금속 원자의 배열에 규칙성은 볼 수 없다.
단면 TEM 관찰 및 평면 TEM 관찰에 의해, CAAC-OS층의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
CAAC-OS층에 대하여, X선 회절(XRD：X-Ray Diffraction) 장치를 이용하여 구조 해석을 행하면, 예를 들면 InGaZnO4의 결정을 가지는 CAAC-OS층의 out-of-plane법에 따른 해석에서는 회절각(2θ)이 31°근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS층의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
또한 본 명세서에서, 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
또한, CAAC-OS층에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 따른 해석에서는 2θ가 56°근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체층이라면, 2θ를 56°근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이에 비해, CAAC-OS층의 경우는 2θ를 56°근방에 고정하여 φ스캔한 경우에도 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS층에서는 다른 결정부 간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 가지고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열한 금속 원자의 각층은 결정의 ab면에 평행한 면이다.
또한 결정부는 CAAC-OS층을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS층의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들면, CAAC-OS층의 형상을 에칭 등에 의해 변화시켰을 경우, 결정의 c축이 CAAC-OS층의 피형성면 또는 상면의 법선 벡터와 평행이 되지 않는 경우도 있다.
또한, CAAC-OS층 중의 결정화도가 균일하지 않아도 좋다. 예를 들면, CAAC-OS층의 결정부가 CAAC-OS층의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS층에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하고, 부분적으로 결정화도가 다른 영역이 형성되는 경우도 있다.
또한 InGaZnO4의 결정을 가지는 CAAC-OS층의 out-of-plane법에 따른 해석에서는 2θ가 31°근방의 피크 외에, 2θ가 36°근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36°근방의 피크는 CAAC-OS층 중의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 나타낸다. CAAC-OS층은 2θ가 31°근방일 때 피크를 나타내고, 2θ가 36°근방일 때 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS층은 불순물 농도가 낮은 산화물 반도체층이다. 불순물은 수소, 탄소, 실리콘, 천이 금속 원소 등의 산화물 반도체층의 주성분 이외의 원소이다. 특히, 실리콘 등의 산화물 반도체층을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체층으로부터 산소를 빼앗음으로써 산화물 반도체층의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체층 내부에 포함되면 산화물 반도체층의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한 산화물 반도체층에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS층은 결함 준위 밀도가 낮은 산화물 반도체층이다. 예를 들면, 산화물 반도체층 중의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손의 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체층은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체층을 이용한 트랜지스터는 문턱 전압이 부가 되는 전기 특성(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체층은 캐리어 트랩이 적다. 그러므로, 상기 산화물 반도체층을 이용한 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한 산화물 반도체층의 캐리어 트랩에 포획된 전하는 방출하기까지 필요로 하는 시간이 길고, 마치 고정 전하와 같이 행동하는 경우가 있다. 그러므로, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체층을 이용한 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
또한, CAAC-OS층을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체층에 대하여 설명한다.
미결정 산화물 반도체층은 TEM에 의한 관찰상에서는 명확하게 결정부를 확인할 수 없는 경우가 있다. 미결정 산화물 반도체층에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 것이 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3 nm 이하의 미결정인 나노 결정(nc：nanocrystal)을 가지는 산화물 반도체층을 nc-OS(nanocrystalline Oxide Semiconductor)층이라고 부른다. 또한, nc-OS층은 예를 들면, TEM에 의한 관찰상에서는 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS층은 미소한 영역(예를 들면, 1nm 이상 10nm 이하인 영역, 특히 1nm 이상 3nm 이하인 영역)에서 원자 배열에 주기성을 가진다. 또한, nc-OS층은 다른 결정부 간에서 결정 방위에 규칙성을 볼 수 없다. 그러므로, 전체에서 배향성을 볼 수 없다. 따라서, nc-OS층은 분석 방법에 따라서는 비정질 산화물 반도체층과 구별이 되지 않는 경우가 있다. 예를 들면, nc-OS층에 대하여, 결정부보다 큰 직경의 X선을 이용하는 XRD 장치를 이용하여 구조 해석을 행하면 out-of-plane법에 따른 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS층은 결정부보다 큰 프로브 직경(예를 들면 50nm 이상)의 전자선을 이용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 행하면 할로 패턴과 같은 회절 패턴이 관측된다. 또한, nc-OS층에 대하여, 결정부의 크기와 비슷하거나 결정부보다 작은 프로브 직경(예를 들면 1nm 이상 30nm 이하)의 전자선을 이용하는 전자선 회절(나노 빔 전자선 회절이라고도 함)을 행하면 스폿이 관측된다. 또한, nc-OS층에 대하여 나노 빔 전자선 회절을 행하면 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS층에 대하여 나노 빔 전자선 회절을 행하면 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS층은 비정질 산화물 반도체층보다 규칙성이 높은 산화물 반도체층이다. 그러므로, nc-OS층은 비정질 산화물 반도체층보다 결함 준위 밀도가 낮아진다. 단, nc-OS층은 다른 결정부 간에서 결정 방위에 규칙성을 볼 수 없다. 그러므로, nc-OS층은 CAAC-OS층과 비교하여 결함 준위 밀도가 높아진다.
또한 산화물 반도체층은 예를 들면, 비정질 산화물 반도체층, 미결정 산화물 반도체층, CAAC-OS층 중, 2종 이상을 가져도 좋다.
산화물 반도체층(404)은 산화물 반도체층의 적층막이어도 좋다. 예를 들면, 산화물 반도체층(404)은 2층 구조, 3층 구조여도 좋다.
예를 들면, 산화물 반도체층(404)이 3층 구조인 경우에 대하여 설명한다. 도 4의 (C)에, 산화물 반도체층(404)이 산화물 반도체층(404a), 산화물 반도체층(404b), 산화물 반도체층(404c)이 순서대로 제공된 적층막인 경우를 나타낸다.
산화물 반도체층(404b)(중층)은 여기까지의 산화물 반도체층(404)에 대한 기재를 참조한다. 산화물 반도체층(404a)(하층) 및 산화물 반도체층(404c)(상층)은 산화물 반도체층(404b)을 구성하는 산소 이외의 원소 일종 이상, 또는 2종 이상으로 구성되는 산화물 반도체층이다. 산화물 반도체층(404b)을 구성하는 산소 이외의 원소 일종 이상, 또는 2종 이상으로 산화물 반도체층(404a) 및 산화물 반도체층(404c)이 구성되기 때문에, 산화물 반도체층(404a)과 산화물 반도체층(404b)의 계면, 및 산화물 반도체층(404b)과 산화물 반도체층(404c)의 계면에서 계면 준위가 형성되기 어렵다.
또한 산화물 반도체층(404a)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%라고 했을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic% 이상, 보다 바람직하게는 In이 25atomic% 미만, M이 75atomic% 이상으로 한다. 또한, 산화물 반도체층(404b)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%라고 했을 때, 바람직하게는 In이 25atomic% 이상, M이 75atomic% 미만, 보다 바람직하게는 In이 34atomic% 이상, M이 66atomic% 미만으로 한다. 또한, 산화물 반도체층(404c)이 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic%로 했을 때, 바람직하게는 In이 50atomic% 미만, M이 50atomic% 이상, 보다 바람직하게는 In이 25atomic% 미만, M이 75atomic% 이상으로 한다. 또한 산화물 반도체층(404c)은 산화물 반도체층(404a)과 동종의 산화물을 이용해도 상관없다.
여기서, 산화물 반도체층(404a)과 산화물 반도체층(404b)의 사이에는 산화물 반도체층(404a)과 산화물 반도체층(404b)의 혼합 영역을 가지는 경우가 있다. 또한, 산화물 반도체층(404b)과 산화물 반도체층(404c)의 사이에는 산화물 반도체층(404b)과 산화물 반도체층(404c)의 혼합 영역을 가지는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮아진다. 그러므로, 산화물 반도체층(404a), 산화물 반도체층(404b) 및 산화물 반도체층(404c)의 적층체는 각각의 계면 근방에서 에너지가 연속적으로 변화하는(연속 접합이라고도 함) 밴드 구조가 된다.
산화물 반도체층(404b)은 산화물 반도체층(404a) 및 산화물 반도체층(404c)보다 전자 친화력이 큰 산화물을 이용한다. 예를 들면, 산화물 반도체층(404b)으로서 산화물 반도체층(404a) 및 산화물 반도체층(404c)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 보다 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 이용한다. 또한 전자 친화력은 진공 준위와 전도대 하단의 에너지와의 차이이다.
이 때, 게이트 전극층(410)에 전계를 인가하면, 산화물 반도체층(404a), 산화물 반도체층(404b), 산화물 반도체층(404c) 중, 전자 친화력이 큰 산화물 반도체층(404b)에 채널이 형성된다.
또한, 트랜지스터의 온 전류를 높게 하기 위해서는 산화물 반도체층(404c)의 두께는 작을수록 바람직하다. 예를 들면, 산화물 반도체층(404c)은 10nm 미만, 바람직하게는 5nm 이하, 보다 바람직하게는 3nm 이하로 한다. 또한, 산화물 반도체층(404c)은 채널이 형성되는 산화물 반도체층(404b)에, 게이트 절연층(408a)을 구성하는 산소 이외의 원소(실리콘 등)가 들어가지 않도록 차단하는 기능을 가진다. 그러므로, 산화물 반도체층(404c)은 어느 정도의 두께를 가지는 것이 바람직하다. 예를 들면, 산화물 반도체층(404c)의 두께는 0.3nm 이상, 바람직하게는 1nm 이상, 보다 바람직하게는 2nm 이상으로 한다.
또한, 신뢰성을 높이기 위해서는 산화물 반도체층(404a)은 두껍고, 산화물 반도체층(404c)은 얇은 것이 바람직하다. 구체적으로는 산화물 반도체층(404a)의 두께는 20nm 이상, 바람직하게는 30nm 이상, 보다 바람직하게는 40nm 이상, 보다 바람직하게는 60nm 이상으로 한다. 산화물 반도체층(404a)의 두께를 20nm 이상, 바람직하게는 30nm 이상, 보다 바람직하게는 40nm 이상, 보다 바람직하게는 60nm 이상으로 함으로써, 하지 절연층(402)과 산화물 반도체층(404a)의 계면으로부터 채널이 형성되는 산화물 반도체층(404b)까지를 20nm 이상, 바람직하게는 30nm 이상, 보다 바람직하게는 40nm 이상, 보다 바람직하게는 60nm 이상 떼어 놓을 수 있다. 단, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 산화물 반도체층(404a)의 두께는 200nm 이하, 바람직하게는 120nm 이하, 보다 바람직하게는 80nm 이하로 한다.
예를 들면, SIMS에 의해 측정된 산화물 반도체층(404b)과 산화물 반도체층(404a)의 사이에서의 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 보다 바람직하게는 2×1018atoms/cm3 미만으로 한다. 또한, SIMS에 의해 측정된 산화물 반도체층(404b)과 산화물 반도체층(404c)의 사이에서의 실리콘 농도를, 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 보다 바람직하게는 2×1018atoms/cm3 미만으로 한다.
또한, 산화물 반도체층(404b)의 수소 농도를 저감하기 위하여, 산화물 반도체층(404a) 및 산화물 반도체층(404c)의 수소 농도를 저감하면 바람직하다. SIMS에 의해 측정된 산화물 반도체층(404a) 및 산화물 반도체층(404c)의 수소 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 보다 바람직하게는 1×1019atoms/cm3 이하, 보다 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체층(404b)의 질소 농도를 저감하기 위하여, 산화물 반도체층(404a) 및 산화물 반도체층(404c)의 질소 농도를 저감하면 바람직하다. SIMS에 의해 측정된 산화물 반도체층(404a) 및 산화물 반도체층(404c)의 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 한다.
상술한 3층 구조는 산화물 반도체층(404)의 일례이다. 예를 들면, 산화물 반도체층(404a) 또는 산화물 반도체층(404c)이 없는 2층 구조로 해도 상관없다.
도 4의 (A) 및 도 4의 (B)에 나타내는 소스 전극층(406a) 및 드레인 전극층(406b)에는 산화물 반도체층으로부터 산소를 추출하는 성질을 가지는 도전층을 이용하면 바람직하다. 예를 들면, 산화물 반도체층으로부터 산소를 추출하는 성질을 가지는 도전층으로서 알루미늄, 티탄, 크롬, 니켈, 몰리브덴, 탄탈, 텅스텐 등을 포함하는 도전층을 들 수 있다.
산화물 반도체층으로부터 산소를 추출하는 성질을 가지는 도전층의 작용에 의하여, 산화물 반도체층 중의 산소가 이탈하고, 산화물 반도체층 중에 산소 결손을 형성하는 경우가 있다. 산소의 추출은 높은 온도로 가열할수록 일어나기 쉽다. 트랜지스터의 제작 공정에는 몇 개의 가열 공정이 있기 때문에, 상기 작용에 의하여, 산화물 반도체층의 소스 전극층 또는 드레인 전극층과 접촉한 근방의 영역에는 산소 결손이 형성될 가능성이 높다. 또한, 가열에 의해 상기 산소 결손의 사이트에 수소가 들어가, 산화물 반도체층이 n형화하는 경우가 있다. 따라서, 소스 전극층 및 드레인 전극층의 작용에 의하여, 산화물 반도체층과 소스 전극층 또는 드레인 전극층이 접촉하는 영역을 저저항화시키고, 트랜지스터의 온 저항을 저감할 수 있다.
또한 채널 길이가 작은(예를 들면 200nm 이하, 또는 100nm 이하) 트랜지스터를 제작하는 경우, n형화 영역의 형성에 의해 소스-드레인 사이가 단락(短絡)되는 경우가 있다. 그러므로, 채널 길이가 작은 트랜지스터를 형성하는 경우는 소스 전극층 및 드레인 전극층에 산화물 반도체층으로부터 적당히 산소를 추출하는 성질을 가지는 도전층을 이용하면 좋다. 적당히 산소를 추출하는 성질을 가지는 도전층으로서는 예를 들면, 니켈, 몰리브덴 또는 텅스텐을 포함하는 도전층 등이 있다.
또한, 채널 길이가 매우 작은(40nm 이하, 또는 30nm 이하) 트랜지스터를 제작하는 경우, 소스 전극층(406a) 및 드레인 전극층(406b)으로서 산화물 반도체층으로부터 거의 산소를 추출하는 경우가 없는 도전층을 이용하면 좋다. 산화물 반도체층으로부터 거의 산소를 추출하는 경우가 없는 도전층으로서는 예를 들면, 질화 탄탈, 질화 티탄, 또는 루테늄을 포함하는 도전층 등이 있다. 또한 복수종의 도전층을 적층해도 상관없다.
게이트 전극층(410)은 알루미늄, 티탄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 탄탈, 텅스텐 등으로부터 선택된 일종 이상을 포함하는 도전층을 이용하면 좋다.
절연층(412)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 산화 탄탈 등으로부터 선택된 일종 이상 포함하는 절연층을 이용할 수 있다.
도 4의 (A) 및 도 4의 (B)에 나타낸 트랜지스터는 게이트 절연층(408a) 및 게이트 절연층(408b)의 작용에 의하여 문턱 전압이 조정된 트랜지스터이다. 바람직하게는 문턱 전압이 정으로 고정된 노멀리 오프형의 트랜지스터이다.
다음에, 트랜지스터의 제작 방법에 대하여, 도 5 및 도 6을 이용하여 설명한다.
우선, 기판(400) 위에 하지 절연층(402)을 성막한다.(도 5의 (A) 참조).
하지 절연층(402)은 스퍼터링법, CVD법, 분자선 에피택시(MBE：Molecular Beam Epitaxy)법, ALD법 또는 펄스 레이저 퇴적(PLD：Pulsed Laser Deposition)법을 이용하여 성막하면 좋다.
다음에, 하지 절연층(402)의 표면을 평탄화하기 위해, CMP 처리를 행하여도 좋다. CMP 처리를 행함으로써, 하지 절연층(402)의 평균면 조도(Ra)를 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하로 한다. 상술한 수치 이하의 Ra로 함으로써, 산화물 반도체층(404)의 결정성이 높아지는 경우가 있다. Ra는 원자간력 현미경(AFM：Atomic Force Microscope)으로 측정할 수 있다.
다음에, 하지 절연층(402)에 산소를 첨가함으로써, 과잉 산소를 포함하는 절연층을 형성해도 상관없다. 산소의 첨가는 플라즈마 처리 또는 이온 주입법 등에 의해 행하면 좋다. 산소의 첨가를 이온 주입법으로 행하는 경우, 예를 들면, 가속 전압을 2kV 이상 100kV 이하로 하고, 도스량을 5×1014ions/cm2 이상 5×1016ions/cm2 이하로 하면 좋다.
다음에, 하지 절연층(402) 위에 산화물 반도체층(404)을 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 이용하여 성막한다(도 5의 (B) 참조). 이 때, 하지 절연층(402)을 적당히 에칭해도 좋다. 하지 절연층(402)을 적당히 에칭함으로써, 후에 형성하는 게이트 전극층(410)에서 산화물 반도체층(404)을 덮기 쉽게 할 수 있다. 또한 트랜지스터를 미세화하기 위하여, 산화물 반도체층(404)의 가공 시에 하드 마스크를 이용해도 좋다.
또한, 산화물 반도체층(404)으로서 산화물 반도체층(404a), 산화물 반도체층(404b), 및 산화물 반도체층(404c)을 포함하는 적층막을 형성하는 경우, 각층을 대기에 노출시키지 않고 연속하여 성막하면 바람직하다.
불순물의 혼입을 저감하고, 결정성이 높은 산화물 반도체층으로 하기 위하여, 산화물 반도체층(404)은 기판 온도를 100℃ 이상, 바람직하게는 150℃ 이상, 보다 바람직하게는 200℃ 이상으로서 성막한다. 또한, 성막 가스로서 이용하는 산소 가스나 아르곤 가스는 노점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하까지 고순도화한 가스를 이용한다. 또한 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손의 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다.
산화물 반도체층(404)의 형성 후에, 제 1 가열 처리를 행하여도 좋다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도로, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 상태에서 행하면 좋다. 또한, 제 1 가열 처리의 분위기는 불활성 가스 분위기에서 가열 처리한 후에, 이탈한 산소를 보충하기 위하여 산화성 가스를 10ppm 이상 포함하는 분위기에서 행하여도 좋다. 제 1 가열 처리에 의하여, 산화물 반도체층(404)의 결정성을 높이고, 하지 절연층(402)으로부터 수소나 물 등의 불순물을 더욱 제거할 수 있다.
다음에, 산화물 반도체층(404) 위에 소스 전극층(406a) 및 드레인 전극층(406b)이 되는 도전층(405)을 성막한다(도 5의 (C) 참조). 도전층(405)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 이용하여 성막하면 좋다.
다음에, 도전층(405)을 분단하도록 에칭하고, 소스 전극층(406a) 및 드레인 전극층(406b)을 형성한다(도 6의 (A) 참조). 또한 도전층(405)을 에칭할 때, 소스 전극층(406a) 및 드레인 전극층(406b)의 단부가 둥근(곡면을 가지는) 경우가 있다. 또한, 도전층(405)을 에칭할 때, 하지 절연층(402)이 적당히 에칭되어 있어도 좋다.
다음에, 산화물 반도체층(404) 위, 소스 전극층(406a) 위 및 드레인 전극층(406b) 위에, 게이트 절연층(408a)을 형성한다. 게이트 절연층(408a)은 스퍼터링법, CVD법, 또는 ALD법을 이용하여 성막하면 좋다. 게이트 절연층(408a)은 예를 들면, 하프늄, 알루미늄, 탄탈 등으로부터 선택된 일종 이상의 원소를 포함하는 산화물(복합 산화물도 포함함)을 포함하여 구성되는 절연층에, 상기 절연층이 가질 수 있는 전하 포획 준위를 소실시키는 기능을 가지는 불순물(질소, 지르코늄, 또는 란타노이드로부터 선택된 적어도 하나)을 함유시킨 절연층이다. 상기 불순물은 하프늄, 알루미늄, 탄탈 등으로부터 선택된 일종 이상의 원소를 포함하는 산화물(복합 산화물도 포함함)을 포함하여 구성되는 절연층을 스퍼터링법 또는 ALD법에 의해 성막한 후, 이온 주입법 또는 이온 도핑법을 적용하여 막 중에 도입해도 좋고, 상술한 절연층의 성막 시에 질소, 지르코늄, 또는 란타노이드를 포함하는 가스를 흘려보냄으로써 막 중에 도입해도 좋다.
다음에, 게이트 절연층(408a) 위에, 게이트 절연층(408b)을 형성한다. 게이트 절연층(408b)은 스퍼터링법, CVD법, 또는 ALD법을 이용하여 성막하면 좋다. 또한 게이트 절연층(408b)을 기판 온도 100℃ 이상, 바람직하게는 150℃ 이상으로 성막함으로써, 물의 혼입을 저감할 수 있다. 게이트 절연층(408b)은 하프늄, 알루미늄, 탄탈 등으로부터 선택된 일종 이상의 원소를 포함하는 산화물(복합 산화물도 포함함)을 포함하여 구성되는 절연층이다.
다음에, 제 2 가열 처리를 행해도 좋다. 제 2 가열 처리는 500℃ 미만, 바람직하게는 400℃ 미만의 온도로, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 상태에서 행하면 좋다. 또한, 제 2 가열 처리의 분위기는 불활성 가스 분위기에서 가열 처리한 후에, 이탈한 산소를 보충하기 위하여 산화성 가스를 10ppm 이상 포함하는 분위기에서 행해도 좋다. 제 2 가열 처리에 의하여, 게이트 절연층(408b)으로부터 수소나 물 등의 불순물을 제거할 수 있다.
다음에, 게이트 절연층(408b) 위에 게이트 전극층(410)을 형성한다(도 6의 (B) 참조).
다음에, 소스 전극층(406a) 위, 드레인 전극층(406b) 위, 게이트 절연층(408a) 위, 게이트 절연층(408b) 위 및 게이트 전극층(410) 위에 절연층(412)을 형성한다(도 6의 (C) 참조). 절연층(412)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 이용하여 성막하면 좋다.
다음에, 제 3 가열 처리를 행해도 좋다. 제 3 가열 처리는 제 1 가열 처리와 같은 조건으로 행할 수 있다. 제 3 가열 처리에 의하여, 산화물 반도체층(404)의 산소 결손을 저감할 수 있는 경우가 있다.
이상의 공정으로, 도 4의 (A) 및 도 4의 (B)에 나타내는 트랜지스터를 제작할 수 있다.
<트랜지스터 구조 1의 변형예>
또한, 도 7에 나타내는 트랜지스터와 같이 게이트 절연층(408a) 아래에 산화물층(409)을 배치해도 상관없다. 산화물층(409)으로서는 산화물 반도체층(404c)으로서 나타낸 산화물 반도체층을 이용하면 좋다. 또한 그 외의 구성에 대해서는 도 4의 (A) 및 도 4의 (B)에 나타낸 트랜지스터에 대한 기재를 참조한다.
<트랜지스터 구조 2>
도 8의 (A) 및 도 8의 (B)는 본 발명의 일 양태에 따른 트랜지스터의 상면도 및 단면도이다. 도 8의 (A)은 상면도이고, 도 8의 (B)는 도 8의 (A)에 나타내는 일점 쇄선 B1-B2, 및 일점 쇄선 B3-B4에 대응하는 단면도이다. 또한 도 8의 (A)의 상면도에서는 도면의 명료화를 위하여 일부 요소를 생략하여 도시하였다.
도 8의 (A) 및 도 8의 (B)에 나타내는 트랜지스터는 기판(500) 위의 볼록부를 가지는 하지 절연층(502)과, 하지 절연층(502)의 볼록부 위의 산화물 반도체층(504)과, 산화물 반도체층(504)의 측면과 접촉하는 소스 전극층(506a) 및 드레인 전극층(506b)과, 소스 전극층(506a) 위 및 드레인 전극층(506b) 위에 있고, 산화물 반도체층(504)과 상면의 높이가 정렬된 절연층(518a) 및 절연층(518b)과, 산화물 반도체층(504) 위, 소스 전극층(506a) 위 및 드레인 전극층(506b) 위의 게이트 절연층(508a)과, 게이트 절연층(508a) 위의 게이트 절연층(508b)과, 게이트 절연층(508b)의 상면에 접촉하고, 산화물 반도체층(504)의 상면 및 측면에 대향하는 게이트 전극층(510)과, 소스 전극층(506a) 위, 드레인 전극층(506b) 위, 및 게이트 전극층(510) 위의 절연층(512)을 가진다. 또한 하지 절연층(502)이 볼록부를 갖지 않아도 상관없다.
도 8에 나타내는 트랜지스터에서, 게이트 절연층(508b)은 실시형태 1의 게이트 절연층(108b)에 대한 기재를 참조할 수 있다. 또한 게이트 절연층(508b)은 단층이어도 적층이어도 상관없다. 또한, 게이트 절연층(508a)은 실시형태 1의 게이트 절연층(108a)에 대한 기재를 참조할 수 있다. 또한 게이트 절연층(508a)은 단층이어도 적층이어도 상관없다.
도 8의 (A) 및 도 8의 (B)에 나타내는 트랜지스터는 게이트 절연층(508b)이 부의 고정 전하 또는 트랩 센터를 가지고, 또한, 상기 부의 고정 전하 또는 트랩 센터는 게이트 절연층(508a)에 의해 산화물 반도체층(504)으로부터 이간되어 있다. 따라서, 상기 트랜지스터에 전하 포획 처리를 실시함으로써, 문턱 전압을 플러스 방향으로 변동시키고, 또한 그 후의 변동을 억제한 안정된 전기 특성을 가지는 트랜지스터로 할 수 있다.
또한 도 8의 (A) 및 도 8의 (B)에서는 게이트 절연층(508a) 및 게이트 절연층(508b)의 적층 구조를 가지는 트랜지스터를 예를 나타내지만, 본 실시형태는 이것에 한정되지 않고, 게이트 절연층(508a)과 산화물 반도체층(504)의 사이에 실시형태 1의 게이트 절연층(108d)에 상당하는 절연층을 제공해도 좋고, 게이트 절연층(508b)과 게이트 전극층(510)의 사이에 실시형태 1의 게이트 절연층(108c)에 상당하는 절연층을 제공해도 좋다.
도 8에 나타내는 트랜지스터에서, 소스 전극층(506a) 또는 드레인 전극층(506b)은 주로 산화물 반도체층(504)의 측면과 접촉하도록 배치된다. 따라서, 게이트 전극층(510)으로부터 산화물 반도체층(504)에 인가되는 전계가 소스 전극층(506a) 및 드레인 전극층(506b)에 의해 방해되는 경우가 거의 없다. 그러므로, 도 4의 (A) 및 도 4의 (B) 및 도 7에 나타낸 트랜지스터와 비교하여 산화물 반도체층 중의 전류 경로를 넓게 취하는 것이 가능해지고, 더욱 높은 온 전류를 얻을 수 있다.
또한, 산화물 반도체층(504)과 절연층(518a) 및 절연층(518b)의 상면의 높이가 같음으로써, 형상 불량을 일으키기 어려운 구조이다. 따라서, 상기 트랜지스터를 가지는 반도체 장치는 높은 수율(yield)로 제작할 수 있다.
또한 절연층(518a) 및 절연층(518b)은 하지 절연층(402)에 대한 기재를 참조한다.
또한, 기판(500)은 기판(400)에 대한 기재를 참조한다. 또한, 하지 절연층(502)은 하지 절연층(402)에 대한 기재를 참조한다. 또한, 산화물 반도체층(504)은 산화물 반도체층(404)에 대한 기재를 참조한다. 또한, 소스 전극층(506a) 및 드레인 전극층(506b)은 소스 전극층(406a) 및 드레인 전극층(406b)에 대한 기재를 참조한다. 게이트 절연층(508a)은 게이트 절연층(408a)에 대한 기재를 참조한다. 또한, 게이트 절연층(508b)은 게이트 절연층(408b)에 대한 기재를 참조한다. 또한, 게이트 전극층(510)은 게이트 전극층(410)에 대한 기재를 참조한다. 또한, 절연층(512)은 절연층(412)에 대한 기재를 참조한다.
<트랜지스터 구조 2의 변형예>
또한, 도 8에 나타내는 트랜지스터에서, 게이트 절연층(508a) 아래에 산화물층을 배치해도 상관없다. 상기 산화물층은 산화물층(409)에 대한 기재를 참조한다. 또한 그 외의 구성에 대해서는 도 8에 나타낸 트랜지스터에 대한 기재를 참조한다.
<트랜지스터 구조 3>
도 9의 (A) 및 도 9의 (B)는 본 발명의 일 양태에 따른 트랜지스터의 상면도 및 단면도이다. 도 9의 (A)는 상면도이고, 도 9의 (B)는 도 9의 (A)에 나타내는 일점 쇄선 C1-C2, 및 일점 쇄선 C3-C4에 대응하는 단면도이다. 또한 도 9의 (A)의 상면도에서는 도면의 명료화를 위하여 일부 요소를 생략하여 도시하였다.
도 9의 (A) 및 도 9의 (B)에 나타내는 트랜지스터는 기판(600) 위의 볼록부를 가지는 하지 절연층(602)과, 하지 절연층(602)의 볼록부 위의 산화물 반도체층(604)과, 산화물 반도체층(604) 위의 게이트 절연층(608a)과, 게이트 절연층(608a) 위의 게이트 절연층(608b)과, 게이트 절연층(608b)의 상면에 접촉하고, 산화물 반도체층(604)의 상면 및 측면에 대향하는 게이트 전극층(610)과, 산화물 반도체층(604) 위 및 게이트 전극층(610) 위에 있고, 산화물 반도체층(604)에 이르는 개구부를 가지는 절연층(612)과, 상기 개구부를 메우는 소스 전극층(606a) 및 드레인 전극층(606b)과, 소스 전극층(606a) 및 드레인 전극층(606b)과 각각 접촉하는 배선층(616a) 및 배선층(616b)을 가진다. 또한 하지 절연층(602)이 볼록부를 갖지 않아도 상관없다.
도 9에 나타내는 트랜지스터에서, 게이트 절연층(608b)은 실시형태 1의 게이트 절연층(108b)에 대한 기재를 참조할 수 있다. 또한 게이트 절연층(608b)은 단층이어도 적층이어도 상관없다. 또한, 게이트 절연층(608a)은 실시형태 1의 게이트 절연층(108a)에 대한 기재를 참조할 수 있다. 또한 게이트 절연층(608a)은 단층이어도 적층이어도 상관없다.
도 9에 나타내는 트랜지스터는 게이트 절연층(608b)이 부의 고정 전하 또는 트랩 센터를 가지고, 또한, 상기 부의 고정 전하 또는 트랩 센터는 게이트 절연층(608a)에 의해 산화물 반도체층(604)으로부터 이간되어 있다. 따라서, 상기 트랜지스터에 전하 포획 처리를 실시함으로써, 문턱 전압을 플러스 방향으로 변동시키고, 또한 그 후의 변동을 억제한 안정된 전기 특성을 가지는 트랜지스터로 할 수 있다.
또한 도 9에서는 게이트 절연층(608a) 및 게이트 절연층(608b)의 적층 구조를 가지는 트랜지스터를 예를 나타내지만, 본 실시형태는 이것에 한정되지 않고, 게이트 절연층(608a)과 산화물 반도체층(604)의 사이에 실시형태 1의 게이트 절연층(108d)에 상당하는 절연층을 제공해도 좋고, 게이트 절연층(608b)과 게이트 전극층(610)의 사이에 실시형태 1의 게이트 절연층(108c)에 상당하는 절연층을 제공해도 좋다.
도 9에 나타내는 트랜지스터에서, 소스 전극층(606a) 및 드레인 전극층(606b)은 게이트 전극층(610)과 중첩되지 않게 배치된다. 따라서, 소스 전극층(606a) 또는 드레인 전극층(606b)과 게이트 전극층(610)의 사이에 생기는 기생 용량을 저감할 수 있다. 그러므로, 도 9에 나타내는 트랜지스터는 뛰어난 스위칭 특성을 실현할 수 있다.
또한, 절연층(612)과 소스 전극층(606a) 및 드레인 전극층(606b)의 상면의 높이가 같음으로써, 형상 불량을 일으키기 어려운 구조이다. 따라서, 상기 트랜지스터를 가지는 반도체 장치는 높은 수율로 제작할 수 있다.
또한 배선층(616a) 및 배선층(616b)은 게이트 전극층(410)에 대한 기재를 참조한다.
또한, 기판(600)은 기판(400)에 대한 기재를 참조한다. 또한, 하지 절연층(602)은 하지 절연층(402)에 대한 기재를 참조한다. 또한, 산화물 반도체층(604)은 산화물 반도체층(404)에 대한 기재를 참조한다. 또한, 소스 전극층(606a) 및 드레인 전극층(606b)은 소스 전극층(406a) 및 드레인 전극층(406b)에 대한 기재를 참조한다. 게이트 절연층(608a)은 게이트 절연층(408a)에 대한 기재를 참조한다. 또한, 게이트 절연층(608b)은 게이트 절연층(408b)에 대한 기재를 참조한다. 또한, 게이트 전극층(610)은 게이트 전극층(410)에 대한 기재를 참조한다. 또한, 절연층(612)은 절연층(412)에 대한 기재를 참조한다.
<트랜지스터 구조 3의 변형예>
또한, 도 9에 나타내는 트랜지스터에서, 게이트 절연층(608a) 아래에 산화물층을 배치해도 상관없다. 상기 산화물층은 산화물층(409)에 대한 기재를 참조한다. 또한 그 외의 구성에 대해서는 도 9에 나타낸 트랜지스터에 대한 기재를 참조한다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 양태에 따른 반도체 장치에 포함되는 적층 구조에 대하여 도 17 및 도 18을 참조하여 설명한다.
본 발명의 일 양태는 산화물 반도체에 채널이 형성되는 트랜지스터에서, 산화물 반도체층과 중첩되는 게이트 절연층이 소정량의 부의 고정 전하, 및/또는 부의 전하를 포획하는 전하 포획 준위(트랩 센터)를 포함하여 이루어지는 것을 기술 사상으로 한다. 트랜지스터의 게이트 절연층으로서 소정량의 부의 고정 전하를 가지는 절연층을 적용함으로써, 게이트 전극층에 전압을 인가하지 않는 상태에서도, 채널이 형성되는 영역에는 부의 전계가 항상 중첩되어 있게 된다. 즉, 채널을 형성하기 위해서는 게이트에 인가하는 전압을 높일 필요가 있고, 결과적으로 트랜지스터의 문턱 전압을 정방향으로 변동(시프트)시키는 것이 가능하게 된다. 또한 본 발명의 일 양태에 따른 트랜지스터는 게이트 절연층에 포함되는 부의 고정 전하, 및/또는 부의 전하를 포획하는 전하 포획 준위가 게이트 전극층과 이간하여 존재하는 구성을 가진다. 이것에 의하여, 전하 포획 준위에 포획된 부의 전하가 게이트 전극층으로 방출(주입)되는 것을 억제할 수 있다.
<반도체 장치에 포함되는 적층 구조 1>
도 17의 (A1) 및 도 17의 (A2)에, 본 발명의 일 양태에 따른 반도체 장치에 포함되는 적층 구조의 개념도를 나타낸다.
도 17의 (A1)은 산화물 반도체층(104)과, 산화물 반도체층(104) 위에 제공되고, 전하 포획 준위(107)를 포함하는 게이트 절연층(108)과, 게이트 절연층(108)을 통하여 산화물 반도체층(104)과 중첩되는 게이트 전극층(110)을 가지는 반도체 장치이다. 게이트 절연층(108)에 포함되는 전하 포획 준위(107)는 게이트 전극층(110)과는 이간하여 존재하고 있다. 또한, 도 17의 (A1)에 나타내는 적층 구조를 형성한 후, 반도체 장치의 사용 온도 혹은 보관 온도보다 높은 온도, 또는 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하의 온도로, 게이트 전극층(110)의 전위를 소스나 드레인(도시하지 않음)의 전위보다 높은 상태를 1초 이상, 대표적으로는 1분 이상 유지함으로써, 게이트 절연층(108)에 포함되는 전하 포획 준위(107)에 전하가 포획된다.
도 17의 (A2)는 도 17의 (A1)에 나타내는 반도체 장치에서, 상술한 전하 포획 준위(107)에 전하를 포획시키는 처리(이하, 전하 포획 처리라고도 표기함)를 수행한 후의 반도체 장치의 구성을 나타내는 개념도이고, 게이트 절연층(108)에 포함되는 전하 포획 준위(107)의 일부 또는 모두에 전자가 포획된, 부의 전하(109)를 가지는 반도체 장치를 나타내고 있다. 게이트 절연층(108)에 포함되는 부의 전하(109)의 전하량은 전하 포획 처리에서의 게이트 전극층(110)의 전위에 의해 제어할 수 있다. 전하 포획 준위(107)에 포획되는 전자의 총량(즉, 도 17의 (A2)에서의 부의 전하(109)의 총량)은 전하 포획 처리 당초에는 선형으로 증가하지만, 서서히 증가율이 저하되고, 이윽고 일정한 값에 수렴한다. 수렴하는 값은 게이트 전극층(110)의 전위에 의존하고, 전위가 높을수록 많은 전자가 포획되는 경향이 있다. 단, 전하 포획 준위(107)의 총수를 웃도는 일은 없다.
게이트 절연층(108)이 부의 전하를 포함하면, 반도체 장치의 문턱 전압이 정방향으로 변동한다. 또한, 게이트 절연층(108)에 포함되는 부의 전하가 고정 전하이면, 문턱 전압의 새로운 변동이 억제되어 안정된 전기 특성을 가지는 반도체 장치로 하는 것이 가능하다. 따라서, 도 17의 (A2)에 나타내는 반도체 장치에서, 전하 포획 준위에 포획된 부의 전하(109)는 게이트 절연층(108) 중에서 안정된 부의 고정 전하가 되고, 게이트 절연층(108)으로부터 방출되지 않는 것이 요구된다.
도 17의 (A2)에 나타내는 구성에서는 게이트 절연층(108)에 포함되는 부의 전하(109)가 게이트 전극층(110)의 계면으로부터 이간하여 존재함으로써, 상기 부의 전하(109)의 게이트 전극층(110)으로의 방출을 억제할 수 있다. 따라서, 전하의 방출이 억제된 안정된 부의 고정 전하를 가지는 게이트 절연층(108)을 형성하는 것이 가능하게 된다. 또한, 이러한 안정된 부의 전하(109)(다시 말하면, 부의 고정 전하)를 포함하는 게이트 절연층(108)을 형성함으로써, 전하 포획 처리 후, 즉 게이트 절연층(108)이 소정량의 전하를 유지한 후의 문턱 전압의 변동이 억제된 안정된 전기 특성을 가지는 반도체 장치로 할 수 있다.
또한, 산화물 반도체는 홀의 유효 질량이 매우 큰 것도, 부의 전하를 고정하기 위하여 효율적이다. 즉, 게이트 절연층(108)의 하측에 접촉하는 산화물 반도체층(104)으로부터 게이트 절연층(108)에의 홀의 주입이 없고, 부의 전하(109)가 홀과 결합해 소멸하는 일이 실질적으로 일어날 수 없기 때문에, 게이트 절연층(108)에 포함되는 부의 전하(109)를 안정화할 수 있다.
또한 문턱 전압의 변동량은 게이트 절연층(108)에 포함되는 부의 전하(109)의 총량에 의해 제어하는 것이 가능하다. 바람직하게는 산화물 반도체층(104)을 이용한 n채널형 트랜지스터에서, 정의 문턱 전압을 부여할 정도로 게이트 절연층(108)이 부의 전하(109)를 포함하고, 노멀리 오프형으로 제어하는 것이 매우 바람직하다.
<게이트 절연층의 구성예 1>
도 17의 (B)에, 도 17의 (A2)의 구성을 가지는 반도체 장치의 보다 구체적인 구성예를 나타낸다. 도 17의 (B)에 나타내는 반도체 장치는 산화물 반도체층(104), 산화물 반도체층(104) 위의, 제 1 영역(118a) 및 제 2 영역(118b)을 포함하는 게이트 절연층(108)과, 게이트 절연층(108) 위의 게이트 전극층(110)을 포함한다. 게이트 절연층(108)에서, 제 1 영역(118a)은 부의 전하(109)를 포함한다. 다시 말하면, 게이트 절연층(108)(특히 게이트 절연층(108)에서의 제 1 영역(118a))은 부로 하전한 절연층이다. 또한, 게이트 절연층(108)에서, 제 1 영역(118a)과 게이트 전극층(110)의 사이에 위치하는 제 2 영역(118b)은 제 1 영역(118a)과 비교하여 부의 전하(109)의 밀도가 저감된 영역이다. 제 2 영역(118b)은 부의 전하(109)를 가지는 제 1 영역(118a)과 게이트 전극층(110)을 이간시키는 기능을 가진다.
게이트 절연층(108)은 전하 포획 준위를 가지도록 재료 및/또는 성막 방법을 선택하여 형성한다. 예를 들면, 게이트 절연층(108)으로서 하프늄, 알루미늄, 탄탈, 지르코늄 등으로부터 선택된 일종 이상의 원소를 포함하는 산화물(복합 산화물도 포함함)을 포함하여 구성되는 절연층을 적용할 수 있다. 바람직하게는 산화 하프늄을 포함하여 구성되는 절연층, 산화 알루미늄을 포함하여 구성되는 절연층, 하프늄 실리케이트를 포함하여 구성되는 절연층, 또는 알루미늄 실리케이트를 포함하여 구성되는 절연층을 적용한다. 또한 산화 하프늄 등의 고유전율(high-k) 재료를 게이트 절연층에 이용하면, 전기적 특성을 확보하면서, 게이트 리크를 억제하기 위하여 막 두께를 크게 하는 것이 가능한 점도 매우 바람직하다. 본 실시형태에서는 게이트 절연층(108)으로서 산화 하프늄을 포함하여 구성되는 절연층을 형성한다. 또한, 게이트 절연층(108)의 성막 방법으로서는 스퍼터링법 또는 원자층 퇴적(ALD：Atomic Layer Deposition)법을 적용할 수 있다. 성막 직후의 게이트 절연층(108)은 막 두께 방향의 전체에 전하 포획 준위를 가진다.
또한 게이트 절연층(108)의 성막 온도는 100℃ 이상으로 하는 것이 바람직하고, 150℃ 이상으로 하는 것이 보다 바람직하다. 게이트 절연층(108)을 상술한 온도 범위에서 성막함으로써, 게이트 절연층(108)의 하층에 제공된 산화물 반도체층(104)에 수소 또는 수소 화합물이 부착(예를 들면, 흡착수 등)되는 것을 방지할 수 있고, 산화물 반도체층(104)에 수소, 또는 수소 화합물이 혼입되는 것을 저감할 수 있다. 수소는 산화물 반도체와 결합함으로써 일부가 도너가 되고, 캐리어인 전자를 발생시켜 트랜지스터의 문턱 전압을 부방향으로 변동(시프트)시키는 요인이 되기 때문에, 산화물 반도체층(104)에 수소 또는 수소 화합물이 혼입되는 것을 저감하면서 게이트 절연층(108)을 성막함으로써, 트랜지스터의 전기 특성을 보다 안정화시킬 수 있다.
게이트 절연층(108) 위에 제공되는 게이트 전극층(110)으로서는 적어도 게이트 절연층(108)과 접촉하는 영역에서 도전성을 가지는 금속 질화물막을 가지는 단층 또는 적층 구조로 할 수 있다. 도전성을 가지는 금속 질화물막으로서는 예를 들면, 질화 탄탈막, 또는 질화 티탄막 등을 적용할 수 있다. 본 실시형태에서는 도전성을 가지는 금속 질화물막으로 이루어지는 게이트 전극층(110a)과, 그 외의 금속 재료로 이루어지는 게이트 전극층(110b)의 적층 구조를 가지는 게이트 전극층(110)으로 한다. 게이트 절연층(108)에 접촉하여 금속 질화물막을 형성함으로써, 상기 금속 질화물막의 형성 공정 및/또는 그 후의 열처리 공정에 의하여, 금속 질화물막에 포함되는 질소가 게이트 절연층(108)의 표면 및 그 근방에 위치하는 제 2 영역(118b)으로 확산된다. 질소는 하프늄, 알루미늄, 탄탈, 지르코늄 등으로부터 선택된 일종 이상의 원소를 포함하는 산화물(복합 산화물도 포함함)을 포함하여 구성되는 절연층이 가지는 전하 포획 준위를 소실시키는 기능을 가지기 때문에, 제 2 영역(118b)에 질소를 함유시킴으로써 전하 포획 준위가 저감된 영역으로 할 수 있다.
금속 질화물막으로 이루어지는 게이트 전극층(110a)은 스퍼터링법에 의해 형성하는 것이 바람직하다. 게이트 전극층(110a)을 스퍼터링법에 의해 형성하면, 피성막면인 게이트 절연층(108)의 표면 및 그 근방도 동시에 스퍼터링되어 효과적으로 질소가 도입된 제 2 영역(118b)을 형성하는 것이 가능하다. 또한 질소를 첨가하는 영역의 깊이에 의하여, 제 1 영역(118a) 및 제 2 영역(118b)의 막 두께를 제어할 수 있다.
게이트 절연층(108)의 일부에 질소를 첨가하여 제 1 영역(118a) 및 제 2 영역(118b)을 형성하면, 그 계면은 명료하지 않은 경우가 있다. 도 18의 (B)에서는 제 1 영역(118a) 및 제 2 영역(118b)의 계면을 모식적으로 점선으로 도시하고 있다. 또한, 제 2 영역(118b)에 포함되는 질소의 농도는 막 두께 방향으로 농도 구배를 가지는 경우가 있다. 대표적으로는 게이트 절연층(108)의 표면이 가장 질소 농도가 높고, 산화물 반도체층(104)측에 가까워질수록, 질소 농도가 저감된다.
또한, 게이트 전극층(110)의 재료 및/또는 형성 방법에 따라서는 제 2 영역(118b)에 부의 고정 전하가 포함될 수 있지만, 그 총량은 제 1 영역(118a)과 비교하여 현저하게 저감되어 있다. 따라서, 게이트 절연층(108)에 포함되는 부의 전하(109)는 상대적으로 게이트 전극층(110)과 이간되어 있다고 할 수 있다.
도 18의 (B)에 나타내는 반도체 장치는 게이트 절연층(108)에 포함되는 부의 전하(109)가 질소를 함유하는 제 2 영역(118b)에 의해 게이트 전극층(110)으로부터 이간하여 존재한다. 이것에 의하여, 부의 전하(109)의 게이트 전극층(110)으로의 방출을 억제할 수 있다. 따라서, 전하의 방출이 억제된 안정된 부의 전하(109), 즉 부의 고정 전하를 가지는 게이트 절연층(108)을 형성하는 것이 가능하게 된다.
<반도체 장치에 포함되는 적층 구조 2>
도 18의 (A1) 및 도 18의 (A2)에, 본 발명의 일 양태에 따른 반도체 장치에 포함되는 적층 구조의 개념도의 다른 구성예를 나타낸다.
도 18의 (A1)에 나타내는 반도체 장치는 게이트 절연층(108) 중에서의 전하 포획 준위(107)가 산화물 반도체층(104) 및 게이트 전극층(110)의 쌍방과 이간하여 존재하고 있는 점에서 도 17의 (A1)과 상이하고, 그 외는 같은 구성을 가진다. 또한, 도 18의 (A2)는 도 18의 (A1)에 나타내는 반도체 장치에서, 전하 포획 처리를 가한 후의 반도체 장치의 구성을 나타내는 개념도이고, 부의 전하(109)가 산화물 반도체층(104) 및 게이트 전극층(110)의 쌍방과 이간하여 존재하고 있는 점 외에는 도 17의 (A2)과 같은 구성이다.
상술한 바와 같이, 전하 포획 준위에 포획된 부의 전하(109)는 게이트 절연층(108)에 안정적으로 고정되어, 게이트 절연층(108)으로부터 방출되지 않는 것이 요구된다. 도 18의 (A2)에 나타내는 구성에서는 게이트 절연층(108)에 포함되는 부의 전하(109)가 산화물 반도체층(104) 및 게이트 전극층(110)의 쌍방의 계면으로부터 이간하여 존재함으로써, 상기 부의 전하(109)의 산화물 반도체층(104) 및 게이트 전극층(110)으로의 방출을 억제한다. 따라서, 반도체 장치의 문턱 전압을 보다 안정적으로 고정화하는 것이 가능하게 된다.
<게이트 절연층의 구성예 2>
도 18의 (B)에, 도 18의 (A2)의 구성을 가지는 반도체 장치의 구성예를 나타낸다. 도 18의 (B)에 나타내는 반도체 장치는 산화물 반도체층(104)과 접촉하는 측으로부터 순서대로 게이트 절연층(105), 제 1 영역(118a) 및 제 2 영역(118b)을 포함하는 게이트 절연층(108)을 가지고, 게이트 절연층(108)과 산화물 반도체층(104)의 사이에 게이트 절연층(105)을 가지는 점에서, 도 17의 (B)의 반도체 장치와 상이하다. 그 외의 구성은 도 17의 (B)의 반도체 장치와 같기 때문에, 상세한 설명은 생략한다.
도 18의 (B)에 나타내는 반도체 장치에서, 산화물 반도체층(104)과 접촉하는 게이트 절연층(105)으로서는 게이트 절연층(108)과는 구성 원소가 다른 절연층을 적용하는 것이 바람직하고, 예를 들면, 산화 실리콘 또는 산화 질화 실리콘을 포함하여 구성되는 절연층을 적용할 수 있다. 산화 실리콘 또는 산화 질화 실리콘을 포함하여 구성되는 절연층은 상술한 하프늄, 알루미늄, 탄탈, 지르코늄 등으로부터 선택된 일종 이상의 원소를 포함하는 산화물(복합 산화물도 포함함)을 포함하여 구성되는 절연층과 비교하여 전하 포획 준위가 형성되기 어렵다. 따라서, 산화물 반도체층(104)과 게이트 절연층(108)의 사이에 게이트 절연층(105)을 형성함으로써, 게이트 절연층(108)에 포함되는 부의 전하(109)를 보다 확실히 산화물 반도체층(104)과 분리하는 것이 가능하게 된다.
또한 게이트 절연층(105)은 CVD법에 의해 형성하는 것이 바람직하다. CVD법은 스퍼터링법과 비교하여 막질이 양호한 막을 형성하는 것이 용이하고, CVD법에 의해 성막된 절연층에서는 전하 포획 준위가 형성되기 어렵다. 따라서, 게이트 절연층(105)을 CVD법에 의해 형성함으로써, 트랜지스터에서 게이트와 드레인 간, 또는 게이트와 소스 간의 리크 전류를 저감할 수 있다.
도 18의 (B)에 나타내는 반도체 장치는 게이트 절연층(108)에 포함되는 부의 전하(109)가 산화물 반도체층(104) 및 게이트 전극층(110)의 쌍방의 계면으로부터 이간하여 존재함으로써, 상기 부의 전하(109)의 산화물 반도체층(104) 및 게이트 전극층(110)으로의 방출을 억제한다. 따라서, 반도체 장치의 문턱 전압을 보다 안정적으로 고정화하는 것이 가능하게 된다.
이상에 설명한 바와 같이, 본 실시형태의 반도체 장치는 게이트 절연층(108)에 소정량의 부의 고정 전하를 가지고, 또한 상기 부의 고정 전하가 적어도 게이트 전극층(110)으로부터 이간하여 존재함으로써, 문턱 전압을 정방향으로 변동시키고, 또한 그 후의 변동을 억제할 수 있다. 즉, 본 실시형태에 나타내는 구성을 가짐으로써, 정으로 고정된 문턱 전압을 가지는 반도체 장치를 형성하는 것이 가능하다.
또한 전하 포획 처리는 반도체 장치의 제작 과정 또는 반도체 장치의 제작 후, 시장으로의 출하 전에 실시하면 좋다. 예를 들면, 반도체 장치의 소스 전극 혹은 드레인 전극에 접속하는 배선 메탈 형성 후, 또는 전 공정(웨이퍼-처리)의 종료 후, 혹은 웨이퍼 다이싱 공정 후, 패키지 후 등, 공장 출하 전의 어느 단계에서 행하면 좋다. 어느 경우에도, 그 후에 125℃ 이상의 환경에 1시간 이상 노출되지 않는 것이 바람직하다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 4에 나타낸 적층 구조를 포함하여 구성되는 본 발명의 일 양태에 따른 반도체 장치에 대하여 도면을 이용하여 설명한다.
<트랜지스터 구조 4>
도 19의 (A) 및 도 19의 (B)는 본 발명의 일 양태에 따른 트랜지스터의 상면도 및 단면도이다. 도 19의 (A)는 상면도이고, 도 19의 (B)는 도 19의 (A)에 나타내는 일점 쇄선 D1-D2, 및 일점 쇄선 D3-D4에 대응하는 단면도이다. 또한 도 19의 (A)의 상면도에서는 도면의 명료화를 위하여 일부 요소를 생략하여 도시하였다.
도 19의 (A) 및 도 19의 (B)에 나타내는 트랜지스터는 기판(1400) 위의 볼록부를 가지는 하지 절연층(1402)과, 하지 절연층(1402)의 볼록부 위의 산화물 반도체층(1404)과, 산화물 반도체층(1404)의 상면 및 측면과 접촉하는 소스 전극층(1460a) 및 드레인 전극층(1460b)과, 산화물 반도체층(1404) 위, 소스 전극층(1460a) 위 및 드레인 전극층(1460b) 위의 제 1 영역(1408a) 및 제 2 영역(1408b)을 포함하는 게이트 절연층(1408)과, 게이트 절연층(1408)의 상면에 접촉하고, 산화물 반도체층(1404)의 상면 및 측면에 대향하는 게이트 전극층(1410a) 및 게이트 전극층(1410b)의 적층 구조를 포함하는 게이트 전극층(1410)과, 소스 전극층(1460a) 위, 드레인 전극층(1460b) 위 및 게이트 전극층(1410) 위의 절연층(1412)을 가진다. 또한 하지 절연층(1402)이 볼록부를 갖지 않아도 상관없다.
도 19의 (A) 및 도 19의 (B)에 나타내는 트랜지스터에서, 게이트 절연층(1408)은 전하 포획 준위를 가지도록 재료 및/또는 성막 방법을 선택하여 형성된, 부의 고정 전하 및/또는 부의 전하를 포획하는 전하 포획 준위(트랩 센터)를 포함하는 절연층이다. 상세한 사항은 실시형태 4의 게이트 절연층(108)에 대한 기재를 참조할 수 있다. 또한, 게이트 절연층(1408)에 포함되는 제 1 영역(1408a)은 제 2 영역(1408b)보다 부의 고정 전하를 고밀도로 함유하는 영역이고, 실시형태 4의 제 1 영역(118a)에 대한 기재를 참조할 수 있다. 게이트 절연층(1408)에 포함되는 제 2 영역(1408b)은 질소를 함유함으로써 전하 포획 준위 밀도가 저감된 영역이고, 제 1 영역(1408a)에 포함되는 부의 고정 전하를 게이트 전극층(1410)과 이간시키는 기능을 가진다. 상세한 사항은 실시형태 4의 제 2 영역(118b)에 대한 기재를 참조할 수 있다. 또한 게이트 절연층(1408)은 단층이어도 적층이어도 상관없다.
또한, 도 19의 (A) 및 도 19의 (B)에 나타내는 트랜지스터에서, 게이트 전극층(1410a)은 도전성을 가지는 금속 질화물막을 적용할 수 있다. 상세한 사항은 실시형태 4의 게이트 전극층(110a)에 대한 기재를 참조할 수 있다. 또한, 게이트 전극층(1410b)은 실시형태 4의 게이트 전극층(110b)에 대응하는 층이고, 상세한 사항은 게이트 전극층(110b)에 대한 기재를 참조할 수 있다.
도 19의 (A) 및 도 19의 (B)에 나타내는 트랜지스터는 게이트 절연층(1408)이 부의 고정 전하 또는 트랩 센터를 가지고, 또한, 상기 부의 고정 전하 또는 트랩 센터는 질소를 함유하는 제 2 영역(1408b)에 의해 게이트 전극층(1410)으로부터 이간되어 있다. 따라서, 상기 트랜지스터에 전하 포획 처리를 실시함으로써, 문턱 전압을 정방향으로 변동시키고, 또한 그 후의 변동을 억제한 안정된 전기 특성을 가지는 트랜지스터로 할 수 있다.
또한 도 19의 (A) 및 도 19의 (B)에서는 제 1 영역(1408a) 및 제 2 영역(1408b)을 포함하는 게이트 절연층(1408)을 가지는 트랜지스터를 예로 도시하지만, 본 실시형태는 이것에 한정되지 않고, 게이트 절연층(1408)(보다 구체적으로는 제 1 영역(1408a))과 산화물 반도체층(1404)의 사이에 실시형태 4의 게이트 절연층(105)에 상당하는 절연층을 제공해도 좋다.
기판(1400)은 단순한 지지체에 한정하지 않고, 다른 트랜지스터나 커패시터 등의 소자가 형성된 기판이어도 좋다. 이 경우, 트랜지스터의 게이트 전극층(1410), 소스 전극층(1460a), 드레인 전극층(1460b) 중 적어도 하나가 상기 다른 소자와 전기적으로 접속되어 있어도 좋다.
하지 절연층(1402)은 기판(1400)으로부터의 불순물의 확산을 방지하는 역할을 가지는 것 외에 산화물 반도체층(1404)에 산소를 공급하는 역할을 담당할 수 있다. 따라서, 하지 절연층(1402)은 산소를 포함하는 절연층인 것이 바람직하다. 예를 들면, 화학양론적 조성보다 많은 산소를 포함하는 절연층인 것이 보다 바람직하다. 또한, 위에서 설명한 바와 같이 기판(1400)이 다른 소자가 형성된 기판인 경우, 하지 절연층(1402)은 층간 절연층으로서의 기능도 가진다. 그 경우, 하지 절연층(1402)의 표면이 평탄화되어 있어도 좋다. 예를 들면, 하지 절연층(1402)에 CMP법 등으로 평탄화 처리를 행하면 좋다.
산화물 반도체층(1404)에 대해서는 산화물 반도체층(404)에 대한 기재를 참조한다.
도 19의 (A) 및 도 19의 (B)에 나타내는 소스 전극층(1460a) 및 드레인 전극층(1460b)에는 산화물 반도체층으로부터 산소를 추출하는 성질을 가지는 도전층을 이용하면 바람직하다. 예를 들면, 산화물 반도체층으로부터 산소를 추출하는 성질을 가지는 도전층으로서 알루미늄, 티탄, 크롬, 니켈, 몰리브덴, 탄탈, 텅스텐 등을 포함하는 도전층을 들 수 있다.
게이트 전극층(1410)은 알루미늄, 티탄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 탄탈, 텅스텐 등에서 선택된 일종 이상을 포함하는 도전층을 이용하면 좋다.
절연층(1412)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 산화 탄탈 등에서 선택된 일종 이상 포함하는 절연층을 이용할 수 있다.
도 19의 (A) 및 도 19의 (B)에 나타낸 트랜지스터는 부의 고정 전하를 함유하는 게이트 절연층(1408)의 작용에 의하여, 문턱 전압이 조정된 트랜지스터이다. 바람직하게는 문턱 전압이 정으로 고정된 노멀리 오프형의 트랜지스터이다.
다음에, 트랜지스터의 제작 방법에 대하여, 도 20 및 도 21을 이용하여 설명한다.
우선, 기판(1400) 위에 하지 절연층(1402)을 형성한다(도 20의 (A) 참조).
하지 절연층(1402)의 형성 방법은 하지 절연층(402)의 형성 방법에 대한 기재를 참조한다.
다음에, 하지 절연층(1402) 위에 산화물 반도체층(1404)을 형성한다(도 20의 (B) 참조). 산화물 반도체층(1404)의 형성 방법은 산화물 반도체층(404)의 형성 방법에 대한 기재를 참조한다. 또한, 산화물 반도체층(1404)으로서 산화물 반도체층(1404a), 산화물 반도체층(1404b), 및 산화물 반도체층(1404c)을 포함하는 적층막을 형성하는 경우, 각층을 대기에 노출시키지 않고 연속하여 성막하면 바람직하다.
불순물의 혼입을 저감하고, 결정성이 높은 산화물 반도체층을 형성하기 위하여 산화물 반도체층(1404)은 기판 온도를 100℃ 이상, 바람직하게는 150℃ 이상, 보다 바람직하게는 200℃ 이상으로 하여 성막한다. 또한, 성막 가스로서 이용하는 산소 가스나 아르곤 가스는 노점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하까지 고순도화한 가스를 이용한다. 또한 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손의 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다.
산화물 반도체층(1404)의 형성 후에, 제 1 가열 처리를 행하여도 좋다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도로, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 상태에서 행하면 좋다. 또한, 제 1 가열 처리의 분위기는 불활성 가스 분위기에서 가열 처리한 후에, 이탈한 산소를 보충하기 위하여 산화성 가스를 10ppm 이상 포함하는 분위기에서 행해도 좋다. 제 1 가열 처리에 의하여, 산화물 반도체층(1404)의 결정성을 높여, 하지 절연층(1402)으로부터 수소나 물 등의 불순물을 더욱 제거할 수 있다.
다음에, 산화물 반도체층(1404) 위에 소스 전극층(1460a) 및 드레인 전극층(1460b)이 되는 도전층(1405)을 형성한다(도 20의 (C) 참조). 도전층(1405)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 이용하여 성막하면 좋다.
다음에, 도전층(1405)을 분단하도록 에칭하고, 소스 전극층(1460a) 및 드레인 전극층(1460b)을 형성한다(도 21의 (A) 참조). 또한 도전층(1405)을 에칭할 때, 소스 전극층(1460a) 및 드레인 전극층(1460b)의 단부가 둥근(곡면을 가지는) 경우가 있다. 또한, 도전층(1405)을 에칭할 때, 하지 절연층(1402)이 적당히 에칭되어 있어도 좋다.
다음에, 산화물 반도체층(1404) 위, 소스 전극층(1460a) 위 및 드레인 전극층(1460b) 위에, 게이트 절연층(1408)을 형성한다. 게이트 절연층(1408)은 스퍼터링법, CVD법, 또는 ALD법을 이용하여 성막하면 좋다. 게이트 절연층(1408)은 하프늄, 알루미늄, 탄탈 등으로부터 선택된 일종 이상의 원소를 포함하는 산화물(복합 산화물도 포함함)을 포함하여 구성되는 절연층이다.
또한 게이트 절연층(1408)을 기판 온도 100℃ 이상, 바람직하게는 150℃ 이상에서 성막함으로써, 물의 혼입을 저감할 수 있기 때문에 바람직하다. 또한, 게이트 절연층(1408)을 성막 후, 열처리를 행하여도 좋다. 열처리의 온도는 500℃ 미만, 바람직하게는 400℃ 미만으로 할 수 있다.
다음에, 게이트 절연층(1408) 위에 게이트 전극층(1410a) 및 게이트 전극층(1410b)을 형성한다(도 21의 (B) 참조). 게이트 전극층(1410a)으로서는 도전성을 가지는 금속 질화물층을 스퍼터링법에 의해 형성한다. 게이트 절연층(1408) 위에 접촉하는 게이트 전극층(1410a)으로서 금속 질화물막을 적용함으로써, 상기 금속 질화물막의 성막 시 또는 그 후의 열처리에 의해 게이트 절연층(1408)의 표면 근방(게이트 전극층(1410a)의 계면 근방)에 질소를 첨가할 수 있다. 이것에 의하여, 게이트 절연층(1408)에서 전하 포획 준위 밀도가 저감된 제 2 영역(1408b)과 게이트 전극층(1410)으로부터 이간한 제 1 영역(1408a)을 형성할 수 있다.
다음에, 소스 전극층(1460a) 위, 드레인 전극층(1460b) 위, 게이트 절연층(1408) 위 및 게이트 전극층(1410) 위에 절연층(1412)을 형성한다(도 21의 (C) 참조). 절연층(1412)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 이용하여 성막하면 좋다.
다음에, 제 2 가열 처리를 행하여도 좋다. 제 2 가열 처리는 제 1 가열 처리와 같은 조건으로 행할 수 있다. 제 2 가열 처리에 의하여, 산화물 반도체층(1404)의 산소 결손을 저감할 수 있는 경우가 있다.
이상의 공정으로, 도 19의 (A) 및 도 19의 (B)에 나타내는 트랜지스터를 제작할 수 있다.
<트랜지스터 구조 4의 변형예>
또한, 도 22에 나타내는 트랜지스터와 같이 게이트 절연층(1408) 아래에 산화물층(1409)을 배치해도 상관없다. 산화물층(1409)으로서는 산화물 반도체층(1404c)으로서 나타낸 산화물 반도체층을 이용하면 좋다. 또한 그 외의 구성에 대해서는 도 19의 (A) 및 도 19의 (B)에 나타낸 트랜지스터에 대한 기재를 참조할 수 있다.
<트랜지스터 구조 5>
도 23의 (A) 및 도 23의 (B)는 본 발명의 일 양태에 따른 트랜지스터의 상면도 및 단면도이다. 도 23의 (A)은 상면도이고, 도 23의 (B)는 도 23의 (A)에 나타내는 일점 쇄선 E1-E2, 및 일점 쇄선 E3-E4에 대응하는 단면도이다. 또한 도 23의 (A)의 상면도에서는 도면의 명료화를 위하여 일부 요소를 생략하여 도시하였다.
도 23에 나타내는 트랜지스터는 기판(1500) 위의 볼록부를 가지는 하지 절연층(1502)과, 하지 절연층(1502)의 볼록부 위의 산화물 반도체층(1504)과, 산화물 반도체층(1504)의 측면과 접촉하는 소스 전극층(1506a) 및 드레인 전극층(1506b)과, 소스 전극층(1506a) 위 및 드레인 전극층(1506b) 위에 있고, 산화물 반도체층(1504)과 상면의 높이가 정렬된 절연층(1518a) 및 절연층(1518b)과, 산화물 반도체층(1504) 위, 소스 전극층(1506a) 위 및 드레인 전극층(1506b) 위의 제 1 영역(1508a) 및 제 2 영역(1508b)을 포함하는 게이트 절연층(1508)과, 게이트 절연층(1508)의 상면에 접촉하고, 산화물 반도체층(1504)의 상면 및 측면에 대향하는 게이트 전극층(1510a) 및 게이트 전극층(1510b)을 포함하는 게이트 전극층(1510)과, 소스 전극층(1506a) 위, 드레인 전극층(1506b) 위, 및 게이트 전극층(1510) 위의 절연층(1512)을 가진다. 또한 하지 절연층(1502)이 볼록부를 갖지 않아도 상관없다.
도 23에 나타내는 트랜지스터에서, 게이트 절연층(1508)은 실시형태 4의 게이트 절연층(108)에 대한 기재를 참조할 수 있다. 또한, 게이트 절연층(1508)에 포함되는 제 1 영역(1508a)은 실시형태 4의 제 1 영역(118a)에 대한 기재를 참조할 수 있다. 게이트 절연층(1508)에 포함되는 제 2 영역(1508b)은 실시형태 4의 제 2 영역(118b)에 대한 기재를 참조할 수 있다. 또한 게이트 절연층(1508)은 단층이어도 적층이어도 상관없다.
또한, 도 23에 나타내는 트랜지스터에서, 게이트 전극층(1510a)은 실시형태 4의 게이트 전극층(110a)에 대한 기재를 참조할 수 있다. 또한, 게이트 전극층(1510b)은 실시형태 4의 게이트 전극층(110b)에 대응하는 층이고, 상세한 사항은 게이트 전극층(110b)에 대한 기재를 참조할 수 있다.
도 23에 나타내는 트랜지스터는 게이트 절연층(1508)이 부의 고정 전하 또는 트랩 센터를 가지고, 또한, 상기 부의 고정 전하 또는 트랩 센터는 질소를 함유하는 제 2 영역(1508b)에 의해 게이트 전극층(1510)으로부터 이간되어 있다. 따라서, 상기 트랜지스터에 전하 포획 처리를 실시함으로써, 문턱 전압을 정방향으로 변동시키고, 또한 그 후의 변동을 억제한 안정된 전기 특성을 가지는 트랜지스터로 할 수 있다.
또한 도 23의 (A) 및 도 23의 (B)에서는 제 1 영역(1508a) 및 제 2 영역(1508b)을 포함하는 게이트 절연층(1508)을 가지는 트랜지스터를 예로 나타내지만, 본 실시형태는 이것에 한정되지 않고, 게이트 절연층(1508)(보다 구체적으로는 제 1 영역(1508a))과 산화물 반도체층(1504)의 사이에 실시형태 4의 게이트 절연층(105)에 상당하는 절연층을 제공해도 좋다.
도 23에 나타내는 트랜지스터에서, 소스 전극층(1506a) 또는 드레인 전극층(1506b)은 주로 산화물 반도체층(1504)의 측면과 접촉하도록 배치된다. 따라서, 게이트 전극층(1510)으로부터 산화물 반도체층(1504)에 인가되는 전계가 소스 전극층(1506a) 및 드레인 전극층(1506b)에 의해 방해되는 경우가 거의 없다. 그러므로, 도 19의 (A) 및 도 19의 (B) 및 도 22에 나타낸 트랜지스터와 비교하여 산화물 반도체층 중의 전류 경로를 넓게 취하는 것이 가능해지고, 더욱 높은 온 전류를 얻을 수 있다.
또한, 산화물 반도체층(1504)과 절연층(1518a) 및 절연층(1518b)의 상면의 높이가 같음으로써, 형상 불량을 일으키기 어려운 구조이다. 따라서, 상기 트랜지스터를 가지는 반도체 장치는 높은 수율로 제작할 수 있다.
또한 절연층(1518a) 및 절연층(1518b)은 하지 절연층(1402)에 대한 기재를 참조할 수 있다.
또한, 기판(1500)은 기판(1400)에 대한 기재를 참조할 수 있다. 또한, 하지 절연층(1502)은 하지 절연층(1402)에 대한 기재를 참조할 수 있다. 또한, 산화물 반도체층(1504)은 산화물 반도체층(1404)에 대한 기재를 참조할 수 있다. 또한, 소스 전극층(1506a) 및 드레인 전극층(1506b)은 소스 전극층(1460a) 및 드레인 전극층(1460b)에 대한 기재를 참조할 수 있다. 또한, 절연층(1512)은 절연층(1412)에 대한 기재를 참조할 수 있다.
<트랜지스터 구조 5의 변형예>
또한, 도 23에 나타내는 트랜지스터에서, 게이트 절연층(1508) 아래에 산화물층을 배치해도 상관없다. 상기 산화물층은 산화물층(1409)에 대한 기재를 참조한다. 또한 그 외의 구성에 대해서는 도 23에 나타낸 트랜지스터에 대한 기재를 참조한다.
<트랜지스터 구조 6>
도 24의 (A) 및 도 24의 (B)는 본 발명의 일 양태에 따른 트랜지스터의 상면도 및 단면도이다. 도 24의 (A)는 상면도이고, 도 24의 (B)는 도 24의 (A)에 나타내는 일점 쇄선 F1-F2, 및 일점 쇄선 F3-F4에 대응하는 단면도이다. 또한 도 24의 (A)의 상면도에서는 도면의 명료화를 위하여 일부 요소를 생략하여 도시하였다.
도 24의 (A) 및 도 24의 (B)에 나타내는 트랜지스터는 기판(1600) 위의 볼록부를 가지는 하지 절연층(1602)과, 하지 절연층(1602)의 볼록부 위의 산화물 반도체층(1604)과, 산화물 반도체층(1604) 위의 제 1 영역(1608a) 및 제 2 영역(1608b)을 포함하는 게이트 절연층(1608)과, 게이트 절연층(1608)의 상면에 접촉하고, 산화물 반도체층(1604)의 상면 및 측면에 대향하는 게이트 전극층(1610a) 및 게이트 전극층(1610b)을 포함하는 게이트 전극층(1610)과, 산화물 반도체층(1604) 위 및 게이트 전극층(1610) 위에 있고, 산화물 반도체층(1604)에 이르는 개구부를 가지는 절연층(1612)과, 상기 개구부를 메우는 소스 전극층(1606a) 및 드레인 전극층(1606b)과, 소스 전극층(1606a) 및 드레인 전극층(1606b)과 각각 접촉하는 배선층(1616a) 및 배선층(1616b)을 가진다. 또한 하지 절연층(1602)이 볼록부를 갖지 않아도 상관없다.
도 24에 나타내는 트랜지스터에서, 게이트 절연층(1608)은 실시형태 4의 게이트 절연층(108)에 대한 기재를 참조할 수 있다. 또한, 게이트 절연층(1608)에 포함되는 제 1 영역(1608a)은 실시형태 4의 제 1 영역(118a)에 대한 기재를 참조할 수 있다. 게이트 절연층(1608)에 포함되는 제 2 영역(1608b)은 실시형태 4의 제 2 영역(118b)에 대한 기재를 참조할 수 있다. 또한 게이트 절연층(1608)은 단층이어도 적층이어도 상관없다.
또한, 도 24에 나타내는 트랜지스터에서, 게이트 전극층(1610a)은 실시형태 4의 게이트 전극층(110a)에 대한 기재를 참조할 수 있다. 또한, 게이트 전극층(1610b)은 실시형태 4의 게이트 전극층(110b)에 대응하는 층이고, 상세한 사항은 게이트 전극층(110b)에 대한 기재를 참조할 수 있다.
도 24에 나타내는 트랜지스터는 게이트 절연층(1608)이 부의 고정 전하 또는 트랩 센터를 가지고, 또한, 상기 부의 고정 전하 또는 트랩 센터는 질소를 함유하는 제 2 영역(1608b)에 의해 게이트 전극층(1610)으로부터 이간되어 있다. 따라서, 상기 트랜지스터에 전하 포획 처리를 실시함으로써, 문턱 전압을 정방향으로 변동시키고, 또한 그 후의 변동을 억제한 안정된 전기 특성을 가지는 트랜지스터로 할 수 있다.
또한 도 24의 (A) 및 도 24의 (B)에서는 제 1 영역(1608a) 및 제 2 영역(1608b)을 포함하는 게이트 절연층(1608)을 가지는 트랜지스터를 예로 나타내지만, 본 실시형태는 이것에 한정되지 않고, 게이트 절연층(1608)(보다 구체적으로는 제 1 영역(1608a))과 산화물 반도체층(1604)의 사이에 실시형태 4의 게이트 절연층(105)에 상당하는 절연층을 제공해도 좋다.
도 24에 나타내는 트랜지스터에서, 소스 전극층(1606a) 및 드레인 전극층(1606b)은 게이트 전극층(1610)과 중첩되지 않게 배치된다. 따라서, 소스 전극층(1606a) 또는 드레인 전극층(1606b)과 게이트 전극층(1610)의 사이에 생기는 기생 용량을 저감할 수 있다. 그러므로, 도 24에 나타내는 트랜지스터는 뛰어난 스위칭 특성을 실현할 수 있다.
또한, 절연층(1612)과 소스 전극층(1606a) 및 드레인 전극층(1606b)의 상면의 높이가 같음으로써, 형상 불량을 일으키기 어려운 구조이다. 따라서, 상기 트랜지스터를 가지는 반도체 장치는 높은 수율로 제작할 수 있다.
또한 배선층(1616a) 및 배선층(1616b)은 게이트 전극층(1410)에 대한 기재를 참조할 수 있다.
또한, 기판(1600)은 기판(1400)에 대한 기재를 참조할 수 있다. 또한, 하지 절연층(1602)은 하지 절연층(1402)에 대한 기재를 참조할 수 있다. 또한, 산화물 반도체층(1604)은 산화물 반도체층(1404)에 대한 기재를 참조할 수 있다. 또한, 소스 전극층(1606a) 및 드레인 전극층(1606b)은 소스 전극층(1460a) 및 드레인 전극층(1460b)에 대한 기재를 참조할 수 있다. 또한, 절연층(1612)은 절연층(1412)에 대한 기재를 참조할 수 있다.
<트랜지스터 구조 6의 변형예>
또한, 도 24에 나타내는 트랜지스터에서, 게이트 절연층(1608) 아래에 산화물층을 배치해도 상관없다. 상기 산화물층은 산화물층(1409)에 대한 기재를 참조한다. 또한 그 외의 구성에 대해서는 도 24에 나타낸 트랜지스터에 대한 기재를 참조한다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 양태에 따른 트랜지스터를 이용한 회로의 일례에 대하여 도면을 참조하여 설명한다.
[단면 구조]
도 10의 (A)에 본 발명의 일 양태에 따른 반도체 장치의 단면도를 나타낸다. 도 10의 (A)에 나타내는 반도체 장치는 하부에 제 1 반도체 재료를 이용한 트랜지스터(2200)를 가지고, 상부에 제 2 반도체 재료를 이용한 트랜지스터(2100)를 가진다. 도 10의 (A)에서는 제 2 반도체 재료를 이용한 트랜지스터(2100)로서 실시형태 3에 예시한 트랜지스터를 적용한 예를 나타내고 있다. 또한 도 10의 (B) 및 도 10의 (C)에 나타내는 바와 같이, 산화물 반도체층에 채널이 형성되는 트랜지스터는 트랜지스터 기호에 OS를 부기하여 표시한다. 또한, 게이트 절연층의 전하 포획 준위에 부의 고정 전하가 포획되고, 문턱 전압이 변동한 트랜지스터는 통상의 트랜지스터와는 다른 기호를 이용한다. 구체적으로는 게이트 절연층에 상당하는 개소에, 부의 고정 전하를 모식적으로 나타내는 파선을 부기한다.
제 1 반도체 재료와 제 2 반도체 재료는 다른 금제대폭(band gap)을 가지는 재료로 하는 것이 바람직하다. 예를 들면, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료로서 단결정 실리콘 등을 이용한 트랜지스터는 고속 동작이 용이하다. 또한, 산화물 반도체를 이용한 트랜지스터는 오프 전류가 낮다.
트랜지스터(2200)는 n채널형 트랜지스터 또는 p채널형 트랜지스터 중 어느 쪽이어도 좋고, 회로에 따라 적절한 트랜지스터를 이용하면 좋다. 또한, 산화물 반도체를 이용한 본 발명의 일 양태에 따른 트랜지스터를 이용하는 것 외에는 이용하는 재료나 구조 등, 반도체 장치의 구체적인 구성을 여기서 나타내는 것으로 한정할 필요는 없다.
도 10의 (A)에 나타내는 구성에서는 트랜지스터(2200)의 상부에, 절연층(2201), 절연층(2207)을 통하여 트랜지스터(2100)가 제공되어 있다. 또한, 트랜지스터(2200)와 트랜지스터(2100)의 사이에는 복수의 배선(2202)이 제공되어 있다. 또 각종 절연층에 매립된 복수의 플러그(2203)에 의하여, 상층과 하층에 각각 제공된 배선이나 전극이 전기적으로 접속되어 있다. 또한, 트랜지스터(2100)를 덮는 절연층(2204)과, 절연층(2204) 위에 배선(2205)과, 트랜지스터(2100)의 한 쌍의 전극과 동일한 도전층을 가공하여 얻어진 배선(2206)이 제공되어 있다.
이와 같이, 2 종류의 트랜지스터를 적층함으로써, 회로의 점유 면적이 저감되어, 보다 고밀도로 복수의 회로를 배치할 수 있다.
여기서, 하층에 제공되는 트랜지스터(2200)에 실리콘계 반도체 재료를 이용한 경우, 트랜지스터(2200)의 반도체층의 근방에 제공되는 절연층 중의 수소는 실리콘의 댕글링 본드(dangling bond)를 종단하고, 트랜지스터(2200)의 신뢰성을 향상시키는 효과가 있다. 또한, 상층에 제공되는 트랜지스터(2100)에 산화물 반도체를 이용한 경우, 트랜지스터(2100)의 반도체층의 근방에 제공되는 절연층 중의 수소는 산화물 반도체 중에 캐리어를 생성하는 요인의 하나가 되기 때문에, 트랜지스터(2100)의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, 실리콘계 반도체 재료를 이용한 트랜지스터(2200)의 상층에 산화물 반도체를 이용한 트랜지스터(2100)를 적층하여 형성하는 경우, 이들 사이에 수소의 확산을 방지하는 기능을 가지는 절연층(2207)을 형성하는 것은 특히 효과적이다. 절연층(2207)에 의하여, 하층에 수소를 가둠으로써 트랜지스터(2200)의 신뢰성이 향상됨과 동시에, 하층에서 상층으로 수소가 확산되는 것이 억제됨으로써 트랜지스터(2100)의 신뢰성도 동시에 향상시킬 수 있다.
절연층(2207)으로서는 예를 들면 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 이용할 수 있다.
또한, 산화물 반도체층을 포함하여 구성되는 트랜지스터(2100)를 덮도록, 트랜지스터(2100) 위에 수소의 확산을 방지하는 기능을 가지는 절연층(2208)을 형성하는 것이 바람직하다. 절연층(2208)으로서는 절연층(2207)과 같은 재료를 이용할 수 있고, 특히 산화 알루미늄을 적용하는 것이 바람직하다. 산화 알루미늄막은 수소, 수분 등의 불순물 및 산소 양쪽 모두에 대해서 막을 투과시키지 않는 차단(블로킹) 효과가 높다. 따라서, 트랜지스터(2100)를 덮는 절연층(2208)으로서 산화 알루미늄막을 이용함으로써, 트랜지스터(2100)에 포함되는 산화물 반도체층으로부터의 산소의 이탈을 방지함과 함께, 산화물 반도체층에 물 및 수소가 혼입되는 것을 방지할 수 있다.
[회로 구성예]
상기 구성에서, 트랜지스터(2100)나 트랜지스터(2200)의 전극의 접속 구성을 다르게 함으로써, 다양한 회로를 구성할 수 있다. 이하에서는 본 발명의 일 양태에 따른 반도체 장치를 이용함으로써 실현될 수 있는 회로 구성의 예를 설명한다.
〔CMOS 인버터〕
도 10의 (B)에 도시하는 회로도는 p채널형 트랜지스터(2200)와 n채널형 트랜지스터(2100)를 직렬로 접속하고, 또한 각각의 게이트를 접속한, 이른바 CMOS 인버터 회로의 구성을 나타낸다.
〔CMOS 아날로그 스위치〕
또 도 10의 (C)에 도시하는 회로도는 트랜지스터(2100)와 트랜지스터(2200)의 각각의 소스와 드레인을 접속한 구성을 나타낸다. 이러한 구성으로 함으로써, 이른바 CMOS 아날로그 스위치로서 기능시킬 수 있다.
〔기억 장치의 예〕
본 발명의 일 양태인 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도 11에 나타낸다.
도 11의 (A)에 나타내는 반도체 장치는 제 1 반도체 재료를 이용한 트랜지스터(3200)와 제 2 반도체 재료를 이용한 트랜지스터(3300), 및 용량 소자(3400)를 가진다. 또한 트랜지스터(3300)로서는 상기 실시형태에 설명한 트랜지스터를 이용할 수 있다.
트랜지스터(3300)는 산화물 반도체를 가지는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(3300)는 오프 전류가 작기 때문에, 이것을 이용함으로써 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나, 또는 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감할 수 있다.
도 11의 (A)에서, 제 1 배선(3001)은 트랜지스터(3200)의 소스 전극과 전기적으로 접속되고, 제 2 배선(3002)은 트랜지스터(3200)의 드레인 전극과 전기적으로 접속되어 있다. 또한, 제 3 배선(3003)은 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 한쪽과 전기적으로 접속되고, 제 4 배선(3004)은 트랜지스터(3300)의 게이트 전극과 전기적으로 접속되어 있다. 그리고, 트랜지스터(3200)의 게이트 전극, 및 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 다른 한쪽은 용량 소자(3400)의 전극의 한쪽과 전기적으로 접속되고, 제 5 배선(3005)은 용량 소자(3400)의 전극의 다른 한쪽과 전기적으로 접속되어 있다.
도 11의 (A)에 나타내는 반도체 장치에서는 트랜지스터(3200)의 게이트 전극의 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온 상태가 되는 전위로 하여, 트랜지스터(3300)를 온 상태로 한다. 이것에 의하여, 제 3 배선(3003)의 전위가 트랜지스터(3200)의 게이트 전극, 및 용량 소자(3400)에 부여될 수 있다. 즉, 트랜지스터(3200)의 게이트 전극에는 소정의 전하가 부여된다(기록). 여기에서는 다른 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 부여되는 것으로 한다. 그 후, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 오프 상태가 되는 전위로 하여, 트랜지스터(3300)를 오프 상태로 함으로써, 트랜지스터(3200)의 게이트 전극에 부여된 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류는 매우 작기 때문에, 트랜지스터(3200)의 게이트 전극의 전하는 장시간에 걸쳐서 유지된다.
다음으로 정보의 판독에 대하여 설명한다. 제 1 배선(3001)에 소정의 전위(정전위)를 부여한 상태로, 제 5 배선(3005)에 적절한 전위(판독 전위)를 부여하면, 트랜지스터(3200)의 게이트 전극에 유지된 전하량에 따라, 제 2 배선(3002)은 다른 전위를 취한다. 일반적으로, 트랜지스터(3200)를 n채널형으로 하면, 트랜지스터(3200)의 게이트 전극에 High 레벨 전하가 부여되는 경우의 겉보기 문턱값 Vth ＿H는 트랜지스터(3200)의 게이트 전극에 Low 레벨 전하가 부여되는 경우의 겉보기 문턱값 Vth＿L보다 낮아지기 때문이다. 여기서, 겉보기 문턱 전압이란, 트랜지스터(3200)를 「온 상태」로 하기 위하여 필요한 제 5 배선(3005)의 전위를 말하는 것으로 한다. 따라서, 제 5 배선(3005)의 전위를 Vth ＿H와 Vth ＿L의 사이의 전위 V0으로 함으로써, 트랜지스터(3200)의 게이트 전극에 부여된 전하를 판별할 수 있다. 예를 들면, 기록에서, High 레벨 전하가 부여된 경우에는 제 5 배선(3005)의 전위가 V0(>Vth ＿H)이 되면, 트랜지스터(3200)는 「온 상태」가 된다. Low 레벨 전하가 부여된 경우에는 제 5 배선(3005)의 전위가 V0(<Vth ＿L)이 되어도, 트랜지스터(3200)는 「오프 상태」 그대로이다. 그러므로, 제 2 배선(3002)의 전위를 판별함으로써, 유지되어 있는 정보를 판독할 수 있다.
또한 메모리 셀을 어레이 형상으로 배치하여 이용하는 경우, 원하는 메모리 셀의 정보만을 판독할 수 있는 것이 필요하게 된다. 이와 같이 정보를 판독하지 않는 경우에는 게이트 전극 상태에 관계없이 트랜지스터(3200)가 「오프 상태」가 되는 전위, 즉, Vth ＿H보다 작은 전위를 제 5 배선(3005)에 부여하면 좋다. 또는 게이트 전극 상태에 관계없이 트랜지스터(3200)가 「온 상태」가 되는 전위, 즉, Vth ＿L보다 큰 전위를 제 5 배선(3005)에 부여하면 좋다.
도 11의 (B)에 나타내는 반도체 장치는 트랜지스터(3200)를 제공하지 않는 점이 도 11의 (A)과 상이하다. 이 경우도 상기와 같은 동작에 의해 정보의 기록 및 유지 동작이 가능하다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(3300)가 온 상태가 되면, 부유 상태인 제 3 배선(3003)과 용량 소자(3400)가 도통하고, 제 3 배선(3003)과 용량 소자(3400)의 사이에 전하가 재분배된다. 그 결과, 제 3 배선(3003)의 전위가 변화한다. 제 3 배선(3003)의 전위의 변화량은 용량 소자(3400)의 전극의 한쪽의 전위(혹은 용량 소자(3400)에 축적된 전하)에 따라 다른 값을 취한다.
예를 들면, 용량 소자(3400)의 전극의 한쪽의 전위를 V, 용량 소자(3400)의 용량을 C, 제 3 배선(3003)이 가지는 용량 성분을 CB, 전하가 재분배되기 전의 제 3 배선(3003)의 전위를 VB0로 하면, 전하가 재분배된 후의 제 3 배선(3003)의 전위는 (CB×VB0＋C×V)/(CB＋C)가 된다. 따라서, 메모리 셀 상태로서 용량 소자(3400)의 전극의 한쪽의 전위가 V1과 V0(V1>V0)인 2 상태를 취한다고 하면, 전위 V1을 유지하고 있는 경우의 제 3 배선(3003)의 전위(=(CB×VB0＋C×V1)/(CB＋C))는 전위 V0를 유지하고 있는 경우의 제 3 배선(3003)의 전위(=CB×VB0＋C×V0)/(CB＋C))보다 높아지는 것을 알 수 있다.
그리고, 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이 경우, 메모리 셀을 구동시키기 위한 구동 회로에 상기 제 1 반도체 재료가 적용된 트랜지스터를 이용하고, 트랜지스터(3300)로서 제 2 반도체 재료가 적용된 트랜지스터를 구동 회로 위에 적층하여 형성하는 구성으로 하면 좋다.
본 실시형태에 나타내는 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 이용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요하거나, 또는 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)에도, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 본 실시형태에 나타내는 반도체 장치에서는 정보의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들면, 종래의 비휘발성 메모리와 같이, 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연층의 열화 문제가 전혀 생기지 않는다. 즉, 개시하는 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리로 문제가 되고 있는 재기록 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된다. 또한 트랜지스터의 온 상태, 오프 상태에 따라 정보의 기록을 행하기 때문에, 고속의 동작도 용이하게 실현될 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 7)
본 실시형태에서는 앞의 실시형태에 설명한 트랜지스터, 또는 기억 장치를 포함하는 RFID 태그에 대하여, 도 12를 참조하여 설명한다.
본 실시형태에서의 RFID 태그는 내부에 기억 회로를 가지고, 기억 회로에 필요한 정보를 기억하고, 비접촉 수단, 예를 들면 무선 통신을 이용하여 외부와 정보의 수수(授受)를 행하는 것이다. 이러한 특징으로부터, RFID 태그는 물품 등의 개체 정보를 읽어냄으로써 물품의 식별을 행하는 개체 인증 시스템 등에 이용하는 것이 가능하다. 또한 이러한 용도로 이용하기 위해서는 매우 높은 신뢰성이 요구된다.
RFID 태그의 구성에 대하여 도 12를 이용하여 설명한다. 도 12는 RFID 태그의 구성예를 나타내는 블록도이다.
도 12에 나타내는 바와 같이 RFID 태그(800)는 통신기(801)(질문기, 리더/라이터 등이라고도 함)에 접속된 안테나(802)로부터 송신되는 무선 신호(803)를 수신하는 안테나(804)를 가진다. 또 RFID 태그(800)는 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 기억 회로(810), ROM(811)을 가진다. 또한 복조 회로(807)에 포함되는 정류 작용을 나타내는 트랜지스터에 역방향 전류를 충분히 억제하는 것이 가능한 재료, 예를 들면, 산화물 반도체가 이용된 구성으로 해도 좋다. 이것에 의하여, 역방향 전류에 기인하는 정류 작용의 저하를 억제하고, 복조 회로의 출력이 포화하는 것을 방지할 수 있다. 즉, 복조 회로의 입력에 대한 복조 회로의 출력을 선형에 가깝게 할 수 있다. 또한 데이터의 전송 형식은 한 쌍의 코일을 대향 배치하여 상호 유도에 의해 교신을 행하는 전자 결합 방식, 유도 전자계에 의해 교신하는 전자 유도 방식, 전파를 이용하여 교신하는 전파 방식의 3가지로 대별된다. 본 실시형태에 나타내는 RFID 태그(800)는 그 중 어느 방식으로도 이용 가능하다.
다음에 각 회로의 구성에 대하여 설명한다. 안테나(804)는 통신기(801)에 접속된 안테나(802)와의 사이에 무선 신호(803)의 송수신을 행하기 위한 것이다. 또한, 정류 회로(805)는 안테나(804)로 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류, 예를 들면, 반파 2배압 정류하고, 후단에 제공된 용량 소자에 의하여, 정류된 신호를 평활화함으로써 입력 전위를 생성하기 위한 회로이다. 또한 정류 회로(805)의 입력측 또는 출력측에는 리미터 회로를 제공해도 좋다. 리미터 회로란, 입력 교류 신호의 진폭이 크고, 내부 생성 전압이 큰 경우에 일정 전력 이상의 전력을 후단의 회로에 입력하지 않도록 제어하기 위한 회로이다.
정전압 회로(806)는 입력 전위로부터 안정된 전원 전압을 생성하고, 각 회로에 공급하기 위한 회로이다. 또한 정전압 회로(806)는 내부에 리셋 신호 생성 회로를 가지고 있어도 좋다. 리셋 신호 생성 회로는 안정된 전원 전압의 상승을 이용하여, 논리 회로(809)의 리셋 신호를 생성하기 위한 회로이다.
복조 회로(807)는 입력 교류 신호를 포락선 검출함으로써 복조하고, 복조 신호를 생성하기 위한 회로이다. 또한, 변조 회로(808)는 안테나(804)로부터 출력하는 데이터에 따라 변조를 행하기 위한 회로이다.
논리 회로(809)는 복조 신호를 해석하고, 처리를 행하기 위한 회로이다. 기억 회로(810)는 입력된 정보를 유지하는 회로이고, 로우 디코더, 칼럼 디코더, 기억 영역 등을 가진다. 또한, ROM(811)은 고유 번호(ID) 등을 저장하고, 처리에 따라 출력을 행하기 위한 회로이다.
또한 상술한 각 회로는 필요에 따라 적절히 취사할 수 있다.
여기서, 앞의 실시형태에 설명한 기억 회로를 기억 회로(810)에 이용할 수 있다. 본 발명의 일 양태에 따른 기억 회로는 전원이 차단된 상태여도 정보를 유지할 수 있기 때문에, RFID 태그에 적합하게 이용할 수 있다. 보다 본 발명의 일 양태에 따른 기억 회로는 데이터의 기록에 필요한 전력(전압)이 종래의 비휘발성 메모리에 비해 현저하게 작기 때문에, 데이터의 판독 시와 기록 시의 최대 통신 거리의 차이를 일으키지 않는 것도 가능하다. 또한 데이터의 기록 시에 전력이 부족하여 오동작 또는 오기록이 생기는 것을 억제할 수 있다.
또한, 본 발명의 일 양태에 따른 기억 회로는 비휘발성의 메모리로서 이용하는 것이 가능하기 때문에, ROM(811)에 적용할 수도 있다. 그 경우에는 생산자가 ROM(811)에 데이터를 기록하기 위한 커맨드를 별도 준비하고, 유저가 자유롭게 재기록할 수 없게 해두는 것이 바람직하다. 생산자가 출하 전에 고유 번호를 기입한 후에 제품을 출하함으로써, 제작한 RFID 태그 모두에 대해 고유 번호를 부여하는 것이 아니라, 출하하는 양품에만 고유 번호를 할당하는 것이 가능해지고, 출하 후의 제품의 고유 번호가 연속되지 않는 일이 없어 출하 후 제품에 대응한 고객 관리가 용이해진다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는 적어도 실시형태에 설명한 트랜지스터를 이용할 수 있고 앞의 실시형태에 설명한 기억 장치를 포함하는 CPU에 대하여 설명한다.
도 13은 앞의 실시형태에 설명한 트랜지스터를 적어도 일부에 이용한 CPU의 일례의 구성을 나타내는 블록도이다.
도 13에 나타내는 CPU는 기판(1190) 위에, ALU(1191)(ALU：Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션(instruction) 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 가지고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 이용한다. ROM(1199) 및 ROM 인터페이스(1189)는 별도 칩에 제공해도 좋다. 물론, 도 13에 도시하는 CPU는 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다양한 구성을 가지고 있다. 예를 들면, 도 13에 나타내는 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 상기 코어를 복수 포함하고, 각각의 코어가 병렬로 동작하는 구성으로 해도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스에서 취급할 수 있는 비트 수는 예를 들면 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되고, 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 기초하여 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램 실행 중에 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하고, 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU 상태에 따라 레지스터(1196)의 판독이나 기록을 행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 컨트롤러(1195)는 기준 클록 신호(CLK1)를 바탕으로, 내장 클록 신호(CLK2)를 생성하는 내장 클록 생성부를 구비하고 있고, 내장 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 13에 나타내는 CPU에서는 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀로서 앞의 실시형태에 나타낸 트랜지스터를 이용할 수 있다.
도 13에 나타내는 CPU에서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 가지는 메모리 셀에서, 플립플롭에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 플립플롭에 의한 데이터의 유지가 선택된 경우, 레지스터(1196) 내의 메모리 셀로의 전원 전압의 공급이 행해진다. 용량 소자에 의해 데이터의 유지가 선택된 경우, 용량 소자로의 데이터의 재기록이 행해지고, 레지스터(1196) 내의 메모리 셀에 전원 전압의 공급을 정지할 수 있다.
도 14는 레지스터(1196)로서 이용할 수 있는 기억 소자의 회로도의 일례이다. 기억 소자(1200)는 전원 차단으로 기억 데이터가 휘발하는 회로(1201)와, 전원 차단으로 기억 데이터가 휘발하지 않는 회로(1202)와, 스위치(1203)와, 스위치(1204)와, 논리 소자(1206)와, 용량 소자(1207)와, 선택 기능을 가지는 회로(1220)를 가진다. 회로(1202)는 용량 소자(1208)와, 트랜지스터(1209)와, 트랜지스터(1210)를 가진다. 또한 기억 소자(1200)는 필요에 따라서 다이오드, 저항 소자, 인덕터 등의 그 외의 소자를 더 가지고 있어도 좋다.
여기서, 회로(1202)에는 앞의 실시형태에 설명한 기억 장치를 이용할 수 있다. 기억 소자(1200)에의 전원 전압의 공급이 정지했을 때, 회로(1202)의 트랜지스터(1209)의 게이트에는 접지 전위(0V), 또는 트랜지스터(1209)가 오프하는 전위가 계속 입력되는 구성으로 한다. 예를 들면, 트랜지스터(1209)의 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 한다.
스위치(1203)는 1 도전형(예를 들면, n채널형)의 트랜지스터(1213)를 이용하여 구성되고, 스위치(1204)는 1 도전형과는 반대의 도전형(예를 들면, p채널형)의 트랜지스터(1214)를 이용하여 구성한 예를 나타낸다. 여기서, 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스와 드레인의 한쪽에 대응하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스와 드레인의 다른 한쪽에 대응하고, 스위치(1203)는 트랜지스터(1213)의 게이트에 입력되는 제어 신호(RD)에 의하여, 제 1 단자와 제 2 단자의 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 온 상태 또는 오프 상태)이 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스와 드레인의 한쪽에 대응하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스와 드레인의 다른 한쪽에 대응하고, 스위치(1204)는 트랜지스터(1214)의 게이트에 입력되는 제어 신호(RD)에 의하여, 제 1 단자와 제 2 단자의 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 온 상태 또는 오프 상태)이 선택된다.
트랜지스터(1209)의 소스와 드레인의 한쪽은 용량 소자(1208)의 한 쌍의 전극 중 한쪽, 및 트랜지스터(1210)의 게이트와 전기적으로 접속된다. 여기서, 접속 부분을 노드(M2)라고 한다. 트랜지스터(1210)의 소스와 드레인의 한쪽은 저전위 전원을 공급할 수 있는 배선(예를 들면 GND선)에 전기적으로 접속되고, 다른 한쪽은 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스와 드레인의 한쪽)와 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스와 드레인의 다른 한쪽)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스와 드레인의 한쪽)와 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스와 드레인의 다른 한쪽)는 전원 전위(VDD)를 공급할 수 있는 배선과 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스와 드레인의 다른 한쪽)와, 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스와 드레인의 한쪽)와, 논리 소자(1206)의 입력 단자와, 용량 소자(1207)의 한 쌍의 전극 중 한쪽은 전기적으로 접속된다. 여기서, 접속 부분을 노드(M1)라고 한다. 용량 소자(1207)의 한 쌍의 전극 중 다른 한쪽은 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들면, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1207)의 한 쌍의 전극 중 다른 한쪽은 저전위 전원을 공급할 수 있는 배선(예를 들면 GND선)과 전기적으로 접속된다. 용량 소자(1208)의 한 쌍의 전극 중 다른 한쪽은 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들면, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1208)의 한 쌍의 전극 중 다른 한쪽은 저전위 전원을 공급할 수 있는 배선(예를 들면 GND선)과 전기적으로 접속된다.
또한 용량 소자(1207) 및 용량 소자(1208)는 트랜지스터나 배선의 기생 용량 등을 적극적으로 이용함으로써 생략하는 것도 가능하다.
트랜지스터(1209)의 제 1 게이트(제 1 게이트 전극)에는 제어 신호(WE)가 입력된다. 스위치(1203) 및 스위치(1204)는 제어 신호(WE)와는 다른 제어 신호(RD)에 의해 제 1 단자와 제 2 단자의 사이의 도통 상태 또는 비도통 상태가 선택되고, 한쪽의 스위치의 제 1 단자와 제 2 단자의 사이가 도통 상태일 때 다른 한쪽의 스위치의 제 1 단자와 제 2 단자의 사이는 비도통 상태가 된다.
트랜지스터(1209)의 소스와 드레인의 다른 한쪽에는 회로(1201)에 유지된 데이터에 대응하는 신호가 입력된다. 도 14에서는 회로(1201)로부터 출력된 신호가 트랜지스터(1209)의 소스와 드레인의 다른 한쪽에 입력되는 예를 나타냈다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스와 드레인의 다른 한쪽)로부터 출력되는 신호는 논리 소자(1206)에 의해 그 논리값이 반전된 반전 신호가 되고, 회로(1220)를 통하여 회로(1201)에 입력된다.
또한 도 14에서는 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스와 드레인의 다른 한쪽)로부터 출력되는 신호는 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력하는 예를 나타냈지만 이것으로 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스와 드레인의 다른 한쪽)로부터 출력되는 신호의 논리값이 반전되지 않고, 회로(1201)에 입력되어도 좋다. 예를 들면, 회로(1201) 내에 입력 단자로부터 입력된 신호의 논리값이 반전된 신호가 유지되는 노드가 존재하는 경우에, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스와 드레인의 다른 한쪽)로부터 출력되는 신호를 상기 노드에 입력할 수 있다.
또한, 도 14에서, 기억 소자(1200)에 이용되는 트랜지스터 중, 트랜지스터(1209) 이외의 트랜지스터는 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들면, 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 소자(1200)에 이용되는 트랜지스터 모두를, 채널이 산화물 반도체층에서 형성되는 트랜지스터로 할 수도 있다. 또는 기억 소자(1200)는 트랜지스터(1209) 이외에도, 채널이 산화물 반도체층에서 형성되는 트랜지스터를 포함하고 있어도 좋고, 나머지 트랜지스터는 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수도 있다.
도 14의 회로(1201)에는 예를 들면 플립플롭 회로를 이용할 수 있다. 또한, 논리 소자(1206)로서는 예를 들면 인버터나 클록드 인버터 등을 이용할 수 있다.
본 발명의 일 양태에 따른 반도체 장치에서는 기억 소자(1200)에 전원 전압이 공급되지 않는 동안은 회로(1201)에 기억되어 있던 데이터를 회로(1202)에 제공된 용량 소자(1208)에 의해 유지할 수 있다.
또한, 산화물 반도체층에 채널이 형성되는 트랜지스터는 오프 전류가 매우 작다. 예를 들면, 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류는 결정성을 가지는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비해 현저하게 낮다. 그러므로, 상기 트랜지스터를 트랜지스터(1209)로서 이용함으로써, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안에도 용량 소자(1208)에 유지된 신호는 장기간에 걸쳐 유지된다. 이렇게 하여, 기억 소자(1200)는 전원 전압의 공급이 정지된 동안에도 기억 내용(데이터)을 유지하는 것이 가능하다.
또한, 스위치(1203) 및 스위치(1204)를 형성함으로써 프리차지(pre-charge) 동작을 행하는 것을 특징으로 하는 기억 소자이기 때문에, 전원 전압 공급 재개 후에 회로(1201)가 원래의 데이터를 다시 유지할 때까지의 시간을 짧게 할 수 있다.
또한, 회로(1202)에서 용량 소자(1208)에 의해 유지된 신호는 트랜지스터(1210)의 게이트에 입력된다. 그러므로, 기억 소자(1200)에의 전원 전압의 공급이 재개된 후, 용량 소자(1208)에 의해 유지된 신호를 트랜지스터(1210)의 상태(온 상태, 또는 오프 상태)로 변환하고, 회로(1202)로부터 판독할 수 있다. 그러므로, 용량 소자(1208)에 유지된 신호에 대응하는 전위가 다소 변동해도, 원래의 신호를 정확하게 판독하는 것이 가능하다.
이러한 기억 소자(1200)를 프로세서가 가지는 레지스터나 캐시 기억 장치 등의 기억 장치에 이용함으로써, 전원 전압의 공급 정지에 의한 기억 장치 내의 데이터의 소실을 막을 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전 상태로 복귀할 수 있다. 따라서, 프로세서 전체, 혹은 프로세서를 구성하는 하나 또는 복수의 논리 회로에서, 짧은 시간이라도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있다.
본 실시형태에서는 기억 소자(1200)를 CPU에 이용하는 예로서 설명했지만, 기억 소자(1200)는 DSP(Digital Signal Processor), 커스텀 LSI, PLD(Programmable Logic Device) 등의 LSI, RF-ID(Radio Frequency Identification)에도 응용할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 9)
본 발명의 일 양태에 따른 반도체 장치는 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD：Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 가지는 장치)에 이용할 수 있다. 그 외에, 본 발명의 일 양태에 따른 반도체 장치를 이용할 수 있는 전자 기기로서 휴대 전화, 휴대형을 포함하는 게임기, 휴대 데이터 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 인출기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 15에 나타낸다.
도 15의 (A)는 휴대형 게임기이고, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 가진다. 또한 도 15의 (A)에 나타낸 휴대형 게임기는 2개의 표시부(903)와 표시부(904)를 가지고 있지만, 휴대형 게임기가 가지는 표시부의 수는 이것으로 한정되지 않는다.
도 15의 (B)는 휴대 데이터 단말이고, 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 접속부(915), 조작 키(916) 등을 가진다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되어 있고, 제 2 표시부(914)는 제 2 하우징(912)에 제공되어 있다. 그리고, 제 1 하우징(911)과 제 2 하우징(912)은 접속부(915)에 의해 접속되어 있고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 접속부(915)에 의해 변경이 가능하다. 제 1 표시부(913)에서의 영상을 접속부(915)에서의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라 전환하는 구성으로 해도 좋다. 또한, 제 1 표시부(913) 및 제 2 표시부(914)의 적어도 한쪽에, 위치 입력 장치로서의 기능이 부가된 표시 장치를 이용하도록 해도 좋다. 또한 위치 입력 장치로서의 기능은 표시 장치에 터치 패널을 형성함으로써 부가할 수 있다. 또는 위치 입력 장치로서의 기능은 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 형성함으로써도 부가할 수 있다.
도 15의 (C)는 노트형 퍼스널 컴퓨터이고, 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 가진다.
도 15의 (D)는 전기 냉동 냉장고이고, 하우징(931), 냉장실용 문(932), 냉동실용 문(933) 등을 가진다.
도 15의 (E)는 비디오 카메라이고, 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 가진다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되어 있고, 표시부(943)는 제 2 하우징(942)에 제공되어 있다. 그리고, 제 1 하우징(941)과 제 2 하우징(942)은 접속부(946)에 의해 접속되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 접속부(946)에 의해 변경이 가능하다. 표시부(943)에서의 영상을 접속부(946)에서의 제 1 하우징(941)과 제 2 하우징(942)의 사이의 각도에 따라 전환하는 구성으로 해도 좋다.
도 15의 (F)는 보통 자동차이고, 차체(951), 차륜(952), 대시 보드(953), 라이트(954) 등을 가진다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 10)
본 실시형태에서는 본 발명의 일 양태에 따른 RFID의 사용예에 대하여 도 16을 이용하면서 설명한다. RFID의 용도는 광범위에 걸치는데, 예를 들면, 지폐, 동전, 유가 증권류, 무기명 채권류, 증서류(운전 면허증이나 주민표 등, 도 16의 (A) 참조), 포장용 용기류(포장지나 보틀 등, 도 16의 (C) 참조), 기록 매체(DVD 소프트웨어나 비디오 테이프 등, 도 16의 (B) 참조), 교통 수단(자전거 등, 도 16의 (D) 참조), 신변품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 약품이나 약제를 포함하는 의료품, 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화) 등의 물품, 혹은 각 물품에 부착하는 꼬리표(도 16의 (E), 도 16의 (F) 참조) 등에 제공하여 사용할 수 있다.
본 발명의 일 양태에 따른 RFID(4000)는 표면에 붙이거나, 또는 매립함으로써 물품에 고정된다. 예를 들면, 책이라면 종이에 매립하고, 유기 수지로 이루어진 패키지라면 상기 유기 수지의 내부에 매립하여 각 물품에 고정된다. 본 발명의 일 양태에 따른 RFID(4000)는 소형, 박형, 경량을 실현하기 위해 물품에 고정한 후에도 그 물품 자체의 디자인성을 해치는 일이 없다. 또한, 지폐, 동전, 유가 증권류, 무기명 채권류, 또는 증서류 등에 본 발명의 일 양태에 따른 RFID(4000)를 형성함으로써, 인증 기능을 제공할 수 있고, 상기 인증 기능을 활용하면 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변품, 식품류, 의류, 생활용품류, 또는 전자 기기 등에 본 발명의 일 양태에 따른 RFID를 부착함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 교통 수단에도 본 발명의 일 양태에 따른 RFID를 부착함으로써, 도난 등에 대하는 보안성을 높일 수 있다.
이상과 같이, 본 발명의 일 양태와 관계되는 RFID를 본 실시형태에 예로 든 각 용도에 이용함으로써, 정보의 기록이나 판독을 포함하는 동작 전력을 저감할 수 있기 때문에, 최대 통신 거리를 길게 취하는 것이 가능하게 된다. 또한, 전력이 차단된 상태라도 정보를 매우 긴 기간 유지할 수 있기 때문에, 기록이나 판독의 빈도가 낮은 용도에도 적합하게 이용할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
104：산화물 반도체층
105：게이트 절연층
107：전하 포획 준위
108：게이트 절연층
108a：게이트 절연층
108b：게이트 절연층
108c：게이트 절연층
108d：게이트 절연층
109：전하
110：게이트 전극층
110a：게이트 전극층
110b：게이트 전극층
118a：영역
118b：영역
400：기판
402：하지 절연층
404：산화물 반도체층
404a：산화물 반도체층
404b：산화물 반도체층
404c：산화물 반도체층
405：도전층
406a：소스 전극층
406b：드레인 전극층
408a：게이트 절연층
408b：게이트 절연층
409：산화물층
410：게이트 전극층
412：절연층
500：기판
502：하지 절연층
504：산화물 반도체층
506a：소스 전극층
506b：드레인 전극층
508a：게이트 절연층
508b：게이트 절연층
510：게이트 전극층
512：절연층
518a：절연층
518b：절연층
600：기판
602：하지 절연층
604：산화물 반도체층
606a：소스 전극층
606b：드레인 전극층
608a：게이트 절연층
608b：게이트 절연층
610：게이트 전극층
612：절연층
616a：배선층
616b：배선층
700：기판
701：체임버
702：로드실
703：전 처리실
704：체임버
705：체임버
706：언로드실
707：반송 유닛
711a：원료 공급부
711b：원료 공급부
712a：고속 밸브
712b：고속 밸브
712c：고속 밸브
712d：고속 밸브
713a：원료 도입구
713b：원료 도입구
714：원료 배출구
715：배기 장치
716：기판 홀더
720：반송실
800：RFID 태그
801：통신기
802：안테나
803：무선 신호
804：안테나
805：정류 회로
806：정전압 회로
807：복조 회로
808：변조 회로
809：논리 회로
810：기억 회로
811：ROM
901：하우징
902：하우징
903：표시부
904：표시부
905：마이크로폰
906：스피커
907：조작 키
908：스타일러스
911：하우징
912：하우징
913：표시부
914：표시부
915：접속부
916：조작 키
921：하우징
922：표시부
923：키보드
924：포인팅 디바이스
931：하우징
932：냉장실용 문
933：냉동실용 문
941：하우징
942：하우징
943：표시부
944：조작 키
945：렌즈
946：접속부
951：차체
952：차륜
953：대시 보드
954：라이트
1189：ROM 인터페이스
1190：기판
1191：ALU
1192：ALU 컨트롤러
1193：인스트럭션 디코더
1194：인터럽트 컨트롤러
1195：타이밍 컨트롤러
1196：레지스터
1197：레지스터 컨트롤러
1198：버스 인터페이스
1199：ROM
1200：기억 소자
1201：회로
1202：회로
1203：스위치
1204：스위치
1206：논리 소자
1207：용량 소자
1208：용량 소자
1209：트랜지스터
1210：트랜지스터
1213：트랜지스터
1214：트랜지스터
1220：회로
1400：기판
1402：하지 절연층
1404：산화물 반도체층
1404a：산화물 반도체층
1404b：산화물 반도체층
1404c：산화물 반도체층
1405：도전층
1406a：소스 전극층
1406b：드레인 전극층
1408：게이트 절연층
1408a：영역
1408b：영역
1409：산화물층
1410：게이트 전극층
1410a：게이트 전극층
1410b：게이트 전극층
1412：절연층
1500：기판
1502：하지 절연층
1504：산화물 반도체층
1506a：소스 전극층
1506b：드레인 전극층
1508：게이트 절연층
1508a：영역
1508b：영역
1510：게이트 전극층
1510a：게이트 전극층
1510b：게이트 전극층
1512：절연층
1518a：절연층
1518b：절연층
1600：기판
1602：하지 절연층
1604：산화물 반도체층
1606a：소스 전극층
1606b：드레인 전극층
1608：게이트 절연층
1608a：영역
1608b：영역
1610：게이트 전극층
1610a：게이트 전극층
1610b：게이트 전극층
1612：절연층
1616a：배선층
1616b：배선층
2100：트랜지스터
2200：트랜지스터
2201：절연층
2202：배선
2203：플러그
2204：절연층
2205：배선
2206：배선
2207：절연층
2208：절연층
3001：배선
3002：배선
3003：배선
3004：배선
3005：배선
3200：트랜지스터
3300：트랜지스터
3400：용량 소자
4000：RFID

Claims (20)

  1. 반도체 장치의 제작 방법에 있어서,
    기판 위에 절연층을 형성하는 단계;
    상기 절연층 위에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 위에 제 1 게이트 절연층을 형성하는 단계;
    상기 제 1 게이트 절연층 위에, 100℃ 이상의 기판 온도로 스퍼터링법 또는 원자층 퇴적법에 따라 제 2 게이트 절연층을 형성하는 단계; 및
    상기 제 2 게이트 절연층 위에 게이트 전극층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  2. 제 1 항에 있어서,
    상기 산화물 반도체층은 In, Ga, 및 Zn을 포함하는, 반도체 장치의 제작 방법.
  3. 제 1 항에 있어서,
    상기 제 2 게이트 절연층은, 하프늄, 알루미늄, 탄탈, 및 지르코늄으로부터 선택된 일종 이상의 원소를 포함한 산화물을 포함하는, 반도체 장치의 제작 방법.
  4. 제 3 항에 있어서,
    상기 제 1 게이트 절연층은 상기 산화물과, 질소, 지르코늄, 및 란타노이드로부터 선택된 적어도 하나를 포함하는, 반도체 장치의 제작 방법.
  5. 제 1 항에 있어서,
    상기 제 2 게이트 절연층은 부의 전하들을 포획하는 전하 포획 준위들을 포함하는, 반도체 장치의 제작 방법.
  6. 반도체 장치의 제작 방법에 있어서,
    기판 위에 절연층을 형성하는 단계;
    상기 절연층 위에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 위에, 100℃ 이상의 기판 온도로 스퍼터링법 또는 원자층 퇴적법에 따라 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층의 표면 근방에 질소, 지르코늄, 또는 란타노이드를 첨가하는 단계; 및
    상기 게이트 절연층 위에 게이트 전극층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  7. 제 6 항에 있어서,
    상기 산화물 반도체층은 In, Ga, 및 Zn을 포함하는, 반도체 장치의 제작 방법.
  8. 제 6 항에 있어서,
    상기 게이트 절연층은, 하프늄, 알루미늄, 탄탈, 및 지르코늄으로부터 선택된 일종 이상의 원소를 포함한 산화물을 포함하는, 반도체 장치의 제작 방법.
  9. 제 6 항에 있어서,
    상기 첨가하는 단계는 이온 주입법 또는 이온 도핑법에 의해 행해지는, 반도체 장치의 제작 방법.
  10. 제 6 항에 있어서,
    상기 게이트 절연층은 부의 전하들을 포획하는 전하 포획 준위들을 포함하는, 반도체 장치의 제작 방법.
  11. 반도체 장치의 제작 방법에 있어서,
    기판 위에 절연층을 형성하는 단계;
    상기 절연층 위에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 위에, 100℃ 이상의 기판 온도로 스퍼터링법 또는 원자층 퇴적법에 따라 게이트 절연층을 형성하는 단계; 및
    게이트 전극층으로서 스퍼터링법에 의해 게이트 절연층 위에 도전성을 가지는 금속 질화물막을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  12. 제 11 항에 있어서,
    상기 산화물 반도체층은 In, Ga, 및 Zn을 포함하는, 반도체 장치의 제작 방법.
  13. 제 11 항에 있어서,
    상기 게이트 절연층은, 하프늄, 알루미늄, 탄탈, 및 지르코늄으로부터 선택된 일종 이상의 원소를 포함한 산화물을 포함하는, 반도체 장치의 제작 방법.
  14. 제 11 항에 있어서,
    상기 게이트 절연층은 부의 전하들을 포획하는 전하 포획 준위들을 포함하는, 반도체 장치의 제작 방법.
  15. 제 11 항에 있어서,
    상기 금속 질화물막이 형성된 후, 상기 게이트 절연층의 일부에 상기 금속 질화물막에 포함된 질소를 확산시키도록 열처리를 행하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  16. 반도체 장치에 있어서,
    산화물 반도체층;
    상기 산화물 반도체층과 중첩하는 게이트 전극층; 및
    상기 산화물 반도체층과 상기 게이트 전극층 사이의 게이트 절연층을 포함하고,
    상기 게이트 절연층은
    제 1 게이트 절연층; 및
    부의 고정 전하들을 포함하는 제 2 게이트 절연층을 포함하고,
    상기 제 1 게이트 절연층은 상기 제 2 게이트 절연층과 상기 산화물 반도체층 사이에 있고,
    상기 제 1 게이트 절연층은 상기 제 2 게이트 절연층의 밀도보다 낮은 부의 고정 전하들의 밀도를 가지는, 반도체 장치.
  17. 제 16 항에 있어서,
    상기 산화물 반도체층은 In, Ga, 및 Zn을 포함하는, 반도체 장치.
  18. 제 16 항에 있어서,
    상기 제 2 게이트 절연층은, 하프늄, 알루미늄, 탄탈, 및 지르코늄으로부터 선택된 일종 이상의 원소를 포함한 산화물을 포함하는, 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제 1 게이트 절연층은 상기 산화물과, 질소, 지르코늄, 및 란타노이드로부터 선택된 적어도 하나를 포함하는, 반도체 장치.
  20. 제 16 항에 있어서,
    상기 제 2 게이트 절연층에 포함된 부의 고정 전하들은 상기 게이트 전극층과는 이간하여 존재하는, 반도체 장치.
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