JP7382608B1 - 固定電荷発現方法、薄膜トランジスタの製造方法及び薄膜トランジスタ - Google Patents

固定電荷発現方法、薄膜トランジスタの製造方法及び薄膜トランジスタ Download PDF

Info

Publication number
JP7382608B1
JP7382608B1 JP2022089081A JP2022089081A JP7382608B1 JP 7382608 B1 JP7382608 B1 JP 7382608B1 JP 2022089081 A JP2022089081 A JP 2022089081A JP 2022089081 A JP2022089081 A JP 2022089081A JP 7382608 B1 JP7382608 B1 JP 7382608B1
Authority
JP
Japan
Prior art keywords
film
insulating film
fixed charge
layer
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022089081A
Other languages
English (en)
Other versions
JP2023176664A (ja
Inventor
俊之 鮫島
佳孝 瀬戸口
靖典 安東
敏彦 酒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nissin Electric Co Ltd
Tokyo University of Agriculture and Technology NUC
Original Assignee
Nissin Electric Co Ltd
Tokyo University of Agriculture and Technology NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nissin Electric Co Ltd, Tokyo University of Agriculture and Technology NUC filed Critical Nissin Electric Co Ltd
Priority to JP2022089081A priority Critical patent/JP7382608B1/ja
Priority to CN202380010510.4A priority patent/CN117501453A/zh
Priority to PCT/JP2023/010361 priority patent/WO2023233757A1/ja
Priority to KR1020237031267A priority patent/KR102679913B1/ko
Priority to TW112118139A priority patent/TW202349498A/zh
Application granted granted Critical
Publication of JP7382608B1 publication Critical patent/JP7382608B1/ja
Publication of JP2023176664A publication Critical patent/JP2023176664A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/42—Bombardment with radiation
    • H01L21/423—Bombardment with radiation with high-energy radiation
    • H01L21/425—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】半導体デバイスに用いられるバックチャネル側の絶縁膜内に膜質の低下を抑えながら必要な固定電荷を効率よく生成する固定電荷発現方法、薄膜トランジスタの製造方法及び薄膜トランジスタを提供する。【解決手段】固定電荷発現方法は酸化物半導体から成るチャネル層３を有する薄膜トランジスタ１００におけるバックチャネル側の絶縁膜中に固定電荷を発現させる方法であって、絶縁膜２１を成膜した後、絶縁膜の表面に金属膜２２を成膜し、金属膜２２を介して絶縁膜２１にイオン注入を行うことにより絶縁膜２１中に固定電荷を発現させる。【選択図】図３

Description

本発明は、固定電荷発現方法、薄膜トランジスタの製造方法及び薄膜トランジスタに関するものである。
近年、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系（ＩＧＺＯ）等の酸化物半導体をチャネル層に用いた薄膜トランジスタ（ＴＦＴ）の開発が活発に行われている。
このような薄膜トランジスタとして、例えば特許文献１には、チャネル層に接触するゲート絶縁層やチャネル保護層を構成する絶縁膜として、膜密度が小さい（２．７０～２．７９ｇ／ｃｍ３）酸化アルミニウムを用いるものが開示されている。この薄膜トランジスタでは、このような膜密度が小さい酸化アルミニウムを絶縁膜とすることで、絶縁膜内の負の固定電荷密度を大きくでき、これにより薄膜トランジスタの閾値電圧を正方向へシフトさせ、信頼性を向上できることが記載されている。
特開２０１１－２２２７６７号公報
しかしながら特許文献１に開示される薄膜トランジスタでは、膜密度を小さくすることにより、言い換えれば膜質を悪化させることにより負の固定電荷を発現させるようにしているので、リーク電流の増大や環境変化による信頼性低下の恐れがある。
本発明はこのような問題に鑑みてなされたものであり、半導体デバイスに用いられるバックチャネル側の絶縁膜内に、膜質の低下を抑えながら必要な固定電荷を効率よく生成することを主たる課題とするものである。
すなわち本発明に係る固定電荷発現方法は、酸化物半導体から成るチャネル層を有する半導体デバイスにおけるバックチャネル側の絶縁膜内の固定電荷を発現させる方法であって、前記絶縁膜を基板上に成膜した後、当該絶縁膜の表面に金属膜を成膜し、当該金属膜を介して前記絶縁膜にイオン注入を行うことにより前記絶縁膜中に固定電荷を発現させることを特徴とする。
このような構成であれば、金属膜を介して絶縁膜にイオン注入するようにしているので、イオン注入により生成される欠陥の全てを絶縁膜に分布させることなく金属膜内にも分布させることができ、絶縁膜内における欠陥による膜質の低下を小さくできる。そしてイオン注入を行う際の金属膜の厚みや注入イオンの飛程を調整して、絶縁膜内に形成される欠陥分布を調整することで、絶縁膜内に固定電荷を発現させるとともに、その固定電荷密度を容易に調整することができる。しかも、絶縁膜の全体の膜質を変化させるのではなく、イオン注入により表層部分だけの膜質を変化させるようにしているので、絶縁膜の本来の絶縁特性をほぼ維持した状態で、部分的な機能の付加を行うことができる。
前記固定電荷発現方法は、前記イオン注入によるイオンの平均飛程が、前記金属膜の厚みよりも大きく、かつ前記金属膜の厚みと前記絶縁膜の厚みの和よりも小さいのが好ましい。
このようにすれば、イオン注入による欠陥を金属膜内に分布させながらも、絶縁膜内に多く分布させることができるので、絶縁膜内に固定電荷を効率よく発現させることができる。
また前記固定電荷発現方法は、前記イオンの平均飛程とその標準偏差の和が、前記金属膜の厚みと前記絶縁膜の厚みの和よりも小さいのが好ましい。
このようにすれば、絶縁膜内に形成される欠陥の分布をより多くでき、絶縁膜の固定電荷密度を大きくすることができる。
前記固定電荷発現方法の効果を顕著に奏する前記絶縁膜の具体的態様として、シリコン酸化膜又はシリコン酸窒化膜が挙げられる。
前記固定電荷発現方法の効果を顕著に奏する前記金属膜の具体的態様としては、アルミニウム、アルミニウム合金、モリブデン、モリブデン合金、チタン又はチタン合金から構成されるものが挙げられる。
前記固定電荷発現方法の効果を顕著に奏する前記イオン注入で注入するイオン種の具体的態様としては、Ｏ、Ｎ、Ｃ等の原子イオン、Ｏ２、Ｎ２、Ｃ２等の分子イオン、又はＡｒ等の希ガスイオンから選択される１種以上があげられる。
また本発明の薄膜トランジスタの製造方法は、トップゲート型の薄膜トランジスタの製造方法であって、固定電荷を有する固定電荷層を基板の表面に形成する工程と、前記固定電荷層の表面に酸化物半導体からなるチャネル層を形成する工程と、前記チャネル層の表面にゲート絶縁層を形成する工程とを含み、前記固定電荷層を形成する工程が、前記基板の表面に第１絶縁膜を形成する工程と、前記第１絶縁膜の表面に金属膜を形成する工程と、前記金属膜を介して前記第１絶縁膜にイオン注入を行う工程とを含むことを特徴とする。
このような薄膜トランジスタの製造方法であれば、金属膜を介して第１絶縁膜にイオン注入するようにしているので、イオン注入により生成される欠陥の一部を金属膜内に分布させることができ、第１絶縁膜内における欠陥による膜質の低下を小さくできる。そしてイオン注入を行う際の金属膜の厚みや注入イオンの飛程を調整して、第１絶縁膜内に形成される欠陥分布を調整することで、第１絶縁膜内における固定電荷密度を容易に調整することができる。これにより固定電荷による薄膜トランジスタの電気的な特性制御が可能になり、高移動度で且つ正の閾値電圧での動作が容易な薄膜トランジスタを製造することができる。
また、閾値電圧を制御する固定電荷層をバックチャネル側に設けているので、第１絶縁膜内の注入イオンの分布に起因するリーク電流の発生を抑制でき、安定した薄膜トランジスタを製造することが可能となる。
前記薄膜トランジスタの製造方法は、前記固定電荷層を形成する工程が、前記第１絶縁膜にイオン注入を行った後、前記金属膜の表面に第２絶縁膜を形成する工程を含むのが好ましい。
このような第２絶縁膜を形成することで、金属膜からチャネル層への不純物の拡散を防止することができ、より安定した特性の薄膜トランジスタを製造することができる。
また前記薄膜トランジスタの製造方法では、前記第２絶縁膜が、シリコン窒化膜とシリコン酸化膜の積層膜、シリコン酸窒化膜又は酸化アルミニウム膜であるのが好ましい。
このようにすれば、第２絶縁膜が、酸化物半導体であるチャネル層の下部への酸素供給源として機能するため、より安定した特性の薄膜トランジスタを製造することができる。
前記第２絶縁膜の厚みが５０ｎｍ以上２００ｎｍ以下であるのが好ましい。
このようにすれば、固定電荷層からチャネル層へ効率よく電界を付与することができるようになる。
また本発明の薄膜トランジスタは、基板上に、固定電荷を有する固定電荷層と、酸化物半導体から成るチャネル層と、ゲート絶縁層とがこの順に積層されたトップゲート型の薄膜トランジスタであって、前記固定電荷層が、前記基板上に形成された絶縁膜と、当該絶縁膜の表面に形成された金属膜とを備え、前記絶縁膜及び前記金属膜にイオン注入により添加された元素が分布しており、前記金属膜中における前記元素の分布の平均値より、前記絶縁膜中における前記元素の分布の最大値が大きいことを特徴とする。
このような薄膜トランジスタであれば、上記した固定電荷発現方法及び薄膜トランジスタの製造方法と同様の作用効果を奏することができる。
このように構成した本発明によれば、半導体デバイスに用いられるバックチャネル側の絶縁膜内に膜質の低下を抑えながら必要な固定電荷を効率よく生成することができる。
本実施形態の固定電荷発現方法を利用した作成した薄膜トランジスタの構成を模式的に示す断面図である。 イオン注入による注入イオン分布と欠陥分布とを説明する図である。 同実施形態の薄膜トランジスタの製造工程を模式的に示す図である。 他の実施形態の薄膜トランジスタの製造工程を模式的に示す図である。 実施例で用いた評価サンプルの構成を模式的に示す図。 実施例１におけるシミュレーション結果を示す図であり、注入イオンのエネルギーと注入深さとの関係を示す図である。 実施例１における測定結果を示す図であり、イオン注入量と固定電荷密度との関係性を示す図である。
以下に、本発明の固定電荷発現方法を利用して製造した薄膜トランジスタ１００及びその製造方法の一実施形態について説明する。
＜１．薄膜トランジスタ＞
本実施形態の薄膜トランジスタ１００は所謂トップゲート型のＴＦＴであり、酸化物半導体をチャネルに用いたものである。具体的には図１に示すように、基板１と、固定電荷層２と、チャネル層（活性層）３と、ゲート絶縁層４と、ゲート電極層５と、絶縁層６と、ソース電極７及びドレイン電極８とを有しており、基板１側からこの順に積層されている。以下、各部について詳述する。
（１）基板
基板１は光を透過できるような任意の材料から構成されており、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等のプラスチック（合成樹脂）やガラス等によって構成されてよい。
（２）固定電荷層
固定電荷層２は、正の固定電荷を有するものである。本実施形態の固定電荷層２は、複数の膜が積層されて構成されたものであり、具体的には、第１絶縁膜２１と、金属膜２２と、第２絶縁膜２３とが基板１側から順に積層されたものである。
第１絶縁膜２１は、高い絶縁性を有する任意の絶縁材料から構成されてよく、例えば、シリコン酸化膜やシリコン酸窒化膜等が挙げられるが、これに限らない。なおこの第１絶縁膜２１は、基板１の表面に予め形成されている拡散防止膜であってもよい。
金属膜２２は、任意の金属材料から構成されてよく、例えばアルミニウム、アルミニウム合金、モリブデン、モリブデン合金、チタン又はチタン合金から構成されてよいが、これに限らない。金属膜の厚みは３０ｎｍ以下が好ましく、１０ｎｍ以下がより好ましいが、金属材料やイオン注入条件にも依存するため、これに限らない。
第２絶縁膜２３は、酸素を含む絶縁材料により構成されるのが好ましく、例えばシリコン窒化膜とシリコン酸化膜の積層膜、シリコン酸窒化膜又は酸化アルミニウム膜であるのが好ましい。この第２絶縁膜２３を介してチャネル層３に電界を有効に付与する観点から、第２絶縁膜２３の厚みは、例えば５０ｎｍ以上２００ｎｍ以下が好ましいが、これに限らない。
（３）チャネル層
チャネル層３は、ゲート電圧の印加により、ソース電極７とドレイン電極８間にチャネルを形成し、電流を通過させるものである。チャネル層３は、酸化物半導体からなり、例えばＩｎ、Ｇａ、Ｚｎ、Ｓｎ、Ａｌ、Ｔｉ等から選択される少なくとも１種の元素の酸化物を主成分として含んでいる。チャネル層３を構成する材料の具体例としては、例えば、Ｉｎ２Ｏ３を主構成要素とする酸化物材料、Ｉｎ－Ｇａ－Ｚｎ－Ｏ（ＩＧＺＯ）、Ｉｎ－Ａｌ－Ｍｇ－Ｏ、Ｉｎ－Ａｌ－Ｚｎ－Ｏ又はＩｎ－Ｈｆ－Ｚｎ－Ｏ等が挙げられる。このチャネル層３は例えば非晶質（アモルファス）の酸化物半導体膜により構成されている。本実施形態のチャネル層３は単層構造であるが、これに限らず、組成や結晶性が互いに異なる複数の層を重ねて構成した積層構造であってもよい。チャネル層３の厚みは、例えば３０ｎｍ以上１００ｎｍ以下が好ましく、３０ｎｍ以上５０ｎｍ以下がより好ましい。
このチャネル層３は、基板１の表面の一部を覆うように形成されている。そして基板１の表面には、チャネル層３を両側から挟むとともに、チャネル層３に電気的に接続するようにして、ソース領域層Ｓとドレイン領域層Ｄとが形成されている。このソース領域層Ｓとドレイン領域層Ｄは、積層方向に沿って形成されたコンタクトホールＨを介して、ソース電極７とドレイン電極８にそれぞれ電気的に接続されている。なおコンタクトホールＨには、例えばモリブデン等の金属が充填されている。
（４）ゲート絶縁層
ゲート絶縁層４は、チャネル層３、ソース領域層Ｓ及びドレイン領域層Ｄの表面を覆うように形成されている。このゲート絶縁層４は、高い絶縁性を有する酸化膜、窒化膜、酸窒化膜等の任意の絶縁材料から構成されている。ゲート絶縁層４は、例えば、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、Ｈｆ２等から選択される１つ以上の酸化物を含む絶縁膜であってよい。ゲート絶縁層４は、これらの導電性膜を単層構造又は２層以上の積層構造としたものであってよい。
（５）ゲート電極層
ゲート電極層５は、薄膜トランジスタ１００に印加されるゲート電圧によってチャネル層３中のキャリア密度を制御するものである。ゲート電極層５は、ゲート絶縁層４の表面において、チャネル層３の真上に位置するように形成されている。より具体的にゲート電極層５は、層内方向（積層方向に直交する方向）に沿ったその両端面の位置が、チャネル層３の両端面の位置と揃うようにして形成されている。このゲート電極層５は、高い導電性を有する任意の金属材料から構成されており、例えばＳｉ、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ｐｔ、Ａｕ、Ａｇ等から選択される１種以上の金属から構成されてよく、Ａｌ合金、Ａｇ合金、Ｍｏ合金、Ｔｉ合金等の合金により構成されてよい。
（６）絶縁層
絶縁層６は、ゲート電極層５と、ソース電極７及びドレイン電極８との間を絶縁するものであり、例えばフッ素を含有するシリコン酸化膜などにより構成される。絶縁層６は、ゲート電極層５の全面（上面及び側面）と、ゲート絶縁層４の表面を覆うように形成されている。
（７）ソース電極、ドレイン電極
ソース電極７及びドレイン電極８は、チャネル層３の表面を部分的に覆うように、互いに離間して形成されている。ソース電極７及びドレイン電極８は、ゲート電極層５と同様に、電極として機能するように高い導電性を有する材料から構成されている。ソース電極７及びドレイン電極８は、単一の材料からなる単層構造でよく、互いに異なる材料からなる複数の層を重ねた積層構造であってもよい。ソース電極７及びドレイン電極８は、絶縁層６及びゲート絶縁層４を積層方向に沿って貫通するコンタクトホールＨを介して、ソース領域層Ｓ及びドレイン領域層Ｄにそれぞれ電気的に接続されている。
（８）固定電荷層内の固定電荷
そして本実施形態の薄膜トランジスタ１００では、第１絶縁膜２１内における金属膜２２との界面近傍に、イオン注入を行うことにより形成された（発現された）正の固定電荷が存在している。
本実施形態の薄膜トランジスタ１００では、第１絶縁膜２１の厚みｄｉと、金属膜２２の厚みｄＭと、注入イオン（例えば、Ｏ、Ｎ、Ｃ等の原子イオン、Ｏ２、Ｎ２、Ｃ２等の分子イオン、Ａｒ等の希ガスイオン）の平均飛程Ｒｐと、その標準偏差ΔＲｐとの関係を調整することで、第１絶縁膜２１内における注入イオンの分布及び欠陥の分布を調整し、固定電荷層２内の正の固定電荷密度を調整するようにしている。
具体的に本実施形態の固定電荷層２は、以下の条件（Ａ）及び（Ｂ）の両方を満たすように構成されている。
（Ａ）イオン注入によるイオンの平均飛程Ｒｐが、金属膜２２の厚みｄＭよりも大きい（Ｒｐ＞ｄＭ）
（Ｂ）イオン注入によるイオンの平均飛程Ｒｐが、金属膜の厚みｄＭと第１絶縁膜２１の厚みｄｉの和よりも小さい（ｄＭ＋ｄｉ＞Ｒｐ）
さらに本実施形態の固定電荷層２は、以下の条件（Ｃ）も満たすように構成されている。
（Ｃ）イオンの平均飛程Ｒｐとその標準偏差ΔＲｐの和が、金属膜２２の厚みｄＭと第１絶縁膜２１の厚みｄｉの和よりも小さい（ｄＭ＋ｄｉ＞Ｒｐ＋ΔＲｐ）
なお、イオンの平均飛程Ｒｐとは、イオン注入されたイオンの膜中における深さ方向（積層方向）の分布の最大値の深さ位置であり、またこの場合の標準偏差ΔＲｐは、同分布の奥側（層内方向側）への拡がりを示す指標である。
そして第１絶縁膜２１と金属膜２２のいずれの膜内にも、イオン注入による注入イオンと、イオン注入による欠陥とが分布して形成されている。図２に示すように、注入イオンの分布は、金属膜２２から第１絶縁膜２１に向かうにつれて大きくなり、第１絶縁膜２１内において最大となる。またイオン注入による欠陥の分布も、金属膜２２から第１絶縁膜２１に向かうにつれて大きくなり、第１絶縁膜２１内において（より具体的には、金属膜２２との界面近傍において）最大となる。そして注入イオンの分布が最大となる深さは、欠陥の分布が最大となる深さよりも大きくなっている。
また元素の分布の観点から言うと、本実施形態の薄膜トランジスタ１００では、第１絶縁膜２１と金属膜２２の両方に、イオン注入により添加された元素が分布している。具体的には、膜厚方向において、金属膜２２中における元素の分布の平均値より、第１絶縁膜２１中における元素の分布の最大値が大きくなっている。本実施形態では、元素の分布は、金属膜２２から第１絶縁膜２１に向かう程大きくなり、第１絶縁膜２１内において最大となる。
＜２．薄膜トランジスタの製造方法＞
次に、上述した構造の薄膜トランジスタ１００の製造方法を、図３を参照して説明する。本実施形態の薄膜トランジスタ１００の製造方法は、固定電荷層形成工程と、チャネル層形成工程と、ゲート絶縁層形成工程と、ゲート電極形成工程と、ソース領域／ドレイン領域形成工程と、絶縁層形成工程と、ソース電極／ドレイン電極形成工程とを含んでいる。以下、各工程について説明する。
（１）固定電荷層形成工程
基板１上に固定電荷層２を形成する。この工程は、第１絶縁膜形成工程と、金属膜形成工程と、第１イオン注入工程と、第２絶縁膜形成工程とを順に含む。
（１－１）第１絶縁膜形成工程
まず基板１上に、シリコン酸化膜やシリコン酸窒化膜等の第１絶縁膜２１を形成する。この第１絶縁膜２１は、例えばプラズマＣＶＤ法等の既知の方法により、基板１の表面の全面を覆うように形成される。
（１－２）金属膜形成工程
次に第１絶縁膜２１の表面に金属膜２２を形成する。金属膜２２は、例えば真空蒸着等の既知の方法により、第１絶縁膜２１の表面の全面を覆うように形成される。
（１－３）第１イオン注入工程
次に、図３の（ａ）に示すように、形成した金属膜２２を介して第１絶縁膜２１に対してイオン注入を行う。イオン注入は既知のイオン注入法により行ってよい。このイオン注入工程は、積層方向から視て第１絶縁膜２１の全面に対してイオンを注入するように行われる。注入するイオン種は、例えばＯ、Ｎ、Ｃ等の原子イオン、Ｏ２、Ｎ２、Ｃ２等の分子イオン、Ａｒ等の希ガスイオンであるが、これに限らない。イオンエネルギーは、例えば５ｋｅＶ～３０ｋｅＶであるがこれに限らない。またイオン注入量（ドーズ量）は、例えば１×１０１３ｉоｎｓ／ｃｍ２～１×１０１５ｉоｎｓ／ｃｍ２であるが、これに限らない。イオンエネルギー及びイオン注入量は、イオンの平均飛程Ｒｐ及びその標準偏差ΔＲｐが上記した条件（Ａ）及び（Ｂ）を満たすように、好ましくはさらに条件（Ｃ）を満たすように設定される。これにより、第１絶縁膜２１内に正の固定電荷が形成される。
（１－４）第２絶縁膜形成工程
第１イオン注入工程後、図３の（ｂ）に示すように、例えばシリコン窒化膜とシリコン酸化膜の積層膜、シリコン酸窒化膜又は酸化アルミニウム膜等の第２絶縁膜２３を金属膜２２上に形成する。第２絶縁膜２３は、真空蒸着法等の既知の方法により金属膜２２の全面を覆うように形成されてよい。
（２）チャネル層形成工程
次に、固定電荷層２上（具体的には第２絶縁膜２３上）にチャネル層３を形成する。このチャネル層３は、既知の方法により形成してよい。例えばプラズマを用いて、ＩｎＧａＺｎＯ等の導電性酸化物焼結体をターゲットとしてスパッタリングすることにより、第２絶縁膜２３の全面を覆うようにチャネル層３を形成してよい。なおこれに限らず、他の方法により、酸化物半導体からなるチャネル層３を形成してもよい。
（３）ゲート絶縁層形成工程
次に、酸化膜、窒化膜、酸窒化膜等の任意の絶縁材料から構成されるゲート絶縁層４をチャネル層３上に形成する。ここでは、例えばプラズマＣＶＤ法等の既知の方法により、チャネル層３の全面を覆うようにゲート絶縁層４を形成する。
（４）ゲート電極形成工程
次に、ゲート絶縁層４上にゲート電極層５を形成する。ゲート電極層５は、真空蒸着法等の既知の方法により形成されてよい。
（５）ソース領域／ドレイン領域形成工程
次に、図３の（ｃ）に示すように、チャネル層３を挟むようにソース領域層Ｓ及びドレイン領域層Ｄを形成する。この工程は、レジストパターニング工程と、エッチング工程と、第２イオン注入工程とを含む。
（５－１）レジストパターニング工程
まず、ゲート電極層５
上にフォトレジストＲを塗布し、露光及び現像を行う。このフォトレジストＲは、ゲート電極層５上において、最終的にチャネル層３となる部位の直上にのみ選択的に残る。
（５－２）エッチング工程
次に、ゲート電極層５におけるフォトレジストＲで保護されていない部分をエッチングにより除去し、ゲート電極層５のパターニングを行う。
（５－３）第２イオン注入工程
次に、ゲート絶縁層４を介して、チャネル層３におけるゲート電極層５の外側の領域にイオン注入を行い、チャネル層３の両外側にソース領域層Ｓとドレイン領域層Ｄとを形成する。このイオン注入工程では、積層したフォトレジストＲ及びゲート電極層５をマスクとして行われる。なお、当該工程のイオン注入は既知の任意の方法により行われてよい。
（６）絶縁層形成工程
第２イオン注入工程の後、図３の（ｄ）に示すように、フォトレジストＲを除去してから絶縁層６を形成する。絶縁層６は、ゲート絶縁層４及びゲート電極層５の表面の全面を覆うようにして形成される。絶縁層６は、例えばプラズマＣＶＤ法等の任意の方法により形成されてよい。
（７）ソース電極／ドレイン電極形成工程
その後、図３の（ｅ）に示すように、ゲート絶縁層４上にソース電極７及びドレイン電極８を形成する。ソース電極７およびドレイン電極８の形成は、例えば、ＲＦマグネトロンスパッタリング等を用いた既知の方法により形成することができる。このソース電極７及びドレイン電極８は、エッチング等により積層方向に形成したコンタクトホールＨを介して、ソース領域層Ｓ及びドレイン領域層Ｄにそれぞれ接続させる。
以上により、本実施形態の薄膜トランジスタ１００を得ることができる。
＜３．本実施形態の効果＞
このようにした本実施形態の薄膜トランジスタ１００の製造方法によれば、金属膜２２を介して第１絶縁膜２１にイオン注入するようにしているので、イオン注入により生成される欠陥の全てを第１絶縁膜２１に分布させることなく金属膜２２内にも分布させることができ、第１絶縁膜２１内における欠陥による膜質の低下を小さくできる。そしてイオン注入を行う際の金属膜２２の厚みや注入イオンの飛程を調整して、第１絶縁膜２１内に形成される欠陥分布を調整することで、第１絶縁膜２１内に正の固定電荷を発現させるとともに、その固定電荷密度を容易に調整することができる。しかも、第１絶縁膜２１の全体の膜質を変化させるのではなく、イオン注入により表層部分だけの膜質を変化させるようにしているので、第１絶縁膜２１の本来の絶縁特性をほぼ維持した状態で、部分的な機能の付加を行うことができる。
なお、本発明の固定電荷発現方法は前記実施形態に限られるものではない。
例えば前記実施形態では固定電荷発現方法の一例として薄膜トランジスタ１００の製造方法を例示したがこれに限らない。他の実施形態では、薄膜トランジスタ以外の他の半導体デバイスの製造方法において本発明の固定電荷発現方法が用いられてもよい。
また他の実施形態の薄膜トランジスタ１００の製造方法では、図４に示すように、第１絶縁膜２１上に金属膜２２を形成した後、第２絶縁膜２３を形成する前に、第１絶縁膜２１及び金属膜２２をパターニングするようにしてもよい。
その他、本発明は前記実施形態に限られず、その趣旨を逸脱しない範囲で種々の変形が可能であるのは言うまでもない。例えば、上述した複数の例示的な実施形態は、以下の態様の具体例であることが当業者により理解される。
（態様１）酸化物半導体から成るチャネル層を有する半導体デバイスにおけるバックチャネル側の絶縁膜内に固定電荷を発現させる方法であって、前記絶縁膜を基板上に成膜した後、当該絶縁膜の表面に金属膜を成膜し、当該金属膜を介して前記絶縁膜にイオン注入を行うことにより前記絶縁膜中に固定電荷を発現させる固定電荷発現方法。
（態様２）前記イオン注入によるイオンの平均飛程が、前記金属膜の厚みよりも大きく、かつ前記金属膜の厚みと前記絶縁膜の厚みの和よりも小さい態様１に記載の固定電荷発現方法。
（態様３）前記イオンの平均飛程とその標準偏差の和が、前記金属膜の厚みと前記絶縁膜の厚みの和よりも小さい態様２に記載の固定電荷発現方法。
（態様４）前記絶縁膜が、シリコン酸化膜又はシリコン酸窒化膜である態様１～３のいずれかに記載の固定電荷発現方法。
（態様５）前記金属膜が、アルミニウム、アルミニウム合金、モリブデン、モリブデン合金、チタン又はチタン合金から構成されるものである態様１～４のいずれかに記載の固定電荷発現方法。
（態様６）前記イオン注入で注入するイオン種は、Ｏ、Ｎ、Ｃ等の原子イオン、Ｏ２、Ｎ２、Ｃ２等の分子イオン、又はＡｒ等の希ガスイオンから選択される１種以上である態様１～５のいずれかに記載の固定電荷発現方法。
（態様７）トップゲート型の薄膜トランジスタの製造方法であって、固定電荷を有する固定電荷層を基板の表面に形成する工程と、前記固定電荷層の表面に酸化物半導体からなるチャネル層を形成する工程と、前記チャネル層の表面にゲート絶縁層を形成する工程とを含み、前記固定電荷層を形成する工程が、前記基板の表面に第１絶縁膜を形成する工程と、前記第１絶縁膜の表面に金属膜を形成する工程と、前記金属膜を介して前記第１絶縁膜にイオン注入を行う工程とを含む薄膜トランジスタの製造方法。
（態様８）前記固定電荷層を形成する工程が、前記第１絶縁膜にイオン注入を行った後、前記金属膜の表面に第２絶縁膜を形成する工程を含む態様７に記載の薄膜トランジスタの製造方法。
（態様９）前記第２絶縁膜が、シリコン窒化膜とシリコン酸化膜の積層膜、シリコン酸窒化膜又は酸化アルミニウム膜である態様８に記載の薄膜トランジスタの製造方法。
（態様１０）前記第２絶縁膜の厚みが５０ｎｍ以上２００ｎｍ以下である態様８又は９に記載の薄膜トランジスタの製造方法。
（態様１１）基板上に、固定電荷を有する固定電荷層と、酸化物半導体から成るチャネル層と、ゲート絶縁層とがこの順に積層されたトップゲート型の薄膜トランジスタであって、前記固定電荷層が、前記基板上に形成された絶縁膜と、当該絶縁膜の表面に形成された金属膜とを備え、前記絶縁膜及び前記金属膜にイオン注入により添加された元素が分布しており、前記金属膜中における前記元素の分布の平均値より、前記絶縁膜中における前記元素の分布の最大値が大きい薄膜トランジスタ。
＜実施例：金属層の厚み、イオン注入量と固定電荷密度との関係性＞
イオン注入時における金属層の厚み及びイオン注入量と、固定電荷密度との関係性を実験により評価した。
（１）評価サンプル
この実施例では、図５に示すように、シリコン基板上に熱酸化シリコン膜と金属層を積層した評価サンプル（金属層有サンプル）と、シリコン基板上に熱酸化シリコン膜のみを積層した評価サンプル（金属層無サンプル）の２種類の評価サンプルを準備した。各評価サンプルにおいて、シリコン基板は、ｎ型であり、比抵抗１～１０Ωｃｍのものを用いた。また各評価サンプルにおいて、熱酸化シリコン膜の膜厚は１００ｎｍとした。また金属層有サンプルでは、金属層として、膜厚約１０ｎｍのＡｌ－Ｓｉ合金膜を形成した。
（２）イオン注入
そして準備した各評価サンプルに対して、イオン注入量と注入するイオン種を変えてイオン注入を行った。イオン注入量（ドーズ量）は１×１０１３ｉоｎｓ／ｃｍ２～１×１０１５ｉоｎｓ／ｃｍ２とした。また、金属層有サンプルへの注入イオン種はＮ＋とし、金属層無サンプルへの注入イオン種は、Ｎ＋、Ｏ＋、Ａｒ＋とした。またいずれの評価サンプルも、注入するイオンエネルギーを１０ｋｅＶとした。なお、注入イオン（Ｎ＋，Ｏ＋、Ａｒ＋）のイオンエネルギーと注入深さとの関係をシミュレーションソフト（ＳＲＩＭ２０１３）を用いて計算した結果を図６に示す。このシミュレーションでは、イオン注入の対象を、Ｓｉ基板上に酸化シリコン膜（膜厚１００ｎｍ）とし、注入イオンのエネルギーを５～３０ｋｅＶとしている。
（３）固定電荷密度の評価
そして、イオン注入後の各評価サンプルにおける熱酸化シリコン膜の固定電荷密度をＣ－Ｖ法により測定した。なお金属層無サンプルに対しては、熱酸化シリコン膜に接触する電極を形成して行った。その結果を図７に示す。
図７に示すように、イオン注入前に測定した熱酸化シリコン膜の固定電荷密度（約３×１０１１／ｃｍ２）に対して、金属層であるＡｌ膜（１０ｎｍ）を介してイオン注入（イオン種：Ｎ＋）を行った金属層有サンプルでは、注入イオンと欠陥とのバランスが取れて固定電荷の大きな変化は見えなかった。一方で、金属層の厚みを十分に小さくした（ここでは０ｎｍ）金属層無サンプルでは、イオン注入後に正の固定電荷の増加が見られた。酸化シリコン中の欠陥は正の固定電荷を発現することが通常知られていることから、金属層の厚みを小さくすることでイオン注入時に酸化シリコン膜中に生成される欠陥が増加し、これにより正の電荷が増加したものと考えられる。この結果から、イオン注入時における金属層の厚みを変化させることによって、酸化シリコン膜中に正の固定電荷を発現させるとともに、その固定電荷密度を制御できることを確認できた。
また、図６に示す注入イオンの深さ分布からは、重い元素に比べて軽い元素がより深く入り込み、Ｎ＋、Ｏ＋、Ａｒ＋の順に深く入ることが分かる。図７において、注入するイオン種の違いによりシリコン酸化膜の固定電荷密度が異なるのはこのためと考えられる。
以上の結果から、酸化シリコン膜に形成される正の固定電荷密度（又は電荷量）は、金属層の厚みと注入するイオン種とイオン注入量とで制御することができることを確認できた。また酸化シリコン膜の厚みをイオンの注入深さより充分大きくすることで、絶縁膜としての機能を損なわずに機能を付加できることを確認できた。
１００・・・薄膜トランジスタ
１ ・・・基板
２ ・・・固定電荷層
２１ ・・・第１絶縁膜
２２ ・・・金属膜
２３ ・・・第２絶縁膜
３ ・・・チャネル層
４ ・・・ゲート絶縁層
５ ・・・ゲート電極層
６ ・・・保護層
７ ・・・ソース電極層
８ ・・・ドレイン電極層

Claims (11)

  1. 酸化物半導体から成るチャネル層を有する半導体デバイスにおけるバックチャネル側の絶縁膜内に固定電荷を発現させる方法であって、
    前記絶縁膜を基板上に成膜した後、当該絶縁膜の表面に金属膜を成膜し、当該金属膜を介して前記絶縁膜にイオン注入を行うことにより前記絶縁膜中に固定電荷を発現させる方法。
  2. 前記イオン注入によるイオンの平均飛程が、前記金属膜の厚みよりも大きく、かつ前記金属膜の厚みと前記絶縁膜の厚みの和よりも小さい請求項１に記載の固定電荷発現方法。
  3. 前記イオンの平均飛程とその標準偏差の和が、前記金属膜の厚みと前記絶縁膜の厚みの和よりも小さい請求項２に記載の固定電荷発現方法。
  4. 前記絶縁膜が、シリコン酸化膜又はシリコン酸窒化膜である請求項１に記載の固定電荷発現方法。
  5. 前記金属膜が、アルミニウム、アルミニウム合金、モリブデン、モリブデン合金、チタン又はチタン合金から構成されるものである請求項１に記載の固定電荷発現方法。
  6. 前記イオン注入で注入するイオン種は、Ｏ、Ｎ、Ｃ等の原子イオン、Ｏ２、Ｎ２、Ｃ２等の分子イオン、又はＡｒ等の希ガスイオンから選択される１種以上である請求項１に記載の固定電荷発現方法。
  7. トップゲート型の薄膜トランジスタの製造方法であって、
    固定電荷を有する固定電荷層を基板の表面に形成する工程と、
    前記固定電荷層の表面に酸化物半導体からなるチャネル層を形成する工程と、
    前記チャネル層の表面にゲート絶縁層を形成する工程とを含み、
    前記固定電荷層を形成する工程が、
    前記基板の表面に第１絶縁膜を形成する工程と、
    前記第１絶縁膜の表面に金属膜を形成する工程と、
    前記金属膜を介して前記第１絶縁膜にイオン注入を行う工程とを含む薄膜トランジスタの製造方法。
  8. 前記固定電荷層を形成する工程が、前記第１絶縁膜にイオン注入を行った後、前記金属膜の表面に第２絶縁膜を形成する工程を含む請求項７に記載の薄膜トランジスタの製造方法。
  9. 前記第２絶縁膜が、シリコン窒化膜とシリコン酸化膜の積層膜、シリコン酸窒化膜又は酸化アルミニウム膜である請求項８に記載の薄膜トランジスタの製造方法。
  10. 前記第２絶縁膜の厚みが５０ｎｍ以上２００ｎｍ以下である請求項８に記載の薄膜トランジスタの製造方法。
  11. 基板上に、固定電荷を有する固定電荷層と、酸化物半導体から成るチャネル層と、ゲート絶縁層とがこの順に積層されたトップゲート型の薄膜トランジスタであって、
    前記固定電荷層が、前記基板上に形成された絶縁膜と、当該絶縁膜の表面に形成された金属膜を備え、
    前記絶縁膜及び前記金属膜にイオン注入により添加された元素が分布しており、
    前記絶縁膜内における前記元素の分布の最大値が、前記金属膜内における前記元素の分布の平均値より大きい薄膜トランジスタ。
JP2022089081A 2022-05-31 2022-05-31 固定電荷発現方法、薄膜トランジスタの製造方法及び薄膜トランジスタ Active JP7382608B1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2022089081A JP7382608B1 (ja) 2022-05-31 2022-05-31 固定電荷発現方法、薄膜トランジスタの製造方法及び薄膜トランジスタ
CN202380010510.4A CN117501453A (zh) 2022-05-31 2023-03-16 固定电荷显现方法、薄膜晶体管的制造方法及薄膜晶体管
PCT/JP2023/010361 WO2023233757A1 (ja) 2022-05-31 2023-03-16 固定電荷発現方法、薄膜トランジスタの製造方法及び薄膜トランジスタ
KR1020237031267A KR102679913B1 (ko) 2022-05-31 2023-03-16 고정 전하 발현 방법, 박막 트랜지스터의 제조 방법, 및 박막 트랜지스터
TW112118139A TW202349498A (zh) 2022-05-31 2023-05-16 固定電荷顯現方法、薄膜電晶體的製造方法及薄膜電晶體

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022089081A JP7382608B1 (ja) 2022-05-31 2022-05-31 固定電荷発現方法、薄膜トランジスタの製造方法及び薄膜トランジスタ

Publications (2)

Publication Number Publication Date
JP7382608B1 true JP7382608B1 (ja) 2023-11-17
JP2023176664A JP2023176664A (ja) 2023-12-13

Family

ID=88748713

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022089081A Active JP7382608B1 (ja) 2022-05-31 2022-05-31 固定電荷発現方法、薄膜トランジスタの製造方法及び薄膜トランジスタ

Country Status (4)

Country Link
JP (1) JP7382608B1 (ja)
CN (1) CN117501453A (ja)
TW (1) TW202349498A (ja)
WO (1) WO2023233757A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015057818A (ja) 2013-08-09 2015-03-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2019208068A (ja) 2019-08-07 2019-12-05 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP2020027942A (ja) 2018-08-09 2020-02-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2020150173A (ja) 2019-03-14 2020-09-17 株式会社ジャパンディスプレイ 半導体装置及びその作製方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261800A (ja) * 1997-03-19 1998-09-29 Fujitsu Ltd 絶縁膜中の固定電荷の形成方法及び薄膜トランジスタの製造方法
JP3447958B2 (ja) * 1997-06-19 2003-09-16 松下電器産業株式会社 半導体装置及びその製造方法
JP2011222767A (ja) * 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
KR101286704B1 (ko) * 2011-09-15 2013-07-16 서강대학교산학협력단 매몰절연막에 고정 전하층을 갖는 트랜지스터 및 그 제조방법
JP6273606B2 (ja) * 2014-01-31 2018-02-07 国立研究開発法人物質・材料研究機構 固定電荷を内部に誘起したゲート絶縁膜
JP6357665B2 (ja) * 2014-12-05 2018-07-18 株式会社Ｊｏｌｅｄ 薄膜トランジスタ基板及びその製造方法
CN109560044A (zh) * 2018-11-05 2019-04-02 复旦大学 一种抑制薄膜晶体管阈值电压漂移的方法
CN113488488B (zh) * 2021-06-30 2023-10-17 昆山国显光电有限公司 阵列基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015057818A (ja) 2013-08-09 2015-03-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2020027942A (ja) 2018-08-09 2020-02-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2020150173A (ja) 2019-03-14 2020-09-17 株式会社ジャパンディスプレイ 半導体装置及びその作製方法
JP2019208068A (ja) 2019-08-07 2019-12-05 株式会社東芝 半導体装置、電源回路、及び、コンピュータ

Also Published As

Publication number Publication date
JP2023176664A (ja) 2023-12-13
WO2023233757A1 (ja) 2023-12-07
CN117501453A (zh) 2024-02-02
TW202349498A (zh) 2023-12-16
KR20230167757A (ko) 2023-12-11

Similar Documents

Publication Publication Date Title
JP5546733B2 (ja) 薄膜トランジスタ及びその製造方法
JP2014131047A (ja) 薄膜トランジスタ、および薄膜トランジスタ表示板
TW201937744A (zh) 裝置及方法
JP2002368225A (ja) 半導体装置及びその製造方法
US20090045466A1 (en) Semiconductor device
TWI508171B (zh) 半導體元件結構及其製造方法
JP3819793B2 (ja) 成膜方法及び半導体装置の製造方法
JP7382608B1 (ja) 固定電荷発現方法、薄膜トランジスタの製造方法及び薄膜トランジスタ
CN111029404A (zh) 基于鳍形栅结构的p-GaN/AlGaN/GaN增强型器件及其制作方法
US10205026B2 (en) Thin film transistor having a composite metal gate layer
CN110034178B (zh) 薄膜晶体管及其制备方法、阵列基板和显示装置
KR20160109647A (ko) 박막 트랜지스터 기판 및 그 제조방법
JP6394518B2 (ja) 半導体デバイスおよびその製造方法
JPS5860574A (ja) 電界効果トランジスタの製造方法
KR102679913B1 (ko) 고정 전하 발현 방법, 박막 트랜지스터의 제조 방법, 및 박막 트랜지스터
WO2023233761A1 (ja) 固定電荷制御方法、薄膜トランジスタの製造方法及び薄膜トランジスタ
WO2023233762A1 (ja) 固定電荷制御方法及び薄膜トランジスタの製造方法
CN116487260A (zh) 高电子迁移率晶体管及其制作方法
JP7492410B2 (ja) 画素回路及びその製造方法
CN117116764B (zh) 一种氮化镓器件及其制作方法
JP2023054475A (ja) 半導体装置及びその製造方法
CN109962106B (zh) Mosfet器件及其制造方法
WO2018181296A1 (ja) チャネルエッチ型薄膜トランジスタの製造方法
JPS6160588B2 (ja)
JPS6190470A (ja) 化合物半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230706

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20230706

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231012

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231027

R150 Certificate of patent or registration of utility model

Ref document number: 7382608

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150