KR20230167757A - 고정 전하 발현 방법, 박막 트랜지스터의 제조 방법, 및 박막 트랜지스터 - Google Patents

고정 전하 발현 방법, 박막 트랜지스터의 제조 방법, 및 박막 트랜지스터 Download PDF

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KR20230167757A
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토시유키 사메시마
요시타카 세토구치
야스노리 안도
토시히코 사카이
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고꾸리쯔 다이가꾸호우징 도쿄노우코우다이가쿠
닛신덴키 가부시키 가이샤
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Abstract

산화물 반도체로 이루어지는 채널층을 갖는 반도체 디바이스에 있어서의 백 채널측의 절연막 중에 고정 전하를 발현시키는 방법으로서, 상기 절연막을 성막한 후 상기 절연막의 표면에 금속막을 성막하고, 상기 금속막을 통해 상기 절연막에 이온 주입을 행함으로써 상기 절연막 중에 고정 전하를 발현시키는 고정 전하 발현 방법.

Description

고정 전하 발현 방법, 박막 트랜지스터의 제조 방법, 및 박막 트랜지스터
본 발명은 고정 전하 발현 방법, 박막 트랜지스터의 제조 방법, 및 박막 트랜지스터에 관한 것이다.
최근, In-Ga-Zn-O계(IGZO) 등의 산화물 반도체를 채널층에 사용한 박막 트랜지스터(TFT)의 개발이 활발하게 행해져 있다.
이와 같은 박막 트랜지스터로서, 예를 들면 특허문헌 1에는 채널층에 접촉하는 게이트 절연층이나 채널 보호층을 구성하는 절연막으로서, 막 밀도가 작은(2.70~2.79g/㎤) 산화알루미늄을 사용하는 것이 개시되어 있다. 이 박막 트랜지스터에서는 이와 같은 막 밀도가 작은 산화알루미늄을 절연막으로 함으로써, 절연막 내의 음의 고정 전하 밀도를 크게 할 수 있고, 이것에 의해 박막 트랜지스터의 역치 전압을 정방향으로 시프트시켜 신뢰성을 향상할 수 있다는 것이 기재되어 있다.
일본 특허공개 2011-222767호 공보
그러나, 특허문헌 1에 개시되는 박막 트랜지스터에서는 막 밀도를 작게 함으로써, 바꿔 말하면 막질을 악화시킴으로써 음의 고정 전하를 발현시키도록 하고 있으므로, 리크 전류의 증대나 환경 변화에 의한 신뢰성 저하의 우려가 있다.
본 발명은 이와 같은 문제를 감안하여 이루어진 것이며, 반도체 디바이스에 사용되는 백 채널측의 절연막 내에 막질의 저하를 억제하면서 필요한 고정 전하를 효율 좋게 생성하는 것을 주된 과제로 하는 것이다.
즉, 본 발명에 의한 고정 전하 발현 방법은 산화물 반도체로 이루어지는 채널층을 갖는 반도체 디바이스에 있어서의 백 채널측의 절연막 내의 고정 전하를 발현시키는 방법으로서, 상기 절연막을 기판 상에 성막한 후 상기 절연막의 표면에 금속막을 성막하고, 상기 금속막을 통해 상기 절연막에 이온 주입을 행함으로써 상기 절연막 중에 고정 전하를 발현시키는 것을 특징으로 한다.
이와 같은 구성이면, 금속막을 통해 절연막에 이온 주입하도록 하고 있으므로, 이온 주입에 의해 생성되는 결함의 전체를 절연막에 분포시키는 일 없이 금속막 내에도 분포시킬 수 있고, 절연막 내에 있어서의 결함에 의한 막질의 저하를 작게 할 수 있다. 그리고 이온 주입을 행할 때의 금속막의 두께나 주입 이온의 비정을 조정해서, 절연막 내에 형성되는 결함 분포를 조정함으로써 절연막 내에 고정 전하를 발현시킴과 아울러, 그 고정 전하 밀도를 용이하게 조정할 수 있다. 게다가, 절연막의 전체의 막질을 변화시키는 것이 아니라 이온 주입에 의해 표층 부분만의 막질을 변화시키도록 하고 있으므로, 절연막의 본래의 절연 특성을 거의 유지한 상태에서 부분적인 기능의 부가를 행할 수 있다.
상기 고정 전하 발현 방법은 상기 이온 주입에 의한 이온의 평균 비정이 상기 금속막의 두께보다 크고, 또한 상기 금속막의 두께와 상기 절연막의 두께의 합보다 작은 것이 바람직하다.
이와 같이 하면, 이온 주입에 의한 결함을 금속막 내에 분포시키면서도 절연막 내에 많이 분포시킬 수 있으므로, 절연막 내에 고정 전하를 효율 좋게 발현시킬 수 있다.
또한, 상기 고정 전하 발현 방법은 상기 이온의 평균 비정과 그 표준 편차의 합이 상기 금속막의 두께와 상기 절연막의 두께의 합보다 작은 것이 바람직하다.
이와 같이 하면, 절연막 내에 형성되는 결함의 분포를 보다 많게 할 수 있고, 절연막의 고정 전하 밀도를 크게 할 수 있다.
상기 고정 전하 발현 방법의 효과를 현저하게 나타내는 상기 절연막의 구체적 양태로서 실리콘 산화막 또는 실리콘 산질화막을 들 수 있다.
상기 고정 전하 발현 방법의 효과를 현저하게 나타내는 상기 금속막의 구체적 양태로서는 알루미늄, 알루미늄 합금, 몰리브덴, 몰리브덴 합금, 티탄 또는 티탄 합금으로 구성되는 것을 들 수 있다.
상기 고정 전하 발현 방법의 효과를 현저하게 나타내는 상기 이온 주입으로 주입하는 이온종의 구체적 양태로서는 O, N, C 등의 원자 이온, O2, N2, C2 등의 분자 이온, 또는 Ar 등의 희가스 이온으로부터 선택되는 1종 이상을 들 수 있다.
또한, 본 발명의 박막 트랜지스터의 제조 방법은 톱 게이트형의 박막 트랜지스터의 제조 방법으로서, 고정 전하를 갖는 고정 전하층을 기판의 표면에 형성하는 공정과, 상기 고정 전하층의 표면에 산화물 반도체로 이루어지는 채널층를 형성하는 공정과, 상기 채널층의 표면에 게이트 절연층을 형성하는 공정을 포함하고, 상기 고정 전하층을 형성하는 공정이 상기 기판의 표면에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막의 표면에 금속막을 형성하는 공정과, 상기 금속막을 통해 상기 제 1 절연막에 이온 주입을 행하는 공정을 포함하는 것을 특징으로 한다.
이와 같은 박막 트랜지스터의 제조 방법이면, 금속막을 통해 제 1 절연막에 이온 주입하도록 하고 있으므로, 이온 주입에 의해 생성되는 결함의 일부를 금속막 내에 분포시킬 수 있고, 제 1 절연막 내에 있어서의 결함에 의한 막질의 저하를 작게 할 수 있다. 그리고 이온 주입을 행할 때의 금속막의 두께나 주입 이온의 비정을 조정하고, 제 1 절연막 내에 형성되는 결함 분포를 조정함으로써 제 1 절연막 내에 있어서의 고정 전하 밀도를 용이하게 조정할 수 있다. 이것에 의해 고정 전하에 의한 박막 트랜지스터의 전기적인 특성 제어가 가능해지고, 고이동도이며 또한 양의 역치 전압에서의 동작이 용이한 박막 트랜지스터를 제조할 수 있다.
또한, 역치 전압을 제어하는 고정 전하층을 백 채널측에 형성하고 있으므로, 제 1 절연막 내의 주입 이온의 분포에 기인하는 리크 전류의 발생을 억제할 수 있고, 안정적인 박막 트랜지스터를 제조하는 것이 가능해진다.
상기 박막 트랜지스터의 제조 방법은 상기 고정 전하층을 형성하는 공정이 상기 제 1 절연막에 이온 주입을 행한 후, 상기 금속막의 표면에 제 2 절연막을 형성하는 공정을 포함하는 것이 바람직하다.
이와 같은 제 2 절연막을 형성함으로써 금속막으로부터 채널층으로의 불순물의 확산을 방지할 수 있고, 보다 안정적인 특성의 박막 트랜지스터를 제조할 수 있다.
또한, 상기 박막 트랜지스터의 제조 방법에서는, 상기 제 2 절연막이 실리콘 질화막과 실리콘 산화막의 적층막, 실리콘 산질화막 또는 산화알루미늄막인 것이 바람직하다.
이와 같이 하면, 제 2 절연막이 산화물 반도체인 채널층의 하부로의 산소 공급원으로서 기능하기 때문에, 보다 안정적인 특성의 박막 트랜지스터를 제조할 수 있다.
상기 제 2 절연막의 두께가 50㎚ 이상 200㎚ 이하인 것이 바람직하다.
이와 같이 하면, 고정 전하층으로부터 채널층으로 효율 좋게 전계를 부여할 수 있게 된다.
또한, 본 발명의 박막 트랜지스터는 기판 상에 고정 전하를 갖는 고정 전하층과, 산화물 반도체로 이루어지는 채널층과, 게이트 절연층이 이 순서대로 적층된 톱 게이트형의 박막 트랜지스터로서, 상기 고정 전하층이 상기 기판 상에 형성된 절연막과, 상기 절연막의 표면에 형성된 금속막을 구비하고, 상기 절연막 및 상기 금속막에 이온 주입에 의해 첨가된 원소가 분포하고 있으며, 상기 금속막 중에 있어서의 상기 원소의 분포의 평균값보다, 상기 절연막 중에 있어서의 상기 원소의 분포의 최대값이 큰 것을 특징으로 한다.
이와 같은 박막 트랜지스터이면, 상술한 고정 전하 발현 방법 및 박막 트랜지스터의 제조 방법과 마찬가지의 작용 효과를 나타낼 수 있다.
이와 같이 구성한 본 발명에 의하면, 반도체 디바이스에 사용되는 백 채널측의 절연막 내에 막질의 저하를 억제하면서 필요한 고정 전하를 효율 좋게 생성할 수 있다.
도 1은 본 실시형태의 고정 전하 발현 방법을 이용한 작성한 박막 트랜지스터의 구성을 모식적으로 나타내는 단면도이다.
도 2는 이온 주입에 의한 주입 이온 분포와 결함 분포를 설명하는 도면이다.
도 3은 동 실시형태의 박막 트랜지스터의 제조 공정을 모식적으로 나타내는 도면이다.
도 4는 다른 실시형태의 박막 트랜지스터의 제조 공정을 모식적으로 나타내는 도면이다.
도 5는 실시예에서 사용한 평가 샘플의 구성을 모식적으로 나타내는 도면이다.
도 6은 실시예 1에 있어서의 시뮬레이션 결과를 나타내는 도면이며, 주입 이온의 에너지와 주입 깊이의 관계를 나타내는 도면이다.
도 7은 실시예 1에 있어서의 측정 결과를 나타내는 도면이며, 이온 주입량과 고정 전하 밀도의 관계성을 나타내는 도면이다.
이하에, 본 발명의 고정 전하 발현 방법을 이용해서 제조한 박막 트랜지스터(100) 및 그 제조 방법의 일실시형태에 대해서 설명한다.
<1. 박막 트랜지스터>
본 실시형태의 박막 트랜지스터(100)는 소위 톱 게이트형의 TFT이며, 산화물 반도체를 채널에 사용한 것이다. 구체적으로는 도 1에 나타내는 바와 같이, 기판(1)과, 고정 전하층(2)과, 채널층(활성층)(3)과, 게이트 절연층(4)과, 게이트 전극층(5)과, 절연층(6)과, 소스 전극(7), 및 드레인 전극(8)을 갖고 있으며, 기판(1)측으로부터 이 순서대로 적층되어 있다. 이하, 각 부에 대해서 상세하게 설명한다.
(1) 기판
기판(1)은 광을 투과할 수 있는 임의의 재료로 구성되어 있으며, 예를 들면 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES), 아크릴, 폴리이미드 등의 플라스틱(합성 수지)이나 유리 등에 의해 구성되어도 좋다.
(2) 고정 전하층
고정 전하층(2)은 양의 고정 전하를 갖는 것이다. 본 실시형태의 고정 전하층(2)은 복수의 막이 적층되어 구성된 것이며, 구체적으로는 제 1 절연막(21)과, 금속막(22)과, 제 2 절연막(23)이 기판(1)측으로부터 순서대로 적층된 것이다.
제 1 절연막(21)은 높은 절연성을 갖는 임의의 절연 재료로 구성되어도 좋고, 예를 들면 실리콘 산화막이나 실리콘 산질화막 등을 들 수 있지만, 이것에 한정되지 않는다. 또한, 이 제 1 절연막(21)은 기판(1)의 표면에 미리 형성되어 있는 확산 방지막이어도 좋다.
금속막(22)은 임의의 금속 재료로 구성되어도 좋고, 예를 들면 알루미늄, 알루미늄 합금, 몰리브덴, 몰리브덴 합금, 티탄 또는 티탄 합금으로 구성되어도 좋지만, 이것에 한정되지 않는다. 금속막의 두께는 30㎚ 이하가 바람직하고, 10㎚ 이하가 보다 바람직하지만, 금속 재료나 이온 주입 조건에도 의존하기 때문에 이것에 한정되지 않는다.
제 2 절연막(23)은 산소를 포함하는 절연 재료에 의해 구성되는 것이 바람직하고, 예를 들면 실리콘 질화막과 실리콘 산화막의 적층막, 실리콘 산질화막 또는 산화알루미늄막인 것이 바람직하다. 이 제 2 절연막(23)을 통해 채널층(3)에 전계를 유효하게 부여하는 관점으로부터 제 2 절연막(23)의 두께는, 예를 들면 50㎚ 이상 200㎚ 이하가 바람직하지만, 이것에 한정되지 않는다.
(3) 채널층
채널층(3)은 게이트 전압의 인가에 의해 소스 전극(7)과 드레인 전극(8) 사이에 채널을 형성하고, 전류를 통과시키는 것이다. 채널층(3)은 산화물 반도체로 이루어지고, 예를 들면 In, Ga, Zn, Sn, Al, Ti 등으로부터 선택되는 적어도 1종의 원소의 산화물을 주성분으로서 포함하고 있다. 채널층(3)을 구성하는 재료의 구체예로서는, 예를 들면 In2O3을 주 구성 요소로 하는 산화물 재료, In-Ga-Zn-O(IGZO), In-Al-Mg-O, In-Al-Zn-O, 또는 In-Hf-Zn-O 등을 들 수 있다. 이 채널층(3)은, 예를 들면 비정질(어모퍼스)의 산화물 반도체막에 의해 구성되어 있다. 본 실시형태의 채널층(3)은 단층 구조이지만 이것에 한정되지 않고, 조성이나 결정성이 서로 상이한 복수의 층을 겹쳐서 구성한 적층 구조이어도 좋다. 채널층(3)의 두께는, 예를 들면 30㎚ 이상 100㎚ 이하가 바람직하고, 30㎚ 이상 50㎚ 이하가 보다 바람직하다.
이 채널층(3)은 기판(1)의 표면의 일부를 덮도록 형성되어 있다. 그리고 기판(1)의 표면에는 채널층(3)을 양측으로부터 샌드위칭함과 아울러, 채널층(3)에 전기적으로 접속하도록 해서 소스 영역층(S)과 드레인 영역층(D)이 형성되어 있다. 이 소스 영역층(S)과 드레인 영역층(D)은 적층 방향을 따라 형성된 콘택트 홀(H)을 통해 소스 전극(7)과 드레인 전극(8)에 각각 전기적으로 접속되어 있다. 또한, 콘택트 홀(H)에는, 예를 들면 몰리브덴 등의 금속이 충전되어 있다.
(4) 게이트 절연층
게이트 절연층(4)은 채널층(3), 소스 영역층(S), 및 드레인 영역층(D)의 표면을 덮도록 형성되어 있다. 이 게이트 절연층(4)은 높은 절연성을 갖는 산화막, 질화막, 산질화막 등의 임의의 절연 재료로 구성되어 있다. 게이트 절연층(4)은, 예를 들면 SiOx, SiNx, SiON, Al2O3, Y2O3, Ta2O5, Hf2 등으로부터 선택되는 1개 이상의 산화물을 포함하는 절연막이어도 좋다. 게이트 절연층(4)은 이들 도전성막을 단층 구조 또는 2층 이상의 적층 구조로 한 것이어도 좋다.
(5) 게이트 전극층
게이트 전극층(5)은 박막 트랜지스터(100)에 인가되는 게이트 전압에 의해 채널층(3) 중의 캐리어 밀도를 제어하는 것이다. 게이트 전극층(5)은 게이트 절연층(4)의 표면에 있어서, 채널층(3)의 바로 위에 위치하도록 형성되어 있다. 보다 구체적으로 게이트 전극층(5)은, 층내 방향(적층 방향에 직교하는 방향)을 따른 그 양 단면의 위치가 채널층(3)의 양 단면의 위치와 일치하도록 해서 형성되어 있다. 이 게이트 전극층(5)은 높은 도전성을 갖는 임의의 금속 재료로 구성되어 있으며, 예를 들면 Si, Al, Mo, Cr, Ta, Ti, Pt, Au, Ag 등으로부터 선택되는 1종 이상의 금속으로 구성되어도 좋고, Al 합금, Ag 합금, Mo 합금, Ti 합금 등의 합금에 의해 구성되어도 좋다.
(6) 절연층
절연층(6)은 게이트 전극층(5)과, 소스 전극(7), 및 드레인 전극(8) 사이를 절연하는 것이며, 예를 들면 불소를 함유하는 실리콘 산화막 등에 의해 구성된다. 절연층(6)은 게이트 전극층(5)의 전체 면(상면 및 측면)과 게이트 절연층(4)의 표면을 덮도록 형성되어 있다.
(7) 소스 전극, 드레인 전극
소스 전극(7) 및 드레인 전극(8)은 채널층(3)의 표면을 부분적으로 덮도록 서로 이간되어 형성되어 있다. 소스 전극(7) 및 드레인 전극(8)은 게이트 전극층(5)과 마찬가지로, 전극으로서 기능하도록 높은 도전성을 갖는 재료로 구성되어 있다. 소스 전극(7) 및 드레인 전극(8)은 단일의 재료로 이루어지는 단층 구조이어도 좋고, 서로 상이한 재료로 이루어지는 복수의 층을 겹친 적층 구조이어도 좋다. 소스 전극(7) 및 드레인 전극(8)은, 절연층(6) 및 게이트 절연층(4)을 적층 방향을 따라 관통하는 콘택트 홀(H)을 통해 소스 영역층(S) 및 드레인 영역층(D)에 각각 전기적으로 접속되어 있다.
(8) 고정 전하층 내의 고정 전하
그리고 본 실시형태의 박막 트랜지스터(100)에서는, 제 1 절연막(21) 내에 있어서의 금속막(22)과의 계면 근방에 이온 주입을 행함으로써 형성된(발현된) 양의 고정 전하가 존재하고 있다.
본 실시형태의 박막 트랜지스터(100)에서는 제 1 절연막(21)의 두께(di)와, 금속막(22)의 두께(dM)와, 주입 이온(예를 들면, O, N, C 등의 원자 이온, O2, N2, C2 등의 분자 이온, Ar 등의 희가스 이온)의 평균 비정(Rp)과, 그 표준 편차(ΔRp)의 관계를 조정함으로써 제 1 절연막(21) 내에 있어서의 주입 이온의 분포 및 결함의 분포를 조정하고, 고정 전하층(2) 내의 양의 고정 전하 밀도를 조정하도록 하고 있다.
구체적으로 본 실시형태의 고정 전하층(2)은 이하의 조건 (A) 및 (B)의 양방을 충족하도록 구성되어 있다.
(A) 이온 주입에 의한 이온의 평균 비정(Rp)이 금속막(22)의 두께(dM)보다 크다(Rp>dM)
(B) 이온 주입에 의한 이온의 평균 비정(Rp)이 금속막의 두께(dM)와 제 1 절연막(21)의 두께(di)의 합보다 작다(dM+di>Rp)
또한, 본 실시형태의 고정 전하층(2)은 이하의 조건 (C)도 충족하도록 구성되어 있다.
(C) 이온의 평균 비정(Rp)과 그 표준 편차(ΔRp)의 합이 금속막(22)의 두께(dM)와 제 1 절연막(21)의 두께(di)의 합보다 작다(dM+di>Rp+ΔRp)
또한, 이온의 평균 비정(Rp)이란 이온 주입된 이온의 막 중에 있어서의 깊이 방향(적층 방향)의 분포의 최대값의 깊이 위치이며, 또한 이 경우의 표준 편차(ΔRp)는 동 분포의 안측(층내 방향측)으로의 넓어짐을 나타내는 지표이다.
그리고 제 1 절연막(21)과 금속막(22) 중 어느 막 내에도 이온 주입에 의한 주입 이온과, 이온 주입에 의한 결함이 분포해서 형성되어 있다. 도 2에 나타내는 바와 같이, 주입 이온의 분포는 금속막(22)으로부터 제 1 절연막(21)을 향함에 따라 커지고, 제 1 절연막(21) 내에 있어서 최대가 된다. 또한, 이온 주입에 의한 결함의 분포도 금속막(22)으로부터 제 1 절연막(21)을 향함에 따라 커지고, 제 1 절연막(21) 내에 있어서(보다 구체적으로는, 금속막(22)과의 계면 근방에 있어서) 최대가 된다. 그리고 주입 이온의 분포가 최대가 되는 깊이는, 결함의 분포가 최대가 되는 깊이보다 크게 되어 있다.
또한, 원소의 분포의 관점으로부터 말하면, 본 실시형태의 박막 트랜지스터(100)에서는 제 1 절연막(21)과 금속막(22)의 양방에 이온 주입에 의해 첨가된 원소가 분포하고 있다. 구체적으로는, 막 두께 방향에 있어서 금속막(22) 중에 있어서의 원소의 분포의 평균값보다, 제 1 절연막(21) 중에 있어서의 원소의 분포의 최대값이 크게 되어 있다. 본 실시형태에서는, 원소의 분포는 금속막(22)으로부터 제 1 절연막(21)을 향할수록 커지고, 제 1 절연막(21) 내에 있어서 최대가 된다.
<2. 박막 트랜지스터의 제조 방법>
이어서, 상술한 구조의 박막 트랜지스터(100)의 제조 방법을, 도 3을 참조해서 설명한다. 본 실시형태의 박막 트랜지스터(100)의 제조 방법은 고정 전하층 형성 공정과, 채널층 형성 공정과, 게이트 절연층 형성 공정과, 게이트 전극 형성 공정과, 소스 영역/드레인 영역 형성 공정과, 절연층 형성 공정과, 소스 전극/드레인 전극 형성 공정을 포함하고 있다. 이하, 각 공정에 대해서 설명한다.
(1) 고정 전하층 형성 공정
기판(1) 상에 고정 전하층(2)을 형성한다. 이 공정은 제 1 절연막 형성 공정과, 금속막 형성 공정과, 제 1 이온 주입 공정과, 제 2 절연막 형성 공정을 순서대로 포함한다.
(1-1) 제 1 절연막 형성 공정
우선 기판(1) 상에 실리콘 산화막이나 실리콘 산질화막 등의 제 1 절연막(21)을 형성한다. 이 제 1 절연막(21)은, 예를 들면 플라즈마 CVD법 등의 기지의 방법에 의해 기판(1)의 표면의 전체 면을 덮도록 형성된다.
(1-2) 금속막 형성 공정
이어서, 제 1 절연막(21)의 표면에 금속막(22)을 형성한다. 금속막(22)은, 예를 들면 진공 증착 등의 기지의 방법에 의해 제 1 절연막(21)의 표면의 전체 면을 덮도록 형성된다.
(1-3) 제 1 이온 주입 공정
이어서, 도 3의 (a)에 나타내는 바와 같이, 형성한 금속막(22)을 통해 제 1 절연막(21)에 대해서 이온 주입을 행한다. 이온 주입은 기지의 이온 주입법에 의해 행해도 좋다. 이 이온 주입 공정은 적층 방향으로부터 봤을 때 제 1 절연막(21)의 전체 면에 대해서 이온을 주입하도록 행해진다. 주입하는 이온종은, 예를 들면 O, N, C 등의 원자 이온, O2, N2, C2 등의 분자 이온, Ar 등의 희가스 이온이지만, 이것에 한정되지 않는다. 이온 에너지는, 예를 들면 5keV~30keV이지만 이것에 한정되지 않는다. 또한, 이온 주입량(도스량)은, 예를 들면 1×1013ions/㎠~1×1015ions/㎠이지만 이것에 한정되지 않는다. 이온 에너지 및 이온 주입량은, 이온의 평균 비정(Rp) 및 그 표준 편차(ΔRp)가 상술한 조건 (A) 및 (B)를 충족하도록, 바람직하게는 추가로 조건 (C)를 충족하도록 설정된다. 이것에 의해, 제 1 절연막(21) 내에 양의 고정 전하가 형성된다.
(1-4) 제 2 절연막 형성 공정
제 1 이온 주입 공정 후, 도 3의 (b)에 나타내는 바와 같이, 예를 들면 실리콘 질화막과 실리콘 산화막의 적층막, 실리콘 산질화막 또는 산화알루미늄막 등의 제 2 절연막(23)을 금속막(22) 상에 형성한다. 제 2 절연막(23)은 진공 증착법 등의 기지의 방법에 의해 금속막(22)의 전체 면을 덮도록 형성되어도 좋다.
(2) 채널층 형성 공정
이어서, 고정 전하층(2) 상(구체적으로는 제 2 절연막(23) 상)에 채널층(3)을 형성한다. 이 채널층(3)은 기지의 방법에 의해 형성해도 좋다. 예를 들면, 플라즈마를 사용해서 InGaZnO 등의 도전성 산화물 소결체를 타겟으로 해서 스퍼터링함으로써, 제 2 절연막(23)의 전체 면을 덮도록 채널층(3)을 형성해도 좋다. 또한, 이것에 한정되지 않고, 다른 방법에 의해 산화물 반도체로 이루어지는 채널층(3)을 형성해도 좋다.
(3) 게이트 절연층 형성 공정
이어서, 산화막, 질화막, 산질화막 등의 임의의 절연 재료로 구성되는 게이트 절연층(4)을 채널층(3) 상에 형성한다. 여기에서는, 예를 들면 플라즈마 CVD법 등의 기지의 방법에 의해 채널층(3)의 전체 면을 덮도록 게이트 절연층(4)을 형성한다.
(4) 게이트 전극 형성 공정
이어서, 게이트 절연층(4) 상에 게이트 전극층(5)을 형성한다. 게이트 전극층(5)은 진공 증착법 등의 기지의 방법에 의해 형성되어도 좋다.
(5) 소스 영역/드레인 영역 형성 공정
이어서, 도 3의 (c)에 나타내는 바와 같이, 채널층(3)을 샌드위칭하도록 소스 영역층(S) 및 드레인 영역층(D)을 형성한다. 이 공정은 레지스트 패터닝 공정과, 에칭 공정과, 제 2 이온 주입 공정을 포함한다.
(5-1) 레지스트 패터닝 공정
우선, 게이트 전극층(5) 상에 포토레지스트(R)를 도포하고, 노광 및 현상을 행한다. 이 포토레지스트(R)는 게이트 전극층(5) 상에 있어서 최종적으로 채널층(3)이 되는 부위의 바로 위에만 선택적으로 남는다.
(5-2) 에칭 공정
이어서, 게이트 전극층(5)에 있어서의 포토레지스트(R)로 보호되어 있지 않은 부분를 에칭에 의해 제거하고, 게이트 전극층(5)의 패터닝을 행한다.
(5-3) 제 2 이온 주입 공정
이어서, 게이트 절연층(4)을 통해 채널층(3)에 있어서의 게이트 전극층(5)의 외측의 영역에 이온 주입을 행하고, 채널층(3)의 양 외측에 소스 영역층(S)과 드레인 영역층(D)을 형성한다. 이 이온 주입 공정에서는, 적층한 포토레지스트(R) 및 게이트 전극층(5)을 마스크로 해서 행해진다. 또한, 상기 공정의 이온 주입은 기지의 임의의 방법에 의해 행해져도 좋다.
(6) 절연층 형성 공정
제 2 이온 주입 공정 후, 도 3의 (d)에 나타내는 바와 같이, 포토레지스트(R)를 제거하고 나서 절연층(6)을 형성한다. 절연층(6)은 게이트 절연층(4) 및 게이트 전극층(5)의 표면의 전체 면을 덮도록 해서 형성된다. 절연층(6)은, 예를 들면 플라즈마 CVD법 등의 임의의 방법에 의해 형성되어도 좋다.
(7) 소스 전극/드레인 전극 형성 공정
그 후, 도 3의 (e)에 나타내는 바와 같이, 게이트 절연층(4) 상에 소스 전극(7) 및 드레인 전극(8)을 형성한다. 소스 전극(7) 및 드레인 전극(8)의 형성은, 예를 들면 RF 마그네트론 스퍼터링 등을 사용한 기지의 방법에 의해 형성할 수 있다. 이 소스 전극(7) 및 드레인 전극(8)은 에칭 등에 의해 적층 방향으로 형성한 콘택트 홀(H)을 통해 소스 영역층(S) 및 드레인 영역층(D)에 각각 접속시킨다.
이상에 의해 본 실시형태의 박막 트랜지스터(100)를 얻을 수 있다.
<3. 본 실시형태의 효과>
이와 같이 한 본 실시형태의 박막 트랜지스터(100)의 제조 방법에 의하면, 금속막(22)을 통해 제 1 절연막(21)에 이온 주입하도록 하고 있으므로, 이온 주입에 의해 생성되는 결함의 전체를 제 1 절연막(21)에 분포시키는 일 없이 금속막(22) 내에도 분포시킬 수 있고, 제 1 절연막(21) 내에 있어서의 결함에 의한 막질의 저하를 작게 할 수 있다. 그리고 이온 주입을 행할 때의 금속막(22)의 두께나 주입 이온의 비정을 조정하고, 제 1 절연막(21) 내에 형성되는 결함 분포를 조정함으로써 제 1 절연막(21) 내에 양의 고정 전하를 발현시킴과 아울러, 그 고정 전하 밀도를 용이하게 조정할 수 있다. 게다가, 제 1 절연막(21)의 전체의 막질을 변화시키는 것이 아니라, 이온 주입에 의해 표층 부분만의 막질을 변화시키도록 하고 있으므로, 제 1 절연막(21)의 본래의 절연 특성을 거의 유지한 상태에서 부분적인 기능의 부가를 행할 수 있다.
또한, 본 발명의 고정 전하 발현 방법은 상기 실시형태에 한정되는 것은 아니다. 예를 들면, 상기 실시형태에서는 고정 전하 발현 방법의 일례로서 박막 트랜지스터(100)의 제조 방법을 예시했지만 이것에 한정되지 않는다. 다른 실시형태에서는, 박막 트랜지스터 이외의 다른 반도체 디바이스의 제조 방법에 있어서 본 발명의 고정 전하 발현 방법이 사용되어도 좋다.
또한, 다른 실시형태의 박막 트랜지스터(100)의 제조 방법에서는 도 4에 나타내는 바와 같이, 제 1 절연막(21) 상에 금속막(22)을 형성한 후 제 2 절연막(23)을 형성하기 전에 제 1 절연막(21) 및 금속막(22)을 패터닝하도록 해도 좋다.
그 외, 본 발명은 상기 실시형태에 한정되지 않고, 그 취지를 일탈하지 않는 범위에서 여러 가지의 변형이 가능하다는 것은 말할 필요도 없다. 예를 들면, 상술한 복수의 예시적인 실시형태는 이하의 양태의 구체예인 것이 당업자에 의해 이해된다.
(양태 1) 산화물 반도체로 이루어지는 채널층을 갖는 반도체 디바이스에 있어서의 백 채널측의 절연막 내에 고정 전하를 발현시키는 방법으로서, 상기 절연막을 기판 상에 성막한 후 상기 절연막의 표면에 금속막을 성막하고, 상기 금속막을 통해 상기 절연막에 이온 주입을 행함으로써 상기 절연막 중에 고정 전하를 발현시키는 고정 전하 발현 방법.
(양태 2) 상기 이온 주입에 의한 이온의 평균 비정이 상기 금속막의 두께보다 크고, 또한 상기 금속막의 두께와 상기 절연막의 두께의 합보다 작은 양태 1에 기재된 고정 전하 발현 방법.
(양태 3) 상기 이온의 평균 비정과 그 표준 편차의 합이, 상기 금속막의 두께와 상기 절연막의 두께의 합보다 작은 양태 2에 기재된 고정 전하 발현 방법.
(양태 4) 상기 절연막이 실리콘 산화막 또는 실리콘 산질화막인 양태 1~3 중 어느 하나에 기재된 고정 전하 발현 방법.
(양태 5) 상기 금속막이 알루미늄, 알루미늄 합금, 몰리브덴, 몰리브덴 합금, 티탄 또는 티탄 합금으로 구성되는 것인 양태 1~4 중 어느 하나에 기재된 고정 전하 발현 방법.
(양태 6) 상기 이온 주입으로 주입하는 이온종은 O, N, C 등의 원자 이온, O2, N2, C2 등의 분자 이온, 또는 Ar 등의 희가스 이온으로부터 선택되는 1종 이상인 양태 1~5 중 어느 하나에 기재된 고정 전하 발현 방법.
(양태 7) 톱 게이트형의 박막 트랜지스터의 제조 방법으로서, 고정 전하를 갖는 고정 전하층을 기판의 표면에 형성하는 공정과, 상기 고정 전하층의 표면에 산화물 반도체로 이루어지는 채널층을 형성하는 공정과, 상기 채널층의 표면에 게이트 절연층을 형성하는 공정을 포함하고, 상기 고정 전하층을 형성하는 공정이 상기 기판의 표면에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막의 표면에 금속막을 형성하는 공정과, 상기 금속막을 통해 상기 제 1 절연막에 이온 주입을 행하는 공정을 포함하는 박막 트랜지스터의 제조 방법.
(양태 8) 상기 고정 전하층을 형성하는 공정이 상기 제 1 절연막에 이온 주입를 행한 후, 상기 금속막의 표면에 제 2 절연막을 형성하는 공정을 포함하는 양태 7에 기재된 박막 트랜지스터의 제조 방법.
(양태 9) 상기 제 2 절연막이 실리콘 질화막과 실리콘 산화막의 적층막, 실리콘 산질화막 또는 산화알루미늄막인 양태 8에 기재된 박막 트랜지스터의 제조 방법.
(양태 10) 상기 제 2 절연막의 두께가 50㎚ 이상 200㎚ 이하인 양태 8 또는 9에 기재된 박막 트랜지스터의 제조 방법.
(양태 11) 기판 상에 고정 전하를 갖는 고정 전하층과, 산화물 반도체로 이루어지는 채널층과, 게이트 절연층이 이 순서대로 적층된 톱 게이트형의 박막 트랜지스터로서, 상기 고정 전하층이 상기 기판 상에 형성된 절연막과, 상기 절연막의 표면에 형성된 금속막을 구비하고, 상기 절연막 및 상기 금속막에 이온 주입에 의해 첨가된 원소가 분포하고 있으며, 상기 금속막 중에 있어서의 상기 원소의 분포의 평균값보다, 상기 절연막 중에 있어서의 상기 원소의 분포의 최대값이 큰 박막 트랜지스터.
(실시예)
<실시예: 금속층의 두께, 이온 주입량과 고정 전하 밀도의 관계성>
이온 주입 시에 있어서의 금속층의 두께 및 이온 주입량과 고정 전하 밀도의 관계성을 실험에 의해 평가했다.
(1) 평가 샘플
이 실시예에서는 도 5에 나타내는 바와 같이, 실리콘 기판 상에 열 산화 실리콘막과 금속층을 적층한 평가 샘플(금속층 유 샘플)과, 실리콘 기판 상에 열 산화 실리콘막만을 적층한 평가 샘플(금속층 무 샘플)의 2종류의 평가 샘플을 준비했다. 각 평가 샘플에 있어서, 실리콘 기판은 n형이며, 비저항 1~10Ω㎝의 것을 사용했다. 또한. 각 평가 샘플에 있어서, 열 산화 실리콘막의 막 두께는 100㎚로 했다. 또한, 금속층 유 샘플에서는, 금속층으로서 막 두께 약 10㎚의 Al-Si 합금막을 형성했다.
(2) 이온 주입
그리고 준비한 각 평가 샘플에 대해서, 이온 주입량과 주입하는 이온종을 바꿔서 이온 주입을 행했다. 이온 주입량(도스량)은 1×1013ions/㎠~1×1015ions/㎠로 했다. 또한, 금속층 유 샘플로의 주입 이온종은 N+로 하고, 금속층 무 샘플로의 주입 이온종은 N+, O+, Ar+로 했다. 또한, 어느 평가 샘플이나 주입하는 이온 에너지를 10keV로 했다. 또한, 주입 이온(N+, O+, Ar+)의 이온 에너지와 주입 깊이의 관계를 시뮬레이션 소프트(SRIM2013)를 사용해서 계산한 결과를 도 6에 나타낸다. 이 시뮬레이션에서는, 이온 주입의 대상을 Si 기판 상에 산화 실리콘막(막 두께 100㎚)으로 하고, 주입 이온의 에너지를 5~30keV로 하고 있다.
(3) 고정 전하 밀도의 평가
그리고, 이온 주입 후의 각 평가 샘플에 있어서의 열 산화 실리콘막의 고정 전하 밀도를 C-V법에 의해 측정했다. 또한, 금속층 무 샘플에 대해서는 열 산화 실리콘막에 접촉하는 전극을 형성해서 행했다. 그 결과를 도 7에 나타낸다.
도 7에 나타내는 바와 같이, 이온 주입 전에 측정한 열 산화 실리콘막의 고정 전하 밀도(약 3×1011/㎠)에 대해서, 금속층인 Al막(10㎚)을 통해 이온 주입(이온종: N+)을 행한 금속층 유 샘플에서는, 주입 이온과 결함의 밸런스가 잡혀 고정 전하의 큰 변화는 보이지 않았다. 한편, 금속층의 두께를 충분히 작게 한(여기에서는 0㎚) 금속층 무 샘플에서는, 이온 주입 후에 양의 고정 전하의 증가가 보였다. 산화 실리콘 중의 결함은 양의 고정 전하를 발현하는 것이 통상 알려져 있는 점에서, 금속층의 두께를 작게 함으로써 이온 주입 시에 산화 실리콘막 중에 생성되는 결함이 증가되고, 이것에 의해 양의 전하가 증가된 것으로 생각된다. 이 결과로부터, 이온 주입 시에 있어서의 금속층의 두께를 변화시킴으로써 산화 실리콘막 중에 양의 고정 전하를 발현시킴과 아울러, 그 고정 전하 밀도를 제어할 수 있다는 것을 확인할 수 있었다.
또한, 도 6에 나타내는 주입 이온의 깊이 분포로부터는, 무거운 원소에 비해 가벼운 원소가 보다 깊게 들어가고, N+, O+, Ar+의 순서대로 깊게 들어가는 것을 알 수 있다. 도 7에 있어서, 주입하는 이온종의 상위함에 의해 실리콘 산화막의 고정 전하 밀도가 상이한 것은 이 때문이라고 생각된다.
이상의 결과로부터, 산화 실리콘막에 형성되는 양의 고정 전하 밀도(또는 전하량)는 금속층의 두께와, 주입하는 이온종과, 이온 주입량으로 제어할 수 있다는 것을 확인할 수 있었다. 또한, 산화 실리콘막의 두께를 이온의 주입 깊이보다 충분히 크게 함으로써 절연막으로서의 기능을 손상하지 않고 기능을 부가할 수 있다는 것을 확인할 수 있었다.
상술한 본 발명의 고정 전하 발현 방법에 의하면, 반도체 디바이스에 사용되는 백 채널측의 절연막 내에 막질의 저하를 억제하면서 필요한 고정 전하를 효율 좋게 생성할 수 있다.
100: 박막 트랜지스터 1: 기판
2: 고정 전하층 21: 제 1 절연막
22: 금속막 23: 제 2 절연막
3: 채널층 4: 게이트 절연층
5: 게이트 전극층 6: 보호층
7: 소스 전극층 8: 드레인 전극층

Claims (11)

  1. 산화물 반도체로 이루어지는 채널층을 갖는 반도체 디바이스에 있어서의 백 채널측의 절연막 내에 고정 전하를 발현시키는 방법으로서,
    상기 절연막을 기판 상에 성막한 후 상기 절연막의 표면에 금속막을 성막하고, 상기 금속막을 통해 상기 절연막에 이온 주입을 행함으로써 상기 절연막 중에 고정 전하를 발현시키는 고정 전하 발현 방법.
  2. 제 1 항에 있어서,
    상기 이온 주입에 의한 이온의 평균 비정이 상기 금속막의 두께보다 크고, 또한 상기 금속막의 두께와 상기 절연막의 두께의 합보다 작은 고정 전하 발현 방법.
  3. 제 2 항에 있어서,
    상기 이온의 평균 비정과 그 표준 편차의 합이, 상기 금속막의 두께와 상기 절연막의 두께의 합보다 작은 고정 전하 발현 방법.
  4. 제 1 항에 있어서,
    상기 절연막이 실리콘 산화막 또는 실리콘 산질화막인 고정 전하 발현 방법.
  5. 제 1 항에 있어서,
    상기 금속막이 알루미늄, 알루미늄 합금, 몰리브덴, 몰리브덴 합금, 티탄 또는 티탄 합금으로 구성되는 것인 고정 전하 발현 방법.
  6. 제 1 항에 있어서,
    상기 이온 주입으로 주입하는 이온종은 O, N, C 등의 원자 이온, O2, N2, C2 등의 분자 이온, 또는 Ar 등의 희가스 이온으로부터 선택되는 1종 이상인 고정 전하 발현 방법.
  7. 톱 게이트형의 박막 트랜지스터의 제조 방법으로서,
    고정 전하를 갖는 고정 전하층을 기판의 표면에 형성하는 공정과,
    상기 고정 전하층의 표면에 산화물 반도체로 이루어지는 채널층을 형성하는 공정과,
    상기 채널층의 표면에 게이트 절연층을 형성하는 공정을 포함하고,
    상기 고정 전하층을 형성하는 공정이,
    상기 기판의 표면에 제 1 절연막을 형성하는 공정과,
    상기 제 1 절연막의 표면에 금속막을 형성하는 공정과,
    상기 금속막을 통해 상기 제 1 절연막에 이온 주입을 행하는 공정을 포함하는 박막 트랜지스터의 제조 방법.
  8. 제 7 항에 있어서,
    상기 고정 전하층을 형성하는 공정이 상기 제 1 절연막에 이온 주입을 행한 후, 상기 금속막의 표면에 제 2 절연막을 형성하는 공정을 포함하는 박막 트랜지스터의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 2 절연막이 실리콘 질화막과 실리콘 산화막의 적층막, 실리콘 산질화막 또는 산화알루미늄막인 박막 트랜지스터의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제 2 절연막의 두께가 50㎚ 이상 200㎚ 이하인 박막 트랜지스터의 제조 방법.
  11. 기판 상에 고정 전하를 갖는 고정 전하층과, 산화물 반도체로 이루어지는 채널층과, 게이트 절연층이 이 순서대로 적층된 톱 게이트형의 박막 트랜지스터로서,
    상기 고정 전하층이 상기 기판 상에 형성된 절연막과, 상기 절연막의 표면에 형성된 금속막을 구비하고,
    상기 절연막 및 상기 금속막에 이온 주입에 의해 첨가된 원소가 분포하고 있으며,
    상기 절연막 내에 있어서의 상기 원소의 분포의 최대값이, 상기 금속막 내에 있어서의 상기 원소의 분포의 평균값보다 큰 박막 트랜지스터.
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