JP6394518B2 - 半導体デバイスおよびその製造方法 - Google Patents

Description

本発明は、インジウム（Ｉｎ）、タングステン（Ｗ）および亜鉛（Ｚｎ）を含有する酸化物半導体層を含む半導体デバイス、ならびにその製造方法に関する。

従来、液晶表示装置、薄膜ＥＬ（エレクトロルミネッセンス）表示装置、有機ＥＬ表示装置等において、半導体デバイスであるＴＦＴ（薄膜トランジスタ）のチャネル層として機能する半導体膜として、アモルファスシリコン（ａ−Ｓｉ）膜が主に使用されてきた。

近年では、ａ−Ｓｉに代わる材料として、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）を含有する複合酸化物、すなわちＩｎ−Ｇａ−Ｚｎ系複合酸化物（「ＩＧＺＯ」とも呼ばれる。）が注目されている。たとえば、特開２０１０−２１９５３８号公報（特許文献１）には、ＩＧＺＯを主成分とする酸化物半導体膜を、酸化物焼結体をターゲットとして使用するスパッタ法によって形成することが記載されている。

ＩＧＺＯ系酸化物半導体によれば、ａ−Ｓｉと比較して、より高いキャリア移動度が期待できる。しかしながら、ＩＧＺＯ系酸化物半導体の電界効果移動度は一般的には１０ｃｍ²／Ｖｓであり、今般の表示装置の大型化、高精細化に伴い、さらなる高移動度化が求められている。

特開２０１０−２１９５３８号公報 特開２０１５−０５６５６６号公報

ＴＦＴの製造においては、レジストを紫外線露光により感光させるフォトリソグラフィーを用いることが一般的である。紫外線露光においては、必要な領域のレジスト（フォトレジスト）のみに光を照射するために、フォトマスクと呼ばれる、紫外線を遮断する必要がある領域に金属膜を形成したガラス板が用いられている。しかし、このようなフォトマスクを用いた紫外線露光は、ＴＦＴの製造コスト増加につながる。

また、フォトマスクを用いたフォトリソグラフィーによりＴＦＴを製造する場合、ＴＦＴを上からみたとき、ソース電極およびドレイン電極はそれぞれ、それらの一部が、ゲート絶縁層を介してゲート電極と重なるように設計・形成される。これは、ゲート電極の幅が、ソース電極−ドレイン電極間の距離よりも短い場合、ゲート電極がない部分のチャネル層はゲート電極に電圧を印加しても、キャリアが生成せず、ＴＦＴが動作しないためである。かかる電極の重なり構造は、ゲート電極とソース電極との間、およびゲート電極とドレイン電極との間に寄生容量を生じさせ、ひいてはＴＦＴの特性を低下させる。

特許文献２には、ＩＧＺＯからなる酸化物半導体層（ＴＡＯＳ層１２）を備えるトップゲート型のＴＦＴが記載されている。このＴＦＴは、ゲート電極１５をフォトマスクとして用いてゲート絶縁膜１４をパターニングすることによりゲート絶縁膜１４直下のＴＡＯＳ層１２の一部を露出させるセルフアライメント（自己整合）技術を利用して作製される。ＴＡＯＳ層１２の上記一部（ゲート絶縁膜１４で被覆されていない領域）は、還元性ガスによる還元処理によって低抵抗化され（ＴＡＯＳ還元層１３）、ソース電極およびドレイン電極を接続するための接続電極として使用される。

特許文献２に記載のＴＦＴによれば、電極の重なり構造に伴う寄生容量を低減させ得る。しかし、還元性ガスを用いた還元処理は操作が煩雑であり、また電界効果移動度の向上の点でも改善の余地があった。

本発明の目的は、寄生容量を小さくすることが可能であり、電界効果移動度の高い新たな半導体デバイスを提供することにある。本発明の他の目的は、寄生容量を小さくすることが可能であり、電界効果移動度の高い半導体デバイスを比較的簡便に製造することのできる半導体デバイスの製造方法を提供することにある。

本発明の一態様に係る半導体デバイスは、ゲート電極と、ゲート電極の直下領域または直上領域に配置されるチャネル層と、チャネル層に接して配置されるソース電極およびドレイン電極と、ゲート電極とチャネル層との間に配置される第１絶縁層とを含む。チャネル層は第１酸化物半導体を含み、ソース電極およびドレイン電極の少なくとも一方は第２酸化物半導体を含む。第１酸化物半導体および第２酸化物半導体は、インジウム、タングステンおよび亜鉛を含有する。上記第１絶縁層は、ゲート絶縁層であることができる。

本発明の別の態様に係る半導体デバイスの製造方法は、上記態様に係る半導体デバイスの製造方法であり、ゲート電極を形成する工程と、酸化物半導体を含む層を形成する工程と、酸化物半導体を含む層の主面の一部を被覆する部分被覆絶縁層を形成する工程と、部分被覆絶縁層を形成する工程の後に実施される、熱処理を行う工程とを含む。

上記によれば、寄生容量を小さくすることが可能であり、電界効果移動度の高い半導体デバイスを提供することができる。また、寄生容量を小さくすることが可能であり、電界効果移動度の高い半導体デバイスを比較的簡便に製造することのできる半導体デバイスの製造方法を提供することが提供できる。

半導体デバイスを上からみたときの概略図である。 本発明の一態様に係る半導体デバイスの一例を示す概略断面図である。 本発明の一態様に係る半導体デバイスの他の一例を示す概略断面図である。 図２に示される半導体デバイスの製造方法の一例を示す概略断面図である。 図３に示される半導体デバイスの製造方法の一例を示す概略断面図である。

＜本発明の実施形態の説明＞
まず、本発明の実施形態を列記して説明する。

［１］ 本発明の一形態に係る半導体デバイスは、ゲート電極と、ゲート電極の直下領域または直上領域に配置されるチャネル層と、チャネル層に接して配置されるソース電極およびドレイン電極と、ゲート電極とチャネル層との間に配置される第１絶縁層とを含み、チャネル層は第１酸化物半導体を含み、ソース電極およびドレイン電極の少なくとも一方は第２酸化物半導体を含み、第１酸化物半導体および第２酸化物半導体は、インジウム、タングステンおよび亜鉛を含有する。上記第１絶縁層は、ゲート絶縁層であることができる。本実施形態の半導体デバイスは、寄生容量を小さくすることが可能であり、高い電界効果移動度を示すことができ、さらには、高い電界効果移動度および高い信頼性をも示し得る。半導体デバイスは、具体的にはＴＦＴ（薄膜トランジスタ）である。

［２］ 本実施形態の半導体デバイスにおいて、第１酸化物半導体のインジウム、タングステンおよび亜鉛の含有率はそれぞれ、第２酸化物半導体のインジウム、タングステンおよび亜鉛の含有率と同じであることが好ましい。これにより、とりわけゲート電極を利用した自己整合を用いてチャネル層とソース電極とドレイン電極とを作り分ける場合、半導体デバイスの製造工程の簡略化を図ることができる。

［３］ 本実施形態の半導体デバイスにおいて、第１酸化物半導体および第２酸化物半導体中のインジウム、タングステンおよび亜鉛の合計に対するタングステンの含有率（以下、「Ｗ含有率」ともいう。）は０．５原子％より大きく８．０原子％以下であり、第１酸化物半導体および第２酸化物半導体中のインジウム、タングステンおよび亜鉛の合計に対する亜鉛の含有率（以下、「Ｚｎ含有率」ともいう。）は１．２原子％以上４０原子％以下であり、第１酸化物半導体および第２酸化物半導体中のタングステンに対する亜鉛の原子比（以下、「Ｚｎ／Ｗ比」ともいう。）は１．０より大きく８０より小さいことが好ましい。このことは、半導体デバイスの電界効果移動度を高めるうえで有利であり、またソース電極およびドレイン電極の低い電気抵抗率を実現するうえでも有利である。さらに、半導体デバイスの信頼性を高めるうえでも有利である。

［４］ 本実施形態の半導体デバイスにおいて、チャネル層の電気抵抗率は１０^-1Ωｃｍ以上であり、ソース電極およびドレイン電極の電気抵抗率は１０^-2Ωｃｍ以下であることが好ましい。このことは、半導体デバイスの電界効果移動度を高めるうえで有利である。

［５］ 本実施形態の半導体デバイスにおいて、第１酸化物半導体および第２酸化物半導体は、ナノ結晶酸化物またはアモルファス酸化物で構成することができる。このことは、半導体デバイスの電界効果移動度を高めるうえで有利であり、また半導体デバイスの信頼性を高めるうえでも有利である。

［６］ 本実施形態の半導体デバイスにおいて、第１絶縁層は、チャネル層の主面を被覆し、ソース電極およびドレイン電極の主面を被覆しない層であることができる。かかる半導体デバイスの一例は、トップゲート型のＴＦＴである。第１絶縁層がチャネル層の主面を被覆し、ソース電極およびドレイン電極の主面を被覆しない層であることは、半導体デバイスの寄生容量を小さくし、電界効果移動度および信頼性を高めるうえで有利である。第１絶縁層がチャネル層の主面を被覆し、ソース電極およびドレイン電極の主面を被覆しない層である場合、一例において、半導体デバイスは、ソース電極およびドレイン電極の主面を被覆する絶縁層を有していなくてもよい。

［７］ 本実施形態の半導体デバイスにおいて、第１絶縁層がチャネル層の主面を被覆し、ソース電極およびドレイン電極の主面を被覆しない層である場合、他の一例において、半導体デバイスは、ソース電極およびドレイン電極の主面を被覆する絶縁層であって、第１絶縁層よりも酸素原子含有率の小さい低酸素絶縁層をさらに含むことができる。このこともまた、半導体デバイスの電界効果移動度および信頼性を高めるうえで有利である。

［８］ 本実施形態の半導体デバイスは、第１絶縁層に加えて、チャネル層の主面を被覆し、ソース電極およびドレイン電極の主面を被覆しない第２絶縁層をさらに含むものであってもよい。かかる半導体デバイスの一例は、ボトムゲート型のＴＦＴである。チャネル層の主面を被覆し、ソース電極およびドレイン電極の主面を被覆しない第２絶縁層をさらに含むことは、半導体デバイスの寄生容量を小さくし、電界効果移動度および信頼性を高めるうえで有利である。半導体デバイスがチャネル層の主面を被覆し、ソース電極およびドレイン電極の主面を被覆しない第２絶縁層をさらに含む場合、一例において、半導体デバイスは、ソース電極およびドレイン電極の主面を被覆する絶縁層を有していなくてもよい。

［９］ 本実施形態の半導体デバイスが、チャネル層の主面を被覆し、ソース電極およびドレイン電極の主面を被覆しない第２絶縁層をさらに含むものである場合、他の一例において、半導体デバイスは、ソース電極およびドレイン電極の主面を被覆する絶縁層であって、第２絶縁層よりも酸素原子含有率の小さい低酸素絶縁層をさらに含むことができる。このこともまた、半導体デバイスの電界効果移動度および信頼性を高めるうえで有利である。

［１０］ 本実施形態の半導体デバイスにおいて、第１酸化物半導体は、６価のタングステンを含有することが好ましい。このことは、半導体デバイスの電界効果移動度を高めるうえで有利である。

［１１］ 本実施形態の半導体デバイスにおいて、チャネル層は、ジルコニウムをさらに含有することができる。ジルコニウムの含有量は、好ましくは１×１０¹⁷ａｔｍｓ／ｃｍ³以上１×１０²⁰ａｔｍｓ／ｃｍ³以下である。当該含有量でジルコニウムを含有させることにより、半導体デバイスの信頼性を高めることができる。

［１２］ 本発明の別の実施形態である半導体デバイスの製造方法は、上記実施形態に係る半導体デバイスの製造方法であり、ゲート電極を形成する工程と、酸化物半導体を含む層を形成する工程と、酸化物半導体を含む層の主面の一部を被覆する部分被覆絶縁層を形成する工程と、部分被覆絶縁層を形成する工程の後に実施される、熱処理を行う工程とを含む。本実施形態の半導体デバイスの製造方法によれば、寄生容量が小さく、高い電界効果移動度を示す、さらには、高い電界効果移動度および高い信頼性を示す半導体デバイスを比較的簡便に製造することが可能である。上記酸化物半導体は、上記実施形態に係る半導体デバイスが有する第１酸化物半導体および第２酸化物半導体に相当する。

［１３］ 本実施形態の半導体デバイスの製造方法は、酸化物半導体を含む層を形成する工程の後であって、熱処理を行う工程の前に、酸化物半導体を含む層の主面における上記一部に隣接する領域を被覆する低酸素絶縁層を形成する工程をさらに含むことができる。低酸素絶縁層は、部分被覆絶縁層よりも酸素原子含有率が小さい層である。低酸素絶縁層を形成する工程をさらに含むことは、電界効果移動度の高い半導体デバイスを実現するうえで有利である。

［１４］ 本実施形態の半導体デバイスの製造方法において、部分被覆絶縁層は、第１絶縁層であるか、または第１絶縁層とは異なる第２絶縁層であることができる。部分被覆絶縁層が第１絶縁層である場合の半導体デバイスの一例は、トップゲート型のＴＦＴである。部分被覆絶縁層が第２絶縁層である場合の半導体デバイスの一例は、ボトムゲート型のＴＦＴである。第１絶縁層であるか、または第１絶縁層とは異なる第２絶縁層である部分被覆絶縁層を形成する工程を備える本実施形態の半導体デバイスの製造方法によれば、寄生容量が小さく、電界効果移動度の高い半導体デバイスを比較的簡便に製造することができる。

［１５］ 本実施形態の半導体デバイスの製造方法に含まれる部分被覆絶縁層を形成する工程において、部分被覆絶縁層は、ゲート電極を利用した自己整合によりパターニングされることが好ましい。これにより、フォトマスクを別途使用する必要がなくなるので低コストで簡便に半導体デバイスを製造することができるとともに、得られる半導体デバイスの寄生容量を低減できる。

［１６］ 本実施形態の半導体デバイスの製造方法に含まれる熱処理を行う工程は、１００℃以上５００℃以下の温度で熱処理する工程を含むことが好ましい。これにより、得られる半導体デバイスの寄生容量を低減できるとともに、電界効果移動度および信頼性を高めることができる。

＜本発明の実施形態の詳細＞
［実施形態１：半導体デバイス］
本実施形態の半導体デバイスは、ゲート電極と、ゲート電極の直下領域または直上領域に配置されるチャネル層と、チャネル層に接して配置されるソース電極およびドレイン電極と、ゲート電極とチャネル層との間に配置される第１絶縁層とを含み、チャネル層は第１酸化物半導体を含み、ソース電極およびドレイン電極の少なくとも一方は第２酸化物半導体を含み、第１酸化物半導体および第２酸化物半導体は、インジウム（Ｉｎ）、タングステン（Ｗ）および亜鉛（Ｚｎ）を含有する。半導体デバイスは、具体的にはＴＦＴ（薄膜トランジスタ）である。チャネル層の電気抵抗率は、好ましくはソース電極およびドレイン電極の電気抵抗率より高い。

ゲート電極の直下領域または直上領域にチャネル層が配置された本実施形態の半導体デバイスは、従来の半導体デバイスが有していた上述の電極の重なり構造をなくすことが可能であり、これにより寄生容量を低減させることが可能である。ゲート電極の直下領域または直上領域にチャネル層が配置されるとは、図１に示されるように、半導体デバイスを上からみたとき、チャネル層７の長さ１５がゲート電極２の幅１２と一致していることを意味する。したがってこのとき、チャネル層７とソース電極５との界面位置、およびチャネル層７とドレイン電極６との界面位置がゲート電極２の端面の位置と一致している。ゲート電極２の直下領域または直上領域にチャネル層７が配置される場合において、ゲート電極２の距離１３とチャネル層７の幅１４とは一致していなくてもよい。ゲート電極２の直下領域または直上領域にチャネル層７が配置される構造は、後述するように、パターニングされたゲート電極２を利用した自己整合技術によって形成することができる。

本実施形態の半導体デバイスは、たとえば、ボトムゲート型またはトップゲート型等であることができる。ゲート電極の直上領域にチャネル層が配置される場合とは、たとえば、半導体デバイスがボトムゲート型である場合である。ゲート電極の直下領域にチャネル層が配置される場合とは、たとえば、半導体デバイスがトップゲート型である場合である。

図２は、本発明の一態様に係る半導体デバイスの一例を示す概略断面図であり、ボトムゲート型の半導体デバイス（ＴＦＴ）の一例を示したものである。図２に示される半導体デバイスは、基板１；基板１上に配置されるゲート電極２；ゲート電極２の直上領域に配置されるチャネル層７；チャネル層７に接して配置されるソース電極５およびドレイン電極６；ゲート電極２とチャネル層７との間に配置される第１絶縁層（ゲート絶縁層）３を含む。ソース電極５とドレイン電極６とは、互いに接することなく第１絶縁層３上に配置されている。チャネル層７の電気抵抗率は、ソース電極５およびドレイン電極６の電気抵抗率より高い。チャネル層７上には、エッチストッパ層、パシベーション層などとも呼ばれる第２絶縁層（絶縁保護層）８が積層されている。図２に示される半導体デバイスにおいて、ソース電極５およびドレイン電極６上には、第２絶縁層（絶縁保護層）８は積層されていない。図２に示される半導体デバイスは、第２絶縁層８上、ならびにソース電極５およびドレイン電極６上に配置される第３絶縁層（絶縁保護層）９を備えているが、第３絶縁層９は省略されてもよい。なお、基板１上に、他の層を介してゲート電極２が積層されてもよい。ソース電極５およびドレイン電極６は画素電極として用いることも可能である。

図２に示される半導体デバイスは、上からみたとき、チャネル層７の長さがゲート電極２の幅と一致している。より具体的には、半導体デバイスを上からみたとき、ゲート電極２の直上領域にチャネル層７が配置されている。したがって、チャネル層７とソース電極５との界面位置、およびチャネル層７とドレイン電極６との界面位置は、ゲート電極２の端面の位置と一致している。これにより図２に示される半導体デバイスは、低減された寄生容量を示すことができる。

図３は、本発明の一態様に係る半導体デバイスの他の一例を示す概略断面図であり、トップゲート型の半導体デバイス（ＴＦＴ）の一例を示したものである。図３に示される半導体デバイスは、基板１；基板１上に配置されるチャネル層７；チャネル層７の直上領域に配置されるゲート電極２；チャネル層７に接して配置されるソース電極５およびドレイン電極６；ゲート電極２とチャネル層７との間に配置される第１絶縁層（ゲート絶縁層）３を含む。ソース電極５とドレイン電極６とは、互いに接することなく基板１上に配置されている。チャネル層７の電気抵抗率は、ソース電極５およびドレイン電極６の電気抵抗率より高い。図３に示される半導体デバイスは、ゲート電極２上、ならびにソース電極５およびドレイン電極６上に配置される第３絶縁層（絶縁保護層）９を備えているが、第３絶縁層９は省略されてもよい。なお、基板１上に、他の層を介してチャネル層７、ならびにソース電極５およびドレイン電極６が積層されてもよい。ソース電極５およびドレイン電極６は画素電極として用いることも可能である。

図３に示される半導体デバイスは、上からみたとき、チャネル層７の長さがゲート電極２の幅と一致している。より具体的には、半導体デバイスを上からみたとき、ゲート電極２の直下領域にチャネル層７が配置されている。したがって、チャネル層７とソース電極５との界面位置、およびチャネル層７とドレイン電極６との界面位置は、ゲート電極２の端面の位置と一致している。これにより図３に示される半導体デバイスは、低減された寄生容量を示すことができる。

本実施形態の半導体デバイスにおいて、チャネル層７は第１酸化物半導体を含み、ソース電極５およびドレイン電極６の少なくとも一方（好ましくは両方）は第２酸化物半導体を含み、これらの第１および第２酸化物半導体は、Ｉｎ、ＷおよびＺｎを含有する。これらの金属元素を含有することは、電界効果移動度および信頼性を高めるうえで有利である。チャネル層７は、第１酸化物半導体からなる層であることが好ましく、ソース電極５およびドレイン電極６は、第２酸化物半導体からなる層であることが好ましい。

チャネル層７に含まれる第１酸化物半導体中のＩｎ、ＷおよびＺｎの含有率はそれぞれ、ソース電極５および／またはドレイン電極６に含まれる第２酸化物半導体中のＩｎ、ＷおよびＺｎの含有率と同じであることが好ましい。これにより、とりわけゲート電極２を利用した自己整合を用いてチャネル層７とソース電極５とドレイン電極６とを作り分ける場合、半導体デバイスの製造工程の簡略化を図ることができる。

Ｉｎ、ＷおよびＺｎの含有率は、ＴＥＭ−ＥＤＸ（エネルギー分散型ケイ光Ｘ線分析計を付帯する透過型電子顕微鏡）またはＲＢＳ（ラザフォード後方散乱分析）により測定される。チャネル層７（第１酸化物半導体）の一部と、ソース電極５および／またはドレイン電極６（第２酸化物半導体）の一部とを上記方法にて定量分析し、第１酸化物半導体中のＩｎ、ＷおよびＺｎの含有率と、第２酸化物半導体中のＩｎ、ＷおよびＺｎの含有率とを測定する。

Ｉｎの含有率（以下、「Ｉｎ含有率」ともいう。）は、下記式：
Ｉｎ含有率（原子％）＝｛Ｉｎ含有量／（Ｉｎ含有量＋Ｗ含有量＋Ｚｎ含有量）｝×１００
で定義される。

Ｗの含有率（以下、「Ｗ含有率」ともいう。）は、下記式：
Ｗ含有率（原子％）＝｛Ｗ含有量／（Ｉｎ含有量＋Ｗ含有量＋Ｚｎ含有量）｝×１００
で定義される。

Ｚｎの含有率（以下、「Ｚｎ含有率」ともいう。）は、下記式：
Ｚｎ含有率（原子％）＝｛Ｚｎ含有量／（Ｉｎ含有量＋Ｗ含有量＋Ｚｎ含有量）｝×１００
で定義される。

Ｗ含有率においては、ソース電極５および／またはドレイン電極６（第２酸化物半導体）における含有率がチャネル層７（第１酸化物半導体）における含有率から±２原子％の範囲内であれば、両者は同じであると判断する。Ｉｎ含有率およびＺｎ含有率においては、ソース電極５および／またはドレイン電極６（第２酸化物半導体）における含有率がチャネル層７（第１酸化物半導体）における含有率から±５原子％の範囲内であれば、両者は同じであると判断する。

本実施形態に係る半導体デバイスにおいて、チャネル層７（第１酸化物半導体）中のＷ含有率は、好ましくは０．５原子％より大きく８．０原子％以下であり、Ｚｎ含有率は、好ましくは１．２原子％以上４０原子％以下であり、かつ、Ｗに対するＺｎの原子比、すなわちＷ含有率に対するＺｎ含有率の比（Ｚｎ含有率／Ｗ含有率。以下、「Ｚｎ／Ｗ比」ともいう。）は、好ましくは１．０より大きく８０より小さい。これにより、半導体デバイスの電界効果移動度を高めることができ、さらには信頼性を高くすることも可能となる。

本実施形態に係る半導体デバイスにおいて、ソース電極５およびドレイン電極６（第２酸化物半導体）中のＷ含有率は、好ましくは０．５原子％より大きく８．０原子％以下であり、Ｚｎ含有率は、好ましくは１．２原子％以上４０原子％以下であり、かつ、Ｚｎ／Ｗ比は、好ましくは１．０より大きく８０より小さい。このようなソース電極５およびドレイン電極６を使用することは、高い電界効果移動度と高い信頼性を示す半導体デバイスを実現するうえで有利であり、またソース電極５およびドレイン電極６の電気抵抗率を低減させるうえでも有利である。

電界効果移動度および信頼性を高める観点から、チャネル層７（第１酸化物半導体）、ならびにソース電極５およびドレイン電極６（第２酸化物半導体）中のＷ含有率は、より好ましくは０．６原子％以上、より好ましくは５原子％以下であり、さらに好ましくは３原子％以下である。Ｗ含有率が０．５原子％以下の場合、半導体デバイスの重要な特性の１つである閾値電圧Ｖ_th特性が良好にならない傾向にあり、また半導体デバイスの信頼性が低下し得る。ＴＦＴ等の半導体デバイスでは、デバイス制御の簡便性から閾値電圧Ｖ_thは０Ｖ以上５Ｖ以下であることが望まれている。Ｗ含有率が８原子％を超える場合、良好な電界効果移動度が得られにくい傾向にある。また、Ｗ含有率が８原子％を超えるソース電極５および／またはドレイン電極６を用いた場合、これらの電極の電気抵抗率の低減が困難となりやすい。

チャネル層７（第１酸化物半導体）、ならびにソース電極５およびドレイン電極６（第２酸化物半導体）中のＺｎ含有率が１．２原子％以上４０原子％以下であり、かつＺｎ／Ｗ比が１．０より大きく８０より小さいことは、高い電界効果移動度と高い信頼性を示す半導体デバイスを実現するうえで有利である。

電界効果移動度および信頼性を高める観点から、チャネル層７（第１酸化物半導体）、ならびにソース電極５およびドレイン電極６（第２酸化物半導体）中のＺｎ含有率は、より好ましくは３原子％以上、さらに好ましくは１０原子％以上、より好ましくは２５原子％以下であり、さらに好ましくは１８原子％以下である。Ｚｎ含有率が１．２原子％より小さい場合、半導体デバイスの信頼性が低下し得る。Ｚｎ含有率が４０原子％を超える場合、良好な電界効果移動度が得られにくい傾向にある。

チャネル層７（第１酸化物半導体）、ならびにソース電極５およびドレイン電極６（第２酸化物半導体）中のＺｎ／Ｗ比が１．０以下の場合、半導体デバイスの信頼性が低下し得る。Ｚｎ／Ｗ比は、より好ましくは３．０以上であり、さらに好ましくは５．０以上である。チャネル層７（第１酸化物半導体）、ならびにソース電極５およびドレイン電極６（第２酸化物半導体）中のＺｎ／Ｗ比が８０以上の場合、良好な電界効果移動度が得られにくい傾向にある。Ｚｎ／Ｗ比は、より好ましくは２０以下であり、さらに好ましくは１５以下である。

電界効果移動度を高める観点から、チャネル層７（第１酸化物半導体）、ならびにソース電極５およびドレイン電極６（第２酸化物半導体）中のＩｎ／（Ｉｎ＋Ｚｎ）原子比は、０．８より大きいことが好ましい。

ここで半導体デバイスの信頼性について説明する。一般的に酸化物半導体を含む半導体デバイスは、半導体デバイスの製造時における熱処理の温度によって信頼性が変化し得る。熱処理の温度を高くすることで信頼性を向上させることが可能である。しかしながら一般的には、熱処理温度を高くすると電界効果移動度が低下してしまう。このため、高い熱処理温度でも電界効果移動度が低下しないことが望まれていた。本明細書において「電界効果移動度が高く、かつ信頼性が高い」とは、高い加熱処理温度でも電界効果移動度が低下せず、かつ高い加熱処理の温度により高い信頼性が得られることを意味している。

チャネル層７は、電気抵抗率が１０^-1Ωｃｍ以上であることが好ましく、ソース電極５およびドレイン電極６は、電気抵抗率が１０^-２Ωｃｍ以下であることが好ましい。

インジウムを含む酸化物は、透明導電膜として知られているが、たとえば特開２００２−２５６４２４号公報に記載されるように、透明導電膜に使用される膜としては電気抵抗率が１０^-1Ωｃｍより低いものが一般的であり、本実施形態の半導体デバイスにおけるソース電極５およびドレイン電極６においても同様に電気抵抗率は低いことが好ましく、１０^-２Ωｃｍ以下であることがより好ましい。一方、本実施形態の半導体デバイスのチャネル層７においては、その電気抵抗率は１０^-1Ωｃｍ以上であることが望ましい。当該電気抵抗率を実現するために、チャネル層７のＷ含有率、Ｚｎ含有率、Ｚｎ／Ｗ比を総合的に検討することが好ましい。

半導体デバイスの電界効果移動度および信頼性を高める観点から、チャネル層７を構成する第１酸化物半導体は、ナノ結晶酸化物またはアモルファス酸化物で構成されることが好ましい。同様の観点から、ソース電極５およびドレイン電極６を構成する第２酸化物半導体は、ナノ結晶酸化物またはアモルファス酸化物で構成されることが好ましい。

本明細書において「ナノ結晶酸化物」とは、以下の条件に従うＸ線回折測定によっても、結晶に起因するピークが観測されずにハローと呼ばれる低角度側に現れるブロードなピークのみが観測され、かつ、透過型電子顕微鏡を用い、以下の条件に従って微細領域の透過電子線回折測定を実施した場合、リング状のパターンが観察される酸化物をいう。リング状のパターンとは、スポットが集合してリング状のパターンを形成している場合を含む。

また、本明細書において「アモルファス酸化物」とは、以下の条件に従うＸ線回折測定によっても、結晶に起因するピークが観測されずにハローと呼ばれる低角度側に現れるブロードなピークのみが観測され、かつ、透過型電子顕微鏡を用い、以下の条件に従って微細領域の透過電子線回折測定を実施しても、やはりハローと呼ばれる不明瞭なパターンが観察される酸化物をいう。

（Ｘ線回折測定条件）
測定方法：Ｉｎ−ｐｌａｎｅ法（スリットコリメーション法）、
Ｘ線発生部：対陰極Ｃｕ、出力５０ｋＶ ３００ｍＡ、
検出部：シンチレーションカウンタ、
入射部：スリットコリメーション、
ソーラースリット：入射側 縦発散角０．４８°
受光側 縦発散角０．４１°、
スリット：入射側 Ｓ１＝１ｍｍ＊１０ｍｍ
受光側 Ｓ２＝０．２ｍｍ＊１０ｍｍ、
走査条件：走査軸 ２θχ／φ、
走査モード：ステップ測定、走査範囲 １０〜８０°、ステップ幅０．１°、
ステップ時間 ８ｓｅｃ．。

（透過電子線回折測定条件）
測定方法：極微電子線回折法、
加速電圧：２００ｋＶ、
ビーム径：測定対象である酸化物半導体を含む層の膜厚と同じか、または同等。

第１酸化物半導体および／または第２酸化物半導体がナノ結晶酸化物で構成される場合、上記の条件に従って微細領域の透過電子線回折測定を行うと、上述のようにリング状のパターンが観察され、スポット状のパターンは観察されない。これに対して、たとえば特許第５１７２９１８号に開示されるような酸化物半導体層は、当該層の表面に対して垂直な方向に沿うようにｃ軸配向した結晶を含んでおり、このように微細領域中のナノ結晶がある方向に配向している場合には、スポット状のパターンが観察される。第１酸化物半導体および／または第２酸化物半導体がナノ結晶酸化物で構成される場合、当該ナノ結晶は、少なくとも層面内に垂直な面（層断面）の観察を行った際に、当該層の表面に対して結晶が配向していない無配向であってランダムな配向性を有している。つまり、膜厚方向に対して結晶軸が配向していない。

チャネル層７を構成する第１酸化物半導体、さらにこれに加えてソース電極５およびドレイン電極６を構成する第２酸化物半導体がナノ結晶酸化物またはアモルファス酸化物で構成されることは、半導体デバイスの電界効果移動度を高めるうえで有利である。電界効果移動度を高める観点から、第１酸化物半導体および第２酸化物半導体は、より好ましくはアモルファス酸化物で構成される。前述のＺｎ含有率が１０原子％以上、および/またはＷ含有率が０．４原子％以上の場合、第１酸化物半導体および第２酸化物半導体はアモルファス酸化物となりやすく、より高い加熱処理の温度までアモルファス酸化物が安定である。

電界効果移動度を高める観点から、本実施形態の半導体デバイスにおいて、チャネル層７を構成する第１酸化物半導体は、Ｘ線光電子分光法（ＸＰＳ）により測定される結合エネルギーのピーク位置が３２．９ｅＶ以上３６．５ｅＶ以下であるＷを含有することが好ましい。結合エネルギーのピーク位置は、より好ましくは３４ｅＶ以上３６．５ｅＶ以下であり、さらに好ましくは３５ｅＶ以上３６．５ｅＶ以下である。

Ｘ線光電子分光法（ＸＰＳ）においては、Ｗが６価となるＷＯ₃の結合エネルギーのピークは３５ｅＶ以上３６．５ｅＶ以下に現れ、タングステン金属およびタングステンが４価となるＷＯ₂は、３２ｅＶ以上３３．５ｅＶ以下の範囲に結合エネルギーのピークが現れることが知られている。したがって、第１酸化物半導体は、６価のＷを含有することが、電界効果移動度を高める観点から好ましい。

半導体デバイスの電界効果移動度を高める観点から、ソース電極５およびドレイン電極６を構成する第２酸化物半導体もまた、Ｘ線光電子分光法（ＸＰＳ）により測定される結合エネルギーのピーク位置が３２．９ｅＶ以上３６．５ｅＶ以下であるＷを含有することが好ましく、３４ｅＶ以上３６．５ｅＶ以下であるＷを含有することがより好ましく、３５ｅＶ以上３６．５ｅＶ以下であるＷを含有することがさらに好ましく、また６価のＷを含有することが好ましい。

本実施形態の半導体デバイスにおいて、チャネル層７は、ジルコニウム（Ｚｒ）をさらに含有することが好ましく、その含有量は、１×１０¹⁷ａｔｍｓ／ｃｍ³以上１×１０²⁰ａｔｍｓ／ｃｍ³以下であることが好ましい。これにより、半導体デバイスの信頼性を高めることができる。一般的にＺｒは、熱安定性、耐熱性、耐薬品性を向上させる目的、またはＳ値やオフ電流を低減させる目的で酸化物半導体に適用されている例が多いが、本発明においては、ＷおよびＺｎと併用することで、信頼性向上を図ることができることを新たに見出したものである。チャネル層７中のＺｒ含有量は、チャネル層７の任意の点について二次イオン質量分析法（ＳＩＭＳ）を用いて深さ方向に分析し、チャネル層７の１ｃｍ³あたりの原子数として求められる。

Ｚｒの含有量が１×１０¹⁷ａｔｍｓ／ｃｍ³より小さい場合には信頼性向上はみられず、１×１０²⁰ａｔｍｓ／ｃｍ³より大きい場合には信頼性が低下する傾向にある。信頼性向上の観点から、Ｚｒの含有量は１×１０¹⁸ａｔｍｓ／ｃｍ³以上であることがより好ましく、１×１０¹⁹ａｔｍｓ／ｃｍ³以下であることがより好ましい。

半導体デバイスの電界効果移動度を高める観点から、ソース電極５およびドレイン電極６もまた、Ｚｒをさらに含有することが好ましく、その含有量は、１×１０¹⁷ａｔｍｓ／ｃｍ³以上１×１０²⁰ａｔｍｓ／ｃｍ³以下であることが好ましい。

なお、チャネル層７、ならびにソース電極５およびドレイン電極６中のＩｎ、Ｗおよび亜鉛Ｚｎの合計に対する、Ｉｎ、Ｗ、Ｚｎ以外の不可避の金属の含有率は、１原子％以下であることが好ましい。

半導体デバイスの電界効果移動度を高める観点から、チャネル層７、ならびにソース電極５およびドレイン電極６の膜厚は、２ｎｍ以上１００ｎｍ以下であることが好ましく、５ｎｍ以上８０ｎｍ以下であることがより好ましい。

チャネル層７、ならびにソース電極５およびドレイン電極６は、たとえば、これらを構成する酸化物半導体を含む層を一体的に基板１上に形成し、この酸化物半導体層からチャネル層７とソース電極５とドレイン電極６とを自己整合により作り分ける方法によって形成することができる。上記酸化物半導体を含む層を、以下では酸化物半導体層ともいう。酸化物半導体層は、好ましくは酸化物半導体からなる層である。酸化物半導体層は、基板１上に直接形成されてもよいし、基板１上に他の層（たとえば第１絶縁層３）を介して形成されてもよい。上記方法によってチャネル層７、ならびにソース電極５およびドレイン電極６を形成する場合、第１酸化物半導体と第２酸化物半導体とは組成が同じとなる。酸化物半導体層は、スパッタリング法により成膜する工程を含む製造方法によって得ることができる。このことは、電界効果移動度が高く、かつ信頼性も高い半導体デバイスを得るうえで有利である。チャネル層７、ならびにソース電極５およびドレイン電極６を構成する酸化物半導体層は、半導体デバイスの製造工程で用いるレジスト層に照射する紫外線を透過可能な透明層である。ソース電極５およびドレイン電極６が透明であると、半導体デバイスをたとえば画像表示装置に適用したとき、各画素において遮光される部分が少なくなるため、開口率を高めることができる。

スパッタリング法とは、成膜室内に、ターゲットと基板とを対向させて配置し、ターゲットに電圧を印加して、希ガスイオンでターゲットの表面をスパッタリングすることにより、ターゲットからターゲットを構成する原子を放出させて基板上に堆積させることによりターゲットを構成する原子で構成される膜を形成する方法をいう。

酸化物半導体層を形成する方法としては、スパッタリング法のほか、パルスレーザー蒸着（ＰＬＤ）法、加熱蒸着法などが提案されているが、スパッタリング法を用いることが上記の理由から好ましい。

スパッタリング法としては、マグネトロンスパッタリング法、対向ターゲット型スパッタリング法などを用いることができる。スパッタリング時の雰囲気ガスとして、Ａｒガス、Ｋｒガス、Ｘｅガスを用いることができ、これらのガスとともに酸素ガスを混合して用いることもできる。

スパッタリング法によって酸化物半導体層を形成する場合において、スパッタリング法による成膜後に熱処理したり、スパッタリング法により成膜を行いながら熱処理してもよい。これにより、ナノ結晶酸化物またはアモルファス酸化物で構成される酸化物半導体層が得られやすくなる。また上記熱処理は、電界効果移動度および信頼性の高い半導体デバイスを実現するうえでも有利である。

スパッタリング法による成膜を行いながら実施する熱処理の方法は、特に制限されず、ランプ照射、電気抵抗体、レーザー等による加熱処理を挙げることができる。基板温度は、好ましくは１００℃以上２５０℃以下である。加熱処理の時間は成膜時間に相当し、成膜時間は形成する酸化物半導体層の膜厚に依存するが、たとえば１秒〜１０分程度であることができる。スパッタリング法による成膜後に実施する熱処理も特に制限されず、ランプ照射、電気抵抗体、レーザー等による加熱処理であることができる。

中でも、本実施形態の半導体デバイスの製造方法は、酸化物半導体層を成膜した後に熱処理を実施する工程を含むことが好ましく、酸化物半導体層を一体的に形成し、この酸化物半導体層からチャネル層７とソース電極５とドレイン電極６とを作り分けるうえで、所定の位置に配置された絶縁層の存在下に熱処理を実施する工程を含むことがより好ましい。当該熱処理を実施する工程を含む半導体デバイスの製造方法については後述する。

次に、ゲート電極２について説明する。ゲート電極２は、たとえば、Ｔｉ、Ａｌ、Ｍｏ，Ｗ、Ｃｕ等の金属で構成される単層構造の電極や、これらの金属の２種以上を用いた多層構造の電極であることができる。半導体デバイスがボトムゲート型である場合、ゲート電極２を利用した自己整合技術を用いてチャネル層７とソース電極５とドレイン電極６とを作り分けて半導体デバイスを製造するためには、ゲート電極２は、半導体デバイスの製造工程で用いるレジスト層に照射する紫外線を遮光できる材質で構成されることが好ましい。

次に、本実施形態の半導体デバイスが有し得る絶縁層について説明する。図２に示されるようなボトムゲート型、図３に示されるようなトップゲート型のいずれにおいても、半導体デバイスは、少なくともゲート電極２とチャネル層７との間に配置される、ゲート絶縁層としての第１絶縁層３を有する。図２に示されるように、ボトムゲート型の半導体デバイスにおいては、チャネル層７の主面（第１絶縁層３とは反対側の主面）を被覆する、エッチストッパ層、パシベーション層などとも呼ばれる第２絶縁層（絶縁保護層）８をさらに有することができる。また半導体デバイスは、図２および図３に示されるように、半導体デバイスの表面を被覆する第３絶縁層（絶縁保護層）９をさらに有することができる。第３絶縁層（絶縁保護層）９は、必要に応じて設けられる任意の絶縁層である。

酸化物半導体層が一体的に形成され、この酸化物半導体層からの作り分けによってチャネル層７、ソース電極５およびドレイン電極６が形成された半導体デバイスは、絶縁層の配置位置の観点からみたとき、たとえば次のような態様に分類することができる。
（Ｘ）上述の酸化物半導体層を成膜した後に実施する熱処理の工程時において、チャネル層７の主面を被覆し、ソース電極５およびドレイン電極６の主面を被覆しない高酸素絶縁層（部分被覆絶縁層）を備え、ソース電極５およびドレイン電極６の主面を被覆する絶縁層を備えない半導体デバイス。
（Ｙ）上述の酸化物半導体層を成膜した後に実施する熱処理の工程時において、チャネル層７の主面を被覆し、ソース電極５およびドレイン電極６の主面を被覆しない高酸素絶縁層（部分被覆絶縁層）を備え、かつ、ソース電極５およびドレイン電極６の主面を被覆する低酸素絶縁層を備える半導体デバイス。

態様（Ｘ）および（Ｙ）における高酸素絶縁層とは、熱処理時に起こる酸化物半導体層からの酸素の離脱を抑制できる、または酸化物半導体層へ酸素を拡散できる絶縁層である。高酸素絶縁層によって被覆された酸化物半導体層は、熱処理時に、酸素の脱離が抑制され、または高酸素絶縁層から酸素が供給されて、チャネル層として機能する層となる。高酸素絶縁層の一例を挙げると、酸化物半導体層よりも単位体積あたりの酸素原子数が大きい絶縁層がある。酸化物半導体層における単位体積あたりの酸素原子数は次のようにして求められる。まず、ＴＥＭ−ＥＤＸ（エネルギー分散型ケイ光Ｘ線分析計を付帯する透過型電子顕微鏡）を用いて酸化物半導体層中に存在する元素を定量し、下記式：
原子含有比＝対象原子含有量／酸化物半導体層中に存在する全原子含有量
により、酸化物半導体層を構成する各原子の比率（原子含有比）を求める。すべての原子についての原子含有比の合計は１である。次に、酸化物半導体層の膜密度と、構成する全原子の各々の含有比から、下記式：
単位体積あたりの酸素原子数＝酸素原子含有比（全体を１とした場合の値）×アボガドロ数×膜密度／｛（酸化物半導体層を構成する対象原子の原子量×対象原子の含有比（全体を１とした場合の値）を全ての構成原子に関して合計した値｝
または、下記式：
単位体積あたりの酸素原子数＝酸素原子含有比（全体を１とした場合の値）×単位体積あたりの膜に含まれる原子数
より、単位体積あたりの酸素原子数を求めることができる。

単位体積あたりの膜に含まれる原子数はＲＢＳにより測定できる。膜密度としては簡便のために６．８ｇ／ｃｍ³を利用して算出する。

例えば、酸化物半導体層の構成原子をＩｎ，Ｗ，Ｚｎ，Ｏとした場合、Ｉｎの含有比をＡ_Ｉｎ、Ｗの含有比をＡ_Ｗ、Ｚｎの含有比をＡ_Ｚｎ、Ｏの含有比をＡ_Ｏとすると、酸化物半導体層における単位体積あたりの酸素原子数は、下記式：
単位体積あたりの酸素原子数＝Ａ_Ｏ×アボガドロ数×６．８／｛Ａ_Ｉｎ×Ｉｎ原子量（１１４．８２）＋Ａ_Ｗ×Ｗ原子量（１８８．８４）＋Ａ_Ｚｎ×Ｚｎ原子量（６５．３９）＋Ａ_Ｏ×酸素原子量（１６．０）｝
より求めることができる。Ａ_Ｉｎ、Ａ_Ｗ、Ａ_Ｚｎ、およびＡ_Ｏは、ＴＥＭ−ＥＤＸ測定によって得ることができる。

高酸素絶縁層における単位体積あたりの酸素原子数は、上記酸化物半導体層における単位体積あたりの酸素原子数の算出方法と同様に、これを構成する絶縁材料の組成式から算出することができる。酸化物半導体層の単位体積あたりの酸素原子数が、絶縁層の単位体積あたりの酸素原子数よりも少なければ、その絶縁層は高酸素絶縁層といえる。

絶縁性および誘電率を有する材料で構成される層であって比較的酸素原子含有率が高い層は、高酸素絶縁層となり得る。ＳｉＯ_x層（ｘ≧１．５）、ＳｉＯ_ｘＮ_ｙ層（ｘ≧１．５）、ＡｌＯ_ｘ層（ｘ≧１．５）などの絶縁層は、上記の単位体積あたりの酸素原子数の対比による判断にかかわらず高酸素絶縁層となり得る。高酸素絶縁層は、半導体デバイスの信頼性の観点から、好ましくはＳｉＯ_x層で（ｘ≧１．５）である。ボトムゲート型の場合、このＳｉＯ_x層の上にＳｉＮ_x層を積層すると、信頼性をより高めることができる。

態様（Ｙ）における低酸素絶縁層とは、熱処理時に起こる酸化物半導体層からの酸素の離脱を抑制できない層である。酸素の離脱が起こると、低酸素絶縁層で被覆された酸化物半導体層は電気抵抗が下がり、導電膜となる。高酸素絶縁層と低酸素絶縁層との間での関係に関していえば、低酸素絶縁層は、高酸素絶縁層よりも酸素原子含有率が小さい絶縁層と定義してもよい。低酸素絶縁層の一例を挙げると、酸化物半導体層よりも単位体積あたりの酸素原子数が小さい絶縁層がある。低酸素絶縁層における単位体積あたりの酸素原子数は、上述のような方法にて算出することができる。低酸素絶縁層の方が、高酸素絶縁層よりも単位体積あたりの酸素原子数は少なくなる。

絶縁性および誘電率を有する材料で構成される層であって比較的酸素原子含有率が低い層は、低酸素絶縁層となり得る。ＳｉＯ_ｘＮ_ｙ層（ｘ＜１．５）、Ａｌ₂Ｏ_ｘＮ_y層（ｘ＜３、ｙ＞０）、ＳｉＮ_ｘ層などの絶縁層は、上記の単位体積あたりの酸素原子数の対比による判断にかかわらず低酸素絶縁層となり得る。半導体デバイスの信頼性の観点から、低酸素絶縁層は、好ましくはＳｉＮ_x層である。

たとえばボトムゲート型の半導体デバイスの場合、高酸素絶縁層は、第２絶縁層８であることができる。この第２絶縁層８は、上記熱処理の工程時には存在していても、その後除去されて、得られる半導体デバイス中には存在しない層であってもよい。また、たとえばトップゲート型の半導体デバイスの場合、高酸素絶縁層は、第１絶縁層（ゲート絶縁層）３であることができる。ただし、これらの例に限らず、複数種類の絶縁層（たとえば第１絶縁層３および第２絶縁層８）が高酸素絶縁層としての役割を担ってもよい。トップゲート型の半導体デバイスにおける第１絶縁層（ゲート絶縁層）３およびボトムゲート型の半導体デバイスにおける第２絶縁層８は、たとえば、ＳｉＯ_x層（ｘ≧１．５）、ＳｉＯ_xＮ_y層（ｘ≧１．５、ｙ＜０．５）、Ａｌ₂Ｏ₃層であることができ、好ましくはＳｉＯ_x層（ｘ≧１．５）、より好ましくはＳｉＯ₂層である。

態様（Ｙ）における低酸素絶縁層は、たとえば、上記熱処理の工程の前に形成された第３絶縁層９であることができる。第３絶縁層９は、たとえば、ＳｉＯ_xＮ_y層（ｘ＜１．５、ｙ＞０．５）、ＳｉＮ_ｘ層、Ａｌ₂Ｏ_xＮ_y層（ｘ＜３、ｙ＞０）であることができ、好ましくはＳｉＮ_ｘ層である。

態様（Ｘ）において第３絶縁層９は、上記熱処理の工程時には存在しない層である。ただし、最終的に得られる半導体デバイスは、第３絶縁層９を有していてもよい。態様（Ｙ）において第３絶縁層９は、低酸素絶縁層であることができ、この場合、第３絶縁層９は、第２絶縁層８（ボトムゲート型）または第１絶縁層３（トップゲート型）よりも酸素原子含有率が低い層であることができる。

上記熱処理の工程において、基板１上に形成された酸化物半導体層を熱処理したとき、高酸素絶縁層（部分被覆絶縁層）によってその主面が被覆された部分の酸化物半導体層は、電気抵抗率が高くなって半導体特性を示すことができ、その部分はチャネル層７として用いることができる。

一方、上記熱処理の工程において、基板１上に形成された酸化物半導体層を熱処理したとき、高酸素絶縁層（部分被覆絶縁層）によってその主面が被覆されていない部分の酸化物半導体層、または低酸素絶縁層によってその主面が被覆された部分の酸化物半導体層は、電気抵抗率が低くなるので、ソース電極５またはドレイン電極６として利用することができる。上記熱処理の工程によって酸化物半導体層からチャネル層７とソース電極５とドレイン電極６とを作り分ける方法は、電界効果移動度および信頼性の高い半導体デバイスを得るうえで有利である。

態様（Ｘ）においては、上記熱処理の工程の後に、ソース電極５およびドレイン電極６の被覆されていない主面上に絶縁層を積層してもよい。当該絶縁層としては、たとえば、ＳｉＯ_ｘ層、ＳｉＯ_ｘＮ_ｙ層、ＳｉＮ_ｘ層、ＡｌＯ_ｘ層、Ａｌ₂Ｏ_ｘＮ_y層等を挙げることができ、ソース電極５およびドレイン電極６の低電気抵抗率を維持する観点からは、ＳｉＮ_ｘ層であることが好ましい。上述のように、当該絶縁層は第３絶縁層９であってもよい。

上記酸化物半導体層を成膜した後に実施する熱処理の方法は、特に制限されず、ランプ照射、電気抵抗体、レーザー等による加熱処理であることができる。加熱温度は、好ましくは１００℃以上５００℃以下である。高い電界効果移動度を実現するためには、加熱温度は、より好ましくは４５０℃以下、さらに好ましくは４００℃以下である。高い信頼性を実現するためには、加熱温度は、より好ましくは２００℃以上、さらに好ましくは３００℃以上である。高い電界効果移動度と高い信頼性とを両立させる観点から、加熱温度は、特に好ましくは３００℃以上５００℃以下である。

熱処理の雰囲気は、大気中、窒素ガス中、窒素ガス−酸素ガス中、Ａｒガス中、Ａｒ−酸素ガス中、水蒸気含有大気中、水蒸気含有窒素中など、各種雰囲気であってよいが、好ましくは窒素ガス中である。雰囲気圧力は、大気圧のほか、減圧条件下（たとえば０．１Ｐａ未満）、加圧条件下（たとえば０．１Ｐａ〜９ＭＰａ）であることができるが、好ましくは大気圧である。熱処理の時間は、たとえば０．０１秒〜２時間程度であることができ、好ましくは１秒〜１０分程度である。

［実施形態２：半導体デバイスの製造方法］
本実施形態に係る半導体デバイスの製造方法は、上記実施形態１に係る半導体デバイスを製造するための方法であり、特に制限はないが、高い電界効果移動度を示し得る、さらには、高い電界効果移動度および高い信頼性を示し得る上記実施形態１に係る半導体デバイスを効率良く比較的簡便に製造する観点から、たとえば、以下の工程を含む。

（１）ゲート電極を形成する工程、
（２）酸化物半導体を含む層（酸化物半導体層）を形成する工程、
（３）酸化物半導体層の主面の一部を被覆する部分被覆絶縁層を形成する工程、
（４）部分被覆絶縁層を形成する工程の後に実施される、熱処理を行う工程。

本実施形態に係る半導体デバイスの製造方法は、工程（３）の後であって、工程（４）の前に、酸化物半導体層の主面における上記一部に隣接する領域を被覆する低酸素絶縁層を形成する工程（５）をさらに含むことができる。

上記（１）〜（４）の工程（さらには工程（５））を含む本実施形態に係る半導体デバイスの製造方法では、所定の位置に形成された部分被覆絶縁層を利用して酸化物半導体層からチャネル層とソース電極とドレイン電極とを作り分けることによって半導体デバイスを得る。所定の位置に形成された部分被覆絶縁層は、先に作り込まれたゲート電極を利用した自己整合技術によって形成することでき、ひいてはこの自己整合技術によって酸化物半導体層からチャネル層とソース電極とドレイン電極とを作り分けることができる。上記（１）〜（４）の工程（さらには工程（５））を含む本実施形態に係る半導体デバイスの製造方法によれば、ボトムゲート型、トップゲート型のいずれの半導体デバイスも製造することができる。得られる半導体デバイスは、具体的にはＴＦＴ（薄膜トランジスタ）である。以下、図面を参照しながら、ボトムゲート型の半導体デバイスおよびトップゲート型の半導体デバイスの製造方法についてより詳細に説明する。

＜ボトムゲート型の半導体デバイスの製造方法＞
図４は、図２に示されるボトムゲート型の半導体デバイスの製造方法の一例を示す概略断面図である。ボトムゲート型の半導体デバイスとして図２に示されるものを例に挙げて、ボトムゲート型の半導体デバイスの製造方法について以下説明する。図２に示されるボトムゲート型の半導体デバイスの製造方法は、たとえば、下記の工程をこの順で含む。

〔ａ〕基板１上にゲート電極２を形成する工程［上記工程（１）に相当］、
〔ｂ〕ゲート電極２上に第１絶縁層（ゲート絶縁層）３を形成する工程、
〔ｃ〕第１絶縁層３上に酸化物半導体層４を形成する工程［上記工程（２）に相当］、
〔ｄ〕酸化物半導体層４上に第２絶縁層（絶縁保護層）８を形成する工程、
〔ｅ〕第２絶縁層８をパターニングして、酸化物半導体層４の主面の一部を被覆する部分被覆絶縁層を形成する工程［上記工程（３）に相当］、
〔ｆ〕熱処理を行う工程［上記工程（４）に相当］。

（工程〔ａ〕）
本工程は、基板１上にゲート電極２を形成する工程である。基板１は、特に制限されないが、透明性、価格安定性の観点、および表面平滑性を高くする観点から、石英ガラス基板、無アルカリガラス基板、アルカリガラス基板等であることが好ましい。ゲート電極２は、特に制限されないが、耐酸化性が高く、電気抵抗が低く、さらには後の工程で用いるレジスト層に照射する紫外線を遮光できる材質であることから、Ｍｏ電極、Ｔｉ電極、Ｗ電極、Ａｌ電極、Ｃｕ電極等であることが好ましい。ゲート電極２の形成方法は、特に制限されないが、基板１の主面上に大面積で均一に形成できる点から、真空蒸着法、スパッタリング法等であることが好ましい。ゲート電極２は基板１の主面に直接形成されてもよいし、他の層（有機物または無機物からなる絶縁層など）を介して基板１上に形成されてもよい。ゲート電極２は、好ましくは均一な膜厚で形成される。

続いて、レジスト剤の塗布、フォトマスクを用いた紫外線照射、現像を行うことで、設計されたゲート電極２の配線パターンに応じたレジストパターンを形成する。続いて、酸溶液またはプラズマ処理によりレジスト層で被覆されていない部分のゲート電極２をエッチングした後、レジスト層を除去することで、ゲート電極２配線（パターニングされたゲート電極２）を形成する。

（工程〔ｂ〕）
本工程は、パターニングされたゲート電極２上に第１絶縁層（ゲート絶縁層）３を形成する工程である。通常は、パターニングされたゲート電極２の主面を含めた、基板１およびゲート電極２を有する積層体の主面全体に第１絶縁層３を形成する。第１絶縁層３の形成方法は、特に制限はないが、大面積で均一に形成できる点および絶縁性を確保する観点から、プラズマＣＶＤ（化学気相堆積）法等であることが好ましい。第１絶縁層３は、好ましくは均一な膜厚で形成される。

第１絶縁層（ゲート絶縁層）３は、たとえば、ＳｉＯ_x層、ＳｉＯ_ｘＮ_ｙ層、ＳｉＮ_ｘ層、ＡｌＯ_ｘ層、またはＡｌ₂Ｏ_ｘＮ_y層であることができるが、半導体デバイスの高い電界効果移動度と高い信頼性を両立させるためには、ＳｉＯ_x層であることが好ましい。

（工程〔ｃ〕）
本工程は、第１絶縁層３上に酸化物半導体層４を形成する工程である。上述のように、酸化物半導体層４は、スパッタリング法により成膜する工程を含んで形成されることが好ましく、スパッタリング法により成膜を行いながら熱処理することによって形成されることもできる。酸化物半導体層４は、好ましくは均一な膜厚で形成される。

続いて、レジスト剤の塗布、フォトマスクを用いた紫外線照射、現像を行うことで、設計されたチャネル層７、ソース電極５およびドレイン電極６の配線パターンに応じたレジストパターンを形成する。続いて、酸溶液またはプラズマ処理によりレジスト層で被覆されていない部分の酸化物半導体層４をエッチングした後、レジスト層を除去することで、酸化物半導体層４の配線パターン（パターニングされた酸化物半導体層４）を形成する。

（工程〔ｄ〕）
本工程は、パターニングされた酸化物半導体層４上に第２絶縁層（絶縁保護層）８を形成する工程である。通常は、パターニングされた酸化物半導体層４の主面を含めた、基板１、ゲート電極２、第１絶縁層３および酸化物半導体層４を有する積層体の主面全体に第２絶縁層８を形成する。第２絶縁層８の形成方法は、特に制限はないが、大面積で均一に形成できる点および絶縁性を確保する観点から、プラズマＣＶＤ（化学気相堆積）法等であることが好ましい。第２絶縁層８は、好ましくは均一な膜厚で形成される。

第２絶縁層８は、上述の高酸素絶縁層に相当し、部分被覆絶縁層となる層である。第２絶縁層８は、たとえば、ＳｉＯ_x層（ｘ≧１．５）、ＳｉＯ_ｘＮ_ｙ層（ｘ≧１．５）、ＡｌＯ_ｘ層（ｘ≧１．５）であることができるが、半導体デバイスの高い電界効果移動度と高い信頼性を両立させるためには、ＳｉＯ_x層（ｘ≧１．５）であることが好ましい。より好ましくはＳｉＯ_２層である。上述のように、酸化物半導体層４からチャネル層７とソース電極５とドレイン電極６とを作り分けるにあたって、第２絶縁層８の酸素原子含有率は、酸化物半導体層４より大きいことが好ましく、および／または、後述する熱処理を行う工程時に第３絶縁層９が形成されている場合には、第２絶縁層８の酸素原子含有率は、第３絶縁層９より大きいことが好ましい。

（工程〔ｅ〕）
本工程は、第２絶縁層８をパターニングして、酸化物半導体層４の主面の一部を被覆する部分被覆絶縁層を形成する工程である。この工程ではまず、レジスト剤の塗布を行って、第２絶縁層８上にレジスト層１０を形成する。これにより、図４（ａ）に示される構造の積層体を得る。次いで、基板１側から紫外線を照射する。この際、ゲート電極２によって紫外線が遮蔽されることにより、レジスト層１０には、紫外線によって感光されない領域Ａと、紫外線が遮蔽されずに感光される領域Ｂとが形成される。次いで、現像を行うことで、紫外線によって感光された領域Ｂのレジスト層１０を溶解させる。これにより、図４（ｂ）に示される構造の積層体を得る。

次に、酸溶液またはプラズマ処理によりレジスト層１０で被覆されていない部分の第２絶縁層８を酸化物半導体層４の表面が露出するまでエッチングして、第２絶縁層８のパターニングを行う。これにより、図４（ｃ）に示される構造の積層体を得る。パターニングされた第２絶縁層８が部分被覆絶縁層である。このように、部分被覆絶縁層は、先に作り込まれたゲート電極２を利用した自己整合によってパターニング形成される。その後、パターニングされた第２絶縁層８上のレジスト層１０を除去する。

（工程〔ｆ〕）
本工程は、熱処理を行う工程である。この熱処理により、酸化物半導体層４の一部であって第２絶縁層８（部分被覆絶縁層）で被覆されている領域はチャネル層７となり、一方で、酸化物半導体層４の他の部分であって第２絶縁層８（部分被覆絶縁層）で被覆されることなく主面が露出している領域は、電気抵抗率が下がることでソース電極５またはドレイン電極６となる。ソース電極５およびドレイン電極６は画素電極として用いることも可能である。

得られた積層体（ボトムゲート型ＴＦＴ）を上からみたとき、酸化物半導体層４の一部であるチャネル層７の長さはゲート電極２の幅と一致している。より具体的には、積層体を上からみたとき、ゲート電極２の直上領域にチャネル層７が配置されている。したがって、チャネル層７とソース電極５との界面位置、およびチャネル層７とドレイン電極６との界面位置は、ゲート電極２の端面の位置と一致している。このようなチャネル層７とゲート電極２との位置関係は、半導体デバイスであるＴＦＴ領域だけもよく、ＴＦＴ領域以外のゲート電極の配線パターンが酸化物半導体層にパターニングされている必要は必ずしもない。

熱処理の方法は、特に制限されず、ランプ照射、電気抵抗体、レーザー等による加熱処理であることができる。加熱温度は、好ましくは１００℃以上５００℃以下である。高い電界効果移動度を実現するためには、加熱温度は、より好ましくは４５０℃以下、さらに好ましくは４００℃以下である。高い信頼性を実現するためには、加熱温度は、より好ましくは２００℃以上、さらに好ましくは３００℃以上である。高い電界効果移動度と高い信頼性とを両立させる観点から、加熱温度は、特に好ましくは３００℃以上５００℃以下である。

熱処理の雰囲気は、大気中、窒素ガス中、窒素ガス−酸素ガス中、Ａｒガス中、Ａｒ−酸素ガス中、水蒸気含有大気中、水蒸気含有窒素中など、各種雰囲気であってよい。より好ましくは窒素ガス中である。雰囲気圧力は、大気圧のほか、減圧条件下（たとえば０．１Ｐａ未満）、加圧条件下（たとえば０．１Ｐａ〜９ＭＰａ）であることができるが、好ましくは大気圧である。熱処理の時間は、たとえば０．０１秒〜２時間程度であることができ、好ましくは１秒〜１０分程度である。

なお、信号配線としては酸化物半導体層４の一部を用いるだけでなく、ゲート電極２と同様の方法によって形成することができる別途の金属層を信号配線として併用することもできる。

（工程〔ｇ〕）
図２に示されるように、積層体の表面に第３絶縁層９を形成する工程〔ｇ〕を設けてもよい。通常は、積層体の主面全体に第３絶縁層９を形成する。第３絶縁層９の形成方法は、特に制限はないが、大面積で均一に形成できる点および絶縁性を確保する観点から、プラズマＣＶＤ（化学気相堆積）法等であることが好ましい。

第３絶縁層９を形成する工程〔ｇ〕は、熱処理を行う工程〔ｆ〕の前に行ってもよいし、工程〔ｆ〕の後に行ってもよい。熱処理を行う工程〔ｆ〕の前に行う場合、第３絶縁層９は、上述の低酸素絶縁層となり得る。この場合、第３絶縁層９は、たとえば、ＳｉＯ_ｘＮ_ｙ層（ｘ＜１．５、ｙ＞０．５）、ＳｉＮ_ｘ層、Ａｌ₂Ｏ_ｘＮ_y層（ｘ＜３、ｙ＞０）であることができ、ソース電極５およびドレイン電極６の電気抵抗率を低くする観点から、好ましくはＳｉＮ_ｘ層である。上述のように、酸化物半導体層４からチャネル層７とソース電極５とドレイン電極６とを作り分けるにあたって、ソース電極５およびドレイン電極６の電気抵抗率を低くする観点から、第３絶縁層９の酸素原子含有率は、酸化物半導体層４より小さいことが好ましく、および／または、第３絶縁層９の酸素原子含有率は、第２絶縁層８より小さいことが好ましい。

一方、工程〔ｆ〕の後に工程〔ｇ〕を実施する場合、第３絶縁層９は、たとえば、ＳｉＯ_ｘ層、ＳｉＯ_ｘＮ_ｙ層、ＳｉＮ_ｘ層、ＡｌＯ_ｘ層、Ａｌ₂Ｏ_ｘＮ_y層等であることができ、ソース電極５およびドレイン電極６の低電気抵抗率を維持する観点からは、ＳｉＮ_ｘ層であることが好ましい。

＜トップゲート型の半導体デバイスの製造方法＞
図５は、図３に示されるトップゲート型の半導体デバイスの製造方法の一例を示す概略断面図である。トップゲート型の半導体デバイスとして図３に示されるものを例に挙げて、トップゲート型の半導体デバイスの製造方法について以下説明する。図３に示されるトップゲート型の半導体デバイスの製造方法は、たとえば、下記の工程をこの順で含む。

〔Ａ〕基板１上に酸化物半導体層４を形成する工程［上記工程（２）に相当］、
〔Ｂ〕酸化物半導体層４上に第１絶縁層３を形成する工程、
〔Ｃ〕第１絶縁層３上にゲート電極２を形成する工程［上記工程（１）に相当］、
〔Ｄ〕ゲート電極２をパターニングし、これを用いて酸化物半導体層４の主面の一部を被覆する部分被覆絶縁層を形成する工程［上記工程（３）に相当］、
〔Ｅ〕熱処理を行う工程［上記工程（４）に相当］。

（工程〔Ａ〕）
本工程は、基板１上に酸化物半導体層４を形成する工程である。基板１、および酸化物半導体層４の形成方法については、ボトムゲート型半導体デバイスの製造方法についての記述が引用される。酸化物半導体層４は基板１の主面に直接形成されてもよいし、他の層（有機物または無機物からなる絶縁層など）を介して基板１上に形成されてもよい。酸化物半導体層４は、好ましくは均一な膜厚で形成される。続いて、酸化物半導体層４のパターニングを行うが、これについても、ボトムゲート型半導体デバイスの製造方法についての記述が引用される。

（工程〔Ｂ〕）
本工程は、パターニングされた酸化物半導体層４上に第１絶縁層（ゲート絶縁層）３を形成する工程である。通常は、パターニングされた酸化物半導体層４の主面を含めた、基板１および酸化物半導体層４を有する積層体の主面全体に第１絶縁層３を形成する。第１絶縁層３の形成方法および材質については、ボトムゲート型半導体デバイスの製造方法についての記述が引用される。第１絶縁層３は、好ましくは均一な膜厚で形成される。

（工程〔Ｃ〕）
本工程は、第１絶縁層３上にゲート電極２を形成する工程である。通常は、積層体の主面全体にゲート電極２を形成する。これにより、図５（ａ）に示される構造の積層体を得る。ゲート電極２の材質および形成方法については、ボトムゲート型半導体デバイスの製造方法についての記述が引用される。

（工程〔Ｄ〕）
本工程は、ゲート電極２をパターニングし、これを用いて酸化物半導体層４の主面の一部を被覆する部分被覆絶縁層を形成する工程である。この工程ではまず、レジスト剤の塗布を行って、ゲート電極２上にレジスト層１０を形成する。続いて、フォトマスクを用いた紫外線照射、現像を行うことで、設計されたゲート電極２の配線パターンに応じたレジストパターンを形成する。これにより、図５（ｂ）に示される構造の積層体を得る。

次に、酸溶液またはプラズマ処理によりレジスト層１０で被覆されていない部分のゲート電極２をエッチングして、ゲート電極２のパターニングを行う。ゲート電極２をエッチングした部分では、第１絶縁層３が露出している。続いて、パターニングされたゲート電極２を利用して、酸溶液またはプラズマ処理により、露出している部分の第１絶縁層３を酸化物半導体層４が露出するまでエッチングして、第１絶縁層３のパターニングを行う。これにより、図５（ｃ）に示される構造の積層体を得る。パターニングされた第１絶縁層３が部分被覆絶縁層である。このように、部分被覆絶縁層は、先に作り込まれたゲート電極２を利用した自己整合によってパターニング形成される。その後、パターニングされたゲート電極２上のレジスト層１０を除去する。

（工程〔Ｅ〕）
本工程は、熱処理を行う工程である。この熱処理により、酸化物半導体層４の一部であって第１絶縁層３（部分被覆絶縁層）で被覆されている領域はチャネル層７となり、一方で、酸化物半導体層４の他の部分であって第１絶縁層３（部分被覆絶縁層）で被覆されることなく主面が露出している領域は、電気抵抗率が下がることでソース電極５またはドレイン電極６となる。ソース電極５およびドレイン電極６は画素電極として用いることも可能である。熱処理の方法については、ボトムゲート型半導体デバイスの製造方法についての記述が引用される。

得られた積層体（トップゲート型ＴＦＴ）を上からみたとき、酸化物半導体層４の一部であるチャネル層７の長さはゲート電極２の幅と一致している。より具体的には、積層体を上からみたとき、ゲート電極２の直下領域にチャネル層７が配置されている。したがって、チャネル層７とソース電極５との界面位置、およびチャネル層７とドレイン電極６との界面位置は、ゲート電極２の端面の位置と一致している。

なお、信号配線としては酸化物半導体層４の一部を用いるだけでなく、ゲート電極２と同様の方法によって形成することができる別途の金属層を信号配線として併用することもできる。

（工程〔Ｆ〕）
図３に示されるように、積層体の表面に第３絶縁層９を形成する工程〔Ｆ〕を設けてもよい。通常は、積層体の主面全体に第３絶縁層９を形成する。第３絶縁層９の形成方法ついては、ボトムゲート型半導体デバイスの製造方法についての記述が引用される。

第３絶縁層９を形成する工程〔Ｆ〕は、熱処理を行う工程〔Ｅ〕の前に行ってもよいし、工程〔Ｅ〕の後に行ってもよい。熱処理を行う工程〔Ｅ〕の前に行う場合、第３絶縁層９は、上述の低酸素絶縁層となり得る。この場合、第３絶縁層９は、たとえば、ＳｉＯ_ｘＮ_ｙ層（ｘ＜１．５、ｙ＞０．５）、ＳｉＮ_ｘ層、Ａｌ₂Ｏ_ｘＮ_y層（ｘ＜３、ｙ＞０）であることができ、ソース電極５およびドレイン電極６の電気抵抗率を低くする観点から、好ましくはＳｉＮ_ｘ層である。上述のように、酸化物半導体層４からチャネル層７とソース電極５とドレイン電極６とを作り分けるにあたって、ソース電極５およびドレイン電極６の電気抵抗率を低くする観点から、第３絶縁層９の酸素原子含有率は、酸化物半導体層４より小さいことが好ましく、および／または、第３絶縁層９の酸素原子含有率は、第１絶縁層３より小さいことが好ましい。

一方、工程〔Ｅ〕の後に工程〔Ｆ〕を実施する場合、第３絶縁層９は、たとえば、ＳｉＯ_ｘ層、ＳｉＯ_ｘＮ_ｙ層、ＳｉＮ_ｘ層、ＡｌＯ_ｘ層、Ａｌ₂Ｏ_ｘＮ_y層等であることができ、ソース電極５およびドレイン電極６の低電気抵抗率を維持する観点からは、ＳｉＮ_ｘ層であることが好ましい。

＜実施例１〜実施例１４：ボトムゲート型ＴＦＴの作製＞
次の手順で、図２に示されるボトムゲート型ＴＦＴと類似の構成を有するＴＦＴを作製した。まず、基板１として縦５０ｍｍ×横５０ｍｍ×厚み０．６ｍｍの無アルカリガラス基板を準備し、その基板１上にスパッタリング法によりゲート電極２として厚み１００ｎｍのＭｏ電極を形成した。

次に、ゲート電極２の表面にポジ型レジスト剤を塗布してレジスト層を形成し、９０℃６０秒の条件でプリベイクを行った。続いて、ゲート電極２の所定の配線パターンに合わせて金属膜を配したフォトマスクを介してレジスト層を有する基板１に紫外線（波長３１０〜４４０ｎｍ）を照射した。続いて、現像液にレジスト層を有する基板１を浸漬した。フォトマスクの金属膜にて紫外線が遮蔽されて紫外線が照射されなかった領域のレジスト層は、現像時に残存した。一方、フォトマスクの金属膜がない部分に対応するレジスト層は、フォトマスクのガラスを紫外線が透過して感光され、現像時に現像液へ溶解した。現像後、基板１の水洗を行った。

次に、ウォータバス中にて３０℃に保持したＰＡＮ〔酢酸：硝酸水溶液（６１重量％）：リン酸水溶液（８５重量％）：水＝４：４：１６：１（体積比）〕水溶液中に基板１を浸漬することにより、現像により表面が露出した部分のゲート電極２を基板１が露出するまでエッチングしてゲート電極２のパターニングを行った。エッチング後、基板１を水洗し、ゲート電極２上のレジスト層をレジスト剥離液によって剥離除去した。

次に、基板１の表面上およびパターニングされたゲート電極２上に、プラズマＣＶＤ法により第１絶縁層（ゲート絶縁層）３として、アモルファス酸化物層である厚み２００ｎｍのＳｉＯ_x層を形成した。原料ガスにはＳｉＨ₄とＮ₂Ｏの混合ガスを用いた。

次に、第１絶縁層（ゲート絶縁層）３上に、ＤＣ（直流）マグネトロンスパッタリング法により、酸化物半導体層４を形成した。ターゲットの直径３インチ（７６．２ｍｍ）の平面がスパッタ面であった。ターゲットには、Ｉｎ₂Ｏ₃結晶を主成分とし、ＺｎＯ結晶、ＺｎＷＯ₄結晶、Ｉｎ₂Ｏ₃（ＺｎＯ）_m（ｍは自然数）結晶、Ｉｎ₆ＷＯ₁₂結晶の少なくともいずれか１つ以上が混在している酸化物焼結体を使用した。酸化物半導体層４がジルコニウム（Ｚｒ）を含有する場合、上記酸化物焼結体の調製時にＺｒＯ₂を添加して酸化物焼結体を調製した。形成した酸化物半導体層４の膜厚を表１に示す。酸化物半導体層４の膜厚は、層断面を透過型電子顕微鏡により観察し、層の最下面から最上面までの距離を測定し、観察倍率にて割ることで算出した。距離の測定は５点にて実施し、その平均値から膜厚を算出した。

酸化物半導体層４の形成についてより具体的に説明すると、スパッタリング装置の成膜室内の水冷されている基板ホルダ上に、ゲート電極２および第１絶縁層（ゲート絶縁層）３が形成された基板１を第１絶縁層３が露出されるように配置した。上記ターゲットを第１絶縁層３に対向するように６０ｍｍの距離で配置した。成膜室内を６×１０^-5Ｐａ程度の真空度として、ターゲットを次のようにしてスパッタリングした。

まず、第１絶縁層３とターゲットとの間にシャッターを入れた状態で、成膜室内へＡｒ（アルゴン）ガスとＯ₂（酸素）ガスとの混合ガスを０．５Ｐａの圧力まで導入した。混合ガス中のＯ₂ガス含有率は１０体積％であった。ターゲットに１２０ＷのＤＣ電力を印加してスパッタリング放電を起こし、これによってターゲット表面のクリーニング（プレスパッタ）を５分間行った。

次いで、同じターゲットに１２０ＷのＤＣ電力を印加して、成膜室内の雰囲気をそのまま維持した状態で、上記シャッターを外すことにより、第１絶縁層３上に酸化物半導体層４を成膜した。なお、基板ホルダに対しては、特にバイアス電圧は印加しなかった。また、基板ホルダを水冷または加熱し、成膜時および成膜後の基板１の温度を調整した。実施例および比較例のうち、表１および表２における「成膜時加熱処理」の欄に「有」と記載されている例では、成膜時において基板ホルダを加熱して基板温度を表１または表２における「処理温度」の欄に記載されている温度に調整することにより成膜と同時に加熱処理を実施した。加熱時間は酸化物半導体層４の成膜前から成膜終了後までの合計３０分である。また、表１および表２における「加熱処理」の欄に「無」と記載されている例では、成膜時においては加熱処理を実施しなかった。この場合において、成膜時における基板温度は２０℃程度とした。いずれの実施例および比較例においても、酸化物半導体層４の膜厚が表１または表２に示されるとおりとなるように成膜時間を調整した。

以上のようにして、酸化物焼結体ターゲットを用いたＤＣ（直流）マグネトロンスパッタリング法により酸化物半導体層４を形成した。

次に、酸化物半導体層４上にポジ型レジスト剤を塗布してレジスト層を形成し、９０℃６０秒の条件でプリベイクを行った。続いて、酸化物半導体層４の所定の配線パターンに合わせて金属膜を配したフォトマスクを介してレジスト層を有する基板１に紫外線（波長３１０〜４４０ｎｍ）を照射した。続いて、現像液にレジスト層を有する基板１を浸漬した。フォトマスクの金属膜にて紫外線が遮蔽されて紫外線が照射されなかった領域のレジスト層は、現像時に残存した。一方、フォトマスクの金属膜がない部分に対応するレジスト層は、フォトマスクのガラスを紫外線が透過して感光され、現像時に現像液へ溶解した。現像後、基板１の水洗を行った。

次に、ウォータバス中にて３０℃に保持した関東化学製の「ＩＴＯ-０７Ａ」液に基板１を浸漬することにより、現像により表面が露出した部分の酸化物半導体層４を下地の第１絶縁層（ゲート絶縁層）３が露出するまでエッチングして酸化物半導体層４のパターニングを行った。エッチング後、基板１を水洗し、酸化物半導体層４上のレジスト層をレジスト剥離液によって剥離除去した。

次に、パターニングされた酸化物半導体層４上にプラズマＣＶＤ法により第２絶縁層（絶縁保護層）８（部分被覆絶縁層となる層である。）として、アモルファス酸化物層である厚み２００ｎｍのＳｉＯ_x層を露出表面全体に形成した。すなわち、先のエッチングにて第１絶縁層（ゲート絶縁層）３が露出した領域では、第１絶縁層（ゲート絶縁層）３と第２絶縁層８とが接することとなった。原料ガスにはＳｉＨ₄とＮ₂Ｏの混合ガスを用いた。

次に、第２絶縁層８上にポジ型レジスト剤を塗布してレジスト層１０を形成し、９０℃６０秒の条件でプリベイクを行った。これにより、図４（ａ）に示される構造と類似の構造を有する積層体を得た。続いて、積層体の基板１面を上面とし、レジスト層１０面を下面にして、上面より紫外線（波長３１０〜４４０ｎｍ）を照射した。続いて、現像液にレジスト層１０を有する基板１を浸漬した。積層体中で紫外線を遮蔽するのはゲート電極２のみである。したがって、ゲート電極２にて紫外線が遮蔽されて紫外線が照射されなかった領域のレジスト層１０は、現像時に残存した。一方、ゲート電極２がない部分に対応するレジスト層１０は感光され、現像時に現像液へ溶解した。現像後、基板１の水洗を行った。これにより、図４（ｂ）に示される構造と類似の構造を有する積層体を得た。

続いて、ウォータバス中にて３０℃に保持したバッファードフッ酸水溶液中に基板１を浸漬することにより、現像により表面が露出した部分の第２絶縁層８を酸化物半導体層４および第１絶縁層（ゲート絶縁層）３が露出するまでエッチングして第２絶縁層８のパターニングを行った。これにより、図４（ｃ）に示される構造と類似の構造を有する積層体を得た。エッチング後、基板１を水洗し、ゲート電極２上のレジスト層をレジスト剥離液によって剥離除去した。この段階で積層体は、基板１面を下面とするとき、酸化物半導体層４の上面（主面）の一部を被覆する第２絶縁層８（部分被覆絶縁層）を有する。第２絶縁層８で被覆されていない酸化物半導体層４の上面（主面）は、露出している。

次に、大気圧窒素雰囲気中、２５０℃１０分、または３５０℃１０分の条件で熱処理を行った。これにより、図４（ｄ）に示される構造と類似の構造を有する積層体（ボトムゲート型ＴＦＴ）を得た。この熱処理により、酸化物半導体層４の一部であって第２絶縁層８（部分被覆絶縁層）で被覆されている領域はチャネル層７となり、一方で、酸化物半導体層４の他の部分であって第２絶縁層８（部分被覆絶縁層）で被覆されることなく主面が露出している領域は、電気抵抗率が下がることでソース電極５またはドレイン電極６として用いることができる。得られた積層体を上からみたとき、酸化物半導体層４の一部であるチャネル層７の長さはゲート電極２の幅と一致している。より具体的には、積層体を上からみたとき、ゲート電極２の直上領域にチャネル層７が配置されている。したがって、チャネル層７とソース電極５との界面位置、およびチャネル層７とドレイン電極６との界面位置は、ゲート電極２の端面の位置と一致している。ゲート電極２と酸化物半導体層４との間には第１絶縁層（ゲート絶縁層）３が介在している。

最後に、プラズマＣＶＤ法により、積層体の露出表面全体（酸化物半導体層４の露出表面、第１絶縁層（ゲート絶縁層）３の露出表面および第２絶縁層８の露出表面を含む。）に、第３絶縁層（絶縁保護層）９として、アモルファス窒化物である厚み２００ｎｍのＳｉＮ_x層を形成して、図２と類似の構成を有するボトムゲート型ＴＦＴを得た。先のエッチングにて第１絶縁層（ゲート絶縁層）３が露出した領域は、第１絶縁層（ゲート絶縁層）３と第３絶縁層９とが接することとなった。原料ガスにはＳｉＨ₄とＮＨ₃の混合ガスを用いた。

実施例１では、熱処理の後に第３絶縁層９を形成しているが、熱処理の前に第３絶縁層９を形成した例もある。実施例および比較例のうち、表１および表２における「第３絶縁層９」の欄に「前」と記載されている例では、熱処理前に第３絶縁層９を形成し、「後」と記載されている例では、熱処理後に第３絶縁層９を形成した。また、「無」と記載されている例では、第３絶縁層９を形成しなかった。熱処理の前に第３絶縁層９を形成する場合、第３絶縁層９は、低酸素絶縁層となり得る。

実施例１〜１４のＴＦＴが有するチャネル層７、ならびにソース電極５およびドレイン電極６を構成する酸化物半導体について、Ｘ線光電子分光法（ＸＰＳ）を用いて、酸化物半導体に含有されるタングステンの結合エネルギーを測定したところ、ピーク位置が３５ｅＶ以上３６．５ｅＶ以下であることが確認された。これにより、上記酸化物半導体が６価のタングステンを含有することが確認された。

＜実施例１５〜実施例２８：トップゲート型ＴＦＴの作製＞
次の手順で、図３に示されるトップゲート型ＴＦＴと類似の構成を有するＴＦＴを作製した。まず、基板１として縦５０ｍｍ×横５０ｍｍ×厚み０．６ｍｍの無アルカリガラス基板を準備し、その基板１上にＤＣ（直流）マグネトロンスパッタリング法により酸化物半導体層４を形成した。ターゲットの直径３インチ（７６．２ｍｍ）の平面がスパッタ面であった。ターゲットには、Ｉｎ₂Ｏ₃結晶を主成分とし、ＺｎＯ結晶、ＺｎＷＯ₄結晶、Ｉｎ₂Ｏ₃（ＺｎＯ）_m（ｍは自然数）結晶、Ｉｎ₆ＷＯ₁₂結晶の少なくともいずれか１つ以上が混在している酸化物焼結体を使用した。酸化物半導体層４がジルコニウム（Ｚｒ）を含有する場合、上記酸化物焼結体の調製時にＺｒＯ₂を添加して酸化物焼結体を調製した。形成した酸化物半導体層４の膜厚を表２に示す（測定方法は上述のとおり）。

酸化物半導体層４の形成についてより具体的に説明すると、スパッタリング装置の成膜室内の水冷されている基板ホルダ上に、基板１を配置した。上記ターゲットを基板１に対向するように６０ｍｍの距離で配置した。成膜室内を６×１０^-5Ｐａ程度の真空度として、ターゲットを次のようにしてスパッタリングした。

まず、基板１とターゲットとの間にシャッターを入れた状態で、成膜室内へＡｒ（アルゴン）ガスとＯ₂（酸素）ガスとの混合ガスを０．５Ｐａの圧力まで導入した。混合ガス中のＯ₂ガス含有率は１０体積％であった。ターゲットに１２０ＷのＤＣ電力を印加してスパッタリング放電を起こし、これによってターゲット表面のクリーニング（プレスパッタ）を５分間行った。

次いで、同じターゲットに１２０ＷのＤＣ電力を印加して、成膜室内の雰囲気をそのまま維持した状態で、上記シャッターを外すことにより、基板１上に酸化物半導体層４を成膜した。なお、基板ホルダに対しては、特にバイアス電圧は印加しなかった。また、基板ホルダを水冷または加熱し、成膜時および成膜後の基板１の温度を調整した。

以上のようにして、酸化物焼結体ターゲットを用いたＤＣ（直流）マグネトロンスパッタリング法により酸化物半導体層４を形成した。

次に、酸化物半導体層４上にポジ型レジスト剤を塗布してレジスト層を形成し、９０℃６０秒の条件でプリベイクを行った。続いて、酸化物半導体層４の所定の配線パターンに合わせて金属膜を配したフォトマスクを介してレジスト層を有する基板１に紫外線（波長３１０〜４４０ｎｍ）を照射した。続いて、現像液にレジスト層を有する基板１を浸漬した。フォトマスクの金属膜にて紫外線が遮蔽されて紫外線が照射されなかった領域のレジスト層は、現像時に残存した。一方、フォトマスクの金属膜がない部分に対応するレジスト層は、フォトマスクのガラスを紫外線が透過して感光され、現像時に現像液へ溶解した。現像後、基板１の水洗を行った。

次に、ウォータバス中にて３０℃に保持した関東化学製の「ＩＴＯ-０７Ａ」液に基板１を浸漬することにより、現像により表面が露出した部分の酸化物半導体層４を下地の基板１が露出するまでエッチングして酸化物半導体層４のパターニングを行った。エッチング後、基板１を水洗し、酸化物半導体層４上のレジスト層をレジスト剥離液によって剥離除去した。

次に、基板１の表面上およびパターニングされた酸化物半導体層４上に、プラズマＣＶＤ法により第１絶縁層（ゲート絶縁層）３として、アモルファス酸化物層である厚み２００ｎｍのＳｉＯ_x層を形成した。原料ガスにはＳｉＨ₄とＮ₂Ｏの混合ガスを用いた。

次に、第１絶縁層（ゲート絶縁層）３上にスパッタリング法によりゲート電極２として厚み１００ｎｍのＭｏ電極を形成した。これにより、図５（ａ）に示される構造と類似の構造を有する積層体を得た。

次に、ゲート電極２の表面にポジ型レジスト剤を塗布してレジスト層１０を形成し、９０℃６０秒の条件でプリベイクを行った。続いて、ゲート電極２の所定の配線パターンに合わせて金属膜を配したフォトマスクを介してレジスト層１０を有する基板１に紫外線（波長３１０〜４４０ｎｍ）を照射した。続いて、現像液にレジスト層１０を有する基板１を浸漬した。フォトマスクの金属膜にて紫外線が遮蔽されて紫外線が照射されなかった領域のレジスト層１０は、現像時に残存した。一方、フォトマスクの金属膜がない部分に対応するレジスト層１０は、フォトマスクのガラスを紫外線が透過して感光され、現像時に現像液へ溶解した。現像後、基板１の水洗を行った。これにより、図５（ｂ）に示される構造と類似の構造を有する積層体を得た。

次に、ウォータバス中にて３０℃に保持したＰＡＮ〔酢酸：硝酸水溶液（６１重量％）：リン酸水溶液（８５重量％）：水＝４：４：１６：１（体積比）〕水溶液中に基板１を浸漬することにより、現像により表面が露出した部分のゲート電極２を第１絶縁層（ゲート絶縁層）３が露出するまでエッチングしてゲート電極２のパターニングを行った。エッチング後、基板１を水洗した。

次に、ウォータバス中にて３０℃に保持したバッファードフッ酸水溶液中に基板１を浸漬することにより、パターニングされたゲート電極２を利用して、先のエッチングにより表面が露出した部分の第１絶縁層（ゲート絶縁層）３を酸化物半導体層４および基板１が露出するまでエッチングして第１絶縁層３のパターニングを行った。これにより、図５（ｃ）に示される構造と類似の構造を有する積層体を得た。エッチング後、基板１を水洗し、ゲート電極２上のレジスト層１０をレジスト剥離液によって剥離除去した。この段階で積層体は、基板１面を下面とするとき、酸化物半導体層４の上面（主面）の一部を被覆する第１絶縁層（ゲート絶縁層）３（部分被覆絶縁層）を有する。第１絶縁層（ゲート絶縁層）３で被覆されていない酸化物半導体層４の上面（主面）は、露出している。

次に、大気圧窒素雰囲気中、２５０℃１秒、または３５０℃１秒の条件で熱処理を行った。これにより、図５（ｄ）に示される構造と類似の構造を有する積層体（トップゲート型ＴＦＴ）を得た。この熱処理により、酸化物半導体層４の一部であって第１絶縁層（ゲート絶縁層）３で被覆されている領域はチャネル層７となり、一方で、酸化物半導体層４の他の部分であって第１絶縁層（ゲート絶縁層）３で被覆されることなく主面が露出している領域は、電気抵抗率が下がることでソース電極５またはドレイン電極６として用いることができる。得られた積層体を上からみたとき、酸化物半導体層４の一部であるチャネル層７の長さはゲート電極２の幅と一致している。より具体的には、積層体を上からみたとき、ゲート電極２の直下領域にチャネル層７が配置されている。したがって、チャネル層７とソース電極５との界面位置、およびチャネル層７とドレイン電極６との界面位置は、ゲート電極２の端面の位置と一致している。ゲート電極２と酸化物半導体層４との間には第１絶縁層（ゲート絶縁層）３が介在している。

最後に、プラズマＣＶＤ法により、積層体の露出表面全体（酸化物半導体層４の露出表面、ゲート電極２の露出表面および基板１の露出表面を含む。）に、第３絶縁層（絶縁保護層）９として、アモルファス窒化物である厚み２００ｎｍのＳｉＮ_x層を形成して、図３と類似の構成を有するトップゲート型ＴＦＴを得た。先のエッチングにて基板１が露出した領域は、基板１と第３絶縁層９とが接することとなった。原料ガスにはＳｉＨ₄とＮＨ₃の混合ガスを用いた。

実施例１５では、熱処理の後に第３絶縁層９を形成しているが、上述のとおり、熱処理の前に第３絶縁層９を形成した例もある。熱処理の前に第３絶縁層９を形成する場合、第３絶縁層９は、低酸素絶縁層となり得る。

実施例１５〜２８のＴＦＴが有するチャネル層７、ならびにソース電極５およびドレイン電極６を構成する酸化物半導体について、Ｘ線光電子分光法（ＸＰＳ）を用いて、酸化物半導体に含有されるタングステンの結合エネルギーを測定したところ、ピーク位置が３５ｅＶ以上３６．５ｅＶ以下であることが確認された。これにより、上記酸化物半導体が６価のタングステンを含有することが確認された。

＜比較例１＞
酸化物半導体層４を形成するためのターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１である酸化物焼結体を使用したこと以外は実施例１５から２８と同様にしてトップゲート型ＴＦＴを作製した。大気圧窒素雰囲気中、３５０℃１０分の条件での熱処理を行ってもソース電極５およびドレイン電極６の電気抵抗率が低くならず、ＴＦＴとして駆動できなかった。

＜比較例２＞
表２に示される製造条件を採用したこと以外は実施例１５から２８と同様にしてトップゲート型ＴＦＴを作製した。酸化物半導体層４を形成するためのターゲットには、Ｉｎ₂Ｏ₃結晶を主成分とし、ＺｎＯ結晶およびＺｒＯ₂結晶が混在している酸化物焼結体〔Ｉｎ：Ｚｎ＝１：０．２８（原子数比）〕を使用した。

＜比較例３＞
表２に示される製造条件を採用したこと以外は実施例１５から２８と同様にしてトップゲート型ＴＦＴを作製した。酸化物半導体層４を形成するためのターゲットには、Ｉｎ₂Ｏ₃結晶を主成分とし、ＷＯ₃結晶およびＺｒＯ₂結晶が混在している酸化物焼結体〔Ｉｎ：Ｗ＝１：０．０６（原子数比）〕を使用した。上と同様の測定を行い、酸化物半導体層４を構成する酸化物半導体が６価のタングステンを含有することを確認した。

＜比較例４＞
表２に示される製造条件を採用したこと以外は実施例１５から２８と同様にしてトップゲート型ＴＦＴを作製した。酸化物半導体層４を形成するためのターゲットには、Ｉｎ₂Ｏ₃結晶を主成分とし、ＺｒＯ₂結晶が混在している酸化物焼結体（Ｚｒ含有量６×１０^１８ａｔｍｓ／ｃｍ^３）を使用した。

［測定および評価］
（１）チャネル層、ソース電極およびドレイン電極を構成する酸化物半導体層の結晶性、Ｗ含有率、Ｚｎ含有率、Ｚｎ／Ｗ比、およびＺｒ含有量
作製したＴＦＴが備える酸化物半導体層４（すなわち、チャネル層７、ソース電極５およびドレイン電極６）の結晶性を上述の測定方法および定義に従って評価した。結果を表１および表２に示す。表１および表２において「Ｎ」は、酸化物半導体層４（すなわち、チャネル層７、ソース電極５およびドレイン電極６）がナノ結晶酸化物で構成されていることを、「Ａ」は、アモルファス酸化物で構成されていることを意味する。

酸化物半導体層４（すなわち、チャネル層７、ソース電極５およびドレイン電極６）中のＩｎ、ＷおよびＺｎの含有量を、ＲＢＳ（ラザフォード後方散乱分析）により測定した。これらの含有量に基づいて酸化物半導体層４のＷ含有率（原子％、表１および表２において「Ｗ含有率」と表記した。）、Ｚｎ含有率（原子％、表１および表２において「Ｚｎ含有率」と表記した。）、およびＺｎ／Ｗ比（原子数比、表１および表２において「Ｚｎ／Ｗ比」と表記した。）をそれぞれ求めた。結果を表１および表２に示す。

また、上述の測定方法に従って、酸化物半導体層４中のＺｒの含有量（ａｔｍｓ／ｃｍ³、表１および表２において「Ｚｒ含有量」と表記した。）を、二次イオン質量分析法（ＳＩＭＳ）により測定した。結果を表１および表２に示す。

チャネル層７を構成する酸化物半導体層４（第１酸化物半導体）と、ソース電極５およびドレイン電極６を構成する酸化物半導体層４（第２酸化物半導体）とは、Ｉｎ含有率、Ｗ含有率、Ｚｎ含有率、Ｚｎ／Ｗ比、およびＺｒ含有量において同じであった。

（２）チャネル層、ソース電極およびドレイン電極の電気抵抗率の測定
チャネル層７の電気抵抗率は以下の方法により求めた。ソース電極５とドレイン電極６に測定針を接触させた。次に、ソース−ドレイン電極間に電圧を１Ｖから２０Ｖに変化させて印加しながら、ソース−ドレイン間電流Ｉ_dsを測定した。Ｉ_ds−Ｖ_dｓのグラフを描いたときの傾きが抵抗Ｒである。この抵抗Ｒと、チャネル長さＣ_L（３０μｍ）、チャネル幅Ｃ_W（４０μｍ）、膜厚ｔから、チャネル層７の電気抵抗率は、Ｒ×Ｃ_W×ｔ／Ｃ_Lとして求めることができる。すべての実施例および比較例においてチャネル層７の電気抵抗率は、１０^−１Ωｃｍ以上であった。

ソース電極５およびドレイン電極６の電気抵抗率は以下の方法により求めた。長さＭ_L（１５０μｍ）、幅Ｍ_W（３０μｍ）のサイズを持つ酸化物半導体層４を先に述べたＴＦＴの作製方法でのソース電極５およびドレイン電極６と同様の方法で作製した。得られた酸化物半導体層４の幅方向中心位置であり、長さ方向の端部２箇所に２つの測定針を接触させた。次に、２つの測定針に電圧Ｖ_tを１Ｖから２０Ｖに変化させて印加しながら、測定針間に流れるＩを測定した。Ｉ−Ｖ_tのグラフを描いたときの傾きが抵抗Ｒである。この抵抗Ｒと、長さＭ_L（１５０μｍ）、幅Ｍ_W（３０μｍ）、膜厚ｔから、ソース電極５およびドレイン電極６の電気抵抗率は、Ｒ×Ｍ_W×ｔ／Ｍ_Lとして求めることができる。測定結果を表１および表２に示す。ソース電極５およびドレイン電極６の電気抵抗率は、表１および表２において、「Ｓ／Ｄ電気抵抗率」と表記した。

（３）ＴＦＴの特性評価
作製したＴＦＴの特性を次のようにして評価した。まず、ゲート電極２、ソース電極５およびドレイン電極６に測定針を接触させた。ソース電極５とドレイン電極６との間に０．２Ｖのソース−ドレイン間電圧Ｖ_dsを印加し、ソース電極５とゲート電極２との間に印加するソース−ゲート間電圧Ｖ_gsを−３０Ｖから２０Ｖに変化させて、そのときのソース−ドレイン間電流Ｉ_dsを測定した。そして、ソース−ゲート間電圧Ｖ_gsとソース−ドレイン間電流Ｉ_dsの平方根〔（Ｉ_ds）^1/2〕との関係をグラフ化した（以下、このグラフを「Ｖ_gs−（Ｉ_ds）^1/2曲線」ともいう。）。Ｖ_gs−（Ｉ_ds）^1/2曲線に接線を引き、その接線の傾きが最大となる点を接点とする接線がｘ軸（Ｖ_gs）と交わる点（ｘ切片）を閾値電圧Ｖ_thとした。閾値電圧Ｖ_thは、窒素雰囲気中２５０℃の上述の熱処理を実施したときと、窒素雰囲気中３５０℃の上述の熱処理を実施したときのＴＦＴについて測定した。結果を表１および表２に示す。

また下記式〔ａ〕：
ｇ_m＝ｄＩ_ds／ｄＶ_gs 〔ａ〕
に従って、ソース−ドレイン間電流Ｉ_dsをソース−ゲート間電圧Ｖ_gsについて微分することによりｇ_mを導出した。そしてＶ_gs＝１５．０Ｖにおけるｇ_mの値を用いて、下記式〔ｂ〕：
μ_fe＝ｇ_m・Ｃ_L／（Ｃ_W・Ｃ_i・Ｖ_ds） 〔ｂ〕
に基づいて、電界効果移動度μ_feを算出した。上記式〔ｂ〕におけるチャネル長さＣ_Lは３０μｍであり、チャネル幅Ｃ_Wは４０μｍである。また、第１絶縁層（ゲート絶縁層）３のキャパシタンスＣ_iは３．４×１０^-8Ｆ／ｃｍ²とし、ソース−ドレイン間電圧Ｖ_dsは０．２Ｖとした。電界効果移動度μ_feは、窒素雰囲気中２５０℃の上述の熱処理を実施したときと、窒素雰囲気中３５０℃の上述の熱処理を実施したときのＴＦＴについて測定した。結果を表１および表２に示す。

さらに、次の信頼性評価試験を行った。ソース電極５とゲート電極２との間に印加するソース−ゲート間電圧Ｖ_gsを＋３５Ｖに固定して、これを１時間印加し続けた。印加開始から１ｓ、１５ｓ、１５０ｓ、４５０ｓ、２５００ｓ後に前述の方法により閾値電圧Ｖ_thを求め、その最大閾値電圧Ｖ_thと最小閾値電圧Ｖ_thとの差ΔＶ_thを求めた。ΔＶ_thが小さい程、信頼性が高いと判断される。ΔＶ_thは、窒素雰囲気中２５０℃の上述の熱処理を実施したときと、窒素雰囲気中３５０℃の上述の熱処理を実施したときのＴＦＴについて測定した。結果を表１および表２に示す。

今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

１ 基板
２ ゲート電極
３ 第１絶縁層（ゲート絶縁層）
４ 酸化物半導体層
５ ソース電極
６ ドレイン電極
７ チャネル層
８ 絶縁保護層（第２絶縁層）
９ 絶縁保護層（第３絶縁層）
１０ レジスト層
１１ 低酸素絶縁層
１２ ゲート電極の幅
１３ ゲート電極の距離
１４ チャネル層の幅
１５ チャネル層の長さ

Claims (10)

1. ゲート電極と、
   前記ゲート電極の直下領域または直上領域に配置されるチャネル層と、
   前記チャネル層に接して配置されるソース電極およびドレイン電極と、
   前記ゲート電極と前記チャネル層との間に配置される第１絶縁層と、
   を含み、
   前記チャネル層は第１酸化物半導体を含み、前記ソース電極および前記ドレイン電極の少なくとも一方は第２酸化物半導体を含み、
   前記第１酸化物半導体および前記第２酸化物半導体は、インジウム、タングステンおよび亜鉛を含有し、
   前記チャネル層は、ジルコニウムをさらに含有し、
   前記ジルコニウムの含有量が１×１０ ¹⁷ ａｔｍｓ／ｃｍ ³ 以上１×１０ ²⁰ ａｔｍｓ／ｃｍ ³ 以下である、半導体デバイス。
2. 前記第１酸化物半導体のインジウム、タングステンおよび亜鉛の含有率はそれぞれ、前記第２酸化物半導体のインジウム、タングステンおよび亜鉛の含有率と同じである、請求項１に記載の半導体デバイス。
3. 前記第１酸化物半導体および前記第２酸化物半導体中のインジウム、タングステンおよび亜鉛の合計に対するタングステンの含有率が０．５原子％より大きく８．０原子％以下であり、
   前記第１酸化物半導体および前記第２酸化物半導体中のインジウム、タングステンおよび亜鉛の合計に対する亜鉛の含有率が１．２原子％以上４０原子％以下であり、
   前記第１酸化物半導体および前記第２酸化物半導体中のタングステンに対する亜鉛の原子比が１．０より大きく８０より小さい、請求項１または請求項２に記載の半導体デバイス。
4. 前記チャネル層の電気抵抗率が１０^-1Ωｃｍ以上であり、
   前記ソース電極および前記ドレイン電極の電気抵抗率が１０^-2Ωｃｍ以下である、請求項１から請求項３のいずれか１項に記載の半導体デバイス。
5. 前記第１酸化物半導体および前記第２酸化物半導体は、ナノ結晶酸化物またはアモルファス酸化物で構成される、請求項１から請求項４のいずれか１項に記載の半導体デバイス。
6. 前記第１絶縁層は、前記チャネル層の主面を被覆し、前記ソース電極および前記ドレイン電極の主面を被覆しない層である、請求項１から請求項５のいずれか１項に記載の半導体デバイス。
7. 前記ソース電極および前記ドレイン電極の主面を被覆する絶縁層であって、前記第１絶縁層よりも酸素原子含有率の小さい低酸素絶縁層をさらに含む、請求項６に記載の半導体デバイス。
8. 前記チャネル層の主面を被覆し、前記ソース電極および前記ドレイン電極の主面を被覆しない第２絶縁層をさらに含む、請求項１から請求項５のいずれか１項に記載の半導体デバイス。
9. 前記ソース電極および前記ドレイン電極の主面を被覆する絶縁層であって、前記第２絶縁層よりも酸素原子含有率の小さい低酸素絶縁層をさらに含む、請求項８に記載の半導体デバイス。
10. 前記第１酸化物半導体は、６価のタングステンを含有する、請求項１から請求項９のいずれか１項に記載の半導体デバイス。

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