WO2023234163A1 - 積層構造及び薄膜トランジスタ - Google Patents

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WO2023234163A1
WO2023234163A1 PCT/JP2023/019465 JP2023019465W WO2023234163A1 WO 2023234163 A1 WO2023234163 A1 WO 2023234163A1 JP 2023019465 W JP2023019465 W JP 2023019465W WO 2023234163 A1 WO2023234163 A1 WO 2023234163A1
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WO
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film
oxide semiconductor
insulating film
crystalline oxide
semiconductor film
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PCT/JP2023/019465
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French (fr)
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勇輝 霍間
絵美 川嶋
信博 岩瀬
幸士 山口
寛之 三和
Original Assignee
出光興産株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present invention relates to a stacked structure and a thin film transistor.
  • TFTs Thin film transistors (TFTs) using an amorphous oxide semiconductor as a channel layer are widely known (see Patent Document 1), but since the TFTs have low mobility, improvements are required.
  • a TFT that uses a crystalline oxide thin film for its channel layer is known as a TFT that provides higher mobility characteristics than a TFT that uses an amorphous oxide semiconductor for its channel layer (see, for example, Patent Document 2). .
  • Patent No. 5118810 International Publication No. 2013/035335
  • the threshold voltage (Vth) may fluctuate when used, for example, in an exposure environment, which may cause problems in terms of reliability. Therefore, in the conventional TFT using a crystalline oxide semiconductor film for the channel layer, there is room for improvement in terms of achieving both improved mobility and reliability of the TFT.
  • a laminated structure consisting of a crystalline oxide semiconductor film containing In as a main component and an insulating film laminated to form an interface with the crystalline oxide semiconductor film, A laminated structure having a region satisfying the following formula (1) in the insulating film having a thickness from the interface to a distance substantially equal to the thickness of the crystalline oxide semiconductor film. 1.25 ⁇ (Average value of A/B) ⁇ 1.75 (1)
  • A is the number of oxygen atoms.
  • B is the number of cation atoms bonded to oxygen atoms.
  • the cation atoms are cation atoms included in the layered structure at 1 at% or more. It is a seed.
  • the insulating film is any one of an oxide film mainly composed of silicon (Si), a nitride film mainly composed of silicon (Si), or an oxynitride film mainly composed of silicon (Si). , 1 or 2. 4.
  • Laminated structure described in . 7 The atomic ratio of In to all metal elements contained in the crystalline oxide semiconductor film ([In]/([In] + [all metal elements other than In]) x 100) is 62 at% or more, 1 to 6 The laminated structure described in any of the above. 8.
  • the atomic ratio of Ga to all metal elements contained in the crystalline oxide semiconductor film ([Ga]/([Ga] + [all metal elements other than Ga]) x 100) is 30 at% or less, 5 to 7
  • the atomic ratio of the total amount of the additive elements to all the metal elements contained in the crystalline oxide semiconductor film is 10 at% or less, the laminated structure according to any one of 6 to 8. 10. 10.
  • a thin film transistor comprising the laminated structure according to any one of 1 to 11, a channel layer; a source electrode and a drain electrode respectively connected to the channel layer; a gate electrode laminated on the channel layer via a gate insulating film, The channel layer is the crystalline oxide semiconductor film, The thin film transistor, wherein the gate insulating film is the insulating film. 13. 13. The thin film transistor according to 12, which is a top gate transistor. 14. A semiconductor device using the laminated structure according to any one of 1 to 11. A diode, thin film transistor, MOSFET, or MESFET using the semiconductor element described in 15.14. An electronic circuit comprising a diode, thin film transistor, MOSFET, or MESFET according to 16.15. 17. An electrical device, an electronic device, a vehicle, or a power engine that includes the electronic circuit described in 16.
  • the present invention it is possible to provide a laminated structure that exhibits good mobility and provides high reliability when applied to a TFT. Furthermore, a thin film transistor having the laminated structure can be provided.
  • FIG. 1 is a schematic cross-sectional view of a laminated structure according to an example of the present embodiment. This is a TEM image showing an enlarged view of the vicinity of the interface between the crystalline oxide semiconductor film and the insulating film.
  • FIG. 2 is a schematic cross-sectional view of an example of a TFT according to the present embodiment. It is a schematic sectional view of another example of TFT of this embodiment. It is a schematic sectional view of another example of TFT of this embodiment.
  • FIG. 2 is a schematic cross-sectional view of a TFT manufactured in an example.
  • 1 is an EDX spectrum obtained by EDX line analysis of the laminated structures obtained in Example 1 and Comparative Example 1.
  • film or “thin film” and the term “layer” may be interchanged with each other in some cases.
  • the "oxide sintered body” may be simply referred to as the "sintered body”.
  • a “sputtering target” may be simply referred to as a "target.”
  • electrically connected includes a case where a connection is made via "something that has some kind of electrical effect.”
  • something that has some kind of electrical effect is not particularly limited as long as it enables transmission and reception of electrical signals between connected objects.
  • something that has some kind of electrical action includes electrodes, wiring, switching elements (such as transistors), resistance elements, inductors, capacitors, and other elements with various functions.
  • the functions of the source and drain of a transistor may be interchanged when transistors with different polarities are used or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms source and drain can be used interchangeably.
  • x to y represents a numerical range of "x to y”.
  • the upper and lower limits stated for numerical ranges can be combined arbitrarily.
  • a combination of two or more of the individual embodiments of the present invention described below is also an embodiment of the present invention.
  • the laminated structure according to this embodiment includes a crystalline oxide semiconductor film containing In as a main component, and an insulating film laminated to form an interface with the crystalline oxide semiconductor film.
  • FIG. 1 is a schematic cross-sectional view of a laminated structure according to an example of this embodiment.
  • the stacked structure 10 includes a crystalline oxide semiconductor film 11 and an insulating film 12 stacked so as to form an interface with the crystalline oxide semiconductor film 11.
  • FIG. 2 is an enlarged TEM image of the vicinity of the interface between the crystalline oxide semiconductor film 11 and the insulating film 12.
  • S is the interface between the crystalline oxide semiconductor film 11 and the insulating film 12
  • d1 is the thickness of the crystalline oxide semiconductor film 11.
  • the insulating film 12 has a region that satisfies the following formula (1) in the film with a thickness from the interface S to a distance d2 that is approximately equal to the film thickness d1 of the crystalline oxide semiconductor film 11 (the position indicated by the broken line in FIG. 2). has.
  • “Substantially equal distance” refers to an equal distance of ⁇ 5%, preferably ⁇ 3%, and more preferably ⁇ 1%. 1.25 ⁇ (Average value of A/B) ⁇ 1.75 (1)
  • A is the number of oxygen atoms
  • B is the number of cation atoms bonded to the oxygen atoms.
  • the cation atom is a cation atomic species that is included in the stacked structure at 1 at% or more.
  • Cation atoms that exist in combination with oxygen atoms typically include In, Ga, Si, B, Mg, Al, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, and Zn. , Ge, Sr, Y, Zr, Nb, Mo, Ru, Rh, Pd, Ag, Cd, Sn, Ba, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm , Yb, Lu, Hf, Ta, W, etc.
  • the number A of oxygen atoms and the number B of cation atoms bonded to oxygen atoms can be measured by energy dispersive X-ray analysis (EDX analysis).
  • EDX analysis energy dispersive X-ray analysis
  • the method of measuring the number of atoms A and the number of atoms B by EDX analysis will be explained in detail in Examples.
  • the expression "average value of A/B" means that the number A of oxygen atoms and the number B of cation atoms are respectively This means that there may be variations in film thickness.
  • the stability of the insulating film 12 and the crystalline oxide semiconductor film 11 in contact with the insulating film 12 is improved because the insulating film 12 has a region satisfying the above formula (1) within the film thickness up to the distance d2 from the interface S. Therefore, when a stacked structure having these components is applied to a TFT, there is little variation in threshold voltage (Vth) and the reliability is excellent.
  • the insulating film has a region that satisfies formula (1), so that when the TFT is driven under a high voltage stress environment, such as in an exposure environment, the crystalline This is presumed to be due to the fact that the phenomenon in which holes generated in the oxide semiconductor film 11 migrate to the insulating film and the properties of the insulating film deteriorate is suppressed.
  • the average value of A/B in the insulating film may be 1.25 or more, 1.4 or more, 1.45 or more, 1.48 or more, or 1.5 or more, and 1.75 or less, 1. It may be 7 or less, 1.64 or less, or 1.6 or less.
  • the average value of A/B in the insulating film is preferably 1.25 to 1.75, more preferably 1.4 to 1.75, and preferably 1.45 to 1.64. It is more preferably from 1.48 to 1.6, even more preferably from 1.5 to 1.6.
  • the stacked structure has a region in the crystalline oxide semiconductor film 11 that satisfies formula (1).
  • Vth threshold voltage
  • the average value of A/B in the crystalline oxide semiconductor film may be 1.25 or more, 1.4 or more, 1.45 or more, 1.48 or more, or 1.5 or more, and 1.78 or less. , 1.75 or less, 1.6 or less, 1.56 or less, or 1.55 or less.
  • the average value of A/B in the crystalline oxide semiconductor film is preferably 1.25 to 1.75, more preferably 1.4 to 1.6, and preferably 1.45 to 1.56. It is more preferably 1.45 to 1.55.
  • the regions in the insulating film that satisfy the above formula (1) are subjected to surface treatment at the timing after the formation of the crystalline oxide semiconductor film and/or at the time of or after the formation of the insulating film. It can be formed by suppressing oxygen diffusion. A specific surface treatment method will be described in detail in the laminate structure manufacturing method.
  • the crystalline oxide semiconductor film 11 (hereinafter simply referred to as crystalline oxide semiconductor film) in this embodiment contains In element as a main component.
  • the expression that In element is the main component means that the atomic ratio of In to all metal elements in the crystalline oxide semiconductor film ([In]/([In] + [all metal elements other than In]) x 100) (atomic %: at%) is 50 at% or more.
  • the atomic ratio of In is preferably 62 at% or more, preferably 70 at% or more, more preferably 80 at% or more, more preferably 84 at% or more, and preferably 85 at% or more. More preferred. If 50 at % or more of the total number of atoms of metal elements constituting the crystalline oxide semiconductor film is In element, sufficiently high mobility can be exhibited when the stacked structure according to the present embodiment is employed in a TFT.
  • a crystalline oxide semiconductor film may be composed of a single crystal oxide semiconductor or a polycrystalline oxide semiconductor, but it is difficult to form a uniform single crystal on a large-area substrate. Since this is difficult in many cases, it is preferable to use a polycrystalline oxide semiconductor.
  • the crystalline oxide semiconductor film may contain Ga in addition to In.
  • the atomic ratio of Ga to all metal elements in the crystalline oxide semiconductor film ([Ga]/([Ga] + [all metal elements other than Ga]) x 100) (atomic % : at%) is preferably 30 at% or less, more preferably 20 at% or less, more preferably 16 at% or less, even more preferably 15 at% or less. If the Ga element is 30 at % or less of the total number of atoms of metal elements constituting the crystalline oxide semiconductor film, sufficiently high mobility can be exhibited when the stacked structure according to the present embodiment is employed in a TFT.
  • the crystalline oxide semiconductor film contains H, B, C, N, O, F, Mg, Al, Si, O, S, Cl, Ar, Ca, Sc, Ti, V, Cr, Mn, Fe. , Co, Ni, Cu, Zn, Ga, Ge, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, Sn, Sb, Cs, Ba, Ln, Hf, Ta, W, Re , Os, Ir, Pt, Au, Pb, and Bi.
  • the crystalline oxide semiconductor film contains, in addition to In, one or more additive elements Z selected from B, Al, Si, Sc, Zn, Ge, Y, Zr, Sn, Sm, and Yb. May contain.
  • additive element Z the atomic ratio of the total amount of additive element Z to all metal elements in the crystalline oxide semiconductor film ([total amount of additive element Z]/([total amount of additive element Z ]+[all metal elements other than additive element Z]) ⁇ 100) (atomic %: at%) is preferably 10 at% or less, more preferably 7.5 at% or less, and 5 at% or less It is even more preferable.
  • the total amount of the additive element Z is 10 at% or less out of the total number of atoms of the metal elements constituting the crystalline oxide semiconductor film, sufficiently high mobility can be achieved when the stacked structure according to this embodiment is adopted as a TFT. Able to demonstrate
  • the crystalline oxide semiconductor film may consist essentially only of elements selected from In, Mg, Al, Si, Zn, Ga, Mo, Sn, Ln elements (lanthanoid elements), and O. good.
  • substantially means that the effects of the present embodiment are within the range where the effects of the present invention resulting from the combination of In, Mg, Al, Si, Zn, Ga, Mo, Sn, Ln, and O described above are produced.
  • the crystalline oxide semiconductor film of the stacked structure may contain other components.
  • the metal elements are In and Ga, and the atomic ratio satisfies the following formula (11). [Ga]/([In]+[Ga])] ⁇ 22at% (11)
  • the metal element may include unavoidable impurities such as F or H in addition to O.
  • the In ratio becomes large, and Ga replaces the In site even during low-temperature annealing such as 300° C., making it possible to crystallize into a bixbite structure.
  • Ga which has a strong bonding force with oxygen, oxygen vacancies after annealing can be suppressed and a film that is stable as a semiconductor can be formed.
  • a more preferable second form of the crystalline oxide semiconductor film includes In as the metal element, B, Al, Sc, Mg, Zn, Ti, Y, Zr, Mo, Sn, Hf, W, Nb, Consisting of one or more elements X selected from Ta, Ge, Si, La, Ce, Pr, Nd, Sm, Dy, Ho, Er, Tm, Yb and Lu, when a metal element other than In is X, The following formula (12) is satisfied as an atomic ratio. [X]/([In]+[X])] ⁇ 15at% (12) Note that the metal element may include unavoidable impurities such as F or H in addition to O.
  • the In ratio becomes large, and even when annealing at a low temperature such as 300° C., it is possible to crystallize into a bixbite structure in which X is substituted at the In site. Furthermore, by adding element X, which has a strong bonding force with oxygen, oxygen vacancies after annealing can be suppressed and a film that is stable as a semiconductor can be formed.
  • a more preferable third form of the crystalline oxide semiconductor film includes In, Ga, B, Al, Sc, Mg, Zn, Ti, Y, Zr, Mo, Sn, Hf, and W as metal elements. , Nb, Ta, Ge, Si, La, Ce, Pr, Nd, Sm, Dy, Ho, Er, Tm, Yb and Lu, and contains a metal element other than In and Ga.
  • element X the atomic ratio satisfies the following formulas (13) and (14).
  • the metal element may include unavoidable impurities such as F or H in addition to O.
  • the In ratio becomes large, and even when annealing at a low temperature such as 300° C., it is possible to crystallize into a bixbite structure in which Ga is substituted at the In site. Further, by adding an additive element X having a strong bonding force with oxygen, oxygen vacancies after annealing can be further suppressed, and a film that is stable as a semiconductor can be formed.
  • a more preferable fourth form of the crystalline oxide semiconductor film includes In, Sn, B, Al, Sc, Mg, Zn, Ti, Y, Zr, Mo, Hf, W, and Nb as metal elements. , Ta, Ge, Si, La, Ce, Pr, Nd, Sm, Dy, Ho, Er, Tm, Yb, and Lu.
  • the atomic ratio satisfies the following formulas (15) and (16). [Sn]/([In]+[Sn]+[X])] ⁇ 20at% (15) [X]/([In]+[Sn]+[X])] ⁇ 8.0at% (16)
  • the metal element may include unavoidable impurities such as F or H in addition to O.
  • the In ratio becomes large, and it is possible to crystallize into a bixbite structure in which Sn is substituted for In sites even by annealing at a low temperature such as 300°C.
  • Sn has a large ionic radius and has a large orbital overlap with In, so it can maintain high mobility.
  • an additive element X having a strong bonding force with oxygen oxygen vacancies after annealing can be further suppressed, and a film that is stable as a semiconductor can be formed.
  • a more preferable fifth form of the crystalline oxide semiconductor film includes In, Zn, B, Al, Sc, Mg, Ti, Y, Zr, Mo, Hf, W, Nb, Ta as metal elements. , Ge, Si, La, Ce, Pr, Nd, Sm, Dy, Ho, Er, Tm, Yb and Lu, when element X is a metal element other than In and Zn. , the atomic ratio satisfies the following formulas (17) and (18).
  • the metal element may include unavoidable impurities such as F or H in addition to O.
  • the In ratio increases, and even when annealing at a low temperature such as 300° C., it is possible to crystallize into a bixbite structure in which Zn is substituted at the In site.
  • the film can be made into an amorphous state immediately after being formed, and it can be processed without leaving any residue during semiconductor patterning using acid during TFT fabrication.
  • an additional element X having a strong bonding force with oxygen oxygen vacancies after annealing can be suppressed, and a film that is stable as a semiconductor can be formed.
  • the content (atomic ratio) of each metal element in the crystalline oxide semiconductor film can be determined by measuring the abundance of each element by ICP (Inductive Coupled Plasma) measurement or XRF (X-ray Fluorescence) measurement.
  • ICP Inductive Coupled Plasma
  • XRF X-ray Fluorescence
  • ICP-OES inductively coupled plasma optical emission spectrometer
  • a thin film fluorescent X-ray analyzer AZX400, manufactured by Rigaku Corporation
  • the content (atomic ratio) of each metal element in the crystalline oxide semiconductor film was determined by TEM-EDS measurement using an electron microscope, ICP measurement using an inductively coupled plasma emission spectrometer, and sector-type dynamic secondary ion It can be analyzed by SIMS analysis using a mass spectrometer.
  • the carrier concentration of the crystalline oxide semiconductor film is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably 1 ⁇ 10 17 cm ⁇ 3 or less, and more preferably 1 ⁇ 10 16 cm ⁇ 3 or less. be.
  • the carrier concentration is measured by the following method.
  • the crystalline oxide semiconductor film is cut into 1 cm square pieces, electrodes are attached to the four corners using In solder to form a Hall effect measuring element, and the carrier concentration is measured.
  • the carrier concentration is determined by AC Hall effect measurement using ResiTest 8400 (manufactured by Toyo Technica) at room temperature.
  • ResiTest 8400 manufactured by Toyo Technica
  • the measurement conditions are as follows. As the measurement accuracy, the value of the electron carrier concentration when the F value is 0.9 or more and the absolute value of the Hall voltage phase is 170° to 180° is adopted. Current value: 1 ⁇ 10 -12 to 1 ⁇ 10 -3 A Magnetic field strength: 0.36T
  • the thickness of the crystalline oxide semiconductor film may be 3 nm or more, 5 nm or more, or 8 nm or more, and may be 100 nm or less, 50 nm or less, 40 nm or less, 31 nm or less, 30 nm or less, or 20 nm or less.
  • a region satisfying formula (1) can be stably formed in the crystalline oxide semiconductor film.
  • the thickness of the crystalline oxide semiconductor film is measured based on a cross-sectional TEM observation image (sometimes referred to as a "cross-sectional TEM image").
  • the crystalline oxide semiconductor film includes crystal grains that have a bixbite structure in electron beam diffraction. Since the crystal grains having the bixbite structure have a cubic crystal shape with good symmetry, deterioration of TFT characteristics (mobility) can be suppressed even if the crystal grains cross grain boundaries.
  • Evaluation of whether the crystal grains in the crystalline oxide semiconductor film have a bixbite structure is performed by observing an electron beam diffraction pattern of a sample obtained by observing a cross-sectional TEM image. Specifically, using an electron microscope (JEOL JEM-2800 model), an electron beam was applied to the oxide thin film area observed in a cross-sectional TEM image using a selected area aperture with an irradiation area of approximately 100 nm ⁇ and an accelerating voltage of 200 kV. The diffraction pattern is measured with the camera length set to 2 m.
  • the oxide thin film can be considered to be a crystalline oxide semiconductor film.
  • the material for forming the insulating film is not particularly limited, and any commonly used material can be selected, and a laminated film can be used.
  • the insulating film is any one of an oxide film mainly composed of silicon (Si), a nitride film mainly composed of silicon (Si), or an oxynitride film mainly composed of silicon (Si). That's it.
  • the ratio of cation atoms and oxygen atoms in the insulating film and the crystalline oxide semiconductor film can be easily controlled appropriately by the surface treatment step performed in the method for manufacturing a laminated structure described later, and a region satisfying formula (1) can be easily controlled. Stable results.
  • the insulating film is more preferably an oxide film containing silicon (Si) as a main component.
  • An oxide film containing silicon (Si) as the main component means that the atomic ratio of silicon (Si) to all cation atoms contained in the oxide film is 90 at% or more;
  • a nitride film that is defined as nitride film means that the atomic ratio of silicon (Si) to all cation atoms contained in the nitride film is 90 at% or more, and is different from an oxynitride film whose main component is silicon (Si). means that the atomic ratio of silicon (Si) to all cation atoms contained in the oxynitride film is 90 at % or more.
  • the thickness of the insulating film may be 50 nm or more, 98 nm or more, 100 nm or more, or 150 nm or more, and may be 500 nm or less, 300 nm or less, or 200 nm or less.
  • a region satisfying formula (1) can be stably formed in the insulating film or in the insulating film and the crystalline oxide semiconductor film.
  • the thickness of the crystalline oxide semiconductor film is equal to or less than the upper limit, a stable device shape can be obtained when the stacked structure of this embodiment is applied to a TFT.
  • the insulating film 12 may be a single layer film or a laminated film.
  • the preferred thickness described for the insulating film 12 is the thickness of the entire laminated film. Note that when a film is obtained in a surface treatment step in a method for manufacturing a laminated structure, which will be described later, it functions as a laminated film integrally with the insulating film 12 as the gate insulating film 24 of the TFT.
  • the laminated structure of this embodiment is produced by forming an oxide thin film containing an oxide of In as a main component, for example, on the substrate, buffer layer, insulating layer, and other lower layers constituting the TFT. It can be manufactured by forming a crystalline oxide semiconductor film by crystallization treatment (crystalline oxide semiconductor film forming step) and then forming an insulating film in contact with the crystalline oxide semiconductor film (insulating film forming step). By performing surface treatment between the formation of the crystalline oxide semiconductor film and the formation of the insulating film, and/or during or after the formation of the insulating film, A region satisfying equation (1) can be formed.
  • the method for forming an oxide thin film containing In oxide as a main component is not particularly limited, and examples thereof include DC sputtering, AC sputtering, RF sputtering, ICP sputtering, reactive sputtering, ion plating, ALD, PLD, MO- Examples include CVD, ICP-CVD, sol-gel method, coating method, and mist CVD. Note that when forming a film by sputtering, the film may be formed using a planar sputtering cathode device or a rotary sputtering cathode device.
  • an oxide thin film it can be manufactured by forming a film by DC sputtering using a sputtering target containing an oxide sintered body containing an oxide of In as a main component.
  • the atomic composition ratio of the oxide thin film obtained by the sputtering method reflects the atomic composition ratio of the oxide sintered body in the sputtering target. Therefore, it is preferable to form a film using a sputtering target containing an oxide sintered body having an atomic composition ratio similar to that of the desired oxide thin film.
  • heat treatment may be performed after forming the oxide thin film.
  • the heat treatment process is not particularly limited, but a hot air furnace, an IR furnace, a lamp annealing device, a laser annealing device, a thermal plasma device, etc. can be used.
  • plasma oxidation treatment using N 2 O or plasma oxidation treatment using O 2 may be performed.
  • the apparatus for plasma oxidation treatment is not particularly limited, examples include PE-CVD.
  • the target used in the sputtering method preferably has an impurity metal content of 500 ppm or less, more preferably 100 ppm or less.
  • the content of impurity metal in the target can be measured by ICP or SIMS similarly to the crystalline oxide semiconductor film.
  • impurities contained in the target refer to trace elements that are mixed into raw materials or during the manufacturing process, are not intentionally added, and do not have a substantial effect on the performance of the target or semiconductor. ” means an element that is a metal element among the elements as an “impurity.”
  • the sputtering target may consist essentially only of In and an element selected from Mg, Al, Si, Zn, Ga, Mo, Sn, Ln elements (lanthanoid elements), and O.
  • substantially means that the sputtering target is within the range where the effect of the present invention is produced due to the combination of Mg, Al, Si, Zn, Ga, Mo, Sn, Ln, and O in addition to the above-mentioned In. , meaning that it may contain other ingredients.
  • a more preferable first form of the sputtering target is an oxide in which the metal elements are In and Ga, and the atomic ratio is The following formula (11) is satisfied. [Ga]/([In]+[Ga])] ⁇ 22at% (11)
  • a more preferable second form of the sputtering target includes In as a metal element, B, Al, Sc, Mg, Zn, Ti, Y, Zr, Mo, Sn, Hf, W, Nb, Ta, Ge, Si, La, An oxide consisting of one or more elements X selected from Ce, Pr, Nd, Sm, Dy, Ho, Er, Tm, Yb, and Lu, where the atomic ratio is The following formula (12) is satisfied. [X]/([In]+[X])] ⁇ 15at% (12)
  • a more preferable third form of the sputtering target includes In, Ga, B, Al, Sc, Mg, Zn, Ti, Y, Zr, Mo, Sn, Hf, W, Nb, Ta, Ge, and Si as metal elements. , La, Ce, Pr, Nd, Sm, Dy, Ho, Er, Tm, Yb, and Lu.
  • the atomic ratio satisfies the following formulas (13) and (14).
  • a more preferable fourth form of the sputtering target includes In, Sn, B, Al, Sc, Mg, Zn, Ti, Y, Zr, Mo, Hf, W, Nb, Ta, Ge, Si, and La as metal elements.
  • a more preferable fifth form of the sputtering target includes In, Zn, B, Al, Sc, Mg, Ti, Y, Zr, Mo, Hf, W, Nb, Ta, Ge, Si, La, Ce as metal elements. , Pr, Nd, Sm, Dy, Ho, Er, Tm, Yb, and Lu.
  • the ratio satisfies the following formulas (17) and (18). [Zn]/([In]+[Zn]+[X])] ⁇ 12at% (17) [X]/([In]+[Zn]+[X])] ⁇ 8.0at% (18)
  • the atomic ratio of In to all metal elements contained in the sputtering target ([In]/([In]+[all metal elements other than In]) ⁇ 100) is 62 at% or more.
  • a preferred form of the sputtering target is an atomic ratio of Ga to all metal elements contained in the sputtering target ([Ga]/([Ga] + [all metal elements other than Ga]) x 100) (atomic %: at%) is 30 at% or less.
  • an additive element Z one type selected from B, Al, Si, Sc, Zn, Ge, Y, Zr, Sn, Sm, and Yb is added to all metal elements contained in the sputtering target.
  • the total amount ([total amount of added elements]/([total amount of added elements] + [all metal elements other than added elements]) x 100) (atomic %: at %) is 10 at % or less.
  • the oxide thin film obtained by sputtering using a sputtering target containing indium oxide as a main component may be an amorphous oxide thin film.
  • a crystalline oxide semiconductor film in which the surface crystals have a single crystal orientation is obtained. be able to.
  • the laminated structure of this embodiment is obtained by, for example, forming an oxide thin film containing In oxide as a main component on the lower layer constituting the TFT, such as the substrate, buffer layer, insulating layer, etc., and then crystallizing it.
  • a step of forming a crystalline oxide semiconductor film (a step of forming a crystalline oxide semiconductor film), and a step of forming an insulating film by forming an insulating film in contact with the crystalline oxide semiconductor film and heat-treating the film ( It can be manufactured by performing the step of forming an insulating film.
  • the oxide is formed by sputtering using the sputtering target described above and using one or more gases selected from the group consisting of argon and oxygen, which do not substantially contain impurity gases, as a sputtering gas. Deposit a thin film. In this step, it is preferable to attach the sputtering target to an RF magnetron sputtering device or a DC magnetron sputtering device and perform sputtering.
  • the sputtering gas "substantially does not contain any impurity gas” means that it does not contain any impurity gas other than the sputtering gas, excluding adsorbed water brought in when the gas is inserted, and gases that cannot be eliminated (inevitable impurity gases) such as chamber leaks and adsorbed gases. This means that impurity gas is not actively introduced. It is preferable to exclude impurities from the gas (sputter gas) introduced during sputtering film formation, if possible.
  • the proportion of impurity gas in the sputtering gas is preferably 0.1% by volume or less, more preferably 0.05% by volume or less. If the proportion of impurity gas is 0.1% by volume or less, crystallization of the oxide thin film will proceed without any problem.
  • the purity of high-purity argon and high-purity oxygen, which are examples of sputtering gas, is preferably 99% by volume or more, more preferably 99.9% by volume or more, and even more preferably 99.99% by volume or more.
  • the gas (sputter gas) introduced during sputtering film formation is not particularly limited, and examples include argon, nitrogen, oxygen, water, hydrogen, or a mixed gas containing two or more of these gases.
  • the oxygen partial pressure in the mixed gas is preferably more than 0 volume% and 50 volume% or less, more preferably more than 0 volume% and 20 volume% or less. . If the oxygen partial pressure is more than 0% by volume and less than 50% by volume, it will easily crystallize and become a semiconductor during heating. By changing the oxygen partial pressure, the degree of oxidation of the oxide thin film, that is, the degree of crystallization, can be adjusted.
  • the oxygen partial pressure may be appropriately selected as necessary.
  • the water pressure in the mixed gas is preferably more than 0.03 volume% and 10 volume% or less, and preferably more than 0.03 volume% and 5 volume% or less. More preferred. If the water pressure is more than 0.03 volume % and less than 5 volume %, it will easily crystallize and become a semiconductor during heating. Further, a mixed gas of hydrogen and oxygen may be used instead of water.
  • Heat treatment of oxide thin film After forming the oxide thin film, heat treatment is performed. This heat treatment is sometimes called annealing.
  • the annealing treatment of the oxide thin film may be performed before or after the formation of the insulating film, which will be described later, but it is preferably performed before the formation of the insulating film.
  • the temperature of the heat treatment of the oxide thin film is preferably 250°C or more and 500°C or less, more preferably 280°C or more and 470°C or less, and even more preferably 300°C or more and 450°C or less. If the heat treatment temperature after forming the oxide thin film is 250° C. or higher, the oxide thin film is likely to crystallize. If the heat treatment temperature after forming the oxide thin film is 500° C. or lower, it is possible to prevent crystal grains from growing larger due to abnormal growth of crystals, and to control the crystal grain size to be small.
  • the heating time in the heat treatment step of the oxide thin film is preferably 0.1 hour or more and 5 hours or less, more preferably 0.3 hour or more and 3 hours or less, and 0.5 hour or more and 2 hours. It is more preferable that it is the following. Even if the heating time in the heat treatment step is less than 0.1 hour, the crystallization of the oxide thin film will proceed to some extent, but if it is 0.1 hour or more, atomic diffusion within the oxide thin film will likely proceed. Since it is easily stabilized after crystallization, a stable crystalline oxide semiconductor film can be easily obtained. If the heating time in the heat treatment step is 5 hours or less, it is economical. "Heating time” refers to the time during which a predetermined maximum temperature is maintained during heat treatment (holding time).
  • the temperature increase rate in the heat treatment step of the oxide thin film is preferably 2° C./min or more and 40° C./min or less, more preferably 3° C./min or more and 20° C./min or less. If the temperature increase rate in the heat treatment process of the oxide thin film is 2° C./min or more, the production efficiency of the oxide thin film will be improved compared to the case where it is less than 1° C./min. If the temperature increase rate in the heat treatment step of the oxide thin film is 40° C./min or less, the metal element can be uniformly diffused during crystallization, and crystals in which metal is not segregated at grain boundaries can be formed.
  • the temperature increase rate in the heat treatment process is different from the value calculated from the set temperature and set time of the furnace, and is a value obtained by dividing the actual temperature of the oxide thin film by the time.
  • the actual temperature of the oxide thin film can be determined, for example, by measuring an area within 1 cm from the oxide thin film in a furnace with a thermocouple.
  • the heat treatment step for the oxide thin film is preferably performed in an atmospheric atmosphere at 25° C. and a humidity of 10% or more.
  • an atmospheric atmosphere at 25° C. and a humidity of 10% or more.
  • the heat treatment step for the oxide thin film is preferably performed after patterning the oxide thin film.
  • This after patterning crystallization can be promoted while removing excess oxygen present in the film during film formation and organic substances attached during patterning.
  • Crystal defects in the oxide thin film after the heat treatment process can be evaluated by defect analysis such as cathodoluminescence (CL).
  • CL cathodoluminescence
  • the emission of light at 680 nm is strongly detected.
  • the heat treatment step for the oxide thin film may be performed multiple times.
  • the above-described heat treatment step (first heat treatment step) may be performed after patterning the oxide thin film, and further, after the TFT element is fabricated, a heat treatment step (second heat treatment step) may be performed as the final step.
  • the second heat treatment step is preferably performed at a higher annealing temperature than the first heat treatment step.
  • heat treatment (annealing) of the film can improve oxygen diffusion within the crystalline oxide semiconductor film and oxygen diffusion from the crystalline oxide semiconductor film to the insulating film side. can be more easily suppressed, and a laminated structure having a region satisfying the above formula (1) in the insulating film can be stably manufactured.
  • heat treatment (annealing) of the film can prevent oxygen diffusion within the insulating film and oxygen diffusion outside the insulating film (for example, diffusion toward the crystalline oxide semiconductor film side or crystalline oxide semiconductor film side).
  • Oxygen diffusion to the film or layer side opposite to the film can be suppressed, and a laminated structure having a region satisfying the above formula (1) in the insulating film can be formed.
  • Suitable conditions for heat treatment (annealing) of the insulating film formed by surface treatment are the same as those for heat treatment of the insulating film, which will be explained in the insulating film forming step.
  • oxygen diffusion can be suppressed not only in the insulating film but also in the crystalline oxide semiconductor film, and the stacked structure has a region satisfying the above formula (1) in the crystalline oxide semiconductor film. is obtained.
  • a method for forming a region satisfying the above formula (1) in an insulating film surface treatment is performed by sputtering or CVD (chemical vapor deposition) on the surface of a crystalline oxide semiconductor film.
  • examples include a method of forming a film and heat-treating (annealing) the formed film.
  • Another method for forming a region satisfying the above formula (1) in an insulating film includes, for example, a method of performing plasma oxidation treatment using N 2 O on the surface of a crystalline oxide semiconductor film.
  • the film formed on the surface of the crystalline oxide semiconductor film by surface treatment is not particularly limited as long as it does not impair the characteristics of the crystalline oxide semiconductor film, and for example, materials similar to those described as the forming material of the insulating film may be used. can be used. From the viewpoint of manufacturing efficiency and stability of the laminate, it is preferable to form a film made of the same material as the insulating film 12.
  • a laminated film of a film formed by the surface treatment and a film formed in a subsequent insulating film forming step can constitute the insulating film of the TFT.
  • Surface treatment methods are not particularly limited, but include sputtering, PE-CVD, ALD, PLD, MO-CVD, RF sputtering, ICP sputtering, reactive sputtering, ICP-CVD, ion plating, sol-gel method, coating method, A film forming process such as mist CVD may be used.
  • the sputtering can be performed using the same method and conditions as for forming an insulating film by sputtering, which will be explained in the insulating film forming step.
  • the temperature during CVD treatment is preferably 240°C or higher and 500°C or lower, more preferably 280°C or higher and 470°C or lower, and 300°C. As mentioned above, it is more preferable that the temperature is 450°C or less. If the temperature during the CVD treatment is within the above range, a region satisfying the above formula (1) can be stably formed in the insulating film. Note that the temperature during CVD processing means the temperature of the substrate within the CVD apparatus. Further, when forming a film at a temperature of 240° C. or higher and 450° C. or lower during CVD processing, the subsequent heat treatment (annealing) step may be omitted.
  • the thickness of the film formed by surface treatment may be 1 nm or more and less than 50 nm, 3 nm to 40 nm, 4 nm to 35 nm, or 7 nm to 25 nm. If the thickness of the film formed by surface treatment is within the above range, a region satisfying the above formula (1) can be stably formed in the insulating film.
  • the above-mentioned surface treatment method (surface treatment for a crystalline oxide semiconductor film and For example, a method of performing plasma oxidation treatment using N 2 O on the surface of the crystalline oxide semiconductor film (hereinafter sometimes referred to as "N 2 O plasma treatment”) can be used. .
  • N 2 O plasma treatment involves performing plasma oxidation treatment using N 2 O on the surface of a crystalline oxide semiconductor film, and then directly depositing an insulating film on the plasma-treated surface of the crystalline oxide semiconductor film.
  • This makes it possible to change the oxidation state of the compound or the oxygen bonding state in each film in the crystalline oxide semiconductor film and in the insulating film laminated at the interface with the crystalline oxide semiconductor film. can.
  • This makes it possible to suppress, for example, oxygen diffusion from the crystalline oxide semiconductor film to the insulating film side, or from the insulating film to the crystalline oxide semiconductor side or other films or layers.
  • a laminated structure having a region satisfying (1) can be formed.
  • the N 2 O plasma processing apparatus is not particularly limited, for example, PE-CVD or the like can be used.
  • N 2 O plasma treatment for example, it is preferable to introduce N 2 O gas at a pressure in the range of 100 to 10,000 Pa, and perform the plasma treatment at an output range of 5 to 500 W for 10 to 1,000 seconds.
  • heat treatment (annealing) of the crystalline oxide semiconductor film before forming the insulating film may not be performed after the plasma oxidation treatment. preferable.
  • heat treatment (annealing) of the crystalline oxide semiconductor film before forming the insulating film may not be performed after the plasma oxidation treatment.
  • the above-mentioned A laminated structure having a region satisfying formula (1) can be stably formed.
  • the insulating film may be a film formed in the above surface treatment step, or may be separately formed on the film formed in the above surface treatment step.
  • the film formed in the above surface treatment step and the insulating film separately formed thereon function as the gate insulating film 24 in the TFT.
  • the insulating film forming method is not particularly limited. Manufacturing methods include PE-CVD, ALD, PLD, MO-CVD, RF sputtering, ICP sputtering, reactive sputtering, ICP-CVD, ion plating, sol-gel method, coating method, mist CVD, and the like. Note that as a gas species for PE-CVD, tetraethoxysilane (TEOS) can also be used in addition to silane (SiH 4 ).
  • TEOS tetraethoxysilane
  • a target containing a silicon (Si)-containing compound for example, SiO 2 , SiN x , silicon oxynitride, etc.
  • Si silicon
  • SiN x silicon oxynitride
  • the preferred ranges for the ratio of impurity gas in the sputtering gas and the purity of high-purity argon and high-purity oxygen in the sputtering gas are the same as the preferred ranges for forming the oxide thin film described above.
  • the gas (sputter gas) introduced during sputtering film formation is not particularly limited, and examples include argon, nitrogen, oxygen, water, hydrogen, or a mixed gas containing two or more of these gases.
  • the oxygen partial pressure in the mixed gas is preferably more than 0 volume% and 50 volume% or less, more preferably more than 0 volume% and 40 volume% or less. .
  • the oxygen partial pressure may be appropriately selected as necessary.
  • heat treatment of insulating film After forming the insulating film, heat treatment (annealing treatment) is performed. By performing heat treatment (annealing treatment) after forming the insulating film, a region satisfying the above formula (1) can be stably formed in the insulating film. In addition, by performing heat treatment (annealing treatment) after forming the insulating film, hydrogen contained in the insulating film diffuses to the crystalline oxide semiconductor film, and crystal defects existing on the surface of the crystalline oxide semiconductor film are terminated with hydroxyl groups. However, as a result, a crystalline oxide semiconductor film with few electron traps and good conduction characteristics can be formed.
  • the temperature of the heat treatment after forming the insulating film is preferably 250°C or more and 500°C or less, more preferably 280°C or more and 470°C or less, and even more preferably 300°C or more and 450°C or less. preferable. If the heat treatment temperature after forming the insulating film is within the above range, a region satisfying the above formula (1) can be stably formed in the insulating film.
  • the heating time in the heat treatment step after forming the insulating film is preferably 0.1 hour or more and 5 hours or less, more preferably 0.3 hour or more and 3 hours or less, 0.5 hour or more, More preferably, the heating time is 2 hours or less. If the heating time in the heat treatment step after forming the insulating film is 0.1 hour or more, a region satisfying the above formula (1) can be stably formed in the insulating film. If the heating time in the heat treatment step after forming the insulating film is 5 hours or less, it is economical.
  • the temperature increase rate in the heat treatment step after forming the insulating film is preferably 2° C./min or more and 40° C./min or less, more preferably 3° C./min or more and 20° C./min or less. If the temperature increase rate in the heat treatment step after forming the insulating film is within the above range, a region satisfying the above formula (1) can be stably formed in the insulating film.
  • the method of determining the temperature increase rate in the heat treatment step after forming the insulating film is the same as the method of determining the temperature increase rate in the heat treatment step of the oxide film described above.
  • the heat treatment step after forming the insulating film is preferably performed in an atmospheric atmosphere at 25° C. and humidity of 10% or more.
  • an atmospheric atmosphere at 25° C. and humidity of 10% or more.
  • the above-described insulating film formation process and insulating film heat treatment process may be performed only once, or the film formation and heat treatment processes may be performed multiple times. In that case, the film thickness formed during each film formation may be the same film thickness or may be different film thicknesses.
  • the TFT according to this embodiment includes the above-described laminated structure of the present invention.
  • the TFT includes a buffer layer, a channel layer stacked in contact with the buffer layer, a source electrode and a drain electrode respectively connected to the channel layer, and stacked on the channel layer via a gate insulating film.
  • the channel layer is a crystalline oxide semiconductor film included in the stacked structure of the present invention
  • the gate insulating film is an insulating film included in the stacked structure of the present invention.
  • both end sides of the channel layer that is, the vicinity of the region where the source electrode and the drain electrode are connected, are low resistance regions A of the crystalline oxide semiconductor film, and are in contact with the lower surface of the gate insulating film.
  • a configuration is shown in which the area where the resistance is applied is a high resistance area B. That is, a configuration is shown in which a gate insulating film is formed in a high resistance region B, and a source electrode and a drain electrode are formed in a low resistance region A.
  • the TFT according to this embodiment for example, a conventionally known configuration can be adopted.
  • the TFT according to this embodiment can be manufactured by employing the method for manufacturing the laminated structure described above. That is, an oxide thin film is formed by sputtering using a sputtering target and using one or more gases selected from the group consisting of argon, nitrogen, hydrogen, water, and oxygen, which do not substantially contain impurity gases, as a sputtering gas.
  • Formation of a crystalline oxide semiconductor film including a step of forming a film (sometimes referred to as an oxide thin film forming step) and a step of subjecting the oxide thin film to heat treatment (sometimes referred to as an oxide thin film heat treatment step)
  • a step of forming an insulating film by sputtering on a crystalline oxide semiconductor film using, for example, a sputtering target containing silicon as a main component (sometimes referred to as an insulating film forming step)
  • This manufacturing method includes an insulating film forming step including a step of performing heat treatment (sometimes referred to as an insulating film heat treatment step).
  • the conditions for each film forming step and heat treatment step are as described above.
  • the source electrode, drain electrode, gate electrode, and gate insulating film can be formed using known materials and formation methods.
  • the crystalline oxide semiconductor film has high mobility and excellent stability.
  • a stacked structure including such a crystalline oxide semiconductor film for a channel layer of a TFT high reliability with high mobility and suppressed fluctuations in threshold voltage (Vth) can be obtained.
  • Vth threshold voltage
  • the current Id is the current between the source electrode and the drain electrode
  • the voltage Vd is the voltage applied between the source electrode and the drain electrode (drain voltage)
  • the voltage Vg is the current between the source electrode and the gate electrode. This is the voltage (gate voltage) applied between the two.
  • the shape of the thin film transistor according to this embodiment is not particularly limited, a top gate type transistor, a back channel etch type transistor, an etch stopper type transistor, or the like is preferable. Further, these transistors may be self-aligned. In one embodiment, a top gate transistor is preferred.
  • FIG. 3 is a schematic cross-sectional view of an example of the TFT of this embodiment.
  • the TFT 50 is a top gate type TFT, and includes a substrate 21, a buffer layer 22, a channel layer (crystalline oxide semiconductor film) 11, an ITO layer 23, a gate insulating film (insulating film) 24, a gate electrode 25, and an interlayer insulating film 26. , a source electrode 27, a drain electrode 28, and a protective film 29.
  • the TFT 50 has a structure in which a substrate 21, a buffer layer 22, and a channel layer (crystalline oxide semiconductor film) 11 are stacked in this order. There is a high resistance region 11B in the center of the channel layer 11, and a gate insulating film 24 (insulating film) and a gate electrode 25 are laminated in this order on the high resistance region 11B.
  • the gate insulating film 24 is an insulating film that blocks conduction between the gate electrode 25 and the crystalline oxide semiconductor film 11.
  • On both sides of the high resistance region 11B there are low resistance regions 11A-1 and 11A-2 of the channel layer 11.
  • the low resistance regions 11A-1, 11A-2 and the gate electrode 25 are covered with an ITO layer 23 and an interlayer insulating film 26.
  • the ITO layer 23 is used when forming the low resistance region of the channel layer 11. Specifically, the low resistance regions 11A-1 and 11A-2 are formed by heat treatment (annealing) in the presence of the ITO layer 23 to lower the resistance of the target portion of the channel layer 11. The region where the ITO layer 23 is not applied becomes a high resistance region B.
  • a source electrode 27 and a drain electrode 28 are connected to the low resistance regions 11A-1 and 11A-2, respectively, through contact holes provided in the ITO layer 23 and the interlayer insulating film 26.
  • the source electrode 27 and the drain electrode 28 are conductive terminals for flowing a source current and a drain current into the channel layer 11.
  • a protective film 29 is provided to cover the TFT constituent layers, such as the interlayer insulating film 26, the source electrode 27, and the drain electrode 28.
  • the TFT of this embodiment can be improved with a known configuration.
  • the TFT 50 may have a write shield layer 31 formed between the substrate 21 and the buffer layer 22 as shown in FIG.
  • a write shield layer 31 may be formed as an intermediate layer between the layers 22.
  • FIG. 4 is a schematic cross-sectional view of another example of the TFT of this embodiment.
  • the TFT 51 has the same configuration as the TFT 50 except that a write shield layer 31 is provided between the substrate 21 and the buffer layer 22.
  • the light shield layer 31 is formed to suppress malfunction of the TFT due to light.
  • the write shield layer may be connected to the source electrode 27 or may be connected to the gate electrode 25.
  • the TFT of the present invention is not limited to this configuration. That is, in the TFT of the present invention, a crystalline oxide semiconductor film having a uniform resistance value in the plane direction may be used as the channel layer 11. In that case, as shown in FIG. 5, the ITO layer 23 does not need to be formed.
  • FIG. 5 is a schematic cross-sectional view of another example of the TFT of this embodiment.
  • the channel layer (crystalline oxide semiconductor film) 11 is a layer that does not have boundaries of resistance values (the channel layer (crystalline oxide semiconductor film) 11 is divided into a low resistance region 11A and a high resistance region 11B). It has the same structure as the TFT 50 except that the ITO layer 23 is not provided.
  • the crystal oxide semiconductor film as a channel layer for the source electrode and the drain electrode has a channel length (L length; in FIG. 3, the channel layer 11 and the gate insulating layer 24 In the contact region between the channel layer 11 and the gate insulating layer 24, the length in the source electrode 27-drain electrode 28 direction) is 1 ⁇ m or more and 50 ⁇ m or less, and the channel width (W length; in FIG. 3, in the contact region between the channel layer 11 and the gate insulating layer 24, The length in the direction perpendicular to the source electrode 27-drain electrode 28 direction) is 1 ⁇ m or more and 80 ⁇ m or less.
  • the TFT of this embodiment can be improved with a known configuration.
  • the material forming the substrate there is no particular restriction on the material forming the substrate, and any commonly used material can be selected.
  • a glass substrate, a ceramic substrate, a quartz substrate, or a sapphire substrate can be used. It is also possible to apply single crystal semiconductor substrates such as silicon or silicon carbide, polycrystalline semiconductor substrates, compound semiconductor substrates such as silicon germanium, SIO (Silicon Insulator) substrates, etc., and it is possible to apply semiconductors on these substrates.
  • a substrate provided with an element may be used as the substrate.
  • a flexible substrate may be used as the substrate.
  • a method for providing a TFT on a flexible substrate in addition to the method of directly manufacturing a TFT on a flexible substrate, there is also a method of manufacturing a TFT on a non-flexible substrate, and then peeling off the TFT to make a flexible substrate. Another method is to install it on the board. In that case, a release layer may be provided between the non-flexible substrate and the TFT.
  • the buffer layer 22 may be a single layer, or may be a stack of two or more layers. Further, a metal layer may be provided between the buffer layer 22 and the substrate 21. However, it is preferable that the channel layer 11 and the buffer layer 22 are in direct contact with each other as shown in FIG.
  • the material for forming the buffer layer there is no particular restriction on the material for forming the buffer layer, and any commonly used material can be selected as desired, and a laminated film can also be used as the buffer layer.
  • the write shield layer 31 may be connected to the source electrode 27 or may be connected to the gate electrode 25.
  • the material for forming the light shield layer there is no particular restriction on the material for forming the light shield layer, and any commonly used material can be selected arbitrarily.
  • metal electrodes such as Al, Ag, Cu, Cr, Ni, Co, Mo, Au, Ti, Zr, Ru, Y, Nb, Ta, W, etc., and metals made of alloys containing two or more of these metals. Examples include electrodes.
  • a laminated electrode having two or more layers can also be used.
  • a second buffer layer may be provided between the write shield layer 31 and the substrate 21.
  • the material for forming the second buffer layer there is no particular restriction on the material for forming the second buffer layer, and any commonly used material can be selected, and a laminated film can be used as the second buffer layer.
  • materials for the second buffer layer include SiO 2 , SiNx, silicon oxynitride, Al 2 O 3 , Ta 2 O 5 , TiO 2 , MgO, ZrO 2 , Ga 2 O 3 , GeO 2 , and Nd 2 O.
  • La2O3 , CeO2, K2O , Li2O , Na2O , Rb2O , Sc2O3 , Y2O3 , HfO2 , CaHfO3 , PbTiO3 , BaTa2O6 , SrTiO 3 , Sm 2 O 3 and AlN can be used. Note that the oxidation number of each material may vary.
  • the materials described as the materials for the insulating film can be used.
  • the materials for forming the drain electrode, source electrode, and gate electrode can be arbitrarily selected.
  • transparent electrodes such as ITO, IZO, ZnO, SnO2, etc.
  • metals such as Al, Ag, Cu, Cr, Ni, Co, Mo, Au, Ti, Zr, Ru, Y, Nb, Ta, W, etc.
  • Examples include electrodes and metal electrodes made of alloys containing two or more of these metals.
  • a laminated electrode having two or more layers can also be used.
  • each interlayer insulating film there is no particular restriction on the material for forming each interlayer insulating film, and any commonly used material can be selected, and a laminated film can be used as the interlayer insulating film.
  • the TFT it is preferable to provide a protective film over the drain electrode, source electrode, and conductive region.
  • a protective film By providing a protective film, the durability of the TFT can be easily improved even when the TFT is operated for a long time.
  • Manufacturing methods include PE-CVD, ALD, PLD, MO-CVD, RF sputtering, ICP sputtering, reactive sputtering, ICP-CVD, ion plating, sol-gel method, coating method, mist CVD, and the like.
  • PE-CVD tetraethoxysilane
  • SiH 4 silane
  • the process may involve high temperatures.
  • the protective film or the insulating film often contains impurity gas immediately after the film is formed, so it is preferable to perform heat treatment (annealing treatment). By removing impurity gases through heat treatment, a stable protective film or insulating film can be obtained, making it easier to form a highly durable TFT.
  • the saturation mobility of the TFT is preferably 10.0 cm 2 /V ⁇ s or more, more preferably 20.0 cm 2 /V ⁇ s or more.
  • the saturation mobility of the TFT is determined from the transfer characteristics when a drain voltage of 20V is applied. A method for measuring the saturation mobility of a TFT will be explained in detail in Examples.
  • the threshold voltage (Vth) is preferably -3.0V or more and 3.0V or less, more preferably -2.0V or more and 2.0V or less, and even more preferably -1.0V or more and 1.0V or less. If the threshold voltage (Vth) is ⁇ 3.0 V or more and 3.0 V or less, it is possible to correct Vth to 0 V by installing a Vth correction circuit in the TFT. When the TFT obtained in this way is mounted on a panel, the display can be driven without uneven brightness or burn-in.
  • the on-off ratio is preferably 10 6 or more, more preferably 10 7 or more, and even more preferably 10 8 or more.
  • the on-off ratio is 10 6 or more, a liquid crystal display can be driven.
  • the on-off ratio is 10 8 or more, an organic EL element with high contrast can be driven.
  • the on-off ratio can be made to be 10 10 or more and the off-state current to be 10 -12 A or less, a display element that can be driven at a low frequency of about 1 Hz and has excellent low consumption properties can be provided.
  • the Off current value is preferably 10 ⁇ 10 A or less, more preferably 10 ⁇ 11 A or less, and even more preferably 10 ⁇ 12 A or less. When the Off current value is 10 ⁇ 10 A or less, an organic EL with high contrast can be driven. Furthermore, when used in a transfer transistor or a reset transistor of a CMOS image sensor, it is possible to lengthen the image retention time and improve sensitivity.
  • the TFT according to this embodiment can be suitably used in display elements such as solar cells, liquid crystal elements, organic electroluminescent elements, and inorganic electroluminescent elements, power semiconductor elements, and electronic devices such as touch panels.
  • display elements such as solar cells, liquid crystal elements, organic electroluminescent elements, and inorganic electroluminescent elements, power semiconductor elements, and electronic devices such as touch panels.
  • the thin film transistor according to this embodiment can also be applied to various integrated circuits such as field effect transistors (MOSFETs, MESFETs), logic circuits, memory circuits, and differential amplifier circuits, and can be used in electronic devices, electric devices, vehicles, etc. Or it can be applied to power engines, etc. Furthermore, the thin film transistor according to this embodiment can be applied not only to field effect transistors but also to static induction transistors and Schottky barrier transistors.
  • the thin film transistor according to this embodiment can be suitably used for display devices such as portable or vehicle-mounted display devices, solid-state image sensors, and the like. Furthermore, the thin film transistor according to this embodiment can also be suitably used as a transistor for a flat panel detector for an X-ray image sensor for medical use. Further, the crystalline oxide semiconductor film according to this embodiment can also be applied to a Schottky diode, a resistance change memory, and a resistance element.
  • Example 1 A thin film transistor (TFT) 53 shown in FIG. 6 was manufactured through the following steps. Note that the TFT 53 has the same configuration as the TFT 50 shown in FIG. 3 except that the protective layer 29 is not provided.
  • a channel layer was formed by sputtering using an oxide sputtering target obtained from a raw material mixture having the composition ratio shown in Table 1-1.
  • the metal composition ratio (unit: at%) in the oxide sputtering target is shown in Table 1-1.
  • Table 1-1 shows the film forming conditions for sputtering and the thickness of the channel layer.
  • Sputtering conditions other than those listed in Table 1-1 are as follows.
  • Atmospheric gas Mixed gas of Ar and H 2 O Sputtering pressure (total pressure): 0.5 Pa
  • Input voltage DC300W Distance between S (substrate) and T (target): 70mm
  • the oxide thin film was patterned into an island shape by photolithography to form the channel layer 11.
  • a photoresist film was formed on the oxide thin film.
  • AZ1500 manufactured by AZ Electronic Materials
  • Exposure was carried out through a photomask in which a pattern of 50 ⁇ m in width and 20 ⁇ m in height was formed.
  • development was performed using tetramethylammonium hydroxide (TMAH).
  • TMAH tetramethylammonium hydroxide
  • the oxide thin film was etched with oxalic acid (ITO-06N manufactured by Kanto Kagaku). After etching, the photoresist was peeled off to obtain a substrate with a patterned oxide thin film (channel layer 11).
  • the substrate on which the channel layer 11 was formed was placed in a furnace, and the temperature was raised to 350° C. at a rate of 10° C./min in the atmosphere, and then held for 1 hour. After holding the inside of the furnace at 350° C. for 1 hour, it was allowed to cool naturally, and after the inside temperature of the furnace returned to room temperature, the substrate was taken out from the furnace.
  • the channel layer 11 was surface treated by the following method.
  • sputtering was performed using a SiO 2 sputtering target to form a 10 nm thick SiO x layer (processed film).
  • the sputtering conditions are as follows.
  • SiO x layer (processed film) functions as the gate insulating film 24 of the TFT, together with the 100 nm thick SiO x layer formed in "(7) Formation of gate insulating film 24" described later. do.
  • the thickness of the SiO x layer formed by sputtering is shown in the "Film thickness" column of "Surface treatment" in Table 1-1.
  • the surface-treated substrate was placed in a furnace, and the temperature was raised to 400°C at a rate of 10°C/min in the atmosphere, and then held for 1 hour. After maintaining the inside of the furnace at 400° C. for 1 hour, it was allowed to cool naturally. After the temperature inside the furnace returned to room temperature, the substrate was taken out from the furnace.
  • Gate Insulating Film 24 a 100 nm thick SiO x layer (gate insulating film 24) was formed by sputtering using a SiO 2 sputtering target.
  • the sputtering conditions are as follows. Substrate temperature: 25°C Ultimate pressure: 8.5 ⁇ 10-5 Pa Atmospheric gas: Ar + O 2 mixed gas (O 2 flow rate 30%) Sputtering pressure (total pressure): 0.4Pa Input voltage: RF300W Distance between S (substrate) and T (target): 70mm
  • the SiO x layer (thickness: 100 nm) formed in this step is formed, and becomes the gate insulating film 24 together with the SiO x layer (thickness: 10 nm) formed in the above-mentioned "surface treatment".
  • the total thickness of the gate insulating film 24 was 110 nm.
  • the exposed region of the channel layer 11 was etched to a thickness of 10 nm using oxalic acid (ITO-06N manufactured by Kanto Kagaku) and cleaned.
  • the dimensions of the portion where the obtained gate electrode layer 25 and gate insulating film 24 overlapped with the channel layer 11 were 10 ⁇ m in width ⁇ 28 ⁇ m in height.
  • Low resistance processing Low resistance regions A (11A-1, 11A-2) were formed in the channel layer 11 by self-alignment using the gate electrode 25.
  • An ITO layer 23 with a thickness of 2 nm was formed using an ITO sputtering target.
  • the sputtering conditions are as follows. Substrate temperature: 25°C Ultimate pressure: 8.5 ⁇ 10-5 Pa Atmospheric gas: Ar + O 2 mixed gas (O 2 flow rate 2%) Sputtering pressure (total pressure): 0.4Pa Input voltage: DC50W Distance between S (substrate) and T (target): 70mm
  • the substrate after the resistance reduction treatment was placed in a furnace, and the temperature was raised to 350° C. at a rate of 10° C./min in the atmosphere, and then held for 1 hour for annealing. After maintaining the inside of the furnace at 350° C. for 1 hour, it was allowed to cool naturally. After the temperature inside the furnace returned to room temperature, the substrate was taken out from the furnace.
  • interlayer insulating film 26 Formation of interlayer insulating film 26
  • sputtering was performed using a SiO 2 sputtering target to form a SiO x layer (interlayer insulating film 26) with a thickness of 150 nm.
  • the sputtering conditions are as follows. Substrate temperature: 25°C Ultimate pressure: 8.5 ⁇ 10-5 Pa Atmospheric gas: Ar + O 2 mixed gas (O 2 flow rate 30%) Sputtering pressure (total pressure): 0.4Pa Input voltage: RF100W Distance between S (substrate) and T (target): 70mm
  • Source electrode 27 and drain electrode 28 Using image reversal resist AZ5214 and a photomask, the source electrode 27 and drain electrode 28 were patterned by a lift-off process.
  • the image reversal resist AZ5214 was exposed to light through a photomask, and after a reversal baking step, the entire surface was exposed to light and developed with TMAH.
  • a Mo layer with a thickness of 150 nm was formed on the patterned resist-coated substrate under the following sputtering conditions.
  • Substrate temperature 25°C Ultimate pressure: 8.5 ⁇ 10-5 Pa
  • Atmosphere gas Ar Sputtering pressure (total pressure): 0.4Pa
  • Input voltage DC100W Distance between S (substrate) and T (target): 70mm
  • Example 2 A TFT was fabricated in the same manner as in Example 1, except that the thickness of the channel layer formed in "(2) Formation of oxide thin film” was changed as shown in Table 1-1.
  • Examples 3-5 A TFT was fabricated in the same manner as in Example 1, except that the thickness of the SiO x layer (treated film) formed in "(5) Surface treatment)" was changed as shown in Table 1-1.
  • Example 6 A TFT was produced in the same manner as in Example 1, except that "(5) Surface treatment” was performed by chemical vapor deposition (CVD) treatment instead of sputtering. Chemical vapor deposition (CVD) treatment was performed by the following method. First, the substrate after performing "(4) annealing" is set in a plasma CVD apparatus, the substrate is maintained at 350°C, and heated to 110 Pa at a rate of 2 sccm of SiH 4 , 100 sccm of N 2 O, and 120 sccm of N 2 . A SiO x layer with a thickness of 10 nm was formed.
  • CVD chemical vapor deposition
  • Example 7 In “(5) Surface treatment", a 10 nm thick SiN x layer was formed in the same manner as in Example 1, except that a SiN x sputtering target was used instead of the SiO 2 sputtering target. The other steps were the same as in Example 1 to produce a TFT.
  • Example 8 In “(5) Surface treatment,” an Al 2 O 3 layer with a thickness of 10 nm was formed in the same manner as in Example 1, except that an Al 2 O 3 sputtering target was used instead of the SiO 2 sputtering target. did. The other steps were the same as in Example 1 to produce a TFT.
  • Example 9 In “(5) Surface treatment (film formation treatment)" of Example 1, plasma oxidation treatment with N 2 O using a PE-CVD apparatus was performed instead of film formation by sputtering, and the subsequent “(6) Surface treatment A TFT was fabricated in the same manner as in Example 1, except that "post-processing annealing" was not performed.
  • the plasma oxidation treatment using N 2 O was performed at room temperature under the conditions of introducing N 2 O at a gas pressure of 133 Pa, power: 50 W, and treatment time: 1 minute.
  • “No film formed during surface treatment” in the "Film thickness” column of "Surface treatment” in Example 9 means that no film was formed during plasma oxidation treatment with N 2 O. means not formed.
  • a 100 nm thick SiO x layer formed in "(7) Formation of gate insulating film 24" constitutes the gate insulating film 24.
  • Example 10 In "(2) Formation of oxide thin film", the composition ratio of the sputtering target used for forming the channel layer was changed as shown in Table 1-2, and the oxygen partial pressure of the film-forming atmosphere gas during channel layer film-forming was changed.
  • a TFT was produced in the same manner as in Example 1, except that the water pressure was changed as shown in Table 1-2.
  • Example 11 In “(2) Formation of oxide thin film”, a channel layer was formed in the same manner as in Example 10, except that the composition ratio of the sputtering target used for forming the channel layer was changed as shown in Table 1-2. .
  • the flow rate was changed from 30% O 2 flow rate of the film forming atmosphere gas to 1% H 2 O flow rate of the film forming atmosphere gas during the film formation process, but the same as in Example 1.
  • three SiO layers (treated film) with a thickness of 10 nm were formed. The other steps were the same as in Example 1 to produce a TFT.
  • Examples 12-16 In “(2) Formation of oxide thin film", the composition ratio of the sputtering target used for forming the channel layer was changed as shown in Table 1-2, and the oxygen partial pressure of the film-forming atmosphere gas during channel layer film-forming was changed. A TFT was produced in the same manner as in Example 1, except that the water pressure was changed as shown in Table 1-2.
  • Comparative example 1 A TFT was produced in the same manner as in Example 1, except that "(5) Surface treatment” and “(6) Post-surface treatment annealing" were not performed.
  • Comparative example 2 A TFT was produced in the same manner as in Example 1, except that the thickness of the SiO 2 layer (treated film) formed in "(5) Surface treatment” was changed as shown in Table 1-3.
  • Comparative example 3 A TFT was produced in the same manner as in Example 1, except that "(6) Annealing after surface treatment" was not performed.
  • Comparative example 4 A TFT was produced in the same manner as in Example 9, except that after performing "(5) Surface treatment", "(6) Post-surface treatment annealing” was performed in the same manner as in Example 1.
  • the gate insulating film 24 is a 100 nm thick SiO 2 layer formed in “(7) Forming the gate insulating film 24”.
  • TFTs obtained in Examples and Comparative Examples were evaluated as follows. The results are shown in Tables 1-1 to 1-3.
  • A Evaluation of the laminated structure of TFT (1) Measurement of A/B (EDX test) Transmission electron microscopy - Energy Dispersive X-ray Spectroscopy: Transmission electron microscopy - Energy dispersive The average value of A/B expressed by formula (1) was measured. 1.25 ⁇ (Average value of A/B) ⁇ 1.75 (1)
  • a in formula (1) is the number of oxygen atoms.
  • B in formula (1) is the number of detectable cation atoms that exist bonded to oxygen atoms.
  • the cation atoms are cation atomic species that are included in the stacked structure of the gate insulating film and the channel layer (crystalline oxide semiconductor film) at 1 at % or more.
  • the average value of A/B in the laminated structure was measured by TEM-EDX as follows.
  • the TFTs obtained in each example and comparative example were processed using a focused ion beam: FIB (Focused Ion) at an acceleration voltage of 20 to 30 kV using a composite beam processing and observation device (manufactured by JEOL Ltd., "JIB-4700F”).
  • FIB focused ion beam processing observation device
  • FB-2100 focused ion beam processing observation device
  • a thin film sample for cross-sectional TEM observation was prepared as a thin film with a layered structure having approximately uniform thickness regions on the gate insulating film side and the channel layer side, centering on the interface between the gate insulating film and the channel layer. All the thin film samples of Examples and Comparative Examples were manufactured to have the same thickness after processing (about 70 nm).
  • EDX analysis was carried out using an energy dispersive X-ray analyzer (manufactured by JEOL Ltd., "JED-2300T") under the following conditions.
  • the dedicated software of the energy dispersive X-ray analyzer (manufactured by JEOL Ltd., "JED-2300T") is used to calculate A ( By automatically calculating the at% of B (oxygen atom) and the at% of B (a detectable cation atom that is present in combination with an oxygen atom), A/ B was calculated. Note that the average value of A/B was calculated by arithmetic averaging of each A/B obtained at each measurement location in the EDX line analysis described above over a specified film thickness range.
  • FIG. 7 shows EDX spectra obtained by EDX line analysis of thin film samples for cross-sectional TEM observation of Example 1 and Comparative Example 1.
  • the horizontal axis indicates the depth position in the stacking direction of the stacked structure, and the vertical axis indicates A/B.
  • ⁇ sat was calculated using the following formula (c) in the saturated region.
  • A is the number of oxygen atoms that exist bonded to cation atoms
  • B is the number of cation atoms that exist bonded to oxygen atoms.
  • the cation atoms are cation atomic species that are included in the layered structure in an amount of 1 at % or more.
  • TFTs of Examples 1 to 8 and 10 to 16 which were subjected to the above, exhibited good mobility of 30 cm 2 /Vs or more, and the optical reliability (NBTIS) ⁇ Vth [V] was suppressed to a low value. High reliability was obtained.
  • the TFT of Example 9 in which the channel layer was subjected to N 2 O plasma oxidation treatment (surface treatment to the channel layer) and then the gate insulating film was formed without annealing treatment was as follows: It exhibited a good mobility of 30 cm 2 /Vs or more, and the optical reliability (NBTIS) ⁇ Vth [V] was suppressed to a low value, resulting in high reliability.
  • the crystalline oxide thin film of the present invention can be suitably used as a component of a thin film transistor, for example, a channel layer. Furthermore, the thin film transistor of the present invention can be used in electronic circuits used in electrical equipment, electronic equipment, vehicles, and power engines.

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Abstract

Ｉｎを主成分とする結晶酸化物半導体膜と、前記結晶酸化物半導体膜と界面を成して積層された絶縁膜と、からなる積層構造であって、前記界面から前記結晶酸化物半導体膜の膜厚と略等しい距離までの膜厚の前記絶縁膜中に、下記式（１）を満たす領域を有する積層構造。　１．２５≦（Ａ／Ｂの平均値）≦１．７５　（１） （式中、Ａは酸素原子の原子数である。Ｂは、酸素原子と結合して存在するカチオン原子の原子数である。前記カチオン原子は、前記積層構造中に１ａｔ％以上含まれるカチオン原子種である。）

Description

積層構造及び薄膜トランジスタ
　本発明は、積層構造及び薄膜トランジスタに関する。
　アモルファス酸化物半導体をチャネル層に使用した薄膜トランジスタ（ＴＦＴ）が広く知られているが（特許文献１参照）、該ＴＦＴは移動度が低いため、改善が求められている。
　アモルファス酸化物半導体をチャネル層に使用したＴＦＴと比較して高移動度な特性が得られるＴＦＴとして、結晶酸化物薄膜をチャネル層に使用したＴＦＴが知られている（例えば、特許文献２参照）。
特許第５１１８８１０号公報 国際公開第２０１３／０３５３３５号
　しかしながら、特許文献２の技術では、例えば露光環境下での使用時に閾値電圧（Ｖｔｈ）が変動することがあり、信頼性の面で問題が生じることがあった。
　このため、結晶酸化物半導体膜をチャネル層に使用した従来のＴＦＴでは、移動度の向上と、ＴＦＴの信頼性との両立の点で改善の余地があった。
　本発明の目的は、ＴＦＴに適用したときに良好な移動度を示し、且つ高い信頼性が得られる積層構造を提供することである。また、当該積層構造を有する薄膜トランジスタを提供することである。
　本発明によれば、以下の積層構造等が提供される。
１．Ｉｎを主成分とする結晶酸化物半導体膜と、前記結晶酸化物半導体膜と界面を成して積層された絶縁膜と、からなる積層構造であって、
　前記界面から前記結晶酸化物半導体膜の膜厚と略等しい距離までの膜厚の前記絶縁膜中に、下記式（１）を満たす領域を有する積層構造。
　　　１．２５≦（Ａ／Ｂの平均値）≦１．７５　　　　　（１）
（式中、Ａは酸素原子の原子数である。Ｂは、酸素原子と結合して存在するカチオン原子の原子数である。前記カチオン原子は、前記積層構造中に１ａｔ％以上含まれるカチオン原子種である。）
２．前記結晶酸化物半導体膜中に、前記式（１）を満たす領域を有する、１に記載の積層構造。
３．前記絶縁膜が、ケイ素（Ｓｉ）を主成分とする酸化物膜、ケイ素（Ｓｉ）を主成分とする窒化物膜、又はケイ素（Ｓｉ）を主成分とする酸窒化物膜のいずれかである、１又は２に記載の積層構造。
４．前記絶縁膜がケイ素（Ｓｉ）を主成分とする酸化物膜である、１～３のいずれかに記載の積層構造。
５．前記結晶酸化物半導体膜が、さらにＧａを含む、１～４のいずれかに記載の積層構造。
６．前記結晶酸化物半導体膜が、さらにＢ、Ａｌ、Ｓｉ、Ｓｃ、Ｚｎ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｓｍ、及びＹｂから選択される１種類以上の添加元素を含む、１～５のいずれかに記載の積層構造。
７．前記結晶酸化物半導体膜中に含まれる全金属元素に対するＩｎの原子比率（［Ｉｎ］／（［Ｉｎ］＋［Ｉｎ以外の全金属元素］）×１００）が６２ａｔ％以上である、１～６のいずれかに記載の積層構造。
８．前記結晶酸化物半導体膜中に含まれる全金属元素に対するＧａの原子比率（［Ｇａ］／（［Ｇａ］＋［Ｇａ以外の全金属元素］）×１００）が３０ａｔ％以下である、５～７のいずれかに記載の積層構造。
９．前記結晶酸化物半導体膜中に含まれる全金属元素に対する、前記添加元素の合計量の原子比率（［添加元素の合計量］／（［添加元素の合計量］＋［添加元素以外の全金属元素］）×１００）が１０ａｔ％以下である、６～８のいずれかに記載の積層構造。
１０．前記結晶酸化物半導体膜のキャリア濃度が１×１０１８ｃｍ－３以下である、１～９のいずれかに記載の積層構造。
１１．前記結晶酸化物半導体膜が、ビックスバイト構造である結晶粒を含む、１～１０のいずれかに記載の積層構造。
１２．１～１１のいずれかに記載の積層構造を含む薄膜トランジスタであって、
　チャネル層と
　前記チャネル層にそれぞれ接続する、ソース電極及びドレイン電極と、
　ゲート絶縁膜を介して、前記チャネル層に積層しているゲート電極と、を有し、
　前記チャネル層は前記結晶酸化物半導体膜であり、
　前記ゲート絶縁膜は前記絶縁膜である、薄膜トランジスタ。
１３．トップゲート型トランジスタである、１２に記載の薄膜トランジスタ。
１４．１～１１のいずれかに記載の積層構造を用いた半導体素子。
１５．１４に記載の半導体素子を用いた、ダイオード、薄膜トランジスタ、ＭＯＳＦＥＴ、又はＭＥＳＦＥＴ。
１６．１５に記載のダイオード、薄膜トランジスタ、ＭＯＳＦＥＴ、又はＭＥＳＦＥＴを含む、電子回路。
１７．１６に記載の電子回路を含む、電気機器、電子機器、車両、又は動力機関。
　本発明によれば、ＴＦＴに適用したときに良好な移動度を示し、且つ高い信頼性が得られる積層構造が提供できる。また、当該積層構造を有する薄膜トランジスタが提供できる。
本実施形態の一例の積層構造の断面概略図である。 結晶酸化物半導体膜と絶縁膜との界面の近傍を拡大したＴＥＭ画像である。 本実施形態のＴＦＴの一例の概略断面図である。 本実施形態のＴＦＴの他の例の概略断面図である。 本実施形態のＴＦＴの他の例の概略断面図である。 実施例で作製したＴＦＴの概略断面図である。 実施例１及び比較例１で得られた積層構造のＥＤＸライン分析により得られたＥＤＸスペクトルである。
　本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付されており、順序を特定する旨の記載が無い構成要素については、当該序数詞の数字の順序に限定されない。
　本明細書等において、「膜」又は「薄膜」という用語と、「層」という用語とは、場合によっては、互いに入れ替えることが可能である。
　本明細書等の焼結体及び酸化物薄膜において、「化合物」という用語と、「結晶相」という用語は、場合によっては、互いに入れ替えることが可能である。
　本明細書において、「酸化物焼結体」を単に「焼結体」と称する場合がある。
　本明細書において、「スパッタリングターゲット」を単に「ターゲット」と称する場合がある。
　本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極、配線、スイッチング素子（トランジスタなど）、抵抗素子、インダクタ、キャパシタ、及びその他の各種機能を有する素子などが含まれる。
　本明細書等において、トランジスタが有するソースやドレインの機能は、異なる極性のトランジスタを採用する場合又は回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる。
　本明細書において、「ｘ～ｙ」は「ｘ以上、ｙ以下」の数値範囲を表すものとする。数値範囲に関して記載された上限値及び下限値は任意に組み合わせることができる。
　また、以下に記載される本発明の個々の形態を２つ以上組み合わせた形態もまた、本発明の形態である。
１．積層構造
　本態様に係る積層構造は、Ｉｎを主成分とする結晶酸化物半導体膜と、前記結晶酸化物半導体膜と界面を成して積層された絶縁膜と、を有する。
　図１は、本実施形態の一例の積層構造の断面概略図である。
　積層構造１０は、結晶酸化物半導体膜１１と、結晶酸化物半導体膜１１と界面を成して積層された絶縁膜１２と、を有する。
　図２は、結晶酸化物半導体膜１１と絶縁膜１２との界面の近傍を拡大したＴＥＭ画像である。
　図２中、Ｓは結晶酸化物半導体膜１１と絶縁膜１２との界面であり、ｄ１は結晶酸化物半導体膜１１の膜厚である。絶縁膜１２は、界面Ｓから、結晶酸化物半導体膜１１の膜厚ｄ１と略等しい距離ｄ２までの膜厚（図２中破線で示す位置）の膜中に、下記式（１）を満たす領域を有する。「略等しい距離」とは、等しい距離±５％の距離をいい、好ましくは±３％、より好ましくは±１％の距離をいう。
　　　１．２５≦（Ａ／Ｂの平均値）≦１．７５　　　　　（１）
　上記式（１）において、Ａは酸素原子の原子数であり、Ｂは、酸素原子と結合して存在するカチオン原子の原子数である。
　カチオン原子は積層構造中に１ａｔ％以上含まれるカチオン原子種である。
　酸素原子と結合して存在するカチオン原子としては、典型的にはＩｎ、Ｇａ、Ｓｉ、Ｂ、Ｍｇ、Ａｌ、Ｃａ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇｅ、Ｓｒ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｓｎ、Ｂａ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、Ｔａ、Ｗ等が挙げられる。
　各膜中において、酸素原子の原子数Ａ及び酸素原子と結合して存在するカチオン原子数Ｂは、エネルギー分散型Ｘ線分析（ＥＤＸ分析）により測定することができる。ＥＤＸ分析による原子数Ａ及び原子数Ｂの測定方法は、実施例で詳しく説明する。
　なお、式（１）において「Ａ／Ｂの平均値」と表現しているのは、酸素原子の原子数Ａ及びカチオン原子の原子数Ｂが、それぞれ、結晶酸化物半導体膜又は絶縁膜の各膜厚部位でばらつきがあってもよいことを意味する。
　絶縁膜１２が、界面Ｓからの距離ｄ２までの膜厚中に、上記式（１）を満たす領域を有することで、絶縁膜１２及びこれと接する結晶酸化物半導体膜１１の安定性が向上するため、これらを有する積層構造をＴＦＴに適用した際に、閾値電圧（Ｖｔｈ）の変動が少なく信頼性に優れる。
　このような効果が得られる理由は必ずしも明らかではないが、絶縁膜が式（１）を満たす領域を有することで、例えば露光環境等において、高電圧ストレス環境下でＴＦＴを駆動した際に、結晶酸化物半導体膜１１で生じたホールが絶縁膜に移行して絶縁膜の特性が劣化する現象が抑制されることによると推定される。
　絶縁膜におけるＡ／Ｂの平均値としては、１．２５以上、１．４以上、１．４５以上、１．４８以上、又は１．５以上であってもよく、１．７５以下、１．７以下、１．６４以下、又は１．６以下であってもよい。
　絶縁膜におけるＡ／Ｂの平均値としては、１．２５～１．７５であることが好ましく、１．４～１．７５であることがより好ましく、１．４５～１．６４であることがより好ましく、１．４８～１．６であることがより好ましく、１．５～１．６であることがさらに好ましい。
　一実施形態において、積層構造は、結晶酸化物半導体膜１１中に、式（１）を満たす領域を有する。
　これにより、絶縁膜１２及びこれと接する結晶酸化物半導体膜１１の安定性がより向上するため、これらを有する積層構造をＴＦＴに適用した際に、閾値電圧（Ｖｔｈ）の変動が少なく優れた信頼性が得られる。
　結晶酸化物半導体膜におけるＡ／Ｂの平均値としては、１．２５以上、１．４以上、１．４５以上、１．４８以上、又は１．５以上であってもよく、１．７８以下、１．７５以下、１．６以下、１．５６以下、又は１．５５以下であってもよい。
　結晶酸化物半導体膜におけるＡ／Ｂの平均値としては、１．２５～１．７５であることが好ましく、１．４～１．６であることがより好ましく、１．４５～１．５６であることがより好ましく、１．４５～１．５５であることがさらに好ましい。
　絶縁膜中に前記式（１）を満たす領域は、結晶酸化物半導体膜の成膜後のタイミング及び／又は絶縁膜の成膜時若しくは成膜後のタイミングで表面処理を行い、各膜中の酸素拡散を抑制することにより形成することができる。具体的な表面処理の方法は、積層構造の製造方法で詳述する。
（結晶酸化物半導体膜）
　本実施形態における結晶酸化物半導体膜１１（以下、単に結晶酸化物半導体膜と示す）は、Ｉｎ元素を主成分とする。Ｉｎ元素が主成分であるとは、結晶酸化物半導体膜の全金属元素に対するＩｎの原子比率（［Ｉｎ］／（［Ｉｎ］＋［Ｉｎ以外の全金属元素］）×１００）（原子％：ａｔ％）が５０ａｔ％以上であることを意味する。Ｉｎの原子比率は６２ａｔ％以上であることが好ましく、７０ａｔ％以上であることが好ましく、８０ａｔ％以上であることがより好ましく、８４ａｔ％以上であることがより好ましく、８５ａｔ％以上であることがさらに好ましい。結晶酸化物半導体膜を構成する金属元素の全原子数の内、５０ａｔ％以上がＩｎ元素であれば、本実施形態に係る積層構造をＴＦＴに採用した場合に、十分高い移動度を発揮できる。
　結晶酸化物半導体膜は、単結晶酸化物半導体で構成されていてもよいし、多結晶酸化物半導体で構成されていてもよいが、大面積の基板上に均一な単結晶を形成するのは多くの場合困難であることから、多結晶酸化物半導体で構成されていることが好ましい。
　一実施形態において、結晶酸化物半導体膜はＩｎの他に、Ｇａを含んでいてもよい。
　結晶酸化物半導体膜がＧａを含む場合、結晶酸化物半導体膜の全金属元素に対するＧａの原子比率（［Ｇａ］／（［Ｇａ］＋［Ｇａ以外の全金属元素］）×１００）（原子％：ａｔ％）は３０ａｔ％以下であることが好ましく、２０ａｔ％以下であることがより好ましく、１６ａｔ％以下であることがより好ましく、１５ａｔ％以下であることがさらに好ましい。
　結晶酸化物半導体膜を構成する金属元素の全原子数の内、Ｇａ元素が３０ａｔ％以下であれば、本実施形態に係る積層構造をＴＦＴに採用した場合に、十分高い移動度を発揮できる。
　結晶酸化物半導体膜はＩｎの他に、Ｈ、Ｂ、Ｃ、Ｎ、Ｏ、Ｆ、Ｍｇ、Ａｌ、Ｓｉ、Ｏ、Ｓ、Ｃｌ、Ａｒ、Ｃａ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｓｎ、Ｓｂ、Ｃｓ、Ｂａ、Ｌｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｐｂ及びＢｉからなる群から選択される１以上の元素を含んでいてもよい。
　一実施形態において、結晶酸化物半導体膜はＩｎの他に、Ｂ、Ａｌ、Ｓｉ、Ｓｃ、Ｚｎ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｓｍ、及びＹｂから選択される１種類以上の添加元素Ｚを含んでいてもよい。
　結晶酸化物半導体膜が添加元素Ｚを含む場合、結晶酸化物半導体膜の全金属元素に対する添加元素Ｚの合計量の原子比率（［添加元素Ｚの合計量］／（［添加元素Ｚの合計量］＋［添加元素Ｚ以外の全金属元素］）×１００）（原子％：ａｔ％）は１０ａｔ％以下であることが好ましく、７．５ａｔ％以下であることがより好ましく、５ａｔ％以下であることがさらに好ましい。
　結晶酸化物半導体膜を構成する金属元素の全原子数の内、添加元素Ｚの合計量が１０ａｔ％以下であれば、本実施形態に係る積層構造をＴＦＴに採用した場合に、十分高い移動度を発揮できる。
　本実施形態において、結晶酸化物半導体膜は、実質的にＩｎ、Ｍｇ、Ａｌ、Ｓｉ、Ｚｎ、Ｇａ、Ｍｏ、Ｓｎ、Ｌｎ元素（ランタノイド元素）及びＯから選択される元素のみからなっていてもよい。ここで、「実質的に」とは、上記Ｉｎ、Ｍｇ、Ａｌ、Ｓｉ、Ｚｎ、Ｇａ、Ｍｏ、Ｓｎ、Ｌｎ及びＯの組合せに起因する本発明の効果が生じる範囲において、本実施形態に係る積層構造が有する結晶酸化物半導体膜が、他の成分を含んでいてもよいことを意味する。
　本実施形態において、結晶酸化物半導体膜のより好ましい第一形態は、金属元素がＩｎとＧａからなり、原子比率が下記式（１１）を満たす。
　　［Ｇａ］／（［Ｉｎ］＋［Ｇａ］）］＜２２ａｔ％　　（１１）
　なお、金属元素としては不可避不純物、さらにはＯ以外にＦ又はＨを含んでもよい。上記組成範囲にすることで、Ｉｎ比率が大きくなり、３００℃の様な低温のアニールでもＩｎサイトへＧａが置換しビックスバイト構造へと結晶化することができる。さらに酸素との結合力の強いＧａを添加することによって、アニール後の酸素欠損を抑制し、半導体として安定な膜が形成できる。
　本実施形態において、結晶酸化物半導体膜のより好ましい第二形態は、金属元素としてＩｎと、Ｂ、Ａｌ、Ｓｃ、Ｍｇ、Ｚｎ、Ｔｉ、Ｙ、Ｚｒ、Ｍｏ、Ｓｎ、Ｈｆ、Ｗ、Ｎｂ、Ｔａ、Ｇｅ、Ｓｉ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ及びＬｕから選ばれる1以上の元素Ｘからなり、Ｉｎ以外の金属元素をＸとしたときに、原子比率として下記式（１２）を満たす。
　　［Ｘ］／（［Ｉｎ］＋［Ｘ］）］＜１５ａｔ％　　（１２）
　なお、金属元素としては不可避不純物、さらにはＯ以外にＦ又はＨを含んでもよい。上記組成範囲にすることで、Ｉｎ比率が大きくなり、３００℃の様な低温のアニールでもＩｎサイトへＸが置換したビックスバイト構造へと結晶化することができる。さらに酸素との結合力の強い元素Ｘを添加することによって、アニール後の酸素欠損を抑制し、半導体として安定な膜が形成できる。
　本実施形態において、結晶酸化物半導体膜のより好ましい第三形態は、金属元素としてＩｎと、Ｇａと、Ｂ、Ａｌ、Ｓｃ、Ｍｇ、Ｚｎ、Ｔｉ、Ｙ、Ｚｒ、Ｍｏ、Ｓｎ、Ｈｆ、Ｗ、Ｎｂ、Ｔａ、Ｇｅ、Ｓｉ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ及びＬｕから選ばれる1以上の元素Ｘからなり、Ｉｎ、Ｇａ以外の金属元素を添加元素Ｘとしたときに、原子比率が下記式（１３）及び（１４）を満たす。
　［Ｇａ］／（［Ｉｎ］＋［Ｇａ］＋［Ｘ］）］＜２２．５ａｔ％　　（１３）
　　［Ｘ］／（［Ｉｎ］＋［Ｇａ］＋［Ｘ］）］＜８．０ａｔ％　　　（１４）
　なお、金属元素としては不可避不純物、さらにはＯ以外にＦ又はＨを含んでもよい。
　上記組成範囲にすることで、Ｉｎ比率が大きくなり、３００℃の様な低温のアニールでもＩｎサイトへＧａが置換したビックスバイト構造へと結晶化することができる。また、酸素との結合力の強い添加元素Ｘを添加することによって、さらにアニール後の酸素欠損を抑制し、半導体として安定な膜が形成できる。
　本実施形態において、結晶酸化物半導体膜のより好ましい第四形態は、金属元素としてＩｎと、Ｓｎと、Ｂ、Ａｌ、Ｓｃ、Ｍｇ、Ｚｎ、Ｔｉ、Ｙ、Ｚｒ、Ｍｏ、Ｈｆ、Ｗ、Ｎｂ、Ｔａ、Ｇｅ、Ｓｉ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ及びＬｕから選ばれる一以上の元素Ｘからなり、Ｉｎ、及びＳｎ以外の金属元素を元素Ｘとしたときに、原子比率が下記式（１５）及び（１６）を満たす。
　［Ｓｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｘ］）］＜２０ａｔ％　　（１５）
　　［Ｘ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｘ］）］＜８．０ａｔ％　（１６）
　なお、金属元素としては不可避不純物、さらにはＯ以外にＦ又はＨを含んでもよい。
　このような組成範囲にすることで、Ｉｎ比率が大きくなり、３００℃の様な低温のアニールでもＩｎサイトへＳｎが置換したビックスバイト構造へと結晶化することができる。Ｓｎはイオン半径が大きく、Ｉｎとの軌道の重なりが大きいため、高移動度を保つことができる。また酸素との結合力の強い添加元素Ｘを添加することによって、さらにアニール後の酸素欠損を抑制し、半導体として安定な膜が形成できる。
　本実施形態において、結晶酸化物半導体膜のより好ましい第五形態は、金属元素としてＩｎと、Ｚｎと、Ｂ、Ａｌ、Ｓｃ、Ｍｇ、Ｔｉ、Ｙ、Ｚｒ、Ｍｏ、Ｈｆ、Ｗ、Ｎｂ、Ｔａ、Ｇｅ、Ｓｉ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ及びＬｕから選ばれる一以上の元素Ｘからなり、Ｉｎ及びＺｎ以外の金属元素を元素Ｘとしたときに、原子比率が下記式（１７）及び（１８）を満たす。
　［Ｚｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）］＜１２ａｔ％　　　（１７）
　　［Ｘ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）］＜８．０ａｔ％　　（１８）
　なお、金属元素としては不可避不純物、さらにはＯ以外にＦ又はＨを含んでもよい。
　上記組成範囲にすることで、Ｉｎ比率が大きくなり、３００℃の様な低温のアニールでもＩｎサイトへＺｎが置換したビックスバイト構造へと結晶化することができる。Ｚｎを添加することで成膜直後の膜をアモルファス状態にすることができ、ＴＦＴ作製時の酸による半導体パターニング時に、残渣なく加工することができる。さらに酸素との結合力の強い添加元素Ｘを添加することによって、アニール後の酸素欠損を抑制し、半導体として安定な膜が形成できる。
　結晶酸化物半導体膜中の各金属元素の含有量（原子比）は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）測定又はＸＲＦ（Ｘ－ｒａｙ　Ｆｌｕｏｒｅｓｃｅｎｃｅ）測定により、各元素の存在量を測定することで求めることができる。ＩＣＰ測定には、誘導結合プラズマ発光分析装置（ＩＣＰ－ＯＥＳ、Ａｇｉｌｅｎｔ社製）を用いることができる。ＸＲＦ測定には、薄膜蛍光Ｘ線分析装置（ＡＺＸ４００、リガク社製）を用いることができる。
　また、結晶酸化物半導体膜中の各金属元素の含有量（原子比）は、電子顕微鏡を用いたＴＥＭ－ＥＤＳ測定、誘導結合プラズマ発光分析装置を用いたＩＣＰ測定、及びセクタ型ダイナミック二次イオン質量分析計を用いたＳＩＭＳ分析によって分析することができる。
　一実施形態において、結晶酸化物半導体膜のキャリア濃度は１×１０１８ｃｍ－３以下であり、好ましくは１×１０１7ｃｍ－３以下であり、より好ましくは１×１０１6ｃｍ－３以下である。これにより、Ｖｄ＝０．１Ｖを印加しＴＦＴを駆動させたときのＩｄ－ＶｇカーブにおいてＶｔｈが０Ｖに近づきノーマリーオフ特性の良好な性能を示す。
　キャリア濃度は、以下の方法により測定する。
　結晶酸化物半導体膜を１ｃｍ角に切り出し、４隅にＩｎはんだを用いて電極をつけてホール効果測定用素子とし、キャリア濃度を測定する。キャリア濃度は、室温にてＲｅｓｉＴｅｓｔ８４００型（東陽テクニカ社製）を用いてＡＣホール効果測定することにより求める。
　測定条件は以下の通りとする。測定精度として、Ｆ値が０．９以上であり、ホール電圧位相の絶対値が１７０°～１８０°であるときの電子のキャリア濃度の値を採用する。
　　電流値：１×１０－１２～１×１０－３Ａ
　　磁場強度：０．３６Ｔ
　結晶酸化物半導体膜の膜厚は、３ｎｍ以上、５ｎｍ以上、又は８ｎｍ以上であってもよく、１００ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３１ｎｍ以下、３０ｎｍ以下、又は２０ｎｍ以下であってもよい。
　これにより、結晶酸化物半導体膜中に、式（１）を満たす領域を安定して形成することができる。
　また、結晶酸化物半導体膜の膜厚を上記下限値以上とすることで、アニール結晶化時（結晶酸化物半導体膜の成膜時）に下地の影響を受けることなく高品質な結晶を成長させることができる。
　本明細書において、膜厚は、断面ＴＥＭ観察画像（「断面ＴＥＭ像」と称する場合がある。）に基づき測定する。
　一実施形態において、結晶酸化物半導体膜は、電子線回折においてビックスバイト構造である結晶粒を含む。ビックスバイト構造である結晶粒は対称性の良い立方晶状であるため、結晶粒界を跨いでもＴＦＴ特性（移動度）の低下を抑制できる。
　結晶酸化物半導体膜中の結晶粒がビックスバイト構造であるか否かの評価は、断面ＴＥＭ像の観察によって得たサンプルの電子線回折パターンを観察することで行う。
　具体的には、電子顕微鏡（日本電子製「ＪＥＭ－２８００型」）を用いて、断面ＴＥＭ像にて観察した酸化物薄膜エリアに、制限視野絞りにより照射エリア約１００ｎｍφ、加速電圧２００ｋＶで電子線を照射し、カメラ長は２ｍに設定して回折パターンを測定する。
　さらに結晶構造同定のため、電子線回折シミュレーションソフトウェアＲｅｃｉＰｒｏ（フリーソフトウェア　ｖｅｒ４．６４１（２０１９／０３／０４））を用いてＩｎ２Ｏ３のビックスバイト構造の電子線回折パターンのシミュレーションを実施する。シミュレーションにおいては、ビックスバイト構造の結晶構造データはＩＣＳＤ（Ｉｎｏｒｇａｎｉｃ　Ｃｒｙｓｔａｌ　Ｓｔｒｕｃｔｕｒｅ　Ｄａｔａｂａｓｅ：化学情報協会）の１４３８８を用い、空間群：Ｉａ－３、格子定数：ａ＝１０．１７７００Å、原子座標Ｉｎサイト（０．２５０，０．２５０，０．２５０）、Ｉｎサイト（０．４６６，０．０００，０．２５０）、Ｏサイト（０．３９１，０．１５６，０．３８０）を用いる。
　さらにカメラ長を２ｍとして、１１種類の逆格子ベクトル（１　０　０　）、（１　１　１）、（１　１　０）、（２　１　１）、（３　１　１）、（２　２　１）、（３　３　１）、（２　１　０）、（３　１　０）、（３　２　１）、及び（２　３　０）を入射電子線方向としてシミュレーションを実施する。
　酸化物薄膜の電子線回折パターンと、得られたシミュレーションパターンについて回折スポットの結果を比較し、１１種類のシミュレーションパターンのいずれかと一致した場合、酸化物薄膜中にビックスバイト構造である結晶粒が含まれていると判断する。
　結晶酸化物半導体膜に関しては、ビックスバイト構造の結晶粒を有することが望ましいが、前述したように電子顕微鏡にて観察した酸化物薄膜エリアにおいて、電子線回折パターンが確認できた場合には、該酸化物薄膜を結晶酸化物半導体膜であるとみなすことができる。
（絶縁膜）
　絶縁膜を形成する材料には特に制限はなく、一般に用いられている材料を任意に選択でき、また、積層膜を用いることができる。例えば、ＳｉＯ２、ＳｉＮｘ、酸化窒化シリコン、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、ＭｇＯ、ＺｒＯ２、Ｇａ２Ｏ３、ＧｅＯ２、Ｎｄ２Ｏ３、Ｌａ２Ｏ３、ＣｅＯ２、Ｋ２Ｏ、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｒｂ２Ｏ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、ＨｆＯ２、ＣａＨｆＯ３、ＰｂＴｉＯ３、ＢａＴａ２Ｏ６、ＳｒＴｉＯ３、Ｓｍ２Ｏ３、ＡｌＮを用いることができる。なお各材料の酸化数は変動してもよい。
　一実施形態において絶縁膜は、ケイ素（Ｓｉ）を主成分とする酸化物膜、ケイ素（Ｓｉ）を主成分とする窒化物膜、又はケイ素（Ｓｉ）を主成分とする酸窒化物膜のいずれかである。
　これにより、後述する積層構造の製造方法において行う表面処理工程により、絶縁膜中及び結晶酸化物半導体膜中におけるカチオン原子及び酸素原子の比率を適切に制御し易く、式（１）を満たす領域を安定的得られる。
　入手のし易さ及び絶縁膜の安定性の観点から、絶縁膜は、より好ましくはケイ素（Ｓｉ）を主成分とする酸化物膜である。
　ケイ素（Ｓｉ）を主成分とする酸化物膜とは、酸化物膜に含まれる全カチオン原子に対するケイ素（Ｓｉ）の原子比率が９０ａｔ％以上であることを意味し、ケイ素（Ｓｉ）を主成分とする窒化物膜とは、窒化物膜に含まれる全カチオン原子に対するケイ素（Ｓｉ）の原子比率が９０ａｔ％以上であることを意味し、ケイ素（Ｓｉ）を主成分とする酸窒化物膜とは、酸窒化物膜に含まれる全カチオン原子に対するケイ素（Ｓｉ）の原子比率が９０ａｔ％以上であることを意味する。
　絶縁膜の膜厚は、５０ｎｍ以上以上、９８ｎｍ以上、１００ｎｍ以上、又は１５０ｎｍ以上であってもよく、５００ｎｍ以下、３００ｎｍ以下、又は２００ｎｍ以下であってもよい。
　これにより、絶縁膜、又は絶縁膜及び結晶酸化物半導体膜中に、式（１）を満たす領域を安定して形成することができる。
　また、結晶酸化物半導体膜の膜厚を上限値以下とすることで、本実施形態の積層構造をＴＦＴに適用したときに安定した素子形状が得られる。
　絶縁膜１２は、単層の膜であってもよく積層膜であってもよい。積層膜である場合、絶縁膜１２について述べた好適な膜厚は、積層膜全体としての膜厚である。尚、後述する積層構造の製造方法における表面処理工程で膜が得られる場合は、絶縁膜１２と一体となって積層膜として、ＴＦＴのゲート絶縁膜２４として機能する。
２．積層構造の製造方法
　本実施形態の積層構造は、例えば、基板、バッファ層、絶縁層等、ＴＦＴを構成する下部層等に、Ｉｎの酸化物を主成分とする酸化物薄膜を成膜して結晶化処理することにより結晶酸化物半導体膜を形成した後（結晶酸化物半導体膜形成工程）、該結晶酸化物半導体膜に接する絶縁膜を形成する（絶縁膜成膜工程）ことで製造できる。結晶酸化物半導体膜の成膜と、絶縁膜の成膜の間及び／又は絶縁膜の成膜時若しくは成膜後に表面処理を行うことで、絶縁膜中及び／又は結晶酸化物半導体膜中に式（１）を満たす領域を形成することができる。
　Ｉｎの酸化物を主成分とする酸化物薄膜の成膜方法は特に限定されないが、例えば、ＤＣスパッタリング、ＡＣスパッタリング、ＲＦスパッタリング、ＩＣＰスパッタリング、反応性スパッタリング、イオンプレーティング、ＡＬＤ、ＰＬＤ、ＭＯ－ＣＶＤ、ＩＣＰ－ＣＶＤ、ゾルゲル法、塗布法、ミストＣＶＤが挙げられる。
　なお、スパッタリングによって成膜を行う場合、プレーナー式のスパッタリングカソードの装置によって成膜を行っても、また、ロータリー式スパッタリングカソードの装置によって成膜を行ってもよい。
　酸化物薄膜の成膜方法の一例としては、Ｉｎの酸化物を主成分とする酸化物焼結体を含むスパッタリングターゲットを用いてＤＣスパッタリングによって成膜することにより製造できる。
　スパッタ法によって得られる酸化物薄膜の原子組成比は、スパッタリングターゲットにおける酸化物焼結体の原子組成比を反映する。そのため、所望の酸化物薄膜の原子組成比と同様の原子組成比を有する酸化物焼結体を含むスパッタリングターゲットを用いて成膜することが好ましい。
　また、酸化物薄膜を成膜後、熱処理を行ってもよい。熱処理の工程は特に限定されないが、熱風炉、ＩＲ炉、ランプアニール装置、レーザーアニール装置、熱プラズマ装置等を用いることができる。
　さらにアニールした後、Ｎ２Ｏによるプラズマ酸化処理、又はＯ２によるプラズマ酸化処理を行ってもよい。プラズマ酸化処理の装置は特に限定されないが、ＰＥ－ＣＶＤなどが挙げられる。
　スパッタ法に用いられるターゲットは、不純物金属が５００ｐｐｍ以下であることが好ましく、１００ｐｐｍ以下であることがより好ましい。ターゲット中の不純物金属の含有量は、結晶酸化物半導体膜と同様、ＩＣＰ、又はＳＩＭＳにより測定できる。ターゲット中に含まれる「不純物」は、原料や製造工程で混入する、意図的に添加しない元素であって、ターゲット及び半導体の性能に実質的な影響を与えない微量元素を意味し、「不純物金属」は、「不純物」としての元素のうち金属元素であるものを意味する。
　本実施形態において、スパッタリングターゲットは、実質的にＩｎと、Ｍｇ、Ａｌ、Ｓｉ、Ｚｎ、Ｇａ、Ｍｏ、Ｓｎ、Ｌｎ元素（ランタノイド元素）及びＯから選択される元素のみからなっていてもよい。ここで、「実質的に」とは、上記Ｉｎ以外に、Ｍｇ、Ａｌ、Ｓｉ、Ｚｎ、Ｇａ、Ｍｏ、Ｓｎ、Ｌｎ及びＯの組合せに起因する本発明の効果が生じる範囲において、スパッタリングターゲットが、他の成分を含んでいてもよいことを意味する。
　上述した本発明の積層構造が有する結晶酸化物半導体膜と同様に、本実施形態において、スパッタリングターゲットのより好ましい第一形態は、金属元素がＩｎとＧａからなる酸化物であって、原子比率が下記式（１１）を満たす。
　　［Ｇａ］／（［Ｉｎ］＋［Ｇａ］）］＜２２ａｔ％　　（１１）
　スパッタリングターゲットのより好ましい第二形態は、金属元素としてＩｎと、Ｂ、Ａｌ、Ｓｃ、Ｍｇ、Ｚｎ、Ｔｉ、Ｙ、Ｚｒ、Ｍｏ、Ｓｎ、Ｈｆ、Ｗ、Ｎｂ、Ｔａ、Ｇｅ、Ｓｉ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ及びＬｕから選ばれる1以上の元素Ｘからなる酸化物であって、Ｉｎ以外の金属元素をＸとしたときに、原子比率として下記式（１２）を満たす。
　　［Ｘ］／（［Ｉｎ］＋［Ｘ］）］＜１５ａｔ％　　（１２）
　スパッタリングターゲットのより好ましい第三形態は、金属元素としてＩｎと、Ｇａと、Ｂ、Ａｌ、Ｓｃ、Ｍｇ、Ｚｎ、Ｔｉ、Ｙ、Ｚｒ、Ｍｏ、Ｓｎ、Ｈｆ、Ｗ、Ｎｂ、Ｔａ、Ｇｅ、Ｓｉ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ及びＬｕから選ばれる1以上の元素Ｘからなる酸化物であって、Ｉｎ、Ｇａ以外の金属元素を添加元素Ｘとしたときに、原子比率が下記式（１３）及び（１４）を満たす。
　［Ｇａ］／（［Ｉｎ］＋［Ｇａ］＋［Ｘ］）］＜２２．５ａｔ％　　（１３）
　　［Ｘ］／（［Ｉｎ］＋［Ｇａ］＋［Ｘ］）］＜８．０ａｔ％　　　（１４）
　スパッタリングターゲットのより好ましい第四形態は、金属元素としてＩｎと、Ｓｎと、Ｂ、Ａｌ、Ｓｃ、Ｍｇ、Ｚｎ、Ｔｉ、Ｙ、Ｚｒ、Ｍｏ、Ｈｆ、Ｗ、Ｎｂ、Ｔａ、Ｇｅ、Ｓｉ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ及びＬｕから選ばれる一以上の元素Ｘからなる酸化物であって、Ｉｎ、及びＳｎ以外の金属元素を元素Ｘとしたときに、原子比率が下記式（１５）及び（１６）を満たす。
　［Ｓｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｘ］）］＜２０ａｔ％　　（１５）
　　［Ｘ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｘ］）］＜８．０ａｔ％　（１６）
　スパッタリングターゲットのより好ましい第五形態は、金属元素としてＩｎと、Ｚｎと、Ｂ、Ａｌ、Ｓｃ、Ｍｇ、Ｔｉ、Ｙ、Ｚｒ、Ｍｏ、Ｈｆ、Ｗ、Ｎｂ、Ｔａ、Ｇｅ、Ｓｉ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ及びＬｕから選ばれる一以上の元素Ｘからなる酸化物であって、Ｉｎ及びＺｎ以外の金属元素を元素Ｘとしたときに、原子比率が下記式（１７）及び（１８）を満たす。
　［Ｚｎ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）］＜１２ａｔ％　　　（１７）
　　［Ｘ］／（［Ｉｎ］＋［Ｚｎ］＋［Ｘ］）］＜８．０ａｔ％　　（１８）
　スパッタリングターゲットの好ましい形態としては、スパッタリングターゲットに含まれる全金属元素に対するＩｎの原子比率（［Ｉｎ］／（［Ｉｎ］＋［Ｉｎ以外の全金属元素］）×１００）が６２ａｔ％以上である。
　スパッタリングターゲットの好ましい形態としては、スパッタリングターゲットに含まれる全金属元素に対するＧａの原子比率（［Ｇａ］／（［Ｇａ］＋［Ｇａ以外の全金属元素］）×１００）（原子％：ａｔ％）が３０ａｔ％以下である。
　スパッタリングターゲットの好ましい形態としては、スパッタリングターゲットに含まれる全金属元素に対する、添加元素Ｚ（Ｂ、Ａｌ、Ｓｉ、Ｓｃ、Ｚｎ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｓｍ、及びＹｂから選択される１種類以上）の合計量（［添加元素の合計量］／（［添加元素の合計量］＋［添加元素以外の全金属元素］）×１００）（原子％：ａｔ％）が１０ａｔ％以下である。
　酸化インジウムを主成分とするスパッタリングターゲットを用い、スパッタリングにより成膜して得られる酸化物薄膜は、アモルファスの酸化物薄膜であってもよい。アモルファスの酸化物薄膜を、フォトリソグラフィーで島状にパターニングし、保護膜を形成する前に加熱して結晶化させることにより、表面結晶が単一な結晶方位を有する、結晶酸化物半導体膜を得ることができる。
　以下、図１に示す積層構造の製造方法を例に、各工程について説明する。
　本実施形態の積層構造は、例えば、基板、バッファ層、絶縁層等、ＴＦＴを構成する下部層等に、Ｉｎの酸化物を主成分とする酸化物薄膜を成膜した後、結晶化処理することにより、結晶酸化物半導体膜を形成する工程（結晶酸化物半導体膜の形成工程）、及び該結晶酸化物半導体膜に接する絶縁膜を成膜し、熱処理することにより絶縁膜を形成する工程（絶縁膜の形成工程）を行うことで、製造できる。
［結晶酸化物半導体膜の形成工程］
（酸化物薄膜の成膜）
　酸化物薄膜の成膜工程では、上述したスパッタリングターゲットを用い、不純物ガスを実質的に含まないアルゴン及び酸素からなる群から選択される１種以上のガスをスパッタガスとして用いて、スパッタリングにより酸化物薄膜を成膜する。本工程では、スパッタリングターゲットをＲＦマグネトロンスパッタリング装置又はＤＣマグネトロンスパッタリング装置に装着してスパッタリングすることが好ましい。
　スパッタガスが「不純物ガスを実質的に含まない」とは、ガスの挿入に伴う吸着水の持ち込み、及びチャンバーのリークや吸着ガス等の排除できないガス（不可避不純物ガス）を除き、スパッタガス以外の不純物ガスを積極的に投入しないことを意味する。不純物は、可能であれば、スパッタリング成膜時に導入するガス（スパッタガス）から排除することが好ましい。
　スパッタガス中の不純物ガスの割合は、０．１体積％以下であることが好ましく、０．０５体積％以下であることがより好ましい。不純物ガスの割合が０．１体積％以下であれば、酸化物薄膜の結晶化が問題なく進行する。
　スパッタガスの一例である高純度アルゴン及び高純度酸素の純度は、９９体積％以上が好ましく、９９．９体積％以上がより好ましく、９９．９９体積％以上であることがさらに好ましい。
　スパッタリング成膜時に導入するガス（スパッタガス）は特に限定されないが、例えば、アルゴン、窒素、酸素、水、水素、又はこれらのガスを２種以上含む混合ガスが挙げられる。
　一例として、アルゴン及び酸素を使用する場合の混合ガス中の酸素分圧は、０体積％超、５０体積％以下であることが好ましく、０体積％超、２０体積％以下であることがより好ましい。酸素分圧が０体積％超、５０体積％以下であれば、加熱時に容易に結晶化して半導体化する。酸素分圧を変えることによって、酸化物薄膜の酸化度合い、すなわち、結晶化度合いを調節できる。酸素分圧は、必要に応じて適宜選択すればよい。
　一例としてアルゴン及び水を使用する場合の混合ガス中の水分圧は、０．０３体積％超、１０体積％以下であることが好ましく、０．０３体積％超、５体積％以下であることがより好ましい。水分圧が０．０３体積％超、５体積％以下であれば、加熱時に容易に結晶化して半導体化する。また、水の代わりに水素と酸素の混合ガスを用いてもよい。
　スパッタリング成膜により得られた酸化物薄膜を後述する加熱処理工程により加熱することで、結晶成長（例えば、下部層に対して柱状の結晶）させることができる。上述のように成膜した結晶酸化物半導体膜を小型ＴＦＴに適用することにより、駆動時に電子キャリアの注入性が優れ、結果として高い移動度を示す。
（酸化物薄膜の熱処理）
　酸化物薄膜を成膜した後に、熱処理を行う。この熱処理をアニールと称する場合がある。酸化物薄膜のアニール処理は、後述する絶縁膜の形成前に行ってもよいし、絶縁膜の形成後に行ってもよいが、形成前に行うことが好ましい。
　絶縁膜の形成前にアニールを行うことによって、アニール時に酸素や水素が拡散し、柱状で高品質な結晶が得られ、絶縁膜の形成後に界面電子トラップ準位が少なく高い移動度の小型ＴＦＴが得られる。
　酸化物薄膜の熱処理の温度は、２５０℃以上、５００℃以下であることが好ましく、２８０℃以上、４７０℃以下であることがより好ましく、３００℃以上、４５０℃以下であることがさらに好ましい。
　酸化物薄膜の成膜後の熱処理温度が２５０℃以上であれば、酸化物薄膜が結晶化し易い。酸化物薄膜の成膜後の加熱処理温度が５００℃以下であれば、結晶が異常成長して結晶粒が大きくなることを防止でき、結晶粒径を小さく制御できる。
　酸化物薄膜の熱処理工程における加熱時間は、０．１時間以上、５時間以下であることが好ましく、０．３時間以上、３時間以下であることがより好ましく、０．５時間以上、２時間以下であることがさらに好ましい。
　熱処理工程における加熱時間が０．１時間未満であっても、酸化物薄膜の結晶化がある程度は進行するが、０．１時間以上であれば、酸化物薄膜内での原子拡散が進み易く、結晶化後安定化し易いため、安定した結晶酸化物半導体膜を得られ易い。熱処理工程における加熱時間が５時間以下であれば、経済性に優れる。
　「加熱時間」とは、熱処理の際に所定の最高温度を維持している時間（保持時間）をいう。
　酸化物薄膜の熱処理工程における昇温速度は、２℃／分以上、４０℃／分以下であることが好ましく、３℃／分以上、２０℃／分以下であることがより好ましい。
　酸化物薄膜の熱処理工程における昇温速度が２℃／分以上であれば、１℃／分未満の場合に比べて酸化物薄膜の製造効率が向上する。
　酸化物薄膜の熱処理工程における昇温速度が４０℃／分以下であれば、結晶化時に金属元素が均一に拡散し、粒界に金属が偏析していない結晶を形成できる。
　また、熱処理工程での昇温速度は、炉の設定温度と設定時間より算出される値とは異なり、酸化物薄膜の実際温度を時間で割った値である。酸化物薄膜の実際の温度は、例えば、炉の中の酸化物薄膜から１ｃｍ以内のエリアを熱電対で測定することにより求めることができる。
　酸化物薄膜の熱処理工程は、２５℃における湿度１０％以上の大気雰囲気下であることが好ましい。熱処理工程における湿度が１０％以上の大気中であることで、アニール時に水素や酸素が膜中に拡散し、結晶化を促進することができる。
　酸化物薄膜の熱処理工程は、酸化物薄膜のパターニング後に行うことが好ましい。パターニング後に行うことで、成膜時に膜中に存在する過剰な酸素、及びパターニング時に付着する有機物を脱離させながら結晶化を促進することができる。結果として、結晶粒内に有機物や過剰酸素がなく結晶欠陥の少ない膜が形成でき、電子トラップが少なく良好な伝導特性をもつ酸化物薄膜が形成できる。
　酸化物薄膜の熱処理工程後の膜の結晶欠陥については、例えばカソードルミネッセンス（ＣＬ）などの欠陥解析によって評価をすることができる。酸素に由来する欠陥が多い合、６８０ｎｍの光の発光が強く検出される。電子トラップが少なく良好な伝導特性をもつ酸化物薄膜を得るため、ＣＬによる発光が極力検出されない膜質が得られるように、成膜方法やアニール条件を調整する必要がある。
　なお、酸化物薄膜の熱処理工程は複数回実施してもよい。例えば、酸化物薄膜のパターニング後に上述した熱処理工程（第１熱処理工程）を実施し、さらに、ＴＦＴ素子を作製した後、最終工程として熱処理工程（第２熱処理工程）を実施してもよい。第２熱処理工程は、第１熱処理工程よりも高いアニール温度で行うことが好ましい。
（表面処理工程）
　絶縁膜中に前記式（１）を満たす領域を形成する方法としては、例えば、絶縁膜の形成を行う前に結晶酸化物半導体膜の表面に対して表面処理を行い、場合により、表面処理により成膜された絶縁膜を熱処理（アニール）する方法が挙げられる。前述した表面処理及び絶縁膜の熱処理（アニール）を総括して、表面処理とも称する場合がある。
　前述した表面処理を行うことで、結晶酸化物半導体膜及び絶縁膜の各膜中における酸素拡散を抑制でき、絶縁膜中に上記式（１）を満たす領域を有する積層構造が得られる。
　具体的には、結晶酸化物半導体膜の表面に対して表面処理を行うことで、結晶酸化物半導体膜の膜内の酸素拡散や、結晶酸化物半導体膜から該結晶酸化物半導体膜と界面を成して積層された絶縁膜側への酸素拡散を抑制でき、絶縁膜中に上記式（１）を満たす領域を有する積層構造を形成できる。
　また、表面処理によって膜が形成される場合には当該膜を熱処理（アニール）することで、結晶酸化物半導体膜の膜内の酸素拡散や、結晶酸化物半導体膜から絶縁膜側への酸素拡散をより抑制し易くし、絶縁膜中に上記式（１）を満たす領域を有する積層構造が安定して製造できる。
　また、表面処理によって膜が形成される場合に当該膜を熱処理（アニール）することで、絶縁膜内における酸素拡散や絶縁膜外（例えば、結晶酸化物半導体膜側への拡散又は結晶酸化物半導体膜と反対側の膜又は層側）への酸素拡散を抑制でき、絶縁膜中に上記式（１）を満たす領域を有する積層構造を形成できる。
　表面処理により成膜された絶縁膜の熱処理（アニール処理）の好適な条件は、絶縁膜の形成工程で説明する、絶縁膜の熱処理の好適条件と同様である。
　また、前述した表面処理を行うことで、絶縁膜中だけでなく、結晶酸化物半導体膜中における酸素拡散も抑制でき、結晶酸化物半導体膜中に上記式（１）を満たす領域を有する積層構造が得られる。
　絶縁膜中に前記式（１）を満たす領域を形成する方法としては、典型的には、表面処理として、結晶酸化物半導体膜の表面に対してスパッタ成膜又はＣＶＤ（化学蒸着）成膜により膜を形成し、形成された膜を熱処理（アニール）する方法が挙げられる。
　また、絶縁膜中に前記式（１）を満たす領域を形成する他の方法としては、例えば、結晶酸化物半導体膜の表面に対して、Ｎ２Ｏによるプラズマ酸化処理を行う方法が挙げられる。
　表面処理により結晶酸化物半導体膜の表面に形成する膜としては、結晶酸化物半導体膜の特性を損なわないものであれば特に限定されず、例えば絶縁膜の形成材料として説明したものと同様の材料を用いることができる。
　製造効率及び積層体の安定性の観点から、絶縁膜１２と同じ材質の膜を形成することが好ましい。
　絶縁膜の形成材料を用いて表面処理を行う場合、表面処理により形成する膜と、その後の絶縁膜の形成工程で形成する膜との積層膜が、ＴＦＴの絶縁膜を構成し得る。
　表面処理の方法は、特に限定されないが、スパッタ法、ＰＥ－ＣＶＤ、ＡＬＤ、ＰＬＤ、ＭＯ－ＣＶＤ、ＲＦスパッタリング、ＩＣＰスパッタリング、反応性スパッタリング、ＩＣＰ－ＣＶＤ、イオンプレーティング、ゾルゲル法、塗布法、ミストＣＶＤ等による成膜処理が挙げられる。
　表面処理をスパッタ成膜により行う場合、スパッタ成膜は、絶縁膜形成工程で説明する、スパッタ成膜による絶縁膜の成膜と同様の方法及び条件により行うことができる。
　表面処理をＣＶＤ（化学蒸着）成膜により行う場合、ＣＶＤ処理時の温度は、２４０℃以上、５００℃以下であることが好ましく、２８０℃以上、４７０℃以下であることがより好ましく、３００℃以上、４５０℃以下であることがさらに好ましい。
　ＣＶＤ処理時の温度が上記範囲であれば、絶縁膜中に上記式（１）を満たす領域を安定して形成することができる。
　なお、ＣＶＤ処理時の温度は、ＣＶＤ装置内の基板の温度を意味する。
　また、ＣＶＤ処理時に２４０℃以上、４５０℃以下の温度下での成膜する場合、その後の熱処理（アニール）工程を省略してもよい。
　表面処理により成膜された膜の膜厚は、１ｎｍ以上５０ｎｍ未満であってもよく、３ｎｍ～４０ｎｍであってもよく、４ｎｍ～３５ｎｍであってもよく、７ｎｍ～２５ｎｍであってもよい。
　表面処理により成膜された膜の膜厚が上記範囲であれば、絶縁膜中に上記式（１）を満たす領域を安定して形成することができる。
　絶縁膜中又は、絶縁膜中及び結晶酸化物半導体膜中に前記式（１）を満たす領域を形成する方法としては、前述した表面処理による方法（結晶酸化物半導体膜に対する表面処理及び絶縁膜の熱処理）には限定されず、例えば結晶酸化物半導体膜の表面に対して、Ｎ２Ｏによるプラズマ酸化処理を行う方法（以下、「Ｎ２Ｏプラズマ処理」ということがある）を用いることができる。
　Ｎ２Ｏプラズマ処理は、具体的には、結晶酸化物半導体膜の表面に対して、Ｎ２Ｏによるプラズマ酸化処理を行った後、結晶酸化物半導体膜のプラズマ処理面に直接、絶縁膜を形成する。これにより、結晶酸化物半導体膜の膜中及び該結晶酸化物半導体と界面を成して積層された絶縁膜の膜中における、化合物の酸化状態又は各膜中の酸素結合状態を変化させることができる。これにより、例えば結晶酸化物半導体膜から絶縁膜側への酸素拡散や、絶縁膜から結晶性酸化物半導体側又はそれ以外の膜又は層側への酸素拡散を抑制でき、絶縁膜中に上記式（１）を満たす領域を有する積層構造を形成できる。
　Ｎ２Ｏプラズマ処理の装置は特に限定されないが、例えば、ＰＥ－ＣＶＤなどを用いることができる。
　Ｎ２Ｏプラズマ処理は、例えば、Ｎ２Ｏガスを１００～１００００Ｐａの範囲で導入し、５～５００Ｗの出力範囲で１０～１０００秒の範囲でプラズマ処理することが好ましい。
　Ｎ２Ｏプラズマ処理により絶縁膜中に前記式（１）を満たす領域を形成する場合には、プラズマ酸化処理後、絶縁膜形成前の結晶酸化物半導体膜の熱処理（アニール）を行わないことが好ましい。
　Ｎ２Ｏによるプラズマ酸化処理後の結晶酸化物半導体膜を熱処理（アニール）しない状態で、該結晶酸化物半導体膜のプラズマ処理面上に直接、絶縁膜を形成することで、絶縁膜中に上記式（１）を満たす領域を有する積層構造が安定して形成できる。
　なお、Ｎ２Ｏプラズマ処理により絶縁膜中に前記式（１）を満たす領域を形成する場合には、前述した、結晶酸化物半導体膜に対して膜が形成されなくてもよい。
　また、Ｎ２Ｏプラズマ処理により絶縁膜中に前記式（１）を満たす領域を形成する場合には、絶縁膜の熱処理（アニール）は、絶縁膜中に前記式（１）を満たす領域を形成する観点からは、必ずしも行わなくてよい。
［絶縁膜形成工程］
　絶縁膜は、上記表面処理工程で形成された膜であってもよいし、上記表面処理工程で形成された膜の上に別途形成されたものでもよい。上記表面処理工程で形成された膜とその上に別途形成された絶縁膜は、ＴＦＴ中のゲート絶縁膜２４として機能する。
（絶縁膜の成膜）
　絶縁膜成膜方法は、特に限定されない。作製法としては、ＰＥ－ＣＶＤ、ＡＬＤ、ＰＬＤ、ＭＯ－ＣＶＤ、ＲＦスパッタリング、ＩＣＰスパッタリング、反応性スパッタリング、ＩＣＰ－ＣＶＤ、イオンプレーティング、ゾルゲル法、塗布法、ミストＣＶＤ等が挙げられる。なお、ＰＥ－ＣＶＤのガス種としては、シラン（ＳｉＨ４）以外にテトラエトキシシラン（ＴＥＯＳ）を用いることもできる。
　絶縁膜の成膜をスパッタリングにより行う場合、スパッタリングターゲットとしては、例えばケイ素（Ｓｉ）含有化合物（例えばＳｉＯ２、ＳｉＮｘ、酸化窒化シリコン等）を主成分として含むターゲットを用いることができる。スパッタガスとしては、上述した酸化物薄膜の成膜と同様、不純物ガスを実質的に含まないアルゴン及び酸素からなる群から選択される１種以上のガスをスパッタガスとして用いることが好ましい。
　スパッタガスにおける不純物ガスの割合、及びスパッタガスにおける高純度アルゴン及び高純度酸素の純度の好適な範囲は、上述した酸化物薄膜の成膜における好適範囲と同様である。
　スパッタリング成膜時に導入するガス（スパッタガス）は特に限定されないが、例えば、アルゴン、窒素、酸素、水、水素、又はこれらのガスを２種以上含む混合ガスが挙げられる。
　一例として、アルゴン及び酸素を使用する場合の混合ガス中の酸素分圧は、０体積％超、５０体積％以下であることが好ましく、０体積％超、４０体積％以下であることがより好ましい。酸素分圧を変えることによって、絶縁膜に含まれる、全原子に対するケイ素（Ｓｉ）の原子比率を調節できる。酸素分圧は、必要に応じて適宜選択すればよい。
（絶縁膜の熱処理）
　絶縁膜の成膜後に、熱処理（アニール処理）を行う。絶縁膜の成膜後に熱処理（アニール処理）を行うことにより、絶縁膜中に上記式（１）を満たす領域を安定して形成することができる。
　また、絶縁膜の成膜後に熱処理（アニール処理）をすることによって、絶縁膜中に含まれる水素が結晶酸化物半導体膜まで拡散し、結晶酸化物半導体膜表面に存在する結晶欠陥を水酸基で終端し、結果として電子トラップが少なく良好な伝導特性をもつ結晶酸化物半導体膜が形成できる。
　絶縁膜成膜後の熱処理の温度は、２５０℃以上、５００℃以下であることが好ましく、２８０℃以上、４７０℃以下であることがより好ましく、３００℃以上、４５０℃以下であることがさらに好ましい。
　絶縁膜成膜後の熱処理温度が上記範囲であれば、絶縁膜中に上記式（１）を満たす領域を安定して形成することができる。
　絶縁膜成膜後の熱処理工程における加熱時間は、０．１時間以上、５時間以下であることが好ましく、０．３時間以上、３時間以下であることがより好ましく、０．５時間以上、２時間以下であることがさらに好ましい。
　絶縁膜成膜後の熱処理工程における加熱時間が０．１時間以上であれば、絶縁膜中に上記式（１）を満たす領域を安定して形成することができる。
　絶縁膜成膜後の熱処理工程における加熱時間が５時間以下であれば、経済性に優れる。
　絶縁膜成膜後の熱処理工程における昇温速度は、２℃／分以上、４０℃／分以下であることが好ましく、３℃／分以上、２０℃／分以下であることがより好ましい。
　絶縁膜成膜後の熱処理工程における昇温速度が上記範囲であれば、絶縁膜中に上記式（１）を満たす領域を安定して形成することができる。
　絶縁膜成膜後の熱処理工程での昇温速度の求め方は、前述した酸化物膜の熱処理工程での昇温速度の求め方と同様である。
　絶縁膜成膜後の熱処理工程は、２５℃における湿度１０％以上の大気雰囲気下であることが好ましい。熱処理工程における湿度が１０％以上の大気中であることで、絶縁膜中に上記式（１）を満たす領域を安定して形成することができる。
　前述した絶縁膜の成膜工程及び絶縁膜の熱処理工程は、１回のみ行ってもよいし、成膜及び熱処理の工程を複数回行ってもよい。その場合、各々の成膜時に成膜する膜厚は、同じ膜厚であってもよいし、異なる膜厚であってもよい。
３．薄膜トランジスタ（ＴＦＴ）
　本実施形態に係るＴＦＴは、上述した本発明の積層構造を含む。
　一実施形態において、ＴＦＴは、バッファ層と、バッファ層上に接して積層されたチャネル層と、チャネル層にそれぞれ接続するソース電極及びドレイン電極と、ゲート絶縁膜を介してチャネル層に積層しているゲート電極と、を有し、チャネル層は、本発明の積層構造に含まれる結晶酸化物半導体膜であり、ゲート絶縁膜は、本発明の積層構造に含まれる絶縁膜である。
　後述する図３及び図４では、チャネル層の両端側、すなわち、ソース電極及びドレイン電極が接続される領域付近が、結晶酸化物半導体膜の低抵抗領域Ａであり、ゲート絶縁膜の下面に接触する領域が高抵抗領域Ｂである構成を示している。
すなわち、高抵抗領域Ｂにゲート絶縁膜が形成され、低抵抗領域Ａにソース電極及びドレイン電極が形成された構成を示している。
　本実施形態に係るＴＦＴの構成としては、例えば、従来公知の構成を採用できる。
　本実施形態に係るＴＦＴは、上述した積層構造の製造方法を採用することにより製造できる。すなわち、スパッタリングターゲットを用い、不純物ガスを実質的に含まないアルゴン、窒素、水素、水及び酸素からなる群から選択される１種以上のガスをスパッタガスとして用いて、スパッタリングにより酸化物薄膜を成膜する工程（酸化物薄膜の成膜工程と称する場合がある。）及び酸化物薄膜に熱処理を施す工程（酸化物薄膜の熱処理工程と称する場合がある。）を含む結晶酸化物半導体膜の形成工程と、例えばケイ素を主成分とするスパッタリングターゲットを用いて、結晶酸化物半導体膜上にスパッタリングにより絶縁膜を成膜する工程（絶縁膜の成膜工程と称する場合がある。）及び絶縁膜に熱処理を施す工程（絶縁膜の熱処理工程と称する場合がある。）を含む絶縁膜形成工程とを有する製造方法である。各々の成膜工程及び加熱処理工程の各条件等は、上述した通りである。ソース電極、ドレイン電極、ゲート電極及びゲート絶縁膜は、公知の材料及び形成方法により形成できる。
　一実施形態に係る積層構造は、結晶酸化物半導体膜が高い移動度を有し、また安定性に優れる。このような結晶酸化物半導体膜を有する積層構造を、ＴＦＴのチャネル層に用いることで、高移動度、且つ閾値電圧（Ｖｔｈ）の変動が抑制された高い信頼性が得られる。
　本明細書において、Ｖｄ＝２０Ｖ印加時の移動度は、飽和移動度として定義する。具体的には、Ｖｄ＝２０ＶのＶｄを印加した際の伝達特性Ｉｄ－Ｖｇグラフを作成し、各Ｖｇのトランスコンダクタンス（Ｇｍ）を算出し、飽和領域の式を用いて移動度を求めることにより、算出できる。
　以下の説明において、電流Ｉｄは、ソース電極及びドレイン電極間の電流、電圧Ｖｄは、ソース電極とドレイン電極との間に印加した電圧（ドレイン電圧）、電圧Ｖｇは、ソース電極とゲート電極との間に印加した電圧（ゲート電圧）である。
　本実施形態に係る薄膜トランジスタの形状は特に限定されないが、トップゲート型トランジスタ、バックチャンネルエッチ型トランジスタ、又はエッチストッパー型トランジスタ等が好ましい。また、これらのトランジスタは自己整合型であってもよい。
　一実施形態では、トップゲート型トランジスタであることが好ましい。
　以下、実施の形態について図面等を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されない。
　図面において、大きさ、層の厚さ及び領域等は、明瞭化のために誇張されている場合がある。よって、本発明は、図示された大きさ、層の厚さ及び領域等に限定されない。なお、図面は、理想的な例を模式的に示したものであり、本発明は、図面に示す形状及び値等に限定されない。
　図３は本実施形態のＴＦＴの一例の概略断面図である。
　ＴＦＴ５０は、トップゲート型のＴＦＴであり、基板２１、バッファ層２２、チャネル層（結晶酸化物半導体膜）１１、ＩＴＯ層２３、ゲート絶縁膜（絶縁膜）２４、ゲート電極２５、層間絶縁膜２６、ソース電極２７、ドレイン電極２８及び保護膜２９を有する。
　ＴＦＴ５０は、基板２１、バッファ層２２、チャネル層（結晶酸化物半導体膜）１１をこの順に積層した構造を有する。チャネル層１１の中央部には高抵抗領域１１Ｂがあり、高抵抗領域１１Ｂ上にはゲート絶縁膜２４（絶縁膜）及びゲート電極２５がこの順に積層されている。ゲート絶縁膜２４はゲート電極２５と結晶酸化物半導体膜１１の導通を遮断する絶縁膜である。
　高抵抗領域１１Ｂの両側にはチャネル層１１の低抵抗領域１１Ａ－１及び１１Ａ－２がある。低抵抗領域１１Ａ－１、１１Ａ－２及びゲート電極２５上には、ＩＴＯ層２３及び層間絶縁膜２６が覆ってある。ＩＴＯ層２３はチャネル層１１の低抵抗化領域を形成する際に使用される。
　具体的には、低抵抗領域１１Ａ－１、１１Ａ－２は、ＩＴＯ層２３の存在下で熱処理（アニール）することにより、チャネル層１１の対象部が低抵抗化されることで形成される。ＩＴＯ層２３を施さない領域は、高抵抗領域Ｂとなる。
　ＩＴＯ層２３及び層間絶縁膜２６に設けられたコンタクトホールを介して、ソース電極２７及びドレイン電極２８が、それぞれ低抵抗領域１１Ａ－１及び１１Ａ－２に接続している。ソース電極２７及びドレイン電極２８は、ソース電流及びドレイン電流をチャネル層１１に流すための導電端子である。
　層間絶縁膜２６、ソース電極２７及びドレイン電極２８等、ＴＦＴ構成層を覆うように保護膜２９が設けられている。
　本実施形態のＴＦＴは、公知の構成にて改良できる。
　例えば、図３には図示しないが、ＴＦＴ５０には、基板２１とバッファ層２２の間に、図４に示すようにライトシールド層３１を形成してもよく、又は複数の層が積層されたバッファ層２２の中間層にライトシールド層３１を形成してもよい。
　図４は本実施形態のＴＦＴの他の例の概略断面図である。
　ＴＦＴ５１は、基板２１とバッファ層２２の間に、ライトシールド層３１を設けた他はＴＦＴ５０と同様の構成を有する。ライトシールド層３１は光によるＴＦＴの誤動作を抑制するために形成される。ライトシールド層はソース電極２７に接続していてもよく、また、ゲート電極２５に接続していてもよい。
　また、図３では、チャネル層１１の両端側、すなわち、ソース電極２７及びドレイン電極２８が接続される領域付近を、結晶酸化物半導体膜の低抵抗領域１１Ａとし、ゲート絶縁膜２４の下面に接触する領域が高抵抗領域１１Ｂとした構成例を、本発明のＴＦＴの一例として示しているが、本発明のＴＦＴはこの構成には限られない。すなわち、本発明のＴＦＴは、チャネル層１１として、抵抗値が面方向に一様な結晶酸化物半導体膜を用いてもよい。その場合、図５に示すように、ＩＴＯ層２３は形成しなくてよい。
　図５は本実施形態のＴＦＴの他の例の概略断面図である。
　ＴＦＴ５２は、チャネル層（結晶酸化物半導体膜）１１が、抵抗値の境界を有しない層である（チャネル層（結晶酸化物半導体膜）１１に低抵抗領域１１Ａ、高抵抗領域１１Ｂの区分けを設けていない）点、及び、ＩＴＯ層２３を設けていない他は、ＴＦＴ５０と同様の構成を有する。
　本実施形態において、ＴＦＴが小型ＴＦＴである場合、ソース電極及びドレイン電極に対するチャネル層としての結晶酸化物半導体膜は、チャネル長さ（Ｌ長；図３において、チャネル層１１とゲート絶縁層２４との接触領域における、ソース電極２７－ドレイン電極２８方向の長さ）が１μｍ以上、５０μｍ以下であり、チャネル幅（Ｗ長；図３において、チャネル層１１とゲート絶縁層２４との接触領域における、ソース電極２７－ドレイン電極２８方向に直交する方向の長さ）が１μｍ以上、８０μｍ以下である。
　本実施形態のＴＦＴは、公知の構成にて改良できる。
　基板を形成する材料に特に制限はなく、一般に用いられる材料を任意に選択できる。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板を用いることができる。また、シリコンや炭化シリコン等の単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合部半導体基板、ＳＩＯ（Ｓｉｌｉｃｏｎ　Ｉｎ　Ｉｎｓｕｌａｔｏｒ）基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板として用いてもよい。
　また、基板として、可撓性基板を用いてもよい。なお、可撓性基板上にＴＦＴを設ける方法としては、可撓性基板上にＴＦＴを直接作製する方法以外に、非可撓性基板上にＴＦＴを作製した後、ＴＦＴを剥離し可撓性基板上に設置する方法もある。その場合には、非可撓性基板とＴＦＴの間に剥離層を設けるとよい。
　バッファ層２２は単層からなっていてもよく、２層以上が積層されていてもよい。また、バッファ層２２と基板２１との間に、金属層を有していてもよい。
　ただし、チャネル層１１とバッファ層２２とは、図３に示すように直接接していることが好ましい。
　バッファ層を形成する材料には特に制限はなく、一般に用いられている材料を任意に選択でき、また、バッファ層として積層膜を用いることもできる。例えばＳｉＯ２、ＳｉＮｘ、酸化窒化シリコン、 Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、ＭｇＯ、ＺｒＯ２、Ｇａ２Ｏ３、ＧｅＯ２、Ｎｄ２Ｏ３、Ｌａ２Ｏ３、ＣｅＯ２、Ｋ２Ｏ、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｒｂ２Ｏ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、ＨｆＯ２、ＣａＨｆＯ３、ＰｂＴｉＯ３、ＢａＴａ２Ｏ６、ＳｒＴｉＯ３、Ｓｍ２Ｏ３、ＡｌＮ、を用いることができる。なお各材料の酸化数は変動してもよい。
　ライトシールド層３１はソース電極２７に接続していてもよく、また、ゲート電極２５に接続していてもよい。
　ライトシールド層を形成する材料に特に制限はなく、一般に用いられている材料を任意に選択することができる。具体的には、Ａｌ、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｃｏ、Ｍｏ、Ａｕ、Ｔｉ、Ｚｒ、Ｒｕ、Ｙ、Ｎｂ、Ｔａ、Ｗ等の金属電極、これら金属を２種以上含む合金からなる金属電極等が挙げられる。また、２層以上の積層電極を用いることもできる。
　図４において、ライトシールド層３１と基板２１の間に第２のバッファ層を設置してもよい。第２のバッファ層を形成する材料にも特に制限はなく、一般に用いられている材料を任意に選択でき、また、第２のバッファ層として積層膜を用いることができる。第２のバッファ層の材料としては、例えば、ＳｉＯ２、ＳｉＮｘ、酸化窒化シリコン、 Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、ＭｇＯ、ＺｒＯ２、Ｇａ２Ｏ３、ＧｅＯ２、Ｎｄ２Ｏ３、Ｌａ２Ｏ３、ＣｅＯ２、Ｋ２Ｏ、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｒｂ２Ｏ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、ＨｆＯ２、ＣａＨｆＯ３、ＰｂＴｉＯ３、ＢａＴａ２Ｏ６、ＳｒＴｉＯ３、Ｓｍ２Ｏ３、ＡｌＮを用いることができる。なお各材料の酸化数は変動してもよい。
　ゲート絶縁膜を形成する材料としては、絶縁膜の材料として説明した材料を用いることができる。
　ドレイン電極、ソース電極及びゲート電極を形成する材料に特に制限はなく、一般に用いられている材料を任意に選択することができる。具体的には、ＩＴＯ、ＩＺＯ、ＺｎＯ、ＳｎＯ２等の透明電極、Ａｌ、Ａｇ、Ｃｕ、Ｃｒ、Ｎｉ、Ｃｏ、Ｍｏ、Ａｕ、Ｔｉ、Ｚｒ、Ｒｕ、Ｙ、Ｎｂ、Ｔａ、Ｗ等の金属電極、又はこれら金属を２種以上含む合金からなる金属電極等が挙げられる。また、２層以上の積層電極を用いることもできる。
　各層間絶縁膜を形成する材料にも特に制限はなく、一般に用いられている材料を任意に選択でき、また、層間絶縁膜として積層膜を用いることができる。
例えば、ＳｉＯ２、ＳｉＮｘ、酸化窒化シリコン、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、ＭｇＯ、ＺｒＯ２、Ｇａ２Ｏ３、ＧｅＯ２、Ｎｄ２Ｏ３、Ｌａ２Ｏ３、ＣｅＯ２、Ｋ２Ｏ、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｒｂ２Ｏ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、ＨｆＯ２、ＣａＨｆＯ３、ＰｂＴｉＯ３、ＢａＴａ２Ｏ６、ＳｒＴｉＯ３、Ｓｍ２Ｏ３、ＡｌＮ、を用いることができる。なお各材料の酸化数は変動してもよい。
　ＴＦＴの構造に依らず、ドレイン電極、ソース電極及び導電化領域の上に保護膜を設けることが好ましい。保護膜を設けることにより、ＴＦＴの長時間駆動した場合でも耐久性が向上しやすくなる。
　バッファ層、ゲート絶縁膜、層間絶縁膜、保護膜の絶縁膜の作製方法は特に限定されない。作製法としては、ＰＥ－ＣＶＤ、ＡＬＤ、ＰＬＤ、ＭＯ－ＣＶＤ、ＲＦスパッタリング、ＩＣＰスパッタリング、反応性スパッタリング、ＩＣＰ－ＣＶＤ、イオンプレーティング、ゾルゲル法、塗布法、ミストＣＶＤ等が挙げられる。なお、ＰＥ－ＣＶＤのガス種としては、シラン（ＳｉＨ４）以外にテトラエトキシシラン（ＴＥＯＳ）を用いることもできる。
　例えばＰＥ－ＣＶＤにより形成する場合、高温度によるプロセスになる場合がある。また、保護膜又は絶縁膜は、成膜直後は不純物ガスを含有していることが多く、熱処理（アニール処理）を行うことが好ましい。熱処理で不純物ガスを取り除くことにより、安定した保護膜又は絶縁膜となり、耐久性の高いＴＦＴを形成しやすくなる。
　ＴＦＴの飽和移動度は１０．０ｃｍ２／Ｖ・ｓ以上が好ましく、２０．０ｃｍ２／Ｖ・ｓ以上がより好ましい。
　ＴＦＴの飽和移動度を１０．０ｃｍ２／Ｖ・ｓ以上とすることにより、ディスプレイの高精細化、高フレームレート化、大面積化が可能となる。
　ＴＦＴの飽和移動度は、ドレイン電圧を２０Ｖ印加した場合の伝達特性から求められる。ＴＦＴの飽和移動度の測定方法は、実施例で詳しく説明する。
　閾値電圧（Ｖｔｈ）は、－３．０Ｖ以上、３．０Ｖ以下が好ましく、－２．０Ｖ以上、２．０Ｖ以下がより好ましく、－１．０Ｖ以上、１．０Ｖ以下がさらに好ましい。閾値電圧（Ｖｔｈ）が－３．０Ｖ以上、３．０Ｖ以下であると、ＴＦＴにＶｔｈ補正回路を搭載することでＶｔｈ＝０Ｖへの補正が可能となる。これにより得られたＴＦＴをパネルに搭載した際に、輝度ムラ及び焼き付きが起こらずディスプレイを駆動することができる。
　閾値電圧（Ｖｔｈ）は、伝達特性のグラフよりＩｄ＝１０－９ＡでのＶｇで定義できる。
　ｏｎ－ｏｆｆ比は１０６以上が好ましく、１０７以上がより好ましく、１０８以上がさらに好ましい。ｏｎ－ｏｆｆ比が１０６以上であると、液晶ディスプレイの駆動ができる。ｏｎ－ｏｆｆ比が１０８以上であると、コントラストの大きな有機ＥＬ素子の駆動ができる。また、ｏｎ－ｏｆｆ比が１０１０以上、かつオフ電流を１０－１２Ａ以下にできると、１Ｈｚ程度の低周波駆動が可能な低消費性に優れた表示素子を提供できる。
　ｏｎ－ｏｆｆ比は、Ｖｄ＝１０ＶかつＶｇ＝－１０ＶのＩｄの値をＯｆｆ電流値とし、Ｖｄ＝１０ＶかつＶｇ＝２０ＶのＩｄの値をＯｎ電流値として、比［Ｏｎ電流値／Ｏｆｆ電流値］を決めることにより、求められる。
　Ｏｆｆ電流値は、１０－１０Ａ以下が好ましく、１０－１１Ａ以下がより好ましく、１０－１２Ａ以下がさらに好ましい。Ｏｆｆ電流値が１０－１０Ａ以下であると、コントラストの大きな有機ＥＬの駆動ができる。また、ＣＭＯＳイメージセンサーの転送トランジスタやリセットトランジスタに用いた場合、画像の保持時間を長くしたり、感度を向上させたりできる。
　本実施形態に係るＴＦＴは、太陽電池、液晶素子、有機エレクトロルミネッセンス素子、無機エレクトロルミネッセンス素子等の表示素子やパワー半導体素子、タッチパネル等の電子機器に好適に使用できる。
　本実施形態に係る薄膜トランジスタは、電界効果型トランジスタ（ＭＯＳＦＥＴ、ＭＥＳＦＥＴ）、論理回路、メモリ回路、及び差動増幅回路等の各種の集積回路にも適用でき、それらを電子機器、電気機器、車両、又は動力機関等に適用することができる。さらに、本実施形態に係る薄膜トランジスタは、電界効果型トランジスタ以外にも静電誘起型トランジスタ、及びショットキー障壁型トランジスタにも適応できる。
　本実施形態に係る薄膜トランジスタは、携帯用又は車載用表示装置等の表示装置及び固体撮像素子等に好適に用いることができる。さらに、本実施形態に係る薄膜トランジスタは、医療用途のＸ線イメージセンサー用フラットパネルディテクター用トランジスタとしても好適に用いることができる。
　また、本実施形態に係る結晶酸化物半導体膜は、ショットキーダイオード、抵抗変化型メモリ、及び抵抗素子にも適応できる。
　以下、実施例に基づき本発明を具体的に説明する。本発明は、実施例に限定されない。
[自己整合型トップゲート構造小型ＴＦＴの製造]
実施例１
　以下の工程により図６に示す薄膜トランジスタ（ＴＦＴ）５３を製造した。なお、ＴＦＴ５３は保護層２９がない他は、図３に示すＴＦＴ５０と同様の構成を有する。
（１）バッファ層２２の形成
　ＳｉＯ２のスパッタリングターゲットを用いて、直径４インチの無アルカリガラス基板２１（コーニング社製ＥＡＧＬＥ　ＸＧ）上に、スパッタリングにより、厚さ３００ｎｍのＳｉＯｘ層（バッファ層２２）を形成した。スパッタリング条件は以下の通りである。
　　基板温度：２５℃
　　到達圧力：８．５×１０－５Ｐａ
　　雰囲気ガス：Ａｒ
　　スパッタ圧力（全圧）：０．４Ｐａ
　　投入電圧：ＲＦ３００Ｗ
　　Ｓ（基板）－Ｔ（ターゲット）間距離：７０ｍｍ
（２）酸化物薄膜の形成
　次に、表１－１に示す仕込み組成比率の原料混合物から得られた酸化物スパッタリングターゲットを用い、スパッタリングすることによりチャネル層を形成した。なお、酸化物スパッタリングターゲットにおける金属組成比率（単位：ａｔ％）を表１－１に示す。
　スパッタリングにおける成膜条件と、チャネル層の厚さを表１－１に示す。表１－１記載以外のスパッタリング条件は以下の通りである。
　　基板温度：２５℃
　　到達圧力：１．０×１０－４Ｐａ
　　雰囲気ガス：ＡｒとＨ２Ｏの混合ガス
　　スパッタ圧力（全圧）：０．５Ｐａ
　　投入電圧：ＤＣ３００Ｗ
　　Ｓ（基板）－Ｔ（ターゲット）間距離：７０ｍｍ
（３）チャネル層１１の形成
　次に、酸化物薄膜をフォトリソグラフィーによって島状にパターニングして、チャネル層１１を形成した。初めに、酸化物薄膜にフォトレジストの膜を形成した。フォトレジストとして、ＡＺ１５００（ＡＺエレクトロニックマテリアルズ社製）を用いた。横５０μｍ×縦２０μｍにパターンが形成されたフォトマスクを介し露光した。露光の後、テトラメチルアンモニウムヒドロキサイド（ＴＭＡＨ）にて現像した。現像後、シュウ酸（関東化学製ＩＴＯ－０６Ｎ）により酸化物薄膜をエッチングした。エッチングの後、フォトレジストを剥離して、パターニングされた酸化物薄膜（チャネル層１１）付き基板を得た。
（４）アニール
　次に、チャネル層１１を形成した基板を炉に入れて、大気中で、１０℃／分で３５０℃まで昇温した後、１時間保持した。炉の内部を３５０℃で１時間保持した後、自然放冷し、炉の内部温度が室温に戻った後、基板を炉から取り出した。
（５）表面処理
　次に、以下の方法により、チャネル層１１に対する表面処理を行った。
　まず、ＳｉＯ２のスパッタリングターゲットを用いてスパッタリングして、厚さ１０ｎｍのＳｉＯｘ層（処理膜）を形成した。スパッタリング条件は以下の通りである。
　　基板温度：２５℃
　　到達圧力：８．５×１０－５Ｐａ
　　雰囲気ガス：Ａｒ＋Ｏ２の混合ガス（Ｏ２流量３０％）
　　スパッタ圧力（全圧）：０．４Ｐａ
　　投入電圧：ＲＦ３００Ｗ
　　Ｓ（基板）－Ｔ（ターゲット）間距離：７０ｍｍ
　上記ＳｉＯｘ層（処理膜）は、後述する「（７）ゲート絶縁膜２４の成膜」で成膜される厚さ１００ｎｍのＳｉＯｘ層と一体となって、ＴＦＴのゲート絶縁膜２４として機能する。
　スパッタリングにより形成したＳｉＯｘ層の厚さを、表１－１の「表面処理」の「膜厚」の欄に示す。
（６）表面処理後アニール
　次に、表面処理した基板を炉に入れて、大気中で、１０℃／分で４００℃まで昇温した後、１時間保持した。炉の内部を４００℃で１時間保持した後、自然放冷した。炉内温度が室温に戻った後、基板を炉から取り出した。
（７）ゲート絶縁膜２４の成膜
　次に、ＳｉＯ２のスパッタリングターゲットを用いて、スパッタリングによって厚さ１００ｎｍのＳｉＯｘ層（ゲート絶縁膜２４）を形成した。スパッタリング条件は以下の通りである。
　　基板温度：２５℃
　　到達圧力：８．５×１０－５Ｐａ
　　雰囲気ガス：Ａｒ＋Ｏ２の混合ガス（Ｏ２流量３０％）
　　スパッタ圧力（全圧）：０．４Ｐａ
　　投入電圧：ＲＦ３００Ｗ
　　Ｓ（基板）－Ｔ（ターゲット）間距離：７０ｍｍ
　これにより本工程で成膜したＳｉＯｘ層（厚さ１００ｎｍ）が形成され、前記「表面処理」で成膜したＳｉＯｘ層（厚さ１０ｎｍ）と一体となってゲート絶縁膜２４となる。ゲート絶縁膜２４の合計厚みは１１０ｎｍとなった。
（８）ゲート絶縁膜２４のアニール
　次に、ゲート絶縁膜２４を成膜した基板を炉に入れて、大気中で、１０℃／分で４００℃まで昇温した後、１時間保持した。炉の内部を４００℃で１時間保持した後、自然放冷した。炉内温度が室温に戻った後、基板を炉から取り出した。
（９）ゲート電極２５の形成
　次に、Ｍｏのスパッタリングターゲットを用いて、１５０ｎｍ厚のＭｏ膜を成膜した。スパッタリングの条件は以下の通りである。
　　基板温度：２５℃
　　到達圧力：８．５×１０－５Ｐａ
　　雰囲気ガス：Ａｒ
　　スパッタ圧力（全圧）：０．４Ｐａ
　　投入電圧：ＤＣ１００Ｗ
　　Ｓ（基板）－Ｔ（ターゲット）間距離：７０ｍｍ
（１０）ゲート電極２５及びゲート絶縁膜２４のパターニング
　次に、Ｍｏ膜及びゲート絶縁膜２４を、フォトリソグラフィーによって島状にパターニングした。初めに、チャネル層にフォトレジストの膜を形成した。フォトレジストとして、ＡＺ１５００（ＡＺエレクトロニックマテリアルズ社製）を用いた。パターンが形成されたフォトマスクを介し露光した。露光の後、テトラメチルアンモニウムヒドロキサイド（ＴＭＡＨ）にて現像した。現像後、ＰＡＮ（リン酸・硝酸・酢酸の混酸）によりＭｏ膜をエッチングし、ゲート電極２５を形成した。
　次いで、バッファードフッ酸（ＢＨＦ）によりゲート絶縁膜２４をエッチングし、島状にパターニングした。
　次に、フォトレジストを剥離した後、シュウ酸（関東化学製ＩＴＯ－０６Ｎ）を用い、チャネル層１１がむき出しになっている領域を、膜厚１０ｎｍ分エッチングし、洗浄した。
　得られたゲート電極層２５及びゲート絶縁膜２４がチャネル層１１と重なる部分の寸法は、横１０μｍ×縦２８μｍであった。
（１１）低抵抗化処理
　ゲート電極２５を利用した自己整合により、チャネル層１１に低抵抗領域Ａ（１１Ａ－１、１１Ａ－２）を形成した。ＩＴＯのスパッタリングターゲットを用いて、２ｎｍ厚のＩＴＯ層２３を形成した。スパッタリング条件は以下の通りである。
　　基板温度：２５℃
　　到達圧力：８．５×１０－５Ｐａ
　　雰囲気ガス：Ａｒ＋Ｏ２の混合ガス（Ｏ２流量２％）
　　スパッタ圧力（全圧）：０．４Ｐａ
　　投入電圧：ＤＣ５０Ｗ
　　Ｓ（基板）－Ｔ（ターゲット）間距離：７０ｍｍ
　次に、低抵抗化処理後の基板を炉に入れて、大気中で、１０℃／分で３５０℃まで昇温した後、１時間保持し、アニールした。炉の内部を３５０℃で１時間保持した後、自然放冷した。炉内温度が室温に戻った後、基板を炉から取り出した。
（１２）層間絶縁膜２６の形成
　次に、ＳｉＯ２のスパッタリングターゲットを用いてスパッタリングし、厚さ１５０ｎｍのＳｉＯｘ層（層間絶縁膜２６）を形成した。スパッタリング条件は以下の通りである。
　　基板温度：２５℃
　　到達圧力：８．５×１０－５Ｐａ
　　雰囲気ガス：Ａｒ＋Ｏ２の混合ガス（Ｏ２流量３０％）
　　スパッタ圧力（全圧）：０．４Ｐａ
　　投入電圧：ＲＦ１００Ｗ
　　Ｓ（基板）－Ｔ（ターゲット）間距離：７０ｍｍ
（１３）層間絶縁膜２６のコンタクトホールの形成
　層間絶縁膜２６を形成した基板に対して、フォトレジストＡＺ１５００（ＡＺエレクトロニックマテリアルズ社製）を用い、フォトマスクを介して露光後、テトラメチルアンモニウムヒドロキサイド（ＴＭＡＨ）にて現像した。現像後、バッファードフッ酸（ＢＨＦ）により横１２μｍ、縦１８μｍのコンタクトホールを形成した。
（１４）ソース電極２７及びドレイン電極２８の形成
　イメージリバーサルレジストＡＺ５２１４及びフォトマスクを用い、ソース電極２７及びドレイン電極２８をリフトオフプロセスにてパターニングした。イメージリバーサルレジストＡＺ５２１４を、フォトマスクを介して露光し、反転ベーク工程後に全面露光し、ＴＭＡＨにて現像した。パターニングされたレジスト付き基板に対し、厚さ１５０ｎｍのＭｏ層を以下のスパッタ条件で成膜した。
　　基板温度：２５℃
　　到達圧力：８．５×１０－５Ｐａ
　　雰囲気ガス：Ａｒ
　　スパッタ圧力（全圧）：０．４Ｐａ
　　投入電圧：ＤＣ１００Ｗ
　　Ｓ（基板）－Ｔ（ターゲット）間距離：７０ｍｍ
　その後、Ｍｏ層を成膜した基板をアセトン中でリフトオフすることにより、ソース電極２７及びドレイン電極２８をパターニングした。
（１５）最終アニール
　最後に、Ｎ２雰囲気中で、３００℃、１時間アニールすることにより、自己整合型トップゲート構造小型ＴＦＴを得た。
　表１－１～１－３及び２にＴＦＴの作製条件の要約を示す。
実施例２
　「（２）酸化物薄膜の形成」において形成するチャネル層の厚さを表１－１に示すとおり変更した他は、実施例１と同様にしてＴＦＴを作製した。
実施例３～５
　「（５）表面処理）」において成膜するＳｉＯｘ層（処理膜）の厚さを表１－１に示すとおり変更した他は、実施例１と同様にしてＴＦＴを作製した。
実施例６
　「（５）表面処理」を、スパッタリングに代えて化学蒸着（ＣＶＤ）処理により行った他は、実施例１と同様にしてＴＦＴを作製した。
　化学蒸着（ＣＶＤ）処理は以下の方法により行った。
　まず、「（４）アニール」を行った後の基板をプラズマＣＶＤ装置にセットし、該基板を３５０℃に保持し、ＳｉＨ４を２ｓｃｃｍ、Ｎ２Ｏを１００ｓｃｃｍ、Ｎ２を１２０ｓｃｃｍの割合で１１０Ｐａの圧力で導入して、厚さ１０ｎｍのＳｉＯｘ層を形成した。
実施例７
　「（５）表面処理」において、ＳｉＯ２のスパッタリングターゲットに代えて、ＳｉＮｘのスパッタリングターゲットを用いた他は、実施例１と同様にして、厚さ１０ｎｍのＳｉＮｘ層を形成した。それ以外の工程は実施例１と同様にして、ＴＦＴを作製した。
実施例８
　「（５）表面処理」において、ＳｉＯ２のスパッタリングターゲットに代えて、Ａｌ２Ｏ３のスパッタリングターゲットを用いた他は、実施例１と同様にして、厚さ１０ｎｍのＡｌ２Ｏ３層を形成した。それ以外の工程は実施例１と同様にして、ＴＦＴを作製した。
実施例９
　実施例１の「（５）表面処理（膜形成処理）」において、スパッタリングによる成膜に代えて、ＰＥ－ＣＶＤ装置を用いたＮ２Ｏによるプラズマ酸化処理を行い、その後の「（６）表面処理後アニール」を行わなかった他は、実施例１と同様にしてＴＦＴを作製した。Ｎ２Ｏによるプラズマ酸化処理は、常温下、Ｎ２Ｏをガス圧：１３３Ｐａで導入し、パワー：５０Ｗ、処理時間：１分の条件で実施した。
　なお、表１－２において、実施例９の「表面処理」の「膜厚」の欄に「表面処理時の膜形成なし」と記載しているのは、Ｎ２Ｏによるプラズマ酸化処理では膜は形成されないことを意味する。
　実施例９では、「（７）ゲート絶縁膜２４の成膜」で成膜した、厚さ１００ｎｍのＳｉＯｘ層が、ゲート絶縁膜２４を構成する。
実施例１０
　「（２）酸化物薄膜の形成」において、チャネル層の成膜に用いるスパッタリングターゲットの組成比率を表１－２に示すとおり変更し、チャネル層成膜時の成膜雰囲気ガスの酸素分圧及び水分圧を、表１－２に示すとおり変更した他は、実施例１と同様にしてＴＦＴを作製した。
実施例１１
　「（２）酸化物薄膜の形成」において、チャネル層の成膜に用いるスパッタリングターゲットの組成比率を表１－２に示すとおり変更した他は、実施例１０と同様にして、チャネル層を形成した。
　また、「（５）表面処理」において、膜形成処理時の成膜雰囲気ガスのＯ２流量３０％から、成膜雰囲気ガスのＨ２Ｏ流量１％に変更した他は、実施例１と同様にして、厚さ１０ｎｍのＳｉＯ３層（処理膜）を形成した。
　それ以外の工程は実施例１と同様にして、ＴＦＴを作製した。
実施例１２～１６
　「（２）酸化物薄膜の形成」において、チャネル層の成膜に用いるスパッタリングターゲットの組成比率を表１－２に示すとおり変更し、チャネル層成膜時の成膜雰囲気ガスの酸素分圧及び水分圧を、表１－２に示すとおり変更した他は、実施例１と同様にしてＴＦＴを作製した。
比較例１
　「（５）表面処理」及び「（６）表面処理後アニール」を行わなかった他は、実施例１と同様にしてＴＦＴを作製した。
比較例２
　「（５）表面処理」において成膜するＳｉＯ２層（処理膜）の厚さを表１－３に示すとおり変更した他は、実施例１と同様にしてＴＦＴを作製した。
比較例３
　「（６）表面処理後アニール」を行わなかった他は、実施例１と同様にしてＴＦＴを作製した。
比較例４
　「（５）表面処理」を行った後、「（６）表面処理後アニール」を実施例１と同様にして行った他は、実施例９と同様にしてＴＦＴを作製した。
　なお、比較例４では、「（７）ゲート絶縁膜２４の成膜」で成膜した厚さ１００ｎｍのＳｉＯ２層が、ゲート絶縁膜２４を構成する。
　実施例及び比較例で得たＴＦＴについて、以下の評価をした。結果を表１－１～１－３に示す。
（Ａ）ＴＦＴの積層構造に関する評価
（１）Ａ／Ｂの測定（ＥＤＸ試験）
　透過電子線顕微鏡－エネルギー分散型Ｘ線分光法：ＴＥＭ－ＥＤＸ（Transmission electron microscopy - Energy Dispersive X-ray Spectroscopy）により、ゲート絶縁膜とチャネル層（結晶酸化物半導体膜）との積層構造における、下記式（１）で表されるＡ／Ｂの平均値を測定した。
　　　１．２５≦（Ａ／Ｂの平均値）≦１．７５　　　　　（１）
　式（１）中のＡは、酸素原子の原子数である。式（１）中のＢは、酸素原子と結合して存在する、検出可能なカチオン原子の原子数である。カチオン原子は、ゲート絶縁膜とチャネル層（結晶酸化物半導体膜）との積層構造中に１ａｔ％以上含まれるカチオン原子種である。
　ＴＥＭ－ＥＤＸによる、積層構造におけるＡ／Ｂの平均値の測定は、以下のようにして行った。
　まず、各実施例及び比較例で得られたＴＦＴを、複合ビーム加工観察装置（日本電子株式会社製、「ＪＩＢ－４７００Ｆ」）により、加速電圧２０～３０ｋＶにて集束イオンビーム：FIB（Focused Ion Beam）加工した後、集束イオンビーム加工観察装置（ＦＩＢ）（株式会社日立ハイテク製、「ＦＢ－２１００」）により加速電圧４０ｋＶにて、マイクロサンプリング法により断面ＴＥＭ観察用の薄膜試料をピックアップした。
　断面ＴＥＭ観察用の薄膜試料は、ゲート絶縁膜とチャネル層との界面を中心として、ゲート絶縁膜側及びチャネル層側に、略均等厚の膜厚領域を有する積層構造からなる薄膜として作製し、全ての実施例及び比較例の薄膜試料が同じ加工後厚さ（約７０ｎｍ）となるように作製した。
　次いで、断面ＴＥＭ観察用の薄膜試料を断面ＴＥＭ観察し、ゲート絶縁膜とチャネル層との界面を中心として、ゲート絶縁膜側及びチャネル層側に、それぞれ約１３０ｎｍの膜厚領域を含む視野についてＥＤＸ分析を実施した（図２参照）。
　ＥＤＸ分析は、エネルギー分散形Ｘ線分析装置（日本電子株式会社製、「ＪＥＤ－２３００Ｔ」）により、以下の条件で実施した。
　　加速電圧：２００ｋＶ
　　測定モード：ＳＴＥＭモード
　　スポット径：０．１６ｎｍ
　　測定間隔：１ｎｍ
　ＥＤＸ分析は、検出対象とする元素（検出可能元素）として、酸素原子と結合して存在するカチオン原子及び酸素原子を選択し、ゲート絶縁膜とチャネル層との積層方向に、これらの界面を中心とする約１３０ｎｍの範囲についてライン分析を実施することにより行った。
　酸素原子と結合して存在するカチオン原子として、具体的には、Ｉｎ、Ｇａ、Ｓｉ、Ａｌ、Ｍｏ、を選択した。
　ＥＤＸライン分析により得られたＥＤＸスペクトル強度について、エネルギー分散形Ｘ線分析装置（日本電子株式会社製、「ＪＥＤ－２３００Ｔ」）の専属ソフトウエアにより、初期設定値を用いて測定点ごとのＡ（酸素原子）のａｔ％及びＢ（酸素原子と結合して存在する、検出可能なカチオン原子）のａｔ％を自動計算することにより、上記式（１）で表される、測定点ごとのＡ／Ｂを算出した。
　なお、Ａ／Ｂの平均値は、前述したＥＤＸライン分析における各測定箇所で取得した、各Ａ／Ｂを規定膜厚範囲に対して算術平均することにより算出した。
　また、ＴＦＴにおけるチャネル層（結晶酸化物半導体膜）領域は、前述したＥＤＸライン分析を、積層構造中に含まれる全てのカチオンについて行い、各カチオンのカチオン濃度（チャネル層中に含まれる検出可能な全原子に対する、各カチオンの濃度）の中で、Ｉｎ濃度が最も大きい値を示す領域を、チャネル層（結晶酸化物半導体膜）領域とした。
　図７に、実施例１及び比較例１の断面ＴＥＭ観察用の薄膜試料のＥＤＸライン分析により得られたＥＤＸスペクトルを示す。図７中横軸は積層構造の積層方向についての深さ位置を示し、縦軸はＡ／Ｂを示している。
（Ｂ）ＴＦＴの性能に関する評価
　得られたＴＦＴについて、半導体パラメーターアナライザー（アジレント株式会社製「Ｂ１５００」）を用い、室温、遮光環境下（シールドボックス内）で測定した。尚、ドレイン電圧（Ｖｄ）は、２０Ｖで印加した。Ｖｄ印加に対して、ゲート電圧（Ｖｇ）を－５Ｖから２０Ｖまで０．１Ｖステップで電流値Ｉｄを測定することでＩｄ－Ｖｇ特性を得た。
　Ｉｄ－Ｖｇ特性から算出した各種パラメータを表１－１～１－３に示す。なお、各パラメータの算出方法は、次に記載の通りである。
（ａ）飽和移動度の最大値
　Ｖｄ＝２０Ｖ印加時の飽和移動度の最大値は、Ｉｄ－Ｖｇ特性のグラフを作成し、各Ｖｇのトランスコンダクタンス（Ｇｍ）を算出し、飽和領域の式を用いて飽和移動度（μｓａｔ）を導いた。具体的には、Ｇｍは、下記数式（ｃ１）によって算出した。
Figure JPOXMLDOC01-appb-M000001
 　さらに飽和領域の下記式（ｃ）によってμｓａｔを算出した。
　　　μｓａｔ＝（２・Ｇｍ・Ｌ）／（Ｗ・Ｃｉ）…（ｃ）
　式（ｃ）中のＬは、チャネル長（Ｌ長）であり、Ｗは、チャネル幅（Ｗ長）である。
　さらに各Ｖｇ－μｓａｔのグラフから、Ｖｇ＝０～２０Ｖにおけるμｓａｔの最大値を算出した。
（ｂ）自己整合型小型ＴＦＴの信頼性（露光試験）
　ＴＦＴの信頼性をストレス試験により評価した。ストレス試験は、負バイアス加熱光照射ストレス試験（ＮＢＩＴＳ）を実施した。
　ＮＢＩＴＳは、層間絶縁膜２６側からＬＥＤ光にて４５００ｎｉｔの照度の光を照射しながら、５０℃でＶｇ＝－２０Ｖ印加し、１万秒経過後の閾値電圧（Ｖｔｈ）を試験前と比較してその差分をΔＶｔｈとした。
Figure JPOXMLDOC01-appb-T000002
Figure JPOXMLDOC01-appb-T000003
Figure JPOXMLDOC01-appb-T000004
　＊）「Ａ／Ｂの平均値」における、Ａはカチオン原子と結合して存在する酸素原子の原子数であり、Ｂは酸素原子と結合して存在するカチオン原子の原子数である。前記カチオン原子は、前記積層構造中に１ａｔ％以上含まれるカチオン原子種である。
Figure JPOXMLDOC01-appb-T000005
　表１－１～１－２に示すように、チャネル層上にスパッタ成膜又はＣＶＤ成膜によりチャネル層に対する表面処理を行い、表面処理後アニール処理を行い、さらにゲート絶縁膜を形成しアニール処理を行った、実施例１～８、１０～１６のＴＦＴは、３０ｃｍ２／Ｖｓ以上と良好な移動度を示し、且つ光信頼性（ＮＢＴＩＳ）ΔＶｔｈ［Ｖ］が低い値に抑えられており、高い信頼性が得られた。
　表１－２に示すように、チャネル層に対するＮ２Ｏプラズマ酸化処理（チャネル層に対する表面処理）を行い、その後アニール処理を行うことなくゲート絶縁膜を成膜した、実施例９のＴＦＴは、３０ｃｍ２／Ｖｓ以上と良好な移動度を示し、且つ光信頼性（ＮＢＴＩＳ）ΔＶｔｈ［Ｖ］が低い値に抑えられており、高い信頼性が得られた。
　本発明の結晶酸化物薄膜は薄膜トランジスタの構成部材、例えば、チャネル層として好適に使用できる。また、本発明の薄膜トランジスタは、電気機器、電子機器、車両、動力機関に使用される電子回路に使用できる。
　上記に本発明の実施形態及び／又は実施例を幾つか詳細に説明したが、当業者は、本発明の新規な教示及び効果から実質的に離れることなく、これら例示である実施形態及び／又は実施例に多くの変更を加えることが容易である。従って、これらの多くの変更は本発明の範囲に含まれる。
　この明細書に記載の文献、及び本願のパリ条約による優先権の基礎となる出願の内容を全て援用する。
 

Claims (17)

  1. 　Ｉｎを主成分とする結晶酸化物半導体膜と、前記結晶酸化物半導体膜と界面を成して積層された絶縁膜と、からなる積層構造であって、
    　前記界面から前記結晶酸化物半導体膜の膜厚と略等しい距離までの膜厚の前記絶縁膜中に、下記式（１）を満たす領域を有する積層構造。
    　　　１．２５≦（Ａ／Ｂの平均値）≦１．７５　　　　　（１）
    （式中、Ａは酸素原子の原子数である。Ｂは、酸素原子と結合して存在するカチオン原子の原子数である。前記カチオン原子は、前記積層構造中に１ａｔ％以上含まれるカチオン原子種である。）
  2. 　前記結晶酸化物半導体膜中に、前記式（１）を満たす領域を有する、請求項１に記載の積層構造。
  3. 　前記絶縁膜が、ケイ素（Ｓｉ）を主成分とする酸化物膜、ケイ素（Ｓｉ）を主成分とする窒化物膜、又はケイ素（Ｓｉ）を主成分とする酸窒化物膜のいずれかである、請求項１又は２に記載の積層構造。
  4. 　前記絶縁膜がケイ素（Ｓｉ）を主成分とする酸化物膜である、請求項１～３のいずれかに記載の積層構造。
  5. 　前記結晶酸化物半導体膜が、さらにＧａを含む、請求項１～４のいずれかに記載の積層構造。
  6. 　前記結晶酸化物半導体膜が、さらにＢ、Ａｌ、Ｓｉ、Ｓｃ、Ｚｎ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｓｍ、及びＹｂから選択される１種類以上の添加元素を含む、請求項１～５のいずれかに記載の積層構造。
  7. 　前記結晶酸化物半導体膜中に含まれる全金属元素に対するＩｎの原子比率（［Ｉｎ］／（［Ｉｎ］＋［Ｉｎ以外の全金属元素］）×１００）が６２ａｔ％以上である、請求項１～６のいずれかに記載の積層構造。
  8. 　前記結晶酸化物半導体膜中に含まれる全金属元素に対するＧａの原子比率（［Ｇａ］／（［Ｇａ］＋［Ｇａ以外の全金属元素］）×１００）が３０ａｔ％以下である、請求項５～７のいずれかに記載の積層構造。
  9. 　前記結晶酸化物半導体膜中に含まれる全金属元素に対する、前記添加元素の合計量の原子比率（［添加元素の合計量］／（［添加元素の合計量］＋［添加元素以外の全金属元素］）×１００）が１０ａｔ％以下である、請求項６～８のいずれかに記載の積層構造。
  10. 　前記結晶酸化物半導体膜のキャリア濃度が１×１０１８ｃｍ－３以下である、請求項１～９のいずれかに記載の積層構造。
  11. 　前記結晶酸化物半導体膜が、ビックスバイト構造である結晶粒を含む、請求項１～１０のいずれかに記載の積層構造。
  12. 　請求項１～１１のいずれかに記載の積層構造を含む薄膜トランジスタであって、
    　チャネル層と
    　前記チャネル層にそれぞれ接続する、ソース電極及びドレイン電極と、
    　ゲート絶縁膜を介して、前記チャネル層に積層しているゲート電極と、を有し、
    　前記チャネル層は前記積層構造における結晶酸化物半導体膜であり、
    　前記ゲート絶縁膜は前記積層構造における絶縁膜である、薄膜トランジスタ。
  13. 　トップゲート型トランジスタである、請求項１２に記載の薄膜トランジスタ。
  14. 　請求項１～１１のいずれかに記載の積層構造を用いた半導体素子。
  15. 　請求項１４に記載の半導体素子を用いた、ダイオード、薄膜トランジスタ、ＭＯＳＦＥＴ、又はＭＥＳＦＥＴ。
  16. 　請求項１５に記載のダイオード、薄膜トランジスタ、ＭＯＳＦＥＴ、又はＭＥＳＦＥＴを含む、電子回路。
  17. 　請求項１６に記載の電子回路を含む、電気機器、電子機器、車両、又は動力機関。
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