KR101468590B1 - 산화물 반도체 및 이를 포함하는 박막 트랜지스터 - Google Patents
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Abstract
본 발명은 산화물 반도체 및 이를 포함하는 박막 트랜지스터에 관한 것이다. Zn 원자 및 Hf 원자를 포함하는 산화물 반도체 및 이를 포함하는 박막 트랜지스터를 제공한다.
Description
본 발명은 산화물 반도체 및 이를 포함하는 박막 트랜지스터에 관한 것으로, 보다 상세하게는 Zn 산화물에 새로운 물질을 첨가한 반도체 물질 및 이를 포함하는 산화물 박막 트랜지스터에 관한 것이다.
현재 박막 트랜지스터(Thin film transistor)는 다양한 응용 분야에 이용되고 있으며 특히, 디스플레이 분야에서 스위칭 및 구동 소자로 이용되고 있으며, 크로스 포인트형 메모리 소자의 선택 스위치로 사용되고 있다.
현재 TV용 패널로서 액정디스플레이(LCD)가 주축을 이루고 있는 가운데, 유기발광 디스플레이도 TV로의 응용을 위해 많은 연구가 진행되고 있다. TV용 디스플레이 기술 개발은 시장에서 요구하는 바를 충족시키는 방향으로 발전하고 있다. 시장에서 요구하는 사항으로는 대형화된 TV 또는 DID(Digital Information Display), 저가격, 고화질 (동영상표현력, 고해상도, 밝기, 명암비, 색재현력) 등이 있다. 이와 같은 요구 사항에 대응하기 위해서는 유리 등의 기판의 대형화와 함께, 우수한 성능을 갖는 디스플레이의 스위칭 및 구동소자로 적용될 박막 트랜지스터(TFT)가 요구된다.
디스플레이의 구동 및 스위칭 소자로서 사용되는 것으로, 비정질 실리콘 박막트랜지스터(a-Si TFT)가 있다. 이는 저가의 비용으로 2m가 넘는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 가장 널리 쓰이는 소자이다. 그러나, 디스플레이의 대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되어, 이동도 0.5 cm2/Vs수준의 기존의 a-Si TFT는 한계에 다다를 것으로 판단된다. 따라서 a-Si TFT보다 높은 이동도를 갖는 고성능 TFT 및 제조 기술이 필요하다.
a-Si TFT 대비 월등히 높은 성능을 갖는 다결정 실리콘 박막트랜지스터(poly-Si TFT)는 수십에서 수백 cm2/Vs의 높은 이동도를 갖기 때문에, 기존 a-Si TFT에서 실현하기 힘들었던 고화질 디스플레이에 적용할 수 있는 성능을 갖는다. 또한, a-Si TFT에 비해 소자 특성 열화 문제가 매우 적다. 그러나, poly-Si TFT를 제작하기 위해서는 a-Si TFT에 비해 복잡한 공정이 필요하고 그에 따른 추가 비용도 증가한다. 따라서, p-Si TFT는 디스플레이의 고화질화나 OLED와 같은 제품에 응용되기 적합하지만, 비용 면에서는 기존 a-Si TFT에 비해 열세이므로 응용이 제한적인 단점이 있다. 그리고 p-Si TFT의 경우, 제조 장비의 한계나 균일도 불량과 같은 기술적인 문제로 현재까지는 1 m가 넘는 대형기판을 이용한 제조공정이 실현되고 있지 않기 때문에, TV 제품으로의 응용이 어렵다.
이에 따라 a-Si TFT의 장점과 poly-Si TFT의 장점을 모두 지닌 새로운 TFT기술에 대한 요구되었다. 이에 대한 연구가 활발히 진행되고 있는데, 그 대표적인 것 으로 산화물 반도체 소자가 있다.
산화물 반도체 소자로 최근 각광을 받는 것으로 ZnO계 박막 트랜지스터이다. 현재 ZnO 계열 물질로 Zn 산화물, Ga-In-Zn 산화물 등이 소개되었다. ZnO계 반도체 소자는 저온 공정으로 제작이 가능하고 비정질 상이기 때문에 대면적화가 용이한 장점을 가진다. 또한, ZnO 계 반도체 필름은 고이동도의 물질로서 다결정 실리콘과 같은 매우 양호한 전기적 특성을 갖는다. 현재, 이동도(mobility)가 높은 산화물 반도체 물질층, 즉 ZnO 계열(based) 물질층을 박막 트랜지스터의 채널 영역에 사용하기 위한 연구가 진행되고 있다. ZnO 계열 물질로 Zn 산화물, Ga-In-Zn 산화물 등이 소개되었다.
본 발명의 한 측면은 Zn 산화물에 새로운 물질을 첨가한 산화물 반도체에 관련된다.
본 발며의 또 다른 측면은 상기 산화물 반도체를 채널 영역에 사용한 산화물 박막 트랜지스터에 관련된다.
본 발명에서는, Zn 원자 및 Hf 원자를 포함하는 산화물 반도체를 제공한다.
본 발명에 있어서, 상기 산화물 반도체는 Zn 산화물에 Hf이 추가된 물질일 수 있다.
본 발명에 있어서, 상기 산화물 반도체는 Zn-In 복합 산화물에 Hf이 추가된 물질일 수 있다.
본 발명에 있어서, 상기 산화물 반도체는 비정질상 및 결정상을 포함할 수 있다.
본 발명에 있어서, 상기 산화물 반도체는 비정질상, 비정질상과 결정질상의 혼재영역 및 결정질 상이 순차적으로 형성된 것일 수 있다.
본 발명에 있어서, 상기 비정질상은 10 내지 50Å의 두께로 형성된 것일 수 있다.
본 발명에 있어서, 상기 비정질상은 20 내지 30Å의 두께로 형성된 것일 수 있다.
본 발명에 있어서, 상기 산화물 반도체는 Hf:In:Zn의 at% 비가 0.5~10:1~20:0.5~40 범위일 수 있다.
본 발명에 있어서, 상기 산화물 반도체는 Hf:In:Zn의 at% 비가 1:9~19:4.8~14 범위일 수 있다.
또한, 본 발명에서는 산화물 박막 트랜지스터에 있어서,
게이트;
상기 게이트에 대응되는 위치에 형성된 것으로 Zn 원자 및 Hf 원자를 포함하는 산화물 반도체를 포함하여 형성된 채널;
상기 게이트 및 채널 사이에 형성되는 게이트 절연체; 및
상기 채널의 양측부와 각각 접촉하며 형성된 소스 및 드레인을 포함하는 산화물 박막 트랜지스터를 제공한다.
또한, 본 발명에서는 산화물 박막 트랜지스터에 있어서,
게이트;
상기 게이트에 대응되는 위치에 형성된 것으로 비정질상 및 결정상을 포함하는 구조인 형성된 산화물 반도체인 채널;
상기 게이트 및 채널 사이에 형성되는 게이트 절연체; 및
상기 채널의 양측부와 각각 접촉하며 형성된 소스 및 드레인을 포함하는 산화물 박막 트랜지스터를 제공한다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 산화물 반도체 및 이를 포 함하는 산화물 박막 트랜지스터에 대해 상세히 설명하고자 한다. 참고로, 도면에 도시된 각 층의 두께 및 폭은 설명을 위하여 다소 과장되게 표현되었음을 명심하여야 한다.
본 발명의 실시예에 의한 산화물 반도체는 Zn 산화물 또는 In-Zn 복합 산화물에 Hf이 첨가된 물질이다.
Hf은 전기 음성도가 1.3으로써, 전기 음성도가 3.5인 산소와의 전기 음성도 차이가 2.2로 이온 결합이 상당히 강한 산화물을 형성한다. 그리고, Hf의 이온 반지름은 0.078nm로써, 이온 반지름이 0.074nm인 Zn과 비슷하다. 따라서, Zn 산화물 또는 In-Zn 복합 산화물에 Hf이 첨가되는 경우 결정 격자의 변형이 없이 Zn과 치환이 용이하게 발생될 수 있다.
a-Si:H의 경우는 공유결합을 하고 있는데, 이 결합은 방향성을 가지는 sp3 배위결합을 하여 비정질상으로 존재하게 되면 산소결합을 하고 있는 전자 구름이 뒤틀어지게 된다. 이로 인하여 약한 결합(weak bond)이 존재하게 된다. 이러한 결합구조를 가진 TFT를 장기간 구동하게 되면 결합 영역에 전자 또는 홀(Hole)이 축적되면서 결과적으로 결합이 끊어지게 되어 문턱 전압(Vth) 이동에 따른 신뢰성에 문제가 발생한다. 반면 이온결합의 경우는 양이온 전자구름의 크기가 커서 산소음이온의 결합에 관계없이 overlab이 되어 결정상이든 비정질상이든 약한 결합이 존재하지 않음으로 인해 문턱 전압(Vth)의 변화가 거의 없거나 작은 신뢰성이 높은 박막 트랜지스터를 제조에 기여하는 것으로 생각된다. 본 발명의 실시예에서 Hf이 추가된 Zn 산화물 또는 Zn-In 복합 산화물은 이러한 이온 결합이 대부분의 결합을 형성하나 모든 결합이 이온 결합일 필요는 없다.
상기 산화물 반도체에는 Li, K과 같은 I족 원소, Mg, Ca, Sr과 같은 II족 원소, Ga, Al, In, Y과 같은 III족 원소, Ti, Zr, Si, Sn, Ge과 같은 IV족 원소, Ta, Vb, Nb, Sb와 같은 V족 원소, Ln 계열 원소(La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu) 등이 추가적으로 포함될 수 있다.
본 발명의 실시예에 의한 산화물 반도체는 LCD, OLED에 사용되는 구동 트랜지스터의 채널물질로 적용될 수 있으며, 메모리 소자의 주변회로를 구성하는 트랜지스터, 또는 선택 트랜지스터의 채널 물질로 적용될 수 있다.
도 1은 본 발명의 실시예에 의한 산화물 반도체를 포함하는 박막 트랜지스터의 구조를 나타낸 단면도이다. 도 1에서는 바텀 게이트(bottom gate)형 박막 트랜지스터를 나타내었으나, 본 발명의 실시예에 의한 박막 트랜지스터는 탑 게이트(top gate)형 및 바텀 게이트형 박막 트랜지스터에 모두 적용될 수 있다.
도 1을 참조하면, 본 발명의 실시예에 의한 산화물 박막 트랜지스터는 표면에 기판(11)의 일영역 상에 형성된 게이트(13), 기판(11) 및 게이트(13) 상에 형성된 게이트 절연층(14)을 포함하고 있다. 기판(11)이 Si로 형성된 경우 Si 표면에 열산화 공정에 의한 산화층(12)을 더 포함할 수 있다. 그리고, 게이트(13)에 대응되는 게이트 절연층(14) 상에는 채널(15)이 형성되어 있으며, 채널(15)의 양측부 및 게이트 절연층(14) 상에는 소스(16a) 및 드레인(16b)이 형성되어 있다. 본 발명의 실시예에 의한 산화물 박막 트랜지스터는 Zn 산화물 또는 In-Zn 복합 산화물에 Hf를 첨가한 채널(15)을 포함하는 것을 특징으로 한다.
이하, 도 1에 나타낸 본 발명의 실시예에 의한 산화물 박막 트랜지스터를 형성하는 각 층의 형성 물질에 대해 설명하면 다음과 같다. 기판(11)은 일반적인 반도체 소자에 사용되는 기판을 사용할 수 있으며, 예를 들어 Si, glass 또는 유기물 재료를 사용할 수 있다. 기판(11) 표면에 형성된 절연층(12)은 예를 들어 Si 기판을 열산화하여 형성된 SiO2일 수 있다. 게이트(13)는 전도성 물질을 사용할 수 있으며, 예를 들어 Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 IZO(InZnO) 또는 AZO(AlZnO)와 같은 금속 또는 전도성 산화물일 수 있다. 게이트 절연층(14)은 통상적인 반도체 소자에 사용되는 절연 물질을 사용하여 형성할 수 있다. 구체적으로 SiO2 또는 SiO2보다 유전율이 높은 High-K 물질인 HfO2, Al2O3, Si3N4 또는 이들의 혼합물을 사용할 수 있다. 소스(16a) 및 드레인(16b)은 전도성 물질을 사용하여 형성할 수 있으며, 예를 들어 Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 IZO(InZnO) 또는 AZO(AlZnO)와 같은 금속 또는 전도성 산화물을 사용할 수 있다.
이하, 도 2a 내지 도 2e를 참조하여 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 제조 방법에 대해 설명하고자 한다.
도 2a를 참조하면, 먼저 기판(11)을 마련한다. 기판(11)은 Si, glass 또는 유기물 재료를 사용할 수 있다. Si을 기판(11)으로 사용하는 경우, 열산화 공정에 의해 기판(11) 표면에 절연층(12), 예를 들어 SiO2를 형성할 수 있다. 그리고, 기판(11) 상에 금속 또는 전도성 금속 산화물 등의 전도성 물질(13a)을 도포한다.
도 2b를 참조하면, 전도성 물질(13a)을 패터닝함으로써 게이트(13)를 형성한다. 도 2c를 참조하면, 게이트(13) 상부에 절연 물질을 도포하고 패터닝하여 게이트 절연층(14)을 형성한다. 게이트 절연층은 실리콘 산화물, 실리콘 질화물, 하프늄(Hf) 산화물, 알루미늄 산화물 또는 하프늄산화물 및 알루미늄산화물이 혼합물로 형성할 수 있다.
도 2d를 참조하면, 게이트 절연층(14) 상에 채널 물질을 PVD, CVD 또는 ALD 등의 공정으로 도포한 뒤, 게이트(13)에 대응되는 게이트 절연층(14) 상에 채널 물질들이 잔류하도록 패터닝함으로써 채널(15)을 형성한다. 본 발명의 실시예에서는 채널(15)은 Zn 산화물 또는 In-Zn 복합 산화물에 Hf을 첨가하여 형성할 수 있다. 구체적으로 스퍼터링(sputtering) 공정으로 채널(15)을 형성하는 경우, ZnO 또는 InZnO로 형성된 타겟(target)과 Hf로 형성된 타겟을 공정 챔버 내에 장착하여 코스퍼터링(cosputtering) 공정으로 채널(15)을 형성할 수 있다. 또한, ZnO 또는 InZnO에 Hf를 더 포함하는 단일 타겟을 사용할 수 있다.
도 2e를 참조하면, 금속 또는 전도성 금속 산화물 등의 물질을 채널(15) 및 게이트 절연층(14) 상에 도포한 뒤, 채널(15)의 양측부에 연결되도록 패터닝함으로써 소스(16a) 및 드레인(16b)를 형성한다. 마지막으로, 400? 이하, 예를 들어 300? 의 온도에서 일반적인 퍼니스, RTA(rapid thermal annealing), 레이저 또는 핫플레 이트에 등을 이용하여 열처리 공정을 실시한다.
제조예
실리콘 표면에 실리콘 산화물이 100nm 형성된 기판을 마련한다. 기판 표면의 일부 영역에 Mo로 200nm 두께의 게이트를 형성한 뒤, 기판 및 게이트 상부에 200nm 두께의 실리콘 질화물을 도포하여 게이트 전극층을 형성한다. 그리고, 게이트에 대응되는 게이트 전극층 상에 산화물 반도체를 도포하여 채널을 형성한다. 채널 형성의 구체적인 공정을 설명하면 다음과 같다. 타겟은 LTS사의 99.99% InZnO 타겟(In:Zn=1:1 at%) 및 99.9%의 Hf 타겟을 사용하였다. 이들 타겟들을 스퍼터(Varian사, 모델명 MS100)의 챔버 내에 장착시켰다. 상온에서 Ar 및 O2 가스를 Ar:O2 = 190sccm:2.5sccm로 공급하여 전체 가스 압력을 5mTorr로 유지하였으며, InZnO 타겟에 150watt 전류를 인가하고 Hf 타겟에 20watt의 전류를 인가하면서 코스퍼터링을 실시하였다. 그리하여, 약 70nm 두께의 InZnO에 Hf가 포함된 산화물 반도체 박막을 도포하여 채널을 형성하였다. 여기서, InZnO 타겟대신 ZnO 타겟을 사용하는 것도 가능하다. 그리고, 채널의 양측에 소스 및 드레인으로 Ti/Pt(10/100nm) 이중층을 형성시켰다. 다음으로, 섭씨 150도 및 300도에서 1시간 동안 열처리 공정을 실시하였다.
상술한 바와 같이 제조한 본 발명의 실시예에 의한 산화물 반도체에 대해 XRD(X-ray Diffraction : X 선 회절) 특성을 측정하여 그 결과를 도 3에 나타내었 다. 열처리에 따라 열처리를 하지 않은 시편(as-dep), 150도 및 300도에서 열처리를 한 시편을 준비하여 측정하였다. 여기서 사용된 XRD 장비는 필립스(Philips)사의 모델명 Xpert system이며, 측정 조건은 power 40Kev, 40mA, Cu 타겟이다.
도 3을 참조하면, 열처리를 하지 않은 시편(as-dep), 150도 및 300도에서 열처리를 한 시편들 모두, 약 30도 근처에서 나타나는 픽(peak)을 관찰할 수 있다. 이와 같이 약 30도 부근에서 관찰되는 픽은 Zn 산화물계 반도체 물질 특유의 비정질상(amorphous phase)을 나타내는 것이다. 그리고, 약 60도 근처에서도 픽을 관찰할 수 있다. 이때 나타나는 픽은 나노 결정상(nanocrystalline phase)을 나타낼 가능성이 있다.
본 발명자는 본 발명의 실시예에 의한 산화물 반도체의 각 영역에 따른 정확한 결정상을 확인하기 위하여 영역별 단면 투과전자현미경(TEM) 사진 및 회절 패턴(diffraction pattern) 사진을 조사하였다.
도 4a를 참조하면, SiO2 절연층 상에 Hf가 첨가된 IZO(InZnO) 물질로 산화물 반도체를 형성한 뒤 단면 TEM 사진을 촬영하였다. 여기서, A 영역은 SiO2 절연층 및 산화물 반도체층의 경계 영역이며, B 영역은 산화물 반도체층의 중간 영역이며, C 영역은 산화물 반도체층의 상부 영역이다. A 내지 C 영역 각각에 대해 측정된 단면 TEM 사진 및 회절 패턴 사진을 도 4b 내지 도 4d에 나타내었다. 도 4a 내지 4d는 150℃에서 열처리를 진행한 시편을 기준으로 이미지를 촬영하였으나, 열처리에 따른 결정성의 변화는 없었으며, 열처리하지 않은 시편 및 300℃ 열처리 시편에서도 동일한 양상을 나타냄을 확인하였다.
도 4b를 참조하면, A 영역은 비정질 상만이 존재하고 있다. 구체적으로 이를 확인하기 위하여, 도 4b의 좌측 상부에는 A 영역의 회절 패턴(diffraction pattern 사진을 나타내었다. 회절 패턴을 참조하면, 전체적으로 희미한 둥근 환형만이 나타나고 있으며, 이는 산화물 반도체의 하부 영역은 결정상이 아닌 비정질 상임을 알 수 있다.
도 4c를 참조하면, B 영역에서는 비정질 상 및 결정질 상이 공존하고 있다. B 영역 중 일부 영역에서 결정질 상임을 나타내는 줄무늬 D1이 관찰되는 것을 확인할 수 있으며, 이는 비결정질 상 내에서 나노 결정상이 형성되어 있음을 나타내는 것이다. 도 4c의 좌측 상부에 B 영역에 대한 회절 패턴을 나타내었다. 회절 패턴을 참조하면, 희미한 둥근 환형과 함께 일부 영역에 도트 무늬가 관찰된다. 이는 비정질 상과 결정질 상이 혼재하고 있는 것을 나타내는 것이다.
도 4d를 참조하면, C 영역에서는 결정질 상이 존재하고 있다. C 영역에 전체적으로 줄무늬 D2 등과 같은 여러 방향성을 갖는 줄무늬가 발생하고 있는 것을 확인할 수 있다. 도 4d의 좌측 상부에 C 영역에 대한 회절 패턴을 나타내었다. 회절 패턴을 참조하면, 환형 무늬에 전체적으로 다수의 도트 무늬가 관찰되며, 이는 여러 다른 결정 방위를 갖는 결정질 상이 존재하는 것을 나타낸 것이다.
결과적으로 본 발명의 실시예에 의한 산화물 반도체는 화학조성은 동일하나 비정질상 및 결정질상이 모두 형성된 구조를 지닌다. 구체적으로 산화물 반도체의 하부 영역에서는 비정질 상이 존재하며, 중간층에는 비정질상과 결정질 상이 혼재 하고, 상부 쪽으로 갈수록 결정질 상의 양이 증가하는 것을 확인할 수 있다. 본 발명자는 비정질 상이 나타나는 영역의 위치를 확인하였으며, 본 발명의 실시예에 의한 산화물 반도체의 비정질 상 영역은 10 내지 50Å 내의 두께 범위로 형성될 수 있으며, 그 두께는 20 내지 30Å 두께가 될 수 있다.
도 5a는 본 발명의 실시예에 의한 산화물 박막 트랜지스터(채널 Size : W/L=50um/4um)의 성능을 검사한 결과를 나타낸 것으로, 소스-드레인 전압(0.1V, 10V)별 게이트 전압(VGS)-드레인 전류(IDS) 변화를 나타낸 그래프이다. 도 5a를 참조하면, On 전류가 약 10-3 ~ 10-5 A이고, 오프 전류가 10-12A 이하이며, On/Off 전류 비는 107 이상인 것을 알 수 있다.
도 5b는 본 발명의 실시예에 의한 산화물 박막 트랜지스터에 대해 게이트 전압을 0.1, 5, 10, 15 및 20V로 인가하는 경우, 드레인 전압(Vd)에 따른 드레인 전류(IDS) 값을 나타낸 아웃풋(output) 그래프이다.
도 5b를 참조하면, 게이트 전압을 0.1V 인가하는 경우, 드레인 전압이 증가하여도 드레인 전류 값의 변화는 없는 것을 알 수 있다. 그러나, 게이트 전압이 5V 이상으로 인가하는 경우, 드레인 전압을 증가시키면 드레인 전류 값도 점차 증가하는 것을 알 수 있다. 도 5a 및 도 5b로부터 계산된 채널 이동도는 20cm2/Vsec이며, 도 5a로부터 계산된 게이트 스윙 전압은 약 231mV/dec이다.
이로부터 본 발명의 실시예에 의한 산화물 박막 트랜지스터는 높은 On/Off 전류비와 낮은 Off 전류를 나타내며, 히스테리시스가 없어 트랜지스터로서의 특성을 막족시킴을 알 수 있다. 한편 InZn 산화물에 Hf의 첨가량을 조절하여 산화물 박막 트랜지스터를 제조하고 이로부터 게이트 전압(VGS)-드레인 전류(IDS) 변화를 측정하여 보았다. 여기서, IZO 타겟의 전류는 150W로 고정시켰으며, Hf15, Hf20, Hf30 및 Hf35는 각각 스퍼링 공정에서 Hf 타겟에 대한 전류를 15watt, 20watt, 30watt 및 35watt로 변화시키면서 Hf의 첨가량을 조절하여 산화물 반도체 박막을 형성하였다. 이와 같이 형성한 산화물 반도체 물질에 대해 조성을 검사하기 위하여 ICP(Inductively coupled plasma)-AES(Auger Electron Spectroscopy) 분석을 실시하였다. 분석기는 Shimadzu 사의 모델명 Shimadzu ICPS-8100 sequential spectrometer이었다. 각각의 시편에 따른 Hf, In 및 Zn의 조성을 분석한 결과를 표 1에 나타내었다.
| 시편 번호 | Hf(at% ratio) | In(at% ratio) | Zn(at% ratio) |
| Hf15 | 1 | 19 | 14 |
| Hf20 | 1 | 13.5 | 9.8 |
| Hf30 | 1 | 8.2 | 5.8 |
| Hf35 | 1 | 7 | 4.8 |
※ 오차값 범위 : ±1%
표 1을 참조하면, Hf 타겟의 인가 전류를 증가시킬 수록 Hf의 첨가량이 증가하는 것을 확인할 수 있다.
도 6은 상기 산화물 박막을 200℃로 열처리한 후, 이를 이용하여 트랜지스터(채널 Size : W/L=50um/4um)를 제조한 다음 게이트 전압(VGS)-드레인 전류(IDS) 변화를 측정한 그래프이다. 도 6을 참조하면, Hf의 첨가량이 증가할수록 On 전압(Von)이 오른쪽으로 이동하는 것을 알 수 있으며, On 전류(Ion) 값이 점차적으로 감소하고 있음을 알 수 있다.
한편 증착된 박막의 조성성분비, IDS-VGS 그래프, 이동도 특성 등은 사용되는 타겟의 종류, 증착시 타겟 인가전압, 증착장비, 증착압력, 산소분압 조건, 기판온도 등에 의해 변경가능하다. 예를 들어, InZnO 타겟과 Hf 타겟의 2종류를 사용하는 경우에 대비하여 HfInZnO 단일타겟을 사용하는 경우 증착된 박막 조성이 달라질 수 있다. 또한 증착된 박막 조성이 같은 경우라도 증착 조건에 따라 박막 특성의 변경이 가능하다. 예를 들어 스퍼터링 공정으로 산화물 반도체를 증착하는 경우, 산소 분압에 따라 산화물의 저항 범위는 크게 변할 수 있다. 산소 분압이 적정량 이하로 조절되는 경우 증착된 박막의 저항이 낮은 박막을 증착할 수 있으며, 산소 분압을 높게 조절하는 경우 저항이 높은 박막을 증착할 수 있다.
이러한 측면에 따라 본 발명의 일 실시예에 따른 산화물 반도체에 있어서, Hf:In:Zn의 at% 비는 0.5~10:1~20:0.5~40 범위에서 박막 트랜지스터의 채널로 사용할 수 있을 것으로 예상되며, 상기 Hf:In:Zn의 at% 비는 1:7~19:4.8~14 범위일 수 있다. 표 1에 따르면 Hf:In:Zn의 at%가 1:7~19:4.8~14인 범위 내에서 산화물 박막 트랜지스터 특성이 나타남을 확인할 수 있다.
상술한 바와 같은 실시예를 통해서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상에 의해 산화물 반도체를 이용하여 LCD, OLED 등 평판 디스플레이의 구동 트랜지스터, 메모리 소자의 주변회로 구성을 위한 트랜지스터 등의 다양한 전자 소자를 제조할 수 있을 것이다. 본 발명의 실시예에 의한 산화물 박막 트랜지스터는 바텀 게이트형 또는 탑 게이트형으로 사용될 수 있다. 결과적으로 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 실시예에 의한 산화물 박막 트랜지스터를 나타낸 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 제조 방법을 나타낸 도면이다.
도 3은 InZnO에 Hf를 첨가한 시편의 열처리 온도에 따른 XRD(X-ray Diffraction : X 선 회절) 측정 결과를 나타낸 그래프이다.
도 4a 내지 4d는 InZnO에 Hf를 첨가한 시편에 대한 TEM(transimission electron Microscope : 투과전자 현미경) 사진을 나타낸 결과이다.
도 5a는 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 게이트 전압에 대한 드레인 전류 값을 나타낸 그래프이다.
도 5b는 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 소스-드레인 전압(0.1V, 5V, 10V, 15V, 20V)별 드레인 전압(Vd)-드레인 전류(IDS) 변화를 나타낸 그래프이다.
도 6은 Hf-In-Zn의 조성에 따른 산화물 박막 트랜지스터의 게이트 전압(VGS)에 따른 드레인 전류(IDS)값을 나타낸 그래프이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11... 기판 12... 절연층
13... 게이트 14... 게이트 절연층
15... 채널 16a... 소스
16b... 드레인
Claims (22)
- Zn 원자 및 Hf 원자를 포함하며, 비정질상 및 결정질상을 포함하는 산화물 반도체이며,상기 산화물 반도체는 Zn-In 복합 산화물에 Hf이 추가된 물질이며, Hf:In:Zn의 at% 비가 0.5~10:1~20:0.5~40 범위인 산화물 반도체.
- 삭제
- 삭제
- 삭제
- 제 1항에 있어서,상기 산화물 반도체는 비정질상, 비정질상과 결정질상의 혼재영역 및 결정질 상이 형성된 산화물 반도체.
- 제 5항에 있어서,상기 비정질상은 10 내지 50Å의 두께로 형성된 산화물 반도체.
- 제 5항에 있어서,상기 비정질상은 20 내지 30Å의 두께로 형성된 산화물 반도체.
- 삭제
- 제 1항에 있어서,상기 산화물 반도체는 Hf:In:Zn의 at% 비가 1:9~19:4.8~14인 산화물 반도체.
- 산화물 박막 트랜지스터에 있어서,게이트;상기 게이트에 대응되는 위치에 형성된 것으로 Zn 원자 및 Hf 원자를 포함하며, 비정질상 및 결정질상을 포함하는 산화물 반도체를 포함하여 형성된 채널;상기 게이트 및 채널 사이에 형성되는 게이트 절연체; 및상기 채널의 양측부와 각각 접촉하며 형성된 소스 및 드레인을 포함하며,상기 산화물 반도체는 Zn-In 복합 산화물에 Hf이 추가된 물질이며, Hf:In:Zn의 at% 비가 0.5~10:1~20:0.5~40 범위인 산화물 박막 트랜지스터.
- 삭제
- 삭제
- 삭제
- 제 10항에 있어서,상기 산화물 반도체는 Hf:In:Zn의 atomic% 비가 1:7~19:4.8~14인 산화물 박막 트랜지스터.
- 산화물 박막 트랜지스터에 있어서,게이트;상기 게이트에 대응되는 위치에 형성된 것으로 비정질상 및 결정상을 포함하는 산화물 반도체로 형성된 채널;상기 게이트 및 채널 사이에 형성되는 게이트 절연체; 및상기 채널의 양측부와 각각 접촉하며 형성된 소스 및 드레인을 포함하며,상기 산화물 반도체는 Zn-In 복합 산화물에 Hf이 추가된 물질이며, Hf:In:Zn의 at% 비가 0.5~10:1~20:0.5~40 범위인 산화물 박막 트랜지스터.
- 제 15항에 있어서,상기 채널은 비정질상, 비정질상과 결정질상의 혼재영역 및 결정질상이 형성된 산화물 박막 트랜지스터.
- 제 15항에 있어서,상기 비정질상은 10 내지 50Å의 두께로 형성된 산화물 박막 트랜지스터.
- 제 15항에 있어서,상기 비정질상은 20 내지 30Å의 두께로 형성된 산화물 박막 트랜지스터.
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- 제 15항에 있어서,상기 산화물 반도체는 Hf:In:Zn의 at% 비가 1:9~19:4.8~14인 산화물 박막 트랜지스터.
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