KR101600051B1 - 산화물 반도체 및 이를 포함하는 박막 트랜지스터 - Google Patents
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Abstract
산화물 반도체 및 이를 포함하는 산화물 박막 트랜지스터에 대해서 개시된다. 상기 산화물 반도체는 In-Zn 산화물에 Hf이 포함되어 형성된 것으로 최적의 조성 범위를 지닌 산화물 반도체를 제공할 수 있다.
Description
개시된 산화물 반도체는 산화물 박막 트랜지스터의 채널로 형성될 수 있으며, 평판 디스플레이, 액정 디스플레이 또는 유기 발광 디스플레이 등의 디스플레이의 스위칭 및 구동 소자에 적용될 수 있다.
박막 트랜지스터(Thin film transistor)는 다양한 응용 분야에 이용되고 있으며 특히, 디스플레이 분야에서 스위칭 및 구동 소자로 이용되고 있다.
현재 TV용 패널로서 액정디스플레이(LCD)가 주축을 이루고 있는 가운데, 유기발광 디스플레이도 TV로의 응용을 위해 많은 연구가 진행되고 있다. TV용 디스플레이 기술 개발은 시장에서 요구하는 바를 충족시키는 방향으로 발전하고 있다. 시장에서 요구하는 사항으로는 대형화된 TV 또는 DID(Digital Information Display), 저가격, 고화질 (동영상표현력, 고해상도, 밝기, 명암비, 색재현력) 등이 있다. 이와 같은 요구 사항에 대응하기 위해서는 유리 등의 기판의 대형화와 함께, 우수한 성능을 갖는 디스플레이의 스위칭 및 구동소자로 적용될 박막 트랜지스터(TFT)가 요구된다.
디스플레이의 구동 및 스위칭 소자로서 사용되는 것으로, 비정질 실리콘 박막트랜지스터(a-Si TFT)가 있다. 이는 저가의 비용으로 2m가 넘는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 가장 널리 쓰이는 소자이다. 그러나, 디스플레이의 대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되어, 이동도 0.5 cm2/Vs수준의 기존의 a-Si TFT는 한계에 다다를 것으로 판단된다. 따라서 a-Si TFT보다 높은 이동도를 갖는 고성능 TFT 및 제조 기술이 필요하다.
a-Si TFT 대비 월등히 높은 성능을 갖는 다결정 실리콘 박막트랜지스터(poly-Si TFT)는 수십에서 수백 cm2/Vs의 높은 이동도를 갖기 때문에, 기존 a-Si TFT에서 실현하기 힘들었던 고화질 디스플레이에 적용할 수 있는 성능을 갖는다. 또한, a-Si TFT에 비해 소자 특성 열화 문제가 매우 적다. 그러나, poly-Si TFT를 제작하기 위해서는 a-Si TFT에 비해 복잡한 공정이 필요하고 그에 따른 추가 비용도 증가한다. 따라서, poly-Si TFT는 디스플레이의 고화질화나 OLED와 같은 제품에 응용되기 적합하지만, 비용 면에서는 기존 a-Si TFT에 비해 열세이므로 응용이 제한적인 단점이 있다. 그리고 poly-Si TFT의 경우, 제조 장비의 한계나 균일도 불량과 같은 기술적인 문제로 현재까지는 1 m가 넘는 대형기판을 이용한 제조공정이 실현되고 있지 않기 때문에, TV 제품으로의 응용이 어렵다.
이에 따라 a-Si TFT의 장점과 poly-Si TFT의 장점을 모두 지닌 새로운 TFT기술에 대한 요구되었다. 이에 대한 연구가 활발히 진행되고 있는데, 그 대표적인 것으로 산화물 반도체 소자가 있다.
산화물 반도체 소자로 최근 각광을 받는 것으로 Zn 산화물계(Zn Oxide based) 박막 트랜지스터이다. 현재 Zn 산화물 계열 물질로 Zn 산화물, In-Zn 산화물 및 여기에 Ga, Mg, Al, Fe 등이 도핑된 산화물 등이 소개되었다. ZnO계 반도체 소자는 저온 공정으로 제작이 가능하고 비정질 상이기 때문에 대면적화가 용이한 장점을 가진다. 또한, Zn 산화물계 반도체 필름은 고이동도의 물질로서 다결정 실리콘과 같은 매우 양호한 전기적 특성을 갖는다. 현재, 이동도(mobility)가 높은 산화물 반도체 물질층, 즉 Zn 산화물 계열 물질층을 박막 트랜지스터의 채널 영역에 사용하기 위한 연구가 진행되고 있다.
본 발명의 일측면은 In-Zn 산화물에 Hf를 첨가한 산화물 반도체와 관련된다.
본 발명의 또 다른 측면은 In-Zn 산화물에 Hf를 첨가한 산화물 반도체를 채널 영역에 포함하는 산화물 박막 트랜지스터와 관련된다.
본 발명의 실시예에서는 Hf, In 및 Zn을 포함하며, Hf, In 및 Zn 원자의 전체 함량 대비 In 원자의 조성비가 20 내지 46 at.% 범위인 산화물 반도체를 제공한다.
상기 산화물 반도체에서 In, Zn 및 Hf 원자의 전체 원소 함량대비 상기 In의 조성비가 20 내지 38 at.% 범위일 수 있으며, 또한 25 내지 38 at.% 일 수 있다.
상기 산화물 반도체에서 In, Zn 및 Hf 원자의 전체 원소 함량대비 상기 Hf의 조성비가 2 내지 16 at.% 범위일 수 있다.
상기 산화물 반도체에서 In, Zn 및 Hf 원자의 전체 원소 함량대비 상기 Hf의 조성비가 2 내지 10 at.% 범위일 수 있다.
상기 산화물 반도체는 I족 원소, II족 원소, III족 원소, IV족 원소, V족 원소 또는 Ln 계열 원소를 더 포함할 수 있다.
상기 산화물 반도체는 비정질일 수 있다.
상기 산화물 반도체는 나노결정질일 수 있다.
또한, 본 발명의 다른 실시예에서는 산화물 박막 트랜지스터에 있어서,
게이트;
상기 게이트에 대응되는 위치에 형성된 것으로, Hf, In 및 Zn을 포함하며, Hf, In 및 Zn 원자의 전체 함량 대비 In 원자의 조성비가 20 내지 46 at.% 범위인 산화물 반도체를 포함하여 형성된 채널;
상기 게이트 및 채널 사이에 형성되는 게이트 절연체; 및
상기 채널의 양측부와 각각 접촉하며 형성된 소스 및 드레인을 포함하는 산화물 박막 트랜지스터를 제공한다.
최적의 조성을 지닌 Hf-In-Zn 산화물 반도체를 제공하여, a-Si의 장점(대형화, 높은 균일도) 및 poly-Si(고성능, 고신뢰성)의 장점을 모두 나타낼 수 있다. 그리고, LCD, OLED에 사용되는 구동 트랜지스터의 채널물질로 적용될 수 있으며, 메모리 소자의 주변회로를 구성하는 트랜지스터, 또는 선택 트랜지스터의 채널 물질로 적용될 수 있다.
도 1a 및 도 1b는 본 발명의 실시예에 의한 산화물 반도체를 포함하는 박막 트랜지스터의 구조를 나타낸 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 제조 방법을 나타낸 도면이다.
도 3a 및 도 3b는 Hf이 상대적으로 많이 포함된 채널로 형성된 산화물 박막 트랜지스터의 드레인-소스 전압(Vds)이 0.1V 및 10V인 경우, 게이트-소스 전압(Vgs)에 대한 드레인-소스 전류(Ids) 값을 측정한 그래프를 나타낸 도면이다.
도 4a 및 도 4b는 In이 상대적으로 많이 포함된 채널로 형성된 산화물 박막 트랜지스터의 드레인-소스 전압(Vds)이 0.1V 및 10V인 경우, 게이트-소스 전압(Vgs)에 대한 드레인-소스 전류(Ids) 값을 측정한 그래프를 나타낸 도면이다.
도 5a 내지 도 5d는 Zn이 상대적으로 많이 포함된 채널로 형성된 산화물 박막 트랜지스터에 대해 게이트 전압 바이어스 스트레스 테스트(gate voltage bias stress test)를 위하여 시간에 따라 드레인-소스 전압(Vds)이 10V인 경우의 게이스-소스 전압(Vgs)에 대한 드레인-소스 전류(Ids) 값을 측정한 결과를 나타낸 그래프이다.
도 6a 내지 도 6c는 조성이 다른 Hf-In-Zn 산화물로 각각 형성된 채널을 포함하는 산화물 박막 트랜지스터에 대해 NBITS(negative bias illumination thermal stress) 조건에서의 시간에 따른 게이트-소스 전압(VGS)에 대한 드레인-소스 전류(Ids) 값을 측정한 결과를 나타낸 그래프이다.
도 6d는 상기 도 6a 내지 도 6c의 측정 결과에 따라 각 샘플의 문턱 전압 변화량을 나타낸 그래프이다.
도 2a 내지 도 2e는 본 발명의 실시예에 의한 산화물 박막 트랜지스터의 제조 방법을 나타낸 도면이다.
도 3a 및 도 3b는 Hf이 상대적으로 많이 포함된 채널로 형성된 산화물 박막 트랜지스터의 드레인-소스 전압(Vds)이 0.1V 및 10V인 경우, 게이트-소스 전압(Vgs)에 대한 드레인-소스 전류(Ids) 값을 측정한 그래프를 나타낸 도면이다.
도 4a 및 도 4b는 In이 상대적으로 많이 포함된 채널로 형성된 산화물 박막 트랜지스터의 드레인-소스 전압(Vds)이 0.1V 및 10V인 경우, 게이트-소스 전압(Vgs)에 대한 드레인-소스 전류(Ids) 값을 측정한 그래프를 나타낸 도면이다.
도 5a 내지 도 5d는 Zn이 상대적으로 많이 포함된 채널로 형성된 산화물 박막 트랜지스터에 대해 게이트 전압 바이어스 스트레스 테스트(gate voltage bias stress test)를 위하여 시간에 따라 드레인-소스 전압(Vds)이 10V인 경우의 게이스-소스 전압(Vgs)에 대한 드레인-소스 전류(Ids) 값을 측정한 결과를 나타낸 그래프이다.
도 6a 내지 도 6c는 조성이 다른 Hf-In-Zn 산화물로 각각 형성된 채널을 포함하는 산화물 박막 트랜지스터에 대해 NBITS(negative bias illumination thermal stress) 조건에서의 시간에 따른 게이트-소스 전압(VGS)에 대한 드레인-소스 전류(Ids) 값을 측정한 결과를 나타낸 그래프이다.
도 6d는 상기 도 6a 내지 도 6c의 측정 결과에 따라 각 샘플의 문턱 전압 변화량을 나타낸 그래프이다.
이하, 도면을 참조하여 본 발명의 실시예에 의한 산화물 반도체 및 이를 포함하는 산화물 박막 트랜지스터에 대해 상세히 설명하고자 한다. 참고로, 도면에 도시된 각 층의 두께 및 폭은 설명을 위하여 다소 과장되게 표현되었음을 명심하여야 한다.
본 발명의 실시예에 의한 산화물 반도체는 Zn 산화물 계열인 In-Zn 산화물에 Hf이 첨가된 산화물 반도체로서, Hf, In 및 Zn 원소가 각각 산소와 결합한 형태(HfO2, In2O3, ZnO)로 존재할 수 있으며, Hf, In 및 Zn 원소 중 두개 또는 세개의 원소가 산소를 공유하는 형태로 존재할 수 있다. 상기 In-Zn 산화물에 Hf이 첨가된 산화물 반도체는 비정질이거나, 혼합결정질이거나 나노 결정질일 수 있다.
Hf은 전기 음성도가 1.3으로써, 전기 음성도가 3.5인 산소와의 전기 음성도 차이가 2.2로 이온 결합이 상당히 강한 산화물을 형성한다. 그리고, Hf의 이온 반지름은 0.078nm로써, 이온 반지름이 0.074nm인 Zn과 비슷하다. 따라서, In-Zn 산화물에 Hf이 첨가되는 경우 결정 격자의 변형이 없이 Zn과 치환이 용이하게 발생될 수 있다.
a-Si:H의 경우는 공유결합을 하고 있는데, 이 결합은 방향성을 가지는 sp3 결합을 하여 비정질상으로 존재하게 되면 결합을 하고 있는 전자 구름이 뒤틀어지게 된다. 이로 인하여 약한 결합(weak bond)이 존재하게 된다. 이러한 결합구조를 가진 TFT를 장기간 구동하게 되면 결합 영역에 전자(electron) 또는 홀(hole)이 축적되면서 결과적으로 결합이 끊어지게 되어 문턱 전압(Vth) 변화에 따른 신뢰성에 문제가 발생한다. 반면, 이온결합의 경우는 양이온 전자구름의 크기가 커서 산소 음이온의 결합에 관계없이 겹치게(overlap) 되어 결정상이든 비정질상이든 약한 결합이 존재하지 않기 때문에 문턱 전압의 변화가 거의 없거나 작다. 따라서, 신뢰성이 높은 박막 트랜지스터를 제조에 기여하는 것으로 판단된다. 여기서, Hf이 추가된 In-Zn 산화물은 이러한 이온 결합이 대부분의 결합을 형성하여 트랜지스터 특성 제어가 용이해질 수 있다. 다만, 모든 결합이 이온 결합일 필요는 없다.
여기서, In-Zn 산화물 반도체에 Hf이 첨가된 Hf-In-Zn 산화물은, 전체 In, Zn 및 Hf 의 원소함량 대비 In 원소의 조성비는 20 < In ≤ 49 at.% 범위가 될 수 있으며, Hf원소의 조성비는 2 내지 16 at.% 범위로 형성될 수 있다. 그리고, 전체 In, Zn 및 Hf 의 원소함량 대비 Zn은 Zn ≥ 30 at.%의 조성비가 될 수 있으며, Zn은 In과 비교하여 더 큰 조성비를 지녀, Zn/In 비는 1이상일 수 있다.
상기 Hf-In-Zn 산화물 반도체에는 I족 원소(Li, K), II족 원소(Mg, Ca, Sr), III족 원소(Ga, Al, In, Y), IV족 원소(Ti, Zr, Si, Sn, Ge), V족 원소(Ta, Vb, Nb, Sb) 또는 Ln 계열 원소(La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu) 등이 추가적으로 포함될 수 있다.
이와 같은 Hf-In-Zn 산화물 반도체는 a-Si의 장점(대형화, 높은 균일도) 및 poly-Si(고성능, 고신뢰성)의 장점을 모두 나타낼 수 있다. 그리고, LCD, OLED에 사용되는 구동 트랜지스터의 채널물질로 적용될 수 있으며, 메모리 소자의 주변회로를 구성하는 트랜지스터, 또는 선택 트랜지스터의 채널 물질로 적용될 수 있다.
도 1a 및 도 1b는 본 발명의 실시예에 의한 산화물 반도체를 포함하는 박막 트랜지스터의 구조를 나타낸 단면도이다. 도 1a의 경우, 바텀 게이트(bottom gate)형 박막 트랜지스터를 나타내었으며, 도 1b은 탑 게이트(top gate)형 박막 트랜지스터를 나타내었다.
도 1a를 참조하면, 기판(11)의 일영역 상에 형성된 게이트 전극(13), 기판(11) 및 게이트 전극(13) 상에 형성된 게이트 절연층(14)을 포함한다. 만일 기판(11)이 실리콘으로 형성된 경우, 기판(10) 표면에 열산화 공정에 의한 산화층(12)을 더 포함할 수 있다. 게이트(13)에 대응되는 게이트 절연층(14) 상에는 Hf-In-Zn 산화물로 형성된 채널(15)을 포함하며, 채널(15)의 양측부 및 게이트 절연층(14) 상에는 소스(16a) 및 드레인(16b)이 형성되어 있다.
도 1b를 참조하면, 기판(101) 상에 각각 형성된 소스(102a) 및 드레인(102b)를 포함하며, 소스(102a), 드레인(102b)에 Hf-In-Zn 산화물로 형성된 채널(103)을 포함한다. 채널(103) 및 기판(101) 상에는 게이트 절연층(104)이 형성되어 있으며, 채널(103)에 대응되는 게이트 절연층(104) 상에는 게이트 전극(105)이 형성되어 있다.
도 1a 및 도 1b에 나타낸 산화물 박막 트랜지스터를 형성하는 각 층의 형성 물질에 대해 설명하면 다음과 같다. 기판(11, 101)은 일반적인 반도체 소자에 사용되는 기판을 사용할 수 있으며, 예를 들어 실리콘, 글래스(glass), 플라스틱, 유기물 재료 또는 금속 포일(metal foil) 등을 사용할 수 있다. 기판(11, 101)이 실리콘으로 형성된 경우에, 기판(11, 101) 표면에는 열산화 공정에 의한 실리콘 산화층(SiO2)이 더 포함될 수 있다. 게이트 전극(13, 105), 소스(16a, 102a) 및 드레인(16b, 102b)은 전도성 물질로 형성된 것일 수 있다. 전도성 물질은 예를 들어 Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 IZO(InZnO) 또는 AZO(AlZnO)와 같은 금속 또는 전도성 산화물일 수 있다. 게이트 절연층(14, 104)은 통상적인 반도체 소자에 사용되는 절연 물질을 사용하여 형성된 것일 수 있다. 절연 물질은 예를 들어, Si 질화물과 같은 질화물, Si 산화물, Hf 산화물, Al 산화물과 같은 산화물 또는 이들의 혼합물일 수 있으며, 유기물 및 유무기 복합 재료를 사용할 수 있다.
이하, 도 2a 내지 도 2e를 참조하여 Hf-In-Zn 산화물 박막 트랜지스터의 제조 방법에 대해 설명하고자 한다.
도 2a를 참조하면, 먼저 기판(11)을 마련한다. 기판(11)은 실리콘, 글래스(glass), 플라스틱, 유기물 재료 또는 금속 포일(metal foil)을 사용할 수 있다. 여기서, 실리콘을 기판(11)으로 사용하는 경우, 선택적으로 열산화 공정에 의해 기판(11) 표면에 절연층(12)을 형성할 수 있다. 그리고, 기판(11) 상에 금속 또는 전도성 금속 산화물 등의 전도성 물질(13a)을 도포한다. 전도성 물질(13a)은 예를 들어 Ti, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu와 같은 금속 또는 IZO(InZnO) 또는 AZO(AlZnO)와 같은 금속 또는 전도성 산화물일 수 있다.
도 2b 및 도 2c를 참조하면, 전도성 물질(13a)을 패터닝함으로써 게이트 전극(13)을 형성하고, 기판(11) 및 게이트 전극(13) 상에 절연 물질을 도포하여 게이트 절연층(14)을 형성한다. 절연 물질은 Si 질화물과 같은 질화물, Si 산화물, Hf 산화물, Al 산화물과 같은 산화물 또는 이들의 혼합물일 수 있으며, 유기물 및 유무기 복합 재료일 수 있다.
도 2d를 참조하면, 게이트 절연층(14) 상에 채널 물질을 PVD, CVD, ALD 또는 Solution Process 등의 공정으로 도포한 뒤, 패터닝하여 채널(15)을 형성한다. 채널(15)은 Hf-In-Zn 산화물로서, 예를 들어 스퍼터링(sputtering) 공정으로 채널(15)을 형성하는 경우, In 산화물, Zn 산화물 및 Hf 산화물로 형성된 각각의 타겟을 독립적으로 챔버 내에 장착하여 코스퍼터링(cosputtering) 공정으로 채널(15)을 형성할 수 있다. 만일 최적 조성이 설정된 경우, Hf-In-Zn 산화물의 단일 타겟으로 채널(15)을 형성할 수 있다.
도 2e를 참조하면, 금속 또는 전도성 금속 산화물 등의 물질을 채널(15) 및 게이트 절연층(14) 상에 도포한 뒤, 채널(15)의 상부를 노출되도록 패터닝을 실시하여 소스(16a) 및 드레인(16b)를 형성한다.
상술한 바와 같은 방법으로 산화물 반도체 박막 트랜지스터를 제조하여 전기적 특성을 측정하였다. 게이트 전극, 소스 및 드레인은 Mo로 형성하였고, 게이트 절연층은 Si 질화물로 형성하였다. 그리고, 채널은 LTS사의 Hf 산화물, In 산화물 및 Zn 산화물 각각의 타겟을 ULVAC SME-200U(모델명) 스퍼터링 장비의 챔버 내에 장착하여 코스퍼터링 공정으로 약 70nm 두께의 Hf-In-Zn 산화물로 채널을 형성하였다. Hf-In-Zn 산화물의 각 원소의 함량은 ICP(Inductively coupled plasma)-AES(Atomic Emission Spectroscopy)를 이용하여 측정하였다.
도 3a 및 도 3b는 Hf이 상대적으로 많이 포함된 채널로 형성된 산화물 박막 트랜지스터의 드레인-소스 전압(Vds)이 0.1V 및 10V인 경우, 게이트-소스 전압(Vgs)에 대한 드레인-소스 전류(Ids) 값을 측정한 그래프를 나타낸 도면이다. 여기서, 도 3a의 산화물 반도체의 경우 Hf-In-Zn의 at.%비가 12:34:54이며, 도 3b의 경우 11:51:38이다. 도 3a 및 도 3b를 참조하면, Hf 첨가량이 상대적으로 많은 경우 캐리어 양이 감소하여 채널 이동도(mobility)가 약 0.65cm2/V.s로 낮은 값을 나타내었다. Hf-In-Zn 산화물 반도체의 경우, Hf의 상대적인 양을 2 내지 16 at.%로 형성하며, 높은 채널 이동도를 나타내기 위해 2 내지 10 at.% 범위로 형성할 수 있다.
도 4a 및 도 4b는 In이 상대적으로 많이 포함된 채널로 형성된 산화물 박막 트랜지스터의 드레인-소스 전압(Vds)이 0.1V 및 10V인 경우, 게이트-소스 전압(Vgs)에 대한 드레인-소스 전류(Ids) 값을 측정한 그래프를 나타낸 도면이다. 도 4a의 산화물 반도체의 경우 Hf-In-Zn의 at.%비가 6:66:28이며, 도 3b의 경우 Hf-In-Zn의 at.%비가 4:80:16이다. 도 4a 및 도 4b를 참조하면, 게이트 전압에 따른 소스-드레인 전류 값의 변화가 거의 없어 박막 트랜지스터의 스위칭 특성이 나타나지 않는 것을 알 수 있다. Hf-In-Zn 산화물 박막 트랜지스터의 경우 In의 at.% 비는 0 < In ≤ 60 at.% 범위로 유지해야 함을 알 수 있다.
도 5a 내지 도 5d는 Zn이 상대적으로 많이 포함된 채널로 형성된 산화물 박막 트랜지스터에 대해 게이트 전압 바이어스 스트레스 테스트(gate voltage bias stress test)를 위하여 시간에 따라 드레인-소스 전압(Vds)이 10V인 경우의 게이트-소스 전압(Vgs)에 대한 드레인-소스 전류(Ids) 값을 측정한 결과를 나타낸 그래프이다. 여기서는 하나의 샘플에 대해 최초 데이타 측정 후 3시간(=10800초) 동안 1800초(=30분) 간격으로 데이타를 측정한 결과를 나타내었다. 여기서 바이어스 스트레스 조건은 게이트 전극에 -20V를 인가하고, 동시에 소스 드레인 전극 사이에 10V를 인가하여 바이어스 스트레스 시간별로 문턱 전압(Vth)의 변화를 측정하였으며, 이에 따라 신뢰성 특성을 평가할 수 있다. 도 5a의 산화물 반도체의 경우 Hf-In-Zn의 at.%비가 5:25:70이며, 도 5b의 경우 Hf-In-Zn의 at.%비가 2:46:52이며, 도 5c의 경우 Hf-In-Zn의 at.%비가 6:56:38이며, 도 5d는 6:20:74이다.
도 5a 및 도 5b의 경우, 안정된 트랜지스터의 스위칭 특성 결과가 나타나는 것을 알 수 있다. 즉, In의 at.% 비를 20 내지 46 at.%로 하여 안정된 스위칭 특성을 지니도록 할 수 있다. 도 5c의 경우, 트랜지스터 스위칭 특성이 나타나지만, 시간에 따라 다소 편차가 발생하는 것을 알 수 있다.
결과적으로 Hf-In-Zn 산화물에서 In의 at.%는 20 내지 46 at.%이며, Zn은 30at.% 이상이며, Hf가 2 내지 16 at.%로 포함된 조성 범위에서 산화물 박막 트랜지스터의 전기적 특성이 안정될 수 있음을 확인할 수 있다.
도 6a 내지 도 6c는 조성이 다른 Hf-In-Zn 산화물로 각각 형성된 채널을 포함하는 산화물 박막 트랜지스터에 대해 NBITS(negative bias illumination thermal stress) 조건에서의 시간에 따른 게이트-소스 전압(VGS)에 대한 드레인-소스 전류(Ids) 값을 측정한 결과를 나타낸 그래프이다. NBITS는 게이트 전압 바이어스 스트레스 테스트에 소자의 열화를 가속시킬 수 있는 조건으로 열적, 광학적 스트레스 조건을 더 추가한 것이다. 특히 산화물 박막 트랜지스터의 경우, 특히 LCD와 같은 디스플레이에 응용 되기 때문에 TFT 소자의 신뢰성 평가에 광학적 스트레스 테스트는 중요한 사항일 수 있다.
실험 조건으로 섭씨 약 60도, 1 atm의 N2 분위기 하에서, 약 140 lumen/m2 의 조명을 샘플에 인가하면서 게이트-소스 전압(VGS)을 -20V, 드레인-소스 전압(VDS)을 10V를 각각 인가하였다. 도 6a의 산화물 반도체의 경우 Hf-In-Zn의 at.%비가 10:56:34이며, 도 6b의 경우 10:45:54이며, 도 6c의 경우 10:38:52이다. 각 샘플에 대해 스트레스를 가하지 않은 상태에서 최초 데이타를 측정하였으며, 3시간 동안 30분 간격으로 데이타를 측정하여 그 결과를 나타내었다.
도 6a 내지 도 6c를 참조하면, 스트레스를 가하는 과정에서 시간이 지날수록 트랜스퍼 커브가 좌측으로 이동하는 현상이 발생하는 것을 확인할 수 있다. 구체적으로 도 6a의 경우 스트레스를 가하는 시간에 따른 소자의 문턱 전압(Vth) 변화가 가장 크며, 도 6c의 경우 그 변화가 가장 작은 결과를 나타내는 것을 알 수 있다. 이는 도 6d에서 확인할 수 있다.
도 6d는 상기 도 6a 내지 도 6c의 측정 결과에 따라 각 샘플의 문턱 전압 변화량을 나타낸 그래프이다. 여기서, 가로축은 스트레스 인가 시간을 나타낸 것이며, 세로축은 문턱 전압 변화량을 나타낸 것이다. Device A는 도 6a의 샘플을 나타내며, Device B는 도 6B의 샘플을 나타내며, Device C는 도 6c의 샘플을 나타낸다. 도 6d를 참조하면, 3시간의 스트레스를 인가한 경우, 문턱 전압의 크기는 (-) 방향으로 변화하게 되며, 여기서 Device C의 문턱 전압 변화량이 약 -3.5V로 가장 작으며, Device A의 문턱 전압 변화량이 약 -7.8V로 가장 큰 것을 알 수 있다.
상기 도 6a 내지 도 6d에 나타낸 데이타에 따르면, Hf-In-Zn 산화물 박막 트랜지스터의 경우, Hf-In-Zn 내의 In의 at.%가 클수록 스트레스 조건에서 문턱 전압의 변화가 심한 것을 알 수 있다. 따라서, 상술한 바와 같이, Hf-In-Zn 산화물 박막 트랜지스터에서, Hf-In-Zn 중 In의 at.%가 큰 경우에는 문턱 전압의 변화가 커져서 우수한 특성을 지닌 산화물 박막 트랜지스터의 구현이 쉽지 않은 것을 알 수 있다.
도 5a 내지 5d의 분석결과 및 도 6a 내지 6d의 분석 결과를 참조로 할 때, In, Zn 및 Hf 원자의 전체 원소 함량대비 상기 In의 조성비를 20 내지 38at% 범위로 하여 산화물 반도체의 스위칭 특성을 안정화시킬 수 있다. 또한 상기 In의 조성비는 25at% 내지 38at%의 범위가 될 수 있다.
상술한 바와 같은 실시예를 통해서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상에 의해 산화물 반도체를 이용하여 LCD, OLED 등 평판 디스플레이의 구동 트랜지스터, 메모리 소자의 주변회로 구성을 위한 트랜지스터 등의 다양한 전자 소자를 제조할 수 있을 것이다. 본 발명의 실시예에 의한 산화물 박막 트랜지스터는 바텀 게이트형 또는 탑 게이트형으로 사용될 수 있다. 결과적으로 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
11, 101... 기판 12... 절연층
13, 105... 게이트 전 14, 104... 게이트 절연층
15... 채널 16a, 102a... 소스
16b, 102b... 드레인
13, 105... 게이트 전 14, 104... 게이트 절연층
15... 채널 16a, 102a... 소스
16b, 102b... 드레인
Claims (16)
- Hf, In 및 Zn을 포함하며, Hf, In 및 Zn 원자의 전체 함량 대비 In 원자의 조성비가 20 내지 46 at.% 범위인 산화물 반도체.
- 제 1항에 있어서,
상기 산화물 반도체에서 In, Zn 및 Hf 원자의 전체 원소 함량대비 상기 In의 조성비가 20 내지 38at% 범위인 산화물 반도체. - 제 1항에 있어서,
상기 산화물 반도체에서 In, Zn 및 Hf 원자의 전체 원소 함량대비 상기 In의 조성비가 25 내지 38at% 범위인 산화물 반도체. - 제 1항에 있어서,
상기 산화물 반도체에서 In, Zn 및 Hf 원자의 전체 원소 함량대비 상기 Hf의 조성비가 2 내지 16 at% 범위인 산화물 반도체. - 제 4항에 있어서,
상기 산화물 반도체에서 In, Zn 및 Hf 원자의 전체 원소 함량대비 상기 Hf의 조성비가 2 내지 10 at% 범위인 산화물 반도체. - 제 1항에 있어서,
상기 산화물 반도체는 I족 원소, II족 원소, III족 원소, IV족 원소, V족 원소 또는 Ln 계열 원소를 더 포함하는 산화물 반도체. - 제 1항에 있어서,
상기 산화물 반도체는 비정질인 산화물 반도체. - 제 1항에 있어서,
상기 산화물 반도체는 나노결정질인 산화물 반도체. - 산화물 박막 트랜지스터에 있어서,
게이트;
상기 게이트에 대응되는 위치에 형성된 것으로, Hf, In 및 Zn을 포함하며, Hf, In 및 Zn 원자의 전체 함량 대비 In 원자의 조성비가 20 내지 46 at.% 범위인 산화물 반도체를 포함하여 형성된 채널;
상기 게이트 및 채널 사이에 형성되는 게이트 절연체; 및
상기 채널의 양측부와 각각 접촉하며 형성된 소스 및 드레인을 포함하는 산화물 박막 트랜지스터. - 제 9항에 있어서,
상기 산화물 반도체에서 In, Zn 및 Hf 원자의 전체 원소 함량대비 상기 In의 조성비가 20 내지 38 at.% 범위인 산화물 박막 트랜지스터. - 제 9항에 있어서,
상기 산화물 반도체에서 In, Zn 및 Hf 원자의 전체 원소 함량대비 상기 In의 조성비가 25 내지 38 at.% 범위인 산화물 박막 트랜지스터 . - 제 9항에 있어서,
상기 산화물 반도체에서 In, Zn 및 Hf 원자의 전체 원소 함량대비 상기 Hf의 조성비가 2 내지 16 at.% 범위인 산화물 박막 트랜지스터. - 제 12항에 있어서,
상기 산화물 반도체에서 In, Zn 및 Hf 원자의 전체 원소 함량대비 상기 Hf의 조성비가 2 내지 10 at.% 범위인 산화물 박막 트랜지스터. - 제 9항에 있어서,
상기 산화물 반도체는 I족 원소, II족 원소, III족 원소, IV족 원소, V족 원소 또는 Ln 계열 원소를 더 포함하는 산화물 박막 트랜지스터. - 제 9항에 있어서,
상기 산화물 반도체는 비정질인 산화물 박막 트랜지스터. - 제 9항에 있어서,
상기 산화물 반도체는 나노결정질인 산화물 박막 트랜지스터.
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