KR101512818B1 - 산화물 반도체 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

개시된 산화물 반도체 트랜지스터는 산화물 반도체로 이루어진 채널층과 제1 게이트 사이에 형성되는 제1 게이트 절연막; 및 채널층과 제2 게이트 사이에 형성되는 제2 게이트 절연막;을 포함하며, 상기 제1 게이트 절연막 및 제2 게이트 절연막은 서로 다른 물질로 이루어진다.

Description

산화물 반도체 트랜지스터 및 그 제조방법{Oxide semiconductor transistor and method of manufacturing the same}
산화물 반도체를 채널 물질로 사용한 산화물 반도체 트랜지스터 및 그 제조방법이 개시된다.
현재 박막 트랜지스터(Thin film transistor)는 다양한 응용 분야에 이용되고 있으며 특히, 디스플레이 분야에서 스위칭 및 구동 소자로 이용되고 있으며, 크로스 포인트형 메모리 소자의 선택 스위치로 사용되고 있다.
현재 TV용 패널로서 액정디스플레이(LCD)가 주축을 이루고 있는 가운데, 유기발광 디스플레이도 TV로의 응용을 위해 많은 연구가 진행되고 있다. TV용 디스플레이 기술 개발은 시장에서 요구하는 바를 충족시키는 방향으로 발전하고 있다. 시장에서 요구하는 사항으로는 대형화된 TV 또는 DID(Digital Information Display), 저가격, 고화질 (동영상표현력, 고해상도, 밝기, 명암비, 색재현력) 등이 있다. 이와 같은 요구 사항에 대응하기 위해서는 유리 등의 기판의 대형화와 함께, 우수한 성능을 갖는 디스플레이의 스위칭 및 구동소자로 적용될 박막 트랜지스터(TFT)가 요구된다.
디스플레이의 구동 및 스위칭 소자로서 사용되는 것으로, 비정질 실리콘 박막트랜지스터(a-Si TFT)가 있다. 이는 저가의 비용으로 2m가 넘는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 가장 널리 쓰이는 소자이다. 그러나, 디스플레이의 대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되어, 이동도 0.5 cm2/Vs수준의 기존의 a-Si TFT는 한계에 다다를 것으로 판단된다. 따라서 a-Si TFT보다 높은 이동도를 갖는 고성능 TFT 및 제조 기술이 필요하다.
a-Si TFT 대비 월등히 높은 성능을 갖는 다결정 실리콘 박막트랜지스터 (poly-Si TFT)는 수십에서 수백 cm2/Vs의 높은 이동도를 갖기 때문에, 기존 a-Si TFT에서 실현하기 힘들었던 고화질 디스플레이에 적용할 수 있는 성능을 갖는다. 또한, a-Si TFT에 비해 소자 특성 열화 문제가 매우 적다. 그러나, poly-Si TFT를 제작하기 위해서는 a-Si TFT에 비해 복잡한 공정이 필요하고 그에 따른 추가 비용도 증가한다. 따라서, p-Si TFT는 디스플레이의 고화질화나 OLED와 같은 제품에 응용되기 적합하지만, 비용 면에서는 기존 a-Si TFT에 비해 열세이므로 응용이 제한적인 단점이 있다. 그리고 p-Si TFT의 경우, 제조 장비의 한계나 균일도 불량과 같은 기술적인 문제로 현재까지는 1 m가 넘는 대형기판을 이용한 제조공정이 실현되고 있지 않기 때문에, TV 제품으로의 응용이 어렵다.
이에 따라 a-Si TFT의 장점과 poly-Si TFT의 장점을 모두 지닌 새로운 TFT기술에 대한 요구되었다. 이에 대한 연구가 활발히 진행되고 있는데, 그 대표적인 것으로 산화물 반도체 소자가 있다.
산화물 반도체 소자로 최근 각광을 받는 것으로 ZnO계 박막 트랜지스터이다. 현재 ZnO 계열 물질로 Zn 산화물, Ga-In-Zn 산화물 등이 소개되었다. ZnO계 반도체 소자는 저온 공정으로 제작이 가능하고 비정질 상이기 때문에 대면적화가 용이한 장점을 가진다. 또한, ZnO 계 반도체 필름은 고이동도의 물질로서 다결정 실리콘과 같은 매우 양호한 전기적 특성을 갖는다. 현재, 이동도(mobility)가 높은 산화물 반도체 물질층, 즉 ZnO 계열(based) 물질층을 박막 트랜지스터의 채널 영역에 사용하기 위한 연구가 진행되고 있다. ZnO 계열 물질로 Zn 산화물, Ga-In-Zn 산화물 등이 소개되었다.
본 발명의 한 측면은 산화물 반도체를 채널 물질로 사용한 트랜지스터 및 그 제조방법을 제공한다.
본 발명의 한 측면에 있어서,
산화물 반도체로 이루어진 채널층;
제1 게이트;
제2 게이트;
상기 채널층과 제1 게이트 사이에 형성된 제1 게이트 절연막; 및
상기 채널층과 제2 게이트 사이에 형성된 제2 게이트 절연막;을 구비하며,
상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 서로 다른 물질로 이루어지는 산화물 반도체 트랜지스터가 개시된다.
상기 제1 게이트 절연막은 산소를 포함하지 않는 물질로 이루어지며, 상기 제2 게이트 절연막은 산소를 포함하는 물질로 이루어질 수 있다. 구체적으로, 상기 제1 게이트 절연막은 실리콘 질화물로 이루어지며, 상기 제2 게이트 절연막은 실리콘 산화물로 이루어질 수 있다.
상기 제1 게이트 절연막 및 제2 게이트 절연막은 서로 다른 두께로 형성될 수 있다. 구체적으로, 상기 제1 게이트 절연막은 상기 제2 게이트 절연막보다 두껍게 형성될 수 있다.
상기 채널층의 양측 상부 또는 상기 채널층의 양측 하부에는 소스 전극 및 드레인 전극이 형성될 수 있다.
상기 제2 게이트는 상기 제1 게이트와 동기화되도록 상기 제1 게이트에 전기적으로 연결될 수 있다. 또한, 상기 제2 게이트는 제1 게이트와 연결되지 않은 독립된 라인에 전기적으로 연결될 수도 있다.
상기 산화물 반도체는 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 및 이들 물질에 Al, Ni, Cu, Ta, Mo, Hf 또는 Ti를 도핑한 물질 중 하나가 될 수 있다.
본 발명의 다른 측면에 있어서,
산화물 반도체로 이루어진 채널층;
제1 게이트;
제2 게이트;
상기 채널층과 제1 게이트 사이에 형성된 제1 게이트 절연막; 및
상기 채널층과 제2 게이트 사이에 형성된 제2 게이트 절연막;을 구비하며,
상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 서로 다른 두께로 형성되는 산화물 반도체 트랜지스터가 개시된다.
상기 제1 게이트 절연막은 상기 산화물 반도체로 이루어진 채널층;
제1 게이트;
제2 게이트;
상기 채널층과 제1 게이트 사이에 형성된 제1 게이트 절연막;
상기 채널층과 제2 게이트 사이에 형성된 제2 게이트 절연막;을 구비하며,
상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 서로 다른 두께로 형성되는 산화물 반도체 트랜지스터가 개시된다.
상기 제1 게이트 절연막은 상기 제2 게이트 절연막보다 두껍게 형성될 수 있다. 예를 들면, 상기 제1 게이트 절연막의 두께는 2000Å ~ 1㎛ 이고, 상기 제2 게이트 절연막의 두께는 500Å ~ 5000Å 가 될 수 있다. 그리고, 상기 제1 게이트 절연막 및 제2 게이트 절연막은 서로 다른 물질로 이루어질 수 있다.
본 발명의 다른 측면에 있어서,
기판 상에 제1 게이트 및 제1 게이트 절연막을 순차적으로 형성하는 단계;
상기 제1 게이트 절연막 상에 산화물 반도체로 이루어진 채널층을 형성하는 단계;
상기 채널층을 덮도록 제2 게이트 절연막을 형성하는 단계; 및
상기 제2 게이트 절연막 상에 제2 게이트를 형성하는 단계;를 포함하는 산화물 반도체 트랜지스터의 제조방법이 개시된다.
여기서, 상기 제1 게이트 절연막 및 제2 게이트 절연막은 서로 다른 물질로 형성될 수 있다 그리고, 상기 제1 게이트 절연막 및 제2 게이트 절연막은 서로 다른 두께로 형성될 수 있다.
상기 채널층 내의 상부에 산소를 공급하기 위하여 산소 이온을 포함하는 플라즈마 처리 공정을 수행하는 단계가 더 포함될 수 있다.
산화물 반도체로 이루어진 채널층의 상 하부 각각에 게이트를 형성함으로써 문턱 전압을 양의 방향으로 이동시킬 수 있으며, 또한 하나의 게이트를 가지는 산화물 반도체 박막 트랜지스터보다 이동도가 증가함으로써 동일한 구동 전압에서 작동 전류를 증대시킬 수 있다. 그리고, 바이어스 인가 시간에 따른 문턱 전압 변화량을 줄일 수 있으므로, 전기적인 신뢰성이 향상될 수 있다.
본 발명의 실시예는 산화물 반도체를 채널 물질로 사용하는 박막 트랜지스터를 제공한다. 그리고, 이러한 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 액정 디스플레이(LCD), 유기발광소자(OLED) 등과 같은 디스플레이 장치의 구동 회로부 및 화소부에 적용될 수 있다. 한편, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 상기 구동 회로부와 화소부 중 어느 하나에만 적용되는 것도 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
도 1은 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 단면을 도시한 것이다.
도 1을 참조하면, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 채널층(116)과, 상기 채널층(116)의 일면 상에 순차적으로 형성되는 제1 게이트 절연막(110) 및 제1 게이트(112)와, 상기 채널층(116)의 타면 상에 순차적으로 형성되는 제2 게이트 절연막(120) 및 제2 게이트(122)를 포함한다. 여기서, 상기 제1 게이트 절연막(110)과 제2 게이트 절연막(120)은 서로 다른 물질로 이루어질 수 있다. 그리고, 상기 제1 게이트 절연막(110)과 제2 게이트 절연막(120)은 서로 다른 두께로 형성될 수 있다.
구체적으로, 기판(100) 상에는 제1 게이트(112) 및 제1 게이트 절연막(110)이 순차적으로 형성되어 있다. 상기 기판(100)으로는 투명 기판으로서 유리 기판이 일반적으로 사용되며, 이외에도 투명한 플라스틱 기판이 사용될 수도 있다. 상기 기판(100) 상에는 제1 게이트(112)가 형성되어 있다. 한편, 도 1에는 도시되어 있지 않으나, 상기 기판(100) 상에는 상기 제1 게이트(112)와 전기적으로 연결되어 상기 제1 게이트(112)에 소정 전압을 인가하는 게이트 라인(도 6의 211)이 형성될 수 있다. 상기 제1 게이트(112)는 기판(100) 상에 Mo 등과 같은 게이트 금속을 증착한 다음, 이를 패터닝함으로써 형성될 수 있다.
상기 기판(100) 상에는 상기 제1 게이트(112)를 덮도록 제1 게이트 절연막(110)이 형성되어 있다. 본 실시예에서, 상기 제1 게이트 절연막은(110) 후술하는 제2 게이트 절연막(120)과 다른 물질로 이루어질 수 있다. 구체적으로, 상기 제1 게이트 절연막(110)은 산소를 포함하지 않은 물질, 예를 들면, 실리콘 질화물로 이루어질 수 있다. 한편, 상기 제1 게이트 절연막(110)은 제2 게이트 절연막(120)과 다른 두께로 형성될 수 있다. 구체적으로, 상기 제1 게이트 절연막(110)의 두께(d1)는 제2 게이트 절연막(120)의 두께(d2)보다 두꺼울 수 있다. 예를 들면, 상기 제1 게이트 절연막(110)의 두께(d1)는 대략 2000Å ~ 1㎛ 정도가 될 수 있다. 하지만 이에 한정되는 것은 아니다.
상기 제1 게이트 절연막(110) 상에는 산화물 반도체로 이루어진 채널층(116)이 소정 두께로 형성되어 있다. 상기 채널층(116)은 상기 제1 게이트(112)의 상부에 위치한다. 상기 산화물 반도체는 예를 들면, Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 및 이들 물질에 Al, Ni, Cu, Ta, Mo, Hf 또는 Ti를 도핑한 물질 중 하나가 될 수 있다. 상기 채널층(116)은 대략 10nm ~ 300nm의 두께로 형성될 수 있다. 하지만, 이에 한정되는 것은 아니다. 상기 채널층(116)은 산화물 반도체를 제1 게이트 절연막(110) 상에 소정 두께로 증착한 다음, 이를 패터닝함으로써 형성될 수 있다.
상기 산화물 반도체로 이루어진 채널층(116)의 상면 양측에는 각각 소스 전극(118a) 및 드레인 전극(118b)이 형성되어 있다. 상기 소스 전극(118a) 및 드레인 전극(118b)은 채널층(116)을 덮도록 제1 게이트 절연막(110) 상에 소정의 금속층을 형성한 다음, 이를 패터닝함으로써 형성될 수 있다. 여기서, 상기 금속층은 단일층 구조 또는 다층 구조를 가질 수 있다. 그리고, 상기 금속층은 예를 들면, Cu, Mo 및 Al 중 적어도 하나로 이루어질 수 있다. 한편, 도 1에 도시된 바와 달리 상기 소스 전극(118a) 및 드레인 전극(118b)은 채널층(116)의 양측 하면에 형성될 수도 있다. 상기 소스 전극(118a)은 데이터 라인(도 5의 219)과 전기적으로 연결될 수 있다.
상기 채널층(116), 소스 전극(118a) 및 드레인 전극(118b)을 덮도록 상기 제1 게이트 절연막(110) 상에는 제2 게이트 절연막(120)이 소정 두께로 형성되어 있다. 본 실시예에서, 상기 제2 게이트 절연막(120)은 전술한 바와 같이 제1 게이트 절연막(110)과 다른 물질로 이루어질 수 있다. 구체적으로, 상기 제2 게이트 절연막(120)은 산소를 포함하는 물질, 예를 들면 실리콘 산화물로 이루어질 수 있다. 또한, 상기 제2 게이트 절연막(120)은 제1 게이트 절연막(110)과 다른 두께로 형성될 수 있다. 구체적으로, 상기 제2 게이트 절연막(120)의 두께(d2)는 제1 게이트 절연막(110)의 두께(d1)보다 얇게 형성될 수 있다. 예를 들면, 상기 제2 게이트 절연막(120)의 두께(d2)는 500Å ~ 5000Å 정도가 될 수 있다. 하지만 이에 한정되는 것은 아니다.
상기 제2 게이트 절연막(120) 상에는 제2 게이트(122)가 형성되어 있다. 상기 제2 게이트(122)는 채널층(116)의 상부에 위치하게 된다. 상기 제2 게이트(122) 는 제1 게이트(112)와 동일한 물질(예를 들면, Mo 등)로 이루어질 수 있다. 한편, 상기 제2 게이트(122)는 후술하는 바와 같이 화소 전극(도 8의 260)과 동일한 물질(예를 들면, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 물질)로 이루어질 수도 있다. 상기 제2 게이트(122)는 대략 0.08㎛ ~ 100㎛의 선폭을 가지고 형성될 수 있다. 하지만 이에 한정되는 것은 아니다.
상기 제2 게이트(122)는 소정 전압이 인가됨에 따라 누설 전류를 억제하는 동시에 박막 트랜지스터의 턴 온(turn on) 상태에서의 작동 전류를 증대시키는 역할을 한다. 상기 제2 게이트(122)는 제1 게이트(112)와 전기적으로 연결되어 상기 제1 게이트(112)와 전기적으로 동기화될 수 있다. 이 경우, 상기 제2 게이트(122)는 상기 제2 게이트 절연막(120)과 제1 게이트 절연막(110)에 형성된 비아홀(도 7의 262)을 통하여 게이트 라인(도 6의 211)에 전기적으로 연결될 수 있다. 한편, 상기 제2 게이트(122)는 제1 게이트(112)와 전기적으로 연결되지 않은 독립된 라인(미도시)에 연결될 수도 있다. 상기 독립된 라인은 기판(100) 이나 다른 물질층 상에 형성될 수 있다. 이 경우, 상기 제2 게이트(122)에는 제1 게이트(112)와는 별도로 상기 독립된 라인을 통하여 소정의 직류 전압이 인가된다.
상기와 같은 구조의 산화물 반도체 박막 트랜지스터에서, 상기 제2 게이트(122)에 소정 전압이 인가되면 채널층(116) 내의 상부를 통해 흐르는 누설전류를 억제할 수 있고, 문턱 전압(threshold voltage)를 종래 보다 양의 방향 쪽으로 이동시킬 수 있다. 그리고, 박막 트랜지스터가 턴 온(turn on)된 상태에서는 채널층(116) 내의 상부 및 하부 모두에서 전류의 이득이 있으므로, 문턱 전압 이전의 기울기(subthreshold slope) 또는 이동도(mobility)가 향상된다. 따라서, 동일한 구동전압에서 종래 보다 높은 작동 전류를 얻을 수 있다.
도 2는 하나의 게이트(single gate)를 구비한 산화물 반도체 박막 트랜지스터와 두 개의 게이트(double gate)를 구비한 산화물 반도체 박막 트랜지스터의 I-V 특성을 비교하여 도시한 것으로, 더블 게이트 구조의 산화물 반도체 박막 트랜지스터에서는 두 개의 게이트를 전기적으로 동기화시켰을 때 측정된 결과를 보여준다. 여기서, 채널층을 구성하는 산화물 반도체로는 Ga-In-Zn Oxide가 사용되었으며, 제1 게이트 절연막 및 제2 게이트 절연막은 각각 실리콘 질화물 및 실리콘 산화물로 형성하였다. 그리고, 상기 제1 게이트 절연막 및 제2 게이트 절연막은 각각 4000Å 및 2000Å 의 두께로 형성하였다. 채널층 하부의 제1 게이트 전극, 소스 및 드레인 전극은 Mo으로 형성하였으며, 채널층 상부의 제2 게이트 전극은 In-Zn Oxide으로 형성하였다.
도 2를 참조하면, 두 개의 게이트(double gate)를 구비한 산화물 반도체 박막 트랜지스터에서는 문턱 전압이 하나의 게이트(single gate)를 구비한 산화물 박막 트랜지스터와 비교하여 양의 방향으로 대략 1.8V 정도 이동하였으며, 게이트 전압 0V에서의 전류는 1nA에서 1fA로 크게 감소하였다. 이는 제2 게이트 절연막 상에 형성된 제2 게이트에 의하여 채널층 내의 상부를 통해 흐르는 누설 전류가 억제되었기 때문이다. 그리고, 싱글 게이트 및 더블 게이트 구조의 박막 트랜지스터에서, 이동도(mobility)는 각각 9.1cm2/Vs 및 32.1cm2/Vs이었다. 따라서, 더블 게이트 구 조의 박막 트랜지스터는 이동도가 대략 3.5배 정도 증가하였음을 알 수 있다. 이는 제2 게이트 절연막 상에 형성된 제2 게이트에 의한 영향 뿐만아니라 제1 게이트 절연막 보다 얇은 두께로 형성된 제2 게이트 절연막의 영향에 기인하는 것으로 해석될 수 있다. 또한, 문턱 전압 이전의 기울기(subthreshold slope)는 각각 1.45 dec/V 및 1.85 dec/V 이었다. 따라서, 더블 게이트 구조의 박막 트랜지스터는 싱글 게이트 구조의 박막 트랜지스터보다 문턱 전압 이전의 기울기(subthreshold slope)가 대략 1.27배 정도 증가하였음을 알 수 있다.
도 3은 하나의 게이트를 구비한 산화물 반도체 박막 트랜지스터와 두 개의 게이트를 구비한 산화물 반도체 박막 트랜지스터의 I-V 특성을 비교하여 도시한 것으로, 더블 게이트 구조의 산화물 반도체 박막 트랜지스터에서는 제2 게이트를 독립된 라인에 연결시켰을 때 측정된 결과를 보여준다. 도 4에서 V1 및 V2는 각각 제1 및 제2 게이트에 인가되는 전압을 나타낸다. 여기서, 채널층을 구성하는 산화물 반도체로는 Ga-In-Zn Oxide가 사용되었으며, 게이트절연막 및 제2 게이트 절연막은 각각 실리콘 질화물 및 실리콘 산화물로 형성하였다. 그리고, 상기 제1 게이트 절연막 및 제2 게이트 절연막은 각각 4000Å 및 2000Å 의 두께로 형성하였다. 채널층 하부의 제1 게이트, 소스 및 드레인 전극은 Mo으로 형성하였으며, 채널층 상부의 제2 게이트는 In-Zn Oxide으로 형성하였다.
도 3을 참조하면, 제2 게이트 전압(V2)이 -10V인 경우에는 제1 게이트 전압(V1)이 -20V ~ 20V의 범위 내에서 박막 트랜지스터는 항상 턴 오프된 상태이다. 그러나, 제2 게이트 전압(V2)이 +10V인 경우에는 문턱 전압이 싱글 게이트 구조보다 음의 방향 쪽으로 이동하고, 작동 전류를 증가한다. 그리고, 제2 게이트 전압(V2)이 0V인 경우에는 문턱 전압이 싱글 게이트 구조보다 양의 방향으로 대략 7V 정도 이동하였다. 이와 같이, 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터에서는 I-V 특성이 제1 게이트보다 오히려 제2 게이트에 의존하는 특성을 보여준다. 이는 본 실험에서 제작된 본 발명의 실시예에 따른 박막 트랜지스터는 산화물 반도체로 이루어진 채널층이 대략 700Å 정도로 얇은 두께로 형성되었기 때문에 제1 및 제2 게이트에 의하여 형성된 전계가 채널층 내의 상부 및 하부 모두에 영향을 줄 수 있는 구조이기 때문으로 보인다. 그리고, 제1 게이트 절연막이 4000Å 두께의 실리콘 질화막으로 형성되고 제2 게이트 절연막은 2000Å 두께의 실리콘 산화막으로 형성됨으로써 제2 게이트 절연막의 캐퍼시턴스가 제1 게이트 절연막의 캐퍼시터스 보다 컸기 때문에 제2 게이트의 영향이 크게 관찰된 것으로 보인다. 따라서, 제2 게이트 절연막의 두께 및 유전 상수를 조절하게 되면 제2 게이트의 영향을 변화시킬 수 있음을 알 수 있다. 구체적으로, 제2 게이트 절연막의 캐퍼시턴스가 제1 게이트 절연막의 캐퍼시턴스 보다 클수록 제2 게이트의 영향이 커지게 된다. 또한, 채널층의 두께가 얇을수록 제2 게이트의 영향이 커지게 되고, 제2 게이트의 선폭이 증가할수록 제2 게이트의 영향이 커지게 된다. 이로부터, 더블 게이트 구조의 산화물 반도체 박막 트랜지스터에서는 제2 게이트에 인가되는 전압, 채널층의 두께, 제2 게이트 절연막의 두께와 유전상수 및 제2 게이트의 선폭 중 적어도 하나를 조절 하게 되면, 제2 게이트의 영향을 변화시킬 수 있고, 이에 따라 문턱 전압이 제어될 수 있음을 알 수 있다. 더블 게이트 구조의 산화물 반도체 박막 트랜지스터에서는 소스-드레인 전극 패터닝 공정과, 포토레지스트 제거공정(Ashing), 제2 게이트 절연막 증착 공정 중에 산화물 반도체의 백 채널(Back Channel)영역이 플라즈마 손상을 받게 되므로 누설 전류는 증가하고, 플라즈마 손상에 의한 trap site의 증가로 바이어스 인가시 문턱 전압의 변화량이 증가하게 된다. 따라서, 누설전류와 Charge Trapping을 억제하기 위해 제2 게이트의 전기장(Electric Field)을 조절할 수 있다. 제2 게이트의 전기장 조절을 통한 누설전류 감소와 신뢰성 향상은 제2 게이트 절연막의 두께를 감소시키고 제2게이트에 제1게이트와 동등한 전압을 인가함으로써 실현 될 수 있다.
도 4a 및 도 4b는 하나의 게이트(single gate)를 구비한 산화물 반도체 박막 트랜지스터의 바이어스 인가 시간에 따른 I-V 특성을 도시한 것이다. 구체적으로, 도 4a는 60℃에서 게이트와 소스 전극 사이에 네가티브 바이어스 전압(DC -20V)를 인가하고, 그 인가 시간에 따라 I-V 특성을 도시한 것이다. 그리고, 도 4b는 60℃에서 게이트와 소스 전극 사이에 포지티브 바이어스 전압(DC +20V)를 인가하고, 그 인가 시간에 따라 I-V 특성을 도시한 것이다. 여기서, 채널층을 구성하는 산화물 반도체로는 Ga-In-Zn Oxide가 사용되었다. 그리고, 제1 게이트절연막 및 제2 게이트 절연막은 각각 실리콘 질화물 및 실리콘 산화물로 형성하였으며, 게이트, 소스 및 드레인 전극은 Mo으로 형성하였다.
도 4a 및 도 4b를 참조하면, 종래 싱글 게이트 구조의 산화물 반도체 박막 트랜지스터에서는, 네가티브 바이어스 전압이 3시간 동안 인가된 후에 문턱 전압이 대략 -9.7V 정도 변화되었으며, 포지티브 바이어스 전압이 3시간 동안 인가된 후에 문턱 전압이 대략 +6.6V 정도 변화되었다.
도 5a 및 도 5b는 두 개의 제1 및 제2 게이트(double gate)를 구비한 산화물 반도체 박막 트랜지스터의 바이어스 인가 시간에 따른 I-V 특성을 도시한 것이다. 여기서, 상기 제1 게이트는 제2 게이트와 동기화되도록 제2 게이트에 전기적으로 연결되어 있다. 구체적으로, 도 5a는 60℃에서 제1 및 제2 게이트와 소스 전극 사이에 네가티브 바이어스 전압(DC -20V)를 인가하고, 그 인가 시간에 따라 I-V 특성을 도시한 것이다. 그리고, 도 5b는 60℃에서 제1 및 제2 게이트와 소스 전극 사이에 포지티브 바이어스 전압(DC +20V)를 인가하고, 그 인가 시간에 따라 I-V 특성을 도시한 것이다. 여기서, 산화물 반도체로는 Ga-In-Zn Oxide가 사용되었으며, 게이트절연막 및 제2 게이트 절연막은 각각 실리콘 질화물 및 실리콘 산화물로 형성하였다. 그리고, 상기 제1 게이트 절연막 및 제2 게이트 절연막은 각각 4000Å 및 2000Å 의 두께로 형성하였다. 채널층 하부의 제1 게이트, 소스 및 드레인 전극은 Mo으로 형성하였으며, 채널층 상부의 제2 게이트는 In-Zn Oxide으로 형성하였다.
도 5a 및 도 5b를 참조하면, 더블 게이트 구조의 산화물 반도체 박막 트랜지스터에서는, 네가티브 바이어스 전압이 예를 들어 3시간 동안 인가된 후에 문턱 전압이 대략 +0.2V 정도 변화되었으며, 포지티브 바이어스 전압이 예를 들어 3시간 동안 인가된 후에 문턱 전압은 대략 +2.7V 정도 변화되었다.
이와 같이, 더블 게이트 구조의 산화물 반도체 박막 트랜지스터에서는 싱글 게이트 구조의 산화물 반도체 박막 트랜지스터와 비교하여, 네가티브 바이어스가 인가된 경우에는 문턱 전압 변화량이 9.7V에서 0.2V로 크게 줄어들었으며, 포지티브 바이어스가 인가된 경우에도 문턱 전압 변화량이 6.6V에서 2.7V로 크게 줄어들었음을 알 수 있다. 따라서, 더블 게이트 구조의 산화물 반도체 박막 트랜지스터는 싱글 게이트 구조의 산화물 반도체 박막 트랜지스터 보다 전기적인 신뢰성이 향상될 수 있음을 알 수 있다. 더블 게이트 구조의 산화물 반도체 박막 트랜지스터에서, 이러한 전기적인 신뢰성 향상은 첫째로는 제1 및 제2 게이트 동시에 전압이 인가됨으로써 활성층 내에 캐리어가 분산되고, 또한 제1 게이트에 의한 전계(field)와 제2 게이트에 의한 전계가 중첩됨으로써 전체 전계(total field)가 약화되었다는데 그 원인이 있을 수 있으며, 둘째로는 제2 게이트 절연막을 이루는 실리콘 산화물은 문턱 전압을 양의 방향으로 이동시킬 수 있는 반면에 제1 게이트 절연막을 이루는 실리콘 질화물은 문턱 전압을 음의 방향으로 이동시킬 수 있다는데 그 원인이 있을 수 있다.
이상에서 설명된 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 디스플레이 장치의 구동 회로부 뿐만 아니라 화소부에도 적용될 수 있다.
도 6은 디스플레이 장치의 화소부에 적용된 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 평면을 도시한 것이다. 그리고, 도 7은 도 6의 Ⅵ-Ⅵ'선을 따라 본 단면도이며, 도 8은 도 6의 Ⅶ-Ⅶ'선을 따라 본 단면도이다. 이하에서는 전술한 실시예와 다른 점을 중심으로 설명하기로 한다.
도 6 내지 도 8을 참조하면, 기판(200) 상에 제1 게이트(212) 및 게이트 라 인(211)이 형성되어 있다. 상기 게이트 라인(211)은 상기 제1 게이트(212)에 전기적으로 연결되어 상기 제1 게이트(212)에 소정 전압을 인가한다. 그리고, 상기 기판(200) 상에는 제1 게이트(212) 및 게이트 라인(212)을 덮도록 제1 게이트 절연막(210)이 형성되어 있다. 여기서, 상기 제1 게이트 절연막(210)은 산소를 포함하지 않은 물질, 예를 들면, 실리콘 질화물로 이루어질 수 있다. 한편, 상기 제1 게이트 절연막(210)은 제2 게이트 절연막(220)과 다른 두께로 형성될 수 있다. 구체적으로, 상기 제1 게이트 절연막(210)의 두께(d1)는 제2 게이트 절연막(220)의 두께(d2)보다 두꺼울 수 있다.
상기 제1 게이트(212)의 상부에 위치하는 제1 게이트 절연막(210) 상에는 산화물 반도체로 이루어진 채널층(216)이 소정 두께로 형성되어 있다. 상기 산화물 반도체는 예를 들면, Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 및 이들 물질에 Al, Ni, Cu, Ta, Mo, Hf 또는 Ti를 도핑한 물질 중 하나가 될 수 있다. 그리고, 상기 채널층(216)은 대략 10nm ~ 300nm의 두께로 형성될 수 있다.
상기 산화물 반도체로 이루어진 채널층(216)의 상면 양측에는 각각 소스 전극(218a) 및 드레인 전극(218b)이 형성되어 있다. 한편, 상기 소스 전극(218a)은 데이터 라인(219)과 전기적으로 연결되어 있다. 상기 채널층(216), 소스 전극(218a) 및 드레인 전극(218b)을 덮도록 상기 제1 게이트 절연막(210) 상에는 제2 게이트 절연막(220)이 소정 두께로 형성되어 있다. 여기서, 상기 제2 게이트 절연 막(220)은 산소를 포함하는 물질, 예를 들면 실리콘 산화물로 이루어질 수 있다. 또한, 상기 제2 게이트 절연막(220)은 제1 게이트 절연막(210)과 다른 두께로 형성될 수 있다. 구체적으로, 상기 제2 게이트 절연막(120)의 두께(d2)는 제1 게이트 절연막(110)의 두께(d1)보다 얇게 형성될 수 있다.
상기 제2 게이트 절연막(220) 상에는 제2 게이트(222)가 형성되어 있다. 상기 제2 게이트(222)는 채널층(216)의 상부에 위치하게 된다. 상기 제2 게이트(222)는 대략 0.08㎛ ~ 100㎛의 선폭을 가지고 형성될 수 있다. 여기서, 상기 제2 게이트(222)는 전술한 바와 같이 소정 전압이 인가됨에 따라 누설 전류를 억제하는 동시에 박막 트랜지스터의 턴 온(turn on) 상태에서의 작동 전류를 증대시키는 역할을 한다.
상기 제2 게이트 절연막(220) 상에는 화소 전극(250)이 드레인 전극(218b)과 전기적으로 연결되도록 형성되어 있다. 이를 위하여, 도 7에 도시된 바와 같이 상기 드레인 전극(218b)의 상부에 형성된 제2 게이트 절연막(220)에는 상기 드레인 전극(218b)을 노출시키는 제1 비아홀(261)이 형성되어 있으며, 상기 제1 비아홀(216)을 통하여 상기 화소전극(250)은 드레인 전극(218b)과 연결되도록 형성되어 있다. 상기 화소 전극(250)은 예를 들면, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 물질로 이루어질 수 있다. 한편, 상기 화소 전극(250)은 상기 제2 게이트 절연막(220) 상에 제2 게이트(222)와 동시에 형성될 수 있다. 이 경우, 상기 제2 게이트(222)는 상기 화소 전극(250)을 이루는 물질과 동 일한 물질로 이루어질 수 있다.
상기 제2 게이트(222)는 도 8에 도시된 바와 같이 게이트 라인(211)에 전기적으로 연결되도록 형성되어 있다. 이를 위하여, 상기 게이트 라인(211)의 상부에 형성된 제1 게이트 절연막(210) 및 제2 게이트 절연막(220)에는 게이트 라인(211)을 노출시키는 제2 비아홀(262)이 형성되어 있으며, 상기 제2 비아홀(262)을 통하여 상기 제2 게이트(222)가 게이트 라인(211)과 연결되도록 형성되어 있다. 이에 따라, 상기 제2 게이트(222)는 제1 게이트(212)와 전기적으로 연결되어 상기 제1 게이트(212)와 전기적으로 동기화될 수 있다.
한편, 이상에서는 상기 제2 게이트(222)가 제1 게이트(212)와 전기적으로 연결되는 경우가 설명되었으나, 상기 제2 게이트(222)는 제1 게이트(212)와 전기적으로 연결되지 않은 독립된 라인(미도시)에 연결될 수도 있다. 여기서, 상기 독립된 라인은 기판(200) 이나 다른 물질층 상에 형성될 수 있다. 이 경우, 상기 제2 게이트(222)에는 제1 게이트(212)와는 별도로 상기 독립된 라인을 통하여 소정의 직류 전압이 인가된다.
이하에서는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법에 대하여 설명한다. 도 9 내지 도 11은 상술한 더블 게이트 구조의 산화물 반도체 박막 트랜지스터의 제조방법을 설명하기 위한 도면들이다.
도 9를 참조하면, 먼저 기판(100) 상에 제1 게이트(112)를 형성한다. 여기서, 상기 제1 게이트(112)는 기판(100) 상에 소정의 게이트 금속을 증착한 다음, 이를 패터닝함으로써 형성될 수 있다. 그리고, 이 과정에서 상기 제1 게이트(212) 와 전기적으로 연결되는 게이트 라인(도 6의 211)이 기판(100) 상에 같이 형성될 수 있다. 다음으로, 기판(100) 상에 상기 제1 게이트(112)를 덮도록 제1 게이트 절연막(110)을 형성한다. 여기서, 상기 제1 게이트 절연막은(110) 산소를 포함하지 않은 물질, 예를 들면, 실리콘 질화물로 이루어질 수 있다. 그리고, 상기 제1 게이트 절연막(110)은 후술하는 제2 게이트 절연막(120)보다 두꺼운 두께로 형성될 수 있다. 구체적으로 예를 들면, 상기 제1 게이트 절연막(110)의 두께(d1)는 대략 2000Å ~ 1㎛ 정도가 될 수 있다. 하지만 이에 한정되는 것은 아니다.
도 10을 참조하면, 상기 제1 게이트 절연막(110) 상에 산화물 반도체로 이루어진 채널층(216)을 형성한다. 여기서, 상기 채널층(116)은 상기 제1 게이트(112)의 상부에 위치하도록 형성된다. 상기 채널층(116)은 산화물 반도체를 제1 게이트 절연막(110) 상에 소정 두께로 증착한 다음, 이를 패터닝함으로써 형성될 수 있다. 상기 산화물 반도체는 예를 들면, Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 및 이들 물질에 Al, Ni, Cu, Ta, Mo, Hf 또는 Ti를 도핑한 물질 중 하나가 될 수 있다. 그리고, 상기 채널층(116)은 대략 10nm ~ 300nm의 두께로 형성될 수 있다. 하지만, 이에 한정되는 것은 아니다. 이어서, 상기 산화물 반도체로 이루어진 채널층(116)의 상면 양측에 각각 소스 전극(118a) 및 드레인 전극(118b)을 형성한다. 상기 소스 전극(118a) 및 드레인 전극(118b)은 채널층(116)을 덮도록 제1 게이트 절연막(110) 상에 소정의 금속층을 형성한 다음, 이를 패터닝함으로써 형성될 수 있다. 여기서, 상기 금속층은 단일층 구조 또는 다층 구조를 가질 수 있다. 그리고, 상기 금속층은 예를 들면, Cu, Mo 및 Al 중 적어도 하나로 이루어질 수 있다. 한편, 상기 소스 전극(118a) 및 드레인 전극(118b)을 형성한 다음, 상기 소스 전극(118a)과 드레인 전극(118b) 사이에 있는 채널층(116) 내의 상부에 산소를 공급하기 위하여 도 10에 도시된 구조물에 산소 이온을 포함하는 플라즈마 처리 공정을 수행하는 단계가 더 포함될 수도 있다. 한편, 이상에서는 채널층(116)을 형성한 다음, 상기 채널층(116)의 상면 양측에 소스 전극(118a) 및 드레인 전극(118b)을 형성하는 경우가 설명되었으나, 상기 소스 전극(118a) 및 드레인 전극(118b)을 먼저 형성한 다음, 이 소스 전극(118a)과 드레인 전극(118b) 상에 채널층(116)을 형성할 수도 있다.
도 11을 참조하면, 상기 채널층(116), 소스 전극(118a) 및 드레인 전극(118b)을 덮도록 상기 제1 게이트 절연막(110) 상에 제2 게이트 절연막(120)을 형성한다. 여기서, , 상기 제2 게이트 절연막(120)은 전술한 제1 게이트 절연막(110)과 다른 물질로 이루어질 수 있다. 구체적으로, 상기 제2 게이트 절연막(120)은 산소를 포함하는 물질, 예를 들면 실리콘 산화물로 이루어질 수 있다. 또한, 상기 제2 게이트 절연막(120)은 제1 게이트 절연막(110)보다 얇은 두께로 형성될 수 있다. 구체적으로, 상기 제2 게이트 절연막(120)의 두께(d2)는 500Å ~ 5000Å 정도가 될 수 있다. 하지만 이에 한정되는 것은 아니다.
이어서, 상기 채널층(116)의 상부에 위치하는 제2 게이트 절연막(120) 상에 제2 게이트(122)를 형성한다. 상기 제2 게이트(122)는 제2 게이트 절연막(120) 상 에 소정의 게이트 금속을 증착한 다음, 이를 패터닝함으로써 형성될 수 있다. 여기서, 상기 제2 게이트(122)는 대략 0.08㎛ ~ 100㎛의 선폭을 가지고 형성될 수 있다.
도면에는 도시되어 있지 않으나 상기 제2 게이트(122)를 게이트 라인에 연결되도록 형성하는 경우에는 먼저, 게이트 라인의 상부에 위치하는 제1 게이트 절연막(110) 및 제2 게이트 절연막(120)을 식각하여 게이트 라인을 노출시키는 비아홀을 형성한 다음, 상기 비아홀의 내벽 및 제2 게이트 절연막(120) 상에 상기 제2 게이트(122)를 형성할 수 있다. 한편, 상기 제2 게이트(122)를 제1 게이트(112)와 연결되지 않은 독립된 라인에 연결되도록 형성하는 경우에는, 상기 독립된 라인의 상부에 형성된 물질층에 노출시키는 비아홀을 형성 다음, 상기 비아홀의 내벽 및 제2 게이트 절연막(120) 상에 상기 제2 게이트(122)를 형성할 수 있다. 여기서, 상기 독립된 라인은 기판(100)이나 다른 물질층 상에 형성될 수 있다.
한편, 상기 제2 게이트 절연막(120) 상에 화소 전극을 더 형성하는 경우에는 상기 화소 전극은 제2 게이트(122)와 동시에 형성될 수 있다. 구체적으로, 먼저 드레인 전극(118b)의 상부에 위치한 제2 게이트 절연막(120)에 드레인 전극(118b)을 노출시키는 비아홀을 형성한다. 그리고, 상기 제2 게이트 절연막(120) 및 비아홀을 덮도록 소정 물질을 증착한 다음, 이를 패터닝하여 제2 게이트(122) 및 화소 전극을 형성한다. 이에 따라, 상기 제2 게이트(122)는 채널층(116)의 상부에 위치한 제2 게이트 절연막(120) 상에 형성되며, 상기 화소 전극은 비아홀의 내벽 및 제2 게이트 절연막(120) 상에 형성될 수 있다. 여기서, 상기 제2 게이트(122) 및 화소전 극은 예를 들면, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 물질로 이루어질 수 있다.
한편, 이상의 실시예들에서는 Bottom Gate BCE(Back Channel Etch) 구조의 박막 트랜지스터가 설명되었다. 그러나, 이는 예시적인 것에 불과하며 본 발명의 기술적 사상은 다른 구조의 박막 트랜지스터 예를 들면 Bottom Gate Etch Stop 구조 또는 Top Gate 구조의 박막 트랜지스터에도 얼마든지 적용가능하다. 구체적으로, 상기 Bottom Gate Etch Stop 구조의 박막 트랜지스터에서는 소스 전극과 드레인 전극 사이의 채널층 상면에 식각 정지층(etch stop layer)가 형성되며, 상기 Top Gate 구조의 박막 트랜지스터에서는 채널층을 기준으로 채널층의 상부 쪽에 제1 게이트 및 제1 게이트 절연막이 위치하게 되고, 채널층의 하부 쪽에 제2 게이트 및 제2 게이트 절연막이 위치하게 된다.
이상에서 본 발명의 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
도 1은 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 단면을 도시한 것이다.
도 2는 더블 게이트 구조의 산화물 반도체 박막 트랜지스터에서, 제1 게이트와 제2 게이트를 동기화시켰을 때 I-V 특성을 도시한 것이다.
도 3은 더블 게이트 구조의 산화물 반도체 박막 트랜지스터에서, 제2 게이트를 독립된 라인에 연결시켰을 때 I-V 특성을 도시한 것이다.
도 4a 및 도 4b는 싱글 게이트 구조의 산화물 반도체 박막 트랜지스터의 바이어스 인가 시간에 따른 I-V 특성을 도시한 것이다.
도 5a 및 도 5b는 더블 게이트 구조의 산화물 반도체 박막 트랜지스터의 바이어스 인가 시간에 따른 I-V 특성를 도시한 것이다.
도 6은 디스플레이 장치의 화소부에 적용된 본 발명의 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 평면을 도시한 것이다.
도 7은 도 6의 Ⅵ-Ⅵ'선을 따라 본 단면도이다.
도 8은 도 6의 Ⅶ-Ⅶ'선을 따라 본 단면도이다.
도 9 내지 도 11은 본 발명의 또 다른 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법을 설명하기 위한 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
100,200... 기판 110,210... 제1 게이트 절연막
112,212... 제1 게이트 116,216... 채널층
118a.218a... 소스 전극 118b,218b... 드레인 전극
120,220... 제2 게이트 절연막 122,222... 제2 게이트
211... 게이트 라인 219... 데이터 라인
250... 화소 전극 261... 제1 비아홀
262... 제2 비아홀

Claims (35)

  1. 산화물 반도체로 이루어진 채널층;
    제1 게이트;
    제2 게이트;
    상기 채널층과 제1 게이트 사이에 형성된 제1 게이트 절연막; 및
    상기 채널층과 제2 게이트 사이에 형성된 제2 게이트 절연막;을 구비하며,
    상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 서로 다른 물질로 이루어지고,
    상기 제2 게이트는 상기 제1 게이트와 동기화되도록 상기 제1 게이트에 전기적으로 연결되는 산화물 반도체 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제1 게이트 절연막은 산소를 포함하지 않는 물질로 이루어지며, 상기 제2 게이트 절연막은 산소를 포함하는 물질로 이루어지는 산화물 반도체 트랜지스터.
  3. 제 2 항에 있어서,
    상기 제1 게이트 절연막은 실리콘 질화물로 이루어지며, 상기 제2 게이트 절연막은 실리콘 산화물로 이루어지는 산화물 반도체 트랜지스터.
  4. 제 2 항에 있어서,
    상기 제1 게이트 절연막 및 제2 게이트 절연막은 서로 다른 두께로 형성되는 산화물 반도체 트랜지스터.
  5. 제 4 항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막보다 두껍게 형성되는 산화물 반도체 트랜지스터.
  6. 제 5 항에 있어서,
    상기 제1 게이트 절연막의 두께는 2000Å ~ 1㎛ 이고, 상기 제2 게이트 절연막의 두께는 500Å ~ 5000Å 인 산화물 반도체 트랜지스터.
  7. 제 1 항에 있어서,
    상기 채널층의 양측 상부에 형성되는 소스 전극 및 드레인 전극을 더 구비하는 산화물 반도체 트랜지스터.
  8. 제 1 항에 있어서,
    상기 채널층의 양측 하부에 형성되는 소스 전극 및 드레인 전극을 더 구비하는 산화물 반도체 트랜지스터.
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서,
    상기 산화물 반도체는 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 및 이들 물질에 Al, Ni, Cu, Ta, Mo, Hf 또는 Ti를 도핑한 물질 중 하나인 산화물 반도체 트랜지스터.
  12. 산화물 반도체로 이루어진 채널층;
    제1 게이트;
    제2 게이트;
    상기 채널층과 제1 게이트 사이에 형성된 제1 게이트 절연막; 및
    상기 채널층과 제2 게이트 사이에 형성된 제2 게이트 절연막;을 구비하며,
    상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 서로 다른 두께로 형성되고,
    상기 제2 게이트는 상기 제1 게이트와 동기화되도록 상기 제1 게이트에 전기적으로 연결되는 산화물 반도체 트랜지스터.
  13. 제 12 항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막보다 두껍게 형성되는 산화물 반도체 트랜지스터.
  14. 제 13 항에 있어서,
    상기 제1 게이트 절연막의 두께는 2000Å ~ 1㎛ 이고, 상기 제2 게이트 절연막의 두께는 500Å ~ 5000Å 인 산화물 반도체 트랜지스터.
  15. 제 13 항에 있어서,
    상기 제1 게이트 절연막 및 제2 게이트 절연막은 서로 다른 물질로 이루어지는 산화물 반도체 트랜지스터.
  16. 제 15 항에 있어서,
    상기 제1 게이트 절연막은 산소를 포함하지 않는 물질로 이루어지며, 상기 제2 게이트 절연막은 산소를 포함하는 물질로 이루어지는 산화물 반도체 트랜지스터.
  17. 제 16 항에 있어서,
    상기 제1 게이트 절연막은 실리콘 질화물로 이루어지며, 상기 제2 게이트 절연막은 실리콘 산화물로 이루어지는 산화물 반도체 트랜지스터.
  18. 제 12 항에 있어서,
    상기 채널층의 양측 상부에 형성되는 소스 전극 및 드레인 전극을 더 구비하는 산화물 반도체 트랜지스터.
  19. 제 12 항에 있어서,
    상기 채널층의 양측 하부에 형성되는 소스 전극 및 드레인 전극을 더 구비하는 산화물 반도체 트랜지스터.
  20. 삭제
  21. 삭제
  22. 제 12 항에 있어서,
    상기 산화물 반도체는 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 및 이들 물질에 Al, Ni, Cu, Ta, Mo, Hf 또는 Ti를 도핑한 물 질 중 하나인 산화물 반도체 트랜지스터.
  23. 기판 상에 제1 게이트 및 제1 게이트 절연막을 순차적으로 형성하는 단계;
    상기 제1 게이트 절연막 상에 산화물 반도체로 이루어진 채널층을 형성하는 단계;
    상기 채널층을 덮도록 제2 게이트 절연막을 형성하는 단계; 및
    상기 제2 게이트 절연막 상에 상기 제1 게이트와 동기화되도록 상기 제1 게이트에 전기적으로 연결되는 제2 게이트를 형성하는 단계;를 포함하는 산화물 반도체 트랜지스터의 제조방법.
  24. 제 23 항에 있어서,
    상기 제1 게이트 절연막 및 제2 게이트 절연막은 서로 다른 물질로 형성하는 산화물 반도체 트랜지스터의 제조방법.
  25. 제 24 항에 있어서,
    상기 제1 게이트 절연막은 산소를 포함하지 않는 물질로 형성되며, 상기 제2 게이트 절연막은 산소를 포함하는 물질로 형성되는 산화물 반도체 트랜지스터의 제조방법.
  26. 제 25 항에 있어서,
    상기 제1 게이트 절연막은 실리콘 질화물로 형성되며, 상기 제2 게이트 절연 막은 실리콘 산화물로 형성되는 산화물 반도체 트랜지스터의 제조방법.
  27. 제 25 항에 있어서,
    상기 제1 게이트 절연막 및 제2 게이트 절연막은 서로 다른 두께로 형성되는 산화물 반도체 트랜지스터의 제조방법.
  28. 제 27 항에 있어서,
    상기 제1 게이트 절연막은 상기 제2 게이트 절연막보다 두껍게 형성되는 산화물 반도체 트랜지스터의 제조방법.
  29. 제 28 항에 있어서,
    상기 제1 게이트 절연막은 2000Å ~ 1㎛ 의 두께로 형성되고, 상기 제2 게이트 절연막은 500Å ~ 5000Å 의 두께로 형성되는 산화물 반도체 트랜지스터의 제조방법.
  30. 제 23 항에 있어서,
    상기 채널층을 형성한 다음, 상기 채널층의 상면 양측에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 산화물 반도체 트랜지스터의 제조방법.
  31. 제 23 항에 있어서,
    상기 채널층을 형성하기 전에 상기 제1 게이트 절연막 상에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 산화물 반도체 트랜지스터의 제조방법.
  32. 제 23 항에 있어서,
    상기 채널층 내의 상부에 산소를 공급하기 위하여 산소 이온을 포함하는 플라즈마 처리 공정을 수행하는 단계를 더 포함하는 산화물 반도체 트랜지스터의 제조방법.
  33. 삭제
  34. 삭제
  35. 제 23 항에 있어서,
    상기 산화물 반도체는 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, In-Sn Oxide 및 이들 물질에 Al, Ni, Cu, Ta, Mo, Hf 또는 Ti를 도핑한 물질 중 하나인 산화물 반도체 트랜지스터의 제조방법.
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